WO2021166645A1 - 半導体記憶装置 - Google Patents

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WO2021166645A1
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nanosheets
wiring
gate
node
nanosheet
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雅庸 廣瀬
村瀬　泰規
Original Assignee
株式会社ソシオネクスト
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Definitions

  • the present disclosure relates to a semiconductor storage device equipped with a nanosheet FET (Field Effect Transistor), and particularly to a layout structure of a 1-port SRAM (Static Random Access Memory) cell (hereinafter, also referred to simply as a cell as appropriate) using the nanosheet FET.
  • a nanosheet FET Field Effect Transistor
  • a layout structure of a 1-port SRAM (Static Random Access Memory) cell hereinafter, also referred to simply as a cell as appropriate
  • SRAM is widely used in semiconductor integrated circuits.
  • the transistor which is a basic component of the LSI, has realized an improvement in the degree of integration, a reduction in the operating voltage, and an improvement in the operating speed by reducing (scaling) the gate length.
  • off-current due to excessive scaling and a significant increase in power consumption due to the off-current have become problems.
  • three-dimensional structure transistors in which the transistor structure is changed from the conventional two-dimensional type to the three-dimensional type are being actively studied.
  • Nanosheet FETs nanosheet FETs (nanowire FETs) are attracting attention as one of the three-dimensional structure transistors.
  • Non-Patent Documents 1 and 2 disclose a layout of a SRAM cell using a fork sheet transistor, and realize a small area of a semiconductor storage device.
  • a nanosheet FET having a fork-shaped gate electrode is referred to as a fork sheet transistor according to the prior art.
  • Non-Patent Document 1 only the structure of the arrangement of each transistor is shown for the 1-port SRAM cell, and detailed examination including wiring has not been made.
  • the object of the present disclosure is to increase the speed of the semiconductor storage device and improve the writing characteristics while suppressing the increase in the area of the semiconductor storage device in the layout structure of the 1-port SRAM cell using the fork sheet transistor.
  • the present disclosure is a semiconductor storage device including a 1-port SRAM cell, in which one node supplies a first voltage to a first power source and the other node is a first node.
  • a first transistor having a gate connected to a second node, one node connected to the first power supply, the other node connected to the second node, and a second gate connected to the first node.
  • a transistor, a third transistor having a gate connected to the first node, a second power supply to which one node supplies a second voltage different from the first voltage, and a third transistor having a gate connected to the second node.
  • the first node has a fifth transistor whose gate is connected to a word line, one node has a second bit line forming a complementary bit line pair with the first bit line, and the other node has the second bit line.
  • the node includes a sixth transistor, each of which has a gate connected to the word line.
  • the first to sixth transistors include the first to sixth nanosheets extending in the first direction, the second direction of the first to sixth nanosheets perpendicular to the first direction, and the first.
  • the first to sixth gate wirings surrounding the third direction perpendicular to the second direction are provided, respectively.
  • the first, third, and sixth nanosheets are formed side by side in the second direction in the order of the sixth, first, and third nanosheets.
  • the second, fourth, and fifth nanosheets are formed side by side in the second direction in the order of the fourth, second, and fifth nanosheets.
  • one side surface in the second direction is exposed from the first to sixth gate wirings, respectively.
  • the first power supply wiring extending in the first direction between the first nanosheet and the second nanosheet in a plan view and supplying the first voltage is provided. It is formed.
  • the surface of the second side opposite to the first side on which the first power supply wiring is formed is exposed from the first gate wiring in the second direction. ..
  • the surface of the first side, which is the side opposite to the second side on which the first power supply wiring is formed is exposed from the second gate wiring in the second direction. ing.
  • a first power supply wiring for supplying a first voltage is formed in a layer below the first to sixth transistors. Therefore, for example, the width of the wiring for supplying the first voltage can be reduced (or omitted) in the upper layer than the first to sixth transistors. As a result, the width of the wiring that becomes the first and second bit lines can be increased, so that the speed of the semiconductor storage device can be increased and the writing characteristics can be improved.
  • the first power supply wiring is formed between the first nanosheet and the second nanosheet in a plan view.
  • the surfaces of the first and second nanosheets facing each other are not exposed from the first and second gate wirings, respectively. That is, the first power supply wiring is formed between the first transistor and the second transistor, which increase the distance in the second direction in a plan view. As a result, it is possible to suppress an increase in the area of the semiconductor storage device.
  • it is a semiconductor storage device including a 1-port SRAM cell, in which one node supplies a first voltage to a first power source and the other node is a first node.
  • a first transistor having a gate connected to a second node, one node connected to the first power supply, the other node connected to the second node, and a second gate connected to the first node.
  • a transistor, a third transistor having a gate connected to the first node, a second power supply to which one node supplies a second voltage different from the first voltage, and a third transistor having a gate connected to the second node.
  • the first node has a fifth transistor whose gate is connected to a word line, one node has a second bit line forming a complementary bit line pair with the first bit line, and the other node has the second bit line.
  • the node includes a sixth transistor, each of which has a gate connected to the word line.
  • the first to sixth transistors include the first to sixth nanosheets extending in the first direction, the second direction of the first to sixth nanosheets perpendicular to the first direction, and the first.
  • first to sixth gate wirings surrounding the third direction perpendicular to the second direction are provided, respectively.
  • the first, third, and sixth nanosheets are formed side by side in the second direction in the order of the sixth, first, and third nanosheets.
  • the second, fourth, and fifth nanosheets are formed side by side in the second direction in the order of the fourth, second, and fifth nanosheets.
  • one side surface in the second direction is exposed from the first to sixth gate wirings, respectively.
  • the surface of the first side facing the second nanosheet in the second direction is exposed from the first gate wiring.
  • the second nanosheet the surface of the second side facing the first nanosheet in the second direction is exposed from the second gate wiring.
  • a first power supply wiring for supplying a first voltage or a second voltage is formed in a layer below the first to sixth transistors.
  • a second power supply wiring for supplying a first voltage or a second voltage is formed in a layer below the first to sixth transistors. Therefore, for example, the width of the wiring for supplying the first voltage or the second voltage can be reduced (or omitted) in the upper layer than the first to sixth transistors. As a result, the width of the wiring that becomes the first and second bit lines can be increased, so that the speed of the semiconductor storage device can be increased and the writing characteristics can be improved.
  • the first power supply wiring is formed on the first side of the second nanosheet in a plan view.
  • the second power supply wiring is formed on the second side of the first nanosheet in a plan view.
  • the surface of the second nanosheet on the first side is not exposed from the second gate wiring.
  • the surface of the first nanosheet on the second side is not exposed from the first gate wiring. That is, the first power supply wiring is formed on the first side of the second transistor in which the distance between the transistors in the second direction is large in a plan view.
  • the second power supply wiring is formed on the second side of the first transistor in which the distance between the transistors in the second direction is large in a plan view.
  • it is a semiconductor storage device including a 1-port SRAM cell, in which one node supplies a first voltage to a first power source and the other node is a first node.
  • a first transistor having a gate connected to a second node, one node connected to the first power supply, the other node connected to the second node, and a second gate connected to the first node.
  • the first node has a fifth transistor whose gate is connected to a word line, one node has a second bit line forming a complementary bit line pair with the first bit line, and the other node has the second bit line.
  • the node includes a sixth transistor, each of which has a gate connected to the word line.
  • the first and second transistors are the first and second nanosheets extending in the first direction, the second direction of the first and second nanosheets perpendicular to the first direction, and the first.
  • the third to sixth nanosheets surround the second and third directions of the plurality of third to sixth nanosheets extending in the first direction and the plurality of third to sixth nanosheets, respectively.
  • the third to sixth gate wirings are provided respectively.
  • the first nanosheet, the plurality of third nanosheets, and the plurality of sixth nanosheets are formed side by side in the order of the plurality of sixth nanosheets, the first nanosheet, and the plurality of third nanosheets in the second direction. Has been done.
  • the second nanosheet, the plurality of fourth nanosheets, and the plurality of fifth nanosheets are formed side by side in the order of the plurality of fourth nanosheets, the second nanosheet, and the plurality of fifth nanosheets in the second direction. Has been done.
  • one side surface in the second direction is exposed from the first and second gate wirings, respectively.
  • one side surface in the second direction is exposed from the third gate wiring.
  • one side surface in the second direction is exposed from the fourth gate wiring.
  • one side surface in the second direction is exposed from the fifth gate wiring.
  • each of the plurality of sixth nanosheets one side surface in the second direction is exposed from the sixth gate wiring.
  • a plurality of power supply wirings extending in the first direction and supplying the second voltage are formed.
  • the plurality of third nanosheets have at least one of the plurality of power supply wirings formed on the side opposite to the side exposed from the third gate wiring in the second direction. Includes nanosheets.
  • the plurality of fourth nanosheets have at least one of the plurality of power supply wirings formed on the side opposite to the side exposed from the fourth gate wiring in the second direction. Includes nanosheets.
  • the plurality of fifth nanosheets have at least one of the plurality of power supply wirings formed on a side opposite to the side exposed from the fifth gate wiring in the second direction. Includes nanosheets.
  • the plurality of sixth nanosheets have at least one of the plurality of power supply wirings formed on the side opposite to the side exposed from the sixth gate wiring in the second direction. Includes nanosheets.
  • a plurality of power supply wirings for supplying the first voltage or the second voltage are formed in the layer below the first to sixth transistors. Therefore, for example, in the layer above the first to sixth transistors, the width of the wiring for supplying the first voltage or the second voltage can be reduced (or omitted), so that the first and second bit lines are used. The width of the wiring can be increased. As a result, the speed of the semiconductor storage device can be increased and the writing characteristics can be improved.
  • the plurality of third nanosheets include the third nanosheet in which the power supply wiring is formed on the side not exposed from the third gate wiring in the second direction in the plan view.
  • the plurality of fourth nanosheets include the fourth nanosheet in which the power supply wiring is formed on the side not exposed from the fourth gate wiring in the second direction in a plan view.
  • the plurality of fifth nanosheets include the fifth nanosheet in which the power supply wiring is formed on the side not exposed from the fifth gate wiring in the second direction in a plan view.
  • the plurality of sixth nanosheets include the sixth nanosheet in which the power supply wiring is formed on the side not exposed from the sixth gate wiring in the second direction in a plan view. That is, the power supply wiring is formed at a position where the distance between the transistors in the second direction is large in a plan view. As a result, it is possible to suppress an increase in the area of the semiconductor storage device.
  • the present disclosure in the layout structure of a 1-port SRAM cell using a fork sheet transistor, it is possible to increase the speed of the semiconductor storage device and improve the writing characteristics while suppressing an increase in the area of the semiconductor storage device.
  • FIG. 5 is a plan view showing another example of the layout structure of the 1-port SRAM cell according to the first embodiment.
  • FIG. 5 is a cross-sectional view showing another example of the layout structure of the 1-port SRAM cell according to the first embodiment.
  • FIG. 5 is a plan view showing another example of the layout structure of the 1-port SRAM cell according to the first embodiment.
  • FIG. 5 is a plan view showing another example of the layout structure of the 1-port SRAM cell according to the second embodiment.
  • FIG. 5 is a plan view showing another example of the layout structure of the 1-port SRAM cell according to the third embodiment.
  • FIG. 5 is a plan view showing another example of the layout structure of the 1-port SRAM cell according to the third embodiment.
  • FIG. 5 is a plan view showing another example of the layout structure of the 1-port SRAM cell according to the third embodiment.
  • the semiconductor storage device comprises a plurality of SRAM cells (as appropriate herein, simply referred to as cells), and at least a part of the plurality of SRAM cells is a nanosheet FET (nanowire FET).
  • a fork sheet transistor having a fork-shaped gate electrode is provided.
  • the nanosheet FET is an FET using a thin sheet (nanosheet) through which an electric current flows. Nanosheets are made of, for example, silicon.
  • a part of the nanosheet FET is a fork sheet FET having a fork-shaped gate electrode.
  • the semiconductor layer portion formed at both ends of the nanosheet and forming the terminal serving as the source or drain of the nanosheet FET is referred to as a "pad".
  • the vertical direction of the drawing is the Y direction (corresponding to the first direction)
  • the horizontal direction of the drawing is the X direction (corresponding to the second direction)
  • the direction perpendicular to the substrate surface is defined. It is in the Z direction (corresponding to the third direction).
  • FIG. 14A and 14B are views showing the basic structure of the fork sheet FET, where FIG. 14A is a plan view and FIG. 14B is a cross-sectional view taken along the line YY'of FIG. 14A.
  • FIG. 14A is a plan view
  • FIG. 14B is a cross-sectional view taken along the line YY'of FIG. 14A.
  • two transistors TR1 and TR2 are arranged side by side with an interval S in the Y direction.
  • the gate wiring 531 that serves as the gate of the transistor TR1 and the gate wiring 532 that serves as the gate of the transistor TR2 both extend in the Y direction and are arranged at the same position in the X direction.
  • the channel portion 521 which is the channel region of the transistor TR1 and the channel portion 526 which is the channel region of the transistor TR2 are composed of nanosheets.
  • each of the channel portions 521 and 526 is composed of nanosheets having a three-sheet structure that overlaps in a plan view.
  • Pads 522a and 522b serving as a source region or a drain region of the transistor TR1 are formed on both sides of the channel portion 521 in the X direction.
  • Pads 527a and 527b serving as a source region or a drain region of the transistor TR2 are formed on both sides of the channel portion 526 in the X direction.
  • the pads 522a and 522b are formed by epitaxial growth from the nanosheets constituting the channel portion 521.
  • the pads 527a and 527b are formed by epitaxial growth from the nanosheets constituting the channel portion 526.
  • the gate wiring 531 surrounds the outer circumference of the channel portion 521 made of nanosheets in the Y direction and the Z direction via a gate insulating film (not shown). However, in the nanosheet constituting the channel portion 521, the surface on the side of the transistor TR2 in the Y direction is not covered by the gate wiring 531 and is exposed from the gate wiring 531. That is, in the cross-sectional view of FIG. 14B, the gate wiring 531 does not cover the right side of the drawing of the nanosheet constituting the channel portion 521, but covers the upper side, the left side, and the lower side of the drawing. The gate wiring 531 overlaps the nanosheet constituting the channel portion 521 on the opposite side of the transistor TR2 in the Y direction by the length OL.
  • the gate wiring 532 surrounds the outer circumference of the channel portion 526 made of nanosheets in the Y and Z directions via a gate insulating film (not shown). However, in the nanosheet constituting the channel portion 526, the surface on the side of the transistor TR1 in the Y direction is not covered by the gate wiring 532 and is exposed from the gate wiring 532. That is, in the cross-sectional view of FIG. 14B, the gate wiring 532 does not cover the left side of the drawing of the nanosheet constituting the channel portion 526, but covers the upper side, the right side, and the lower side of the drawing. The gate wiring 532 overlaps the nanosheet constituting the channel portion 526 on the opposite side of the transistor TR1 in the Y direction by the length OL.
  • the effective gate width Weff 2 ⁇ W + H Will be. Since the channel portions 521 and 526 of the transistors TR1 and TR2 are composed of three nanosheets, the gate effective width of the transistors TR1 and TR2 is determined. 3x (2xW + H) Will be.
  • the gate wiring 531 does not overlap the nanosheet constituting the channel portion 521 on the side of the transistor TR2 in the Y direction. Further, the gate wiring 532 does not overlap with the nanosheet constituting the channel portion 526 on the side of the transistor TR1 in the Y direction. As a result, the transistors TR1 and TR2 can be brought closer to each other, and the area can be reduced.
  • the number of nanosheets constituting the channel portion of the transistor is not limited to three. That is, the nanosheet may have a single sheet structure, or may have a plurality of overlapping sheet structures in a plan view. Further, in FIG. 14B, the cross-sectional shape of the nanosheet is shown as a rectangle, but the cross-sectional shape of the nanosheet is not limited to this, and the cross-sectional shape of the nanosheet may be, for example, a square, a circle, an ellipse, or the like. ..
  • the fork sheet FET and the nano sheet FET in which the gate wiring surrounds the entire circumference of the nano sheet may be mixed in the semiconductor integrated circuit device.
  • VDD and VVSS indicate the power supply voltage or the power supply itself.
  • expressions such as “same wiring width” that mean that the widths and the like are the same include a range of variations in manufacturing.
  • the semiconductor layer portion formed at both ends of the nanosheet and forming the terminal serving as the source or drain of the transistor is referred to as a "pad".
  • each insulating film and the like may be omitted.
  • the nanosheet and the pads on both sides thereof may be described in a simplified linear shape.
  • expressions such as "same size” and the like, which mean that the sizes and the like are the same, include a range of manufacturing variation.
  • the source and drain of the transistor are appropriately referred to as "nodes" of the transistor. That is, one node of the transistor refers to the source or drain of the transistor, and both nodes of the transistor refer to the source and drain of the transistor.
  • FIGS. 1 (a) and 1 (b) are plan views, and FIGS. 2 (a) to 2 (c) are shown.
  • 3 (a) and 3 (b) are cross-sectional views in the horizontal direction in a plan view.
  • FIG. 1A shows the upper part of the cell, which is the M1 and M2 wiring layer
  • FIG. 1B is a portion below the M1 and M2 wiring layer and including the nanosheet FET. Indicates the bottom of the cell.
  • 2 (a) is a cross section of line X1-X1'
  • FIG. 2 (b) is a cross section of line X2-X2'
  • FIG. 2 (c) is a cross section of line X3-X3'
  • FIG. 3 (a) is line X4.
  • FIG. 3 (b) is a cross section of line X5-X5 ′.
  • FIG. 4 is a circuit diagram showing the configuration of the 1-port SRAM cell according to the first embodiment.
  • a 1-port SRAM circuit is configured by load transistors PU1 and PU2, drive transistors PD1 and PD2, and access transistors PG1 and PG2.
  • the load transistors PU1 and PU2 are P-type FETs
  • the drive transistors PD1 and PD2 and the access transistors PG1 and PG2 are N-type FETs.
  • the load transistor PU1 is provided between the power supply VDD and the first node NA, and the drive transistor PD1 is provided between the first node NA and the power supply VSS.
  • the gate of the load transistor PU1 and the drive transistor PD1 is connected to the second node NB, and constitutes the inverter INV1.
  • the load transistor PU2 is provided between the power supply VDD and the second node NB, and the drive transistor PD2 is provided between the second node NB and the power supply VSS.
  • the gate of the load transistor PU2 and the drive transistor PD2 is connected to the first node NA, and constitutes an inverter INV2. That is, the output of one inverter is connected to the input of the other inverter, thereby forming a latch.
  • the access transistor PG1 is provided between the bit line BL and the first node NA, and the gate is connected to the word line WL.
  • the access transistor PG2 is provided between the bit line BLB and the second node NB, and the gate is connected to the word line WL.
  • the bit lines BL and BLB form a complementary bit line pair.
  • the bit lines BL and BLB constituting the complementary bit line pair are driven to high level and low level, respectively, and the word line WL is driven to high level
  • the high level is written to the first node NA.
  • the low level is written to the second node NB.
  • the bit lines BL and BLB are driven to the low level and the high level, respectively, and the word line WL is driven to the high level
  • the low level is written to the first node NA and the high level is written to the second node NB. ..
  • the latch state is determined and written to the first and second nodes NA and NB. Data is retained.
  • bit lines BL and BLB are precharged to a high level in advance and the word line WL is driven to a high level
  • the bit lines BL and BLB are driven according to the data written in the first and second nodes NA and NB. Since each of the states is fixed, data can be read from the SRAM cell. Specifically, if the first node NA is at a high level and the second node NB is at a low level, the bit line BL holds the high level and the bit line BLB is discharged to the low level. On the other hand, if the first node NA is low level and the second node NB is high level, the bit line BL is discharged to the low level and the bit line BLB holds the high level.
  • the 1-port SRAM cell has a function of writing data to the SRAM cell, holding data, and reading data from the SRAM cell by controlling the bit line BL, BLB and the word line WL.
  • the solid lines running vertically and horizontally in the plan view of FIG. 1 and the like and the solid lines running vertically and horizontally in the cross-sectional view of FIG. 2 and the like indicate the grid used for arranging the parts at the time of designing.
  • the grids are evenly spaced in the X direction and evenly spaced in the Y direction.
  • the grid spacing may be the same or different in the X direction and the Y direction. Further, the grid spacing may be different for each layer.
  • each component does not necessarily have to be placed on the grid. However, from the viewpoint of suppressing manufacturing variations, it is preferable that the parts are arranged on the grid.
  • the dotted line displayed so as to surround the cell in the plan view of FIG. 1 or the like indicates the cell frame of the 1-port SRAM cell (the outer edge of the 1-port SRAM cell).
  • the 1-port SRAM cell is arranged so that the cell frame is in contact with the cell frame of the adjacent cell in the X direction or the Y direction.
  • a 1-port SRAM cell inverted in the X direction is arranged on both sides of the 1-port SRAM cell in the X direction.
  • a 1-port SRAM cell inverted in the Y direction is arranged on both sides of the 1-port SRAM cell in the Y direction.
  • power supply wirings 11 to 13 extending in the Y direction are formed at the upper and lower ends of the cell drawing.
  • the power supply wirings 11 to 13 are embedded power supply wirings (BPR: Buried Power Rail) formed in the embedded wiring layer, respectively.
  • BPR Buried Power Rail
  • the power supply wiring 11 is formed near the center of the drawing of the cell, and the power supply wirings 12 and 13 are formed on the left and right ends of the drawing of the cell, respectively.
  • the power supply wiring 11 supplies the power supply voltage VDD.
  • the power supply wirings 12 and 13 supply the power supply voltage VSS.
  • nanosheets 21 to 26 spreading in the X and Y directions are formed.
  • the nanosheets 21 to 23 are arranged in the order of the nanosheets 21 to 23 in the X direction.
  • the nanosheets 24 to 26 are arranged in the order of the nanosheets 24 to 26 in the X direction.
  • the nanosheets 21 and 24 are formed side by side in the Y direction.
  • the nanosheets 23 and 26 are formed side by side in the Y direction.
  • the width of the nanosheets 21, 23, 24, 26 in the X direction is twice the width of the nanosheets 22, 25 in the X direction.
  • nanosheets 21 and 24 are formed close to the cell boundary on the left side of the drawing.
  • the nanosheets 23 and 26 are formed close to the cell boundary on the right side of the drawing.
  • the nanosheets 21 to 26 form the channel portions of the access transistor PG2, the load transistor PU1, the drive transistor PD1, the drive transistor PD2, the load transistor PU2, and the access transistor PG1, respectively.
  • Gate wirings (Gates) 31 to 36 extend in the X and Z directions.
  • the gate wirings 31 to 33 are arranged in the X direction, and the gate wirings 34 to 36 are arranged in the X direction.
  • gate wirings 31 to 36 overlap with the nanosheets 21 to 26 in a plan view, respectively.
  • the gate wiring 31 serves as a gate for the access transistor PG2.
  • the gate wiring 32 serves as a gate for the load transistor PU1.
  • the gate wiring 33 serves as a gate for the drive transistor PD1.
  • the gate wiring 34 serves as a gate for the drive transistor PD2.
  • the gate wiring 35 serves as a gate for the load transistor PU2.
  • the gate wiring 36 serves as a gate for the access transistor PG1.
  • the gate wirings 32 and 33 are connected to each other via a bridge portion 131 extending in the X direction.
  • the gate wirings 34 and 35 are connected to each other via a bridge portion 132 extending in the X direction.
  • Pads 40- 45 are formed respectively.
  • the pads 40 and 41 form a node of the access transistor PG2.
  • the pads 41 and 42 form the node of the drive transistor PD2.
  • the pads 43 and 44 form the node of the drive transistor PD1.
  • the pads 44 and 45 form the node of the access transistor PG1.
  • the access transistor PG2 is composed of the nanosheet 21, the gate wiring 31, and the pads 40 and 41.
  • the drive transistor PD1 is composed of the nanosheet 23, the gate wiring 33, and the pads 43 and 44.
  • the drive transistor PD2 is composed of the nanosheet 24, the gate wiring 34, and the pads 41 and 42.
  • the access transistor PG1 is composed of the nanosheet 26, the gate wiring 36, and the pads 44 and 45.
  • Pads 46 to 49 doped with P-type semiconductors are formed at the upper end of the drawing of the nanosheet 22, the lower end of the drawing of the nanosheet 22, the upper end of the drawing of the nanosheet 25, and the lower end of the drawing of the nanosheet 25, respectively.
  • Pads 46 and 47 form a node of the load transistor PU1.
  • Pads 48 and 49 form a node of the load transistor PU2.
  • the load transistor PU1 is composed of the nanosheet 22, the gate wiring 32, and the pads 46 and 47.
  • the load transistor PU2 is composed of the nanosheet 25, the gate wiring 35, and the pads 48 and 49.
  • the access transistor PG2, the load transistor PU1 and the drive transistor PD1 are formed side by side in the X direction.
  • the drive transistor PD2, the load transistor PU2, and the access transistor PG1 are formed side by side in the X direction.
  • the access transistor PG2 and the drive transistor PD2 are formed side by side in the Y direction.
  • the drive transistor PD1 and the access transistor PG1 are formed side by side in the Y direction.
  • each transistor is arranged point-symmetrically with respect to the center point of the cell.
  • the load transistors PU1 and PU2 are arranged point-symmetrically with respect to the center point of the cell.
  • the drive transistors PD1 and PD2 are arranged point-symmetrically with respect to the center point of the cell.
  • the access transistors PG1 and PG2 are arranged point-symmetrically with respect to the center point of the cell.
  • Local wiring (LI: Local Interconnect) 51 to 58 extending in the X direction is formed in the local wiring layer.
  • the local wiring 51 is connected to the pad 40.
  • the local wiring 52 is connected to the pad 46.
  • the local wiring 53 is connected to the pad 43.
  • the local wiring 54 is connected to the pads 41 and 48.
  • the local wiring 55 is connected to the pads 47 and 44.
  • the local wiring 56 is connected to the pad 42.
  • the local wiring 57 is connected to the pad 49.
  • the local wiring 58 is connected to the pad 45.
  • the local wiring 52 is connected to the power supply wiring 11 via the contact (Via) 111.
  • the local wiring 53 is connected to the power supply wiring 13 via the contact 112.
  • the local wiring 56 is connected to the power supply wiring 12 via the contact 113.
  • the local wiring 57 is connected to the power supply wiring 11 via the contact 114.
  • the local wiring 54 is connected to the gate wiring 32 via the shared-contact 61.
  • the local wiring 55 is connected to the gate wiring 35 via the shared contact 62.
  • the gate wirings 34 and 35, the bridge portion 132, the local wiring 55, and the shared contact 62 correspond to the first node NA.
  • the gate wirings 32 and 33, the bridge portion 131, the local wiring 54, and the shared contact 61 correspond to the second node NB.
  • wirings 71 to 75 extending in the Y direction are formed in the M1 wiring layer from the upper and lower ends of the cell drawing. Further, wirings 76 and 77 extending in the Y direction are formed.
  • the wiring 71 supplies the power supply voltage VDD.
  • Wiring 72, 73 supplies the power supply voltage VSS.
  • the wirings 74 and 75 correspond to the bit wires BLB and BL, respectively. Further, the wirings 74 and 75 are arranged symmetrically with respect to the center line of the cell in the X direction.
  • Wiring 71 to 75 are arranged in the order of wiring 72, 74, 71, 75, 73 in the X direction. That is, the wiring 71 is provided between the wirings 74 and 75.
  • the wiring 71 is connected to the local wiring 52 via the contact (Via) 81, and is connected to the local wiring 57 via the contact 82.
  • the wiring 72 is connected to the local wiring 56 via the contact 83.
  • the wiring 73 is connected to the local wiring 53 via the contact 84.
  • the wiring 74 is connected to the local wiring 51 via the contact 85.
  • the wiring 75 is connected to the local wiring 58 via the contact 86.
  • the wiring 76 is connected to the gate wiring 31 via a contact (Gate-contact) 87.
  • the wiring 77 is connected to the gate wiring 36 via the contact 88.
  • Wiring 91 to 93 extending in the X direction are formed on the M2 wiring layer, which is the upper layer of the M1 wiring layer, from the left and right ends of the cell drawing.
  • Wiring 91 and 93 supply the power supply voltage VSS.
  • the wiring 92 corresponds to the word line WL.
  • the wiring 92 is formed between the wirings 91 and 93.
  • the wiring 91 is connected to the wiring 72 via the contact 101, and is connected to the wiring 73 via the contact 102.
  • the wiring 92 is connected to the wiring 76 via the contact 103, and is connected to the wiring 77 via the contact 104.
  • the wiring 93 is connected to the wiring 72 via the contact 105, and is connected to the wiring 73 via the contact 106.
  • the nanosheets 21 to 26 are each composed of three sheet-shaped semiconductors (nanosheets).
  • the nanosheets 21 to 26 are arranged so that the nanosheets constituting each of them overlap each other in a plan view, and are formed so as to be separated from each other in the Z direction. That is, each of the nanosheet FETs configured in the 1-port SRAM cell according to the present embodiment includes three nanosheets.
  • the outer circumferences of the nanosheets 21 to 26 in the X direction and the Z direction are surrounded by the gate wiring, respectively.
  • a part of the outer periphery in the X direction and the Z direction is not covered with the gate wiring, and is exposed from the gate wiring, respectively.
  • the right side surface of the drawing is not covered by the gate wirings 31, 32, 34, respectively, and is exposed from the gate wirings 31, 32, 34, respectively.
  • the surfaces of the nanosheets 23, 25, and 26 on the left side of the drawing are not covered by the gate wirings 33, 35, 36, respectively, and are exposed from the gate wirings 33, 35, 36, respectively.
  • the surfaces of the nanosheets 22 and 23 facing each other are exposed from the gate wirings 32 and 33, respectively.
  • the surfaces of the nanosheets 24 and 25 facing each other in the X direction are exposed from the gate wirings 34 and 35, respectively.
  • the left side surface of the drawing is covered with the gate wirings 31, 32, 34, respectively, and is not exposed from the gate wirings 31, 32, 34, respectively.
  • the surfaces of the nanosheets 23, 25, and 26 on the right side of the drawing are covered with the gate wirings 33, 35, and 36, respectively, and are not exposed from the gate wirings 33, 35, and 36, respectively.
  • the nanosheet 22 is formed on the upper right side of the drawing of the nanosheet 25. That is, the surfaces of the nanosheets 22 and 25 facing each other in the X direction are not exposed from the gate wirings 32 and 35, respectively.
  • the nanosheets 22 and 25 are arranged at different positions in the Y direction, but since they are arranged close to each other in the X direction, the nanosheets 22 and 25 are referred to in the present specification. , In the X direction, they are said to face each other. Therefore, in the nanosheet 22, the surface on the left side of the drawing becomes the surface on the side facing the nanosheet 25. In the nanosheet 25, the surface on the right side of the drawing is the surface facing the nanosheet 22. The same shall apply in the following description.
  • the nanosheets 21 and 24 are formed close to the cell boundary on the left side of the drawing.
  • the nanosheets 23 and 26 are formed close to the cell boundary on the right side of the drawing.
  • 1-port SRAM cells inverted in the X direction are arranged on both sides in the left-right direction of the drawing. That is, in the 1-port SRAM cells arranged side by side in the X direction, the surfaces of the nanosheets 21 facing each other in the X direction are not exposed from the gate wiring 31.
  • the surfaces of the nanosheets 23 facing each other in the X direction are not exposed from the gate wiring 33.
  • the surfaces of the nanosheets 24 facing each other in the X direction are not exposed from the gate wiring 34.
  • the surfaces of the nanosheets 26 facing each other in the X direction are not exposed from the gate wiring 36.
  • the power supply wiring 11 is formed between the nanosheets 22 and 25 in a plan view.
  • the power supply wirings 12 and 13 are formed at the cell boundaries on the left side of the drawing and the right side of the drawing in a plan view, respectively.
  • the width of the wirings 74 and 75 in the X direction is wider than the width of the wirings 76 and 77 in the X direction.
  • the wirings 76 and 77 are the wirings having the smallest width in the X direction in the M1 wiring layer. That is, the wirings 74 and 75 are formed in the M1 wiring layer so that the width in the X direction is wider than that of the wiring having the smallest width in the X direction.
  • the pad 46 is connected to the wiring 71 that supplies the power supply voltage VDD
  • the pad 47 is connected to the local wiring 55 (first node NA)
  • the gate wiring 32 is connected to the shared contact 61 (second node NB).
  • the pad 49 is connected to the wiring 71 that supplies the power supply voltage VDD
  • the pad 48 is connected to the local wiring 54 (second node NB)
  • the gate wiring 35 is connected to the shared contact 62 (first node NA).
  • the pad 44 is connected to the local wiring 55 (first node NA), the pad 43 is connected to the wiring 73 that supplies the power supply voltage VSS, and the gate wiring 33 is connected to the shared contact 61 (second node NB).
  • the pad 41 is connected to the local wiring 54 (second node NB)
  • the pad 42 is connected to the wiring 72 that supplies the power supply voltage VSS
  • the gate wiring 34 is connected to the shared contact 62 (first node NA).
  • the pad 45 is connected to the wiring 75 (bit line BL)
  • the pad 44 is connected to the local wiring 55 (first node NA)
  • the gate wiring 36 is connected to the wiring 92 (word line WL).
  • the pad 40 is connected to the wiring 74 (bit line BLB), the pad 41 is connected to the local wiring 54 (second node NB), and the gate wiring 31 is connected to the wiring 92 (word line WL).
  • the load transistors PU1, PU2, drive transistors PD1, PD2 and access transistors PG1, PG2 are nanosheets 22, 25, 23, 24, 26, 21 extending in the Y direction and gate wiring 32, 35, 33, 34, 36. , 31 and respectively.
  • the nanosheets 21 to 23 are formed side by side in the order of the nanosheets 21 to 23 in the X direction.
  • the nanosheets 24 to 26 are formed side by side in the order of the nanosheets 24 to 26 in the X direction.
  • the gate wirings 31 to 36 surround the outer circumferences of the nanosheets 21 to 26 in the X direction and the Z direction, respectively.
  • the surfaces of the nanosheets 21, 22, and 24 on the right side of the drawing are exposed from the gate wirings 31, 32, and 34, respectively.
  • the surfaces of the nanosheets 23, 25, and 26 on the left side of the drawing are exposed from the gate wirings 33, 35, and 36, respectively.
  • the nanosheet 22 is formed on the upper right side of the drawing of the nanosheet 25 in a plan view.
  • a power supply wiring 11 that extends in the Y direction, is provided between the nanosheets 21 and 25 in a plan view, and supplies a power supply voltage VDD is formed.
  • the load transistors PU1 and PU2, the drive transistors PD1 and PD2, and the access transistors PG1 and PG2 are each composed of fork sheet transistors. As a result, a 1-port SRAM cell using a fork sheet transistor is realized.
  • the surfaces facing each other in the X direction are exposed from the gate wirings 32 and 33, respectively.
  • the surfaces of the nanosheets 24 and 25 facing each other in the X direction are exposed from the gate wirings 34 and 35, respectively.
  • the width of the wiring 71 that supplies the power supply voltage VDD in the X direction can be reduced in the M1 wiring layer, so that the wiring 75 that becomes the bit wires BL and BLB. , 74 can be widened in the X direction, respectively.
  • the speed of the semiconductor storage device can be increased and the writing characteristics can be improved.
  • the power supply wiring 11 is formed between the nanosheets 22 and 25 in a plan view. Further, the surfaces of the nanosheets 22 and 25 facing each other in the X direction are not exposed from the gate wirings 32 and 35, respectively. Therefore, the power supply wiring 11 is formed between the load transistors PU1 and PU2 in which the distance in the X direction is larger than the distance d1 in the plan view. That is, the power supply wiring 11 can be easily formed without widening the distance between the load transistors PU1 and PU2 in the X direction. As a result, it is possible to suppress an increase in the area of the semiconductor storage device.
  • the width of the wirings 72 and 73 for supplying the power supply voltage VSS in the X direction can be reduced in the M1 wiring layer.
  • the widths of the wirings 75 and 74, which are the bit wires BL and BLB, in the X direction can be widened, respectively. As a result, the speed of the semiconductor storage device can be increased and the writing characteristics can be improved.
  • the power supply wirings 12 and 13 are formed at the cell boundaries on the left side of the drawing and the right side of the drawing, respectively, in a plan view. Further, in the 1-port SRAM cells arranged side by side in the X direction, the surfaces of the nanosheets 21 facing each other in the X direction are not exposed from the gate wiring 31. The surfaces of the nanosheets 23 facing each other in the X direction are not exposed from the gate wiring 33. The surfaces of the nanosheets 24 facing each other in the X direction are not exposed from the gate wiring 34. The surfaces of the nanosheets 26 facing each other in the X direction are not exposed from the gate wiring 36.
  • the power supply wiring 12 is formed between the drive transistors PD2 having a distance larger than the distance d1 in the X direction and between the access transistors PG2 in a plan view.
  • the power supply wiring 13 is formed between the drive transistors PD1 having a distance larger than the distance d1 in the X direction and between the access transistors PG1 in a plan view. That is, the power supply wiring 12 can be easily formed without increasing the distance between the access transistors PG2 in the X direction and the distance between the drive transistors PD2 in the X direction.
  • the power supply wiring 13 can be easily formed without increasing the distance between the drive transistors PD1 in the X direction and the distance between the access transistors PG1 in the X direction. As a result, it is possible to suppress an increase in the area of the semiconductor storage device.
  • the M1 wiring layer is formed with wiring 71 for supplying the power supply voltage VDD and wirings 72 and 73 for forming the power supply voltage VSS. That is, wiring for supplying the power supply wiring VDD and VSS is formed in the M1 wiring layer and the embedded wiring layer, respectively. As a result, it is possible to reduce the resistance value of the wiring that supplies the power supply voltages VDD and VSS in the embedded wiring layer while reducing the width of the wiring that supplies the power supply wiring VDD and VSS in the M1 wiring layer in the X direction. Therefore, the speed of the semiconductor storage device can be increased while suppressing the increase in the area of the semiconductor storage device.
  • the M2 wiring layer is formed with wirings 91 and 93 for supplying the power supply voltage VSS.
  • Wiring 92 (word line WL) is formed between the wirings 91 and 93.
  • 1-port SRAM cells inverted in the Y direction are arranged on both the upper and lower sides of the drawing. That is, in the 1-port SRAM cells arranged side by side in the Y direction, the wiring 91 or the wiring 93 is formed between the wirings 92.
  • the supply of power to the 1-port SRAM cell can be strengthened, and crosstalk between word lines can be prevented by the shielding action of the wirings 91 and 93.
  • the width of the wirings 74 and 75 in the X direction is wider than the width of the wirings 76 and 77 in the X direction.
  • the wirings 76 and 77 are the wirings having the smallest width in the X direction in the M1 wiring layer. That is, the wirings 74 and 75 are formed in the M1 wiring layer so that the width in the X direction is wider than that of the wiring having the smallest width in the X direction. As a result, in the semiconductor storage device, it is possible to increase the speed of writing and reading via the wirings 74 and 75.
  • the load transistors PU1 and PU2 are arranged point-symmetrically with respect to the center point of the cell.
  • the drive transistors PD1 and PD2 are arranged point-symmetrically with respect to the center point of the cell.
  • the access transistors PG1 and PG2 are arranged point-symmetrically with respect to the center point of the cell.
  • the wirings 75 and 74 are arranged symmetrically with respect to the center line of the cell in the X direction. That is, the wiring corresponding to the bit lines BL and BLB is arranged symmetrically with respect to the center line of the cell in the X direction. As a result, the characteristics between the bit lines BL and BLB are aligned, and the operation stability and operation speed of the semiconductor storage device are improved.
  • the width of the nanosheets 21, 23, 24, 26 in the X direction is twice the width of the nanosheets 22, 25 in the X direction, but is not limited to this.
  • the width of each of the nanosheets 21 to 26 in the X direction (that is, the gate width of each transistor) may be determined in consideration of the operational stability of the 1-port SRAM circuit and the like.
  • some of the wirings 71 to 73 may be omitted, and at least one wiring may be provided.
  • the width of the wirings 74 and 75 in the X direction can be widened, so that the speed of the semiconductor storage device can be increased and the writing characteristics can be improved.
  • some of the power supply wirings 11 to 13 may be omitted, and at least one may be provided.
  • FIG. 5 is a plan view showing another example of the layout structure of the 1-port SRAM cell according to the first embodiment.
  • FIG. 5 is a plan view showing another example of the layout structure of the 1-port SRAM cell according to the first embodiment.
  • FIG. 5A shows the upper part of the cell
  • FIG. 5B shows the lower part of the cell.
  • FIG. 7A is a cross section of line X6-X6'
  • FIG. 2B is a cross section of line X7-X7'.
  • the surface of each nanosheet opposite to that in FIG. 1 is exposed from the gate wiring in the X direction.
  • the power supply wiring 11 is omitted, and the arrangement of the power supply wirings 12 and 13 is different.
  • the gate wiring 33 overlaps the nanosheets 22 and 23 in a plan view.
  • the gate wiring 34 overlaps the nanosheets 24 and 25 in a plan view.
  • the gate wiring 33 serves as a gate for the load transistor PU1 and the drive transistor PD1.
  • the gate wiring 34 serves as a gate for the drive transistor PD2 and the load transistor PU2.
  • the gate wiring 31 is connected to the gate wiring 31 of the 1-port SRAM cell arranged on the left side of the drawing of the 1-port SRAM cell via the bridge portion 133.
  • the gate wiring 36 is connected to the gate wiring 36 of the 1-port SRAM cell arranged on the right side of the drawing of the 1-port SRAM cell via the bridge portion 134.
  • the wiring 76 is connected to the gate wiring 31 via the contact 87 and the bridge portion 133.
  • the wiring 77 is connected to the gate wiring 36 via the contact 88 and the bridge portion 134.
  • the left side surface of the drawing is not covered with the gate wirings 31, 33 and 34, respectively, and the gate wiring 31 , 33, and 34 are exposed, respectively.
  • the surfaces of the nanosheets 23, 25, and 26 on the right side of the drawing are not covered by the gate wirings 33, 34, and 36, respectively, and are exposed from the gate wirings 33, 34, and 36, respectively.
  • the nanosheets 21 and 24 are arranged close to the cell boundary on the left side of the drawing.
  • the nanosheets 23 and 26 are arranged close to the cell boundary on the right side of the drawing.
  • 1-port SRAM cells inverted in the X direction are arranged on both sides in the left-right direction of the drawing. That is, in the 1-port SRAM cells arranged side by side in the X direction, the surfaces of the nanosheets 21 facing each other in the X direction are exposed from the gate wiring 31.
  • the surfaces of the nanosheets 23 facing each other in the X direction are exposed from the gate wiring 33.
  • the surfaces of the nanosheets 24 facing each other in the X direction are exposed from the gate wiring 34.
  • the surfaces of the nanosheets 26 facing each other in the X direction are exposed from the gate wiring 36.
  • the nanosheet 22 is formed on the upper right side of the drawing of the nanosheet 25. That is, the surfaces of the nanosheets 22 and 25 facing each other in the X direction are exposed from the gate wirings 33 and 34, respectively.
  • the right side surface of the drawing is covered with the gate wirings 31, 33, 34, respectively, and is not exposed from the gate wirings 31, 33, 34, respectively.
  • the left side surface of the drawing is covered with the gate wirings 33, 34, 36, respectively, and is not exposed from the gate wirings 33, 34, 36, respectively.
  • the surfaces of the nanosheets 22 and 23 facing each other in the X direction are not exposed from the gate wiring 33.
  • the surfaces of the nanosheets 24 and 25 facing each other in the X direction are not exposed from the gate wiring 34.
  • the power supply wiring 12 is formed between the nanosheets 24 and 25 in a plan view.
  • the power supply wiring 13 is formed between the nanosheets 22 and 23 in a plan view.
  • the surfaces of the nanosheets 21 facing each other in the X direction are exposed from the gate wiring 31.
  • the surfaces of the nanosheets 23 facing each other in the X direction are exposed from the gate wiring 33.
  • the surfaces of the nanosheets 24 facing each other in the X direction are exposed from the gate wiring 34.
  • the surfaces of the nanosheets 26 facing each other in the X direction are exposed from the gate wiring 36.
  • the distance d1 in the X direction between the access transistors PG2 the distance d1 in the X direction between the drive transistors PD1, the distance d1 in the X direction between the drive transistors PD2, and the distance between the access transistors PG1. Since the distance d1 in the X direction can be reduced, the area of the semiconductor storage device can be reduced.
  • the surfaces facing each other in the X direction are exposed from the gate wirings 33 and 34, respectively.
  • the distance d1 between the load transistors PU1 and PU2 in the X direction can be reduced, so that the area of the semiconductor storage device can be reduced.
  • power supply wirings 12 and 13 for supplying the power supply voltage VSS are formed in the embedded wiring layer.
  • the power supply wiring 12 is formed between the nanosheets 24 and 25 in a plan view.
  • the power supply wiring 13 is formed between the nanosheets 22 and 23 in a plan view. Further, the surfaces of the nanosheets 22 and 23 facing each other in the X direction are not exposed from the gate wiring 33. The surfaces of the nanosheets 24 and 25 facing each other in the X direction are not exposed from the gate wiring 34. Therefore, the power supply wiring 12 is formed between the load transistor PU2 and the drive transistor PD2 in which the distance in the X direction is larger than the distance d1.
  • the power supply wiring 13 is formed between the load transistor PU1 and the drive transistor PD1 in which the distance in the X direction is larger than the distance d1. That is, the power supply wiring 12 can be easily formed without widening the distance between the load transistor PU2 and the drive transistor PD2 in the X direction. The power supply wiring 13 can be easily formed without widening the distance between the load transistor PU1 and the drive transistor PD1 in the X direction. As a result, the speed of the semiconductor storage device can be increased while suppressing the increase in the area of the semiconductor storage device.
  • a power supply wiring for supplying the power supply voltage VDD may be formed.
  • the power supply wiring is connected to either or both of the pads 46, 49 via the local wiring and contacts.
  • the power supply wirings 12 and 13 may have either one.
  • FIG. 7 is a plan view showing another example of the layout structure of the 1-port SRAM cell according to the first embodiment. Specifically, FIG. 7A shows the upper part of the cell, and FIG. 7B shows the lower part of the cell. In FIG. 7, as compared with FIG. 1, the length in the X direction is shorter in some local wirings, and the width of the shared contact in the X direction is smaller.
  • the local wiring 51 is formed so that the left end of the drawing is aligned with the left end of the drawing of the pad 40.
  • the local wiring 51 is formed so that the left end of the drawing is located near the center of the pad 40 in the X direction. Therefore, in FIG. 7B, the length of the local wiring 51 in the X direction is shorter than that in FIG. 1B.
  • at least one of both ends of the drawing is formed so as to be located near the center of the drawing of the pad, that is, between the left end of the drawing and the right end of the drawing of the pad. Therefore, in FIG. 7 (b), the length in the X direction is shorter in some local wirings than in FIG. 1 (b).
  • the shared contact 61 is formed so that the left end of the drawing and the right end of the drawing are aligned with the left end of the drawing and the right end of the drawing of the pad 48.
  • the shared contact 62 is formed so that the left end of the drawing and the right end of the drawing are aligned with the left end of the drawing and the right end of the drawing of the pad 48.
  • the shared contact 61 is formed so that the left end of the drawing is located on the right side of the drawing with respect to the left end of the drawing of the pad 47, and the right end of the drawing is the drawing of the pad 47 with respect to the right end of the drawing. It is formed so as to be located on the left side.
  • the shared contact 62 is formed so that the left end of the drawing is located on the right side of the drawing with respect to the left end of the drawing of the pad 48, and the right end of the drawing is located on the left side of the drawing with respect to the right end of the drawing of the pad 47. Therefore, in FIG. 7B, the widths of the shared contacts 61 and 62 in the X direction are shorter than those in FIG. 1B.
  • the length in the X direction is shorter in some local wirings (for example, local wiring 51) than in FIG. Further, the width of the shared contacts 61 and 62 in the X direction is shorter than that in FIG. As a result, the parasitic capacitance in the semiconductor integrated circuit can be reduced, so that the speed of the semiconductor storage device can be increased.
  • FIG. 8 is a plan view showing an example of the layout structure of the 1-port SRAM cell according to the second embodiment. Specifically, FIG. 8A shows the lower part of the cell, and FIG. 8B shows the upper part of the cell.
  • the load transistors PU1 and PU2 and the transistors PD11, PD12, PD21, PD22, PG11, PG12, PG21, and PG22 constitute the 1-port SRAM circuit shown in FIG.
  • the drive transistors PD1 and PD2 and the access transistors PG1 and PG2 are each composed of two transistors. Specifically, the drive transistor PD1 is composed of the transistors PD11 and PD12.
  • the drive transistor PD2 is composed of the transistors PD21 and PD22.
  • the access transistor PG1 is composed of the transistors PG11 and PG12.
  • the access transistor PG2 is composed of the transistors PG21 and PG22. Further, in the 1-port SRAM cell of FIG. 8, 1-port SRAM cells inverted in the X direction are arranged on both the left and right sides of the drawing.
  • power supply wirings 11 to 13 are formed in the embedded wiring layer.
  • nanosheets 21a, 21b, 22, 23a, 23b, 24a, 24b, 25, 26a, 26b spreading in the X direction and the Y direction are formed.
  • the nanosheets 21a, 21b, 22, 23a, 23b are arranged in the X direction in the order of the nanosheets 21a, 21b, 22, 23a, 23b.
  • the nanosheets 24a, 24b, 25, 26a, 26b are formed side by side in the order of the nanosheets 24a, 24b, 25, 26a, 26b.
  • the nanosheets 21a and 24a are formed side by side in the Y direction.
  • the nanosheets 21b and 24b are formed side by side in the Y direction.
  • the nanosheets 23a and 26a are formed side by side in the Y direction.
  • the nanosheets 23b and 26b are formed side by side in the Y direction.
  • nanosheets 21a, 21b, 22, 23a, 23b, 24a, 24b, 25, 26a, and 26b have the same width in the X direction.
  • the nanosheets 21a, 21b, 23a, 23b, 24a, 24b, 26a, 26b serve as channel portions of the transistors PG21, PG22, PD11, PD12, PD21, PD22, PG11, and PG12, respectively.
  • the gate wiring 31 overlaps the nanosheets 21a and 21b in a plan view.
  • the gate wiring 32 overlaps the nanosheet 22 in a plan view.
  • the gate wiring 33 overlaps the nanosheets 23a and 23b in a plan view.
  • the gate wiring 34 overlaps the nanosheets 24a and 24b in a plan view.
  • the gate wiring 35 overlaps the nanosheet 25 in a plan view.
  • the gate wiring 36 overlaps the nanosheets 26a and 26b in a plan view.
  • the gate wiring 31 serves as the gate for the transistors PG21 and PG22.
  • the gate wiring 32 serves as a gate for the load transistor PU1.
  • the gate wiring 33 serves as a gate for the transistors PD11 and PD12.
  • the gate wiring 34 serves as a gate for the transistors PD21 and PD22.
  • the gate wiring 35 serves as a gate for the load transistor PU2.
  • the gate wiring 36 serves as a gate for the transistors PG11 and PG12.
  • the gate wiring 31 is connected to the gate wiring 31 of the 1-port SRAM cell arranged on the left side of the drawing of the 1-port SRAM cell via the bridge portion 133.
  • the gate wirings 32 and 33 are connected to each other via a bridge portion 131.
  • the gate wirings 34 and 35 are connected to each other via a bridge portion 132.
  • the gate wiring 36 is connected to the gate wiring 36 of the 1-port SRAM cell arranged on the right side of the drawing of the 1-port SRAM cell via the bridge portion 134.
  • the pads 40a and 41a form a node of the transistor PG21.
  • the pads 41a and 42a form a node of the transistor PD21.
  • the pads 40b and 41b form a node of the transistor PG22.
  • the pads 41b and 42b form a node of the transistor PD22.
  • the pads 43a and 44a form a node of the transistor PD11.
  • the pads 44a and 45a form a node of the transistor PG11.
  • the pads 43b and 44b form a node of the transistor PD12.
  • the pads 44b and 45b form a node of the transistor PG12.
  • each transistor is arranged point-symmetrically with respect to the center point of the cell.
  • the load transistors PU1 and PU2 are arranged point-symmetrically with respect to the center point of the cell.
  • the transistors PD11 and PD22 are arranged point-symmetrically with respect to the center point of the cell.
  • the transistors PD12 and PD21 are arranged point-symmetrically with respect to the center point of the cell.
  • the transistors PG11 and PG22 are arranged point-symmetrically with respect to the center point of the cell.
  • the transistors PG12 and PG21 are arranged point-symmetrically with respect to the center point of the cell.
  • the local wiring 51 is connected to the pads 40a and 40b.
  • the local wiring 53 is connected to the pads 43a and 43b.
  • the local wiring 54 is connected to the pads 41a, 41b, 48.
  • the local wiring 55 is connected to the pads 47, 44a, 44b.
  • the local wiring 56 is connected to the pads 42a and 42b.
  • the local wiring 58 is connected to the pads 45a and 45b.
  • a part of the local wirings 51 to 58 is formed so that at least one of both ends of the drawing is located between the left end of the drawing and the right end of the drawing of the connected pad, as in FIG. 7.
  • the left end of the drawing is located between the left end of the drawing and the right end of the drawing of the pad 40a.
  • the shared contact 61 is formed so that the left end of the drawing is located on the right side of the drawing with respect to the left end of the drawing of the pad 48, and the right end of the drawing is located on the left side of the drawing with respect to the right end of the drawing of the pad 48, as in FIG. It is formed like this.
  • the shared contact 62 is formed so that the left end of the drawing is located on the right side of the drawing with respect to the left end of the drawing of the pad 47, and the right end of the drawing is located on the left side of the drawing with respect to the right end of the drawing of the pad 47. It is formed.
  • the left side surface of the drawing is not covered with the gate wirings 31, 33, 34, 35, 36, respectively, and the gate wirings 31, 33, 34, 35, respectively. Each is exposed from 36.
  • the surface on the right side of the drawing is not covered by the gate wirings 31, 32, 33, 34, 36, respectively, and the gate wirings 31, 32, 33, 34, 36, respectively. It is exposed.
  • the surfaces of the nanosheets 22 and 23a facing each other in the X direction are exposed from the gate wirings 32 and 33, respectively.
  • the surfaces of the nanosheets 24b and 25 facing each other in the X direction are exposed from the gate wirings 34 and 35, respectively.
  • the nanosheets 21a and 24a are formed close to the cell boundary on the left side of the drawing.
  • the nanosheets 23b and 26b are formed close to the cell boundary on the right side of the drawing.
  • a 1-port SRAM cell inverted in the X direction is arranged on the right side of the drawing. That is, in the 1-port SRAM cells arranged side by side in the X direction, the surfaces of the nanosheets 21a facing each other in the X direction are exposed from the gate wiring 31.
  • the surfaces of the nanosheets 23b facing each other in the X direction are exposed from the gate wiring 33.
  • the surfaces of the nanosheets 24a facing each other in the X direction are exposed from the gate wiring 34.
  • the surfaces of the nanosheets 26b facing each other in the X direction are exposed from the gate wiring 36.
  • the surface on the right side of the drawing is covered with the gate wirings 31, 33, 34, 35, 36, respectively, from the gate wirings 31, 33, 34, 35, 36. Each is not exposed.
  • the left side surface of the drawing is covered with gate wiring 31, 32, 33, 34, 36, respectively, and is exposed from the gate wiring 31, 32, 33, 34, 36, respectively. Not done.
  • the surfaces of the nanosheets 21a and 21b facing each other in the X direction are not exposed from the gate wiring 31.
  • the surfaces of the nanosheets 23a and 23b facing each other in the X direction are not exposed from the gate wiring 33.
  • the surfaces of the nanosheets 24a and 24b facing each other in the X direction are not exposed from the gate wiring 34.
  • the surfaces of the nanosheets 26a and 26b facing each other in the X direction are not exposed from the gate wiring 36.
  • the nanosheet 22 is formed on the upper right side of the drawing of the nanosheet 25. That is, the surfaces of the nanosheets 22 and 25 facing each other in the X direction are not exposed from the gate wirings 32 and 35, respectively.
  • the power supply wiring 11 is formed between the nanosheets 22 and 25 in a plan view.
  • the power supply wiring 12 is formed between the nanosheets 21a and 21b and between the nanosheets 24a and 24b in a plan view.
  • the power supply wiring 13 is formed between the nanosheets 23a and 23b and between the nanosheets 26a and 26b in a plan view.
  • the surfaces of the nanosheets 21a facing each other in the X direction are exposed from the gate wiring 31.
  • the surfaces of the nanosheets 23b facing each other in the X direction are exposed from the gate wiring 33.
  • the surfaces of the nanosheets 24a facing each other in the X direction are exposed from the gate wiring 34.
  • the surfaces of the nanosheets 26b facing each other in the X direction are exposed from the gate wiring 36.
  • the power supply wiring 12 is formed between the nanosheets 21a and 21b and between the nanosheets 24a and 24b in a plan view.
  • the power supply wiring 13 is formed between the nanosheets 23a and 23b and between the nanosheets 26a and 26b in a plan view.
  • the surfaces of the nanosheets 21a and 21b facing each other in the X direction are not exposed from the gate wiring 31.
  • the surfaces of the nanosheets 23a and 23b facing each other in the X direction are not exposed from the gate wiring 33.
  • the surfaces of the nanosheets 24a and 24b facing each other in the X direction are not exposed from the gate wiring 34.
  • the surfaces of the nanosheets 26a and 26b facing each other in the X direction are not exposed from the gate wiring 36.
  • the power supply wiring 12 is formed between the transistors PG21 and PG22, which have a larger distance in the X direction than the distance d1 in a plan view, and between the transistors PD21 and PD22.
  • the power supply wiring 13 is formed between the transistors PD11 and PD12 and between the transistors PG11 and PG12, which have a larger distance in the X direction than the distance d1 in a plan view. That is, the power supply wiring 12 can be easily formed without increasing the distance between the transistors PG21 and PG22 in the X direction and the distance between the transistors PD21 and PD22 in the X direction.
  • the power supply wiring 13 can be easily formed without increasing the distance between the transistors PD11 and PD12 in the X direction and the distance between the transistors PG11 and PG12 in the X direction. As a result, it is possible to suppress an increase in the area of the semiconductor storage device.
  • the nanosheets 21a, 21b, 22, 23a, 23b, 24a, 24b, 25, 26a, and 26b have the same width in the X direction.
  • the shape of the nanosheet of the semiconductor storage device can be made uniform, and the ease of manufacturing is improved.
  • the width of the wirings 74 and 75 in the X direction can be widened, so that the speed of the semiconductor storage device can be increased and the writing characteristics can be improved.
  • At least one power supply wiring 11 to 13 is required.
  • FIG. 9 is a plan view showing another example of the layout structure of the 1-port SRAM cell according to the second embodiment. Specifically, FIG. 9A shows the upper part of the cell, and FIG. 9B shows the lower part of the cell. In FIG. 9, the surface of each nanosheet opposite to that in FIG. 8 is exposed from the gate wiring in the X direction. Further, the arrangement of the power supply wiring formed in the embedded wiring layer is different.
  • Power supply wirings 11 to 14 extending in the Y direction are formed in the embedded wiring layer.
  • the power supply wirings 11 and 14 supply the power supply voltage VDD.
  • the power supply wirings 12 and 13 supply the power supply voltage VSS.
  • gate wirings 31a, 31b, 32, 33a, 33b, 34a, 34b, 35, 36a, 36b extending in the X and Z directions are formed.
  • the gate wiring 31a overlaps the nanosheet 21a in a plan view.
  • the gate wiring 31b overlaps the nanosheet 21b in a plan view.
  • the gate wiring 33a overlaps the nanosheets 22 and 23a in a plan view.
  • the gate wiring 33b overlaps the nanosheet 23b in a plan view.
  • the gate wiring 34a overlaps the nanosheet 24a in a plan view.
  • the gate wiring 34b overlaps the nanosheets 24b and 25 in a plan view.
  • the gate wiring 36a overlaps the nanosheet 26a in a plan view.
  • the gate wiring 36b overlaps the nanosheet 26b in a plan view.
  • the gate wiring 31a serves as the gate of the transistor PG21.
  • the gate wiring 31b serves as a gate for the transistor PG22.
  • the gate wiring 33a serves as a gate for the load transistor PU1 and the transistor PD11.
  • the gate wiring 33b serves as a gate for the transistor PD12.
  • the gate wiring 34a serves as a gate for the transistor PD21.
  • the gate wiring 34b serves as a gate for the transistor PD22 and the load transistor PU2.
  • the gate wiring 36a serves as a gate for the transistor PG11.
  • the gate wiring 36b serves as a gate for the transistor PG12.
  • the gate wirings 31a and 31b are connected to each other via the bridge portion 135.
  • the gate wirings 32 and 33a are connected to each other via the bridge portion 131.
  • the gate wirings 33a and 33b are connected to each other via a bridge portion 136.
  • the gate wirings 34a and 34b are connected to each other via a bridge portion 137.
  • the gate wirings 34b and 35 are connected to each other via a bridge portion 132.
  • the gate wirings 36a and 36b are connected to each other via a bridge portion 138.
  • the local wiring 52 is connected to the power supply wiring 14 via the contact 115.
  • the local wiring 57 is connected to the power supply wiring 11 via the contact 114.
  • the wiring 76 is connected to the gate wiring 31a via the contact 87.
  • the wiring 77 is connected to the gate wiring 36b via the contact 88.
  • the surface on the right side of the drawing is not covered by the gate wirings 31a, 33a, 34a, 34b, 36a, respectively, and the gate wirings 31a, 33a, 34a, 34b. , 36a, respectively.
  • the left side surface of the drawing is not covered by the gate wirings 31b, 33a, 33b, 34b, 36b, respectively, and the gate wirings 31b, 33a, 33b, 34b, 36b, respectively. It is exposed.
  • the surfaces of the nanosheets 21a and 21b facing each other in the X direction are exposed from the gate wirings 31a and 31b, respectively.
  • the surfaces of the nanosheets 23a and 23b facing each other in the X direction are exposed from the gate wirings 33a and 33b, respectively.
  • the surfaces of the nanosheets 24a and 24b facing each other in the X direction are exposed from the gate wirings 34a and 34b, respectively.
  • the surfaces of the nanosheets 26a and 26b facing each other in the X direction are exposed from the gate wirings 36a and 36b, respectively.
  • the nanosheet 22 is formed on the upper right side of the drawing of the nanosheet 25. That is, the surfaces of the nanosheets 22 and 25 facing each other in the X direction are exposed from the gate wirings 33a and 34b, respectively.
  • the left side surface of the drawing is covered with the gate wirings 31a, 33a, 34a, 34b, 36a, respectively, and the gate wirings 31a, 33a, 34a, 34b, 36a. Not exposed from each.
  • the right surface of the drawing is covered with the gate wirings 31b, 33a, 33b, 34b, 36b, respectively, and is exposed from the gate wirings 31b, 33a, 33b, 34b, 36b, respectively. Not done.
  • the surfaces of the nanosheets 22 and 23a facing each other in the X direction are not exposed from the gate wiring 33a.
  • the surfaces of the nanosheets 24b and 25 facing each other in the X direction are not exposed from the gate wiring 34b.
  • the nanosheets 21a and 24a are arranged close to the cell boundary on the left side of the drawing.
  • the nanosheets 23b and 26b are arranged close to the cell boundary on the right side of the drawing.
  • 1-port SRAM cells inverted in the X direction are arranged on both sides in the left-right direction of the drawing. That is, in the 1-port SRAM cells arranged side by side in the X direction, the surfaces of the nanosheets 21a facing each other in the X direction are not exposed from the gate wiring 31a.
  • the surfaces of the nanosheets 23b facing each other in the X direction are not exposed from the gate wiring 33b.
  • the surfaces of the nanosheets 24a facing each other in the X direction are not exposed from the gate wiring 34a.
  • the surfaces of the nanosheets 26b facing each other in the X direction are not exposed from the gate wiring 36b.
  • the power supply wiring 11 is formed between the nanosheets 24b and 25 in a plan view.
  • the power supply wiring 12 is formed at the cell boundary on the left side of the drawing in a plan view.
  • the power supply wiring 13 is formed at the cell boundary on the right side of the drawing in a plan view.
  • the power supply wiring 14 is formed between the nanosheets 22 and 23a in a plan view.
  • the surfaces of the nanosheets 21a and 21b facing each other in the X direction are exposed from the gate wirings 31a and 31b, respectively.
  • the surfaces of the nanosheets 23a and 23b facing each other in the X direction are exposed from the gate wirings 33a and 33b, respectively.
  • the surfaces of the nanosheets 24a and 24b facing each other in the X direction are exposed from the gate wirings 34a and 34b, respectively.
  • the surfaces of the nanosheets 26a and 26b facing each other in the X direction are exposed from the gate wirings 36a and 36b, respectively.
  • power supply wirings 11 and 14 for supplying the power supply voltage VDD are formed in the embedded wiring layer.
  • the power supply wiring 11 is formed between the nanosheets 24b and 25 in a plan view.
  • the power supply wiring 14 is formed between the nanosheets 22 and 23a in a plan view. Further, the surfaces of the nanosheets 22 and 23a facing each other in the X direction are not exposed from the gate wiring 33a. The surfaces of the nanosheets 24b and 25 facing each other are not exposed from the gate wiring 34b. Therefore, the power supply wiring 11 is formed between the transistor PD22 and the load transistor PU2 in which the distance in the X direction is larger than the distance d1 in the plan view.
  • the power supply wiring 14 is formed between the load transistor PU1 and the transistor PD11 in which the distance in the X direction is larger than the distance d1 in a plan view. That is, the power supply wiring 11 can be easily formed without widening the distance between the transistor PD 22 and the load transistor PU 2 in the X direction. The power supply wiring 14 can be easily formed without widening the distance between the load transistor PU1 and the transistor PD11 in the X direction. As a result, the speed of the semiconductor storage device can be increased while suppressing the increase in the area of the semiconductor storage device.
  • power supply wirings 12 and 13 for supplying the power supply voltage VSS are formed in the embedded wiring layer.
  • the power supply wirings 12 and 13 are formed at the cell boundaries on the left side of the drawing and the right side of the drawing in a plan view, respectively.
  • the surfaces of the nanosheets 21a facing each other in the X direction are not exposed from the gate wiring 31a.
  • the surfaces of the nanosheets 23b facing each other in the X direction are not exposed from the gate wiring 33b.
  • the surfaces of the nanosheets 24a facing each other in the X direction are not exposed from the gate wiring 34a.
  • the surfaces of the nanosheets 26b facing each other in the X direction are not exposed from the gate wiring 36b.
  • the power supply wiring 12 is formed between the transistors PG21 having a distance larger than the distance d1 and between the transistors PD21 in a plan view.
  • the power supply wiring 13 is formed between the transistors PD12 having a distance larger than the distance d1 and between the transistors PG12 in a plan view. That is, the power supply wiring 12 can be easily formed without increasing the distance between the transistors PG21 in the X direction and the distance between the transistors PD21 in the X direction.
  • the power supply wiring 13 can be easily formed without increasing the distance between the transistors PD12 in the X direction and the distance between the transistors PG12 in the X direction. As a result, the speed of the semiconductor storage device can be increased while suppressing the increase in the area of the semiconductor storage device.
  • FIG. 10 is a plan view showing an example of the layout structure of the 1-port SRAM cell according to the third embodiment. Specifically, FIG. 10A shows the lower part of the cell, and FIG. 10B shows the upper part of the cell.
  • the 1-port SRAM cell of FIG. 10 has load transistors PU1, PU2 and transistors PD11, PD12, PD13, PD21, PD22, PD23, PG11, PG12, PG13, PG21, PG22, PG23, and the 1-port SRAM circuit shown in FIG. Is configured.
  • the drive transistors PD1 and PD2 and the access transistors PG1 and PG2 are each composed of three transistors.
  • the drive transistor PD1 is composed of the transistors PD11, PD12, and PD13.
  • the drive transistor PD2 is composed of the transistors PD21, PD22, and PD23.
  • the access transistor PG1 is composed of the transistors PG11, PG12, and PG13.
  • the access transistor PG2 is composed of the transistors PG21, PG22, and PG23. Further, in the 1-port SRAM cell of FIG. 10, 1-port SRAM cells inverted in the X direction are arranged on the left and right sides of the drawing.
  • power supply wirings 11 to 13, 15 and 16 extending in the Y direction are formed in the embedded wiring layer.
  • the power supply wiring 11 supplies the power supply voltage VDD.
  • the power supply wirings 12, 13, 15 and 16 supply the power supply voltage VSS.
  • nanosheets 21a to 21c, 22, 23a to 23c, 24a to 24c, 25, 26a to 26c spreading in the X direction and the Y direction are formed.
  • the nanosheets 21a to 21c, 22, 23a to 23c are formed so as to be arranged in the X direction in the order of the nanosheets 21a, 21b, 21c, 22, 23a, 23b, 23c.
  • the nanosheets 24a to 24c, 25, 26a to 26c are formed so as to be arranged in the X direction in the order of the nanosheets 24a, 24b, 24c, 25, 26a, 26b, 26c.
  • the nanosheets 21a, 21b, 21c, 23a, 23b, and 23c are formed side by side with the nanosheets 24a, 24b, 24c, 26a, 26b, and 26c, respectively, in the Y direction.
  • the nanosheets 21a to 21c, 22, 23a to 23c, 24a to 24c, 25, 26a to 26c have the same width in the X direction.
  • the nanosheets 21a, 21b, 21c, 23a, 23b, 23c, 24a, 24b, 24c, 26a, 26b, 26c are the transistors PG21, PG22, PG23, PD11, PD12, PD13, PD21, PD22, PD23, PG11. , PG12, and PG13, respectively.
  • the gate wiring 31a overlaps with the nanosheet 21a in a plan view.
  • the gate wiring 31b overlaps the nanosheets 21b and 21c in a plan view.
  • the gate wiring 32 overlaps the nanosheet 22 in a plan view.
  • the gate wiring 33a overlaps the nanosheets 23a and 23b in a plan view.
  • the gate wiring 33b overlaps the nanosheet 23c in a plan view.
  • the gate wiring 34a overlaps the nanosheet 24a in a plan view.
  • the gate wiring 34b overlaps the nanosheets 24b and 24c in a plan view.
  • the gate wiring 35 overlaps the nanosheet 25 in a plan view.
  • the gate wiring 36a overlaps the nanosheets 26a and 26b in a plan view.
  • the gate wiring 36b overlaps the nanosheet 26c in a plan view.
  • the gate wiring 31a serves as the gate of the transistor PG21.
  • the gate wiring 31b serves as a gate for the transistors PG22 and PG23.
  • the gate wiring 32 serves as a gate for the load transistor PU1.
  • the gate wiring 33a serves as a gate for the transistors PD11 and PD12.
  • the gate wiring 33b serves as a gate for the transistor PD13.
  • the gate wiring 34a serves as the gate of the transistor PD21.
  • the gate wiring 34b serves as a gate for the transistors PD22 and PD23.
  • the gate wiring 35 serves as a gate for the transistor PU2.
  • the gate wiring 36a serves as a gate for the transistors PG11 and PG12.
  • the gate wiring 36b serves as a gate for the transistor PG13.
  • the gate wirings 31a and 31b are connected to each other via the bridge portion 135.
  • the gate wirings 32 and 33a are connected to each other via the bridge portion 131.
  • the gate wirings 33a and 33b are connected to each other via a bridge portion 136.
  • the gate wirings 34a and 34b are connected to each other via a bridge portion 137.
  • the gate wirings 34b and 35 are connected to each other via a bridge portion 132.
  • the gate wirings 36a and 36b are connected to each other via a bridge portion 138.
  • N-type semiconductors are doped on the upper side of the drawing of the nanosheet 21c, between the 21c and 24c of the nanosheet, the lower side of the drawing of the nanosheet 24c, the upper side of the drawing of the nanosheet 23c, between the 23c and 26c of the nanosheet, and the lower side of the drawing of the nanosheet 26c.
  • the pads 40c, 41c, 42c, 43c, 44c, and 45c are formed, respectively.
  • the pads 40c and 41c form a node of the transistor PG23.
  • the pads 41c and 42c form a node of the transistor PD23.
  • the pads 43c and 44c form a node of the transistor PD13.
  • the pads 44c and 45c form a node of the transistor PG13.
  • each transistor is arranged point-symmetrically with respect to the center point of the cell.
  • the load transistors PU1 and PU2 are arranged point-symmetrically with respect to the center point of the cell.
  • the transistors PD11 and PD23 are arranged point-symmetrically with respect to the center point of the cell.
  • the transistors PD12 and PD22 are arranged point-symmetrically with respect to the center point of the cell.
  • the transistors PD13 and PD21 are arranged point-symmetrically with respect to the center point of the cell.
  • the transistors PG11 and PG23 are arranged point-symmetrically with respect to the center point of the cell.
  • the transistors PG12 and PG22 are arranged point-symmetrically with respect to the center point of the cell.
  • the transistors PG13 and PG21 are arranged point-symmetrically with respect to the center point of the cell.
  • the local wiring 51 is connected to the pads 40a, 40b, 40c.
  • the local wiring 53 is connected to the pads 43a, 43b, 43c.
  • the local wiring 54 is connected to the pads 41a, 41b, 41c, 48.
  • the local wiring 55 is connected to the pads 47, 44a, 44b, 44c.
  • the local wiring 56 is connected to the pads 42a, 42b, 42c.
  • the local wiring 58 is connected to the pads 45a, 45b, 45c.
  • the local wiring 53 is connected to the power supply wiring 16 via the contact 116.
  • the local wiring 56 is connected to the power supply wiring 15 via the contact 117.
  • a part of the local wirings 51 to 58 is formed so that at least one of both ends of the drawing is located between the left end of the drawing and the right end of the drawing of the connected pad, as in FIG. 7.
  • the left end of the drawing is located between the left end of the drawing and the right end of the drawing of the pad 40a.
  • the shared contact 61 is formed so that the left end of the drawing is located on the right side of the drawing with respect to the left end of the drawing of the pad 48, and the right end of the drawing is located on the left side of the drawing with respect to the right end of the drawing of the pad 48, as in FIG. It is formed like this.
  • the shared contact 62 is formed so that the left end of the drawing is located on the right side of the drawing with respect to the left end of the drawing of the pad 47, and the right end of the drawing is located on the left side of the drawing with respect to the right end of the drawing of the pad 47. It is formed.
  • the left side surface of the drawing is not covered with the gate wirings 31b, 33a, 33b, 34b, 35, 36a, 36b, respectively, and the gate wirings. It is exposed from 31b, 33a, 33b, 34b, 35, 36a, and 36b, respectively.
  • the surface on the right side of the drawing is not covered by the gate wirings 31a, 31b, 32, 33a, 34a, 34b, 36a, respectively, and the gate wirings 31a, 31b. , 32, 33a, 34a, 34b, 36a, respectively.
  • the surfaces of the nanosheets 21a and 21b facing each other in the X direction are exposed from the gate wirings 31a and 31b, respectively.
  • the surfaces of the nanosheets 22 and 23a facing each other in the X direction are exposed from the gate wirings 32 and 33a, respectively.
  • the surfaces of the nanosheets 23b and 23c facing each other in the X direction are exposed from the gate wirings 33a and 33b, respectively.
  • the surfaces of the nanosheets 24a and 24b facing each other in the X direction are exposed from the gate wirings 34a and 34b, respectively.
  • the surfaces of the nanosheets 24c and 25 facing each other in the X direction are exposed from the gate wirings 34b and 35, respectively.
  • the surfaces of the nanosheets 26b and 26c facing each other in the X direction are exposed from the gate wirings 36a and 36b, respectively.
  • the right side surface of the drawing is covered with the gate wirings 31b, 33a, 33b, 34b, 35, 36a, 36b, respectively, and the gate wirings 31b, It is not exposed from 33a, 33b, 34b, 35, 36a, 36b, respectively.
  • the left side surface of the drawing is covered with the gate wirings 31a, 31b, 32, 33a, 34a, 34b, 36a, respectively, and the gate wirings 31a, 31b, It is not exposed from 32, 33a, 34a, 34b, and 36a, respectively.
  • the surfaces of the nanosheets 21b and 21c facing each other in the X direction are not exposed from the gate wiring 31b.
  • the surfaces of the nanosheets 23a and 23b facing each other in the X direction are not exposed from the gate wiring 33a.
  • the surfaces of the nanosheets 24b and 24c facing each other in the X direction are not exposed from the gate wiring 34b.
  • the surfaces of the nanosheets 26a and 26b facing each other in the X direction are not exposed from the gate wiring 36a.
  • the nanosheet 22 is formed on the upper right side of the drawing of the nanosheet 25. That is, the surfaces of the nanosheets 22 and 25 facing each other in the X direction are not exposed from the gate wirings 32 and 35, respectively.
  • the nanosheets 21a and 24a are formed close to the cell boundary on the left side of the drawing.
  • the nanosheets 23c and 26c are formed close to the cell boundary on the right side of the drawing.
  • 1-port SRAM cells inverted in the X direction are arranged on the left and right sides of the drawing. That is, in the 1-port SRAM cells arranged side by side in the X direction, the surfaces of the nanosheets 21a facing each other in the X direction are not exposed from the gate wiring 31a.
  • the surfaces of the nanosheets 23c facing each other in the X direction are not exposed from the gate wiring 33b.
  • the surfaces of the nanosheets 24a facing each other in the X direction are not exposed from the gate wiring 34a.
  • the surfaces of the nanosheets 26c facing each other in the X direction are not exposed from the gate wiring 36b.
  • the power supply wiring 11 is formed between the nanosheets 22 and 25 in a plan view.
  • the power supply wiring 12 is formed between the nanosheets 21b and 21c and between the nanosheets 24b and 24c in a plan view.
  • the power supply wiring 13 is formed between the nanosheets 23a and 23b and between the nanosheets 26a and 26b in a plan view.
  • the power supply wiring 15 is formed at the cell boundary on the left side of the drawing in a plan view.
  • the power supply wiring 16 is formed at the cell boundary on the right side of the drawing in a plan view.
  • the surfaces of the nanosheets 21a and 21b facing each other in the X direction are exposed from the gate wirings 31a and 31b, respectively.
  • the surfaces of the nanosheets 23b and 23c facing each other in the X direction are exposed from the gate wirings 33a and 33b, respectively.
  • the surfaces of the nanosheets 24a and 24b facing each other in the X direction are exposed from the gate wirings 34a and 34b, respectively.
  • the surfaces of the nanosheets 26b and 26c facing each other in the X direction are exposed from the gate wirings 36a and 36b, respectively.
  • the distance d1 in the X direction between the transistors PG21 and PG22 the distance d1 in the X direction between the transistors PD12 and PD13, the distance d1 in the X direction between the transistors PD21 and PD22, and the X between the transistors PG12 and PG13. Since the distance d1 in each direction can be reduced, the area of the semiconductor storage device can be reduced.
  • the power supply voltage VDD is supplied in the M1 wiring layer by forming the power supply wiring 11 that supplies the power supply voltage VDD and the power supply wirings 12, 13, 15 and 16 that supply the power supply voltage VSS in the embedded wiring layer.
  • the width of the wiring 71 to be connected in the X direction and the width of the wirings 72 and 73 for supplying the power supply voltage VSS in the X direction can be reduced.
  • the widths of the wirings 75 and 74, which are the bit lines BL and BLB, in the X direction can be widened, respectively, so that the speed of the semiconductor storage device and the writing characteristics can be improved.
  • the power supply wirings 15 and 16 are formed at the cell boundaries on the left side of the drawing and the right side of the drawing in a plan view, respectively. Further, in the 1-port SRAM cells arranged side by side in the X direction, the surfaces of the nanosheets 21a facing each other in the X direction are not exposed from the gate wiring 31a. The surfaces of the nanosheets 23c facing each other in the X direction are not exposed from the gate wiring 33b. The surfaces of the nanosheets 24a facing each other in the X direction are not exposed from the gate wiring 34a. The surfaces of the nanosheets 26c facing each other in the X direction are not exposed from the gate wiring 36b.
  • the power supply wiring 15 is formed between the transistors PG21 and between the transistors PD21 in which the distance between the transistors in the X direction is larger than the distance d1 in the plan view.
  • the power supply wiring 16 is formed between the transistors PD13 and between the transistors PG13, in which the distance between the transistors in the X direction is larger than the distance d1 in a plan view. That is, the power supply wiring 15 can be easily formed without increasing the distance between the transistors PG21 in the X direction and the distance between the transistors PD21 in the X direction.
  • the power supply wiring 13 can be easily formed without increasing the distance between the transistors PD13 in the X direction and the distance between the transistors PG13 in the X direction. As a result, it is possible to suppress an increase in the area of the semiconductor storage device.
  • the power supply wirings 11 to 13, 15 and 16 may be omitted, and at least one may be used.
  • FIG. 11 is a plan view showing another example of the layout structure of the 1-port SRAM cell according to the third embodiment. Specifically, FIG. 11A shows the upper part of the cell, and FIG. 11B shows the lower part of the cell. In FIG. 11, in the X direction, the surface of each nanosheet opposite to that in FIG. 10 is exposed from the gate wiring. Further, the arrangement of the wiring formed in the embedded wiring layer is different.
  • Power supply wirings 11 to 14 are formed on the embedded wiring layer.
  • the power supply wirings 11 and 14 supply the power supply voltage VDD.
  • the power supply wirings 12 and 13 supply the power supply voltage VSS.
  • gate wirings 31a, 31b, 32, 33a, 33b, 34a, 34b, 35, 36a, 36b are formed.
  • the gate wiring 31a overlaps the nanosheets 21a and 21b in a plan view.
  • the gate wiring 31b overlaps the nanosheet 21c in a plan view.
  • the gate wiring 33a overlaps the nanosheets 22 and 23a in a plan view.
  • the gate wiring 33b overlaps the nanosheets 23b and 23c in a plan view.
  • the gate wiring 34a overlaps the nanosheets 24a and 24b in a plan view.
  • the gate wiring 34b overlaps the nanosheets 24c and 25 in a plan view.
  • the gate wiring 36a overlaps the nanosheet 26a in a plan view.
  • the gate wiring 36b overlaps the nanosheets 26b and 26c in a plan view.
  • the gate wiring 31a serves as a gate for the transistors PG21 and PG22.
  • the gate wiring 31b serves as a gate for the transistor PG23.
  • the gate wiring 33a serves as a gate for the load transistor PU1 and the transistor PD11.
  • the gate wiring 33b serves as a gate for the transistors PD12 and PD13.
  • the gate wiring 34a serves as a gate for the transistors PD21 and PD22.
  • the gate wiring 34b serves as a gate for the transistor PD23 and the load transistor PU2.
  • the gate wiring 36a serves as a gate for the transistor PG11.
  • the gate wiring 36b serves as a gate for the transistors PG12 and PG13.
  • the gate wiring 31a is connected to the gate wiring 31a of the 1-port SRAM cell arranged on the left side of the drawing of the 1-port SRAM cell via the bridge portion 133.
  • the gate wirings 31a and 31b are connected to each other via a bridge portion 135.
  • the gate wirings 32 and 33a are connected to each other via the bridge portion 131.
  • the gate wirings 33a and 33b are connected to each other via a bridge portion 136.
  • the gate wirings 34a and 34b are connected to each other via a bridge portion 137.
  • the gate wirings 34b and 35 are connected to each other via a bridge portion 132.
  • the gate wirings 36a and 36b are connected to each other via a bridge portion 138.
  • the gate wiring 36b is connected to the gate wiring 36b of the 1-port SRAM cell arranged on the right side of the drawing of the 1-port SRAM cell via the bridge portion 134.
  • the wiring 76 is connected to the gate wiring 31a via the contact 87 and the bridge portion 133.
  • the wiring 77 is connected to the gate wiring 36b via the contact 88 and the bridge portion 134.
  • the surface on the right side of the drawing is not covered by the gate wirings 31a, 33a, 33b, 34a, 34b, 36a, 36b, respectively, and the gates. It is exposed from the wirings 31a, 33a, 33b, 34a, 34b, 36a, and 36b, respectively.
  • the left side surface of the drawing is not covered by the gate wirings 31a, 31b, 33a, 33b, 34a, 34b, 36b, respectively, and the gate wirings 31a, 31b. , 33a, 33b, 34a, 34b, 36b, respectively.
  • the surfaces of the nanosheets 21b and 21c facing each other in the X direction are exposed from the gate wirings 31a and 31b, respectively.
  • the surfaces of the nanosheets 23a and 23b facing each other in the X direction are exposed from the gate wirings 33a and 33b, respectively.
  • the surfaces of the nanosheets 24b and 24c facing each other in the X direction are exposed from the gate wirings 34a and 34b, respectively.
  • the surfaces of the nanosheets 26a and 26b facing each other in the X direction are exposed from the gate wirings 36a and 36b, respectively.
  • the nanosheet 22 is formed on the upper right side of the drawing of the nanosheet 25. That is, the surfaces of the nanosheets 22 and 25 facing each other in the X direction are exposed from the gate wirings 33a and 34b, respectively.
  • the nanosheets 21a and 24a are arranged close to the cell boundary on the left side of the drawing.
  • the nanosheets 23c and 26c are arranged close to the cell boundary on the right side of the drawing.
  • 1-port SRAM cells inverted in the X direction are arranged on the left and right sides of the drawing. That is, in the 1-port SRAM cells arranged side by side in the X direction, the surfaces of the nanosheets 21a facing each other in the X direction are exposed from the gate wiring 31a.
  • the surfaces of the nanosheets 23c facing each other in the X direction are exposed from the gate wiring 33b.
  • the surfaces of the nanosheets 24a facing each other in the X direction are exposed from the gate wiring 34a.
  • the surfaces of the nanosheets 26c facing each other in the X direction are exposed from the gate wiring 36b.
  • the left side surface of the drawing is covered with the gate wirings 31a, 33a, 33b, 34a, 34b, 36a, 36b, respectively, and the gate wirings 31a, It is not exposed from 33a, 33b, 34a, 34b, 36a, and 36b, respectively.
  • the right side surface of the drawing is covered with gate wirings 31a, 31b, 33a, 33b, 34a, 34b, 36b, respectively, and the gate wirings 31a, 31b, It is not exposed from 33a, 33b, 34a, 34b, and 36b, respectively.
  • the surfaces of the nanosheets 21a and 21b facing each other in the X direction are not exposed from the gate wiring 31a.
  • the surfaces of the nanosheets 22 and 23a facing each other in the X direction are not exposed from the gate wiring 33a.
  • the surfaces of the nanosheets 23b and 23c facing each other in the X direction are not exposed from the gate wiring 33b.
  • the surfaces of the nanosheets 24a and 24b facing each other in the X direction are not exposed from the gate wiring 34a.
  • the surfaces of the nanosheets 24c and 25 facing each other in the X direction are not exposed from the gate wiring 34b.
  • the surfaces of the nanosheets 26b and 26c facing each other in the X direction are not exposed from the gate wiring 36b.
  • the power supply wiring 12 is formed between the nanosheets 21a and 21b and between the nanosheets 24a and 24b in a plan view.
  • the power supply wiring 11 is formed between the nanosheets 24c and 25 in a plan view.
  • the power supply wiring 14 is formed between the nanosheets 22 and 23a in a plan view.
  • the power supply wiring 13 is formed between the nanosheets 23b and 23c and between the nanosheets 26b and 26c in a plan view.
  • the surfaces of the nanosheets 21a facing each other in the X direction are exposed from the gate wiring 31a.
  • the surfaces of the nanosheets 23c facing each other in the X direction are exposed from the gate wiring 33b.
  • the surfaces of the nanosheets 24a facing each other in the X direction are exposed from the gate wiring 34a.
  • the surfaces of the nanosheets 26c facing each other in the X direction are exposed from the gate wiring 36b.
  • the distance d1 in the X direction between the transistors PG21 the distance d1 in the X direction between the transistors PD13, the distance d1 in the X direction between the transistors PD21, and the X direction between the transistors PG13. Since the distance d1 can be reduced, the area of the semiconductor storage device can be reduced.
  • power supply wirings 12 and 13 for supplying the power supply voltage VSS are formed in the embedded wiring layer.
  • the power supply wiring 12 is formed between the nanosheets 21a and 21b and between the nanosheets 24a and 24b in a plan view.
  • the power supply wiring 13 is formed between the nanosheets 23b and 23c and between the nanosheets 26b and 26c in a plan view.
  • the surfaces of the nanosheets 21a and 21b facing each other in the X direction are not exposed from the gate wiring 31a.
  • the surfaces of the nanosheets 22 and 23a facing each other in the X direction are not exposed from the gate wiring 33a.
  • the surfaces of the nanosheets 23b and 23c facing each other in the X direction are not exposed from the gate wiring 33b.
  • the power supply wiring 12 is formed between the transistors PG21 and PG22 and between the transistors PD21 and PD22 in which the distance in the X direction of the transistor is larger than the distance d1 in the plan view.
  • the power supply wiring 13 is formed between the transistors PD12 and PD13 and between the transistors PG12 and PG13, where the distance of the transistor in the X direction is larger than the distance d1 in a plan view. That is, the power supply wiring 12 can be easily formed without increasing the distance between the transistors PG21 and PG22 in the X direction and the distance between the transistors PD21 and PD22 in the X direction. The power supply wiring 13 can be easily formed without increasing the distance between the transistors PD12 and PD13 in the X direction and the distance between the transistors PG12 and PG13 in the X direction. As a result, the speed of the semiconductor storage device can be increased while suppressing the increase in the area of the semiconductor storage device.
  • FIG. 12 is a plan view showing another example of the layout structure of the 1-port SRAM cell according to the third embodiment. Specifically, FIG. 12A shows the lower part of the cell, and FIG. 12B shows the upper part of the cell. In FIG. 12, as compared with FIG. 10, the access transistors PG1 and PG2 are each composed of two transistors.
  • the access transistor PG2 is composed of transistors PG21 and PG22.
  • the access transistor PG1 is composed of transistors PG12 and PG13.
  • FIG. 13 is a plan view showing another example of the layout structure of the 1-port SRAM cell according to the third embodiment. Specifically, FIG. 13A shows the lower part of the cell, and FIG. 13B shows the upper part of the cell.
  • the access transistors PG1 and PG2 are each composed of two transistors. Further, the gate wirings 31a and 31b are not connected. The gate wirings 36a and 36b are not connected.
  • the access transistor PG2 is composed of transistors PG21 and PG22.
  • the access transistor PG1 is composed of transistors PG12 and PG13.
  • bridge portions 135 and 138 in FIG. 11 are omitted. That is, the gate wirings 31a and 31b are not connected. The gate wirings 36a and 36b are not connected.
  • the gate wirings 31a and 31b are not connected.
  • the gate wirings 36a and 36b are not connected.
  • the gate wirings 31b and 31a that do not function as a part of the transistor can be separated from the circuit configured in the 1-port SRAM cell, so that the load capacitance of the word line can be suppressed.
  • each transistor is provided with three nanosheets, but some or all of the transistors may be provided with one, two, or four or more nanosheets. good.
  • the cross-sectional shape of the nanosheet is rectangular, but the present invention is not limited to this. For example, it may be square, circular, oval, or the like.

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Abstract

ナノシート（２１～２３）は、Ｘ方向において、ナノシート（２１～２３）の順に、並んで形成されている。ナノシート（２４～２６）は、Ｘ方向において、ナノシート（２４～２６）の順に、並んで形成されている。埋め込み配線層において、平面視でナノシート（２２，２５）の間に、電源配線（１１）が形成されている。ナノシート（２２）は、Ｘ方向における一方の側である第１側の面が、ゲート配線（３２）から露出している。ナノシート（２５）は、Ｘ方向における他方の側である第２側の面が、ゲート配線（３５）から露出している。

Description

半導体記憶装置
　本開示は、ナノシートＦＥＴ（Field Effect Transistor）を備えた半導体記憶装置に関し、特にナノシートＦＥＴを用いた１ポートＳＲＡＭ（Static Random Access Memory）セル（以下、適宜、単にセルともいう）のレイアウト構造に関する。
　ＳＲＡＭは半導体集積回路において広く用いられている。
　また、ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。立体構造トランジスタの１つとしてナノシートＦＥＴ（ナノワイヤＦＥＴ）が注目されている。
　ナノシートＦＥＴのうち、ゲート電極をフォーク形状としたフォークシート(fork sheet)トランジスタが提唱されている。非特許文献１，２には、フォークシートトランジスタを用いたＳＲＡＭセルのレイアウトが開示されており、半導体記憶装置の小面積化を実現している。
P. Weckx et al., "Stacked nanosheet fork architecture for SRAM design and device co-optimization toward 3nm", 2017 IEEE International Electron Devices Meeting (IEDM), December 2017, IEDM17-505～508 P. Weckx et al., "Novel forksheet device architecture as ultimate logic scaling device towards 2nm", 2019 IEEE International Electron Devices Meeting (IEDM), December 2019, IEDM19-871～874
　本明細書では、ゲート電極をフォーク形状としたナノシートＦＥＴを、従来技術にならってフォークシートトランジスタと呼称する。
　しかし、非特許文献１では、１ポートＳＲＡＭセルについて、各トランジスタの配置の構造のみが示されており、配線を含めた詳細な検討がなされていない。
　本開示は、フォークシートトランジスタを用いた１ポートＳＲＡＭセルのレイアウト構造において、半導体記憶装置の面積増加を抑制しつつ、半導体記憶装置の高速化および書き込み特性の向上を図ることを目的とする。
　本開示の第１態様では、１ポートＳＲＡＭセルを含む半導体記憶装置であって、前記１ポートＳＲＡＭセルは、一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、一方のノードが第１ビット線に、他方のノードが前記第１ノードに、ゲートがワード線にそれぞれ接続された第５トランジスタと、一方のノードが前記第１ビット線と相補ビット線対を構成する第２ビット線に、他方のノードが前記第２ノードに、ゲートが前記ワード線にそれぞれ接続された第６トランジスタとを備える。前記第１～第６トランジスタは、第１方向に延びている第１～第６ナノシートと、前記第１～第６ナノシートの、前記第１方向と垂直をなす第２方向、ならびに、前記第１および第２方向と垂直をなす第３方向をそれぞれ囲っている第１～第６ゲート配線とをそれぞれ備える。前記第１、第３および第６ナノシートは、前記第２方向において、前記第６、第１、第３ナノシートの順に、並んで形成されている。前記第２、第４および第５ナノシートは、前記第２方向において、前記第４、第２、第５ナノシートの順に、並んで形成されている。前記第１～第６ナノシートは、前記第２方向におけるいずれか一方の側の面が、前記第１～第６ゲート配線からそれぞれ露出している。前記第１～第６トランジスタよりも下層において、平面視で前記第１ナノシートと前記第２ナノシートの間において前記第１方向に延びており、かつ、前記第１電圧を供給する第１電源配線が形成されている。前記第１ナノシートは、前記第２方向において、前記第１電源配線が形成された側である第１側と反対の側である第２側の面が、前記第１ゲート配線から露出している。前記第２ナノシートは、前記第２方向において、前記第１電源配線が形成された側である前記第２側と反対の側である前記第１側の面が、前記第２ゲート配線から露出している。
　本開示によると、第１～第６トランジスタよりも下層において、第１電圧を供給する第１電源配線が形成されている。このため、例えば、第１～第６トランジスタよりも上層において、第１電圧を供給する配線の幅を小さく（または省略）することができる。これにより、第１および第２ビット線となる配線の幅を大きくすることができるため、半導体記憶装置の高速化および書き込み特性の向上を図ることができる。
　また、第１電源配線は、平面視において、第１ナノシートと第２ナノシートの間に形成されている。第１および第２ナノシートは、第２方向において、互いに対向する側の面が第１および第２ゲート配線からそれぞれ露出していない。すなわち、第１電源配線は、平面視において、第２方向における距離が大きくなる第１トランジスタと第２トランジスタの間に形成されている。これにより、半導体記憶装置の面積増加を抑制することができる。
　したがって、フォークシートトランジスタを用いた１ポートＳＲＡＭセルのレイアウト構造において、半導体記憶装置の面積増加を抑制しつつ、半導体記憶装置の高速化および書き込み特性の向上を図ることができる。
　本開示の第２態様では、１ポートＳＲＡＭセルを含む半導体記憶装置であって、前記１ポートＳＲＡＭセルは、一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、一方のノードが第１ビット線に、他方のノードが前記第１ノードに、ゲートがワード線にそれぞれ接続された第５トランジスタと、一方のノードが前記第１ビット線と相補ビット線対を構成する第２ビット線に、他方のノードが前記第２ノードに、ゲートが前記ワード線にそれぞれ接続された第６トランジスタとを備える。前記第１～第６トランジスタは、第１方向に延びている第１～第６ナノシートと、前記第１～第６ナノシートの、前記第１方向と垂直をなす第２方向、ならびに、前記第１および第２方向と垂直をなす第３方向をそれぞれ囲っている第１～第６ゲート配線とをそれぞれ備える。前記第１、第３および第６ナノシートは、前記第２方向において、前記第６、第１、第３ナノシートの順に、並んで形成されている。前記第２、第４および第５ナノシートは、前記第２方向において、前記第４、第２、第５ナノシートの順に、並んで形成されている。前記第１～第６ナノシートは、前記第２方向におけるいずれか一方の側の面が、前記第１～第６ゲート配線からそれぞれ露出している。前記第１ナノシートは、前記第２方向において、前記第２ナノシートに対向する側である第１側の面が、前記第１ゲート配線から露出している。前記第２ナノシートは、前記第２方向において、前記第１ナノシートに対向する側である第２側の面が、前記第２ゲート配線から露出している。前記第１～第６トランジスタよりも下層において、平面視で前記第１ナノシートの前記第２側において前記第１方向に延びており、前記第１電圧または前記第２電圧を供給する第１電源配線が形成されている。前記第１～第６トランジスタよりも下層において、平面視で前記第２ナノシートの前記第２側において前記第１方向に延びており、前記第１電圧または前記第２電圧を供給する第２電源配線が形成されている。
　本開示によると、第１～第６トランジスタよりも下層において、第１電圧または第２電圧を供給する第１電源配線が形成されている。第１～第６トランジスタよりも下層において、第１電圧または第２電圧を供給する第２電源配線が形成されている。このため、例えば、第１～第６トランジスタよりも上層において、第１電圧または第２電圧を供給する配線の幅を小さく（または省略）することができる。これにより、第１および第２ビット線となる配線の幅を大きくすることができるため、半導体記憶装置の高速化および書き込み特性の向上を図ることができる。
　また、第１電源配線は、平面視において、第２ナノシートの第１側に形成されている。第２電源配線は、平面視において、第１ナノシートの第２側に形成されている。第２ナノシートは、第１側の面が、第２ゲート配線から露出していない。第１ナノシートは、第２側の面が、第１ゲート配線から露出していない。すなわち、第１電源配線は、平面視において、トランジスタ同士の間の第２方向における距離が大きくなる第２トランジスタの第１側に形成されている。第２電源配線は、平面視において、トランジスタ同士の間の第２方向における距離が大きくなる第１トランジスタの第２側に形成されている。これにより、半導体記憶装置の面積増加を抑制することができる。
　したがって、フォークシートトランジスタを用いた１ポートＳＲＡＭセルのレイアウト構造において、半導体記憶装置の面積増加を抑制しつつ、半導体記憶装置の高速化および書き込み特性の向上を図ることができる。
　本開示の第３態様では、１ポートＳＲＡＭセルを含む半導体記憶装置であって、前記１ポートＳＲＡＭセルは、一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、一方のノードが第１ビット線に、他方のノードが前記第１ノードに、ゲートがワード線にそれぞれ接続された第５トランジスタと、一方のノードが前記第１ビット線と相補ビット線対を構成する第２ビット線に、他方のノードが前記第２ノードに、ゲートが前記ワード線にそれぞれ接続された第６トランジスタと、を備える。前記第１および第２トランジスタは、第１方向に延びている第１および第２ナノシートと、前記第１および第２ナノシートの、前記第１方向と垂直をなす第２方向、ならびに、前記第１および第２方向と垂直をなす第３方向をそれぞれ囲っている第１および第２ゲート配線とをそれぞれ備える。前記第３～第６ナノシートは、前記第１方向に延びている複数の第３～第６ナノシートと、前記複数の第３～第６ナノシートの、前記第２および第３方向をそれぞれ囲っている第３～第６ゲート配線とをそれぞれ備える。前記第１ナノシート、前記複数の第３ナノシートおよび前記複数の第６ナノシートは、前記第２方向において、前記複数の第６ナノシート、前記第１ナノシート、前記複数の第３ナノシートの順に、並んで形成されている。前記第２ナノシート、前記複数の第４ナノシートおよび前記複数の第５ナノシートは、前記第２方向において、前記複数の第４ナノシート、前記第２ナノシート、前記複数の第５ナノシートの順に、並んで形成されている。前記第１および第２ナノシートは、前記第２方向におけるいずれか一方の側の面が、前記第１および第２ゲート配線からそれぞれ露出している。前記複数の第３ナノシートは、それぞれ、前記第２方向におけるいずれか一方の側の面が、前記第３ゲート配線から露出している。前記複数の第４ナノシートは、それぞれ、前記第２方向におけるいずれか一方の側の面が、前記第４ゲート配線から露出している。前記複数の第５ナノシートは、それぞれ、前記第２方向におけるいずれか一方の側の面が、前記第５ゲート配線から露出している。前記複数の第６ナノシートは、それぞれ、前記第２方向におけるいずれか一方の側の面が、前記第６ゲート配線から露出している。前記第１～第６トランジスタよりも下層において、前記第１方向に延びており、かつ、前記第２電圧を供給する複数の電源配線が形成されている。前記複数の第３ナノシートは、平面視において、前記第２方向における、前記第３ゲート配線から露出している側と反対の側に、前記複数の電源配線の少なくとも１つが形成されている第３ナノシートを含む。前記複数の第４ナノシートは、平面視において、前記第２方向における、前記第４ゲート配線から露出している側と反対の側に、前記複数の電源配線の少なくとも１つが形成されている第４ナノシートを含む。前記複数の第５ナノシートは、平面視において、前記第２方向における、前記第５ゲート配線から露出している側と反対の側に、前記複数の電源配線の少なくとも１つが形成されている第５ナノシートを含む。前記複数の第６ナノシートは、平面視において、前記第２方向における、前記第６ゲート配線から露出している側と反対の側に、前記複数の電源配線の少なくとも１つが形成されている第６ナノシートを含む。
　本開示によると、第１～第６トランジスタよりも下層において、第１電圧または第２電圧を供給する複数の電源配線が形成されている。このため、例えば、第１～第６トランジスタよりも上層において、第１電圧または第２電圧を供給する配線の幅を小さく（または省略）することができるため、第１および第２ビット線となる配線の幅を大きくすることができる。これにより、半導体記憶装置の高速化および書き込み特性の向上を図ることができる。
　また、複数の第３ナノシートは、平面視において、第２方向における第３ゲート配線から露出していない側に、電源配線が形成されている第３ナノシートを含む。複数の第４ナノシートは、平面視において、第２方向における第４ゲート配線から露出していない側に、電源配線が形成されている第４ナノシートを含む。複数の第５ナノシートは、平面視において、第２方向における第５ゲート配線から露出していない側に、電源配線が形成されている第５ナノシートを含む。複数の第６ナノシートは、平面視において、第２方向における第６ゲート配線から露出していない側に、電源配線が形成されている第６ナノシートを含む。すなわち、電源配線は、平面視において、トランジスタ同士の間の第２方向における距離が大きくなる位置に形成される。これにより、半導体記憶装置の面積増加を抑制することができる。
　したがって、フォークシートトランジスタを用いた１ポートＳＲＡＭセルのレイアウト構造において、半導体記憶装置の面積増加を抑制しつつ、半導体記憶装置の高速化および書き込み特性の向上を図ることができる。
　本開示によると、フォークシートトランジスタを用いた１ポートＳＲＡＭセルのレイアウト構造において、半導体記憶装置の面積増加を抑制しつつ、半導体記憶装置の高速化および書き込み特性の向上を図ることができる。
第１実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の例を示す平面図。 第１実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の例を示す断面図。 第１実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の例を示す断面図。 第１実施形態に係る１ポートＳＲＡＭセルの構成を示す回路図。 第１実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第１実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の他の例を示す断面図。 第１実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第２実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の例を示す平面図。 第２実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第３実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の例を示す平面図。 第３実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第３実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第３実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 フォークシートＦＥＴの基本構造を示す図。
　以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体記憶装置は複数のＳＲＡＭセル（本明細書では、適宜、単にセルという）を備えており、この複数のＳＲＡＭセルのうち少なくとも一部は、ナノシートＦＥＴ（ナノワイヤＦＥＴ）のうち、ゲート電極をフォーク形状としたフォークシートトランジスタを備えるものとする。ナノシートＦＥＴとは、電流が流れる薄いシート（ナノシート）を用いたＦＥＴである。ナノシートは例えばシリコンによって形成されている。そして、半導体集積回路装置において、ナノシートＦＥＴの一部は、ゲート電極をフォーク形状としたフォークシートＦＥＴであるものとする。
　また、本開示では、ナノシートの両端に形成されており、ナノシートＦＥＴのソースまたはドレインとなる端子を構成する半導体層部のことを「パッド」という。また、以下の説明では、図１等の平面図において、図面縦方向をＹ方向（第１方向に相当）、図面横方向をＸ方向（第２方向に相当）、基板面に垂直な方向をＺ方向（第３方向に相当）としている。
　（フォークシートの構造）
　図１４はフォークシートＦＥＴの基本構造を示す図であり、（ａ）は平面図、（ｂ）は（ａ）の線Ｙ－Ｙ’における断面図である。図１４の基本構造では、２つのトランジスタＴＲ１，ＴＲ２が、Ｙ方向において間隔Ｓを空けて並べて配置されている。トランジスタＴＲ１のゲートとなるゲート配線５３１と、トランジスタＴＲ２のゲートとなるゲート配線５３２は、ともにＹ方向に延びており、かつ、Ｘ方向において同じ位置に配置されている。
　トランジスタＴＲ１のチャネル領域となるチャネル部５２１と、トランジスタＴＲ２のチャネル領域となるチャネル部５２６は、ナノシートで構成されている。図１４では、チャネル部５２１，５２６はそれぞれ、平面視で重なる３枚のシート構造からなるナノシートによって構成されている。チャネル部５２１のＸ方向における両側に、トランジスタＴＲ１のソース領域またはドレイン領域となるパッド５２２ａ，５２２ｂが形成されている。チャネル部５２６のＸ方向における両側に、トランジスタＴＲ２のソース領域またはドレイン領域となるパッド５２７ａ，５２７ｂが形成されている。パッド５２２ａ，５２２ｂは、チャネル部５２１を構成するナノシートからのエピタキシャル成長によって、形成される。パッド５２７ａ，５２７ｂは、チャネル部５２６を構成するナノシートからのエピタキシャル成長によって、形成される。
　ゲート配線５３１は、ナノシートで構成されたチャネル部５２１のＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ただし、チャネル部５２１を構成するナノシートは、Ｙ方向におけるトランジスタＴＲ２の側の面が、ゲート配線５３１によって覆われておらず、ゲート配線５３１から露出している。すなわち、図１４（ｂ）の断面図では、ゲート配線５３１は、チャネル部５２１を構成するナノシートの図面右側は覆っておらず、図面上側、左側および下側を覆っている。ゲート配線５３１は、チャネル部５２１を構成するナノシートに対して、Ｙ方向におけるトランジスタＴＲ２の反対側に長さＯＬだけオーバーラップしている。
　ゲート配線５３２は、ナノシートで構成されたチャネル部５２６のＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ただし、チャネル部５２６を構成するナノシートは、Ｙ方向におけるトランジスタＴＲ１の側の面は、ゲート配線５３２によって覆われておらず、ゲート配線５３２から露出している。すなわち、図１４（ｂ）の断面図では、ゲート配線５３２は、チャネル部５２６を構成するナノシートの図面左側は覆っておらず、図面上側、右側および下側を覆っている。ゲート配線５３２は、チャネル部５２６を構成するナノシートに対して、Ｙ方向におけるトランジスタＴＲ１の反対側に長さＯＬだけオーバーラップしている。
　各ナノシートの幅（Ｙ方向におけるサイズ）をＷ、高さ（Ｚ方向のサイズ）をＨとすると、ゲート実効幅Ｗｅｆｆは、
　Ｗｅｆｆ＝２×Ｗ+Ｈ
となる。トランジスタＴＲ１，ＴＲ２のチャネル部５２１，５２６は３枚のナノシートによって構成されているので、トランジスタＴＲ１，ＴＲ２のゲート実効幅は、
　３×（２×Ｗ＋Ｈ）
となる。
　図１４の構造によると、ゲート配線５３１は、チャネル部５２１を構成するナノシートに対して、Ｙ方向におけるトランジスタＴＲ２の側にオーバーラップしていない。また、ゲート配線５３２は、チャネル部５２６を構成するナノシートに対して、Ｙ方向におけるトランジスタＴＲ１の側にオーバーラップしていない。これにより、トランジスタＴＲ１，ＴＲ２をより近づけることが可能になり、小面積化が実現できる。
　なお、トランジスタのチャネル部を構成するナノシートの枚数は、３枚に限られるものではない。すなわち、ナノシートは、１枚のシート構造からなるものであってよいし、平面視で重なる複数枚のシート構造からなるものであってもよい。また、図１４（ｂ）では、ナノシートの断面形状は長方形として図示しているが、これに限られるものではなく、ナノシートの断面形状は、例えば、正方形、円形、楕円形等であってもよい。
　また、半導体集積回路装置内には、フォークシートＦＥＴと、ゲート配線がナノシートの全周囲を囲んでいるナノシートＦＥＴとが、混在していてもかまわない。
　本明細書では、「ＶＤＤ」「ＶＳＳ」は、電源電圧または電源自体を示す。また、本明細書において、「同一配線幅」等のように、幅等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。
　また、本明細書では、ナノシートの両端に形成され、トランジスタのソースまたはドレインとなる端子を構成する半導体層部のことを「パッド」という。
　また、以降の実施形態における平面図および断面図においては、各絶縁膜等の記載は省略することがある。また、以降の実施形態における平面図および断面図については、ナノシートおよびその両側のパッドを、簡易化した直線状の形状で記載することがある。また、本明細書において、「同一サイズ」等のように、サイズ等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。
　また、本明細書では、トランジスタのソースおよびドレインのことを、適宜、トランジスタの「ノード」と称する。すなわち、トランジスタの一方のノードとは、トランジスタのソースまたはドレインのことを指し、トランジスタの両方のノードとは、トランジスタのソースおよびドレインのことを指す。
　また、以下の実施形態およびその変形例において、同様の部材等については、同じ符号を付して説明を省略することがある。
　（第１実施形態）
　図１～図３は第１実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の例を示す図であり、図１（ａ），（ｂ）は平面図、図２（ａ）～（ｃ）および図３（ａ），（ｂ）は平面視横方向における断面図である。具体的には、図１（ａ）は、Ｍ１，Ｍ２配線層である、セル上部を示し、図１（ｂ）はＭ１，Ｍ２配線層よりも下層であり、ナノシートＦＥＴを含む部分である、セル下部を示す。図２（ａ）は線Ｘ１－Ｘ１’の断面、図２（ｂ）は線Ｘ２－Ｘ２’の断面、図２（ｃ）は線Ｘ３－Ｘ３’の断面、図３（ａ）は線Ｘ４－Ｘ４’の断面、図３（ｂ）は線Ｘ５－Ｘ５’の断面である。
　図４は第１実施形態に係る１ポートＳＲＡＭセルの構成を示す回路図である。図４に示すように、１ポートＳＲＡＭセルには、ロードトランジスタＰＵ１，ＰＵ２、ドライブトランジスタＰＤ１，ＰＤ２、および、アクセストランジスタＰＧ１，ＰＧ２により１ポートＳＲＡＭ回路が構成されている。ロードトランジスタＰＵ１，ＰＵ２は、Ｐ型ＦＥＴであり、ドライブトランジスタＰＤ１，ＰＤ２およびアクセストランジスタＰＧ１，ＰＧ２は、Ｎ型ＦＥＴである。
　ロードトランジスタＰＵ１は、電源ＶＤＤと第１ノードＮＡとの間に設けられており、ドライブトランジスタＰＤ１は、第１ノードＮＡと電源ＶＳＳとの間に設けられている。ロードトランジスタＰＵ１およびドライブトランジスタＰＤ１は、ゲートが第２ノードＮＢに接続されており、インバータＩＮＶ１を構成している。ロードトランジスタＰＵ２は、電源ＶＤＤと第２ノードＮＢとの間に設けられており、ドライブトランジスタＰＤ２は、第２ノードＮＢと電源ＶＳＳとの間に設けられている。ロードトランジスタＰＵ２およびドライブトランジスタＰＤ２は、ゲートが第１ノードＮＡに接続されており、インバータＩＮＶ２を構成している。すなわち、一方のインバータの出力は他方のインバータの入力に接続されており、これにより、ラッチが構成されている。
　アクセストランジスタＰＧ１は、ビット線ＢＬと第１ノードＮＡとの間に設けられており、ゲートがワード線ＷＬに接続されている。アクセストランジスタＰＧ２は、ビット線ＢＬＢと第２ノードＮＢとの間に設けられており、ゲートがワード線ＷＬに接続されている。なお、ビット線ＢＬ，ＢＬＢは、相補ビット線対を構成する。
　１ポートＳＲＡＭ回路では、相補ビット線対を構成するビット線ＢＬ，ＢＬＢを、ハイレベルおよびローレベルにそれぞれ駆動し、ワード線ＷＬをハイレベルに駆動すると、第１ノードＮＡにハイレベルが書き込まれ、第２ノードＮＢにローレベルが書き込まれる。一方、ビット線ＢＬ，ＢＬＢを、ローレベルおよびハイレベルにそれぞれ駆動し、ワード線ＷＬをハイレベルに駆動すると、第１ノードＮＡにローレベルが書き込まれ、第２ノードＮＢにハイレベルが書き込まれる。そして、第１および第２ノードＮＡ，ＮＢにデータがそれぞれ書き込まれている状態で、ワード線ＷＬをローレベルに駆動すると、ラッチ状態が確定し、第１および第２ノードＮＡ，ＮＢに書き込まれているデータが保持される。
　また、ビット線ＢＬ，ＢＬＢを予めハイレベルにプリチャージしておき、ワード線ＷＬをハイレベルに駆動すると、第１および第２ノードＮＡ，ＮＢに書き込まれたデータに応じてビット線ＢＬ，ＢＬＢの状態がそれぞれ確定するため、ＳＲＡＭセルからのデータの読み出しを行うことができる。具体的に、第１ノードＮＡがハイレベルであり、第２ノードＮＢがローレベルであれば、ビット線ＢＬはハイレベルを保持し、ビット線ＢＬＢはローレベルにディスチャージされる。一方、第１ノードＮＡがローレベルであり、第２ノードＮＢがハイレベルであれば、ビット線ＢＬはローレベルにディスチャージされ、ビット線ＢＬＢはハイレベルを保持する。
　以上に説明したように、１ポートＳＲＡＭセルは、ビット線ＢＬ，ＢＬＢおよびワード線ＷＬを制御することによって、ＳＲＡＭセルへのデータ書き込み、データ保持およびＳＲＡＭセルからのデータ読み出し機能を有する。
　なお、以下の説明では、図１等の平面図において縦横に走る実線、および、図２等の断面図において縦に走る実線は、設計時に部品配置を行うために用いるグリッドを示す。グリッドは、Ｘ方向において等間隔に配置されており、またＹ方向において等間隔に配置されている。なお、グリッド間隔は、Ｘ方向とＹ方向とにおいて同じであってもよいし異なっていてもよい。また、グリッド間隔は、層ごとに異なっていてもかまわない。さらに、各部品は必ずしもグリッド上に配置される必要はない。ただし、製造ばらつきを抑制する観点から、部品はグリッド上に配置される方が好ましい。
　また、図１等の平面図においてセルを取り囲むように表示された点線は、１ポートＳＲＡＭセルのセル枠（１ポートＳＲＡＭセルの外縁）を示す。１ポートＳＲＡＭセルは、セル枠が、Ｘ方向またはＹ方向に隣接するセルのセル枠と接するように配置される。
　また、図１等の平面図において、１ポートＳＲＡＭセルのＸ方向両側には、それぞれ、１ポートＳＲＡＭセルをＸ方向に反転したものが配置される。１ポートＳＲＡＭセルのＹ方向両側には、それぞれ、１ポートＳＲＡＭセルをＹ方向に反転したものが配置される。
　図１（ｂ）に示すように、セルの図面上下両端にかけて、Ｙ方向に延びる電源配線１１～１３が形成されている。電源配線１１～１３は、それぞれ、埋め込み配線層に形成された埋め込み電源配線（ＢＰＲ：Buried Power Rail）である。電源配線１１はセルの図面中央付近に形成されており、電源配線１２，１３はセルの図面左右両端にそれぞれ形成されている。電源配線１１は、電源電圧ＶＤＤを供給する。電源配線１２，１３は、電源電圧ＶＳＳを供給する。
　図１（ｂ）に示すように、Ｘ方向およびＹ方向に広がるナノシート（nanosheet）２１～２６が形成されている。ナノシート２１～２３は、Ｘ方向において、ナノシート２１～２３の順に並んでいる。ナノシート２４～２６は、Ｘ方向において、ナノシート２４～２６の順に並んでいる。また、ナノシート２１，２４は、Ｙ方向に並んで形成されている。ナノシート２３，２６は、Ｙ方向に並んで形成されている。
　また、ナノシート２１，２３，２４，２６のＸ方向の幅は、ナノシート２２，２５のＸ方向の幅の２倍となっている。
　また、ナノシート２１，２４は、図面左側のセル境界に近接して形成されている。ナノシート２３，２６は、図面右側のセル境界に近接して形成されている。
　ナノシート２１～２６が、アクセストランジスタＰＧ２、ロードトランジスタＰＵ１、ドライブトランジスタＰＤ１、ドライブトランジスタＰＤ２、ロードトランジスタＰＵ２およびアクセストランジスタＰＧ１のチャネル部をそれぞれ構成する。
　ゲート配線（Gate）３１～３６は、Ｘ方向およびＺ方向に延びている。ゲート配線３１～３３はＸ方向に並んでおり、ゲート配線３４～３６はＸ方向に並んでいる。
　また、ゲート配線３１～３６は、ナノシート２１～２６とそれぞれ平面視で重なっている。
　ゲート配線３１は、アクセストランジスタＰＧ２のゲートとなる。ゲート配線３２は、ロードトランジスタＰＵ１のゲートとなる。ゲート配線３３は、ドライブトランジスタＰＤ１のゲートとなる。ゲート配線３４は、ドライブトランジスタＰＤ２のゲートとなる。ゲート配線３５は、ロードトランジスタＰＵ２のゲートとなる。ゲート配線３６は、アクセストランジスタＰＧ１のゲートとなる。
　ゲート配線３２，３３は、Ｘ方向に延びるブリッジ部１３１を介して、互いに接続されている。ゲート配線３４，３５は、Ｘ方向に延びるブリッジ部１３２を介して、互いに接続されている。
　ナノシート２１の図面上端、ナノシート２１，２４の間、ナノシート２４の図面下端、ナノシート２３の図面上端、ナノシート２３，２６の間、およびナノシート２６の図面下端に、Ｎ型半導体がドーピングされたパッド４０～４５がそれぞれ形成されている。パッド４０，４１がアクセストランジスタＰＧ２のノードを構成する。パッド４１，４２がドライブトランジスタＰＤ２のノードを構成する。パッド４３，４４がドライブトランジスタＰＤ１のノードを構成する。パッド４４，４５がアクセストランジスタＰＧ１のノードを構成する。
　すなわち、ナノシート２１、ゲート配線３１およびパッド４０，４１によって、アクセストランジスタＰＧ２が構成される。ナノシート２３、ゲート配線３３およびパッド４３，４４によって、ドライブトランジスタＰＤ１が構成される。ナノシート２４、ゲート配線３４およびパッド４１，４２によって、ドライブトランジスタＰＤ２が構成される。ナノシート２６、ゲート配線３６およびパッド４４，４５によって、アクセストランジスタＰＧ１が構成される。
　ナノシート２２の図面上端、ナノシート２２の図面下端、ナノシート２５の図面上端、およびナノシート２５の図面下端に、Ｐ型半導体がドーピングされたパッド４６～４９がそれぞれ形成されている。パッド４６，４７がロードトランジスタＰＵ１のノードを構成する。パッド４８，４９がロードトランジスタＰＵ２のノードを構成する。
　すなわち、ナノシート２２、ゲート配線３２およびパッド４６，４７によって、ロードトランジスタＰＵ１が構成される。ナノシート２５、ゲート配線３５およびパッド４８，４９によって、ロードトランジスタＰＵ２が構成される。
　したがって、アクセストランジスタＰＧ２、ロードトランジスタＰＵ１およびドライブトランジスタＰＤ１が、Ｘ方向に並んで形成されている。ドライブトランジスタＰＤ２、ロードトランジスタＰＵ２およびアクセストランジスタＰＧ１がＸ方向に並んで形成されている。また、アクセストランジスタＰＧ２およびドライブトランジスタＰＤ２がＹ方向に並んで形成されている。ドライブトランジスタＰＤ１およびアクセストランジスタＰＧ１がＹ方向に並んで形成されている。
　この配置により、各トランジスタがセルの中心点に対して点対称に配置される。具体的に、ロードトランジスタＰＵ１，ＰＵ２が、セルの中心点に対して点対称に配置されている。ドライブトランジスタＰＤ１，ＰＤ２が、セルの中心点に対して点対称に配置されている。アクセストランジスタＰＧ１，ＰＧ２が、セルの中心点に対して点対称に配置されている。
　ローカル配線層には、Ｘ方向に延びるローカル配線（LI：Local Interconnect）５１～５８が形成されている。ローカル配線５１はパッド４０と接続されている。ローカル配線５２はパッド４６と接続されている。ローカル配線５３はパッド４３と接続されている。ローカル配線５４はパッド４１，４８と接続されている。ローカル配線５５はパッド４７，４４と接続されている。ローカル配線５６はパッド４２と接続されている。ローカル配線５７はパッド４９と接続されている。ローカル配線５８はパッド４５と接続されている。
　また、ローカル配線５２は、コンタクト（Via）１１１を介して、電源配線１１と接続されている。ローカル配線５３は、コンタクト１１２を介して、電源配線１３と接続されている。ローカル配線５６は、コンタクト１１３を介して、電源配線１２と接続されている。ローカル配線５７は、コンタクト１１４を介して、電源配線１１と接続されている。
　ローカル配線５４は、シェアードコンタクト(Shared-contact)６１を介して、ゲート配線３２と接続されている。ローカル配線５５は、シェアードコンタクト６２を介して、ゲート配線３５と接続されている。なお、ゲート配線３４，３５、ブリッジ部１３２、ローカル配線５５およびシェアードコンタクト６２が第１ノードＮＡに相当する。ゲート配線３２，３３、ブリッジ部１３１、ローカル配線５４およびシェアードコンタクト６１が第２ノードＮＢに相当する。
　図１（ａ）に示すように、Ｍ１配線層に、セルの図面上下両端にかけてＹ方向に延びる配線７１～７５が形成されている。また、Ｙ方向に延びる配線７６，７７が形成されている。配線７１は、電源電圧ＶＤＤを供給する。配線７２，７３は、電源電圧ＶＳＳを供給する。配線７４，７５は、ビット線ＢＬＢ，ＢＬにそれぞれ相当する。また、配線７４，７５は、Ｘ方向のセルの中央線に対して、対称に配置されている。
　配線７１～７５は、Ｘ方向において、配線７２，７４，７１，７５，７３の順に並んでいる。すなわち、配線７４，７５の間に、配線７１が設けられている。
　配線７１は、コンタクト（Via）８１を介してローカル配線５２と接続されており、コンタクト８２を介してローカル配線５７と接続されている。配線７２は、コンタクト８３を介して、ローカル配線５６と接続されている。配線７３は、コンタクト８４を介して、ローカル配線５３と接続されている。配線７４は、コンタクト８５を介して、ローカル配線５１と接続されている。配線７５は、コンタクト８６を介して、ローカル配線５８と接続されている。配線７６は、コンタクト（Gate-contact）８７を介して、ゲート配線３１と接続されている。配線７７は、コンタクト８８を介して、ゲート配線３６と接続されている。
　Ｍ１配線層の上層であるＭ２配線層に、セルの図面左右両端にかけてＸ方向に延びる配線９１～９３が形成されている。配線９１，９３は、電源電圧ＶＳＳを供給する。配線９２が、ワード線ＷＬに相当する。配線９２は、配線９１，９３の間に形成されている。
　配線９１は、コンタクト１０１を介して配線７２と接続されており、コンタクト１０２を介して配線７３と接続されている。配線９２は、コンタクト１０３を介して配線７６と接続されており、コンタクト１０４を介して配線７７と接続されている。配線９３は、コンタクト１０５を介して配線７２と接続されており、コンタクト１０６を介して配線７３と接続されている。
　図２（ｂ）および図３（ａ）に示すように、ナノシート２１～２６は、それぞれ、３枚のシート状の半導体（ナノシート）からなる。ナノシート２１～２６は、それぞれを構成するナノシートが、平面視で重なるように配置されており、Ｚ方向に離間して形成されている。すなわち、本実施形態に係る１ポートＳＲＡＭセルに構成されるナノシートＦＥＴは、それぞれ、３枚のナノシートを含む。
　また、ナノシート２１～２６は、それぞれ、Ｘ方向およびＺ方向における外周がゲート配線に囲われている。ここで、ナノシート２１～２６は、それぞれ、Ｘ方向およびＺ方向における外周の一部がゲート配線に覆われておらず、ゲート配線から露出している。
　具体的に、ナノシート２１，２２，２４は、図面右側の面が、ゲート配線３１，３２，３４にそれぞれ覆われておらず、ゲート配線３１，３２，３４からそれぞれ露出している。ナノシート２３，２５，２６は、図面左側の面がゲート配線３３，３５，３６にそれぞれ覆われておらず、ゲート配線３３，３５，３６からそれぞれ露出している。
　すなわち、ナノシート２２，２３は、Ｘ方向において、互いに対向する側の面がゲート配線３２，３３からそれぞれ露出している。ナノシート２４，２５は、Ｘ方向において、互いに対向する側の面がゲート配線３４，３５からそれぞれ露出している。
　また、ナノシート２１，２２，２４は、図面左側の面が、ゲート配線３１，３２，３４にそれぞれ覆われており、ゲート配線３１，３２，３４からそれぞれ露出していない。ナノシート２３，２５，２６は、図面右側の面がゲート配線３３，３５，３６にそれぞれ覆われており、ゲート配線３３，３５，３６からそれぞれ露出していない。
　また、ナノシート２２は、ナノシート２５の図面右側上方に形成されている。すなわち、ナノシート２２，２５は、Ｘ方向において、互いに対向する側の面が、ゲート配線３２，３５からそれぞれ露出していない。
　なお、図１に示すように、ナノシート２２，２５は、Ｙ方向に異なる位置に配置されているが、Ｘ方向に近接して配置されていることから、本明細書では、ナノシート２２，２５は、Ｘ方向において、互いに対向するという。このため、ナノシート２２は、図面左側の面が、ナノシート２５と対向する側の面となる。ナノシート２５は、図面右側の面が、ナノシート２２と対向する側の面となる。また、以下の説明においても、同様とする。
　また、ナノシート２１，２４は、図面左側のセル境界に近接して形成されている。ナノシート２３，２６は、図面右側のセル境界に近接して形成されている。図１の１ポートＳＲＡＭセルは、Ｘ方向に反転された１ポートＳＲＡＭセルが図面左右方向両側に配置される。すなわち、Ｘ方向に並んで配置された１ポートＳＲＡＭセルにおいて、ナノシート２１同士は、Ｘ方向において、互いに対向する側の面が、ゲート配線３１から露出していない。ナノシート２３同士は、Ｘ方向において、互いに対向する側の面が、ゲート配線３３から露出していない。ナノシート２４同士は、Ｘ方向において、互いに対向する側の面が、ゲート配線３４から露出していない。ナノシート２６同士は、Ｘ方向において、互いに対向する側の面が、ゲート配線３６から露出していない。
　図１では、電源配線１１は、平面視において、ナノシート２２，２５の間に形成されている。電源配線１２，１３は、平面視において、図面左側および図面右側のセル境界に、それぞれ形成されている。
　また、図１（ａ）に示すように、配線７４，７５は、Ｘ方向の幅が、配線７６，７７のＸ方向の幅よりも広い。配線７６，７７は、Ｍ１配線層において、Ｘ方向の幅が最も小さい配線である。すなわち、配線７４，７５は、Ｍ１配線層において、最もＸ方向の幅が小さい配線よりも、Ｘ方向の幅が広くなるように形成されている。
　以上の構成により、ロードトランジスタＰＵ１は、パッド４６が電源電圧ＶＤＤを供給する配線７１に、パッド４７がローカル配線５５（第１ノードＮＡ）に、ゲート配線３２がシェアードコンタクト６１（第２ノードＮＢ）にそれぞれ接続されている。ロードトランジスタＰＵ２は、パッド４９が電源電圧ＶＤＤを供給する配線７１に、パッド４８がローカル配線５４（第２ノードＮＢ）に、ゲート配線３５がシェアードコンタクト６２（第１ノードＮＡ）にそれぞれ接続されている。ドライブトランジスタＰＤ１は、パッド４４がローカル配線５５（第１ノードＮＡ）に、パッド４３が電源電圧ＶＳＳを供給する配線７３に、ゲート配線３３がシェアードコンタクト６１（第２ノードＮＢ）にそれぞれ接続されている。ドライブトランジスタＰＤ２は、パッド４１がローカル配線５４（第２ノードＮＢ）に、パッド４２が電源電圧ＶＳＳを供給する配線７２に、ゲート配線３４がシェアードコンタクト６２（第１ノードＮＡ）にそれぞれ接続されている。アクセストランジスタＰＧ１は、パッド４５が配線７５（ビット線ＢＬ）に、パッド４４がローカル配線５５（第１ノードＮＡ）に、ゲート配線３６が配線９２（ワード線ＷＬ）にそれぞれ接続されている。アクセストランジスタＰＧ２は、パッド４０が配線７４（ビット線ＢＬＢ）に、パッド４１がローカル配線５４（第２ノードＮＢ）に、ゲート配線３１が配線９２（ワード線ＷＬ）にそれぞれ接続されている。
　ロードトランジスタＰＵ１，ＰＵ２、ドライブトランジスタＰＤ１，ＰＤ２およびアクセストランジスタＰＧ１，ＰＧ２は、Ｙ方向に延びているナノシート２２，２５，２３，２４，２６，２１と、ゲート配線３２，３５，３３，３４，３６，３１とをそれぞれ備える。ナノシート２１～２３は、Ｘ方向において、ナノシート２１～２３の順に、並んで形成されている。ナノシート２４～２６は、Ｘ方向において、ナノシート２４～２６の順に、並んで形成されている。ゲート配線３１～３６は、ナノシート２１～２６のＸ方向およびＺ方向の外周をそれぞれ囲っている。ナノシート２１，２２，２４は、図面右側の面が、ゲート配線３１，３２，３４からそれぞれ露出している。ナノシート２３，２５，２６は、図面左側の面が、ゲート配線３３，３５，３６からそれぞれ露出している。ナノシート２２は、平面視において、ナノシート２５の図面右側上方に形成されている。埋め込み配線層において、Ｙ方向に延びており、平面視でナノシート２１，２５の間に設けられており、かつ、電源電圧ＶＤＤを供給する電源配線１１が形成されている。
　すなわち、ロードトランジスタＰＵ１，ＰＵ２、ドライブトランジスタＰＤ１，ＰＤ２およびアクセストランジスタＰＧ１，ＰＧ２は、それぞれフォークシートトランジスタにより構成されている。これにより、フォークシートトランジスタを用いた１ポートＳＲＡＭセルを実現している。
　また、ナノシート２２，２３は、Ｘ方向において、互いに対向する側の面が、ゲート配線３２，３３からそれぞれ露出している。ナノシート２４，２５は、Ｘ方向において、互いに対向する側の面が、ゲート配線３４，３５からそれぞれ露出している。これにより、ロードトランジスタＰＵ１とドライブトランジスタＰＤ１の間のＸ方向における距離ｄ１、および、ドライブトランジスタＰＤ２とロードトランジスタＰＵ２の間のＸ方向における距離ｄ１を小さくすることができるため、半導体記憶装置の小面積化を図ることができる。
　また、埋め込み配線層に電源配線１１を形成することにより、Ｍ１配線層において、電源電圧ＶＤＤを供給する配線７１のＸ方向における幅を小さくすることができるため、ビット線ＢＬ，ＢＬＢとなる配線７５，７４のＸ方向における幅をそれぞれ広くすることができる。これにより、半導体記憶装置の高速化および書き込み特性の向上を図ることができる。
　また、電源配線１１は、平面視において、ナノシート２２，２５の間に形成されている。また、ナノシート２２，２５は、Ｘ方向において、互いに対向する側の面が、ゲート配線３２，３５からそれぞれ露出していない。このため、電源配線１１は、平面視において、距離ｄ１よりもＸ方向における距離が大きくなっているロードトランジスタＰＵ１，ＰＵ２の間に形成されている。すなわち、ロードトランジスタＰＵ１，ＰＵ２のＸ方向の間隔を広げることなく、電源配線１１を容易に形成することができる。これにより、半導体記憶装置の面積増加を抑えることができる。
　したがって、フォークシートトランジスタを用いた１ポートＳＲＡＭセルを備える半導体記憶装置において、面積増加を抑制しつつ、高速化および書き込み特性の向上を図ることができる。
　また、埋め込み配線層に電源電圧ＶＳＳを供給する電源配線１２，１３を形成することにより、Ｍ１配線層において、電源電圧ＶＳＳを供給する配線７２，７３のＸ方向における幅を小さくすることができるため、ビット線ＢＬ，ＢＬＢとなる配線７５，７４のＸ方向における幅をそれぞれ広くすることができる。これにより、半導体記憶装置の高速化および書き込み特性の向上を図ることができる。
　また、電源配線１２，１３は、平面視において、図面左側および図面右側のセル境界にそれぞれ形成されている。また、Ｘ方向に並んで配置された１ポートＳＲＡＭセルにおいて、ナノシート２１同士は、Ｘ方向において、互いに対向する側の面がゲート配線３１から露出していない。ナノシート２３同士は、Ｘ方向において、互いに対向する側の面がゲート配線３３から露出していない。ナノシート２４同士は、Ｘ方向において、互いに対向する側の面がゲート配線３４から露出していない。ナノシート２６同士は、Ｘ方向において、互いに対向する側の面がゲート配線３６から露出していない。このため、電源配線１２は、平面視において、距離ｄ１よりもＸ方向における距離が大きくなっているドライブトランジスタＰＤ２同士の間、および、アクセストランジスタＰＧ２同士の間に形成されている。電源配線１３は、平面視において、距離ｄ１よりもＸ方向における距離が大きくなっているドライブトランジスタＰＤ１同士の間、および、アクセストランジスタＰＧ１同士の間に形成されている。すなわち、アクセストランジスタＰＧ２同士のＸ方向の間隔、およびドライブトランジスタＰＤ２同士のＸ方向の間隔を広げることなく、電源配線１２を容易に形成することができる。ドライブトランジスタＰＤ１同士のＸ方向の間隔、およびアクセストランジスタＰＧ１同士のＸ方向の間隔を広げることなく、電源配線１３を容易に形成することができる。これにより、半導体記憶装置の面積増加を抑えることができる。
　したがって、フォークシートトランジスタを用いた１ポートＳＲＡＭセルを備える半導体記憶装置において、面積増加を抑制しつつ、高速化および書き込み特性の向上を図ることができる。
　また、Ｍ１配線層に、電源電圧ＶＤＤを供給する配線７１、および電源電圧ＶＳＳを形成する配線７２，７３が形成されている。すなわち、Ｍ１配線層および埋め込み配線層に、それぞれ、電源配線ＶＤＤ，ＶＳＳを供給する配線が形成されている。これにより、Ｍ１配線層における電源配線ＶＤＤ，ＶＳＳを供給する配線のＸ方向の幅を小さくしつつ、埋め込み配線層における電源電圧ＶＤＤ，ＶＳＳを供給する配線の抵抗値を低減することができる。したがって、半導体記憶装置の面積増加を抑えつつ、半導体記憶装置の高速化を図ることができる。
　また、Ｍ２配線層には、電源電圧ＶＳＳを供給する配線９１，９３が形成されている。配線９１，９３の間に、配線９２（ワード線ＷＬ）が形成されている。図１の１ポートＳＲＡＭセルは、図面上下両側にＹ方向に反転された１ポートＳＲＡＭセルが配置されている。すなわち、Ｙ方向に並んで配置された１ポートＳＲＡＭセルにおいて、配線９２同士の間に、配線９１または配線９３が形成されている。これにより、１ポートＳＲＡＭセルへの電源の供給を強化するとともに、配線９１，９３のシールド作用によりワード線間のクロストークを防止することができる。
　また、配線７４，７５は、Ｘ方向の幅が、配線７６，７７のＸ方向の幅よりも広い。配線７６，７７は、Ｍ１配線層において、Ｘ方向の幅が最も小さい配線である。すなわち、配線７４，７５は、Ｍ１配線層において、最もＸ方向の幅が小さい配線よりも、Ｘ方向の幅が広くなるように形成されている。これにより、半導体記憶装置において、配線７４，７５を介した書き込みおよび読み出しの高速化を図ることができる。
　また、ロードトランジスタＰＵ１，ＰＵ２が、セルの中心点に対して点対称に配置されている。ドライブトランジスタＰＤ１，ＰＤ２が、セルの中心点に対して点対称に配置されている。アクセストランジスタＰＧ１，ＰＧ２が、セルの中心点に対して点対称に配置されている。これにより、ビット線ＢＬ，ＢＬＢ間の特性が揃い、半導体記憶装置の動作安定性および動作速度が向上する。
　また、Ｍ１配線層において、配線７５，７４が、Ｘ方向のセルの中央線に対して、対称に配置される。すなわち、ビット線ＢＬ，ＢＬＢに相当する配線が、Ｘ方向のセルの中央線に対して、対称に配置される。これにより、ビット線ＢＬ，ＢＬＢ間の特性が揃い、半導体記憶装置の動作安定性および動作速度が向上する。
　なお、ナノシート２１，２３，２４，２６のＸ方向の幅はナノシート２２，２５のＸ方向の幅の２倍であるが、これに限られない。ナノシート２１～２６のそれぞれのＸ方向の幅（すなわち、各トランジスタのゲート幅）は、１ポートＳＲＡＭ回路の動作安定性等を考慮して決定すればよい。
　また、配線７１～７３は、一部を省略してもよく、少なくとも１つがあればよい。これにより、配線７４，７５のＸ方向における幅が広くすることができるため、半導体記憶装置の高速化および書き込み特性の向上を図ることができる。
　また、電源配線１１～１３は、一部を省略してもよく、少なくとも１つがあればよい。
　（変形例１）
　図５は第１実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。図５は第１実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図５（ａ）はセル上部を示し、図５（ｂ）はセル下部を示す。図７（ａ）は線Ｘ６－Ｘ６’の断面、図２（ｂ）は線Ｘ７－Ｘ７’の断面である。図５では、各ナノシートは、Ｘ方向において、図１と反対側の面が、ゲート配線から露出している。また、電源配線１１が省略されており、電源配線１２，１３の配置が異なる。
　図５（ｂ）に示すように、ゲート配線３３はナノシート２２，２３と平面視で重なっている。ゲート配線３４は、ナノシート２４，２５と平面視で重なっている。
　図５では、ゲート配線３３が、ロードトランジスタＰＵ１およびドライブトランジスタＰＤ１のゲートとなる。ゲート配線３４が、ドライブトランジスタＰＤ２およびロードトランジスタＰＵ２のゲートとなる。
　ゲート配線３１は、ブリッジ部１３３を介して、当該１ポートＳＲＡＭセルの図面左側に配置された１ポートＳＲＡＭセルのゲート配線３１と接続されている。ゲート配線３６は、ブリッジ部１３４を介して、当該１ポートＳＲＡＭセルの図面右側に配置された１ポートＳＲＡＭセルのゲート配線３６と接続されている。
　配線７６は、コンタクト８７およびブリッジ部１３３を介して、ゲート配線３１と接続されている。配線７７は、コンタクト８８およびブリッジ部１３４を介して、ゲート配線３６と接続されている。
　ここで、図６（ａ），（ｂ）に示すように、、ナノシート２１，２２，２４は、図面左側の面が、ゲート配線３１，３３，３４にそれぞれ覆われておらず、ゲート配線３１，３３，３４からそれぞれ露出している。ナノシート２３，２５，２６は、図面右側の面がゲート配線３３，３４，３６にそれぞれ覆われておらず、ゲート配線３３，３４，３６からそれぞれ露出している。
　また、ナノシート２１，２４は、図面左側のセル境界に近接して配置される。ナノシート２３，２６は、図面右側のセル境界に近接して配置される。図５の１ポートＳＲＡＭセルは、Ｘ方向に反転された１ポートＳＲＡＭセルが図面左右方向両側に配置される。すなわち、Ｘ方向に並んで配置された１ポートＳＲＡＭセルにおいて、ナノシート２１同士はＸ方向において、互いに対向する側の面が、ゲート配線３１から露出している。ナノシート２３同士は、Ｘ方向において、互いに対向する側の面が、ゲート配線３３から露出している。ナノシート２４同士は、Ｘ方向において、互いに対向する側の面が、ゲート配線３４から露出している。ナノシート２６同士は、Ｘ方向において、互いに対向する側の面がゲート配線３６から露出している。
　また、ナノシート２２は、ナノシート２５の図面右側上方に形成されている。すなわち、ナノシート２２，２５は、Ｘ方向において、互いに対向する側の面が、ゲート配線３３，３４からそれぞれ露出している。
　また、ナノシート２１，２２，２４は、図面右側の面が、ゲート配線３１，３３，３４にそれぞれ覆われており、ゲート配線３１，３３，３４からそれぞれ露出していない。ナノシート２３，２５，２６は、図面左側の面がゲート配線３３，３４，３６にそれぞれ覆われており、ゲート配線３３，３４，３６からそれぞれ露出していない。
　すなわち、ナノシート２２，２３は、Ｘ方向において、互いに対向する側の面が、ゲート配線３３から露出していない。ナノシート２４，２５は、Ｘ方向において、互いに対向する側の面が、ゲート配線３４から露出していない。
　図５では、電源配線１２は、平面視において、ナノシート２４，２５の間に形成されている。電源配線１３は、平面視において、ナノシート２２，２３の間に形成されている。
　図５のレイアウト構造によると、Ｘ方向に並んで配置された１ポートＳＲＡＭセルにおいて、ナノシート２１同士は、Ｘ方向において、互いに対向する側の面が、ゲート配線３１から露出している。ナノシート２３同士は、Ｘ方向において、互いに対向する側の面が、ゲート配線３３から露出している。ナノシート２４同士は、Ｘ方向において、互いに対向する側の面が、ゲート配線３４から露出している。ナノシート２６同士は、Ｘ方向において、互いに対向する側の面が、ゲート配線３６から露出している。これにより、アクセストランジスタＰＧ２同士の間のＸ方向における距離ｄ１、ドライブトランジスタＰＤ１同士の間のＸ方向における距離ｄ１、ドライブトランジスタＰＤ２同士の間のＸ方向における距離ｄ１、および、アクセストランジスタＰＧ１同士の間のＸ方向における距離ｄ１をそれぞれ小さくすることができるため、半導体記憶装置の小面積化を図ることができる。
　また、ナノシート２２，２５は、Ｘ方向において、互いに対向する側の面が、ゲート配線３３，３４からそれぞれ露出している。これにより、ロードトランジスタＰＵ１，ＰＵ２の間のＸ方向における距離ｄ１を小さくすることができるため、半導体記憶装置の小面積化を図ることができる。
　また、埋め込み配線層に、電源電圧ＶＳＳを供給する電源配線１２，１３が形成されている。電源配線１２は、平面視において、ナノシート２４，２５の間に形成されている。電源配線１３は、平面視において、ナノシート２２，２３の間に形成されている。また、ナノシート２２，２３は、Ｘ方向において、互いに対向する側の面が、ゲート配線３３から露出していない。ナノシート２４，２５は、Ｘ方向において、互いに対向する側の面が、ゲート配線３４から露出していない。このため、電源配線１２は、距離ｄ１よりもＸ方向の距離が大きくなっているロードトランジスタＰＵ２とドライブトランジスタＰＤ２の間に形成されている。電源配線１３は、距離ｄ１よりもＸ方向の距離が大きくなっているロードトランジスタＰＵ１とドライブトランジスタＰＤ１の間に形成されている。すなわち、ロードトランジスタＰＵ２とドライブトランジスタＰＤ２のＸ方向の間隔を広げることなく、電源配線１２を容易に形成することができる。ロードトランジスタＰＵ１とドライブトランジスタＰＤ１のＸ方向の間隔を広げることなく、電源配線１３を容易に形成することができる。これにより、半導体記憶装置の面積増加を抑えつつ、半導体記憶装置の高速化を図ることができる。
　その他、図１と同様の効果を得ることができる。
　なお、電源配線１２，１３のいずれか一方または両方に代えて、電源電圧ＶＤＤを供給する電源配線を形成してもよい。この場合、電源配線は、ローカル配線およびコンタクトを介して、パッド４６，４９のいずれか一方または両方に接続される。
　また、電源配線１２，１３は、いずれか一方があればよい。
　（変形例２）
　図７は第１実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図７（ａ）はセル上部を示し、図７（ｂ）はセル下部を示す。図７では、図１と比較すると、一部のローカル配線においてＸ方向の長さが短くなっており、シェアードコンタクトのＸ方向における幅が小さくなっている。
　例えば、図１（ｂ）では、ローカル配線５１は、図面左端が、パッド４０の図面左端に揃うように形成されている。これに対して、図７（ｂ）では、ローカル配線５１は、図面左端が、パッド４０のＸ方向における中央付近に位置するように形成されている。このため、図７（ｂ）では、図１（ｂ）よりも、ローカル配線５１のＸ方向における長さが短くなっている。同様に、他のローカル配線においても、図面両端の少なくとも一方が、パッドの図面中央付近、すなわち、パッドの図面左端と図面右端との間に位置するように形成されている。したがって、図７（ｂ）では、図１（ｂ）よりも、一部のローカル配線において、Ｘ方向の長さが短くなっている。
　また、図１（ｂ）では、シェアードコンタクト６１は、図面左端および図面右端が、パッド４８の図面左端および図面右端に揃うように形成されている。シェアードコンタクト６２は、図面左端および図面右端が、パッド４８の図面左端および図面右端に揃うように形成されている。これに対して、図７（ｂ）では、シェアードコンタクト６１は、図面左端がパッド４７の図面左端よりも図面右側に位置するように形成されており、図面右端がパッド４７の図面右端よりも図面左側に位置するように形成されている。シェアードコンタクト６２は、図面左端がパッド４８の図面左端よりも図面右側に位置するように形成されており、図面右端がパッド４７の図面右端よりも図面左側に位置するように形成されている。このため、図７（ｂ）では、図１（ｂ）よりもシェアードコンタクト６１，６２のＸ方向における幅が短くなっている。
　図７のレイアウト構造によると、図１よりも、一部のローカル配線（例えば、ローカル配線５１など）においてＸ方向の長さが短くなっている。また、図１よりも、シェアードコンタクト６１，６２のＸ方向における幅が短くなっている。これにより、半導体集積回路における寄生容量を低減させることができるため、半導体記憶装置の高速化を図ることができる。
　その他、図１と同様の効果を得ることができる。
　（実施形態２）
　図８は、第２実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の例を示す平面図である。具体的に、図８（ａ）はセル下部を示し、図８（ｂ）はセル上部を示す。図８の１ポートＳＲＡＭセルには、ロードトランジスタＰＵ１，ＰＵ２およびトランジスタＰＤ１１，ＰＤ１２，ＰＤ２１，ＰＤ２２，ＰＧ１１，ＰＧ１２，ＰＧ２１，ＰＧ２２により、図４に示す１ポートＳＲＡＭ回路が構成されている。なお、図８では、ドライブトランジスタＰＤ１，ＰＤ２およびアクセストランジスタＰＧ１，ＰＧ２は、それぞれ、２つのトランジスタで構成されている。具体的に、トランジスタＰＤ１１，ＰＤ１２によりドライブトランジスタＰＤ１が構成されている。トランジスタＰＤ２１，ＰＤ２２によりドライブトランジスタＰＤ２が構成されている。トランジスタＰＧ１１，ＰＧ１２によりアクセストランジスタＰＧ１が構成されている。トランジスタＰＧ２１，ＰＧ２２によりアクセストランジスタＰＧ２が構成されている。また、図８の１ポートＳＲＡＭセルは、Ｘ方向に反転された１ポートＳＲＡＭセルが図面左右両側に配置される。
　図８（ｂ）に示すように、埋め込み配線層に、電源配線１１～１３が形成されている。
　また、Ｘ方向およびＹ方向に広がるナノシート２１ａ，２１ｂ，２２，２３ａ，２３ｂ，２４ａ，２４ｂ，２５，２６ａ，２６ｂが形成されている。ナノシート２１ａ，２１ｂ，２２，２３ａ，２３ｂは、ナノシート２１ａ，２１ｂ，２２，２３ａ，２３ｂの順に、Ｘ方向に並んでいる。ナノシート２４ａ，２４ｂ，２５，２６ａ，２６ｂは、ナノシート２４ａ，２４ｂ，２５，２６ａ，２６ｂの順に、並んで形成されている。また、ナノシート２１ａ，２４ａは、Ｙ方向に並んで形成されている。ナノシート２１ｂ，２４ｂは、Ｙ方向に並んで形成されている。ナノシート２３ａ，２６ａは、Ｙ方向に並んで形成されている。ナノシート２３ｂ，２６ｂは、Ｙ方向に並んで形成されている。
　また、ナノシート２１ａ，２１ｂ，２２，２３ａ，２３ｂ，２４ａ，２４ｂ，２５，２６ａ，２６ｂは、Ｘ方向の幅が同じである。
　図８では、ナノシート２１ａ，２１ｂ，２３ａ，２３ｂ，２４ａ，２４ｂ，２６ａ，２６ｂが、トランジスタＰＧ２１，ＰＧ２２，ＰＤ１１，ＰＤ１２，ＰＤ２１，ＰＤ２２，ＰＧ１１，ＰＧ１２のそれぞれのチャネル部となる。
　ゲート配線３１は、ナノシート２１ａ，２１ｂと平面視で重なっている。ゲート配線３２は、ナノシート２２と平面視で重なっている。ゲート配線３３は、ナノシート２３ａ，２３ｂと平面視で重なっている。ゲート配線３４は、ナノシート２４ａ，２４ｂと平面視で重なっている。ゲート配線３５は、ナノシート２５と平面視で重なっている。ゲート配線３６は、ナノシート２６ａ，２６ｂと平面視で重なっている。
　図８では、ゲート配線３１がトランジスタＰＧ２１，ＰＧ２２のゲートとなる。ゲート配線３２がロードトランジスタＰＵ１のゲートとなる。ゲート配線３３がトランジスタＰＤ１１，ＰＤ１２のゲートとなる。ゲート配線３４がトランジスタＰＤ２１，ＰＤ２２のゲートとなる。ゲート配線３５がロードトランジスタＰＵ２のゲートとなる。ゲート配線３６がトランジスタＰＧ１１，ＰＧ１２のゲートとなる。
　ゲート配線３１は、ブリッジ部１３３を介して、当該１ポートＳＲＡＭセルの図面左側に配置された１ポートＳＲＡＭセルのゲート配線３１と接続されている。ゲート配線３２，３３はブリッジ部１３１を介して、互いに接続されている。ゲート配線３４，３５はブリッジ部１３２を介して、互いに接続されている。ゲート配線３６は、ブリッジ部１３４を介して、当該１ポートＳＲＡＭセルの図面右側に配置された１ポートＳＲＡＭセルのゲート配線３６と接続されている。
　ナノシート２１ａの図面上側、ナノシートの２１ａ，２４ａの間、ナノシート２４ａの図面下側、ナノシート２１ｂの図面上側、ナノシートの２１ｂ，２４ｂの間、ナノシート２４ｂの図面下側、ナノシート２３ａの図面上側、ナノシートの２３ａ，２６ａの間、ナノシート２６ａの図面下側、ナノシート２３ｂの図面上側、ナノシートの２３ｂ，２６ｂの間、およびナノシート２６ｂの図面下側に、Ｎ型半導体がドーピングされたパッド４０ａ，４１ａ，４２ａ，４０ｂ，４１ｂ，４２ｂ，４３ａ，４４ａ，４５ａ，４３ｂ，４４ｂ，４５ｂがそれぞれ形成されている。パッド４０ａ，４１ａがトランジスタＰＧ２１のノードを構成する。パッド４１ａ，４２ａがトランジスタＰＤ２１のノードを構成する。パッド４０ｂ，４１ｂがトランジスタＰＧ２２のノードを構成する。パッド４１ｂ，４２ｂがトランジスタＰＤ２２のノードを構成する。パッド４３ａ，４４ａがトランジスタＰＤ１１のノードを構成する。パッド４４ａ，４５ａがトランジスタＰＧ１１のノードを構成する。パッド４３ｂ，４４ｂがトランジスタＰＤ１２のノードを構成する。パッド４４ｂ，４５ｂがトランジスタＰＧ１２のノードを構成する。
　この配置により、図８（ｂ）では、各トランジスタがセルの中心点に対して点対称に配置される。具体的に、ロードトランジスタＰＵ１，ＰＵ２が、セルの中心点に対して点対称に配置されている。トランジスタＰＤ１１，ＰＤ２２が、セルの中心点に対して点対称に配置されている。トランジスタＰＤ１２，ＰＤ２１が、セルの中心点に対して点対称に配置されている。トランジスタＰＧ１１，ＰＧ２２が、セルの中心点に対して点対称に配置されている。トランジスタＰＧ１２，ＰＧ２１が、セルの中心点に対して点対称に配置されている。
　ローカル配線５１は、パッド４０ａ，４０ｂと接続されている。ローカル配線５３は、パッド４３ａ，４３ｂと接続されている。ローカル配線５４は、パッド４１ａ，４１ｂ，４８と接続されている。ローカル配線５５は、パッド４７，４４ａ，４４ｂと接続されている。ローカル配線５６は、パッド４２ａ，４２ｂと接続されている。ローカル配線５８は、パッド４５ａ，４５ｂと接続されている。
　また、ローカル配線５１～５８の一部は、図７と同様に、図面両端の少なくとも一方が、接続されるパッドの図面左端と図面右端との間に位置するように形成されている。例えば、ローカル配線５１は、図面左端が、パッド４０ａの図面左端と図面右端との間に位置している。
　また、シェアードコンタクト６１は、図７と同様に、図面左端がパッド４８の図面左端よりも図面右側に位置するように形成されており、図面右端がパッド４８の図面右端よりも図面左側に位置するように形成されている。シェアードコンタクト６２は、図７と同様に、図面左端がパッド４７の図面左端よりも図面右側に位置するように形成されており、図面右端がパッド４７の図面右端よりも図面左側に位置するように形成されている。
　ここで、ナノシート２１ａ，２３ａ，２４ａ，２５，２６ａは、図面左側の面が、ゲート配線３１，３３，３４，３５，３６にそれぞれ覆われておらず、ゲート配線３１，３３，３４，３５，３６からそれぞれ露出している。ナノシート２１ｂ，２２，２３ｂ，２４ｂ，２６ｂは、図面右側の面が、ゲート配線３１，３２，３３，３４，３６にそれぞれ覆われておらず、ゲート配線３１，３２，３３，３４，３６からそれぞれ露出している。
　すなわち、ナノシート２２，２３ａは、Ｘ方向において、互いに対向する側の面が、ゲート配線３２，３３からそれぞれ露出している。ナノシート２４ｂ，２５は、Ｘ方向において、互いに対向する側の面が、ゲート配線３４，３５からそれぞれ露出している。
　また、ナノシート２１ａ，２４ａは、図面左側のセル境界に近接して形成されている。ナノシート２３ｂ，２６ｂは、図面右側のセル境界に近接して形成されている。図８の１ポートＳＲＡＭセルは、図面右側にＸ方向に反転された１ポートＳＲＡＭセルが配置される。すなわち、Ｘ方向に並んで配置された１ポートＳＲＡＭセルにおいて、ナノシート２１ａ同士は、Ｘ方向において、互いに対向する側の面が、ゲート配線３１から露出している。ナノシート２３ｂ同士は、Ｘ方向において、互いに対向する側の面が、ゲート配線３３から露出している。ナノシート２４ａ同士は、Ｘ方向において、互いに対向する側の面が、ゲート配線３４から露出している。ナノシート２６ｂ同士は、Ｘ方向において、互いに対向する側の面が、ゲート配線３６から露出している。
　また、ナノシート２１ａ，２３ａ，２４ａ，２５，２６ａは、図面右側の面が、ゲート配線３１，３３，３４，３５，３６にそれぞれ覆われており、ゲート配線３１，３３，３４，３５，３６からそれぞれ露出していない。ナノシート２１ｂ，２２，２３ｂ，２４ｂ，２６ｂは、図面左側の面が、ゲート配線３１，３２，３３，３４，３６にそれぞれ覆われており、ゲート配線３１，３２，３３，３４，３６からそれぞれ露出していない。
　すなわち、ナノシート２１ａ，２１ｂは、Ｘ方向において、互いに対向する側の面が、ゲート配線３１から露出していない。ナノシート２３ａ，２３ｂは、Ｘ方向において、互いに対向する側の面が、ゲート配線３３から露出していない。ナノシート２４ａ，２４ｂは、Ｘ方向において、互いに対向する側の面が、ゲート配線３４から露出していない。ナノシート２６ａ，２６ｂは、Ｘ方向において、互いに対向する側の面が、ゲート配線３６から露出していない。
　また、ナノシート２２は、ナノシート２５の図面右側上方に形成されている。すなわち、ナノシート２２，２５は、Ｘ方向において、互いに対向する側の面が、ゲート配線３２，３５からそれぞれ露出していない。
　図８では、電源配線１１は、平面視において、ナノシート２２，２５の間に形成されている。電源配線１２は、平面視において、ナノシート２１ａ，２１ｂの間、および、ナノシート２４ａ，２４ｂの間に形成されている。電源配線１３は、平面視において、ナノシート２３ａ，２３ｂの間、および、ナノシート２６ａ，２６ｂの間に形成されている。
　以上の構成により、Ｘ方向に並んで形成された１ポートＳＲＡＭセルにおいて、ナノシート２１ａ同士は、Ｘ方向において、互いに対向する側の面が、ゲート配線３１から露出している。ナノシート２３ｂ同士は、Ｘ方向において、互いに対向する側の面が、ゲート配線３３から露出している。ナノシート２４ａ同士は、Ｘ方向において、互いに対向する側の面が、ゲート配線３４から露出している。ナノシート２６ｂ同士は、Ｘ方向において、互いに対向する側の面が、ゲート配線３６から露出している。これにより、トランジスタＰＧ２１同士の間のＸ方向における距離ｄ１、トランジスタＰＤ１２同士の間のＸ方向における距離ｄ１、トランジスタＰＤ２１同士の間のＸ方向における距離ｄ１、および、トランジスタＰＧ１２同士の間のＸ方向における距離ｄ１をそれぞれ小さくすることができるため、半導体記憶装置の小面積化を図ることができる。
　また、埋め込み配線層に形成された、電源電圧ＶＤＤを供給する電源配線１１、および、電源電圧ＶＳＳを供給する電源配線１２，１３により、Ｍ１配線層において、電源電圧ＶＤＤを供給する配線７１のＸ方向における幅、および、電源電圧ＶＳＳを供給する配線７２，７３のＸ方向における幅をそれぞれ小さくすることができるため、ビット線ＢＬ，ＢＬＢとなる配線７５，７４のＸ方向における幅をそれぞれ広くすることができる。これにより、半導体記憶装置の高速化および書き込み特性の向上を図ることができる。
　また、電源配線１２は、平面視において、ナノシート２１ａ，２１ｂの間、および、ナノシート２４ａ，２４ｂの間に形成されている。電源配線１３は、平面視において、ナノシート２３ａ，２３ｂの間、および、ナノシート２６ａ，２６ｂの間に形成されている。また、ナノシート２１ａ，２１ｂは、Ｘ方向において、互いに対向する側の面が、ゲート配線３１から露出していない。ナノシート２３ａ，２３ｂは、Ｘ方向において、互いに対向する側の面が、ゲート配線３３から露出していない。ナノシート２４ａ，２４ｂは、Ｘ方向において、互いに対向する側の面が、ゲート配線３４から露出していない。ナノシート２６ａ，２６ｂは、Ｘ方向において、互いに対向する側の面が、ゲート配線３６から露出していない。このため、電源配線１２は、平面視において、距離ｄ１よりもＸ方向における距離が大きくなっているトランジスタＰＧ２１，ＰＧ２２の間、および、トランジスタＰＤ２１，ＰＤ２２の間に形成されている。電源配線１３は、平面視において、距離ｄ１よりもＸ方向における距離が大きくなっているトランジスタＰＤ１１，ＰＤ１２の間、および、トランジスタＰＧ１１，ＰＧ１２の間に形成されている。すなわち、トランジスタＰＧ２１，ＰＧ２２のＸ方向の間隔、および、トランジスタＰＤ２１，ＰＤ２２のＸ方向の間隔を広げることなく、電源配線１２を容易に形成することができる。トランジスタＰＤ１１，ＰＤ１２のＸ方向の間隔、および、トランジスタＰＧ１１，ＰＧ１２のＸ方向の間隔を広げることなく、電源配線１３を容易に形成することができる。これにより、半導体記憶装置の面積増加を抑えることができる。
　したがって、フォークシートトランジスタを用いた１ポートＳＲＡＭセルを備える半導体記憶装置において、面積増加を抑制しつつ、高速化および書き込み特性の向上を図ることができる。
　また、ナノシート２１ａ，２１ｂ，２２，２３ａ，２３ｂ，２４ａ，２４ｂ，２５，２６ａ，２６ｂは、Ｘ方向の幅が同じである。これにより、半導体記憶装置のナノシートの形状の均一化を図ることができ、製造容易性が向上する。
　なお、配線７１～７３は、少なくともいずれか１つがあればよい。これにより、配線７４，７５のＸ方向における幅が広くすることができるため、半導体記憶装置の高速化および書き込み特性の向上を図ることができる。
　また、電源配線１１～１３は、少なくとも１つがあればよい。
　（変形例）
　図９は第２実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図９（ａ）はセル上部を示し、図９（ｂ）はセル下部を示す。図９では、各ナノシートは、Ｘ方向において、図８と反対側の面が、ゲート配線から露出している。また、埋め込み配線層に形成されている電源配線の配置が異なる。
　埋め込み配線層に、Ｙ方向に延びる電源配線１１～１４が形成されている。電源配線１１，１４は、電源電圧ＶＤＤを供給する。電源配線１２，１３は、電源電圧ＶＳＳを供給する。
　図９（ｂ）に示すように、Ｘ方向およびＺ方向に延びるゲート配線３１ａ，３１ｂ，３２，３３ａ，３３ｂ，３４ａ，３４ｂ，３５，３６ａ，３６ｂが形成されている。ゲート配線３１ａは、ナノシート２１ａと平面視で重なっている。ゲート配線３１ｂは、ナノシート２１ｂと平面視で重なっている。ゲート配線３３ａは、ナノシート２２，２３ａと平面視で重なっている。ゲート配線３３ｂは、ナノシート２３ｂと平面視で重なっている。ゲート配線３４ａは、ナノシート２４ａと平面視で重なっている。ゲート配線３４ｂは、ナノシート２４ｂ，２５と平面視で重なっている。ゲート配線３６ａは、ナノシート２６ａと平面視で重なっている。ゲート配線３６ｂは、ナノシート２６ｂと平面視で重なっている。
　図９では、ゲート配線３１ａが、トランジスタＰＧ２１のゲートとなる。ゲート配線３１ｂが、トランジスタＰＧ２２のゲートとなる。ゲート配線３３ａが、ロードトランジスタＰＵ１およびトランジスタＰＤ１１のゲートとなる。ゲート配線３３ｂが、トランジスタＰＤ１２のゲートとなる。ゲート配線３４ａが、トランジスタＰＤ２１のゲートとなる。ゲート配線３４ｂが、トランジスタＰＤ２２およびロードトランジスタＰＵ２のゲートとなる。ゲート配線３６ａが、トランジスタＰＧ１１のゲートとなる。ゲート配線３６ｂが、トランジスタＰＧ１２のゲートとなる。
　ゲート配線３１ａ，３１ｂは、ブリッジ部１３５を介して、互いに接続されている。ゲート配線３２，３３ａは、ブリッジ部１３１を介して、互いに接続されている。ゲート配線３３ａ，３３ｂは、ブリッジ部１３６を介して、互いに接続されている。ゲート配線３４ａ，３４ｂは、ブリッジ部１３７を介して、互いに接続されている。ゲート配線３４ｂ，３５は、ブリッジ部１３２を介して、互いに接続されている。ゲート配線３６ａ，３６ｂは、ブリッジ部１３８を介して、互いに接続されている。
　ローカル配線５２は、コンタクト１１５を介して、電源配線１４と接続されている。ローカル配線５７は、コンタクト１１４を介して、電源配線１１と接続されている。
　配線７６は、コンタクト８７を介して、ゲート配線３１ａと接続されている。配線７７は、コンタクト８８を介して、ゲート配線３６ｂと接続されている。
　図９では、ナノシート２１ａ，２３ａ，２４ａ，２５，２６ａは、図面右側の面が、ゲート配線３１ａ，３３ａ，３４ａ，３４ｂ，３６ａにそれぞれ覆われておらず、ゲート配線３１ａ，３３ａ，３４ａ，３４ｂ，３６ａからそれぞれ露出している。ナノシート２１ｂ，２２，２３ｂ，２４ｂ，２６ｂは、図面左側の面が、ゲート配線３１ｂ，３３ａ，３３ｂ，３４ｂ，３６ｂにそれぞれ覆われておらず、ゲート配線３１ｂ，３３ａ，３３ｂ，３４ｂ，３６ｂからそれぞれ露出している。
　すなわち、ナノシート２１ａ，２１ｂは、Ｘ方向において、互いに対向する側の面が、ゲート配線３１ａ，３１ｂからそれぞれ露出している。ナノシート２３ａ，２３ｂは、Ｘ方向において、互いに対向する側の面が、ゲート配線３３ａ，３３ｂからそれぞれ露出している。ナノシート２４ａ，２４ｂは、Ｘ方向において、互いに対向する側の面が、ゲート配線３４ａ，３４ｂからそれぞれ露出している。ナノシート２６ａ，２６ｂは、Ｘ方向において、互いに対向する側の面が、ゲート配線３６ａ，３６ｂからそれぞれ露出している。
　また、ナノシート２２は、ナノシート２５の図面右側上方に形成されている。すなわち、ナノシート２２，２５は、Ｘ方向において、互いに対向する側の面が、ゲート配線３３ａ，３４ｂからそれぞれ露出している。
　ここで、ナノシート２１ａ，２３ａ，２４ａ，２５，２６ａは、図面左側の面が、ゲート配線３１ａ，３３ａ，３４ａ，３４ｂ，３６ａにそれぞれ覆われており、ゲート配線３１ａ，３３ａ，３４ａ，３４ｂ，３６ａからそれぞれ露出していない。ナノシート２１ｂ，２２，２３ｂ，２４ｂ，２６ｂは、図面右側の面が、ゲート配線３１ｂ，３３ａ，３３ｂ，３４ｂ，３６ｂにそれぞれ覆われており、ゲート配線３１ｂ，３３ａ，３３ｂ，３４ｂ，３６ｂからそれぞれ露出していない。
　すなわち、ナノシート２２，２３ａは、Ｘ方向において、互いに対向する側の面が、ゲート配線３３ａから露出していない。ナノシート２４ｂ，２５は、Ｘ方向において、互いに対向する側の面が、ゲート配線３４ｂから露出していない。
　また、ナノシート２１ａ，２４ａは、図面左側のセル境界に近接して配置されている。ナノシート２３ｂ，２６ｂは、図面右側のセル境界に近接して配置されている。図９の１ポートＳＲＡＭセルは、Ｘ方向に反転された１ポートＳＲＡＭセルが図面左右方向両側に配置される。すなわち、Ｘ方向に並んで配置された１ポートＳＲＡＭセルにおいて、ナノシート２１ａ同士は、Ｘ方向において、互いに対向する側の面が、ゲート配線３１ａから露出していない。ナノシート２３ｂ同士は、Ｘ方向において、互いに対向する側の面が、ゲート配線３３ｂから露出していない。ナノシート２４ａ同士は、Ｘ方向において、互いに対向する側の面が、ゲート配線３４ａから露出していない。ナノシート２６ｂ同士は、Ｘ方向において、互いに対向する側の面が、ゲート配線３６ｂから露出していない。
　図９では、電源配線１１は、平面視において、ナノシート２４ｂ，２５の間に形成されている。電源配線１２は、平面視において、図面左側のセル境界に形成されている。電源配線１３は、平面視において、図面右側のセル境界に形成されている。電源配線１４は、平面視において、ナノシート２２，２３ａの間に形成されている。
　図９のレイアウト構造によると、ナノシート２１ａ，２１ｂは、Ｘ方向において、互いに対向する側の面が、ゲート配線３１ａ，３１ｂからそれぞれ露出している。ナノシート２３ａ，２３ｂは、Ｘ方向において、互いに対向する側の面が、ゲート配線３３ａ，３３ｂからそれぞれ露出している。ナノシート２４ａ，２４ｂは、Ｘ方向において、互いに対向する側の面が、ゲート配線３４ａ，３４ｂからそれぞれ露出している。ナノシート２６ａ，２６ｂは、Ｘ方向において、互いに対向する側の面が、ゲート配線３６ａ，３６ｂからそれぞれ露出している。これにより、トランジスタＰＧ２１，ＰＧ２２の間のＸ方向における距離ｄ１、トランジスタＰＤ１１，ＰＤ１２の間のＸ方向における距離ｄ１、トランジスタＰＤ２１，ＰＤ２２の間のＸ方向における距離ｄ１およびトランジスタＰＧ１１，ＰＧ１２の間のＸ方向における距離ｄ１をそれぞれ小さくすることができるため、半導体記憶装置の小面積化を図ることができる。
　また、埋め込み配線層に、電源電圧ＶＤＤを供給する電源配線１１，１４が形成されている。電源配線１１は、平面視において、ナノシート２４ｂ，２５の間に形成されている。電源配線１４は、平面視において、ナノシート２２，２３ａの間に形成されている。また、ナノシート２２，２３ａは、Ｘ方向において、互いに対向する側の面が、ゲート配線３３ａから露出していない。ナノシート２４ｂ，２５は、互いに対向する側の面が、ゲート配線３４ｂから露出していない。このため、電源配線１１は、平面視において、距離ｄ１よりもＸ方向の距離が大きくなっているトランジスタＰＤ２２およびロードトランジスタＰＵ２の間に形成されている。電源配線１４は、平面視において、距離ｄ１よりもＸ方向の距離が大きくなっているロードトランジスタＰＵ１およびトランジスタＰＤ１１の間に形成されている。すなわち、トランジスタＰＤ２２とロードトランジスタＰＵ２のＸ方向の間隔を広げることなく、電源配線１１を容易に形成することができる。ロードトランジスタＰＵ１とトランジスタＰＤ１１のＸ方向の間隔を広げることなく、電源配線１４を容易に形成することができる。これにより、半導体記憶装置の面積増加を抑制しつつ、半導体記憶装置の高速化を図ることができる。
　また、埋め込み配線層に、電源電圧ＶＳＳを供給する電源配線１２，１３が形成されている。電源配線１２，１３は、平面視において、図面左側および図面右側のセル境界にそれぞれ形成されている。また、Ｘ方向に並んで配置された１ポートＳＲＡＭセルにおいて、ナノシート２１ａ同士は、Ｘ方向において、互いに対向する側の面が、ゲート配線３１ａから露出していない。ナノシート２３ｂ同士は、Ｘ方向において、互いに対向する側の面が、ゲート配線３３ｂから露出していない。ナノシート２４ａ同士は、Ｘ方向において、互いに対向する側の面が、ゲート配線３４ａから露出していない。ナノシート２６ｂ同士は、Ｘ方向において、互いに対向する側の面が、ゲート配線３６ｂから露出していない。このため、電源配線１２は、平面視において、距離ｄ１よりも距離が大きくなっているトランジスタＰＧ２１同士の間およびトランジスタＰＤ２１同士の間に形成されている。電源配線１３は、平面視において、距離ｄ１よりも距離が大きくなっているトランジスタＰＤ１２同士の間およびトランジスタＰＧ１２同士の間に形成されている。すなわち、トランジスタＰＧ２１同士のＸ方向の間隔、および、トランジスタＰＤ２１同士のＸ方向の間隔を広げることなく、電源配線１２を容易に形成することができる。トランジスタＰＤ１２同士のＸ方向の間隔、および、トランジスタＰＧ１２同士のＸ方向の間隔を広げることなく、電源配線１３を容易に形成することができる。これにより、半導体記憶装置の面積増加を抑制しつつ、半導体記憶装置の高速化を図ることができる。
　その他、図８と同様の効果を得ることができる。
　なお、電源配線１１～１４は、少なくとも１つがあればよい。
　（実施形態３）
　図１０は、第３実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の例を示す平面図である。具体的に、図１０（ａ）はセル下部を示し、図１０（ｂ）はセル上部を示す。図１０の１ポートＳＲＡＭセルには、ロードトランジスタＰＵ１，ＰＵ２およびトランジスタＰＤ１１，ＰＤ１２，ＰＤ１３，ＰＤ２１，ＰＤ２２，ＰＤ２３，ＰＧ１１，ＰＧ１２，ＰＧ１３，ＰＧ２１，ＰＧ２２，ＰＧ２３により、図４に示す１ポートＳＲＡＭ回路が構成されている。なお、図１０では、ドライブトランジスタＰＤ１，ＰＤ２およびアクセストランジスタＰＧ１，ＰＧ２は、それぞれ、３つのトランジスタで構成されている。具体的に、トランジスタＰＤ１１，ＰＤ１２，ＰＤ１３によりドライブトランジスタＰＤ１が構成されている。トランジスタＰＤ２１，ＰＤ２２，ＰＤ２３によりドライブトランジスタＰＤ２が構成されている。トランジスタＰＧ１１，ＰＧ１２，ＰＧ１３によりアクセストランジスタＰＧ１が構成されている。トランジスタＰＧ２１，ＰＧ２２，ＰＧ２３によりアクセストランジスタＰＧ２が構成されている。また、図１０の１ポートＳＲＡＭセルは、Ｘ方向に反転された１ポートＳＲＡＭセルが図面左右両側に配置される。
　図１０（ｂ）に示すように、埋め込み配線層に、Ｙ方向に延びている電源配線１１～１３，１５，１６が形成されている。電源配線１１は、電源電圧ＶＤＤを供給する。電源配線１２，１３，１５，１６は、電源電圧ＶＳＳを供給する。
　また、Ｘ方向およびＹ方向に広がるナノシート２１ａ～２１ｃ，２２，２３ａ～２３ｃ，２４ａ～２４ｃ，２５，２６ａ～２６ｃが形成されている。ナノシート２１ａ～２１ｃ，２２，２３ａ～２３ｃは、ナノシート２１ａ，２１ｂ，２１ｃ，２２，２３ａ，２３ｂ，２３ｃの順にＸ方向に並んで形成されている。ナノシート２４ａ～２４ｃ，２５，２６ａ～２６ｃは、ナノシート２４ａ，２４ｂ，２４ｃ，２５，２６ａ，２６ｂ，２６ｃの順にＸ方向に並んで形成されている。ナノシート２１ａ，２１ｂ，２１ｃ，２３ａ，２３ｂ，２３ｃは、ナノシート２４ａ，２４ｂ，２４ｃ，２６ａ，２６ｂ，２６ｃとそれぞれＹ方向に並んで形成されている。
　図１０では、ナノシート２１ａ～２１ｃ，２２，２３ａ～２３ｃ，２４ａ～２４ｃ，２５，２６ａ～２６ｃは、Ｘ方向の幅が同じである。
　図１０では、ナノシート２１ａ，２１ｂ，２１ｃ，２３ａ，２３ｂ，２３ｃ，２４ａ，２４ｂ，２４ｃ，２６ａ，２６ｂ，２６ｃが、トランジスタＰＧ２１，ＰＧ２２，ＰＧ２３，ＰＤ１１，ＰＤ１２，ＰＤ１３，ＰＤ２１，ＰＤ２２，ＰＤ２３，ＰＧ１１，ＰＧ１２，ＰＧ１３のそれぞれのチャネル部となる。
　ゲート配線３１ａは、ナノシート２１ａと平面視で重なっている。ゲート配線３１ｂは、ナノシート２１ｂ，２１ｃと平面視で重なっている。ゲート配線３２は、ナノシート２２と平面視で重なっている。ゲート配線３３ａは、ナノシート２３ａ，２３ｂと平面視で重なっている。ゲート配線３３ｂは、ナノシート２３ｃと平面視で重なっている。ゲート配線３４ａは、ナノシート２４ａと平面視で重なっている。ゲート配線３４ｂは、ナノシート２４ｂ，２４ｃと平面視で重なっている。ゲート配線３５は、ナノシート２５と平面視で重なっている。ゲート配線３６ａは、ナノシート２６ａ，２６ｂと平面視で重なっている。ゲート配線３６ｂは、ナノシート２６ｃと平面視で重なっている。
　図１０では、ゲート配線３１ａがトランジスタＰＧ２１のゲートとなる。ゲート配線３１ｂがトランジスタＰＧ２２，ＰＧ２３のゲートとなる。ゲート配線３２がロードトランジスタＰＵ１のゲートとなる。ゲート配線３３ａがトランジスタＰＤ１１，ＰＤ１２のゲートとなる。ゲート配線３３ｂがトランジスタＰＤ１３のゲートとなる。ゲート配線３４ａがトランジスタＰＤ２１のゲートとなる。ゲート配線３４ｂがトランジスタＰＤ２２，ＰＤ２３のゲートとなる。ゲート配線３５がトランジスタＰＵ２のゲートとなる。ゲート配線３６ａがトランジスタＰＧ１１，ＰＧ１２のゲートとなる。ゲート配線３６ｂがトランジスタＰＧ１３のゲートとなる。
　ゲート配線３１ａ，３１ｂは、ブリッジ部１３５を介して、互いに接続されている。ゲート配線３２，３３ａは、ブリッジ部１３１を介して、互いに接続されている。ゲート配線３３ａ，３３ｂは、ブリッジ部１３６を介して、互いに接続されている。ゲート配線３４ａ，３４ｂは、ブリッジ部１３７を介して、互いに接続されている。ゲート配線３４ｂ，３５は、ブリッジ部１３２を介して、互いに接続されている。ゲート配線３６ａ，３６ｂは、ブリッジ部１３８を介して、互いに接続されている。
　ナノシート２１ｃの図面上側、ナノシートの２１ｃ，２４ｃの間、ナノシート２４ｃの図面下側、ナノシート２３ｃの図面上側、ナノシートの２３ｃ，２６ｃの間、および、ナノシート２６ｃの図面下側に、Ｎ型半導体がドーピングされたパッド４０ｃ，４１ｃ，４２ｃ，４３ｃ，４４ｃ，４５ｃがそれぞれ形成されている。パッド４０ｃ，４１ｃがトランジスタＰＧ２３のノードを構成する。パッド４１ｃ，４２ｃがトランジスタＰＤ２３のノードを構成する。パッド４３ｃ，４４ｃがトランジスタＰＤ１３のノードを構成する。パッド４４ｃ，４５ｃがトランジスタＰＧ１３のノードを構成する。
　この配置により、図１０（ｂ）では、各トランジスタがセルの中心点に対して点対称に配置される。具体的に、ロードトランジスタＰＵ１，ＰＵ２が、セルの中心点に対して点対称に配置されている。トランジスタＰＤ１１，ＰＤ２３が、セルの中心点に対して点対称に配置されている。トランジスタＰＤ１２，ＰＤ２２が、セルの中心点に対して点対称に配置されている。トランジスタＰＤ１３，ＰＤ２１が、セルの中心点に対して点対称に配置されている。トランジスタＰＧ１１，ＰＧ２３が、セルの中心点に対して点対称に配置されている。トランジスタＰＧ１２，ＰＧ２２が、セルの中心点に対して点対称に配置されている。トランジスタＰＧ１３，ＰＧ２１が、セルの中心点に対して点対称に配置されている。
　ローカル配線５１は、パッド４０ａ，４０ｂ，４０ｃと接続されている。ローカル配線５３は、パッド４３ａ，４３ｂ，４３ｃと接続されている。ローカル配線５４は、パッド４１ａ，４１ｂ，４１ｃ，４８と接続されている。ローカル配線５５は、パッド４７，４４ａ，４４ｂ，４４ｃと接続されている。ローカル配線５６は、パッド４２ａ，４２ｂ，４２ｃと接続されている。ローカル配線５８は、パッド４５ａ，４５ｂ，４５ｃと接続されている。
　また、ローカル配線５３は、コンタクト１１６を介して、電源配線１６と接続されている。ローカル配線５６は、コンタクト１１７を介して、電源配線１５と接続されている。
　また、ローカル配線５１～５８の一部は、図７と同様に、図面両端の少なくとも一方が、接続されるパッドの図面左端と図面右端との間に位置するように形成されている。例えば、ローカル配線５１は、図面左端が、パッド４０ａの図面左端と図面右端との間に位置している。
　また、シェアードコンタクト６１は、図７と同様に、図面左端がパッド４８の図面左端よりも図面右側に位置するように形成されており、図面右端がパッド４８の図面右端よりも図面左側に位置するように形成されている。シェアードコンタクト６２は、図７と同様に、図面左端がパッド４７の図面左端よりも図面右側に位置するように形成されており、図面右端がパッド４７の図面右端よりも図面左側に位置するように形成されている。
　ここで、ナノシート２１ｂ，２３ａ，２３ｃ，２４ｂ，２５，２６ａ，２６ｃは、図面左側の面が、ゲート配線３１ｂ，３３ａ，３３ｂ，３４ｂ，３５，３６ａ，３６ｂにそれぞれ覆われておらず、ゲート配線３１ｂ，３３ａ，３３ｂ，３４ｂ，３５，３６ａ，３６ｂからそれぞれ露出している。ナノシート２１ａ，２１ｃ，２２，２３ｂ，２４ａ，２４ｃ，２６ｂは、図面右側の面が、ゲート配線３１ａ，３１ｂ，３２，３３ａ，３４ａ，３４ｂ，３６ａにそれぞれ覆われておらず、ゲート配線３１ａ，３１ｂ，３２，３３ａ，３４ａ，３４ｂ，３６ａからそれぞれ露出している。
　すなわち、ナノシート２１ａ，２１ｂは、Ｘ方向において、互いに対向する側の面が、ゲート配線３１ａ，３１ｂからそれぞれ露出している。ナノシート２２，２３ａは、Ｘ方向において、互いに対向する側の面が、ゲート配線３２，３３ａからそれぞれ露出している。ナノシート２３ｂ，２３ｃは、Ｘ方向において、互いに対向する側の面が、ゲート配線３３ａ，３３ｂからそれぞれ露出している。ナノシート２４ａ，２４ｂは、Ｘ方向において、互いに対向する側の面が、ゲート配線３４ａ，３４ｂからそれぞれ露出している。ナノシート２４ｃ，２５は、Ｘ方向において、互いに対向する側の面が、ゲート配線３４ｂ，３５からそれぞれ露出している。ナノシート２６ｂ，２６ｃは、Ｘ方向において、互いに対向する側の面が、ゲート配線３６ａ，３６ｂからそれぞれ露出している。
　また、ナノシート２１ｂ，２３ａ，２３ｃ，２４ｂ，２５，２６ａ，２６ｃは、図面右側の面が、ゲート配線３１ｂ，３３ａ，３３ｂ，３４ｂ，３５，３６ａ，３６ｂにそれぞれ覆われており、ゲート配線３１ｂ，３３ａ，３３ｂ，３４ｂ，３５，３６ａ，３６ｂからそれぞれ露出していない。ナノシート２１ａ，２１ｃ，２２，２３ｂ，２４ａ，２４ｃ，２６ｂは、図面左側の面が、ゲート配線３１ａ，３１ｂ，３２，３３ａ，３４ａ，３４ｂ，３６ａにそれぞれ覆われており、ゲート配線３１ａ，３１ｂ，３２，３３ａ，３４ａ，３４ｂ，３６ａからそれぞれ露出していない。
　すなわち、ナノシート２１ｂ，２１ｃは、Ｘ方向において、互いに対向する側の面が、ゲート配線３１ｂから露出していない。ナノシート２３ａ，２３ｂは、Ｘ方向において、互いに対向する側の面が、ゲート配線３３ａから露出していない。ナノシート２４ｂ，２４ｃは、Ｘ方向において、互いに対向する側の面が、ゲート配線３４ｂから露出していない。ナノシート２６ａ，２６ｂは、Ｘ方向において、互いに対向する側の面が、ゲート配線３６ａから露出していない。
　また、ナノシート２２は、ナノシート２５の図面右側上方に形成されている。すなわち、ナノシート２２，２５は、Ｘ方向において、互いに対向する側の面が、ゲート配線３２，３５からそれぞれ露出していない。
　また、ナノシート２１ａ，２４ａは、図面左側のセル境界に近接して形成されている。ナノシート２３ｃ，２６ｃは、図面右側のセル境界に近接して形成されている。図１０の１ポートＳＲＡＭセルは、図面左右両側に、Ｘ方向に反転された１ポートＳＲＡＭセルが配置される。すなわち、Ｘ方向に並んで配置された１ポートＳＲＡＭセルにおいて、ナノシート２１ａ同士は、Ｘ方向において、互いに対向する側の面が、ゲート配線３１ａから露出していない。ナノシート２３ｃ同士は、Ｘ方向において、互いに対向する側の面が、ゲート配線３３ｂから露出していない。ナノシート２４ａ同士は、Ｘ方向において、互いに対向する側の面が、ゲート配線３４ａから露出していない。ナノシート２６ｃ同士は、Ｘ方向において、互いに対向する側の面が、ゲート配線３６ｂから露出していない。
　図１０では、電源配線１１は、平面視において、ナノシート２２，２５の間に形成されている。電源配線１２は、平面視において、ナノシート２１ｂ，２１ｃの間およびナノシート２４ｂ，２４ｃの間に形成されている。電源配線１３は、平面視において、ナノシート２３ａ，２３ｂの間およびナノシート２６ａ，２６ｂの間に形成されている。電源配線１５は、平面視において、図面左側のセル境界に形成されている。電源配線１６は、平面視において、図面右側のセル境界に形成されている。
　以上の構成により、ナノシート２１ａ，２１ｂは、Ｘ方向において、互いに対向する側の面が、ゲート配線３１ａ，３１ｂからそれぞれ露出している。ナノシート２３ｂ，２３ｃは、Ｘ方向において、互いに対向する側の面が、ゲート配線３３ａ，３３ｂからそれぞれ露出している。ナノシート２４ａ，２４ｂは、Ｘ方向において、互いに対向する側の面が、ゲート配線３４ａ，３４ｂからそれぞれ露出している。ナノシート２６ｂ，２６ｃは、Ｘ方向において、互いに対向する側の面が、ゲート配線３６ａ，３６ｂからそれぞれ露出している。これにより、トランジスタＰＧ２１，ＰＧ２２の間のＸ方向における距離ｄ１、トランジスタＰＤ１２，ＰＤ１３の間のＸ方向における距離ｄ１、トランジスタＰＤ２１，ＰＤ２２の間のＸ方向における距離ｄ１、トランジスタＰＧ１２，ＰＧ１３の間のＸ方向における距離ｄ１をそれぞれ小さくすることができるため、半導体記憶装置の小面積化を図ることができる。
　また、埋め込み配線層に、電源電圧ＶＤＤを供給する電源配線１１、および、電源電圧ＶＳＳを供給する電源配線１２，１３，１５，１６を形成することにより、Ｍ１配線層において、電源電圧ＶＤＤを供給する配線７１のＸ方向における幅、および、電源電圧ＶＳＳを供給する配線７２，７３のＸ方向における幅を小さくすることができる。これにより、ビット線ＢＬ，ＢＬＢとなる配線７５，７４のＸ方向における幅をそれぞれ広くすることができるため、半導体記憶装置の高速化および書き込み特性の向上を図ることができる。
　また、電源配線１５，１６は、平面視において、図面左側および図面右側のセル境界にそれぞれ形成されている。また、Ｘ方向に並んで配置された１ポートＳＲＡＭセルにおいて、ナノシート２１ａ同士は、Ｘ方向において、互いに対向する側の面が、ゲート配線３１ａから露出していない。ナノシート２３ｃ同士は、Ｘ方向において、互いに対向する側の面が、ゲート配線３３ｂから露出していない。ナノシート２４ａ同士は、Ｘ方向において、互いに対向する側の面が、ゲート配線３４ａから露出していない。ナノシート２６ｃ同士は、Ｘ方向において、互いに対向する側の面が、ゲート配線３６ｂから露出していない。このため、電源配線１５は、平面視において、距離ｄ１よりもトランジスタの間のＸ方向の距離が大きくなっている、トランジスタＰＧ２１同士の間およびトランジスタＰＤ２１同士の間に形成されている。電源配線１６は、平面視において、距離ｄ１よりもトランジスタの間のＸ方向の距離が大きくなっている、トランジスタＰＤ１３同士の間およびトランジスタＰＧ１３同士の間に形成されている。すなわち、トランジスタＰＧ２１同士のＸ方向の間隔、および、トランジスタＰＤ２１同士のＸ方向の間隔を広げることなく、電源配線１５を容易に形成することができる。トランジスタＰＤ１３同士のＸ方向の間隔、および、トランジスタＰＧ１３同士のＸ方向の間隔を広げることなく、電源配線１３を容易に形成することができる。これにより、半導体記憶装置の面積増加を抑えることができる。
　したがって、フォークシートトランジスタを用いた１ポートＳＲＡＭセルを備える半導体記憶装置において、面積増加を抑制しつつ、高速化および書き込み特性の向上を図ることができる。
　なお、電源配線１１～１３，１５，１６は、一部を省略してもよく、少なくとも１つあればよい。
　（変形例１）
　図１１は第３実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図１１（ａ）はセル上部を示し、図１１（ｂ）はセル下部を示す。図１１では、各ナノシートは、Ｘ方向において、図１０と反対側の面が、ゲート配線から露出している。また、埋め込み配線層に形成されている配線の配置が異なる。
　埋め込み配線層に、電源配線１１～１４が形成されている。電源配線１１，１４は、電源電圧ＶＤＤを供給する。電源配線１２，１３は、電源電圧ＶＳＳを供給する。
　図１１（ｂ）に示すように、ゲート配線３１ａ，３１ｂ，３２，３３ａ，３３ｂ，３４ａ，３４ｂ，３５，３６ａ，３６ｂが形成されている。ゲート配線３１ａは、ナノシート２１ａ，２１ｂと平面視で重なっている。ゲート配線３１ｂは、ナノシート２１ｃと平面視で重なっている。ゲート配線３３ａは、ナノシート２２，２３ａと平面視で重なっている。ゲート配線３３ｂは、ナノシート２３ｂ，２３ｃと平面視で重なっている。ゲート配線３４ａは、ナノシート２４ａ，２４ｂと平面視で重なっている。ゲート配線３４ｂは、ナノシート２４ｃ，２５と平面視で重なっている。ゲート配線３６ａは、ナノシート２６ａと平面視で重なっている。ゲート配線３６ｂは、ナノシート２６ｂ，２６ｃと平面視で重なっている。
　図１１では、ゲート配線３１ａは、トランジスタＰＧ２１，ＰＧ２２のゲートとなる。ゲート配線３１ｂは、トランジスタＰＧ２３のゲートとなる。ゲート配線３３ａは、ロードトランジスタＰＵ１およびトランジスタＰＤ１１のゲートとなる。ゲート配線３３ｂは、トランジスタＰＤ１２，ＰＤ１３のゲートとなる。ゲート配線３４ａは、トランジスタＰＤ２１，ＰＤ２２のゲートとなる。ゲート配線３４ｂは、トランジスタＰＤ２３およびロードトランジスタＰＵ２のゲートとなる。ゲート配線３６ａは、トランジスタＰＧ１１のゲートとなる。ゲート配線３６ｂは、トランジスタＰＧ１２，ＰＧ１３のゲートとなる。
　ゲート配線３１ａは、ブリッジ部１３３を介して、当該１ポートＳＲＡＭセルの図面左側に配置された１ポートＳＲＡＭセルのゲート配線３１ａと接続されている。ゲート配線３１ａ，３１ｂは、ブリッジ部１３５を介して、互いに接続されている。ゲート配線３２，３３ａは、ブリッジ部１３１を介して、互いに接続されている。ゲート配線３３ａ，３３ｂは、ブリッジ部１３６を介して、互いに接続されている。ゲート配線３４ａ，３４ｂは、ブリッジ部１３７を介して、互いに接続されている。ゲート配線３４ｂ，３５は、ブリッジ部１３２を介して、互いに接続されている。ゲート配線３６ａ，３６ｂは、ブリッジ部１３８を介して、互いに接続されている。ゲート配線３６ｂは、ブリッジ部１３４を介して、当該１ポートＳＲＡＭセルの図面右側に配置された１ポートＳＲＡＭセルのゲート配線３６ｂと接続されている。
　配線７６は、コンタクト８７およびブリッジ部１３３を介して、ゲート配線３１ａと接続されている。配線７７は、コンタクト８８およびブリッジ部１３４を介して、ゲート配線３６ｂと接続されている。
　図１１では、ナノシート２１ｂ，２３ａ，２３ｃ，２４ｂ，２５，２６ａ，２６ｃは、図面右側の面が、ゲート配線３１ａ，３３ａ，３３ｂ，３４ａ，３４ｂ，３６ａ，３６ｂにそれぞれ覆われておらず、ゲート配線３１ａ，３３ａ，３３ｂ，３４ａ，３４ｂ，３６ａ，３６ｂからそれぞれ露出している。ナノシート２１ａ，２１ｃ，２２，２３ｂ，２４ａ，２４ｃ，２６ｂは、図面左側の面が、ゲート配線３１ａ，３１ｂ，３３ａ，３３ｂ，３４ａ，３４ｂ，３６ｂにそれぞれ覆われておらず、ゲート配線３１ａ，３１ｂ，３３ａ，３３ｂ，３４ａ，３４ｂ，３６ｂからそれぞれ露出している。
　すなわち、ナノシート２１ｂ，２１ｃは、Ｘ方向において、互いに対向する側の面が、ゲート配線３１ａ，３１ｂからそれぞれ露出している。ナノシート２３ａ，２３ｂは、Ｘ方向において、互いに対向する側の面が、ゲート配線３３ａ，３３ｂからそれぞれ露出している。ナノシート２４ｂ，２４ｃは、Ｘ方向において、互いに対向する側の面が、ゲート配線３４ａ，３４ｂからそれぞれ露出している。ナノシート２６ａ，２６ｂは、Ｘ方向において、互いに対向する側の面が、ゲート配線３６ａ，３６ｂからそれぞれ露出している。
　また、ナノシート２２は、ナノシート２５の図面右側上方に形成されている。すなわち、ナノシート２２，２５は、Ｘ方向において、互いに対向する側の面が、ゲート配線３３ａ，３４ｂからそれぞれ露出している。
　また、ナノシート２１ａ，２４ａは、図面左側のセル境界に近接して配置されている。ナノシート２３ｃ，２６ｃは、図面右側のセル境界に近接して配置されている。図１１の１ポートＳＲＡＭセルは、図面左右両側に、Ｘ方向に反転された１ポートＳＲＡＭセルが配置される。すなわち、Ｘ方向に並んで配置された１ポートＳＲＡＭセルにおいて、ナノシート２１ａ同士は、Ｘ方向において、互いに対向する側の面が、ゲート配線３１ａから露出している。ナノシート２３ｃ同士は、Ｘ方向において、互いに対向する側の面が、ゲート配線３３ｂから露出している。ナノシート２４ａ同士は、Ｘ方向において、互いに対向する側の面が、ゲート配線３４ａから露出している。ナノシート２６ｃ同士は、Ｘ方向において、互いに対向する側の面が、ゲート配線３６ｂから露出している。
　また、ナノシート２１ｂ，２３ａ，２３ｃ，２４ｂ，２５，２６ａ，２６ｃは、図面左側の面が、ゲート配線３１ａ，３３ａ，３３ｂ，３４ａ，３４ｂ，３６ａ，３６ｂにそれぞれ覆われており、ゲート配線３１ａ，３３ａ，３３ｂ，３４ａ，３４ｂ，３６ａ，３６ｂからそれぞれ露出していない。ナノシート２１ａ，２１ｃ，２２，２３ｂ，２４ａ，２４ｃ，２６ｂは、図面右側の面が、ゲート配線３１ａ，３１ｂ，３３ａ，３３ｂ，３４ａ，３４ｂ，３６ｂにそれぞれ覆われており、ゲート配線３１ａ，３１ｂ，３３ａ，３３ｂ，３４ａ，３４ｂ，３６ｂからそれぞれ露出していない。
　すなわち、ナノシート２１ａ，２１ｂは、Ｘ方向において、互いに対向する側の面が、ゲート配線３１ａから露出していない。ナノシート２２，２３ａは、Ｘ方向において、互いに対向する側の面がゲート配線３３ａから露出していない。ナノシート２３ｂ，２３ｃは、Ｘ方向において、互いに対向する側の面がゲート配線３３ｂから露出していない。ナノシート２４ａ，２４ｂは、Ｘ方向において、互いに対向する側の面がゲート配線３４ａから露出していない。ナノシート２４ｃ，２５は、Ｘ方向において、互いに対向する側の面がゲート配線３４ｂから露出していない。ナノシート２６ｂ，２６ｃは、Ｘ方向において、互いに対向する側の面がゲート配線３６ｂから露出していない。
　図１１では、電源配線１２は、平面視において、ナノシート２１ａ，２１ｂの間およびナノシート２４ａ，２４ｂの間に形成されている。電源配線１１は、平面視において、ナノシート２４ｃ，２５の間に形成されている。電源配線１４は、平面視において、ナノシート２２，２３ａの間に形成されている。電源配線１３は、平面視において、ナノシート２３ｂ，２３ｃの間およびナノシート２６ｂ，２６ｃの間に形成されている。
　図１１のレイアウト構造によると、Ｘ方向に並んで配置された１ポートＳＲＡＭセルにおいて、ナノシート２１ａ同士は、Ｘ方向において、互いに対向する側の面が、ゲート配線３１ａから露出している。ナノシート２３ｃ同士は、Ｘ方向において、互いに対向する側の面が、ゲート配線３３ｂから露出している。ナノシート２４ａ同士は、Ｘ方向において、互いに対向する側の面が、ゲート配線３４ａから露出している。ナノシート２６ｃ同士は、Ｘ方向において、互いに対向する側の面が、ゲート配線３６ｂから露出している。これにより、トランジスタＰＧ２１同士の間のＸ方向における距離ｄ１、トランジスタＰＤ１３同士の間のＸ方向における距離ｄ１、トランジスタＰＤ２１同士の間のＸ方向における距離ｄ１、および、トランジスタＰＧ１３同士の間のＸ方向における距離ｄ１をそれぞれ小さくすることができるため、半導体記憶装置の小面積化を図ることができる。
　また、埋め込み配線層に、電源電圧ＶＳＳを供給する電源配線１２，１３が形成されている。電源配線１２は、平面視において、ナノシート２１ａ，２１ｂの間、および、ナノシート２４ａ，２４ｂの間に形成されている。電源配線１３は、平面視において、ナノシート２３ｂ，２３ｃの間、および、ナノシート２６ｂ，２６ｃの間に形成されている。また、ナノシート２１ａ，２１ｂは、Ｘ方向において、互いに対向する側の面がゲート配線３１ａから露出していない。ナノシート２２，２３ａは、Ｘ方向において、互いに対向する側の面がゲート配線３３ａから露出していない。ナノシート２３ｂ，２３ｃは、Ｘ方向において、互いに対向する側の面がゲート配線３３ｂから露出していない。ナノシート２４ａ，２４ｂは、Ｘ方向において、互いに対向する側の面がゲート配線３４ａから露出していない。ナノシート２４ｃ，２５は、Ｘ方向において、互いに対向する側の面がゲート配線３４ｂから露出していない。ナノシート２６ｂ，２６ｃは、Ｘ方向において、互いに対向する側の面がゲート配線３６ｂから露出していない。このため、電源配線１２は、平面視において、距離ｄ１よりもトランジスタのＸ方向の距離が大きくなっている、トランジスタＰＧ２１，ＰＧ２２の間およびトランジスタＰＤ２１，ＰＤ２２の間に形成されている。電源配線１３は、平面視において、距離ｄ１よりもトランジスタのＸ方向の距離が大きくなっている、トランジスタＰＤ１２，ＰＤ１３の間およびトランジスタＰＧ１２，ＰＧ１３の間に形成されている。すなわち、トランジスタＰＧ２１，ＰＧ２２のＸ方向の間隔、および、トランジスタＰＤ２１，ＰＤ２２のＸ方向の間隔を広げることなく、電源配線１２を容易に形成することができる。トランジスタＰＤ１２，ＰＤ１３のＸ方向の間隔、および、トランジスタＰＧ１２，ＰＧ１３のＸ方向の間隔を広げることなく、電源配線１３を容易に形成することができる。これにより、半導体記憶装置の面積増加を抑えつつ、半導体記憶装置の高速化を図ることができる。
　その他、図１０と同様の効果を得ることができる。
　（変形例２）
　図１２は、第３実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図１２（ａ）はセル下部を示し、図１２（ｂ）はセル上部を示す。図１２は、図１０と比較すると、アクセストランジスタＰＧ１，ＰＧ２が、それぞれ、２つのトランジスタで構成されている。
　図１２では、図１０におけるナノシート２１ｃ，２６ａおよびパッド４０ｃ，４５ａが省略されている。すなわち、アクセストランジスタＰＧ２は、トランジスタＰＧ２１，ＰＧ２２により構成されている。アクセストランジスタＰＧ１は、トランジスタＰＧ１２，ＰＧ１３により構成されている。
　図１２のレイアウト構造により、図１０と同様の効果を得ることができる。
　（変形例３）
　図１３は、第３実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図１３（ａ）はセル下部を示し、図１３（ｂ）はセル上部を示す。図１３は、図１１と比較すると、アクセストランジスタＰＧ１，ＰＧ２が、それぞれ、２つのトランジスタで構成されている。また、ゲート配線３１ａ，３１ｂが接続されていない。ゲート配線３６ａ，３６ｂが接続されていない。
　図１３では、図１１のナノシート２１ｃ，２６ａおよびパッド４０ｃ，４５ａが省略されている。すなわち、アクセストランジスタＰＧ２は、トランジスタＰＧ２１，ＰＧ２２により構成されている。アクセストランジスタＰＧ１は、トランジスタＰＧ１２，ＰＧ１３により構成されている。
　また、図１１のブリッジ部１３５，１３８が省略されている。すなわち、ゲート配線３１ａ，３１ｂが接続されていない。ゲート配線３６ａ，３６ｂが接続されていない。
　図１３のレイアウト構造によると、ゲート配線３１ａ，３１ｂが接続されていない。ゲート配線３６ａ，３６ｂが接続されていない。これにより、トランジスタの一部として機能していないゲート配線３１ｂ，３１ａを、１ポートＳＲＡＭセルに構成される回路から切り離すことができるため、ワード線の負荷容量を抑制することができる。
　その他、図１１のレイアウト構造と同様の効果を得ることができる。
　なお、上述の各実施形態および変形例では、各トランジスタはそれぞれ３枚のナノシートを備えるものとしたが、トランジスタの一部または全部は、１枚，２枚または４枚以上のナノシートを備えてもよい。
　また、上述の各実施形態では、ナノシートの断面形状は長方形としているが、これに限られるものではない。例えば、正方形、円形、楕円形等であってもよい。
　本開示では、フォークシートトランジスタを用いた１ポートＳＲＡＭセルのレイアウト構造において、半導体記憶装置の面積増加を抑制しつつ、半導体記憶装置の高速化および書き込み特性の向上を図ることができる。
　１１～１６　電源配線
　２１～２６，２１ａ～２１ｃ，２３ａ～２３ｃ，２４ａ～２４ｃ，２６ａ～２６ｃ　ナノシート
　３１～３６，３１ａ，３１ｂ，３３ａ，３３ｂ，３４ａ，３４ｂ，３６ａ，３６ｂ　ゲート配線
　４０～４９，４０ａ～４６ａ，４０ｂ～４６ｂ，４０ｃ～４６ｃ　パッド
　５１～５８　ローカル配線
　６１，６２　シェアードコンタクト
　７１～７７，９１～９３　配線
　ＰＵ１，ＰＵ２　ロードトランジスタ
　ＰＤ１，ＰＤ２　ドライブトランジスタ
　ＰＧ１，ＰＧ２　アクセストランジスタ
　ＰＧ１１～ＰＧ１３，ＰＧ２１～ＰＧ２３，ＰＤ１１～ＰＤ１３，ＰＤ２１～ＰＤ２３
　トランジスタ
　ＢＬ，ＢＬＢ　ビット線
　ＷＬ　ワード線
 

Claims (20)

  1. 　１ポートＳＲＡＭセルを含む半導体記憶装置であって、
    　前記１ポートＳＲＡＭセルは、
    　一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、
    　一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、
    　一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、
    　一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、
    　一方のノードが第１ビット線に、他方のノードが前記第１ノードに、ゲートがワード線にそれぞれ接続された第５トランジスタと、
    　一方のノードが前記第１ビット線と相補ビット線対を構成する第２ビット線に、他方のノードが前記第２ノードに、ゲートが前記ワード線にそれぞれ接続された第６トランジスタと
    　を備え、
    　前記第１～第６トランジスタは、
    　　第１方向に延びている第１～第６ナノシートと、
    　　前記第１～第６ナノシートの、前記第１方向と垂直をなす第２方向、ならびに、前記第１および第２方向と垂直をなす第３方向をそれぞれ囲っている第１～第６ゲート配線と
    　をそれぞれ備え、
    　前記第１、第３および第６ナノシートは、前記第２方向において、前記第６、第１、第３ナノシートの順に、並んで形成されており、
    　前記第２、第４および第５ナノシートは、前記第２方向において、前記第４、第２、第５ナノシートの順に、並んで形成されており、
    　前記第１～第６ナノシートは、前記第２方向におけるいずれか一方の側の面が、前記第１～第６ゲート配線からそれぞれ露出しており、
    　前記第１～第６トランジスタよりも下層において、平面視で前記第１ナノシートと前記第２ナノシートの間において前記第１方向に延びており、かつ、前記第１電圧を供給する第１電源配線が形成されており、
    　前記第１ナノシートは、前記第２方向において、前記第１電源配線が形成された側である第１側と反対の側である第２側の面が、前記第１ゲート配線から露出しており、
    　前記第２ナノシートは、前記第２方向において、前記第１電源配線が形成された側である前記第２側と反対の側である前記第１側の面が、前記第２ゲート配線から露出している
    　ことを特徴とする半導体記憶装置。
  2. 　請求項１記載の半導体記憶装置において、
    　前記１ポートＳＲＡＭセルは、
    　　前記第１方向に延びており、前記第１ビット線となる、第１配線と、
    　　前記第１方向に延びており、前記第２ビット線となる、第２配線と
    　をさらに備え、
    　　前記第１および第２配線は、前記第１～第６トランジスタよりも上層の同じ第１配線層に形成されており、
    　　前記第１および第２配線の少なくとも一方は、前記第１配線層に形成された配線のうち前記第２方向の幅が最小となる配線よりも、前記第２方向の幅が広い
    　ことを特徴とする半導体記憶装置。
  3. 　請求項１記載の半導体記憶装置において、
    　前記１ポートＳＲＡＭセルは、
    　　前記第２方向に延びており、前記第２電圧を供給する第３配線と、
    　　前記第２方向に延びており、前記第２電圧を供給する第４配線と、
    　　前記第２方向に延びており、前記ワード線となる第５配線と
    　をさらに備え、
    　　前記第３～第５配線は、前記第１～第６トランジスタよりも上層の第２配線層に形成されており、
    　　前記第５配線は、平面視において、前記第３配線と前記第４配線の間に形成されている
    　ことを特徴とする半導体記憶装置。
  4. 　請求項１記載の半導体記憶装置において、
    　前記１ポートＳＲＡＭセルは、
    　　前記第１～第６トランジスタよりも下層において、平面視で前記第４ナノシートの前記第１側において前記第１方向に延びており、前記第２電圧を供給する第２電源配線と、
    　　前記第１～第６トランジスタよりも下層において、平面視で前記第３ナノシートの前記第２側において前記第１方向に延びており、前記第２電圧を供給する第３電源配線と
    　をさらに備え、
    　前記第３ナノシートは、前記第１側の面が、前記第３ゲート配線から露出しており、
    　前記第４ナノシートは、前記第２側の面が、前記第４ゲート配線から露出している
    　ことを特徴とする半導体記憶装置。
  5. 　請求項４記載の半導体記憶装置において、
    　前記第２電源配線は、平面視において、前記１ポートＳＲＡＭセルの、前記第１側のセル境界に形成されており、
    　前記第３電源配線は、平面視において、前記１ポートＳＲＡＭセルの、前記第２側のセル境界に形成されており、
    　前記第４および第６ナノシートは、前記１ポートＳＲＡＭセルの、前記第１側のセル境界に近接して形成されており、
    　前記第３および第５ナノシートは、前記１ポートＳＲＡＭセルの、前記第２側のセル境界に近接して形成されており、
    　前記第５ナノシートは、前記第１側の面が、前記第５ゲート配線から露出しており、
    　前記第６ナノシートは、前記第２側の面が、前記第６ゲート配線から露出している
    　ことを特徴とする半導体記憶装置。
  6. 　請求項５記載の半導体記憶装置において、
    　前記１ポートＳＲＡＭセルは、前記第２方向に延びており、前記第１～第６トランジスタのいずれかのノードに接続されたローカル配線を備えており、
    　前記ローカル配線は、前記第２方向における端が、接続されている前記ノードの両端の間に位置している
    　ことを特徴とする半導体記憶装置。
  7. 　請求項４記載の半導体記憶装置において、
    　前記第３～第６トランジスタは、前記第１方向に延びている第７～第１０ナノシートをそれぞれさらに備え、
    　前記第３～第６ゲート配線は、前記第７～第１０ナノシートの、前記第２方向および第３方向をそれぞれ囲っており、
    　前記第１、第３、第６、第７および第１０ナノシートは、前記第２方向において、前記第１０、第６、第１、第３、第７ナノシートの順に並んで形成されており、
    　前記第２、第４、第５、第８および第９ナノシートは、前記第２方向において、前記第８、第４、第２、第５、第９ナノシートの順に並んで形成されており、
    　前記第２電源配線は、平面視において、前記第６ナノシートと前記第１０ナノシートの間、および、前記第４ナノシートと前記第８ナノシートの間に形成されており、
    　前記第３電源配線は、平面視において、前記第３ナノシートと前記第７ナノシートの間、および、前記第５ナノシートと前記第９ナノシートの間に形成されており、
    　前記第５、第８および第１０ナノシートは、前記第１側の面が、前記第５、第４、第６ゲート配線からそれぞれ露出しており、
    　前記第６、第７および第９ナノシートは、前記第２側の面が、前記第６、第３、第５ゲート配線からそれぞれ露出している
    　ことを特徴とする半導体記憶装置。
  8. 　請求項７記載の半導体記憶装置において、
    　前記１ポートＳＲＡＭセルは、
    　　前記第１～第６トランジスタよりも下層において、前記１ポートＳＲＡＭセルの、前記第１側のセル境界において前記第１方向に延びており、前記第２電圧を供給する第４電源配線と、
    　　前記第１～第６トランジスタよりも下層において、前記１ポートＳＲＡＭセルの、前記第２側のセル境界において前記第１方向に延びており、前記第２電圧を供給する第５電源配線と
    　をさらに備え、
    　前記第３～第６トランジスタは、前記第１方向に延びている第１１～第１４ナノシートをそれぞれさらに備え、
    　前記第３～第６ゲート配線は、前記第１１～第１４ナノシートの前記第２方向および第３方向をそれぞれ囲っており、
    　前記第１、第３、第６、第７、第１０、第１１および第１４ナノシートは、前記第２方向において、前記第１４、第１０、第６、第１、第３、第７、第１１ナノシートの順に並んで形成されており、
    　前記第２、第４、第５、第８、第９、第１２および第１３ナノシートは、前記第２方向において、前記第１２、第８、第４、第２、第５、第９、第１３ナノシートの順に並んで形成されており、
    　前記第１２および第１４ナノシートは、前記１ポートＳＲＡＭセルの、前記第１側のセル境界に近接して形成されており、かつ、前記第２側の面が、前記第４および第６ゲート配線からそれぞれ露出しており、
    　前記第１１および第１３ナノシートは、前記１ポートＳＲＡＭセルの、前記第２側のセル境界に近接して形成されており、かつ、前記第１側の面が、前記第３および第５ゲート配線からそれぞれ露出している
    　ことを特徴とする半導体記憶装置。
  9. 　請求項４記載の半導体記憶装置において、
    　前記第３トランジスタは、前記第１方向に延びている第７および第８ナノシートをさらに備え、
    　前記第４トランジスタは、前記第１方向に延びている第９および第１０ナノシートをさらに備え、
    　前記第５トランジスタは、前記第１方向に延びている第１１ナノシートをさらに備え、
    　前記第６トランジスタは、前記第１方向に延びている第１２ナノシートをさらに備え、
    　前記第３ゲート配線は、前記第７および第８ナノシートの、前記第２方向および第３方向を囲っており、
    　前記第４ゲート配線は、前記第９および第１０ナノシートの、前記第２方向および第３方向を囲っており、
    　前記第５ゲート配線は、前記第１１ナノシートの、前記第２方向および第３方向を囲っており、
    　前記第６ゲート配線は、前記第１２ナノシートの、前記第２方向および第３方向を囲っており、
    　前記第１、第３、第６、第７、第８および第１２ナノシートは、前記第２方向において、前記第１２、第６、第１、第３、第７、第８ナノシートの順に並んで形成されており、
    　前記第２、第４、第５、第９、第１０および第１１ナノシートは、前記第２方向において、前記第１０、第９、第４、第２、第５、第１１ナノシートの順に並んで形成されており、
    　前記第２電源配線は、平面視において、前記第４ナノシートと前記第９ナノシートの間に形成されており、
    　前記第３電源配線は、平面視において、前記第３ナノシートと前記第７ナノシートの間に形成されており、
    　前記第１０および第１２ナノシートは、前記１ポートＳＲＡＭセルの、前記第１側のセル境界に近接して形成されており、
    　前記第８および第１１ナノシートは、前記１ポートＳＲＡＭセルの、前記第２側のセル境界に近接して形成されており、
    　前記第１～第６トランジスタよりも下層において、前記１ポートＳＲＡＭセルの、前記第１側のセル境界において前記第１方向に延びており、前記第２電圧を供給する第４電源配線が形成されており、
    　前記第１～第６トランジスタよりも下層において、前記１ポートＳＲＡＭセルの、前記第２側のセル境界において前記第１方向に延びており、前記第２電圧を供給する第５電源配線が形成されており、
    　前記第６、第８、第９および第１１ナノシートは、前記第１側の面が、前記第６、第３、第４および第５ゲート配線からそれぞれ露出しており、
    　前記第５、第７、第１０および第１２ナノシートは、前記第２側の面が、前記第５、第３、第４および第６ゲート配線からそれぞれ露出している
    　ことを特徴とする半導体記憶装置。
  10. 　請求項９記載の半導体記憶装置において、
    　前記第６および第９ナノシートは、前記第２方向において、同じ位置に形成されており、
    　前記第５および第７ナノシートは、前記第２方向において、同じ位置に形成されており、
    　前記第８および第１１ナノシートは、前記第２方向において、同じ位置に形成されており、
    　前記第１０および第１２ナノシートは、前記第２方向において、同じ位置に形成されていることを特徴とする半導体記憶装置。
  11. 　１ポートＳＲＡＭセルを含む半導体記憶装置であって、
    　前記１ポートＳＲＡＭセルは、
    　一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、
    　一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、
    　一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、
    　一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、
    　一方のノードが第１ビット線に、他方のノードが前記第１ノードに、ゲートがワード線にそれぞれ接続された第５トランジスタと、
    　一方のノードが前記第１ビット線と相補ビット線対を構成する第２ビット線に、他方のノードが前記第２ノードに、ゲートが前記ワード線にそれぞれ接続された第６トランジスタと
    　を備え、
    　前記第１～第６トランジスタは、
    　　第１方向に延びている第１～第６ナノシートと、
    　　前記第１～第６ナノシートの、前記第１方向と垂直をなす第２方向、ならびに、前記第１および第２方向と垂直をなす第３方向をそれぞれ囲っている第１～第６ゲート配線と
    　をそれぞれ備え、
    　前記第１、第３および第６ナノシートは、前記第２方向において、前記第６、第１、第３ナノシートの順に、並んで形成されており、
    　前記第２、第４および第５ナノシートは、前記第２方向において、前記第４、第２、第５ナノシートの順に、並んで形成されており、
    　前記第１～第６ナノシートは、前記第２方向におけるいずれか一方の側の面が、前記第１～第６ゲート配線からそれぞれ露出しており、
    　前記第１ナノシートは、前記第２方向において、前記第２ナノシートに対向する側である第１側の面が、前記第１ゲート配線から露出しており、
    　前記第２ナノシートは、前記第２方向において、前記第１ナノシートに対向する側である第２側の面が、前記第２ゲート配線から露出しており、
    　前記第１～第６トランジスタよりも下層において、平面視で前記第１ナノシートの前記第２側において前記第１方向に延びており、前記第１電圧または前記第２電圧を供給する第１電源配線が形成されており、
    　前記第１～第６トランジスタよりも下層において、平面視で前記第２ナノシートの前記第２側において前記第１方向に延びており、前記第１電圧または前記第２電圧を供給する第２電源配線が形成されている
    　ことを特徴とする半導体記憶装置。
  12. 　請求項１１記載の半導体記憶装置において、
    　前記１ポートＳＲＡＭセルは、
    　　前記第１方向に延びており、前記第１ビット線となる、第１配線と、
    　　前記第１方向に延びており、前記第２ビット線となる、第２配線と
    　をさらに備え、
    　　前記第１および第２配線は、前記第１～第６トランジスタよりも上層の同じ第１配線層に形成されており、
    　　前記第１および第２配線の少なくとも一方は、前記第１配線層に形成された配線のうち前記第２方向の幅が最小となる配線よりも、前記第２方向の幅が広い
    　ことを特徴とする半導体記憶装置。
  13. 　請求項１１記載の半導体記憶装置において、
    　前記１ポートＳＲＡＭセルは、
    　　前記第２方向に延びており、前記第２電圧を供給する第３配線と、
    　　前記第２方向に延びており、前記第２電圧を供給する第４配線と、
    　　前記第２方向に延びており、前記ワード線となる第５配線と
    　をさらに備え、
    　　前記第３～第５配線は、前記第１～第６トランジスタよりも上層の第２配線層に形成されており、
    　　前記第５配線は、平面視において、前記第３配線と前記第４配線の間に形成されていることを特徴とする半導体記憶装置。
  14. 　請求項１１記載の半導体記憶装置において、
    　前記第４ナノシートは、前記第１側の面が、前記第４ゲート配線から露出しており、
    　前記第３ナノシートは、前記第２側の面が、前記第３ゲート配線から露出しており、
    　前記第１電源配線は、平面視において、前記第２ナノシートと前記第４ナノシートの間に形成されており、
    　前記第２電源配線は、平面視において、前記第１ナノシートと前記第３ナノシートの間に形成されている
    　ことを特徴とする半導体記憶装置。
  15. 　請求項１４記載の半導体記憶装置において、
    　前記第３～第６トランジスタは、前記第１方向に延びている第７～第１０ナノシートをそれぞれさらに備え、
    　前記第３～第６ゲート配線は、前記第７～第１０ナノシートの、前記第２方向および第３方向をそれぞれ囲っており、
    　前記第１、第３、第６、第７および第１０ナノシートは、前記第２方向において、前記第１０、第６、第１、第３、第７ナノシートの順に並んで形成されており、
    　前記第２、第４、第５、第８および第９ナノシートは、前記第２方向において、前記第８、第４、第２、第５、第９ナノシートの順に並んで形成されており、
    　前記第１～第６トランジスタよりも下層において、平面視で前記第８および第１０ナノシートの前記第１側において前記第１方向に延びており、前記第２電圧を供給する第３電源配線が形成されており、
    　前記第１～第６トランジスタよりも下層において、平面視で前記第７および第９ナノシートの前記第２側において前記第１方向に延びており、前記第２電圧を供給する第４電源配線が形成されており、
    　前記第６、第７および第９ナノシートは、前記第１側の面が、前記第６、第３、第５ゲート配線からそれぞれ露出しており、
    　前記第５、第８および第１０ナノシートは、前記第２側の面が、前記第５、第４、第６ゲート配線からそれぞれ露出している
    　ことを特徴とする半導体記憶装置。
  16. 　請求項１５記載の半導体記憶装置において、
    　前記第８および第１０ナノシートは、前記１ポートＳＲＡＭセルの、前記第１側のセル境界に近接して形成されており、
    　前記第７および第９ナノシートは、前記１ポートＳＲＡＭセルの、前記第２側のセル境界に近接して形成されており、
    　前記第３電源配線は、平面視において、前記１ポートＳＲＡＭセルの、前記第１側のセル境界に形成されており、
    　前記第４電源配線は、平面視において、前記１ポートＳＲＡＭセルの、前記第２側のセル境界に形成されている
    　ことを特徴とする半導体記憶装置。
  17. 　請求項１５記載の半導体記憶装置において、
    　前記第３～第６トランジスタは、前記第１方向に延びている第１１～第１４ナノシートをそれぞれさらに備え、
    　前記第３～第６ゲート配線は、前記第１１～第１４ナノシートの、前記第２方向および第３方向をそれぞれ囲っており、
    　前記第１、第３、第６、第７、第１０、第１１および第１４ナノシートは、前記第２方向において、前記第１４、第１０、第６、第１、第３、第７、第１１ナノシートの順に並んで形成されており、
    　前記第２、第４、第５、第８、第９、第１２および第１３ナノシートは、前記第２方向において、前記第１２、第８、第４、第２、第５、第９、第１３ナノシートの順に並んで形成されており、
    　前記第３電源配線は、平面視において、前記第８ナノシートと前記第１２ナノシートの間、および、前記第１０ナノシートおよび前記第１４ナノシートの間に形成されており、
    　前記第４電源配線は、平面視において、前記第７ナノシートと前記第１１ナノシートの間、および、前記第９ナノシートと前記第１３ナノシートの間に形成されており、
    　前記第１２および第１４ナノシートは、前記第１側の面が、前記第４および第６ゲート配線からそれぞれ露出しており、
    　前記第１１および第１３ナノシートは、前記第２側の面が、前記第３および第５ゲート配線からそれぞれ露出している
    　ことを特徴とする半導体記憶装置。
  18. 　請求項１４記載の半導体記憶装置において、
    　前記第３トランジスタは、前記第１方向に延びている第７および第８ナノシートをさらに備え、
    　前記第４トランジスタは、前記第１方向に延びている第９および第１０ナノシートをさらに備え、
    　前記第５トランジスタは、前記第１方向に延びている第１１ナノシートをさらに備え、
    　前記第６トランジスタは、前記第１方向に延びている第１２ナノシートをさらに備え、
    　前記第３ゲート配線は、前記第７および第８ナノシートの、前記第２方向および第３方向を囲っており、
    　前記第４ゲート配線は、前記第９および第１０ナノシートの、前記第２方向および第３方向を囲っており、
    　前記第５ゲート配線は、前記第１１ナノシートの、前記第２方向および第３方向を囲っており、
    　前記第６ゲート配線は、前記第１２ナノシートの、前記第２方向および第３方向を囲っており、
    　前記第１、第３、第６、第７、第８および第１２ナノシートは、前記第２方向において、前記第１２、第６、第１、第３、第７、第８ナノシートの順に並んで形成されており、
    　前記第２、第４、第５、第９、第１０および第１１ナノシートは、前記第２方向において、前記第１０、第９、第４、第２、第５、第１１ナノシートの順に並んで形成されており、
    　前記第１～第６トランジスタよりも下層において、前記第６ナノシートと前記第１２ナノシートの間、および、前記第９ナノシートと前記第１０ナノシートの間において前記第１方向に延びており、かつ、前記第２電圧を供給する第３電源配線が形成されており、
    　前記第１～第６トランジスタよりも下層において、前記第５ナノシートと前記第１１ナノシートの間、および、前記第７ナノシートと前記第８ナノシートの間において前記第１方向に延びており、かつ、前記第２電圧を供給する第４電源配線が形成されており、
    　前記第５、第７、第１０および第１２ナノシートは、前記第１側の面が、前記第５、第３、第４および第６ゲート配線からそれぞれ露出しており、
    　前記第６、第８、第９および第１１ナノシートは、前記第２側の面が、前記第６、第３、第４および第５ゲート配線からそれぞれ露出している
    　ことを特徴とする半導体記憶装置。
  19. 　１ポートＳＲＡＭセルを含む半導体記憶装置であって、
    　前記１ポートＳＲＡＭセルは、
    　一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、
    　一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、
    　一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、
    　一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、
    　一方のノードが第１ビット線に、他方のノードが前記第１ノードに、ゲートがワード線にそれぞれ接続された第５トランジスタと、
    　一方のノードが前記第１ビット線と相補ビット線対を構成する第２ビット線に、他方のノードが前記第２ノードに、ゲートが前記ワード線にそれぞれ接続された第６トランジスタと、
    　を備え、
    　前記第１および第２トランジスタは、
    　　第１方向に延びている第１および第２ナノシートと、
    　　前記第１および第２ナノシートの、前記第１方向と垂直をなす第２方向、ならびに、前記第１および第２方向と垂直をなす第３方向をそれぞれ囲っている第１および第２ゲート配線と
    　をそれぞれ備え、
    　前記第３～第６トランジスタは、
    　　前記第１方向に延びている複数の第３～第６ナノシートと、
    　　前記複数の第３～第６ナノシートの、前記第２および第３方向をそれぞれ囲っている第３～第６ゲート配線と
    　をそれぞれ備え、
    　前記第１ナノシート、前記複数の第３ナノシートおよび前記複数の第６ナノシートは、前記第２方向において、前記複数の第６ナノシート、前記第１ナノシート、前記複数の第３ナノシートの順に、並んで形成されており、
    　前記第２ナノシート、前記複数の第４ナノシートおよび前記複数の第５ナノシートは、前記第２方向において、前記複数の第４ナノシート、前記第２ナノシート、前記複数の第５ナノシートの順に、並んで形成されており、
    　前記第１および第２ナノシートは、前記第２方向におけるいずれか一方の側の面が、前記第１および第２ゲート配線からそれぞれ露出しており、
    　前記複数の第３ナノシートは、それぞれ、前記第２方向におけるいずれか一方の側の面が、前記第３ゲート配線から露出しており、
    　前記複数の第４ナノシートは、それぞれ、前記第２方向におけるいずれか一方の側の面が、前記第４ゲート配線から露出しており、
    　前記複数の第５ナノシートは、それぞれ、前記第２方向におけるいずれか一方の側の面が、前記第５ゲート配線から露出しており、
    　前記複数の第６ナノシートは、それぞれ、前記第２方向におけるいずれか一方の側の面が、前記第６ゲート配線から露出しており、
    　前記第１～第６トランジスタよりも下層において、前記第１方向に延びており、かつ、前記第２電圧を供給する複数の電源配線が形成されており、
    　前記複数の第３ナノシートは、平面視において、前記第２方向における、前記第３ゲート配線から露出している側と反対の側に、前記複数の電源配線の少なくとも１つが形成されている第３ナノシートを含み、
    　前記複数の第４ナノシートは、平面視において、前記第２方向における、前記第４ゲート配線から露出している側と反対の側に、前記複数の電源配線の少なくとも１つが形成されている第４ナノシートを含み、
    　前記複数の第５ナノシートは、平面視において、前記第２方向における、前記第５ゲート配線から露出している側と反対の側に、前記複数の電源配線の少なくとも１つが形成されている第５ナノシートを含み、
    　前記複数の第６ナノシートは、平面視において、前記第２方向における、前記第６ゲート配線から露出している側と反対の側に、前記複数の電源配線の少なくとも１つが形成されている第６ナノシートを含む
    　ことを特徴とする半導体記憶装置。
  20. 　請求項１９記載の半導体記憶装置において、
    　前記第１および第２ナノシート、ならびに、前記複数の第３～第６ナノシートは、前記第２方向における幅が同じであることを特徴とする半導体記憶装置。
     
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