WO2021153169A1 - 半導体記憶装置 - Google Patents

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山上　由展
真一 森脇
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株式会社ソシオネクスト
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Abstract

ナノシート（２１～２４）は、Ｘ方向において、ナノシート（２１～２４）の順に、並んで形成されている。ナノシート（２５～２８）は、Ｘ方向において、ナノシート（２５～２８）の順に、並んで形成されている。ナノシート（２１，２３，２５，２７）は、Ｘ方向における第１側の面がゲート配線（３０，３３，３５，３６）からそれぞれ露出している。ナノシート（２２，２４，２６，２８）は、Ｘ方向における第２側の面がゲート配線（３３，３４，３６，３９）からそれぞれ露出している。

Description

半導体記憶装置
　本開示は、ナノシートＦＥＴ（Field Effect Transistor）を備えた半導体記憶装置に関し、特にナノシートＦＥＴを用いた２ポートＳＲＡＭ（Static Random Access Memory）セル（以下、適宜、単にセルともいう）のレイアウト構造に関する。
　ＳＲＡＭは半導体集積回路において広く用いられている。ＳＲＡＭには書き込み用ポートと読み出し用ポートが１つずつ備えられた２ポートＳＲＡＭが存在する（例えば、特許文献１）。
　また、ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。立体構造トランジスタの１つとしてナノシートＦＥＴ（ナノワイヤＦＥＴ）が注目されている。
　ナノシートＦＥＴのうち、ゲート電極をフォーク形状としたフォークシート(fork sheet)トランジスタが提唱されている。非特許文献１には、フォークシートトランジスタを用いたＳＲＡＭメモリセルのレイアウトが開示されており、半導体記憶装置の小面積化を実現している。
米国特許第９６４６９７３号（図１）
P. Weckx et al., "Stacked nanosheet fork architecture for SRAM design and device co-optimization toward 3nm", 2017 IEEE International Electron Devices Meeting (IEDM), December 2017, IEDM17-505～508 P. Weckx et al., "Novel forksheet device architecture as ultimate logic scaling device towards 2nm", 2019 IEEE International Electron Devices Meeting (IEDM), December 2019, IEDM19-871～874
　本明細書では、ゲート電極をフォーク形状としたナノシートＦＥＴを、従来技術にならってフォークシートトランジスタと呼称する。
　しかし、これまでに、フォークシートトランジスタを用いた２ポートＳＲＡＭセルのレイアウトに関して、具体的な検討はまだなされていない。
　本開示は、フォークシートトランジスタを用いた２ポートＳＲＡＭセルのレイアウト構造を提供することを目的とする。
　本開示の第１態様では、２ポートＳＲＡＭセルを含む半導体記憶装置であって、前記２ポートＳＲＡＭセルは、一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、一方のノードが第１ビット線に、他方のノードが前記第１ノードに、ゲートが第１ワード線にそれぞれ接続された第３トランジスタと、一方のノードが前記第１ビット線と第１相補ビット線対を構成する第２ビット線に、他方のノードが前記第２ノードに、ゲートが前記第１ワード線にそれぞれ接続された第４トランジスタと、一方のノードが第３ビット線に、他方のノードが前記第１ノードに、ゲートが第２ワード線にそれぞれ接続された第５トランジスタと、一方のノードが前記第３ビット線と第２相補ビット線対を構成する第４ビット線に、他方のノードが前記第２ノードに、ゲートが前記第２ワード線にそれぞれ接続された第６トランジスタと、一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第７トランジスタと、一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第８トランジスタとを備える。前記第１～第８トランジスタは、第１方向に延びている第１～第８ナノシートと、前記第１～第８ナノシートの、前記第１方向と垂直をなす第２方向、ならびに、前記第１および第２方向と垂直をなす第３方向をそれぞれ囲っている第１～第８ゲート配線とをそれぞれ備える。前記第２、第５、第６および第８ナノシートは、前記第２方向において、前記第５、第２、第８、第６ナノシートの順に、並んで形成されている。前記第１、第３、第４および第７ナノシートは、前記第２方向において、前記第３、第７、第１、第４ナノシートの順に、並んで形成されている。前記第２、第４、第６および第７ナノシートは、前記第２方向における一方の側である第１側の面が、前記第２、第４、第６および第７ゲート配線からそれぞれ露出している。前記第１、第３、第５および第８ナノシートは、前記第２方向における他方の側である第２側の面が、前記第１、第３、第５および第８ゲート配線からそれぞれ露出している。
　本開示によると、第１～第８トランジスタは、それぞれフォークシートトランジスタにより構成されている。これにより、フォークシートトランジスタを用いた２ポートＳＲＡＭセルが実現されている。
　また、第１側が、第７ナノシートの、第３ナノシートに対向する側であり、かつ、第６ナノシートの、第８ナノシートに対向する側である場合、第３および第７ナノシートは互いに対向する側の面が第３および第７ゲート配線からそれぞれ露出しており、第６および第８ナノシートは互いに対向する側の面が第６および第８ゲート配線からそれぞれ露出する。これにより、半導体記憶装置の小面積化を図ることができる。
　また、第１側が、第７ナノシートの、第１ナノシートに対向する側であり、かつ、第２ナノシートの、第８ナノシートに対向する側である場合、第１および第７ナノシートは互いに対向する側の面が第１および第７ゲート配線からそれぞれ露出しており、第２および第８ナノシートは互いに対向する側の面が第２および第８ゲート配線からそれぞれ露出する。これにより、半導体記憶装置の小面積化を図ることができる。
　したがって、フォークシートトランジスタを用いた２ポートＳＲＡＭセルを実現することができるとともに、半導体記憶装置の小面積化を図ることができる。
　本開示の第２態様では、２ポートＳＲＡＭセルを含む半導体記憶装置であって、前記２ポートＳＲＡＭセルは、一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、一方のノードが第１ビット線に、他方のノードが前記第１ノードに、ゲートが第１ワード線にそれぞれ接続された第３トランジスタと、一方のノードが前記第１ビット線と第１相補ビット線対を構成する第２ビット線に、他方のノードが前記第２ノードに、ゲートが前記第１ワード線にそれぞれ接続された第４トランジスタと、一方のノードが第３ビット線に、他方のノードが前記第１ノードに、ゲートが第２ワード線にそれぞれ接続された第５トランジスタと、一方のノードが前記第３ビット線と第２相補ビット線対を構成する第４ビット線に、他方のノードが前記第２ノードに、ゲートが前記第２ワード線にそれぞれ接続された第６トランジスタと、一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第７トランジスタと、一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第８トランジスタとを備える。前記第１～第６トランジスタは、第１方向に延びている第１～第６ナノシートと、前記第１～第６ナノシートの、前記第１方向と垂直をなす第２方向、ならびに、前記第１および第２方向と垂直をなす第３方向をそれぞれ囲っている第１～第６ゲート配線とをそれぞれ備える。前記第７トランジスタは、前記第１方向に延びている第７および第８ナノシートと、前記第７および第８ナノシートの、前記第２および第３方向をそれぞれ囲っている第７および第８ゲート配線とを備える。前記第８トランジスタは、前記第１方向に延びている第９および第１０ナノシートと、前記第９および第１０ナノシートの、前記第２および第３方向をそれぞれ囲っている第９および第１０ゲート配線とを備える。前記第２、第５、第６、第９および第１０ナノシートは、前記第２方向において、前記第５、第２、第９、第１０、第６ナノシートの順に、並んで形成されている。前記第１、第３、第４、第７および第８ナノシートは、前記第２方向において、前記第３、第７、第８、第１、第４ナノシートの順に、並んで形成されている。前記第１、第６、第７および第９ナノシートは、前記第２方向における一方の側である第１側の面が、前記第１、第６、第７および第９ゲート配線からそれぞれ露出している。前記第２、第３、第８および第１０ナノシートは、前記第２方向における他方の側である第２側の面が、前記第２、第３、第８および第１０ゲート配線からそれぞれ露出している。前記第４ナノシートは、前記第１側および前記第２側のいずれか一方の側の面が、第４ゲート配線から露出している。前記第５ナノシートは、前記第１側および前記第２側のいずれか一方の側の面が、第５ゲート配線から露出している。
　本開示によると、第１～第８トランジスタは、それぞれフォークシートトランジスタにより構成されている。これにより、フォークシートトランジスタを用いた２ポートＳＲＡＭセルが実現されている。
　また、第１側が、第９ナノシートの、第２ナノシートに対向する側であり、第６ナノシートの、第１０ナノシートに対向する側であり、第７ナノシートの、第３ナノシートに対向する側であり、かつ、第１ナノシートの、第８ナノシートに対向する側である場合、第２および第９ナノシートは互いに対向する側の面が第２および第９ゲート配線からそれぞれ露出しており、第６および第１０ナノシートは互いに対向する側の面が第６および第１０ゲート配線からそれぞれ露出しており、第３および第７ナノシートは互いに対向する側の面が第３および第７ゲート配線からそれぞれ露出しており、第１および第８ナノシートは互いに対向する側の面が第１および第８ゲート配線からそれぞれ露出する。これにより、半導体記憶装置の小面積化を図ることができる。
　また、第１側が、第８ナノシートの、前記第７ナノシートに対向する側であり、かつ、第１０ナノシートの、第９ナノシートに対向する側である場合、第７および第８ナノシートは互いに対向する側の面が第７および第８ゲート配線からそれぞれ露出しており、第９および第１０ナノシートは互いに対向する側の面が第９および第１０ゲート配線からそれぞれ露出する。これにより、半導体記憶装置の小面積化を図ることができる。
　したがって、フォークシートトランジスタを用いた２ポートＳＲＡＭセルを実現することができるとともに、半導体記憶装置の小面積化を図ることができる。
　本開示の第３態様では、２ポートＳＲＡＭセルを含む半導体記憶装置であって、前記２ポートＳＲＡＭセルは、一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、一方のノードが第１ビット線に、他方のノードが前記第１ノードに、ゲートが第１ワード線にそれぞれ接続された第３トランジスタと、一方のノードが前記第１ビット線と第１相補ビット線対を構成する第２ビット線に、他方のノードが前記第２ノードに、ゲートが前記第１ワード線にそれぞれ接続された第４トランジスタと、一方のノードが第３ビット線に、他方のノードが前記第１ノードに、ゲートが第２ワード線にそれぞれ接続された第５トランジスタと、一方のノードが前記第３ビット線と第２相補ビット線対を構成する第４ビット線に、他方のノードが前記第２ノードに、ゲートが前記第２ワード線にそれぞれ接続された第６トランジスタと、一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第７トランジスタと、一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第８トランジスタとを備える。前記第１～第６トランジスタは、第１方向に延びている第１～第６ナノシートと、前記第１～第６ナノシートの、前記第１方向と垂直をなす第２方向、ならびに、前記第１および第２方向と垂直をなす第３方向をそれぞれ囲っている第１～第６ゲート配線とをそれぞれ備える。前記第７トランジスタは、前記第１方向に延びている第７および第８ナノシートと、前記第７および第８ナノシートの、前記第２および第３方向をそれぞれ囲っている第７および第８ゲート配線とを備える。前記第８トランジスタは、前記第１方向に延びている第９および第１０ナノシートと、前記第９および第１０ナノシートの、前記第２および第３方向をそれぞれ囲っている第９および第１０ゲート配線とを備える。前記第２、第５、第６、第９および第１０ナノシートは、前記第２方向において、前記第６、第５、第２、第９、第１０ナノシートの順に、並んで形成されている。前記第１、第３、第４、第７および第８ナノシートは、前記第２方向において、前記第７、第８、第１、第４、第３ナノシートの順に、並んで形成されている。前記第２、第６、第８および第１０ナノシートは、前記第２方向における一方の側である第１側の面が、前記第２、第６、第８および第１０ゲート配線からそれぞれ露出している。前記第１、第３、第７および第９ナノシートは、前記第２方向における他方の側である第２側の面が、前記第１、第３、第７および第９ゲート配線からそれぞれ露出している。前記第４ナノシートは、前記第１側および前記第２側のいずれか一方の側の面が、第４ゲート配線から露出している。前記第５ナノシートは、前記第１側および前記第２側のいずれか一方の側の面が、第５ゲート配線から露出している。
　本開示によると、第１～第８トランジスタは、それぞれフォークシートトランジスタにより構成されている。これにより、フォークシートトランジスタを用いた２ポートＳＲＡＭセルが実現されている。
　また、第１側が、第１０ナノシートの、第９ナノシートに対向する側であり、かつ、第８ナノシートの、第７ナノシートに対向する側である場合、第９および第１０ナノシートは互いに対向する側の面が第９および第１０ゲート配線からそれぞれ露出しており、第７および第８ナノシートは互いに対向する側の面が第７および第８ゲート配線からそれぞれ露出する。これにより、半導体記憶装置の小面積化を図ることができる。
　また、第１側が、第２ナノシートの、第９ナノシートに対向する側であり、かつ、第８ナノシートの、第１ナノシートに対向する側である場合、第２および第９ナノシートは互いに対向する側の面が第２および第９ゲート配線からそれぞれ露出しており、第１および第８ナノシートは互いに対向する側の面が第１および第８ゲート配線からそれぞれ露出する。これにより、半導体記憶装置の小面積化を図ることができる。
　したがって、フォークシートトランジスタを用いた２ポートＳＲＡＭセルを実現することができるとともに、半導体記憶装置の小面積化を図ることができる。
　本開示の第４態様では、２ポートＳＲＡＭセルを含む半導体記憶装置であって、前記２ポートＳＲＡＭセルは、一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、一方のノードが第１ビット線に、他方のノードが前記第１ノードに、ゲートが第１ワード線にそれぞれ接続された第３トランジスタと、一方のノードが前記第１ビット線と第１相補ビット線対を構成する第２ビット線に、他方のノードが前記第２ノードに、ゲートが前記第１ワード線にそれぞれ接続された第４トランジスタと、一方のノードが第３ビット線に、他方のノードが前記第１ノードに、ゲートが第２ワード線にそれぞれ接続された第５トランジスタと、一方のノードが前記第３ビット線と第２相補ビット線対を構成する第４ビット線に、他方のノードが前記第２ノードに、ゲートが前記第２ワード線にそれぞれ接続された第６トランジスタと、一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第７トランジスタと、一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第８トランジスタとを備える。前記第１～第６トランジスタは、第１方向に延びている第１～第６ナノシートと、前記第１～第６ナノシートの、前記第１方向と垂直をなす第２方向、ならびに、前記第１および第２方向と垂直をなす第３方向をそれぞれ囲っている第１～第６ゲート配線とをそれぞれ備える。前記第７トランジスタは、前記第１方向に延びている第７および第８ナノシートと、前記第７および第８ナノシートの、前記第２および第３方向をそれぞれ囲っている第７および第８ゲート配線とを備える。前記第８トランジスタは、前記第１方向に延びている第９および第１０ナノシートと、前記第９および第１０ナノシートの、前記第２および第３方向をそれぞれ囲っている第９および第１０ゲート配線とを備える。前記第２、第３、第５、第９および第１０ナノシートは、前記第２方向において、前記第５、第３、第２、第９、第１０ナノシートの順に、並んで形成されている。前記第１、第４、第６、第７および第８ナノシートは、前記第２方向において、前記第７、第８、第１、第６、第４ナノシートの順に、並んで形成されている。前記第１、第５、第６、第７および第９ナノシートは、前記第２方向における一方の側である第１側の面が、前記第１、第５、第６、第７および第９ゲート配線からそれぞれ露出している。前記第２、第３、第４、第８および第１０ナノシートは、前記第２方向における他方の側である第２側の面が、前記第２、第３、第４、第８および第１０ゲート配線からそれぞれ露出している。
　本開示によると、第１～第８トランジスタは、それぞれフォークシートトランジスタにより構成されている。これにより、フォークシートトランジスタを用いた２ポートＳＲＡＭセルが実現されている。
　また、第１側が、第９ナノシートの、第２ナノシートに対向する側であり、かつ、第１ナノシートの、第８ナノシートに対向する側である場合、第２および第９ナノシートは互いに対向する側の面が第２および第９ゲート配線からそれぞれ露出しており、第１および第８ナノシートは互いに対向する側の面が第１および第８ゲート配線からそれぞれ露出する。これにより、半導体記憶装置の小面積化を図ることができる。
　また、第１側が、第５ナノシートの、第３ナノシートに対向する側であり、第９ナノシートの、第１０ナノシートに対向する側であり、第７ナノシートの、第８ナノシートに対向する側であり、かつ、第６ナノシートの、第４ナノシートに対向する側である場合、第３および第５ナノシートは互いに対向する側の面が第３および第５ゲート配線からそれぞれ露出しており、第９および第１０ナノシートは互いに対向する側の面が第９および第１０ゲート配線からそれぞれ露出しており、第７および第８ナノシートは互いに対向する側の面が第７および第８ゲート配線からそれぞれ露出しており、第４および第６ナノシートは互いに対向する側の面が第４および第６ゲート配線からそれぞれ露出する。これにより、半導体記憶装置の小面積化を図ることができる。
　したがって、フォークシートトランジスタを用いた２ポートＳＲＡＭセルを実現することができるとともに、半導体記憶装置の小面積化を図ることができる。
　本開示によると、フォークシートトランジスタを用いた２ポートＳＲＡＭセルを実現することができるとともに、半導体記憶装置の小面積化を図ることができる。
第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の例を示す平面図。 第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の例を示す断面図。 第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の例を示す断面図。 第１実施形態に係る２ポートＳＲＡＭセルの構成を示す回路図。 第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す断面図。 第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の例を示す平面図。 第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第３実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の例を示す平面図。 第３実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 フォークシートＦＥＴの基本構造を示す図。
　以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積記憶装置は複数のＳＲＡＭセル（本明細書では、適宜、単にセルという）を備えており、この複数のＳＲＡＭセルのうち少なくとも一部は、ナノシートＦＥＴ（ナノワイヤＦＥＴ）のうち、ゲート電極をフォーク形状としたフォークシートトランジスタを備えるものとする。ナノシートＦＥＴとは、電流が流れる薄いシート（ナノシート）を用いたＦＥＴである。ナノシートは例えばシリコンによって形成されている。そして、半導体集積回路装置において、ナノシートＦＥＴの一部は、ゲート電極をフォーク形状としたフォークシートＦＥＴであるものとする。
　また、本開示では、ナノシートの両端に形成されており、ナノシートＦＥＴのソースまたはドレインとなる端子を構成する半導体層部のことを「パッド」という。また、以下の説明では、図１等の平面図において、図面縦方向をＹ方向（第１方向に相当）、図面横方向をＸ方向（第２方向に相当）、基板面に垂直な方向をＺ方向（第３方向に相当）としている。
　（フォークシートの構造）
　図１８はフォークシートＦＥＴの基本構造を示す図であり、（ａ）は平面図、（ｂ）は（ａ）の線Ｙ－Ｙ’における断面図である。図１８の基本構造では、２つのトランジスタＴＲ１，ＴＲ２が、Ｙ方向において間隔Ｓを空けて並べて配置されている。トランジスタＴＲ１のゲートとなるゲート配線５３１と、トランジスタＴＲ２のゲートとなるゲート配線５３２は、ともにＹ方向に延びており、かつ、Ｘ方向において同じ位置に配置されている。
　トランジスタＴＲ１のチャネル領域となるチャネル部５２１と、トランジスタＴＲ２のチャネル領域となるチャネル部５２６は、ナノシートで構成されている。図１８では、チャネル部５２１，５２６はそれぞれ、平面視で重なる３枚のシート構造からなるナノシートによって構成されている。チャネル部５２１のＸ方向における両側に、トランジスタＴＲ１のソース領域またはドレイン領域となるパッド５２２ａ，５２２ｂが形成されている。チャネル部５２６のＸ方向における両側に、トランジスタＴＲ２のソース領域またはドレイン領域となるパッド５２７ａ，５２７ｂが形成されている。パッド５２２ａ，５２２ｂは、チャネル部５２１を構成するナノシートからのエピタキシャル成長によって、形成される。パッド５２７ａ，５２７ｂは、チャネル部５２６を構成するナノシートからのエピタキシャル成長によって、形成される。
　ゲート配線５３１は、ナノシートで構成されたチャネル部５２１のＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ただし、チャネル部５２１を構成するナノシートは、Ｙ方向におけるトランジスタＴＲ２の側の面が、ゲート配線５３１によって覆われておらず、ゲート配線５３１から露出している。すなわち、図１８（ｂ）の断面図では、ゲート配線５３１は、チャネル部５２１を構成するナノシートの図面右側は覆っておらず、図面上側、左側および下側を覆っている。ゲート配線５３１は、チャネル部５２１を構成するナノシートに対して、Ｙ方向におけるトランジスタＴＲ２の反対側に長さＯＬだけオーバーラップしている。
　ゲート配線５３２は、ナノシートで構成されたチャネル部５２６のＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ただし、チャネル部５２６を構成するナノシートは、Ｙ方向におけるトランジスタＴＲ１の側の面は、ゲート配線５３２によって覆われておらず、ゲート配線５３２から露出している。すなわち、図１８（ｂ）の断面図では、ゲート配線５３２は、チャネル部５２６を構成するナノシートの図面左側は覆っておらず、図面上側、右側および下側を覆っている。ゲート配線５３２は、チャネル部５２６を構成するナノシートに対して、Ｙ方向におけるトランジスタＴＲ１の反対側に長さＯＬだけオーバーラップしている。
　各ナノシートの幅（Ｙ方向におけるサイズ）をＷ、高さ（Ｚ方向のサイズ）をＨとすると、ゲート実効幅Ｗｅｆｆは、
　Ｗｅｆｆ＝２×Ｗ+Ｈ
となる。トランジスタＴＲ１，ＴＲ２のチャネル部５２１，５２６は３枚のナノシートによって構成されているので、トランジスタＴＲ１，ＴＲ２のゲート実効幅は、
　３×（２×Ｗ＋Ｈ）
となる。
　図１８の構造によると、ゲート配線５３１は、チャネル部５２１を構成するナノシートに対して、Ｙ方向におけるトランジスタＴＲ２の側にオーバーラップしていない。また、ゲート配線５３２は、チャネル部５２６を構成するナノシートに対して、Ｙ方向におけるトランジスタＴＲ１の側にオーバーラップしていない。これにより、トランジスタＴＲ１，ＴＲ２をより近づけることが可能になり、小面積化が実現できる。
　なお、トランジスタのチャネル部を構成するナノシートの枚数は、３枚に限られるものではない。すなわち、ナノシートは、１枚のシート構造からなるものであってよいし、平面視で重なる複数枚のシート構造からなるものであってもよい。また、図１８（ｂ）では、ナノシートの断面形状は長方形として図示しているが、これに限られるものではなく、ナノシートの断面形状は、例えば、正方形、円形、楕円形等であってもよい。
　また、半導体集積回路装置内には、フォークシートＦＥＴと、ゲート配線がナノシートの全周囲を囲んでいるナノシートＦＥＴとが、混在していてもかまわない。
　本明細書では、「ＶＤＤ」「ＶＳＳ」は、電源電圧または電源自体を示す。また、本明細書において、「同一配線幅」等のように、幅等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。
　また、本明細書では、ナノシートの両端に形成され、トランジスタのソースまたはドレインとなる端子を構成する半導体層部のことを「パッド」という。
　また、以降の実施形態における平面図および断面図においては、各絶縁膜等の記載は省略することがある。また、以降の実施形態における平面図および断面図については、ナノシートおよびその両側のパッドを、簡易化した直線状の形状で記載することがある。また、本明細書において、「同一サイズ」等のように、サイズ等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。
　また、本明細書では、トランジスタのソースおよびドレインのことを、適宜、トランジスタの「ノード」と称する。すなわち、トランジスタの一方のノードとは、トランジスタのソースまたはドレインのことを指し、トランジスタの両方のノードとは、トランジスタのソースおよびドレインのことを指す。
　また、以下の実施形態およびその変形例において、同様の部材等については、同じ符号を付して説明を省略することがある。
　（第１実施形態）
　図１～図３は第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の例を示す図であり、図１（ａ），（ｂ）は平面図、図２（ａ）～（ｃ）および図３（ａ），（ｂ）は平面視横方向における断面図である。具体的には、図１（ａ）は、Ｍ１，Ｍ２配線層である、セル上部を示し、図１（ｂ）はＭ１，Ｍ２配線層よりも下層であり、ナノシートＦＥＴを含む部分である、セル下部を示す。図２（ａ）は線Ｘ１－Ｘ１’の断面、図２（ｂ）は線Ｘ２－Ｘ２’の断面、図２（ｃ）は線Ｘ３－Ｘ３’の断面、図３（ａ）は線Ｘ４－Ｘ４’の断面、図３（ｂ）は線Ｘ５－Ｘ５’の断面である。
　図４は第１実施形態に係る２ポートＳＲＡＭセルの構成を示す回路図である。図４に示すように、本実施形態に係る２ポートＳＲＡＭセルには、ロードトランジスタＰＵ１，ＰＵ２と、ドライブトランジスタＰＤ１，ＰＤ２と、アクセストランジスタＰＧ１～ＰＧ４とにより構成される２ポートＳＲＡＭセル回路が構成されている。ロードトランジスタＰＵ１，ＰＵ２は、Ｐ型ＦＥＴであり、ドライブトランジスタＰＤ１，ＰＤ２およびアクセストランジスタＰＧ１～ＰＧ４は、Ｎ型ＦＥＴである。
　ロードトランジスタＰＵ１は、電源ＶＤＤと第１ノードＮＡとの間に設けられており、ドライブトランジスタＰＤ１は、第１ノードＮＡと電源ＶＳＳとの間に設けられている。ロードトランジスタＰＵ１およびドライブトランジスタＰＤ１は、ゲートが第２ノードＮＢに接続されており、インバータＩＮＶ１を構成している。ロードトランジスタＰＵ２は、電源ＶＤＤと第２ノードＮＢとの間に設けられており、ドライブトランジスタＰＤ２は、第２ノードＮＢと電源ＶＳＳとの間に設けられている。ロードトランジスタＰＵ２およびドライブトランジスタＰＤ２は、ゲートが第１ノードＮＡに接続されており、インバータＩＮＶ２を構成している。すなわち、一方のインバータの出力は他方のインバータの入力に接続されており、これにより、ラッチが構成されている。
　アクセストランジスタＰＧ１は、第１ビット線ＢＬＡと第１ノードＮＡとの間に設けられており、ゲートが第１ワード線ＷＬＡに接続されている。アクセストランジスタＰＧ２は、第２ビット線ＢＬＡＸと第２ノードＮＢとの間に設けられており、ゲートが第１ワード線ＷＬＡに接続されている。アクセストランジスタＰＧ３は、第３ビット線ＢＬＢと第１ノードＮＡとの間に設けられており、ゲートが第２ワード線ＷＬＢに接続されている。アクセストランジスタＰＧ４は、第４ビット線ＢＬＢＸと第２ノードＮＢとの間に設けられており、ゲートが第２ワード線ＷＬＢに接続されている。なお、第１および第２ビット線ＢＬＡ，ＢＬＡＸは、第１相補ビット線対を構成し、第３および第４ビット線ＢＬＢ，ＢＬＢＸは、第２相補ビット線対を構成する。
　２ポートＳＲＡＭセル回路では、第１相補ビット線対を構成する第１および第２ビット線ＢＬＡ，ＢＬＡＸを、ハイレベルおよびローレベルにそれぞれ駆動し、第１ワード線ＷＬＡをハイレベルに駆動すると、第１ノードＮＡにハイレベルが書き込まれ、第２ノードＮＢにローレベルが書き込まれる。一方、第１および第２ビット線ＢＬＡ，ＢＬＡＸを、ローレベルおよびハイレベルにそれぞれ駆動し、第１ワード線ＷＬＡをハイレベルに駆動すると、第１ノードＮＡにローレベルが書き込まれ、第２ノードＮＢにハイレベルが書き込まれる。そして、第１および第２ノードＮＡ，ＮＢにデータがそれぞれ書き込まれている状態で、第１ワード線ＷＬＡをローレベルに駆動すると、ラッチ状態が確定し、第１および第２ノードＮＡ，ＮＢに書き込まれているデータが保持される。
　また、第１および第２ビット線ＢＬＡ，ＢＬＡＸを予めハイレベルにプリチャージしておき、第１ワード線ＷＬＡをハイレベルに駆動すると、第１および第２ノードＮＡ，ＮＢに書き込まれたデータに応じて第１および第２ビット線ＢＬＡ，ＢＬＡＸの状態が確定するため、ＳＲＡＭセルからのデータの読み出しを行うことができる。具体的に、第１ノードＮＡがハイレベルであり、第２ノードＮＢがローレベルであれば、第１ビット線ＢＬＡはハイレベルを保持し、第２ビット線ＢＬＡＸはローレベルにディスチャージされる。一方、第１ノードＮＡがローレベルであり、第２ノードＮＢがハイレベルであれば、第１ビット線ＢＬＡはローレベルにディスチャージされ、第２ビット線ＢＬＡＸはハイレベルを保持する。
　また、第２相補ビット線対を構成する第３および第４ビット線ＢＬＢ，ＢＬＢＸを、ハイレベルおよびローレベルにそれぞれ駆動し、第２ワード線ＷＬＢをハイレベルに駆動すると、第１ノードＮＡにハイレベルが書き込まれ、第２ノードＮＢにローレベルが書き込まれる。一方、第３および第４ビット線ＢＬＢ，ＢＬＢＸを、ローレベルおよびハイレベルにそれぞれ駆動し、第２ワード線ＷＬＢをハイレベルに駆動すると、第１ノードＮＡにローレベルが書き込まれ、第２ノードＮＢにハイレベルが書き込まれる。そして、第１および第２ノードＮＡ，ＮＢにデータがそれぞれ書き込まれている状態で、第２ワード線ＷＬＢをローレベルに駆動すると、ラッチ状態が確定し、第１および第２ノードＮＡ，ＮＢに書き込まれているデータが保持される。
　また、第３および第４ビット線ＢＬＢ，ＢＬＢＸを予めハイレベルにプリチャージしておき、第２ワード線ＷＬＢをハイレベルに駆動すると、第１および第２ノードＮＡ，ＮＢに書き込まれたデータに応じて第３および第４ビット線ＢＬＢ，ＢＬＢＸの状態が確定するため、ＳＲＡＭセルからのデータの読み出しを行うことができる。具体的に、第１ノードＮＡがハイレベルであり、第２ノードＮＢがローレベルであれば、第３ビット線ＢＬＢはハイレベルを保持し、第４ビット線ＢＬＢＸはローレベルにディスチャージされる。一方、第１ノードＮＡがローレベルであり、第２ノードＮＢがハイレベルであれば、第３ビット線ＢＬＢはローレベルにディスチャージされ、第４ビット線ＢＬＢＸはハイレベルを保持する。
　以上に説明したように、２ポートＳＲＡＭセルは、第１および第２ビット線ＢＬＡ，ＢＬＡＸ、ならびに、第１ワード線ＷＬＡを制御することによって、ＳＲＡＭセルへのデータ書き込み動作、データ保持およびＳＲＡＭセルからのデータ読み出し機能を有する。また、２ポートＳＲＡＭセルは、第３および第４ビット線ＢＬＢ，ＢＬＢＸ、ならびに、第２ワード線ＷＬＢを制御することによって、ＳＲＡＭセルへのデータ書き込み動作、データ保持およびＳＲＡＭセルからのデータ読み出し機能を有する。
　なお、以下の説明では、図１等の平面図において縦横に走る実線、および、図２等の断面図において縦に走る実線は、設計時に部品配置を行うために用いるグリッドを示す。グリッドは、Ｘ方向において等間隔に配置されており、またＹ方向において等間隔に配置されている。なお、グリッド間隔は、Ｘ方向とＹ方向とにおいて同じであってもよいし異なっていてもよい。また、グリッド間隔は、層ごとに異なっていてもかまわない。さらに、各部品は必ずしもグリッド上に配置される必要はない。ただし、製造ばらつきを抑制する観点から、部品はグリッド上に配置される方が好ましい。
　また、図１等の平面図においてセルを取り囲むように表示された点線は、２ポートＳＲＡＭセルのセル枠（２ポートＳＲＡＭセルの外縁）を示す。２ポートＳＲＡＭセルは、セル枠が、Ｘ方向またはＹ方向に隣接するセルのセル枠と接するように配置される。
　また、図１等の平面図において、２ポートＳＲＡＭセルのＸ方向両側には、それぞれ、２ポートＳＲＡＭセルをＸ方向に反転したものが配置される。２ポートＳＲＡＭセルのＹ方向両側には、それぞれ、２ポートＳＲＡＭセルをＹ方向に反転したものが配置される。
　図１（ｂ）に示すように、Ｘ方向およびＹ方向に広がるナノシート（nanosheet）２１～２８が形成されている。ナノシート２１～２４は、Ｘ方向において、ナノシート２１～２４の順に、並んでいる。ナノシート２５～２８は、Ｘ方向において、ナノシート２５～２８の順に、並んでいる。また、ナノシート２１，２５は、Ｙ方向に並んで形成されている。ナノシート２４，２８は、Ｙ方向に並んで形成されている。
　ナノシート２１，２４，２５，２８のＸ方向の幅は、ナノシート２２，２７のＸ方向の幅の２倍となっている。ナノシート２３，２６のＸ方向の幅は、ナノシート２２，２７のＸ方向の幅の４倍となっている。
　また、ナノシート２１，２５は、図面左側のセル境界に近接して形成されている。ナノシート２４，２８は、図面右側のセル境界に近接して形成されている。
　ナノシート２１～２８が、アクセストランジスタＰＧ３、ロードトランジスタＰＵ２、ドライブトランジスタＰＤ２、アクセストランジスタＰＧ４，ＰＧ１、ドライブトランジスタＰＤ１、ロードトランジスタＰＵ１およびアクセストランジスタＰＧ２のチャネル部をそれぞれ構成する。
　ゲート配線（Gate）３０～３９は、Ｘ方向およびＺ方向に延びている。ゲート配線３０～３４はＸ方向に並んでいる。ゲート配線３５～３９はＸ方向に並んでいる。
　また、ゲート配線３０は、ナノシート２１と平面視で重なっている。ゲート配線３３は、ナノシート２２，２３と平面視で重なっている。ゲート配線３４は、ナノシート２４と平面視で重なっている。ゲート配線３５は、ナノシート２５と平面視で重なっている。ゲート配線３６は、ナノシート２６，２７と平面視で重なっている。ゲート配線３９は、ナノシート２８と平面視で重なっている。
　ゲート配線３０は、アクセストランジスタＰＧ３のゲートとなる。ゲート配線３３は、ロードトランジスタＰＵ２およびドライブトランジスタＰＤ２のゲートとなる。ゲート配線３４は、アクセストランジスタＰＧ４のゲートとなる。ゲート配線３５は、アクセストランジスタＰＧ１のゲートとなる。ゲート配線３６は、ドライブトランジスタＰＤ１およびロードトランジスタＰＵ１のゲートとなる。ゲート配線３９は、アクセストランジスタＰＧ２のゲートとなる。
　ゲート配線３２，３３は、Ｘ方向に延びるブリッジ部１０を介して、接続されている。ゲート配線３６，３７は、Ｘ方向に延びるブリッジ部１１を介して、接続されている。
　ナノシート２１の図面上端、ナノシート２１，２５の間、ナノシート２５の図面下端、ナノシート２６の図面上端、ナノシート２６の図面下端、ナノシート２３の図面上端、ナノシート２３の図面下端、ナノシート２４の図面上端、ナノシート２４，２８の間、およびナノシート２８の図面下端に、Ｎ型半導体がドーピングされたパッド４０１～４１０がそれぞれ形成されている。パッド４０１，４０２がアクセストランジスタＰＧ３のノードを構成する。パッド４０２，４０３がアクセストランジスタＰＧ１のノードを構成する。パッド４０４，４０５がドライブトランジスタＰＤ１のノードを構成する。パッド４０６，４０７がドライブトランジスタＰＤ２のノードを構成する。パッド４０８，４０９がアクセストランジスタＰＧ４のノードを構成する。パッド４０９，４１０がアクセストランジスタＰＧ２のノードを構成する。
　すなわち、ナノシート２１、ゲート配線３０およびパッド４０１，４０２によって、アクセストランジスタＰＧ３が構成される。ナノシート２３、ゲート配線３３およびパッド４０６，４０７によって、ドライブトランジスタＰＤ２が構成される。ナノシート２４、ゲート配線３４およびパッド４０８，４０９によって、アクセストランジスタＰＧ４が構成される。ナノシート２５、ゲート配線３５およびパッド４０２，４０３によって、アクセストランジスタＰＧ１が構成される。ナノシート２６、ゲート配線３６およびパッド４０４，４０５によって、ドライブトランジスタＰＤ１が構成される。ナノシート２８、ゲート配線３９およびパッド４０９，４１０によって、アクセストランジスタＰＧ２が構成される。
　ナノシート２２の図面上端、ナノシート２２の図面下端、ナノシート２７の図面上端、およびナノシート２７の図面下端に、Ｐ型半導体がドーピングされたパッド４１１～４１４がそれぞれ形成されている。パッド４１１，４１２がロードトランジスタＰＵ２のノードを構成する。パッド４１３，４１４がロードトランジスタＰＵ１のノードを構成する。
　すなわち、ナノシート２２、ゲート配線３３およびパッド４１１，４１２によって、ロードトランジスタＰＵ２が構成される。ナノシート２７、ゲート配線３６およびパッド４１３，４１４によって、ロードトランジスタＰＵ１が構成される。
　したがって、アクセストランジスタＰＧ３、ロードトランジスタＰＵ２、ドライブトランジスタＰＤ２およびアクセストランジスタＰＧ４がＸ方向に並んで形成されている。アクセストランジスタＰＧ１、ドライブトランジスタＰＤ１、ロードトランジスタＰＵ１およびアクセストランジスタＰＧ２がＸ方向に並んで形成されている。また、アクセストランジスタＰＧ３，ＰＧ１がＹ方向に並んで形成されている。アクセストランジスタＰＧ４，ＰＧ２がＹ方向に並んで形成されている。
　各トランジスタの上層のローカル配線層には、Ｘ方向に延びるローカル配線（LI：Local Interconnect）５０～５９が形成されている。ローカル配線５０はパッド４０１と接続されている。ローカル配線５１はパッド４１１と接続されている。ローカル配線５２はパッド４０６と接続されている。ローカル配線５３はパッド４０８と接続されている。ローカル配線５４はパッド４０２，４０４，４１３と接続されている。ローカル配線５５はパッド４１２，４０７，４０９と接続されている。ローカル配線５６はパッド４０３と接続されている。ローカル配線５７はパッド４０５と接続されている。ローカル配線５８はパッド４１４と接続されている。ローカル配線５９はパッド４１０と接続されている。
　また、ローカル配線５４は、シェアードコンタクト(Shared-contact)６１を介して、ゲート配線３２と接続されている。ローカル配線５５は、シェアードコンタクト６２を介して、ゲート配線３７と接続されている。なお、ゲート配線３２，３３、ブリッジ部１０、ローカル配線５４およびシェアードコンタクト６１が第１ノードＮＡに相当する。ゲート配線３６，３７、ブリッジ部１１、ローカル配線５５およびシェアードコンタクト６２が第２ノードＮＢに相当する。
　図１（ａ）に示すように、Ｍ１配線層には、セルの図面上下両端にかけてＹ方向に延びる配線７１ａ～７１ｇが形成されている。また、配線７１ｈ～７１ｋが形成されている。配線７１ａは、電源電圧ＶＤＤを供給する。配線７１ｂ，７１ｃは、電源電圧ＶＳＳを供給する。配線７１ｄ～７１ｇは、第１ビット線ＢＬＡ、第３ビット線ＢＬＢ、第２ビット線ＢＬＡＸおよび第４ビット線ＢＬＢＸにそれぞれ相当する。
　配線７１ａは、コンタクト（via）８１ａを介してローカル配線５１と接続されており、コンタクト８１ｂを介してローカル配線５８と接続されている。配線７１ｂは、コンタクト８１ｃを介して、ローカル配線５７と接続されている。配線７１ｃは、コンタクト８１ｄを介して、ローカル配線５２と接続されている。配線７１ｄは、コンタクト８１ｅを介して、ローカル配線５６と接続されている。配線７１ｅは、コンタクト８１ｆを介して、ローカル配線５０と接続されている。配線７１ｆは、コンタクト８１ｇを介して、ローカル配線５９と接続されている。配線７１ｇは、コンタクト８１ｈを介して、ローカル配線５３と接続されている。
　配線７１ｈは、コンタクト（Gate-contact）８２ａを介して、ゲート配線３０と接続されている。配線７１ｉは、コンタクト８２ｂを介して、ゲート配線３４と接続されている。配線７１ｊは、コンタクト８２ｃを介して、ゲート配線３５と接続されている。配線７１ｋは、コンタクト８２ｄを介して、ゲート配線３９と接続されている。
　Ｍ１配線層の上層であるＭ２配線層に、セルの図面左右両端にかけてＸ方向に延びる配線９１，９２が形成されている。配線９１が第２ワード線ＷＬＢに相当し、配線９２が第１ワード線ＷＬＡにそれぞれ相当する。
　配線９１は、コンタクト１０１を介して配線７１ｈと接続されており、コンタクト１０２を介して配線７１ｉと接続されている。配線９２は、コンタクト１０３を介して配線７１ｊと接続されており、コンタクト１０４を介して配線７１ｋと接続されている。
　図２（ｂ）および図３（ａ）に示すように、ナノシート２１～２８は、それぞれ、３枚のシート状の半導体（ナノシート）からなる。ナノシート２１～２８は、それぞれを構成するナノシートが、平面視で重なるように配置されており、Ｚ方向に離間して形成されている。すなわち、本実施形態に係る２ポートＳＲＡＭに構成されるナノシートＦＥＴは、それぞれ、３枚のナノシートを含む。
　また、ナノシート２１～２８は、それぞれ、Ｘ方向およびＺ方向における外周がゲート配線に囲われている。ここで、ナノシート２１～２８は、それぞれ、Ｘ方向およびＺ方向における外周の一部がゲート配線に覆われておらず、ゲート配線から露出している。
　具体的に、ナノシート２１，２３，２５，２７は、図面右側の面がゲート配線３０，３３，３５，３６にそれぞれ覆われておらず、ゲート配線３０，３３，３５，３６からそれぞれ露出している。ナノシート２２，２４，２６，２８は、図面左側の面がゲート配線３３，３４，３６，３９にそれぞれ覆われておらず、ゲート配線３３，３４，３６，３９からそれぞれ露出している。
　すなわち、ナノシート２３，２４は、Ｘ方向において、互いに対向する側の面がゲート配線３３，３４からそれぞれ露出している。ナノシート２５，２６は、Ｘ方向において、互いに対向する側の面がゲート配線３５，３６からそれぞれ露出している。
　また、ナノシート２２は、平面視において、ナノシート２７の図面右側上方に形成されている。すなわち、ナノシート２２，２７は、Ｘ方向において、互いに対向する側の面がゲート配線３３，３６からそれぞれ露出している。
　以上の構成により、ロードトランジスタＰＵ１は、パッド４１４が電源電圧ＶＤＤを供給する配線７１ａに、パッド４１３がローカル配線５４（第１ノードＮＡ）に、ゲート配線３６がシェアードコンタクト６２（第２ノードＮＢ）にそれぞれ接続されている。ロードトランジスタＰＵ２は、パッド４１１が電源電圧ＶＤＤを供給する配線７１ａに、パッド４１２がローカル配線５５（第２ノードＮＢ）に、ゲート配線３３がシェアードコンタクト６１（第１ノードＮＡ）にそれぞれ接続されている。ドライブトランジスタＰＤ１は、パッド４０４がローカル配線５４（第１ノードＮＡ）に、パッド４０５が電源電圧ＶＳＳを供給する配線７１ｂに、ゲート配線３６がシェアードコンタクト６２（第２ノードＮＢ）にそれぞれ接続されている。ドライブトランジスタＰＤ２は、パッド４０７がローカル配線５５（第２ノードＮＢ）に、パッド４０６が電源電圧ＶＳＳを供給する配線７１ｃに、ゲート配線３３がシェアードコンタクト６１（第１ノードＮＡ）にそれぞれ接続されている。アクセストランジスタＰＧ１は、パッド４０３が配線７１ｄ（第１ビット線ＢＬＡ）に、パッド４０２がローカル配線５４（第１ノードＮＡ）に、ゲート配線３５が配線９２（第１ワード線ＷＬＡ）にそれぞれ接続されている。アクセストランジスタＰＧ２は、パッド４１０が配線７１ｆ（第２ビット線ＢＬＡＸ）に、パッド４０９がローカル配線５５（第２ノードＮＢ）に、ゲート配線３９が配線９２（第１ワード線ＷＬＡ）にそれぞれ接続されている。アクセストランジスタＰＧ３は、パッド４０１が配線７１ｅ（第３ビット線ＢＬＢ）に、パッド４０２がローカル配線５４（第１ノードＮＡ）に、ゲート配線３０が配線９１（第２ワード線ＷＬＢ）にそれぞれ接続されている。アクセストランジスタＰＧ４は、パッド４０８が配線７１ｇ（第４ビット線ＢＬＢＸ）に、パッド４０９がローカル配線５５（第２ノードＮＢ）に、ゲート配線３４が配線９１（第２ワード線ＷＬＢ）にそれぞれ接続されている。
　ロードトランジスタＰＵ１，ＰＵ２、ドライブトランジスタＰＤ１，ＰＤ２およびアクセストランジスタＰＧ１～ＰＧ４は、Ｙ方向に延びているナノシート２７，２２，２６，２３，２５，２８，２１，２４と、Ｘ方向に延びているゲート配線３６，３３，３６，３３，３５，３９，３０，３４とをそれぞれ備える。ナノシート２１～２４は、Ｘ方向において、ナノシート２１～２４の順に、並んで形成されている。ナノシート２５～２８は、Ｘ方向において、ナノシート２５～２８の順に、並んで形成されている。ゲート配線３０，３４，３５，３９は、ナノシート２１，２４，２５，２８のＸ方向およびＺ方向の外周をそれぞれ囲っている。ゲート配線３３は、ナノシート２２，２３のＸ方向およびＺ方向の外周を囲っている。ゲート配線３６は、ナノシート２６，２７のＸ方向およびＺ方向の外周を囲っている。ナノシート２１，２３，２５，２７は、図面右側の面がゲート配線３０，３３，３５，３６からそれぞれ露出している。ナノシート２２，２４，２６，２８は、図面左側の面がゲート配線３３，３４，３６，３９からそれぞれ露出している。
　すなわち、ロードトランジスタＰＵ１，ＰＵ２、ドライブトランジスタＰＤ１，ＰＤ２およびアクセストランジスタＰＧ１～ＰＧ４は、それぞれフォークシートトランジスタにより構成されている。これにより、フォークシートトランジスタを用いた２ポートＳＲＡＭセルが実現されている。
　また、ナノシート２３，２４は、Ｘ方向において、互いに対向する側の面がゲート配線３３，３４からそれぞれ露出している。ナノシート２５，２６は、Ｘ方向において、互いに対向する側の面がゲート配線３５，３６からそれぞれ露出している。このため、ドライブトランジスタＰＤ２およびアクセストランジスタＰＧ４の間のＸ方向における距離ｄ１、ならびに、アクセストランジスタＰＧ１およびドライブトランジスタＰＤ１の間のＸ方向における距離ｄ１を小さくすることができる。これにより、半導体記憶装置の小面積化を図ることができる。
　したがって、フォークシートトランジスタを用いた２ポートＳＲＡＭセルを実現することができるとともに、半導体記憶装置の小面積化を図ることができる。
　また、ナノシート２２は、平面視において、ナノシート２７の図面右側上方に形成されている。すなわち、ナノシート２２，２７は、Ｘ方向において、互いに対向する側の面が、ゲート配線３３，３６からそれぞれ露出している。このため、ロードトランジスタＰＵ１，ＰＵ２の間のＸ方向における距離ｄ１を小さくすることができる。これにより、半導体記憶装置の小面積化を図ることができる。
　なお、図１の２ポートＳＲＡＭセルの図面左右両側に、Ｘ方向に反転させた２ポートＳＲＡＭセルが配置されるが、これに限られない。図１の２ポートＳＲＡＭセルの図面左右両側に、Ｘ方向に正転させた２ポートＳＲＡＭセルが配置されてもよい。
　また、図１では、ナノシート２１，２４，２５，２８のＸ方向の幅はナノシート２２，２７のＸ方向の幅の２倍であり、ナノシート２３，２６のＸ方向の幅はナノシート２２，２７のＸ方向の幅の４倍であるが、これに限られない。ナノシート２１～２８のそれぞれのＸ方向の幅（すなわち、各トランジスタのゲート幅）は、２ポートＳＲＡＭセル回路の動作安定性等を考慮して決定すればよい。
　また、シェアードコンタクト６１，６２は、ゲート配線とＭ１配線とを接続するコンタクト８２ａ～８２ｄと同じプロセス工程にて製造されてもよいし、異なるプロセス工程にて製造されてもよい。
　また、図１では、配線７１ｂが配線７１ｅの図面右側に配置されており、配線７１ｃが配線７１ｆの図面左側に配置されているが、これに限られない。配線７１ｂ，７１ｅの配置を入れ替えてもよいし、配線７１ｃ，７１ｆの配置を入れ替えてもよい。この場合、配線７１ｄ，７１ｅの間に配線７１ｂが配置され、配線７１ｆ，７１ｇの間に配線７１ｃが配置されることとなる。これにより、配線７１ｄ，７１ｅの間および配線７１ｆ，７１ｇの間のクロストーク、すなわち、第１ビット線ＢＬＡと第３ビット線ＢＬＢとの間および第２ビット線ＢＬＡＸと第４ビット線ＢＬＢＸとの間のクロストークを抑制することができる。
　また、配線７１ｄ，７１ｅをＸ方向に離間して配置してもよいし、配線７１ｆ，７１ｇをＸ方向に離間して配置してもよい。これにより、第１ビット線ＢＬＡと第３ビット線ＢＬＢとの間および第２ビット線ＢＬＡＸと第４ビット線ＢＬＢＸとの間のクロストークを抑制することができる。
　（変形例１）
　図５は第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図５（ａ）はセル上部を示し、図５（ｂ）はセル下部を示す。図５では、図１と比較すると、ドライブトランジスタＰＤ１，ＰＤ２が、それぞれ２つのナノシートＦＥＴで構成されている。具体的に、ドライブトランジスタＰＤ１は、トランジスタＰＤ１１，ＰＤ１２で構成されている。ドライブトランジスタＰＤ２は、トランジスタＰＤ２１，ＰＤ２２で構成されている。
　図５（ｂ）に示すように、Ｘ方向およびＹ方向に広がるナノシート２３ａ，２３ｂ，２６ａ，２６ｂが形成されている。ナノシート２６ａ，２６ｂ，２３ａ，２３ｂがトランジスタＰＤ１１，ＰＤ１２，ＰＤ２１，ＰＤ２２のチャネル部をそれぞれ構成する。
　ナノシート２１，２２，２３ａ，２３ｂ，２４は、Ｘ方向において、ナノシート２１，２２，２３ａ，２３ｂ，２４の順に、並んで形成されている。ナノシート２５，２６ａ，２６ｂ，２７，２８は、Ｘ方向において、ナノシート２５，２６ａ，２６ｂ，２７，２８の順に、並んで形成されている。
　ナノシート２３ａ，２３ｂ，２６ａ，２６ｂのＸ方向の幅は、ナノシート２２，２７のＸ方向の幅の２倍となっている。
　ゲート配線３２は、ナノシート２２と平面視で重なっている。ゲート配線３３は、ナノシート２３ａ，２３ｂと平面視で重なっている。ゲート配線３６は、ナノシート２６ａ，２６ｂと平面視で重なっている。ゲート配線３７は、ナノシート２７と平面視で重なっている。図５では、ゲート配線３２がロードトランジスタＰＵ２のゲートとなる。ゲート配線３３がトランジスタＰＤ２１，ＰＤ２２のゲートとなる。ゲート配線３６がトランジスタＰＤ１１，ＰＤ１２のゲートとなる。ゲート配線３７がロードトランジスタＰＵ１のゲートとなる。
　ナノシート２６ａの図面上端、ナノシート２６ａの図面下端、ナノシート２６ｂの図面上端、ナノシート２６ｂの図面下端、ナノシート２３ａの図面上端、ナノシート２３ａの図面下端、ナノシート２３ｂの図面上端、およびナノシート２３ｂの図面下端に、Ｎ型半導体がドーピングされたパッド４０４ａ，４０５ａ，４０４ｂ，４０５ｂ，４０６ａ，４０７ａ，４０６ｂ，４０７ｂが形成されている。パッド４０４ａ，４０５ａがトランジスタＰＤ１１のノードを構成する。パッド４０４ｂ，４０５ｂがトランジスタＰＤ１２のノードを構成する。パッド４０６ａ，４０７ａがトランジスタＰＤ２１のノードを構成する。パッド４０６ｂ，４０７ｂがトランジスタＰＤ２２のノードを構成する。
　すなわち、図５では、ナノシート２６ａ、ゲート配線３６およびパッド４０４ａ，４０５ａによって、トランジスタＰＤ１１が構成される。ナノシート２６ｂ、ゲート配線３６およびパッド４０４ｂ，４０５ｂによって、トランジスタＰＤ１２が構成される。ナノシート２３ａ、ゲート配線３３およびパッド４０６ａ，４０７ａによって、トランジスタＰＤ２１が構成される。ナノシート２３ｂ、ゲート配線３３およびパッド４０６ｂ，４０７ｂによって、トランジスタＰＤ２２が構成される。
　また、ローカル配線５２は、パッド４０６ａ，４０６ｂと接続されている。ローカル配線５４は、パッド４０２，４０４ａ，４０４ｂ，４１３と接続されている。ローカル配線５５は、パッド４１２，４０７ａ，４０７ｂ，４０９と接続されている。ローカル配線５７は、パッド４０５ａ，４０５ｂと接続されている。
　図５では、ナノシート２１，２２，２３ａ，２３ｂ，２４，２５，２６ａ，２６ｂ，２７，２８は、それぞれ、Ｘ方向およびＺ方向における外周の一部がゲート配線に覆われておらず、ゲート配線から露出している。
　具体的に、ナノシート２１，２２，２３ｂ，２５，２６ｂは、図面右側の面が、ゲート配線３０，３２，３３，３５，３６にそれぞれ覆われておらず、ゲート配線３０，３２，３３，３５，３６からそれぞれ露出している。ナノシート２３ａ，２４，２６ａ，２７，２８は、図面左側の面が、ゲート配線３３，３４，３６，３７，３９にそれぞれ覆われておらず、ゲート配線３３，３４，３６，３７，３９からそれぞれ露出している。
　すなわち、ナノシート２２，２３ａは、Ｘ方向において、互いに対向する側の面がゲート配線３２，３３からそれぞれ露出している。ナノシート２３ｂ，２４は、Ｘ方向において、互いに対向する側の面がゲート配線３３，３４からそれぞれ露出している。ナノシート２５，２６ａは、Ｘ方向において、互いに対向する側の面がゲート配線３５，３６からそれぞれ露出している。ナノシート２６ｂ，２７は、Ｘ方向において、互いに対向する側の面がゲート配線３６，３７からそれぞれ露出している。
　図５のレイアウト構造によると、ナノシート２２，２３ａは、Ｘ方向において、互いに対向する側の面がゲート配線３２，３３からそれぞれ露出している。ナノシート２３ｂ，２４は、Ｘ方向において、互いに対向する側の面がゲート配線３３，３４からそれぞれ露出している。ナノシート２５，２６ａは、Ｘ方向において、互いに対向する側の面がゲート配線３５，３６からそれぞれ露出している。ナノシート２６ｂ，２７は、Ｘ方向において、互いに対向する側の面がゲート配線３６，３７からそれぞれ露出している。これにより、ロードトランジスタＰＵ２およびトランジスタＰＤ２１の間のＸ方向における距離ｄ１、トランジスタＰＤ２２およびアクセストランジスタＰＧ４の間のＸ方向における距離ｄ１、アクセストランジスタＰＧ１およびトランジスタＰＤ１１の間のＸ方向における距離ｄ１、ならびに、トランジスタＰＤ１２およびロードトランジスタＰＵ１の間のＸ方向における距離ｄ１を小さくすることができる。したがって、半導体記憶装置の小面積化を図ることができる。
　また、ナノシート２３ａ，２３ｂ，２６ａ，２６ｂのＸ方向の幅は、ナノシート２３，２６のＸ方向の幅の２倍である。これにより、ドライブトランジスタＰＤ１，ＰＤ２をそれぞれ構成するナノシートのＸ方向の幅を小さくすることができるため、半導体記憶装置の製造容易性を向上させることができる。
　その他、図１と同様の効果を得ることができる。
　なお、図５の２ポートＳＲＡＭセルの図面左右両側に、Ｘ方向に反転させた２ポートＳＲＡＭセルが配置されるが、これに限られない。図５の２ポートＳＲＡＭセルの図面左右両側に、Ｘ方向に正転させた２ポートＳＲＡＭセルが配置されてもよい。
　（変形例２）
　図６は第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図６（ａ）はセル上部を示し、図６（ｂ）はセル下部を示す。図６では、図５と比較すると、アクセストランジスタＰＧ２，ＰＧ３および配線７１ｅ，７１ｆの配置が異なっている。具体的に、アクセストランジスタＰＧ２が図５よりも図面左側に配置されており、アクセストランジスタＰＧ３が図５よりも図面右側に配置されている。また、配線７１ｅ，７１ｆが配線７１ｄ，７１ｇとそれぞれＸ方向に離間して配置されている。
　図６（ｂ）に示すように、ナノシート２１は、パッド４０４ａの図面上側に形成されており、パッド４０４ａと接続されている。ナノシート２８は、パッド４０７ｂの図面下側に形成されており、パッド４０７ｂと接続されている。また、ナノシート２１の図面上側にパッド４０１が形成されている。ナノシート２８の図面下側にパッド４１０が形成されている。
　図６では、ナノシート２１，２６ａは、Ｙ方向に並んで形成されている。ナノシート２３ｂ，２８は、Ｙ方向に並んで形成されている。
　ゲート配線３０，３２の間には、Ｘ方向およびＺ方向に延びているゲート配線３１ａ，３１ｂが形成されている。ゲート配線３７，３９の間には、Ｘ方向およびＺ方向に延びているゲート配線３８ａ，３８ｂが形成されている。
　ゲート配線３１ａは、ナノシート２１と平面視で重なっている。ゲート配線３８ｂは、ナノシート２８と平面視で重なっている。図６では、ゲート配線３１ａがアクセストランジスタＰＧ３のゲートとなる。ゲート配線３８ｂがアクセストランジスタＰＧ２のゲートとなる。
　図６では、ナノシート２１、ゲート配線３１ａおよびパッド４０１，４０４ａによりアクセストランジスタＰＧ３が構成されている。ナノシート２８、ゲート配線３８ｂおよびパッド４０７ｂ，４１０によりアクセストランジスタＰＧ２が構成されている。
　図６（ａ）に示すように、第１ビット線ＢＬＡである配線７１ｄと第３ビット線ＢＬＢである配線７１ｅとがＸ方向に離間して配置されている。第２ビット線ＢＬＡＸである配線７１ｆと第４ビット線ＢＬＢＸである配線７１ｇとがＸ方向に離間して配置されている。また、配線７１ａ～７１ｃが近接して配置されている。
　また、配線７１ｈは、配線７１ｄ，７１ｅの間に配置されている。配線７１ｋは、配線７１ｆ，７１ｇの間に配置されている。配線７１ｈは、コンタクト８２ａを介して、ゲート配線３１ａと接続されている。配線７１ｋは、コンタクト８２ｄを介して、ゲート配線３８ｂと接続されている。
　図６では、ナノシート２１は、図面左側の面が、ゲート配線３１ａに覆われておらず、ゲート配線３１ａから露出している。ナノシート２８は、図面右側の面が、ゲート配線３８ｂに覆われておらず、ゲート配線３８ｂから露出している。
　図６のレイアウト構造によると、第１ビット線ＢＬＡと第３ビット線ＢＬＢとの間および第２ビット線ＢＬＡＸと第４ビット線ＢＬＢＸとの間の間隔が広くなるため、ビット線間のカップリング容量が低減される。これにより、ビット線間のカップリング容量によるノイズが抑制されるため、２ポートＳＲＡＭセルへの書き込み動作および読み出し動作が高速化できる。
　その他、図５と同様の効果を得ることができる。
　（変形例３）
　図７は第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図７（ａ）はセル上部を示し、図７（ｂ）はセル下部を示す。図７では、図６と比較すると、アクセストランジスタＰＧ２，ＰＧ３および配線７１ｂ，７１ｃ，７１ｅ，７１ｆの配置が異なっている。具体的に、アクセストランジスタＰＧ２が図６よりも図面左側に配置されており、アクセストランジスタＰＧ３が図６よりも図面右側に配置されている。また、配線７１ｄ，７１ｅの間に配線７１ｂが配置されており、配線７１ｆ，７１ｇの間に配線７１ｃが配置されている。
　図７（ｂ）に示すように、ナノシート２１は、パッド４０４ｂの図面上側に形成されており、パッド４０４ｂと接続されている。ナノシート２８は、パッド４０７ａの図面下側に形成されており、パッド４０７ａと接続されている。また、ナノシート２１の図面上側に、パッド４０１が形成されている。ナノシート２８の図面下側に、パッド４１０が形成されている。
　図７では、ナノシート２１，２６ｂは、Ｙ方向に並んで形成されている。ナノシート２３ａ，２８は、Ｙ方向に並んで形成されている。
　ゲート配線３１ｂは、ナノシート２１と平面視で重なっている。ゲート配線３８ａは、ナノシート２８とそれぞれ平面視で重なっている。図７では、ゲート配線３１ｂがアクセストランジスタＰＧ３のゲートとなる。ゲート配線３８ａがアクセストランジスタＰＧ２のゲートとなる。
　図７では、ナノシート２１、ゲート配線３１ｂおよびパッド４０１，４０４ｂによりアクセストランジスタＰＧ３が構成されている。ナノシート２８、ゲート配線３８ａおよびパッド４０７ａ，４１０によりアクセストランジスタＰＧ２が構成されている。
　図７（ａ）に示すように、第１ビット線ＢＬＡである配線７１ｄと第３ビット線ＢＬＢである配線７１ｅとの間に電源電圧ＶＳＳを供給する配線７１ｂが配置されている。第２ビット線ＢＬＡＸである配線７１ｆと第４ビット線ＢＬＢＸである配線７１ｇとの間に電源電圧ＶＳＳを供給する配線７１ｃが配置されている。
　また、配線７１ｈは、配線７１ａ，７１ｅの間に配置されている。配線７１ｋは、配線７１ａ，７１ｆの間に配置されている。配線７１ｈは、コンタクト８２ａを介して、ゲート配線３１ｂと接続されている。配線７１ｋは、コンタクト８２ｄを介して、ゲート配線３８ａと接続されている。
　図７では、ナノシート２１は、図面右側の面が、ゲート配線３１ｂに覆われておらず、ゲート配線３１ｂから露出している。ナノシート２８は、図面左側の面が、ゲート配線３８ａに覆われておらず、ゲート配線３８ａから露出している。
　図７のレイアウト構造によると、第１ビット線ＢＬＡと第３ビット線ＢＬＢとの間および第２ビット線ＢＬＡＸと第４ビット線ＢＬＢＸとの間に電源配線ＶＳＳが配置されるため、ビット線間のカップリング容量が低減される。これにより、ビット線間のカップリング容量によるノイズが抑制されるため、２ポートＳＲＡＭセルへの書き込み動作および読み出し動作が高速化できる。
　その他、図６と同様の効果を得ることができる。
　（変形例４）
　図８は第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図８（ａ）はセル上部を示し、図８（ｂ）はセル下部を示す。図８では、各ナノシートは、Ｘ方向において、図１と反対側の面が、ゲート配線から露出している。
　図８（ｂ）に示すように、ゲート配線３２，３３，３６，３７は、ナノシート２２，２３，２６，２７とそれぞれ平面視で重なっている。図８では、ゲート配線３２がロードトランジスタＰＵ２のゲートとなる。ゲート配線３３がドライブトランジスタＰＤ２のゲートとなる。ゲート配線３６がドライブトランジスタＰＤ１のゲートとなる。ゲート配線３７がロードトランジスタＰＵ１のゲートとなる。
　また、ゲート配線３０，３５は、Ｘ方向に延びるブリッジ部１２，１４を介して、当該２ポートＳＲＡＭセルの図面左側に配置されたゲート配線３０，３５とそれぞれ接続されている。ゲート配線３４，３９は、Ｘ方向に延びるブリッジ部１３，１５を介して、当該２ポートＳＲＡＭセルの図面右側に配置されたゲート配線３４，３９とそれぞれ接続されている。
　配線７１ｈは、コンタクト８２ａおよびブリッジ部１２を介して、ゲート配線３０と接続されている。配線７１ｉは、コンタクト８２ｂおよびブリッジ部１３を介して、ゲート配線３４と接続されている。配線７１ｊは、コンタクト８２ｃおよびブリッジ部１４を介して、ゲート配線３５と接続されている。配線７１ｋは、コンタクト８２ｄおよびブリッジ部１５を介して、ゲート配線３９と接続されている。
　図８では、ナノシート２１，２３，２５，２７は、図面左側の面がゲート配線３０，３３，３５，３７にそれぞれ覆われておらず、ゲート配線３０，３３，３５，３７からそれぞれ露出している。ナノシート２２，２４，２６，２８は、図面右側の面がゲート配線３２，３４，３６，３９にそれぞれ覆われておらず、ゲート配線３２，３４，３６，３９からそれぞれ露出している。
　すなわち、ナノシート２２，２３は、Ｘ方向において、互いに対向する側の面がゲート配線３２，３３からそれぞれ露出している。ナノシート２６，２７は、Ｘ方向において、互いに対向する側の面がゲート配線３６，３７からそれぞれ露出している。
　また、ナノシート２１，２５は、図面左側のセル境界に近接して配置されている。ナノシート２４，２８は、図面右側のセル境界に近接して配置されている。図８の２ポートＳＲＡＭセルは、Ｘ方向に反転された２ポートＳＲＡＭセルが図面左右両側に配置される。すなわち、Ｘ方向に並んで配置された２ポートＳＲＡＭセルにおいて、ナノシート２１同士は、Ｘ方向において、互いに対向する側の面がゲート配線３０から露出している。ナノシート２４同士は、Ｘ方向において、互いに対向する側の面がゲート配線３４から露出している。ナノシート２５同士は、Ｘ方向において、互いに対向する側の面がゲート配線３５から露出している。ナノシート２８同士は、Ｘ方向において、互いに対向する側の面がゲート配線３９から露出している。
　図８のレイアウト構造によると、ナノシート２２，２３は、Ｘ方向において、互いに対向する側の面がゲート配線３２，３３からそれぞれ露出している。ナノシート２６，２７は、Ｘ方向において、互いに対向する側の面がゲート配線３６，３７からそれぞれ露出している。このため、ロードトランジスタＰＵ２およびドライブトランジスタＰＤ２の間のＸ方向における距離ｄ１、ならびに、ドライブトランジスタＰＤ１およびロードトランジスタＰＵ１の間のＸ方向における距離ｄ１を、それぞれ小さくすることができる。これにより、半導体記憶装置の小面積化を図ることができる。
　また、Ｘ方向に並んで配置された２ポートＳＲＡＭセルにおいて、ナノシート２１同士は、Ｘ方向において、互いに対向する側の面がゲート配線３０から露出している。ナノシート２４同士は、Ｘ方向において、互いに対向する側の面がゲート配線３４から露出している。ナノシート２５同士は、Ｘ方向において、互いに対向する側の面がゲート配線３５から露出している。ナノシート２８同士は、Ｘ方向において、互いに対向する側の面がゲート配線３９から露出している。これにより、アクセストランジスタＰＧ３同士の間のＸ方向における距離ｄ１、アクセストランジスタＰＧ４同士の間のＸ方向における距離ｄ１、アクセストランジスタＰＧ１同士の間のＸ方向における距離ｄ１、および、アクセストランジスタＰＧ２同士の間のＸ方向における距離ｄ１を、それぞれ小さくすることができる。したがって、半導体記憶装置の小面積化を図ることができる。
　その他、図１と同様の効果を得ることができる。
　なお、図８の２ポートＳＲＡＭセルの図面左右両側に、Ｘ方向に反転させた２ポートＳＲＡＭセルが配置されるが、これに限られない。図８の２ポートＳＲＡＭセルの図面左右両側に、Ｘ方向に正転させた２ポートＳＲＡＭセルが配置されてもよい。
　（変形例５）
　図９は第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図９（ａ）はセル上部を示し、図９（ｂ）はセル下部を示す。図９では、図８と比較すると、ドライブトランジスタＰＤ１，ＰＤ２が、それぞれ２つのナノシートＦＥＴで構成されている。具体的に、ドライブトランジスタＰＤ１は、トランジスタＰＤ１１，ＰＤ１２で構成されている。ドライブトランジスタＰＤ２は、トランジスタＰＤ２１，ＰＤ２２で構成されている。
　図９（ｂ）に示すように、ナノシート２３ａ，２３ｂ，２６ａ，２６ｂが形成されている。図９では、ナノシート２６ａ，２６ｂ，２３ａ，２３ｂがトランジスタＰＤ１１，ＰＤ１２，ＰＤ２１，ＰＤ２２のチャネル部をそれぞれ構成する。
　ナノシート２１，２２，２３ａ，２３ｂ，２４は、Ｘ方向において、ナノシート２１，２２，２３ａ，２３ｂ，２４の順に、並んで形成されている。ナノシート２５，２６ａ，２６ｂ，２７，２８は、Ｘ方向において、ナノシート２５，２６ａ，２６ｂ，２７，２８の順に、並んで形成されている。
　ナノシート２３ａ，２３ｂ，２６ａ，２６ｂのＸ方向の幅は、ナノシート２３，２６のＸ方向の幅の２倍となっている。
　ゲート配線３０，３２の間に、Ｘ方向およびＺ方向に延びるゲート配線３１ａ，３１ｂが形成されている。ゲート配線３２，３４の間に、Ｘ方向およびＺ方向に延びるゲート配線３３ａ，３３ｂが形成されている。ゲート配線３５，３７の間に、Ｘ方向およびＺ方向に延びるゲート配線３６ａ，３６ｂが形成されている。ゲート配線３７，３９の間に、Ｘ方向およびＺ方向に延びるゲート配線３８ａ，３８ｂが形成されている。
　ゲート配線３３ａは、ナノシート２２，２３ａと平面視で重なっている。ゲート配線３３ｂは、ナノシート２３ｂと平面視で重なっている。ゲート配線３６ａは、ナノシート２６ａと平面視で重なっている。ゲート配線３６ｂは、ナノシート２６ｂ，２７と平面視で重なっている。図９では、ゲート配線３３ａが、ロードトランジスタＰＵ２およびトランジスタＰＤ２１のゲートとなる。ゲート配線３３ｂが、トランジスタＰＤ２２のゲートとなる。ゲート配線３６ａが、トランジスタＰＤ１１のゲートとなる。ゲート配線３６ｂが、トランジスタＰＤ１２およびロードトランジスタＰＵ１のゲートとなる。
　ゲート配線３１ａ，３１ｂは、Ｘ方向に延びるブリッジ部１６を介して、互いに接続されている。ゲート配線３２，３３ａは、ブリッジ部１０を介して、互いに接続されている。ゲート配線３３ａ，３３ｂは、Ｘ方向に延びるブリッジ部１７を介して、互いに接続されている。ゲート配線３６ａ，３６ｂは、ブリッジ部１８を介して、互いに接続されている。ゲート配線３６ｂ，３７は、ブリッジ部１１を介して、互いに接続されている。ゲート配線３８ａ，３８ｂは、ブリッジ部１９を介して、互いに接続されている。
　図９では、パッド４０４ａ，４０５ａがトランジスタＰＤ１１のノードを構成する。パッド４０４ｂ，４０５ｂがトランジスタＰＤ１２のノードを構成する。パッド４０６ａ，４０７ａがトランジスタＰＤ２１のノードを構成する。パッド４０６ｂ，４０７ｂがトランジスタＰＤ２２のノードを構成する。
　図９では、ナノシート２３ａ，２６ａ，２７は、図面右側の面が、ゲート配線３３ａ，３６ａ，３６ｂにそれぞれ覆われておらず、ゲート配線３３ａ，３６ａ，３６ｂからそれぞれ露出している。ナノシート２２，２３ｂ，２６ｂは、図面左側の面が、ゲート配線３３ａ，３３ｂ，３６ｂにそれぞれ覆われておらず、ゲート配線３３ａ，３３ｂ，３６ｂからそれぞれ露出している。すなわち、ナノシート２３ａ，２３ｂは、Ｘ方向において、互いに対向する側の面がゲート配線３３ａ，３３ｂからそれぞれ露出している。ナノシート２６ａ，２６ｂは、Ｘ方向において、互いに対向する側の面がゲート配線３６ａ，３６ｂからそれぞれ露出している。
　また、ナノシート２２は、平面視において、ナノシート２７の図面右側上方に形成されている。すなわち、ナノシート２２，２７は、Ｘ方向において、互いに対向する側の面がゲート配線３３ａ，３６ｂからそれぞれ露出している。
　図９のレイアウト構造によると、ナノシート２３ａ，２３ｂは、Ｘ方向において、互いに対向する側の面がゲート配線３３ａ，３３ｂからそれぞれ露出している。ナノシート２６ａ，２６ｂは、Ｘ方向において、互いに対向する側の面がゲート配線３６ａ，３６ｂからそれぞれ露出している。これにより、トランジスタＰＤ２１，ＰＤ２２の間のＸ方向における距離ｄ１、および、トランジスタＰＤ１１，ＰＤ１２の間のＸ方向における距離ｄ１を、それぞれ小さくすることができる。したがって、半導体記憶装置の小面積化を図ることができる。
　また、ナノシート２２，２７は、Ｘ方向において、互いに対向する側の面がゲート配線３３ａ，３６ｂからそれぞれ露出している。このため、ロードトランジスタＰＵ１，ＰＵ２の間のＸ方向における距離ｄ１を小さくすることができる。これにより、半導体記憶装置の小面積化を図ることができる。
　また、ナノシート２３ａ，２３ｂ，２６ａ，２６ｂのＸ方向の幅は、ナノシート２３，２６のＸ方向の幅の２倍である。これにより、ドライブトランジスタＰＤ１，ＰＤ２を構成するナノシートのＸ方向の幅を小さくすることができるため、半導体記憶装置の製造容易性を向上させることができる。
　その他、図８と同様の効果を得ることができる。
　なお、図９の２ポートＳＲＡＭセルの図面左右両側に、Ｘ方向に反転させた２ポートＳＲＡＭセルが配置されるが、これに限られない。図９の２ポートＳＲＡＭセルの図面左右両側に、Ｘ方向に正転させた２ポートＳＲＡＭセルが配置されてもよい。
　（変形例６）
　図１０は第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図１０（ａ）はセル上部を示し、図１０（ｂ）はセル下部を示す。図１０では、図９と比較すると、アクセストランジスタＰＧ２，ＰＧ３および配線７１ｅ，７１ｆの配置が異なっている。具体的に、アクセストランジスタＰＧ２が図９よりも図面左側に配置されており、アクセストランジスタＰＧ３が図９よりも図面右側に配置されている。また、配線７１ｅ，７１ｆが配線７１ｄ，７１ｇとそれぞれＸ方向に離間して配置されている。なお、ブリッジ部１６，１９は省略されている。
　図１０（ｂ）に示すように、ナノシート２１は、パッド４０４ａの図面上側に形成されており、パッド４０４ａと接続されている。ナノシート２８は、パッド４０７ｂの図面下側に形成されており、パッド４０７ｂと接続されている。また、パッド４０１は、ナノシート２１の図面上側に形成されている。パッド４１０は、ナノシート２８の図面下側に形成されている。
　図１０では、ナノシート２１，２６ａは、Ｙ方向に並んで形成されている。ナノシート２３ｂ，２８は、Ｙ方向に並んで形成されている。
　ゲート配線３１ａは、ナノシート２１と平面視で重なっている。ゲート配線３８ｂは、ナノシート２８と平面視で重なっている。図１０では、ゲート配線３１ａがアクセストランジスタＰＧ３のゲートとなる。ゲート配線３８ｂがアクセストランジスタＰＧ２のゲートとなる。
　図１０では、ナノシート２１、ゲート配線３１ａおよびパッド４０１，４０４ａによりアクセストランジスタＰＧ３が構成されている。ナノシート２８、ゲート配線３８ｂおよびパッド４０７ｂ，４１０によりアクセストランジスタＰＧ２が構成されている。
　図１０（ａ）に示すように、第１ビット線ＢＬＡである配線７１ｄと第３ビット線ＢＬＢである配線７１ｅとがＸ方向に離間して配置されている。第２ビット線ＢＬＡＸである配線７１ｆと第４ビット線ＢＬＢＸである配線７１ｇとがＸ方向に離間して配置されている。また、配線７１ａ～７１ｃが近接して配置されている。
　また、配線７１ｈは、配線７１ｄ，７１ｅの間に配置されている。配線７１ｋは、配線７１ｆ，７１ｇの間に配置されている。配線７１ｈは、コンタクト８２ａを介して、ゲート配線３１ａと接続されている。配線７１ｋは、コンタクト８２ｄを介して、ゲート配線３８ｂと接続されている。
　図１０では、ナノシート２１は、図面右側の面がゲート配線３１ａに覆われておらず、ゲート配線３１ａから露出している。ナノシート２８は、図面左側の面がゲート配線３８ｂに覆われておらず、ゲート配線３８ｂから露出している。
　図１０のレイアウト構造によると、第１ビット線ＢＬＡと第３ビット線ＢＬＢとの間および第２ビット線ＢＬＡＸと第４ビット線ＢＬＢＸとの間の間隔が広くなるため、ビット線間のカップリング容量が低減される。これにより、ビット線間のカップリング容量によるノイズが抑制されるため、２ポートＳＲＡＭセルへの書き込み動作および読み出し動作が高速化できる。
　その他、図９と同様の効果を得ることができる。
　（変形例７）
　図１１は第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図１１（ａ）はセル上部を示し、図１１（ｂ）はセル下部を示す。図１１では、図１０と比較すると、アクセストランジスタＰＧ２，ＰＧ３および配線７１ｂ，７１ｃ，７１ｅ，７１ｆの配置が異なっている。具体的に、アクセストランジスタＰＧ２が図１０よりも図面左側に配置されており、アクセストランジスタＰＧ３が図１０よりも図面右側に配置されている。また、配線７１ｄ，７１ｅの間に配線７１ｂが配置されており、配線７１ｆ，７１ｇの間に配線７１ｃが配置されている。
　図１１（ｂ）に示すように、ナノシート２１は、パッド４０４ｂの図面上側に形成されており、パッド４０４ｂと接続されている。ナノシート２８は、パッド４０７ａの図面下側に形成されており、パッド４０７ａと接続されている。パッド４０１は、ナノシート２１の図面上側に形成されている。パッド４１０は、ナノシート２８の図面下側に形成されている。
　図１１では、ナノシート２１，２６ｂは、Ｙ方向に並んで形成されている。ナノシート２３ａ，２８は、Ｙ方向に並んで形成されている。
　ゲート配線３１ｂは、ナノシート２１と平面視で重なっている。ゲート配線３８ａは、ナノシート２８とそれぞれ平面視で重なっている。図１１では、ゲート配線３１ｂがアクセストランジスタＰＧ３のゲートとなる。ゲート配線３８ａがアクセストランジスタＰＧ２のゲートとなる。なお、ゲート配線３０，３９が省略されている。
　図１１では、ナノシート２１、ゲート配線３１ｂおよびパッド４０１，４０４ｂによりアクセストランジスタＰＧ３が構成されている。ナノシート２８、ゲート配線３８ａおよびパッド４０７ａ，４１０によりアクセストランジスタＰＧ２が構成されている。
　図１１（ａ）に示すように、第１ビット線ＢＬＡである配線７１ｄと第３ビット線ＢＬＢである配線７１ｅとの間に電源電圧ＶＳＳを供給する配線７１ｂが配置されている。第２ビット線ＢＬＡＸである配線７１ｆと第４ビット線ＢＬＢＸである配線７１ｇとの間に電源電圧ＶＳＳを供給する配線７１ｃが配置されている。
　また、配線７１ｈは、配線７１ａ，７１ｅの間に配置されている。配線７１ｋは、配線７１ａ，７１ｆの間に配置されている。配線７１ｈは、コンタクト８２ａを介して、ゲート配線３１ｂと接続されている。配線７１ｋは、コンタクト８２ｄを介して、ゲート配線３８ａと接続されている。
　図１１では、ナノシート２１は、図面左側の面が、ゲート配線３１ｂに覆われておらず、ゲート配線３１ｂから露出している。ナノシート２８は、図面右側の面が、ゲート配線３８ａに覆われておらず、ゲート配線３８ａから露出している。
　図１１のレイアウト構造によると、第１ビット線ＢＬＡと第３ビット線ＢＬＢとの間および第２ビット線ＢＬＡＸと第４ビット線ＢＬＢＸとの間に電源配線ＶＳＳが配置されるため、ビット線間のカップリング容量が低減される。これにより、ビット線間のカップリング容量によるノイズが抑制されるため、２ポートＳＲＡＭセルへの書き込み動作および読み出し動作が高速化できる。
　その他、図１０と同様の効果を得ることができる。
　（第２実施形態）
　図１２は第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の例を示す平面図である。具体的には、図１２（ａ）はセル上部を示し、図１２（ｂ）はセル下部を示す。図１２では、ロードトランジスタＰＵ１，ＰＵ２、ドライブトランジスタＰＤ１（トランジスタＰＤ１１，ＰＤ１２）、ドライブトランジスタＰＤ２（トランジスタＰＤ２１，ＰＤ２２）、アクセストランジスタＰＧ１～ＰＧ４により、図４の２ポートＳＲＡＭセル回路が構成されている。図１２の２ポートＳＲＡＭセルは、Ｘ方向に反転された２ポートＳＲＡＭセルが図面左右両側に配置される。
　図１２（ｂ）に示すように、ナノシート２１，２２，２３ａ，２３ｂ，２４は、Ｘ方向において、ナノシート２４，２１，２２，２３ａ，２３ｂの順に、並んで形成されている。ナノシート２５，２６ａ，２６ｂ，２７，２８は、ナノシート２６ａ，２６ｂ，２７，２８，２５の順に、Ｘ方向に並んで形成されている。
　また、ナノシート２１，２６ａは、Ｙ方向に並んで形成されている。ナノシート２３ｂ，２８は、Ｙ方向に並んで形成されている。
　ゲート配線３０は、ナノシート２４，２１と平面視で重なっている。ゲート配線３３は、ナノシート２２，２３ａと平面視で重なっている。ゲート配線３４は、ナノシート２３ｂと平面視で重なっている。ゲート配線３５は、ナノシート２６ａと平面視で重なっている。ゲート配線３６は、ナノシート２６ｂ，２７と平面視で重なっている。ゲート配線３９は、ナノシート２８，２５と平面視で重なっている。
　ゲート配線３０は、ブリッジ部１２を介して、当該２ポートＳＲＡＭセルの図面左側に配置された２ポートＳＲＡＭセルのゲート配線３０と接続されている。ゲート配線３２，３３は、ブリッジ部１０を介して、互いに接続されている。ゲート配線３３，３４は、Ｘ方向に延びるブリッジ部１１０を介して、互いに接続されている。ゲート配線３５，３６は、Ｘ方向に延びるブリッジ部１１１を介して、互いに接続されている。ゲート配線３６，３７は、ブリッジ部１１を介して、互いに接続されている。ゲート配線３９は、ブリッジ部１５を介して、当該２ポートＳＲＡＭセルの図面右側に配置された２ポートＳＲＡＭセルのゲート配線３９と接続されている。
　図１２では、ナノシート２４、ゲート配線３０およびパッド４０８，４０９によりアクセストランジスタＰＧ４が構成されている。ナノシート２１、ゲート配線３０およびパッド４０１，４０４ａによりアクセストランジスタＰＧ３が構成されている。ナノシート２２、ゲート配線３３およびパッド４１１，４１２によりロードトランジスタＰＵ２が構成されている。ナノシート２３ａ、ゲート配線３３およびパッド４０６ａ，４０７ａによりトランジスタＰＤ２１が構成されている。ナノシート２３ｂ、ゲート配線３４およびパッド４０６ｂ，４０７ｂによりトランジスタＰＤ２２が構成されている。ナノシート２６ａ、ゲート配線３５およびパッド４０４ａ，４０５ａによりトランジスタＰＤ１１が構成されている。ナノシート２６ｂ、ゲート配線３６およびパッド４０４ｂ，４０５ｂによりトランジスタＰＤ１２が構成されている。ナノシート２７、ゲート配線３６およびパッド４１３，４１４によりロードトランジスタＰＵ１が構成されている。ナノシート２８、ゲート配線３９およびパッド４０７ｂ，４１０によりアクセストランジスタＰＧ２が構成されている。ナノシート２５、ゲート配線３９およびパッド４０２，４０３によりアクセストランジスタＰＧ１が構成されている。
　したがって、アクセストランジスタＰＧ４，ＰＧ３、ロードトランジスタＰＵ２およびトランジスタＰＤ２１，ＰＤ２２がＸ方向に並んで形成されている。トランジスタＰＤ１１，ＰＤ１２、ロードトランジスタＰＵ１およびアクセストランジスタＰＧ２，ＰＧ１がＸ方向に並んで形成されている。また、アクセストランジスタＰＧ３およびトランジスタＰＤ１１がＹ方向に並んで配置されている。トランジスタＰＤ２２およびアクセストランジスタＰＧ２がＹ方向に並んで配置されている。
　ローカル配線層に、Ｘ方向に延びるローカル配線１５０，１５１が形成されている。ローカル配線１５０は、パッド４０２と接続されており、シェアードコンタクト６３を介してゲート配線３４と接続されている。ローカル配線１５１は、パッド４０９と接続されており、シェアードコンタクト６４を介してゲート配線３５と接続されている。図１２では、ゲート配線３２，３３，３４、ブリッジ部１０，１１０、ローカル配線５４，１５０およびシェアードコンタクト６１，６３が第１ノードＮＡに相当する。ゲート配線３５，３６，３７、ブリッジ部１１，１１１、ローカル配線５５，１５１およびシェアードコンタクト６２，６４が第２ノードＮＢに相当する。
　図１２（ａ）に示すように、図面左側において、第４ビット線ＢＬＢＸである配線７１ｇと第３ビット線ＢＬＢである７１ｅとがＸ方向に離間して配置されている。図面右側において、第２ビット線ＢＬＡＸである配線７１ｆと第１ビット線ＢＬＡである配線７１ｄとがＸ方向に離間して配置されている。すなわち、相補関係にある第３および第４ビット線ＢＬＢ，ＢＬＢＸが、図面左側に配置される。相補関係にある第１および第２ビット線ＢＬＡ，ＢＬＡＸが、図面右側に配置される。
　ここで、ナノシート２１，２３ａ，２６ａ，２７，２５は、図面右側の面が、ゲート配線３０，３３，３５，３６，３９にそれぞれ覆われておらず、ゲート配線３０，３３，３５，３６，３９からそれぞれ露出している。ナノシート２４，２２，２３ｂ，２６ｂ，２８は、図面左側の面が、ゲート配線３０，３３，３４，３６，３９にそれぞれ覆われておらず、ゲート配線３０，３３，３４，３６，３９からそれぞれ露出している。
　すなわち、ナノシート２３ａ，２３ｂは、Ｘ方向において、互いに対向する側の面がゲート配線３３，３４からそれぞれ露出している。ナノシート２６ａ，２６ｂは、Ｘ方向において、互いに対向する側の面がゲート配線３５，３６からそれぞれ露出している。
　また、ナノシート２２は、平面視において、ナノシート２７の図面右側上方に形成されている。すなわち、ナノシート２２，２７は、Ｘ方向において、互いに対向する側の面がゲート配線３３，３６からそれぞれ露出している。
　また、ナノシート２４は、平面視において、図面左側のセル境界に近接して配置されている。ナノシート２５は、平面視において、図面右側のセル境界に近接して配置されている。図１２の２ポートＳＲＡＭセルは、Ｘ方向に反転された２ポートＳＲＡＭセルが図面左右両側に配置される。すなわち、Ｘ方向に並んで配置された２ポートＳＲＡＭセルにおいて、ナノシート２４同士は、Ｘ方向において、互いに対向する側の面がゲート配線３０から露出している。ナノシート２５同士は、Ｘ方向において、互いに対向する側の面がゲート配線３９から露出している。
　以上の構成により、ナノシート２３ａ，２３ｂは、Ｘ方向において、互いに対向する側の面がゲート配線３３，３４からそれぞれ露出している。ナノシート２６ａ，２６ｂは、Ｘ方向において、互いに対向する側の面がゲート配線３５，３６からそれぞれ露出している。これにより、トランジスタＰＤ２１，ＰＤ２２の間のＸ方向における距離ｄ１、および、トランジスタＰＤ１１，ＰＤ１２の間のＸ方向における距離ｄ１をそれぞれ小さくすることができる。したがって、半導体記憶装置の小面積化を図ることができる。
　また、ナノシート２２，２７は、Ｘ方向において、互いに対向する側の面がゲート配線３３，３６からそれぞれ露出している。これにより、ロードトランジスタＰＵ１，ＰＵ２の間のＸ方向における距離ｄ１を小さくすることができる。したがって、半導体記憶装置の小面積化を図ることができる。
　また、Ｘ方向に並んで配置された２ポートＳＲＡＭセルにおいて、ナノシート２４同士は、Ｘ方向において、互いに対向する側の面がゲート配線３０から露出している。ナノシート２５同士は、Ｘ方向において、互いに対向する側の面がゲート配線３９から露出している。これにより、アクセストランジスタＰＧ４同士のＸ方向における距離ｄ１、および、アクセストランジスタＰＧ１同士のＸ方向における距離ｄ１をそれぞれ小さくすることができる。したがって、半導体記憶装置の小面積化を図ることができる。
　また、第１ビット線ＢＬＡと第２ビット線ＢＬＡＸとの間および第３ビット線ＢＬＢと第４ビット線ＢＬＢＸとの間の間隔が広くなるため、ビット線間のカップリング容量が低減される。これにより、ビット線間のカップリング容量によるノイズが抑制されるため、２ポートＳＲＡＭセルへの書き込み動作および読み出し動作が高速化できる。
　なお、配線７１ｇと配線７１ｅとの間、および、配線７１ｆと配線７１ｄとの間に、それぞれＹ方向に延びるシールド配線（電源電圧ＶＤＤ，ＶＳＳに接続された配線）を配置してもよい。
　（変形例１）
　図１３は第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図１３（ａ）はセル上部を示し、図１３（ｂ）はセル下部を示す。図１３では、図１２と比較すると、アクセストランジスタＰＧ２，ＰＧ３および配線７１ｂ，７１ｃ，７１ｅ，７１ｆの配置が異なっている。具体的に、アクセストランジスタＰＧ２が図１２よりも図面左側に配置されており、アクセストランジスタＰＧ３が図１２よりも図面右側に配置されている。また、配線７１ｇ，７１ｅの間に配線７１ｂが配置されており、配線７１ｆ，７１ｄの間に配線７１ｃが配置されている。
　図１３（ｂ）に示すように、ナノシート２１は、パッド４０４ｂの図面上側に形成されており、パッド４０４ｂと接続されている。ナノシート２８は、パッド４０７ａの図面下側に形成されており、パッド４０７ａと接続されている。また、ナノシート２１の図面上側に、パッド４０１が形成されている。ナノシート２８の図面下側に、パッド４１０が形成されている。
　図１３では、ナノシート２１，２６ｂは、Ｙ方向に並んで形成されている。ナノシート２３ａ，２８は、Ｙ方向に並んで形成されている。
　ゲート配線３１は、ナノシート２１と平面視で重なっている。ゲート配線３８は、ナノシート２８と平面視で重なっている。図１３では、ゲート配線３１がアクセストランジスタＰＧ３のゲートとなる。ゲート配線３８がアクセストランジスタＰＧ２のゲートとなる。
　ゲート配線３０，３１は、ブリッジ部１１２を介して、互いに接続されている。ゲート配線３８，３９は、ブリッジ部１１３を介して、互いに接続されている。
　すなわち、図１３では、ナノシート２１、ゲート配線３１およびパッド４０１，４０４ｂによりアクセストランジスタＰＧ３が構成されている。ナノシート２８、ゲート配線３８およびパッド４０７ａ，４１０によりアクセストランジスタＰＧ２が構成されている。
　図１３（ａ）に示すように、第４ビット線ＢＬＢＸである配線７１ｇと第３ビット線ＢＬＢである７１ｅとの間に、電源電圧ＶＳＳを供給する配線７１ｂが形成されている。第２ビット線ＢＬＡＸである配線７１ｆと第１ビット線ＢＬＡである配線７１ｄとの間に、電源電圧ＶＳＳを供給する配線７１ｃが形成されている。
　図１３では、ナノシート２１は、図面左側の面が、ゲート配線３１に覆われておらず、ゲート配線３１から露出している。ナノシート２８は、図面右側の面が、ゲート配線３８に覆われておらず、ゲート配線３８から露出している。
　図１３のレイアウト構造によると、第１ビット線ＢＬＡと第２ビット線ＢＬＡＸとの間および第３ビット線ＢＬＢと第４ビット線ＢＬＢＸとの間に電源配線ＶＳＳが配置されるため、ビット線間のカップリング容量が低減される。これにより、ビット線間のカップリング容量によるノイズが抑制されるため、２ポートＳＲＡＭセルへの書き込み動作および読み出し動作が高速化できる。
　その他、図１２と同様の効果を得ることができる。
　（変形例２）
　図１４は第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図１４（ａ）はセル上部を示し、図１４（ｂ）はセル下部を示す。図１４では、図１２と比較すると、各ナノシートは、Ｘ方向において、図１２と反対側の面が、ゲート配線から露出している。
　図１４（ｂ）に示すように、ゲート配線３１の図面左側に、Ｘ方向およびＺ方向に延びるゲート配線３０ａ，３０ｂが形成されている。ゲート配線３８の図面右側に、Ｘ方向およびＺ方向に延びるゲート配線３９ａ，３９ｂが形成されている。
　ゲート配線３０ａは、ナノシート２４と平面視で重なっている。ゲート配線３０ｂは、ナノシート２１と平面視で重なっている。ゲート配線３２は、ナノシート２２と平面視で重なっている。ゲート配線３３は、ナノシート２３ａ，２３ｂと平面視で重なっている。ゲート配線３６は、ナノシート２６ａ，２６ｂと平面視で重なっている。ゲート配線３７は、ナノシート２７と平面視で重なっている。ゲート配線３９ａは、ナノシート２８と平面視で重なっている。ゲート配線３９ｂは、ナノシート２５と平面視で重なっている。
　図１４では、ゲート配線３０ａが、アクセストランジスタＰＧ４のゲートとなる。ゲート配線３０ｂが、アクセストランジスタＰＧ３のゲートとなる。ゲート配線３２が、ロードトランジスタＰＵ２のゲートとなる。ゲート配線３３が、トランジスタＰＤ２１，ＰＤ２２のゲートとなる。ゲート配線３６が、トランジスタＰＤ１１，ＰＤ１２のゲートとなる。ゲート配線３７が、ロードトランジスタＰＵ１のゲートとなる。ゲート配線３９ａが、アクセストランジスタＰＧ２のゲートとなる。ゲート配線３９ｂが、アクセストランジスタＰＧ１のゲートとなる。
　ゲート配線３０ａ，３０ｂは、ブリッジ部１１４を介して、互いに接続されている。ゲート配線３９ａ，３９ｂは、ブリッジ部１１５を介して、互いに接続されている。また、ゲート配線３０ａは、コンタクト８２ａを介して、配線７１ｈと接続されている。ゲート配線３９ｂは、コンタクト８２ｄを介して、配線７１ｋと接続されている。
　図１４では、ナノシート２４，２２，２３ｂ，２６ｂ，２８は、図面右側の面が、ゲート配線３０ａ，３２，３３，３６，３９ａにそれぞれ覆われておらず、ゲート配線３０ａ，３２，３３，３６，３９ａからそれぞれ露出している。ナノシート２１，２３ａ，２６ａ，２７，２５は、図面左側の面が、ゲート配線３０ｂ，３３，３６，３７，３９ｂにそれぞれ覆われておらず、ゲート配線３０ｂ，３３，３６，３７，３９ｂからそれぞれ露出している。
　すなわち、ナノシート２４，２１は、Ｘ方向において、互いに対向する側の面がゲート配線３０ａ，３０ｂからそれぞれ露出している。ナノシート２２，２３ａは、Ｘ方向において、互いに対向する側の面がゲート配線３２，３３からそれぞれ露出している。ナノシート２６ｂ，２７は、Ｘ方向において、互いに対向する側の面がゲート配線３６，３７からそれぞれ露出している。ナノシート２８，２５は、Ｘ方向において、互いに対向する側の面がゲート配線３９ａ，３９ｂからそれぞれ露出している。
　図１４のレイアウト構造によると、ナノシート２４，２１は、Ｘ方向において、互いに対向する側の面がゲート配線３０ａ，３０ｂからそれぞれ露出している。ナノシート２２，２３ａは、Ｘ方向において、互いに対向する側の面がゲート配線３２，３３からそれぞれ露出している。ナノシート２６ｂ，２７は、Ｘ方向において、互いに対向する側の面がゲート配線３６，３７からそれぞれ露出している。ナノシート２８，２５は、Ｘ方向において、互いに対向する側の面がゲート配線３９ａ，３９ｂからそれぞれ露出している。これにより、アクセストランジスタＰＧ４，ＰＧ３の間のＸ方向における距離ｄ１、ロードトランジスタＰＵ２およびトランジスタＰＤ２１の間のＸ方向における距離ｄ１、トランジスタＰＤ１２およびロードトランジスタＰＵ１の間のＸ方向における距離ｄ１、ならびに、アクセストランジスタＰＧ２，ＰＧ１の間のＸ方向における距離ｄ１を、それぞれ小さくすることができる。したがって、半導体記憶装置の小面積化を図ることができる。
　また、第１ビット線ＢＬＡと第２ビット線ＢＬＡＸとの間および第３ビット線ＢＬＢと第４ビット線ＢＬＢＸとの間の間隔が広くなるため、ビット線間のカップリング容量が低減される。これにより、ビット線間のカップリング容量によるノイズが抑制されるため、２ポートＳＲＡＭセルへの書き込み動作および読み出し動作が高速化できる。
　その他、図１２と同様の効果を得ることができる。
　なお、配線７１ｇと配線７１ｅとの間、および、配線７１ｆと配線７１ｄとの間に、それぞれＹ方向に延びるシールド配線（電源電圧ＶＤＤ，ＶＳＳに接続された配線）を配置してもよい。
　（変形例３）
　図１５は第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図１５（ａ）はセル上部を示し、図１５（ｂ）はセル下部を示す。図１５では、図１４と比較すると、アクセストランジスタＰＧ２，ＰＧ３および配線７１ｂ，７１ｃ，７１ｅ，７１ｆの配置が異なっている。具体的に、アクセストランジスタＰＧ２が図１４よりも図面左側に配置されており、アクセストランジスタＰＧ３が図１４よりも図面右側に配置されている。また、配線７１ｇ，７１ｅの間に配線７１ｂが配置されており、配線７１ｆ，７１ｄの間に配線７１ｃが配置されている。
　図１５（ｂ）に示すように、ナノシート２１は、パッド４０４ｂの図面上側に形成されており、パッド４０４ｂと接続されている。ナノシート２８は、パッド４０７ａの図面下側に形成されており、パッド４０７ａと接続されている。パッド４０１は、ナノシート２１の図面上側に形成されている。パッド４１０は、ナノシート２８の図面下側に形成されている。
　図１５では、ナノシート２１，２６ｂは、Ｙ方向に並んで形成されている。ナノシート２３ａ，２８は、Ｙ方向に並んで形成されている。
　ゲート配線３０ｂは、図面右端が、ゲート配線３６の図面右端とＸ方向に同じ位置となるように形成されている。ゲート配線３９ａは、図面左端が、ゲート配線３３の図面左端とＸ方向に同じ位置となるように形成されている。なお、ゲート配線３１，３８が省略されている。
　図１５では、ナノシート２１、ゲート配線３０ｂおよびパッド４０１，４０４ｂによりアクセストランジスタＰＧ３が構成されている。ナノシート２８、ゲート配線３９ａおよびパッド４０７ａ，４１０によりアクセストランジスタＰＧ２が構成されている。
　図１５（ａ）に示すように、第４ビット線ＢＬＢＸである配線７１ｇと第３ビット線ＢＬＢである７１ｅとの間に、電源電圧ＶＳＳを供給する配線７１ｂが形成されている。第２ビット線ＢＬＡＸである配線７１ｆと第１ビット線ＢＬＡである配線７１ｄとの間に、電源電圧ＶＳＳを供給する配線７１ｃが形成されている。
　図１５では、ナノシート２１は、図面右側の面が、ゲート配線３０ｂに覆われておらず、ゲート配線３０ｂから露出している。ナノシート２８は、図面左側の面が、ゲート配線３９ａに覆われておらず、ゲート配線３９ａから露出している。
　図１５のレイアウト構造によると、第１ビット線ＢＬＡと第２ビット線ＢＬＡＸとの間および第３ビット線ＢＬＢと第４ビット線ＢＬＢＸとの間に電源配線ＶＳＳが配置されるため、ビット線間のカップリング容量が低減される。これにより、ビット線間のカップリング容量によるノイズが抑制されるため、２ポートＳＲＡＭセルへの書き込み動作および読み出し動作が高速化できる。
　その他、図１４と同様の効果を得ることができる。
　（第３実施形態）
　図１６は第３実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の例を示す平面図である。具体的には、図１６（ａ）はセル上部を示し、図１６（ｂ）はセル下部を示す。図１６では、ロードトランジスタＰＵ１，ＰＵ２、ドライブトランジスタＰＤ１（トランジスタＰＤ１１，ＰＤ１２）、ドライブトランジスタＰＤ２（トランジスタＰＤ２１，ＰＤ２２）、アクセストランジスタＰＧ１～ＰＧ４により、図４の２ポートＳＲＡＭセル回路が構成されている。図１６の２ポートＳＲＡＭセルは、Ｘ方向に反転された２ポートＳＲＡＭセルが図面左右両側に配置される。
　図１６（ｂ）に示すように、ナノシート２１，２２，２３ａ，２３ｂ，２５は、Ｘ方向において、ナノシート２１，２５，２２，２３ａ，２３ｂの順に、並んで形成されている。ナノシート２６ａ，２６ｂ，２７，２４，２８は、Ｘ方向において、ナノシート２６ａ，２６ｂ，２７，２４，２８の順に、並んで形成されている。ナノシート２１，２６ａは、Ｙ方向に並んで形成されている。ナノシート２５，２６ｂは、Ｙ方向に並んで形成されている。ナノシート２３ａ，２４は、Ｙ方向に並んで形成されている。ナノシート２３ｂ，２８は、Ｙ方向に並んで形成されている。
　ゲート配線３０は、ナノシート２１と平面視で重なっている。ゲート配線３１は、ナノシート２５と平面視で重なっている。ゲート配線３２は、ナノシート２２と平面視で重なっている。ゲート配線３３は、ナノシート２３ａ，２３ｂと平面視で重なっている。ゲート配線３６は、ナノシート２６ａ，２６ｂと平面視で重なっている。ゲート配線３７は、ナノシート２７と平面視で重なっている。ゲート配線３８は、ナノシート２４と平面視で重なっている。ゲート配線３９は、ナノシート２８と平面視で重なっている。
　ゲート配線３０は、ブリッジ部１２を介して、当該２ポートＳＲＡＭセルの図面左側に配置された２ポートＳＲＡＭセルのゲート配線３０と接続されている。ゲート配線３２，３３は、ブリッジ部１０を介して、互いに接続されている。ゲート配線３６，３７は、ブリッジ部１１を介して、互いに接続されている。ゲート配線３９は、ブリッジ部１５を介して、当該２ポートＳＲＡＭセルの図面右側に配置された２ポートＳＲＡＭセルのゲート配線３９と接続されている。
　図１６では、ナノシート２１、ゲート配線３０およびパッド４０１，４０４ａによりアクセストランジスタＰＧ３が構成されている。ナノシート２５、ゲート配線３１およびパッド４０３，４０４ｂによりアクセストランジスタＰＧ１が構成されている。ナノシート２２、ゲート配線３２およびパッド４１１，４１２によりロードトランジスタＰＵ２が構成されている。ナノシート２３ａ、ゲート配線３３およびパッド４０６ａ，４０７ａによりトランジスタＰＤ２１が構成されている。ナノシート２３ｂ、ゲート配線３３およびパッド４０６ｂ，４０７ｂによりトランジスタＰＤ２２が構成されている。ナノシート２６ａ、ゲート配線３６およびパッド４０４ａ，４０５ａによりトランジスタＰＤ１１が構成されている。ナノシート２６ｂ、ゲート配線３６およびパッド４０４ｂ，４０５ｂによりトランジスタＰＤ１２が構成されている。ナノシート２７、ゲート配線３７およびパッド４１３，４１４によりロードトランジスタＰＵ１が構成されている。ナノシート２４、ゲート配線３８およびパッド４０７ａ，４０８によりアクセストランジスタＰＧ４が構成されている。ナノシート２８、ゲート配線３９およびパッド４０７ｂ，４１０によりアクセストランジスタＰＧ２が構成されている。
　したがって、アクセストランジスタＰＧ３，ＰＧ１、ロードトランジスタＰＵ２およびトランジスタＰＤ２１，ＰＤ２２がＸ方向に並んで形成されている。トランジスタＰＤ１１，ＰＤ１２、ロードトランジスタＰＵ１およびアクセストランジスタＰＧ４，ＰＧ２がＸ方向に並んで形成されている。また、アクセストランジスタＰＧ３およびトランジスタＰＤ１１がＹ方向に並んで配置されている。アクセストランジスタＰＧ１およびトランジスタＰＤ１２がＹ方向に並んで配置されている。トランジスタＰＤ２１およびアクセストランジスタＰＧ４がＹ方向に並んで配置されている。トランジスタＰＤ２２およびアクセストランジスタＰＧ２がＹ方向に並んで配置されている。
　図１６（ａ）に示すように、第１ビット線ＢＬＡである配線７１ｄと第３ビット線ＢＬＢである配線７１ｅとがＸ方向に離間して配置されており、その間に電源電圧ＶＳＳを供給する配線７１ｂが配置されている。第２ビット線ＢＬＡＸである配線７１ｆと第４ビット線ＢＬＢＸである配線７１ｇとがＸ方向に離間して配置されており、その間に電源電圧ＶＳＳを供給する配線７１ｃが配置されている。
　また、配線７１ｊは、Ｙ方向に延びるように形成されており、配線７１ｂ，７１ｄの間に配置されている。配線７１ｉは、Ｙ方向に延びるように形成されており、配線７１ｇ，７１ｃの間に配置されている。配線７１ｊ，７１ｉは、コンタクト８２ｃ，８２ｂを介して、ゲート配線３１，３８とそれぞれ接続されている。
　図１６では、ナノシート２５，２２，２３ｂ，２６ｂ，２８は、図面右側の面が、ゲート配線３１，３２，３３，３６，３９にそれぞれ覆われておらず、ゲート配線３１，３２，３３，３６，３９からそれぞれ露出している。ナノシート２１，２３ａ，２６ａ，２７，２４は、図面左側の面が、ゲート配線３０，３３，３６，３７，３８にそれぞれ覆われておらず、ゲート配線３０，３３，３６，３７，３８からそれぞれ露出している。
　すなわち、ナノシート２２，２３ａは、Ｘ方向において、互いに対向する側の面がゲート配線３２，３３からそれぞれ露出している。ナノシート２６ｂ，２７は、Ｘ方向において、互いに対向する側の面がゲート配線３６，３７からそれぞれ露出している。
　ナノシート２１，２６ａは、平面視において、図面左側のセル境界に近接して配置されている。ナノシート２３ｂ，２８は、平面視において、図面右側のセル境界に近接して配置されている。図１６の２ポートＳＲＡＭセルは、Ｘ方向に反転された２ポートＳＲＡＭセルが図面左右両側に配置される。すなわち、Ｘ方向に並んで配置された２ポートＳＲＡＭセルにおいて、ナノシート２１同士は、Ｘ方向において、互いに対向する側の面がゲート配線３０から露出している。ナノシート２３ｂ同士は、Ｘ方向において、互いに対向する側の面がゲート配線３３から露出している。ナノシート２６ａ同士は、Ｘ方向において、互いに対向する側の面がゲート配線３６から露出している。ナノシート２８同士は、Ｘ方向において、互いに対向する側の面がゲート配線３９から露出している。
　以上の構成により、ナノシート２２，２３ａは、Ｘ方向において、互いに対向する側の面がゲート配線３２，３３からそれぞれ露出している。ナノシート２６ｂ，２７は、Ｘ方向において、互いに対向する側の面がゲート配線３６，３７からそれぞれ露出している。これにより、ロードトランジスタＰＵ２およびトランジスタＰＤ２１の間のＸ方向における距離ｄ１、ならびに、トランジスタＰＤ１２およびロードトランジスタＰＵ１の間のＸ方向における距離ｄ１をそれぞれ小さくすることができる。したがって、半導体記憶装置の小面積化を図ることができる。
　また、Ｘ方向に並んで配置された２ポートＳＲＡＭセルにおいて、ナノシート２１同士は、Ｘ方向において、互いに対向する側の面がゲート配線３０から露出している。ナノシート２３ｂ同士は、Ｘ方向において、互いに対向する側の面がゲート配線３３から露出している。ナノシート２６ａ同士は、Ｘ方向において、互いに対向する側の面がゲート配線３６から露出している。ナノシート２８同士は、Ｘ方向において、互いに対向する側の面がゲート配線３９から露出している。これにより、アクセストランジスタＰＧ３同士の間のＸ方向における距離ｄ１、トランジスタＰＤ２２同士の間のＸ方向における距離ｄ１、トランジスタＰＤ１１同士の間のＸ方向における距離ｄ１、および、アクセストランジスタＰＧ２同士の間のＸ方向における距離ｄ１をそれぞれ小さくすることができる。したがって、半導体記憶装置の小面積化を図ることができる。
　また、アクセストランジスタＰＧ３およびトランジスタＰＤ１１がＹ方向に並んで配置されている。アクセストランジスタＰＧ１およびトランジスタＰＤ１２がＹ方向に並んで配置されている。トランジスタＰＤ２１およびアクセストランジスタＰＧ４がＹ方向に並んで配置されている。トランジスタＰＤ２２およびアクセストランジスタＰＧ２がＹ方向に並んで配置されている。これにより、半導体記憶装置の小面積化を図ることができる。
　また、第１ビット線ＢＬＡと第３ビット線ＢＬＢとの間および第２ビット線ＢＬＡＸと第４ビット線ＢＬＢＸとの間の間隔が広くなっており、その間にそれぞれ電源配線ＶＳＳが配置される。これにより、ビット線間のカップリング容量が低減されるため、ビット線間のカップリング容量によるノイズが抑制され、２ポートＳＲＡＭセルへの書き込み動作および読み出し動作が高速化できる。
　（変形例）
　図１７は第３実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図１７（ａ）はセル上部を示し、図１７（ｂ）はセル下部を示す。図１７では、図１６と比較すると、各ナノシートは、Ｘ方向において、図１６と反対側の面が、ゲート配線から露出している。
　図１７（ｂ）に示すように、ゲート配線３２の図面右側に、Ｘ方向およびＺ方向に延びるゲート配線３３ａ，３３ｂが形成されている。ゲート配線３７の図面左側に、Ｘ方向およびＺ方向に延びるゲート配線３６ａ，３６ｂが形成されている。
　ゲート配線３３ａは、ナノシート２２，２３ａと平面視で重なっている。ゲート配線３３ｂは、ナノシート２３ｂと平面視で重なっている。ゲート配線３６ａは、ナノシート２６ａと平面視で重なっている。ゲート配線３６ｂは、ナノシート２６ｂ，２７と平面視で重なっている。
　図１７では、ゲート配線３３ａが、ロードトランジスタＰＵ２およびトランジスタＰＤ２１のゲートとなる。ゲート配線３３ｂが、トランジスタＰＤ２２のゲートとなる。ゲート配線３６ａが、トランジスタＰＤ１１のゲートとなる。ゲート配線３６ｂが、トランジスタＰＤ１２およびロードトランジスタＰＵ１のゲートとなる。
　ゲート配線３２，３３ａは、ブリッジ部１０を介して、互いに接続されている。ゲート配線３３ａ，３３ｂは、ブリッジ部１７を介して、互いに接続されている。ゲート配線３６ａ，３６ｂは、ブリッジ部１８を介して、互いに接続されている。ゲート配線３６ｂ，３７は、ブリッジ部１１を介して、互いに接続されている。また、ゲート配線３０は、コンタクト８２ａを介して、配線７１ｈと接続されている。ゲート配線３９は、コンタクト８２ｄを介して、配線７１ｋと接続されている。
　図１７では、ナノシート２５，２２，２３ｂ，２６ｂ，２８は、図面左側の面が、ゲート配線３１，３３ａ，３３ｂ，３６ｂ，３９にそれぞれ覆われておらず、ゲート配線３１，３３ａ，３３ｂ，３６ｂ，３９からそれぞれ露出している。ナノシート２１，２３ａ，２６ａ，２７，２４は、図面右側の面が、ゲート配線３０，３３ａ，３６ａ，３６ｂ，３８にそれぞれ覆われておらず、ゲート配線３０，３３ａ，３６ａ，３６ｂ，３８からそれぞれ露出している。
　すなわち、ナノシート２１，２５は、Ｘ方向において、互いに対向する側の面がゲート配線３０，３１からそれぞれ露出している。ナノシート２３ａ，２３ｂは、Ｘ方向において、互いに対向する側の面がゲート配線３３ａ，３３ｂからそれぞれ露出している。ナノシート２６ａ，２６ｂは、Ｘ方向において、互いに対向する側の面がゲート配線３６ａ，３６ｂからそれぞれ露出している。ナノシート２４，２８は、Ｘ方向において、互いに対向する側の面がゲート配線３８，３９からそれぞれ露出している。
　また、ナノシート２２は、ナノシート２７の図面右側上方に形成されている。すなわち、ナノシート２２，２７は、Ｘ方向において、互いに対向する側の面がゲート配線３３ａ，３６ｂからそれぞれ露出している。
　図１７のレイアウト構造によると、ナノシート２１，２５は、Ｘ方向において、互いに対向する側の面がゲート配線３０，３１からそれぞれ露出している。ナノシート２３ａ，２３ｂは、Ｘ方向において、互いに対向する側の面がゲート配線３３ａ，３３ｂからそれぞれ露出している。ナノシート２６ａ，２６ｂは、Ｘ方向において、互いに対向する側の面がゲート配線３６ａ，３６ｂからそれぞれ露出している。ナノシート２４，２８は、Ｘ方向において、互いに対向する側の面がゲート配線３８，３９からそれぞれ露出している。これにより、アクセストランジスタＰＧ３，ＰＧ１の間のＸ方向における距離ｄ１、トランジスタＰＤ２１，ＰＤ２２の間のＸ方向における距離ｄ１、トランジスタＰＤ１１，ＰＤ１２の間のＸ方向における距離ｄ１、および、アクセストランジスタＰＧ４，ＰＧ２の間のＸ方向における距離ｄ１を、それぞれ小さくすることができる。したがって、半導体記憶装置の小面積化を図ることができる。
　また、ナノシート２２，２７は、Ｘ方向において、互いに対向する側の面がゲート配線３３ａ，３６ｂからそれぞれ露出している。これにより、ロードトランジスタＰＵ１，ＰＵ２の間のＸ方向における距離ｄ１を小さくすることができる。したがって、半導体記憶装置の小面積化を図ることができる。
　その他、図１６と同様の効果を得ることができる。
　なお、上述の各実施形態および変形例では、各トランジスタはそれぞれ３枚のナノシートを備えるものとしたが、トランジスタの一部または全部は、１枚，２枚または４枚以上のナノシートを備えてもよい。
　また、上述の各実施形態では、ナノシートの断面形状は長方形としているが、これに限られるものではない。例えば、正方形、円形、楕円形等であってもよい。
　本開示では、フォークシートトランジスタを用いた２ポートＳＲＡＭセルを実現することができるとともに、半導体記憶装置の小面積化を図ることができる。
　２１～２８，２３ａ，２３ｂ，２６ａ，２６ｂ　ナノシート
　３０～３９，３０ａ，３０ｂ，３１ａ，３１ｂ，３３ａ，３３ｂ，３６ａ，３６ｂ，３８ａ，３８ｂ，３９ａ，３９ｂ　ゲート配線
　４０１～４１４，４０４ａ，４０４ｂ，４０５ａ，４０５ｂ，４０６ａ，４０６ｂ，４０７ａ，４０７ｂ　パッド
　５０～５９，１５０，１５１　ローカル配線
　６１～６４　シェアードコンタクト
　７１ａ～７１ｋ，９１，９２　配線
　ＰＵ１，ＰＵ２　ロードトランジスタ
　ＰＤ１，ＰＤ２，ＰＤ１１，ＰＤ１２，ＰＤ２１，ＰＤ２２　ドライブトランジスタ（トランジスタ）
　ＰＧ１～ＰＧ４　アクセストランジスタ
　ＷＬＡ　第１ワード線
　ＷＬＢ　第２ワード線
　ＢＬＡ　第１ビット線
　ＢＬＡＸ　第２ビット線
　ＢＬＢ　第３ビット線
　ＢＬＢＸ　第４ビット線
 

Claims (27)

  1. 　２ポートＳＲＡＭセルを含む半導体記憶装置であって、
    　前記２ポートＳＲＡＭセルは、
    　一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、
    　一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、
    　一方のノードが第１ビット線に、他方のノードが前記第１ノードに、ゲートが第１ワード線にそれぞれ接続された第３トランジスタと、
    　一方のノードが前記第１ビット線と第１相補ビット線対を構成する第２ビット線に、他方のノードが前記第２ノードに、ゲートが前記第１ワード線にそれぞれ接続された第４トランジスタと、
    　一方のノードが第３ビット線に、他方のノードが前記第１ノードに、ゲートが第２ワード線にそれぞれ接続された第５トランジスタと、
    　一方のノードが前記第３ビット線と第２相補ビット線対を構成する第４ビット線に、他方のノードが前記第２ノードに、ゲートが前記第２ワード線にそれぞれ接続された第６トランジスタと、
    　一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第７トランジスタと、
    　一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第８トランジスタと
    　を備え、
    　前記第１～第８トランジスタは、
    　　第１方向に延びている第１～第８ナノシートと、
    　　前記第１～第８ナノシートの、前記第１方向と垂直をなす第２方向、ならびに、前記第１および第２方向と垂直をなす第３方向をそれぞれ囲っている第１～第８ゲート配線と
    　をそれぞれ備え、
    　前記第２、第５、第６および第８ナノシートは、前記第２方向において、前記第５、第２、第８、第６ナノシートの順に、並んで形成されており、
    　前記第１、第３、第４および第７ナノシートは、前記第２方向において、前記第３、第７、第１、第４ナノシートの順に、並んで形成されており、
    　前記第２、第４、第６および第７ナノシートは、前記第２方向における一方の側である第１側の面が、前記第２、第４、第６および第７ゲート配線からそれぞれ露出しており、
    　前記第１、第３、第５および第８ナノシートは、前記第２方向における他方の側である第２側の面が、前記第１、第３、第５および第８ゲート配線からそれぞれ露出している
    　ことを特徴とする半導体記憶装置。
  2. 　請求項１記載の半導体記憶装置において、
    　前記第３および第５ナノシートは、前記第１方向に並んで形成されており、
    　前記第４および第６ナノシートは、前記第１方向に並んで形成されている
    　ことを特徴とする半導体記憶装置。
  3. 　請求項１記載の半導体記憶装置において、
    　前記第１側は、前記第６ナノシートの、前記第８ナノシートに対向する側であり、かつ、前記第７ナノシートの、前記第３ナノシートに対向する側であり、
    　前記第２側は、前記第８ナノシートの、前記第６ナノシートに対向する側であり、かつ、前記第３ナノシートの、前記第７ナノシートに対向する側である
    　ことを特徴とする半導体記憶装置。
  4. 　請求項１記載の半導体記憶装置において、
    　前記第４および第６ナノシートは、前記２ポートＳＲＡＭセルの、前記第１側のセル境界に近接して形成されており、
    　前記第３および第５ナノシートは、前記２ポートＳＲＡＭセルの、前記第２側のセル境界に近接して形成されており、
    　前記第１側は、前記第２ナノシートの、前記第８ナノシートに対向する側であり、かつ、前記第７ナノシートの、前記第１ナノシートに対向する側であり、
    　前記第２側は、前記第８ナノシートの、前記第２ナノシートに対向する側であり、かつ、前記第１ナノシートの、前記第７ナノシートに対向する側である
    　ことを特徴とする半導体記憶装置。
  5. 　請求項１記載の半導体記憶装置において、
    　前記２ポートＳＲＡＭセルは、
    　　前記第１方向に延びており、前記第２電圧を供給する、第１および第２電源配線と、
    　　前記第１方向に延びており、前記第１ビット線となる、第１配線と、
    　　前記第１方向に延びており、前記第２ビット線となる、第２配線と、
    　　前記第１方向に延びており、前記第３ビット線となる、第３配線と、
    　　前記第１方向に延びており、前記第４ビット線となる、第４配線と
    　をさらに備え、
    　前記第１および第２電源配線、ならびに、前記第１～第４配線は、それぞれ、前記第１～第１０トランジスタよりも上層の同じ配線層に形成されており、
    　前記第１電源配線は、前記第１配線と前記第３配線との間に形成されており、
    　前記第２電源配線は、前記第２配線と前記第４配線との間に形成されている
    　ことを特徴とする半導体記憶装置。
  6. 　２ポートＳＲＡＭセルを含む半導体記憶装置であって、
    　前記２ポートＳＲＡＭセルは、
    　一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、
    　一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、
    　一方のノードが第１ビット線に、他方のノードが前記第１ノードに、ゲートが第１ワード線にそれぞれ接続された第３トランジスタと、
    　一方のノードが前記第１ビット線と第１相補ビット線対を構成する第２ビット線に、他方のノードが前記第２ノードに、ゲートが前記第１ワード線にそれぞれ接続された第４トランジスタと、
    　一方のノードが第３ビット線に、他方のノードが前記第１ノードに、ゲートが第２ワード線にそれぞれ接続された第５トランジスタと、
    　一方のノードが前記第３ビット線と第２相補ビット線対を構成する第４ビット線に、他方のノードが前記第２ノードに、ゲートが前記第２ワード線にそれぞれ接続された第６トランジスタと、
    　一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第７トランジスタと、
    　一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第８トランジスタと
    　を備え、
    　前記第１～第６トランジスタは、
    　　第１方向に延びている第１～第６ナノシートと、
    　　前記第１～第６ナノシートの、前記第１方向と垂直をなす第２方向、ならびに、前記第１および第２方向と垂直をなす第３方向をそれぞれ囲っている第１～第６ゲート配線と
    　をそれぞれ備え、
    　前記第７トランジスタは、
    　　前記第１方向に延びている第７および第８ナノシートと、
    　　前記第７および第８ナノシートの、前記第２および第３方向をそれぞれ囲っている第７および第８ゲート配線と
    　を備え、
    　前記第８トランジスタは、
    　　前記第１方向に延びている第９および第１０ナノシートと、
    　　前記第９および第１０ナノシートの、前記第２および第３方向をそれぞれ囲っている第９および第１０ゲート配線と
    　を備え、
    　前記第２、第５、第６、第９および第１０ナノシートは、前記第２方向において、前記第５、第２、第９、第１０、第６ナノシートの順に、並んで形成されており、
    　前記第１、第３、第４、第７および第８ナノシートは、前記第２方向において、前記第３、第７、第８、第１、第４ナノシートの順に、並んで形成されており、
    　前記第１、第６、第７および第９ナノシートは、前記第２方向における一方の側である第１側の面が、前記第１、第６、第７および第９ゲート配線からそれぞれ露出しており、
    　前記第２、第３、第８および第１０ナノシートは、前記第２方向における他方の側である第２側の面が、前記第２、第３、第８および第１０ゲート配線からそれぞれ露出しており、
    　前記第４ナノシートは、前記第１側および前記第２側のいずれか一方の側の面が、第４ゲート配線から露出しており、
    　前記第５ナノシートは、前記第１側および前記第２側のいずれか一方の側の面が、第５ゲート配線から露出している
    　ことを特徴とする半導体記憶装置。
  7. 　請求項６記載の半導体記憶装置において、
    　前記第１側は、
    　　前記第９ナノシートの、前記第２ナノシートに対向する側であり、
    　　前記第６ナノシートの、前記第１０ナノシートに対向する側であり、
    　　前記第７ナノシートの、前記第３ナノシートに対向する側であり、かつ、
    　　前記第１ナノシートの、前記第８ナノシートに対向する側であり、
    　前記第２側は、
    　　前記第２ナノシートの、前記第９ナノシートに対向する側であり、
    　　前記第１０ナノシートの、前記第６ナノシートに対向する側であり、
    　　前記第３ナノシートの、前記第７ナノシートに対向する側であり、かつ、
    　　前記第８ナノシートの、前記第１ナノシートに対向する側である
    　ことを特徴とする半導体記憶装置。
  8. 　請求項７記載の半導体記憶装置において、
    　前記第３および第５ナノシートは、前記第１方向に並んで形成されており、
    　前記第４および第６ナノシートは、前記第１方向に並んで形成されており、
    　前記第４ナノシートは、前記第１側の面が、第４ゲート配線から露出しており、
    　前記第５ナノシートは、前記第２側の面が、第５ゲート配線から露出している
    　ことを特徴とする半導体記憶装置。
  9. 　請求項７記載の半導体記憶装置において、
    　前記第５および第７ナノシートは、前記第１方向に並んで形成されており、
    　前記第４および第１０ナノシートは、前記第１方向に並んで形成されており、
    　前記第４ナノシートは、前記第２側の面が、第４ゲート配線から露出しており、
    　前記第５ナノシートは、前記第１側の面が、第５ゲート配線から露出している
    　ことを特徴とする半導体記憶装置。
  10. 　請求項７記載の半導体記憶装置において、
    　前記第５および第８ナノシートは、前記第１方向に並んで形成されており、
    　前記第４および第９ナノシートは、前記第１方向に並んで形成されており、
    　前記第４ナノシートは、前記第１側の面が、第４ゲート配線から露出しており、
    　前記第５ナノシートは、前記第２側の面が、第５ゲート配線から露出している
    　ことを特徴とする半導体記憶装置。
  11. 　請求項６記載の半導体記憶装置において、
    　前記第６ナノシートは、前記２ポートＳＲＡＭセルの、前記第１側のセル境界に近接して形成されており、
    　前記第３ナノシートは、前記２ポートＳＲＡＭセルの、前記第２側のセル境界に近接して形成されており、
    　前記第２側は、前記第７ナノシートの、前記第８ナノシートに対向する側であり、かつ前記第９ナノシートの、前記第１０ナノシートに対向する側であり、
    　前記第１側は、前記第８ナノシートの、前記第７ナノシートに対向する側であり、かつ前記第１０ナノシートの、前記第９ナノシートに対向する側である
    　ことを特徴とする半導体記憶装置。
  12. 　請求項１１記載の半導体記憶装置において、
    　前記第４ナノシートは、前記２ポートＳＲＡＭセルの、前記第１側のセル境界に近接して形成されており、
    　前記第５ナノシートは、前記２ポートＳＲＡＭセルの、前記第２側のセル境界に近接して形成されており、
    　前記第３および第５ナノシートは、前記第１方向に並んで形成されており、
    　前記第４および第６ナノシートは、前記第１方向に並んで形成されており、
    　前記第４ナノシートは、前記第１側の面が、第４ゲート配線から露出しており、
    　前記第５ナノシートは、前記第２側の面が、第５ゲート配線から露出している
    　ことを特徴とする半導体記憶装置。
  13. 　請求項１１記載の半導体記憶装置において、
    　前記第５および第７ナノシートは、前記第１方向に並んで形成されており、
    　前記第４および第１０ナノシートは、前記第１方向に並んで形成されており、
    　前記第４ナノシートは、前記第２側の面が、第４ゲート配線から露出しており、
    　前記第５ナノシートは、前記第１側の面が、第５ゲート配線から露出している
    　ことを特徴とする半導体記憶装置。
  14. 　請求項１１記載の半導体記憶装置において、
    　前記第５および第８ナノシートは、前記第１方向に並んで形成されており、
    　前記第４および第９ナノシートは、前記第１方向に並んで形成されており、
    　前記第４ナノシートは、前記第１側の面が、第４ゲート配線から露出しており、
    　前記第５ナノシートは、前記第２側の面が、第５ゲート配線から露出している
    　ことを特徴とする半導体記憶装置。
  15. 　請求項６記載の半導体記憶装置において、
    　前記２ポートＳＲＡＭセルは、
    　　前記第１方向に延びており、前記第２電圧を供給する、第１および第２電源配線と、
    　　前記第１方向に延びており、前記第１ビット線となる、第１配線と、
    　　前記第１方向に延びており、前記第２ビット線となる、第２配線と、
    　　前記第１方向に延びており、前記第３ビット線となる、第３配線と、
    　　前記第１方向に延びており、前記第４ビット線となる、第４配線と
    　をさらに備え、
    　前記第１および第２電源配線、ならびに、前記第１～第４配線は、それぞれ、前記第１～第１０トランジスタよりも上層の同じ配線層に形成されており、
    　前記第１電源配線は、前記第１配線と前記第３配線との間に形成されており、
    　前記第２電源配線は、前記第２配線と前記第４配線との間に形成されている
    　ことを特徴とする半導体記憶装置。
  16. 　２ポートＳＲＡＭセルを含む半導体記憶装置であって、
    　前記２ポートＳＲＡＭセルは、
    　一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、
    　一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、
    　一方のノードが第１ビット線に、他方のノードが前記第１ノードに、ゲートが第１ワード線にそれぞれ接続された第３トランジスタと、
    　一方のノードが前記第１ビット線と第１相補ビット線対を構成する第２ビット線に、他方のノードが前記第２ノードに、ゲートが前記第１ワード線にそれぞれ接続された第４トランジスタと、
    　一方のノードが第３ビット線に、他方のノードが前記第１ノードに、ゲートが第２ワード線にそれぞれ接続された第５トランジスタと、
    　一方のノードが前記第３ビット線と第２相補ビット線対を構成する第４ビット線に、他方のノードが前記第２ノードに、ゲートが前記第２ワード線にそれぞれ接続された第６トランジスタと、
    　一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第７トランジスタと、
    　一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第８トランジスタと
    　を備え、
    　前記第１～第６トランジスタは、
    　　第１方向に延びている第１～第６ナノシートと、
    　　前記第１～第６ナノシートの、前記第１方向と垂直をなす第２方向、ならびに、前記第１および第２方向と垂直をなす第３方向をそれぞれ囲っている第１～第６ゲート配線と
    　をそれぞれ備え、
    　前記第７トランジスタは、
    　　前記第１方向に延びている第７および第８ナノシートと、
    　　前記第７および第８ナノシートの、前記第２および第３方向をそれぞれ囲っている第７および第８ゲート配線と
    　を備え、
    　前記第８トランジスタは、
    　　前記第１方向に延びている第９および第１０ナノシートと、
    　　前記第９および第１０ナノシートの、前記第２および第３方向をそれぞれ囲っている第９および第１０ゲート配線と
    　を備え、
    　前記第２、第５、第６、第９および第１０ナノシートは、前記第２方向において、前記第６、第５、第２、第９、第１０ナノシートの順に、並んで形成されており、
    　前記第１、第３、第４、第７および第８ナノシートは、前記第２方向において、前記第７、第８、第１、第４、第３ナノシートの順に、並んで形成されており、
    　前記第２、第６、第８および第１０ナノシートは、前記第２方向における一方の側である第１側の面が、前記第２、第６、第８および第１０ゲート配線からそれぞれ露出しており、
    　前記第１、第３、第７および第９ナノシートは、前記第２方向における他方の側である第２側の面が、前記第１、第３、第７および第９ゲート配線からそれぞれ露出しており、
    　前記第４ナノシートは、前記第１側および前記第２側のいずれか一方の側の面が、第４ゲート配線から露出しており、
    　前記第５ナノシートは、前記第１側および前記第２側のいずれか一方の側の面が、第５ゲート配線から露出している
    　ことを特徴とする半導体記憶装置。
  17. 　請求項１６記載の半導体記憶装置において、
    　前記第３ナノシートは、前記２ポートＳＲＡＭセルの、前記第２側のセル境界に近接して形成されており、
    　前記第６ナノシートは、前記２ポートＳＲＡＭセルの、前記第１側のセル境界に近接して形成されており、
    　前記第１側は、前記第１０ナノシートの、前記第９ナノシートに対向する側であり、かつ、前記第８ナノシートの、前記第７ナノシートに対向する側であり、
    　前記第２側は、前記第９ナノシートの、前記第１０ナノシートに対向する側であり、かつ、前記第７ナノシートの、前記第８ナノシートに対向する側である
    　ことを特徴とする半導体記憶装置。
  18. 　請求項１７記載の半導体記憶装置において、
    　前記第５および第７ナノシートは、前記第１方向に並んで形成されており、
    　前記第４および第１０ナノシートは、前記第１方向に並んで形成されており、
    　前記第４ナノシートは、前記第１側の面が、第４ゲート配線から露出しており、
    　前記第５ナノシートは、前記第２側の面が、第５ゲート配線から露出している
    　ことを特徴とする半導体記憶装置。
  19. 　請求項１７記載の半導体記憶装置において、
    　前記第５および第８ナノシートは、前記第１方向に並んで形成されており、
    　前記第４および第９ナノシートは、前記第１方向に並んで形成されており、
    　前記第４ナノシートは、前記第２側の面が、第４ゲート配線から露出しており、
    　前記第５ナノシートは、前記第１側の面が、第５ゲート配線から露出している
    　ことを特徴とする半導体記憶装置。
  20. 　請求項１６記載の半導体記憶装置において、
    　前記第１側は、前記第２ナノシートの、前記第９ナノシートに対向する側であり、かつ前記第８ナノシートの、前記第１ナノシートに対向する側であり、
    　前記第２側は、前記第９ナノシートの、前記第２ナノシートに対向する側であり、かつ前記第１ナノシートの、前記第８ナノシートに対向する側である
    　ことを特徴とする半導体記憶装置。
  21. 　請求項２０記載の半導体記憶装置において、
    　前記第５および第７ナノシートは、前記第１方向に並んで形成されており、
    　前記第４および第１０ナノシートは、前記第１方向に並んで形成されており、
    　前記第４ナノシートは、前記第１側の面が、第４ゲート配線から露出しており、
    　前記第５ナノシートは、前記第２側の面が、第５ゲート配線から露出しており、
    　前記第１側は、前記第６ナノシートの、前記第５ナノシートに対向する側であり、かつ前記第４ナノシートの、前記第３ナノシートに対向する側であり、
    　前記第２側は、前記第５ナノシートの、前記第６ナノシートに対向する側であり、かつ前記第３ナノシートの、前記第４ナノシートに対向する側である
    　ことを特徴とする半導体記憶装置。
  22. 　請求項２０記載の半導体記憶装置において、
    　前記第５および第８ナノシートは、前記第１方向に並んで形成されており、
    　前記第４および第９ナノシートは、前記第１方向に並んで形成されており、
    　前記第４ナノシートは、前記第２側の面が、第４ゲート配線から露出しており、
    　前記第５ナノシートは、前記第１側の面が、第５ゲート配線から露出している
    　ことを特徴とする半導体記憶装置。
  23. 　請求項１６記載の半導体記憶装置において、
    　前記２ポートＳＲＡＭセルは、
    　　前記第１方向に延びており、前記第２電圧を供給する、第１および第２電源配線と、
    　　前記第１方向に延びており、前記第１ビット線となる、第１配線と、
    　　前記第１方向に延びており、前記第２ビット線となる、第２配線と、
    　　前記第１方向に延びており、前記第３ビット線となる、第３配線と、
    　　前記第１方向に延びており、前記第４ビット線となる、第４配線と
    　をさらに備え、
    　前記第１および第２電源配線、ならびに、前記第１～第４配線は、それぞれ、前記第１～第１０トランジスタよりも上層の同じ配線層に形成されており、
    　前記第１電源配線は、前記第１配線と前記第２配線との間に形成されており、
    　前記第２電源配線は、前記第３配線と前記第４配線との間に形成されている
    　ことを特徴とする半導体記憶装置。
  24. 　２ポートＳＲＡＭセルを含む半導体記憶装置であって、
    　前記２ポートＳＲＡＭセルは、
    　一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、
    　一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、
    　一方のノードが第１ビット線に、他方のノードが前記第１ノードに、ゲートが第１ワード線にそれぞれ接続された第３トランジスタと、
    　一方のノードが前記第１ビット線と第１相補ビット線対を構成する第２ビット線に、他方のノードが前記第２ノードに、ゲートが前記第１ワード線にそれぞれ接続された第４トランジスタと、
    　一方のノードが第３ビット線に、他方のノードが前記第１ノードに、ゲートが第２ワード線にそれぞれ接続された第５トランジスタと、
    　一方のノードが前記第３ビット線と第２相補ビット線対を構成する第４ビット線に、他方のノードが前記第２ノードに、ゲートが前記第２ワード線にそれぞれ接続された第６トランジスタと、
    　一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第７トランジスタと、
    　一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第８トランジスタと
    　を備え、
    　前記第１～第６トランジスタは、
    　　第１方向に延びている第１～第６ナノシートと、
    　　前記第１～第６ナノシートの、前記第１方向と垂直をなす第２方向、ならびに、前記第１および第２方向と垂直をなす第３方向をそれぞれ囲っている第１～第６ゲート配線と
    　をそれぞれ備え、
    　前記第７トランジスタは、
    　　前記第１方向に延びている第７および第８ナノシートと、
    　　前記第７および第８ナノシートの、前記第２および第３方向をそれぞれ囲っている第７および第８ゲート配線と
    　を備え、
    　前記第８トランジスタは、
    　　前記第１方向に延びている第９および第１０ナノシートと、
    　　前記第９および第１０ナノシートの、前記第２および第３方向をそれぞれ囲っている第９および第１０ゲート配線と
    　を備え、
    　前記第２、第３、第５、第９および第１０ナノシートは、前記第２方向において、前記第５、第３、第２、第９、第１０ナノシートの順に、並んで形成されており、
    　前記第１、第４、第６、第７および第８ナノシートは、前記第２方向において、前記第７、第８、第１、第６、第４ナノシートの順に、並んで形成されており、
    　前記第１、第５、第６、第７および第９ナノシートは、前記第２方向における一方の側である第１側の面が、前記第１、第５、第６、第７および第９ゲート配線からそれぞれ露出しており、
    　前記第２、第３、第４、第８および第１０ナノシートは、前記第２方向における他方の側である第２側の面が、前記第２、第３、第４、第８および第１０ゲート配線からそれぞれ露出している
    　ことを特徴とする半導体記憶装置。
  25. 　請求項２４記載の半導体記憶装置において、
    　前記第１側は、前記第９ナノシートの、前記第２ナノシートに対向する側であり、かつ前記第１ナノシートの、前記第８ナノシートに対向する側であり、
    　前記第２側は、前記第２ナノシートの、前記第９ナノシートに対向する側であり、かつ前記第８ナノシートの、前記第１ナノシートに対向する側であり、
    　前記第５および第７ナノシートは、前記２ポートＳＲＡＭセルの、前記第１側のセル境界に近接して形成されており、
    　前記第４および第１０ナノシートは、前記２ポートＳＲＡＭセルの、前記第２側のセル境界に近接して形成されている
    　ことを特徴とする半導体記憶装置。
  26. 　請求項２４記載の半導体記憶装置において、
    　前記第１側は、
    　　前記第５ナノシートの、前記第３ナノシートに対向する側であり、
    　　前記第９ナノシートの、前記第１０ナノシートに対向する側であり、
    　　前記第７ナノシートの、前記第８ナノシートに対向する側であり、かつ
    　　前記第６ナノシートの、前記第４ナノシートに対向する側であり、
    　前記第２側は、
    　　前記第３ナノシートの、前記第５ナノシートに対向する側であり、
    　　前記第１０ナノシートの、前記第９ナノシートに対向する側であり、
    　　前記第８ナノシートの、前記第７ナノシートに対向する側であり、かつ
    　　前記第４ナノシートの、前記第６ナノシートに対向する側である
    　ことを特徴とする半導体記憶装置。
  27. 　請求項２４記載の半導体記憶装置において、
    　前記２ポートＳＲＡＭセルは、
    　　前記第１方向に延びており、前記第２電圧を供給する、第１および第２電源配線と、
    　　前記第１方向に延びており、前記第１ビット線となる、第１配線と、
    　　前記第１方向に延びており、前記第２ビット線となる、第２配線と、
    　　前記第１方向に延びており、前記第３ビット線となる、第３配線と、
    　　前記第１方向に延びており、前記第４ビット線となる、第４配線と
    　をさらに備え、
    　前記第１および第２電源配線、ならびに、前記第１～第４配線は、それぞれ、前記第１～第１０トランジスタよりも上層の同じ配線層に形成されており、
    　前記第１電源配線は、前記第１配線と前記第３配線との間に形成されており、
    　前記第２電源配線は、前記第２配線と前記第４配線との間に形成されている
    　ことを特徴とする半導体記憶装置。
     
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