WO2020255801A1 - 半導体記憶装置 - Google Patents

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WO2020255801A1
WO2020255801A1 PCT/JP2020/022719 JP2020022719W WO2020255801A1 WO 2020255801 A1 WO2020255801 A1 WO 2020255801A1 JP 2020022719 W JP2020022719 W JP 2020022719W WO 2020255801 A1 WO2020255801 A1 WO 2020255801A1
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transistor
transistors
gate
wiring
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PCT/JP2020/022719
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山上　由展
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株式会社ソシオネクスト
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    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET

Definitions

  • the present disclosure relates to a semiconductor storage device using a CFET (Complementary FET) device, and more particularly to a layout structure of a SRAM (Static Random Access Memory) cell using a CFET.
  • CFET Complementary FET
  • SRAM Static Random Access Memory
  • the transistor which is a basic component of the LSI, has realized an improvement in the degree of integration, a reduction in the operating voltage, and an improvement in the operating speed by reducing (scaling) the gate length.
  • off-current due to excessive scaling and the resulting significant increase in power consumption have become problems.
  • three-dimensional structure transistors in which the transistor structure is changed from the conventional planar type to the three-dimensional type are being actively studied.
  • Non-Patent Documents 1 and 2 disclose, as new devices, a three-dimensional structure device in which a three-dimensional structure P-type FET and an N-type FET are laminated in a direction perpendicular to a substrate, and a SRAM cell using the three-dimensional structure device.
  • a three-dimensional structure device in which a three-dimensional structure P-type FET and an N-type FET are laminated in a direction perpendicular to a substrate is referred to as a CFET (Complementary FET), following the description of Non-Patent Document 1. To do. Further, the direction perpendicular to the substrate is called the depth direction.
  • CFET Complementary FET
  • Non-Patent Document 1 tentatively discloses an example of a SRAM layout structure using a CFET (Fig. 4). However, Non-Patent Document 1 does not study the characteristics of the SRAM cell using the CFET.
  • An object of the present disclosure is to provide a layout structure in which good characteristics can be obtained for an SRAM cell using a CFET.
  • a semiconductor storage device including a SRAM (Static Random Access Memory) cell, in which one node supplies a first voltage to a first power source and the other node supplies the first power supply.
  • a first transistor having a gate connected to a second node, one node connected to the first power supply, the other node connected to the second node, and a gate connected to the first node are connected to the first node.
  • a third transistor is connected to a second transistor, one node to the first node, the other node to supply a second voltage different from the first voltage, and a gate to the second node.
  • Node is connected to the first node, a fifth transistor whose gate is connected to the first word line, and one node is connected to the first bit line to form a complementary bit line pair, and the other is connected to the second bit line.
  • the node comprises the second node and the gate includes a sixth transistor connected to the first word line, and the first and second transistors are of the first conductive type formed in the first layer, respectively.
  • the third to sixth transistors are composed of three-dimensional structure transistors, and the third to sixth transistors are made of second conductive type three-dimensional structure transistors different from the first conductive type, which are formed in a second layer which is a layer different from the first layer.
  • the first and second transistors are at least partially overlapped with the third and fourth transistors in plan view, and the first to fourth transistors are channels of the first to sixth transistors.
  • the fifth and sixth transistors are formed at the same positions as each other in the first direction in which the portions extend, and the fifth and sixth transistors are formed at the same positions as each other in the first direction.
  • a fifth transistor in which one node is connected to the first bit line and a sixth transistor in which one node is connected to the second bit line. are formed at the same positions as each other in the first direction, which is the direction in which the channel portions of the first to sixth transistors extend.
  • the semiconductor storage device includes a SRAM (Static Random Access Memory) cell, and the SRAM cell has a first power supply to which one node supplies a first voltage and the other node to the first power supply.
  • a first transistor having a gate connected to a second node, one node connected to the first power supply, the other node connected to the second node, and a gate connected to the first node are connected to the first node.
  • a third transistor is connected to a second transistor, one node to the first node, the other node to supply a second voltage different from the first voltage, and a gate to the second node.
  • Node is connected to the first node, a fifth transistor whose gate is connected to the first word line, and one node is connected to the first bit line to form a complementary bit line pair, and the other is connected to the second bit line.
  • a sixth transistor with a node connected to the second node and a gate connected to the first word line, one node to the third bit line, the other node to the first node, and a gate to the second word.
  • the seventh transistor connected to the wire, one node to the fourth bit wire forming a complementary bit line pair with the third bit wire, the other node to the second node, and the gate to the second word.
  • Each of the first and second transistors includes an eighth transistor connected to a wire, and the first and second transistors are composed of a first conductive three-dimensional structure transistor formed in the first layer, respectively, and the third and fourth transistors are Each is composed of a second conductive type three-dimensional structure transistor different from the first conductive type, which is formed in a second layer which is a layer different from the first layer, and the first and second transistors are the third.
  • each of the first and fourth transistors overlaps with each other in a plan view, and the first to fourth transistors are located at the same positions as each other in the first direction in which the channel portion of the first to eighth transistors extends.
  • the fifth and sixth transistors are formed in one of the first and second layers, and the seventh and eighth transistors are formed in any of the first and second layers.
  • the fifth to eighth transistors are formed on one side, and the fifth to eighth transistors are formed in the first direction. They are formed in the same position as each other.
  • the seventh transistor in which the node of the above is connected to the third bit line and the eighth transistor in which one node is connected to the fourth bit line are the first in the direction in which the channel portion of the first to eighth transistors extends. They are formed in the same position with each other in the direction.
  • the contact connecting each SRAM cell and the third bit line and the contact connecting each SRAM cell and the fourth bit line can be arranged so as to be aligned in the first direction. Therefore, since the balance of the load capacitance between the bit lines constituting the complementary bit line pair can be maintained, good characteristics can be realized for the SRAM cell using the CFET.
  • the SRAM cell has a first power supply to which one node supplies a first voltage and the other node to the first power supply.
  • a first transistor having a gate connected to a second node, one node connected to the first power supply, the other node connected to the second node, and a gate connected to the first node are connected to the first node.
  • a third transistor is connected to a second transistor, one node to the first node, the other node to supply a second voltage different from the first voltage, and a gate to the second node.
  • the other node is connected to the first node, the fifth transistor whose gate is connected to the write word line, and one node is connected to the first write bit line to form a complementary bit line pair.
  • a sixth transistor in which the other node is connected to the second node and a gate is connected to the lightweight line, and a seventh transistor in which one node is connected to the second power supply and the gate is connected to the second node.
  • the first and second transistors are provided with one node connected to the first read bit line, the other node connected to the other node of the seventh transistor, and an eighth transistor having a gate connected to the read word line.
  • Each of the transistors is composed of a first conductive type three-dimensional structure transistor formed in the first layer, and the third to sixth transistors are each formed in a second layer which is a layer different from the first layer.
  • the first and second transistors are composed of a second conductive type three-dimensional structure transistor different from the first conductive type, and at least a part of the first and second transistors are overlapped with the third and fourth transistors in a plan view.
  • the first to fourth transistors are formed at the same positions as each other in the first direction in which the channel portion of the first to eighth transistors extends, and the fifth and sixth transistors are in the first direction. Are formed at the same position as each other.
  • the 6 transistors are formed at the same positions as each other in the first direction, which is the direction in which the channel portions of the first to eighth transistors extend.
  • FIG. 1 A and (b) are plan views which show the layout structure example of the SRAM cell which concerns on 1st Embodiment.
  • (A) and (b) are sectional views of the SRAM cell of FIG. It is sectional drawing of the SRAM cell of FIG. (A) and (b) are sectional views of the SRAM cell of FIG. It is a circuit diagram of the SRAM cell of FIG. It is a figure which shows the inverse proportion schematically.
  • FIG. and (b) are plan views showing an example of the layout structure of the SRAM cell according to the modified example of the first embodiment.
  • (A) and (b) are plan views which show the layout structure example of the SRAM cell which concerns on 2nd Embodiment. It is a circuit diagram of the SRAM cell of FIG.
  • FIG. (A) and (b) are plan views which show the layout structure example of the SRAM cell which concerns on 3rd Embodiment. It is a circuit diagram of the SRAM cell of FIG. (A) and (b) are plan views showing the layout structure of the SRAM cell according to the modified example of the third embodiment. It is a circuit diagram of the SRAM cell of FIG. Sectional drawing which shows the structure of the semiconductor device provided with CFET Sectional drawing which shows the structure of the semiconductor device provided with CFET Sectional drawing which shows the structure of the semiconductor device provided with CFET Top view showing the structure of the semiconductor device provided with CFET
  • FIGS. 14 to 17 are views showing the structure of a semiconductor device provided with a CFET
  • FIG. 14 is a sectional view in the X direction
  • FIG. 15 is a sectional view of a gate portion in the Y direction
  • FIG. 16 is a source / drain in the Y direction.
  • a cross-sectional view of the portion FIG. 17 is a plan view.
  • the X direction is the direction in which the nanowires extend
  • the Y direction is the direction in which the gate extends
  • the Z direction is the direction perpendicular to the substrate surface.
  • FIGS. 14 to 17 are schematic views, and the dimensions and positions of the respective parts are not necessarily consistent.
  • an element separation region 302 is formed on the surface of a semiconductor substrate 301 such as a silicon (Si) substrate, and the element active region 30a is defined by the element separation region 302.
  • a semiconductor substrate 301 such as a silicon (Si) substrate
  • the element active region 30a is defined by the element separation region 302.
  • an N-type FET is formed on the P-type FET.
  • a laminated transistor structure 390a is formed on the semiconductor substrate 301.
  • the laminated transistor structure 390a includes a gate structure 391 formed on the semiconductor substrate 301.
  • the gate structure 391 includes a gate electrode 356, a plurality of nanowires 358, a gate insulating film 355, and an insulating film 357.
  • the gate electrode 356 extends in the Y direction and rises in the Z direction.
  • the nanowires 358 penetrate the gate electrode 356 in the X direction and are arranged in the Y and Z directions.
  • the gate insulating film 355 is formed between the gate electrode 356 and the nanowire 358.
  • the gate electrode 356 and the gate insulating film 355 are formed at positions recessed from both ends of the nanowire 358 in the X direction, and the insulating film 357 is formed at the recessed portions.
  • Insulating films 316 are formed on both sides of the insulating film 357 on the semiconductor substrate 301.
  • Reference numerals 321 and 322 are interlayer insulating films.
  • the gate electrode 356 is connected to the upper layer wiring by the via 385 provided in the opening 375.
  • titanium, titanium nitride, polycrystalline silicon, or the like can be used for the gate electrode 356.
  • a high dielectric constant material such as hafnium oxide, aluminum oxide, or oxides of hafnium and aluminum can be used for the gate insulating film 355.
  • silicon or the like can be used for the nanowire 358.
  • silicon oxide, silicon nitride, or the like can be used for the insulating film 316 and the insulating film 357.
  • the number of nanowires 358 arranged in the Z direction is 4, and in the element active region 30a, a P-type semiconductor layer 331p is formed at each end of the two nanowires 358 on the semiconductor substrate 301 side. ..
  • Two local wirings 386 in contact with the P-type semiconductor layer 331p are formed so as to sandwich the gate structure 391 in the X direction.
  • an N-type semiconductor layer 341n is formed at each end of the two nanowires 358 on the side separated from the semiconductor substrate 101.
  • Two local wirings 388 in contact with the N-type semiconductor layer 341n are formed so as to sandwich the gate structure 391 in the X direction.
  • An insulating film 332 is formed between the local wiring 386 and the local wiring 388.
  • An insulating film 389 is formed on the local wiring 388.
  • the P-type semiconductor layer 331p is a P-type SiGe layer
  • the N-type semiconductor layer 341n is an N-type Si layer.
  • a silicon oxide, a silicon nitride, or the like can be used for the insulating film 332.
  • the local wiring 388 is connected to the embedded wiring 3101 via the via 3071.
  • the local wiring 386 is connected to the embedded wiring 3102 via the via 3072.
  • the laminated transistor structure 390a has a P-type FET including a gate electrode 356, nanowires 358, a gate insulating film 355, and a P-type semiconductor layer 331p.
  • a P-type FET including a gate electrode 356, nanowires 358, a gate insulating film 355, and a P-type semiconductor layer 331p.
  • one P-type semiconductor layer 331p functions as a source region
  • the other P-type semiconductor layer 331p functions as a drain region
  • nanowire 358 functions as a channel.
  • the laminated transistor structure 390a also has an N-type FET including a gate electrode 356, nanowires 358, a gate insulating film 355, and an N-type semiconductor layer 341n.
  • one N-type semiconductor layer 341n functions as a source region
  • the other N-type semiconductor layer 341n functions as a drain region
  • nanowire 358 functions as a channel.
  • wiring between transistors is performed by vias and metal wiring, but these can be realized by a known wiring process.
  • the number of nanowires in the P-type FET and the N-type FET is assumed to be four in the Y direction and two in the Z direction, respectively, for a total of eight, but the number of nanowires is limited to this. It is not something that can be done. Further, the number of nanowires of the P-type FET and the N-type FET may be different.
  • the semiconductor layer portion formed at both ends of the nanowire and forming the terminal serving as the source or drain of the transistor is referred to as a "pad".
  • the P-type semiconductor layer 331p and the N-type semiconductor layer 341n correspond to pads.
  • each insulating film and the like may be omitted.
  • the nanowires and the pads on both sides thereof may be described in a simplified linear shape.
  • expressions such as "same size” and the like that mean that the sizes and the like are the same include a range of manufacturing variation.
  • the source and drain of the transistor may be referred to as a transistor node.
  • VDD and VVSS shall represent the power supply voltage or the power supply itself.
  • the basic structure of a CFET is to stack a P-type FET and an N-type FET.
  • the transistor can be partially formed only in the upper layer or only in the lower layer.
  • a forming method in this case there are the following methods.
  • the gates of the lower transistor and the upper transistor can be formed separately. For example, after forming the gate of the lower transistor, an insulating film is formed on the gate, and then the gate of the upper transistor is formed. In this configuration, an opening is provided in the insulating film between the lower gate and the upper gate, and a conductor is provided in the opening, whereby the lower gate and the upper gate can be electrically connected. ..
  • FIGS. 1 (a) and 1 (b) are plan views of the SRAM cell
  • FIGS. 2 (a) and 2 (b) are shown
  • 3 and 4 (a) and 4 (b) are cross-sectional views of the SRAM cell in the horizontal direction in a plan view.
  • FIG. 1 (a) shows an upper portion, that is, a portion including a three-dimensional structure transistor (here, a P-type nanowire FET) formed on a side far from the substrate
  • FIG. 1 (b) shows a lower portion, that is, a substrate.
  • FIG. 2 (a) is a cross section of line X1-X1'
  • FIG. 2 (b) is a cross section of line X2-X2'
  • FIG. 3 is a cross section of line X3-X3'
  • FIG. 4 (a) is line X4-X4'.
  • 4 (b) is a cross section of line X5-X5'.
  • the horizontal direction of the drawing is the X direction (corresponding to the second direction)
  • the vertical direction of the drawing is the Y direction (corresponding to the first direction)
  • the direction perpendicular to the substrate surface It is in the Z direction (corresponding to the depth direction).
  • the X direction is the direction in which the gate wiring and the word line extend
  • the Y direction is the direction in which the nanowire and the bit wire extend. That is, in the drawings of each embodiment, the XY directions are opposite to those in FIGS. 14 to 17.
  • the grids are evenly spaced in the X direction and evenly spaced in the Y direction.
  • the grid spacing may be the same or different in the X direction and the Y direction. Further, the grid spacing may be different for each layer.
  • each component does not necessarily have to be placed on the grid. However, from the viewpoint of suppressing manufacturing variations, it is preferable that the parts are arranged on the grid.
  • the broken line indicates the frame of the SRAM cell.
  • the SRAM cells adjacent in the X direction may be arranged as they are, or one of them may be inverted with respect to the Y axis. Further, one of the SRAM cells adjacent to each other in the Y direction is arranged so as to be inverted with respect to the X axis.
  • FIG. 5 is a circuit diagram of the SRAM cell according to the present embodiment.
  • the SRAM cell according to the present embodiment includes an SRAM circuit composed of load transistors PU1 and PU2, drive transistors PD1 and PD2, and access transistors PG1 and PG2.
  • the load transistors PU1 and PU2 are P-type FETs
  • the drive transistors PD1 and PD2 and the access transistors PG1 and PG2 are N-type FETs.
  • the load transistor PU1 is provided between the power supply VDD and the first node NA, and the drive transistor PD1 is provided between the first node NA and the power supply VSS.
  • the gate of the load transistor PU1 and the drive transistor PD1 is connected to the second node NB, and constitutes the inverter INV1.
  • the load transistor PU2 is provided between the power supply VDD and the second node NB, and the drive transistor PD2 is provided between the second node NB and the power supply VSS.
  • the gate of the load transistor PU2 and the drive transistor PD2 is connected to the first node NA, and constitutes the inverter INV2. That is, one output of the inverters INV1 and INV2 is connected to the other input, thereby forming a latch.
  • the access transistor PG1 is provided between the first bit line BL and the first node NA, and the gate is connected to the word line WL.
  • the access transistor PG2 is provided between the second bit line BLX and the second node NB, and the gate is connected to the word line WL.
  • the first and second bit lines BL and BLX form a complementary bit line pair.
  • the first and second bit lines BL and BLX constituting the complementary bit line pair are driven to high level and low level, respectively, and when the word line WL is driven to high level, the first node NA is high. The level is written and the low level is written to the second node NB.
  • the first and second bit lines BL and BLX are driven to low level and high level, respectively, and the word line WL is driven to high level, the low level is written to the first node NA and the second node NB. High level is written.
  • the word line WL is driven to a low level while data is written to the first and second nodes NA and NB, respectively, the latch state is fixed and written to the first and second nodes NA and NB. Data is retained.
  • the data written to the first and second nodes NA and NB is used. Since the states of the first and second bit lines BL and BLX are fixed, data can be read from the SRAM cell. Specifically, when the first node NA is at a high level and the second node NB is at a low level, the first bit line BL holds the high level and the second bit line BLX is discharged to the low level. On the other hand, when the first node NA is at the low level and the second node NB is at the high level, the first bit line BL is discharged to the low level and the second bit line BLX holds the high level.
  • the SRAM cell executes data writing, data holding, and data reading by controlling the first and second bit lines BL, BLX and the word line WL.
  • the transistors PU1 and PU2 are formed in the upper part, and the transistors PD1, PD2, PG1 and PG2 are formed in the lower part.
  • the transistors PU1, PU2, PD1, PD2, PG1, and PG2 are each composed of one nanowire FET. The number of nanowire FETs constituting each transistor is determined in consideration of the operational stability of the circuit and the like.
  • power supply wirings 11 and 12 extending in the Y direction are provided at both ends of the SRAM cell in the X direction, respectively.
  • Both the power supply wirings 11 and 12 are embedded power supply wirings (BPR: Buried Power Rail) formed in the embedded wiring layer.
  • BPR Buried Power Rail
  • wirings 61, 62, 63, 64, 65 extending in the Y direction are formed in the M1 wiring layer.
  • the M1 wiring 61 corresponds to the bit wire BL
  • the M1 wiring 63 corresponds to the bit wire BLX.
  • the M1 wiring 62 supplies VDD.
  • a wiring 71 extending in the X direction is formed in the M2 wiring layer.
  • the M2 wiring 71 corresponds to the word line WL.
  • Nanowires 21a, 21b, 21c, 21d extending in the Y direction are formed in the lower part of the SRAM cell, and nanowires 26a, 26b extending in the Y direction are formed in the upper part of the SRAM cell.
  • the nanowires 21a and 26a overlap in a plan view, and the nanowires 21c and 26b overlap in a plan view.
  • Pads 22a, 22b, 22c doped with an N-type semiconductor are formed on the upper side of the drawing of the nanowire 21a, between the nanowires 21a and 21b, and on the lower side of the drawing of the nanowire 21b, respectively.
  • Pads 22d, 22e, 22f doped with an N-type semiconductor are formed on the upper side of the drawing of the nanowire 21c, between the nanowires 21c and 21d, and on the lower side of the drawing of the nanowire 21d, respectively.
  • Pads 27a, 27b, 27c, 27d doped with a P-type semiconductor are formed on both sides of the nanowire 26a and on both sides of the nanowire 26b, respectively.
  • the nanowires 21a form the channel portion of the transistor PD1, and the pads 22a and 22b form the nodes of the transistor PD1.
  • the nanowires 21b form the channel portion of the transistor PG1, and the pads 22b and 22c form the nodes of the transistor PG1.
  • the pad 22b is shared by the transistors PD1 and PG1.
  • the nanowires 21c form the channel portion of the transistor PD2, and the pads 22d and 22e form the nodes of the transistor PD2.
  • the nanowires 21d form the channel portion of the transistor PG2, and the pads 22e and 22f form the nodes of the transistor PG2.
  • the pad 22e is shared by the transistors PD2 and PG2.
  • the nanowire 26a constitutes the channel portion of the transistor PU1, and the pads 27a and 27b form the node of the transistor PU1.
  • the nanowires 26b form the channel portion of the transistor PU2, and the pads 27c and 27d form the nodes of the transistor PU2.
  • the gate wirings 31a, 31b, 31c extend in the X direction.
  • the gate wirings 31a and 31b are arranged in the same straight line, and the gate wirings 31c are arranged in parallel with the gate wirings 31a and 31b.
  • the gate wiring 31a serves as a gate for the transistor PD1. That is, the transistor PD1 is configured by the nanowires 21a, the gate wiring 31a, and the pads 22a and 22b.
  • the gate wiring 31b serves as a gate for the transistor PD2. That is, the transistor PD2 is composed of the nanowires 21c, the gate wiring 31b, and the pads 22d and 22e.
  • the gate wiring 31c serves as a common gate for the transistors PG1 and PG2.
  • the nanowire 21b, the gate wiring 31c, and the pads 22b, 22c form the transistor PG1
  • the nanowire 21d, the gate wiring 31c, and the pads 22e, 22f form the transistor PG2.
  • the transistors PD1 and PD2 are arranged in the X direction, that is, they are formed at the same position in the Y direction.
  • the transistors PG1 and PG2 are aligned in the X direction, that is, they are formed at the same position in the Y direction.
  • the gate wirings 31d and 31e extend in the X direction.
  • the gate wirings 31d and 31e are arranged on the same straight line.
  • the gate wirings 31d and 31e overlap with the gate wirings 31a and 31b in a plan view, respectively.
  • the gate wiring 31d serves as a gate for the transistor PU1. That is, the transistor PU1 is composed of the nanowires 26a, the gate wiring 31d, and the pads 27a and 27b.
  • the gate wiring 31e serves as a gate for the transistor PU2. That is, the transistor PU2 is composed of the nanowires 26b, the gate wiring 31e, and the pads 27c and 27d.
  • the transistors PU1 and PU2 are arranged in the X direction, that is, they are formed at the same position in the Y direction.
  • the transistors PU1 and PU2 overlap with the transistors PD1 and PD2 in a plan view, respectively.
  • Local wirings 41a, 41b, 41c, 41d, 41e, 41f extending in the X direction are formed in the lower part of the SRAM cell.
  • the local wirings 41a, 41b, 41c, 41d, 41e, 41f are connected to the pads 22a, 22b, 22c, 22d, 22e, 22f, respectively.
  • Local wirings 43a, 43b, 43c extending in the X direction are formed in the upper part of the SRAM cell.
  • the local wiring 43a is connected to the pads 27a and 27c.
  • the local wirings 43b and 43c are connected to the pads 27b and 27d, respectively.
  • the local wiring 41a is connected to the lower power supply wiring 11 via the contact 51a.
  • the local wiring 41b is connected to the upper local wiring 43b via the contact 52a.
  • the local wiring 41c is connected to the upper M1 wiring 61 via the contact 53a.
  • the local wiring 41d is connected to the lower power supply wiring 12 via the contact 51b.
  • the local wiring 41e is connected to the gate wiring 31a via the shared contact 54a, and is connected to the upper local wiring 43c via the contact 52b.
  • the local wiring 41f is connected to the upper M1 wiring 63 via the contact 53b.
  • the contacts 53a and 53b are formed at the same positions in the Y direction.
  • the local wiring 43a is connected to the upper M1 wiring 62 via the contact 53c.
  • the local wiring 43b is connected to the lower local wiring 41b via the contact 52a, and is connected to the gate wiring 31e via the shared contact 54b.
  • the local wiring 43c is connected to the lower local wiring 41e via the contact 52b.
  • the gate wiring 31a and the gate wiring 31d are connected to each other via the shared contact 54a and the inter-gate contact 55a.
  • the gate wiring 31b and the gate wiring 31e are connected to each other via the inter-gate contact 55b.
  • the gate wiring 31c is connected to the upper M1 wiring 64 via the contact 56a, and is connected to the upper M1 wiring 65 via the contact 56b.
  • the M2 wiring 71 is connected to the M1 wiring 64 via the contact 57a, and is connected to the M1 wiring 65 via the contact 57b.
  • the SRAM cell includes transistors PU1, PU2, PD1, PD2, PG1, PG2.
  • the transistors PU1, PU2, PD1, and PD2 are formed at the same positions in the Y direction.
  • the transistors PG1 and PG2 are formed at the same positions in the Y direction.
  • the contact 53b connecting the and can be arranged so as to be aligned in the Y direction. Therefore, since the balance of the load capacitance between the bit lines constituting the complementary bit line pair can be maintained, good characteristics can be realized for the SRAM cell using the CFET.
  • FIG. 6 is a diagram schematically showing the inverse proportion.
  • a memory cell array is usually configured by arranging an even number of memory cells in the bit line direction. Then, in the example of FIG. 6, in the SRAM cell, the contact connected to the first bit line and the contact connected to the second bit line are arranged on the opposite sides of the cell frame in the Y direction, respectively. .. In this configuration, the number of contacts connected to the first bit line and the number of contacts connected to the second bit line are different, so that the capacitance is unbalanced between the bit lines forming the complementary bit line pair. Will occur.
  • the contact connected to the first bit line and the contact connected to the second bit line are arranged at the same position in the Y direction.
  • N is a positive integer
  • the transistors PU1, PU2, PD1, PD2, PG1, and PG2 are each composed of one nanowire FET, but the number of nanowire FETs constituting each transistor is determined. It is not limited to this. The number of nanowire FETs constituting each transistor may be determined in consideration of the operational stability of the circuit and the like. Further, when the number of nanowire FETs constituting the transistors PU1 and PU2 is different from that of the transistors PD1 and PD2, the transistors PU1 and PU2 should overlap at least a part of the transistors PD1 and PD2 in a plan view. Just do it.
  • the shared contact may be formed in the same process process as the gate contact or local wiring, or may be formed in another process process.
  • the power supply wiring 62 for supplying VDD is provided in the M1 wiring layer
  • the power supply wiring for supplying VDD may be provided in the embedded wiring layer.
  • the power supply wiring for supplying VDD may be provided in both the M1 wiring layer and the embedded wiring layer. In this case, the power supply wiring is strengthened and the power supply is stabilized.
  • FIG. 7A and 7B are views showing an example of the layout structure of the SRAM cell according to the modified example of the first embodiment, in which FIG. 7A shows the upper part and FIG. 7B shows the lower part.
  • the configurations of the upper part and the lower part are interchanged as compared with the above-described embodiment. That is, N-type nanowire FETs, that is, transistors PD1, PD2, PG1, PG2 are formed in the upper part, and P-type nanowire FETs, that is, transistors PU1 and PU2 are formed in the lower part.
  • power supply wirings 13 and 14 extending in the Y direction are provided at both ends of the SRAM cell in the X direction, respectively.
  • the power supply wirings 13 and 14 are both BPRs, and both supply VDD.
  • the M1 wiring 66 for supplying VSS is formed in the M1 wiring layer.
  • One node of the transistor PU1 is connected to the power supply wiring 13 via the local wiring 45a and the contact 58a.
  • One node of the transistor PU2 is connected to the power supply wiring 14 via the local wiring 45b and the contact 58b.
  • One node of the transistors PD1 and PD2 is commonly connected to the local wiring 47a extending in the X direction.
  • the local wiring 47a is connected to the M1 wiring 66 via the contact 59a.
  • One node of the transistor PG1 is connected to the M1 wiring 61 via the contact 59b.
  • One node of the transistor PG2 is connected to the M1 wiring 63 via the contact 59c.
  • the contacts 59b and 59c are formed at the same positions in the Y direction.
  • the same effect as that of the above-described embodiment can be obtained by this modification. That is, in a configuration in which a plurality of SRAM cells are arranged side by side in the Y direction, the contact 59b that connects each SRAM cell and the M1 wiring 61 that becomes the bit line BL, and the M1 wiring 63 that connects each SRAM cell and the bit line BLX.
  • the contacts 59c for connecting the above can be arranged so as to be aligned in the Y direction. Therefore, since the balance of the load capacitance between the bit lines constituting the complementary bit line pair can be maintained, good characteristics can be realized for the SRAM cell using the CFET.
  • FIG. 8 is a diagram showing an example of the layout structure of the SRAM cell according to the second embodiment, (a) shows the upper part, and (b) shows the lower part.
  • the P-type nanowire FET and the N-type nanowire FET are arranged in the upper part, and the N-type nanowire FET is arranged in the lower part.
  • the SRAM cells adjacent to each other in the X direction may be arranged as they are, or one of them may be arranged inverted with respect to the Y axis. Further, one of the SRAM cells adjacent to each other in the Y direction is arranged so as to be inverted with respect to the X axis.
  • FIG. 9 is a circuit diagram of the SRAM cell according to the present embodiment.
  • the SRAM cell according to the present embodiment includes a 2-port SRAM circuit composed of load transistors PU1 and PU2, drive transistors PD1 and PD2, and access transistors PG1 to PG4. ..
  • the load transistors PU1 and PU2 are P-type FETs
  • the drive transistors PD1 and PD2 and the access transistors PG1 to PG4 are N-type FETs.
  • the configurations of the load transistors PU1 and PU2 and the drive transistors PD1 and PD2 are the same as those of the circuit of FIG. 5, and detailed description thereof will be omitted here.
  • the access transistor PG1 is provided between the first bit line BLA and the first node NA, and the gate is connected to the first word line WLA.
  • the access transistor PG2 is provided between the second bit line BLAX and the second node NB, and the gate is connected to the first word line WLA.
  • the access transistor PG3 is provided between the third bit line BLB and the first node NA, and the gate is connected to the second word line WLB.
  • the access transistor PG4 is provided between the 4th bit line BLBX and the 2nd node NB, and the gate is connected to the 2nd word line WLB.
  • the first and second bit lines BLA and BLAX form a first complementary bit line pair
  • the third and fourth bit lines BLB and BLBX form a second complementary bit line pair.
  • the first and second bit lines BLA and BLAX constituting the first complementary bit line pair are driven to high level and low level, respectively, and the first word line WLA is driven to high level
  • the high level is written to the first node NA and the low level is written to the second node NB.
  • the first and second bit lines BLA and BLAX are driven to low level and high level, respectively, and the first word line WLA is driven to high level
  • the low level is written to the first node NA and the second node.
  • High level is written to NB.
  • the latch state is determined and the first and second nodes NA and NB are set. The written data is retained.
  • the first and second bit lines BLA and BLAX are precharged to a high level in advance and the first word line WLA is driven to a high level
  • the data written to the first and second nodes NA and NB is displayed. Since the states of the first and second bit lines BLA and BLAX are determined accordingly, data can be read from the SRAM cell. Specifically, when the first node NA is at a high level and the second node NB is at a low level, the first bit line BLA holds the high level and the second bit line BLAX is discharged to the low level. On the other hand, when the first node NA is at the low level and the second node NB is at the high level, the first bit line BLA is discharged to the low level and the second bit line BLAX holds the high level.
  • the third and fourth bit lines BLB and BLBX constituting the second complementary bit line pair are driven to the high level and the low level, respectively, and the second word line WLB is driven to the high level, the first node NA is reached.
  • the high level is written and the low level is written to the second node NB.
  • the 3rd and 4th bit lines BLB and BLBX are driven to low level and high level, respectively, and the 2nd word line WLB is driven to high level
  • the low level is written to the 1st node NA and the 2nd node.
  • the high level is written to NB.
  • the latch state is determined and the first and second nodes NA and NB are set. The written data is retained.
  • the 3rd and 4th bit lines BLB and BLBX are precharged to a high level in advance and the 2nd word line WLB is driven to a high level
  • the data written to the 1st and 2nd nodes NA and NB is displayed. Since the states of the third and fourth bit lines BLB and BLBX are determined accordingly, data can be read from the SRAM cell.
  • the third bit line BLB holds the high level and the fourth bit line BLBX is discharged to the low level.
  • the third bit line BLB is discharged to the low level and the fourth bit line BLBX holds the high level.
  • the 2-port SRAM cell according to the present embodiment executes data writing, data holding, and data reading by controlling the first and second bit lines BLA, BLAX and the first word line WLA. Further, the 2-port SRAM cell according to the present embodiment executes data writing, data holding, and data reading by controlling the third and fourth bit lines BLB, BLBX and the second word line WLB.
  • the transistors PU1, PU2, PG1, PG2 are formed in the upper part, and the transistors PD1, PD2, PG3, PG4 are formed in the lower part.
  • the transistors PU1, PU2, PG1, PG2, PG3, and PG4 are each composed of one nanowire FET, and the transistors PD1 and PD2 are each composed of two nanowire FETs connected in parallel.
  • power supply wirings 111, 112, and 113 extending in the Y direction are provided at both ends and the center of the SRAM cell in the X direction, respectively.
  • the power supply wirings 111, 112, and 113 are all BPR. Both the power supply wirings 111 and 112 supply VSS, and the power supply wiring 113 supplies VDD.
  • wirings 161, 162, 163, 164, 165, 166, 167 extending in the Y direction are formed in the M1 wiring layer.
  • the M1 wiring 161 corresponds to the bit wire BLA
  • the M1 wiring 162 corresponds to the bit wire BLB
  • the M1 wiring 163 corresponds to the bit wire BLBX
  • the M1 wiring 164 corresponds to the bit wire BLAX.
  • Wiring 171 and 172 extending in the X direction are formed in the M2 wiring layer.
  • the M2 wiring 171 corresponds to the word line WLA
  • the M2 wiring 172 corresponds to the word line WLB.
  • Nanowires 121a, 121b, 121c, 121d, 121e, 121f extending in the Y direction are formed in the lower part of the SRAM cell, and nanowires 126a, 126b, 126c, 126d extending in the Y direction are formed in the upper part of the SRAM cell.
  • the nanowires 121b and 126a overlap in a plan view, and the nanowires 121d and 126b overlap in a plan view.
  • Pads 122a, 122b, 122c, 122d, 122e doped with an N-type semiconductor are formed on both sides of the nanowire 121a, on the upper side of the drawing of the nanowire 121b, between the nanowires 121b and 121c, and on the lower side of the drawing of the nanowire 121c, respectively. ..
  • Pads 122f, 122g, 122h, 122i, 122j doped with an N-type semiconductor are formed on the upper side of the drawing of the nanowire 121d, between the nanowires 121d, 121e, the lower side of the drawing of the nanowire 121e, and on both sides of the nanowire 121f, respectively. ..
  • Pads 127a, 127b, 127c, 127d doped with a P-type semiconductor are formed on both sides of the nanowire 126a and on both sides of the nanowire 126b, respectively.
  • Pads 127e, 127f, 127g, and 127h doped with N-type semiconductors are formed on both sides of the nanowire 126c and on both sides of the nanowire 126d, respectively.
  • the nanowires 121a and 121b form the channel portion of the transistor PD1, and the pads 122a, 122b, 122c and 122d form the node of the transistor PD1.
  • the nanowires 121c form the channel portion of the transistor PG3, and the pads 122d and 122e form the nodes of the transistor PG3.
  • the pad 122d is shared by the transistors PD1 and PG3.
  • the nanowires 121d and 121f form the channel portion of the transistor PD2, and the pads 122f, 122g, 122i and 122j form the node of the transistor PD2.
  • the nanowires 121e form the channel portion of the transistor PG4, and the pads 122g and 122h form the node of the transistor PG4.
  • the pad 122g is shared by the transistors PD2 and PG4.
  • the nanowire 126a constitutes the channel portion of the transistor PU1, and the pads 127a and 127b form the node of the transistor PU1.
  • the nanowires 126b form the channel portion of the transistor PU2, and the pads 127c and 127d form the nodes of the transistor PU2.
  • the nanowire 126c constitutes the channel portion of the transistor PG1, and the pads 127e and 127f form the node of the transistor PG1.
  • the nanowire 126d constitutes the channel portion of the transistor PG2, and the pads 127g and 127h form the node of the transistor PG2.
  • the gate wirings 131a, 131b, 131c extend in the X direction.
  • the gate wirings 131a and 131b are arranged in the same straight line, and the gate wirings 131c are arranged in parallel with the gate wirings 131a and 131b.
  • the gate wiring 131a serves as a gate for the transistor PD1. That is, the transistor PD1 is configured by the nanowires 121a, 121b, the gate wiring 131a, and the pads 122a, 122b, 122c, 122d.
  • the gate wiring 131b serves as a gate for the transistor PD2.
  • the transistor PD2 is configured by the nanowires 121d, 121f, the gate wiring 131b, and the pads 122f, 122g, 122i, 122j.
  • the gate wiring 131c serves as a common gate for the transistors PG3 and PG4. That is, the nanowire 121c, the gate wiring 131c, and the pads 122d, 122e constitute the transistor PG3, and the nanowire 121e, the gate wiring 131c, and the pads 122g, 122h form the transistor PG4.
  • the gate wirings 131d, 131e, 131f, 131g extend in the X direction.
  • the gate wirings 131d and 131e are arranged on the same straight line.
  • the gate wirings 131f and 131g are arranged on the same straight line.
  • the gate wirings 131d and 131e overlap with the gate wirings 131a and 131b in a plan view, respectively.
  • the gate wiring 131d serves as a gate for the transistor PU1. That is, the transistor PU1 is composed of nanowires 126a, gate wiring 131d, and pads 127a and 127b.
  • the gate wiring 131e serves as a gate for the transistor PU2.
  • the transistor PU2 is composed of the nanowires 126b, the gate wiring 131e, and the pads 127c and 127d.
  • the gate wiring 131f serves as a gate for the transistor PG1. That is, the transistor PG1 is composed of the nanowire 126c, the gate wiring 131f, and the pads 127e and 127f.
  • the gate wiring 131 g serves as a gate for the transistor PG2. That is, the transistor PG2 is composed of the nanowires 126d, the gate wiring 131g, and the pads 127g and 127h.
  • Local wirings 141a, 141b, 141c, 141d, 141e, 141f extending in the X direction are formed in the lower part of the SRAM cell.
  • the local wiring 141a is connected to the pads 122a and 122c
  • the local wiring 141b is connected to the pads 122b and 122d
  • the local wiring 141c is connected to the pads 122e.
  • the local wiring 141d is connected to the pads 122f and 122i
  • the local wiring 141e is connected to the pads 122g and 122j
  • the local wiring 141f is connected to the pads 122h.
  • Local wirings 143a, 143b, 143c, 143d, 143e extending in the X direction are formed in the upper part of the SRAM cell.
  • the local wiring 143a is connected to the pads 127a and 127c
  • the local wiring 143b is connected to the pads 127e and 127b
  • the local wiring 143c is connected to the pads 127f.
  • the local wiring 143d is connected to the pads 127d and 127g
  • the local wiring 143e is connected to the pads 127h.
  • the local wiring 141a is connected to the lower power supply wiring 111 via the contact 151a.
  • the local wiring 141b is connected to the upper local wiring 143b via the contact 152a.
  • the local wiring 141c is connected to the upper M1 wiring 162 via the contact 153a.
  • the local wiring 141d is connected to the lower power supply wiring 112 via the contact 151b.
  • the local wiring 141e is connected to the gate wiring 131a via the shared contact 154a, and is connected to the upper local wiring 143d via the contact 152b.
  • the local wiring 141f is connected to the upper M1 wiring 163 via the contact 153b.
  • the contacts 153a and 153b are formed at the same position in the Y direction.
  • the local wiring 143a is connected to the lower power supply wiring 113 via the contact 151c.
  • the local wiring 143b is connected to the lower local wiring 141b via the contact 152a, and is connected to the gate wiring 131e via the shared contact 154b.
  • the local wiring 143c is connected to the upper M1 wiring 161 via the contact 153c.
  • the local wiring 143d is connected to the lower local wiring 141e via the contact 152b.
  • the local wiring 143e is connected to the upper M1 wiring 164 via the contact 153d.
  • the contacts 153c and 153d are formed at the same position in the Y direction.
  • the gate wiring 131a and the gate wiring 131d are connected to each other via the shared contact 154a and the inter-gate contact 155a.
  • the gate wiring 131b and the gate wiring 131e are connected to each other via the inter-gate contact 155b.
  • the gate wiring 131f is connected to the M1 wiring 165 via the contact 156a, and the gate wiring 131g is connected to the M1 wiring 167 via the contact 156b.
  • the gate wiring 131c is connected to the M1 wiring 166 via the contact 156c.
  • the M2 wiring 171 is connected to the M1 wiring 165 via the contact 157a, and is connected to the M1 wiring 167 via the contact 157b.
  • the M2 wiring 172 is connected to the M1 wiring 166 via the contact 157c.
  • the SRAM cell includes transistors PU1, PU2, PD1, PD2, PG1, PG2, PG3, PG4.
  • the transistors PU1, PU2, PD1 and PD2 are formed at the same positions in the Y direction.
  • the transistors PG1, PG2, PG3, and PG4 are formed at the same positions in the Y direction.
  • the contact 153d connecting the and can be arranged so as to be aligned in the Y direction. Further, the contact 153a connecting each SRAM cell and the M1 wiring 162 serving as the bit line BLB and the contact 153b connecting each SRAM cell with the M1 wiring 163 serving as the bit line BLBX are aligned in the Y direction. Can be placed. Therefore, since the balance of the load capacitance between the bit lines constituting the complementary bit line pair can be maintained, good characteristics can be realized for the SRAM cell using the CFET.
  • the layout structure may be such that the transistors PD1, PD2, PG3, PG4 are formed in the upper part and the transistors PU1, PU2, PG1, PG2 are formed in the lower part.
  • the transistors PU1, PU2, PG1, PG2, PG3, and PG4 are each composed of one nanowire FET, and the transistors PD1 and PD2 are each connected in parallel.
  • the number of nanowire FETs constituting each transistor is not limited to this. The number of nanowire FETs constituting each transistor may be determined in consideration of the operational stability of the circuit and the like.
  • FIG. 10A and 10B are views showing an example of the layout structure of the SRAM cell according to the third embodiment, where FIG. 10A shows an upper portion and FIG. 10B shows a lower portion.
  • the P-type nanowire FET and the N-type nanowire FET are arranged in the upper part, and the N-type nanowire FET is arranged in the lower part.
  • the SRAM cells when the SRAM cells are arranged in an array, one of the SRAM cells adjacent to each other in the X direction is arranged so as to be inverted with respect to the Y axis. Further, one of the SRAM cells adjacent to each other in the Y direction is arranged so as to be inverted with respect to the X axis.
  • FIG. 11 is a circuit diagram of the SRAM cell according to the present embodiment.
  • the SRAM cell has two ports composed of load transistors PU1 and PU2, drive transistors PD1 and PD2, access transistors PG1 and PG2, read drive transistors RPD1 and read access transistor RPG1.
  • the SRAM circuit is configured.
  • the load transistors PU1 and PU2 are P-type FETs, and the drive transistors PD1 and PD2, access transistors PG1 and PG2, read drive transistors RPD1 and read access transistor RPG1 are N-type FETs.
  • the configurations of the load transistors PU1 and PU2 and the drive transistors PD1 and PD2 are the same as those of the circuit of FIG. 5, and detailed description thereof will be omitted here.
  • the access transistor PG1 is provided between the write bit line WBL and the first node NA, and the gate is connected to the write word line WWL.
  • the access transistor PG2 is provided between the write bit line WBLX and the second node NB, and the gate is connected to the write word line WWL.
  • the light bit lines WBL and WBLX form a complementary light bit line pair.
  • the source is connected to the power supply VSS, the gate is connected to the second node NB, and the drain is connected to the source of the read access transistor RPG1.
  • the gate is connected to the lead word line RWL and the drain is connected to the lead bit line RBL.
  • the write bit lines WBL and WBLX constituting the complementary write bit line pair are driven to high level and low level, respectively, and when the write word line WWL is driven to high level, the high level is reached to the first node NA. Is written, and the low level is written to the second node NB.
  • the write bit lines WBL and WBLX are driven to low level and high level, respectively, and the write word line WWL is driven to high level, the low level is written to the first node NA and the high level is written to the second node NB. Written.
  • the write word line WWL is driven to a low level while data is written to the first and second nodes NA and NB, respectively.
  • the latch state is determined and the data is written to the first and second nodes NA and NB. The data that is stored is retained.
  • the state of the lead bit line RBL is determined according to the data written in the second node NB.
  • Data can be read from the SRAM cell. Specifically, when the second node NB is at a high level, the lead bit line RBL is discharged to a low level. On the other hand, when the second node NB is at the low level, the lead bit line RBL holds the high level.
  • the 2-port SRAM cell controls data writing, data holding, and data reading by controlling the write bit line WBL, WBLX, read bit line RBL, write word line WWL, and read word line RWL. To execute.
  • the transistors PU1 and PU2 are formed in the upper part, and the transistors PD1, PD2, PG1 and PG2 are formed in the lower part.
  • the transistors PU1, PU2, PD1, PD2, PG1, and PG2 are each composed of one nanowire transistor.
  • the transistors RPD1 and RPG1 are composed of two nanowire FETs formed in the upper part and the lower part and connected in parallel, respectively.
  • power supply wirings 211, 212, 213 extending in the Y direction are provided.
  • the power supply wirings 211, 212, and 213 are all BPR. Both the power supply wirings 211 and 213 supply VSS, and the power supply wiring 212 supplies VDD.
  • wirings 261,262,263,264,265 extending in the Y direction are formed in the M1 wiring layer.
  • the M1 wiring 261 corresponds to the write bit wire WBL
  • the M1 wiring 262 corresponds to the write bit wire WBLX
  • the M1 wiring 263 corresponds to the lead bit wire RBL.
  • Wiring 271,272 extending in the X direction is formed in the M2 wiring layer.
  • the M2 wiring 271 corresponds to the read word line RWL
  • the M2 wiring 272 corresponds to the write word line WWL.
  • Nanowires 221a, 221b, 221c, 221d, 221e, 221f extending in the Y direction are formed in the lower part of the SRAM cell, and nanowires 226a, 226b, 226c, 226d extending in the Y direction are formed in the upper part of the SRAM cell.
  • the nanowires 221a and 226a overlap in a plan view
  • the nanowires 221c and 226b overlap in a plan view
  • the nanowires 221e and 226c overlap in a plan view
  • the nanowires 221f and 226d overlap in a plan view.
  • Pads 222a, 222b, 222c doped with an N-type semiconductor are formed on the upper side of the drawing of the nanowire 221a, between the nanowires 221a and 221b, and on the lower side of the drawing of the nanowire 221b, respectively.
  • Pads 222d, 222e, 222f doped with an N-type semiconductor are formed on the upper side of the drawing of the nanowire 221c, between the nanowires 221c and 221d, and on the lower side of the drawing of the nanowire 221d, respectively.
  • Pads 222g, 222h, 222i doped with N-type semiconductors are formed on the upper side of the drawing of the nanowire 221e, between the nanowires 221e and 221f, and on the lower side of the drawing of the nanowire 221f, respectively.
  • Pads 227a, 227b, 227c, and 227d doped with P-type semiconductors are formed on both sides of the nanowire 226a and on both sides of the nanowire 226b, respectively.
  • Pads 227e, 227f, and 227g doped with an N-type semiconductor are formed on the upper side of the drawing of the nanowire 226c, the nanowires 226c and 226d, and the lower side of the drawing of the nanowire 226d, respectively.
  • the nanowire 221a constitutes the channel portion of the transistor PD1, and the pads 222a and 222b constitute the node of the transistor PD1.
  • the nanowires 221b form the channel portion of the transistor PG1, and the pads 222b and 222c form the nodes of the transistor PG1.
  • the pad 222b is shared by the transistors PD1 and PG1.
  • the nanowires 221c form the channel portion of the transistor PD2, and the pads 222d and 222e form the nodes of the transistor PD2.
  • the nanowires 221d form the channel portion of the transistor PG2, and the pads 222e and 222f form the nodes of the transistor PG2.
  • the pad 222e is shared by the transistors PD2 and PG2.
  • the nanowire 226a constitutes the channel portion of the transistor PU1, and the pads 227a and 227b form the node of the transistor PU1.
  • the nanowires 226b form the channel portion of the transistor PU2, and the pads 227c and 227d form the nodes of the transistor PU2.
  • Nanowires 221e and 226c form the channel portion of the transistor RPD1, and the pads 222g, 222h, 227e and 227f form the node of the transistor RPD1.
  • the nanowires 221f and 226d form the channel portion of the transistor RPG1, and the pads 222h, 222i, 227f and 227g form the node of the transistor RPG1.
  • the pads 222h and 227f are shared by the transistors RPD1 and RPG1.
  • the gate wirings 231a, 231b, 231c, 231d extend in the X direction.
  • the gate wirings 231a and 231b are arranged on the same straight line, and the gate wirings 231c and 231d are arranged on the same straight line.
  • the gate wirings 231c and 231d are arranged in parallel with the gate wirings 231a and 231b.
  • the gate wiring 231a serves as a gate for the transistor PD1. That is, the transistor PD1 is composed of nanowires 221a, gate wiring 231a, and pads 222a and 222b.
  • the gate wiring 231b serves as a common gate for the transistors PD2 and RPD1.
  • the nanowire 221c, the gate wiring 231b, and the pads 222d, 222e constitute the transistor PD2, and the nanowires 221e, the gate wiring 231b, and the pads 222g, 222h form the lower transistor of the transistor RPD1.
  • the gate wiring 231c serves as a common gate for the transistors PG1 and PG2. That is, the transistor PG1 is composed of the nanowires 221b, the gate wiring 231c, and the pads 222b, 222c, and the transistor PG2 is composed of the nanowires 221d, the gate wiring 231c, and the pads 222e, 222f.
  • the gate wiring 231d serves as a gate for the transistor RPG1. That is, the lower transistor of the transistor RPG1 is composed of the nanowire 221f, the gate wiring 231d, and the pads 222h and 222i.
  • the gate wirings 231e, 231f, 231g extend in the X direction.
  • the gate wirings 231e and 231f are arranged in the same straight line, and the gate wirings 231g are arranged in parallel with the gate wirings 231e and 231f.
  • the gate wirings 231e, 231f, and 231g overlap with the gate wirings 231a, 231b, and 231d in a plan view, respectively.
  • the gate wiring 231e serves as a gate for the transistor PU1. That is, the transistor PU1 is composed of nanowires 226a, gate wiring 231e, and pads 227a and 227b.
  • the gate wiring 231f serves as a common gate for the transistors PU2 and RPD1. That is, the nanowire 226b, the gate wiring 231f, and the pads 227c, 227d form the transistor PU2, and the nanowires 226c, the gate wiring 231f, and the pads 227e, 227f form the upper transistor of the transistor RPD1.
  • the gate wiring 231g serves as a gate for the transistor RPG1. That is, the nanowire 226d, the gate wiring 231g, and the pads 227f, 227g constitute the upper transistor of the transistor RPG1.
  • Local wirings 241a, 241b, 241c, 241d, 241e, 241f, 241g, 241h extending in the X direction are formed in the lower part of the SRAM cell.
  • the local wiring 241d is connected to the pads 222d and 222g.
  • the local wirings 241a, 241b, 241c, 241e, 241f, 241g, 241h are connected to the pads 222a, 222b, 222c, 222e, 222f, 222h, 222i, respectively.
  • Local wirings 243a, 243b, 243c, 243d, 243e extending in the X direction are formed in the upper part of the SRAM cell.
  • the local wiring 243a is connected to the pads 227a and 227c.
  • the local wirings 243b, 243c, 243d, and 243e are connected to the pads 227b, 227d, 227e, and 227f, respectively.
  • the local wiring 241a is connected to the lower power supply wiring 211 via the contact 251a.
  • the local 241b is connected to the upper local wiring 243b via the contact 252a.
  • the local wiring 241c is connected to the upper M1 wiring 261 via the contact 253a.
  • the local wiring 241d is connected to the lower power supply wiring 213 via the contact 251b, and is connected to the upper local wiring 243d via the contact 252b.
  • the local wiring 241e is connected to the gate wiring 231a via the shared contact 254a, and is connected to the upper local wiring 243c via the contact 252c.
  • the local wiring 241f is connected to the upper M1 wiring 262 via the contact 253b.
  • the local wiring 241g is connected to the upper local wiring 243e via the contact 252d.
  • the local wiring 241h is connected to the upper M1 wiring 263 via the contact 253c.
  • the contacts 253a and 253b are formed at the same position in the Y direction.
  • the local wiring 243a is connected to the lower power supply wiring 212 via the contact 251c.
  • the local wiring 243b is connected to the lower local wiring 241b via the contact 252a, and is connected to the gate wiring 231f via the shared contact 254b.
  • the local wiring 243c is connected to the lower local wiring 241e via the contact 252c.
  • the local wiring 243d is connected to the lower local wiring 241d via the contact 252b.
  • the local wiring 243e is connected to the lower local wiring 241g via the contact 252d.
  • the gate wiring 231a and the gate wiring 231e are connected to each other via the shared contact 254a and the inter-gate contact 255a.
  • the gate wiring 231b and the gate wiring 231f are connected to each other via the inter-gate contact 255b.
  • the gate wiring 231d and the gate wiring 231g are connected to each other via the inter-gate contact 255c.
  • the gate wiring 231c is connected to the M1 wiring 265 via the contact 256a.
  • the gate wiring 231g is connected to the M1 wiring 264 via the contact 256b.
  • the M2 wiring 271 is connected to the M1 wiring 264 via the contact 257a.
  • the M2 wiring 272 is connected to the M1 wiring 265 via the contact 257b.
  • the SRAM cell includes transistors PU1, PU2, PD1, PD2, PG1, PG2, RPD1, and RPG1.
  • the transistors PU1, PU2, PD1 and PD2 are formed at the same positions in the Y direction.
  • the transistors PG1 and PG2 are formed at the same positions in the Y direction.
  • the contacts 253b connecting the wiring 262 can be arranged so as to be aligned in the Y direction. Therefore, since the balance of the load capacitance between the bit lines constituting the complementary bit line pair can be maintained, good characteristics can be realized for the SRAM cell using the CFET.
  • the transistors PU1, PU2, PD1, PD2, PG1, and PG2 are each composed of one nanowire FET, and the transistors RPD1 and RPG1 are each composed of two nanowire FETs.
  • the number of nanowire FETs constituting each transistor is not limited to this. The number of nanowire FETs constituting each transistor may be determined in consideration of the operational stability of the circuit and the like.
  • the power supply wirings 211 and 213 for supplying VSS are BPR, the power supply wiring for supplying VSS may be provided in the M1 wiring layer. Further, the power supply wiring for supplying VSS may be provided in both the M1 wiring layer and the embedded wiring layer. In this case, the power supply wiring is strengthened and the power supply is stabilized.
  • FIG. 12A and 12B are views showing an example of the layout structure of the SRAM cell according to the modified example of the third embodiment, in which FIG. 12A shows the upper part and FIG. 12B shows the lower part.
  • the transistors RPD2 and RPG2 are added in comparison with the above-described embodiment.
  • FIG. 13 is a circuit diagram of the SRAM cell according to this modification.
  • the circuit of FIG. 13 has a lead port as a complementary output with respect to the circuit of FIG. Specifically, a lead bit wire RBLX forming a complementary lead bit wire pair with the lead bit wire RBL is provided, and a read drive transistor RPD2 and a read access transistor RPG2 are added.
  • the source is connected to the power supply VSS
  • the gate is connected to the first node NA
  • the drain is connected to the source of the reed access transistor RPG2.
  • the gate is connected to the lead word line RWL and the drain is connected to the lead bit line RBLX.
  • the transistors PU1 and PU2 are formed in the upper part, and the transistors PD1, PD2, PG1 and PG2 are formed in the lower part.
  • the transistors PU1, PU2, PD1, PD2, PG1, and PG2 are each composed of one nanowire transistor.
  • the transistors RPD1, RPD2, RPG1 and RPG2 are each composed of two nanowire FETs formed in the upper part and the lower part and connected in parallel.
  • the configurations related to the transistors PU1, PU2, PD1, PD2, PG1, PG2, RPD1, and RPG1 are the same as those in the above-described embodiment. Then, in this modified example, the transistors RPD2 and RPG2 are formed on the left side portion of the SRAM cell in the drawing.
  • the transistors RPD2 and RPG2 are formed on the left side portion of the SRAM cell in the drawing.
  • wirings 361 and 362 extending in the Y direction are formed in the M1 wiring layer.
  • the M1 wiring 361 corresponds to the lead bit wire RBLX.
  • Wiring 371 and 372 extending in the X direction are formed in the M2 wiring layer.
  • the M2 wiring 371 corresponds to the read word line RWL, and the M2 wiring 372 corresponds to the write word line WWL.
  • Nanowires 321a and 321b extending in the Y direction are formed in the lower part of the SRAM cell, and nanowires 326a and 326b extending in the Y direction are formed in the upper part of the SRAM cell.
  • the nanowires 321a and 326a overlap in a plan view, and the nanowires 321b and 326b overlap in a plan view.
  • Pads 322a, 322b, 322c doped with an N-type semiconductor are formed on the upper side of the drawing of the nanowire 321a, between the nanowires 321a and 321b, and on the lower side of the drawing of the nanowire 321b, respectively.
  • Pads 327a, 327b, 327c doped with an N-type semiconductor are formed on the upper side of the drawing of the nanowire 326a, between the nanowires 326a and 326b, and on the lower side of the drawing of the nanowire 326b, respectively.
  • Nanowires 321a and 326a form the channel portion of the transistor RPD2, and the pads 322a, 322b, 327a and 327b form the node of the transistor RPD2.
  • the nanowires 321b and 326b form the channel portion of the transistor RPG2, and the pads 322b, 322c, 327b and 327c form the nodes of the transistor RPG2.
  • the pads 322b and 327b are shared by the transistors RPD2 and RPG2.
  • the gate wirings 331a and 331b extend in the X direction.
  • the gate wirings 331a and 231b are arranged on the same straight line, and the gate wirings 331b, 231c and 231d are arranged on the same straight line.
  • the gate wiring 331a serves as a gate for the transistors RPD2 and PD1. That is, the lower transistor of the transistor RPD2 is composed of the nanowire 321a, the gate wiring 331a, and the pads 322a and 322b.
  • the gate wiring 331b serves as a gate for the transistor RPG2. That is, the lower transistor of the transistor RPG2 is composed of the nanowire 321b, the gate wiring 331b, and the pads 322b and 322c.
  • the gate wirings 331c and 331d extend in the X direction.
  • the gate wirings 331c and 231f are arranged on the same straight line, and the gate wirings 331d and 231g are arranged on the same straight line.
  • the gate wiring 331c serves as a gate for the transistors RPD2 and PU1. That is, the nanowire 326a, the gate wiring 331c, and the pads 327a and 327b constitute the upper transistor of the transistor RPD2.
  • the gate wiring 331d serves as a gate for the transistor RPG2. That is, the nanowire 326b, the gate wiring 331d, and the pads 327b, 327c constitute the upper transistor of the transistor RPG2.
  • Local wirings 341a, 341b, 341c extending in the X direction are formed in the lower part of the SRAM cell.
  • the local wiring 341a is connected to the pads 322a and 222a.
  • the local wirings 341b and 341c are connected to the pads 322b and 322c, respectively.
  • Local wirings 343a and 343b extending in the X direction are formed in the upper part of the SRAM cell.
  • the local wirings 343a and 343b are connected to the pads 327a and 327b, respectively.
  • the local wiring 341a is connected to the lower power supply wiring 211 via the contact 351a, and is connected to the upper local wiring 343a via the contact 352a.
  • the local 341b is connected to the upper local wiring 343b via the contact 352b.
  • the local wiring 341c is connected to the upper M1 wiring 361 via the contact 353a.
  • the contact 353a is formed at the same position as the contact 253c in the Y direction.
  • the gate wiring 331a and the gate wiring 331c are connected to each other via the shared contact 254a and the inter-gate contact 255a.
  • the gate wiring 331b and the gate wiring 331d are connected to each other via the inter-gate contact 355a.
  • the gate wiring 331d is connected to the M1 wiring 362 via the contact 356b.
  • the M2 wiring 371 is connected to the M1 wiring 362 via the contact 357a, and is connected to the M1 wiring 264 via the contact 257a.
  • the M2 wiring 372 is connected to the M1 wiring 265 via the contact 257b.
  • the same effect as that of the above-described embodiment can be obtained by this modification. That is, in a configuration in which a plurality of SRAM cells are arranged side by side in the Y direction, the contact 253a that connects each SRAM cell and the M1 wiring 261 that becomes the write bit line WBL, and the M1 wiring that connects each SRAM cell and the write bit line WBLX.
  • the contacts 253b connecting the 262 can be aligned and arranged in the Y direction.
  • the transistors RPG1 and RPG2 are formed at the same positions in the Y direction.
  • the contact 353a connecting the wiring 361 can be arranged so as to be aligned in the Y direction. Therefore, since the balance of the load capacitance between the bit lines constituting the complementary bit line pair can be maintained, good characteristics can be realized for the SRAM cell using the CFET.
  • the upper portion of the CFET includes a region in which it is a P-type transistor and a region in which it is an N-type transistor.
  • the transistor at the upper part may be manufactured as follows, for example. That is, when forming the transistor in the upper part, the portion of the N-type transistor is masked and the other portion is doped into the P conductive type. After that, the portion other than the N-type transistor is masked and the N-conducting type is doped. By arranging the N-type transistor and the P-type transistor apart from each other, it is possible to reliably perform P-conductive doping and N-conductive doping.
  • the transistor is provided with one nanowire, but a part or all of the transistor may be provided with a plurality of nanowires.
  • a plurality of nanowires may be provided in the X direction in a plan view, or a plurality of nanowires may be provided in the Z direction.
  • a plurality of nanowires may be provided in both the X direction and the Z direction.
  • the number of nanowires included in the transistor may be different between the upper part and the lower part of the cell.
  • the cross-sectional shape of the nanowire is substantially square, but the present invention is not limited to this. For example, it may be circular or rectangular.
  • a nanowire FET has been described as an example as a three-dimensional structure transistor, but the description is not limited to this.
  • the transistor formed in the lower part of the cell may be a fin type transistor.
  • a layout structure capable of obtaining good characteristics can be realized for a semiconductor storage device including a SRAM cell using a CFET, which is useful for improving the performance of a semiconductor chip, for example.

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Abstract

ＣＦＥＴ（Complementary FET）を用いたＳＲＡＭ（Static Random Access Memory）セルについて、良好な特性が得られるレイアウト構造を提供する。ＳＲＡＭセルは、立体構造トランジスタであるトランジスタ（ＰＵ１，ＰＵ２，ＰＤ１，ＰＤ２，ＰＧ１，ＰＧ２）を備える。トランジスタ（ＰＵ１，ＰＵ２，ＰＤ１，ＰＤ２）は、トランジスタのチャネル部が延びる第１方向において同じ位置に形成されている。第１ビット線（ＢＬ）にノードが接続されたトランジスタ（ＰＧ１）、第２ビット線（ＢＬＸ）にノードが接続されたトランジスタ（ＰＧ２）は、第１方向において同じ位置に形成されている。

Description

半導体記憶装置
　本開示は、ＣＦＥＴ（Complementary FET）デバイスを用いた半導体記憶装置に関し、特に、ＣＦＥＴを用いたＳＲＡＭ（Static Random Access Memory）セルのレイアウト構造に関する。
　ＳＲＡＭ（Static Random Access Memory）は、半導体集積回路において広く用いられている。
　また、ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。
　非特許文献１，２では、新規デバイスとして、立体構造のＰ型ＦＥＴとＮ型ＦＥＴを基板に対して垂直方向に積層した立体構造デバイスと、これを用いたＳＲＡＭセルが開示されている。
Ryckaert J. et al., "The Complementary FET (CFET) for CMOS scaling beyond N3", 2018 Symposium on VLSI Technology Digest of Technical Papers A. Mocuta et al., "Enabling CMOS Scaling Towards 3nm and Beyond", 2018 Symposium on VLSI Technology Digest of Technical Papers
　本明細書では、立体構造のＰ型ＦＥＴとＮ型ＦＥＴを基板に対して垂直方向に積層した立体構造デバイスのことを、非特許文献１の記載にならい、ＣＦＥＴ（Complementary FET）と呼ぶことにする。また、基板に対して垂直をなす方向のことを、深さ方向と呼ぶ。
　非特許文献１では、ＣＦＥＴを用いたＳＲＡＭのレイアウト構造の例が、一応、開示されている（Ｆｉｇ．４）。しかしながら、非特許文献１では、ＣＦＥＴを用いたＳＲＡＭセルの特性については何ら検討されていない。
　本開示は、ＣＦＥＴを用いたＳＲＡＭセルについて、良好な特性が得られるレイアウト構造を提供することを目的とする。
　本開示の第１態様では、ＳＲＡＭ（Static Random Access Memory）セルを備えた半導体記憶装置であって、前記ＳＲＡＭセルは、一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、一方のノードが第１ビット線に、他方のノードが前記第１ノードに、ゲートが第１ワード線にそれぞれ接続された第５トランジスタと、一方のノードが前記第１ビット線と相補ビット線対を構成する第２ビット線に、他方のノードが前記第２ノードに、ゲートが前記第１ワード線にそれぞれ接続された第６トランジスタとを備え、前記第１および第２トランジスタは、それぞれ、第１層に形成された第１導電型の立体構造トランジスタからなり、前記第３～第６トランジスタは、それぞれ、前記第１層と異なる層である第２層に形成された、前記第１導電型と異なる第２導電型の立体構造トランジスタからなり、前記第１および第２トランジスタは、前記第３および第４トランジスタとそれぞれ、少なくとも一部が平面視で重なっており、前記第１～第４トランジスタは、前記第１～第６トランジスタのチャネル部が延びる方向である第１方向において、互いに同じ位置に形成されており、前記第５および第６トランジスタは、前記第１方向において、互いに同じ位置に形成されている。
　この態様によると、第１～第６トランジスタを備えるＳＲＡＭセルにおいて、一方のノードが第１ビット線に接続された第５トランジスタ、および、一方のノードが第２ビット線に接続された第６トランジスタは、第１～第６トランジスタのチャネル部が延びる方向である第１方向において、互いに同じ位置に形成されている。これにより、複数のＳＲＡＭセルを第１方向に並べて配置した構成において、各ＳＲＡＭセルと第１ビット線とを接続するコンタクト、および、各ＳＲＡＭセルと第２ビット線とを接続するコンタクトを、第１方向における位置を合わせて配置することができる。したがって、相補ビット線対を構成するビット線間の負荷容量のバランスを保つことができるので、ＣＦＥＴを用いたＳＲＡＭセルについて、良好な特性を実現することができる。
　本開示の第２態様では、ＳＲＡＭ（Static Random Access Memory）セルを備えた半導体記憶装置であって、前記ＳＲＡＭセルは、一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、一方のノードが第１ビット線に、他方のノードが前記第１ノードに、ゲートが第１ワード線にそれぞれ接続された第５トランジスタと、一方のノードが前記第１ビット線と相補ビット線対を構成する第２ビット線に、他方のノードが前記第２ノードに、ゲートが前記第１ワード線にそれぞれ接続された第６トランジスタと、一方のノードが第３ビット線に、他方のノードが前記第１ノードに、ゲートが第２ワード線にそれぞれ接続された第７トランジスタと、一方のノードが前記第３ビット線と相補ビット線対を構成する第４ビット線に、他方のノードが前記第２ノードに、ゲートが前記第２ワード線にそれぞれ接続された第８トランジスタとを備え、前記第１および第２トランジスタは、それぞれ、第１層に形成された第１導電型の立体構造トランジスタからなり、前記第３および第４トランジスタは、それぞれ、前記第１層と異なる層である第２層に形成された、前記第１導電型と異なる第２導電型の立体構造トランジスタからなり、前記第１および第２トランジスタは、前記第３および第４トランジスタとそれぞれ、少なくとも一部が平面視で重なっており、前記第１～第４トランジスタは、前記第１～第８トランジスタのチャネル部が延びる方向である第１方向において、互いに同じ位置に形成されており、前記第５および第６トランジスタは、前記第１および第２層のいずれか一方に形成されており、前記第７および第８トランジスタは、前記第１および第２層のいずれか一方に形成されており、前記第５～第８トランジスタは、前記第１方向において、互いに同じ位置に形成されている。
　この態様によると、第１～第８トランジスタを備えるＳＲＡＭセルにおいて、一方のノードが第１ビット線に接続された第５トランジスタ、一方のノードが第２ビット線に接続された第６トランジスタ、一方のノードが第３ビット線に接続された第７トランジスタ、および、一方のノードが第４ビット線に接続された第８トランジスタは、第１～第８トランジスタのチャネル部が延びる方向である第１方向において、互いに同じ位置に形成されている。これにより、複数のＳＲＡＭセルを第１方向に並べて配置した構成において、各ＳＲＡＭセルと第１ビット線とを接続するコンタクト、および、各ＳＲＡＭセルと第２ビット線とを接続するコンタクトを、第１方向における位置を合わせて配置することができる。また、各ＳＲＡＭセルと第３ビット線とを接続するコンタクト、および、各ＳＲＡＭセルと第４ビット線とを接続するコンタクトを、第１方向における位置を合わせて配置することができる。したがって、相補ビット線対を構成するビット線間の負荷容量のバランスを保つことができるので、ＣＦＥＴを用いたＳＲＡＭセルについて、良好な特性を実現することができる。
　本開示の第３態様では、ＳＲＡＭ（Static Random Access Memory）セルを備えた半導体記憶装置であって、前記ＳＲＡＭセルは、一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、一方のノードが第１ライトビット線に、他方のノードが前記第１ノードに、ゲートがライトワード線にそれぞれ接続された第５トランジスタと、一方のノードが前記第１ライトビット線と相補ビット線対を構成する第２ライトビット線に、他方のノードが前記第２ノードに、ゲートが前記ライトワード線にそれぞれ接続された第６トランジスタと、一方のノードが前記第２電源に、ゲートが前記第２ノードにそれぞれ接続された第７トランジスタと、一方のノードが第１リードビット線に、他方のノードが前記第７トランジスタの他方のノードに、ゲートがリードワード線にそれぞれ接続された第８トランジスタとを備え、前記第１および第２トランジスタは、それぞれ、第１層に形成された第１導電型の立体構造トランジスタからなり、前記第３～第６トランジスタは、それぞれ、前記第１層と異なる層である第２層に形成された、前記第１導電型と異なる第２導電型の立体構造トランジスタからなり、前記第１および第２トランジスタは、前記第３および第４トランジスタとそれぞれ、少なくとも一部が平面視で重なっており、前記第１～第４トランジスタは、前記第１～第８トランジスタのチャネル部が延びる方向である第１方向において、互いに同じ位置に形成されており、前記第５および第６トランジスタは、前記第１方向において、互いに同じ位置に形成されている。
　この態様によると、第１～第８トランジスタを備えるＳＲＡＭセルにおいて、一方のノードが第１ライトビット線に接続された第５トランジスタ、および、一方のノードが第２ライトビット線に接続された第６トランジスタは、第１～第８トランジスタのチャネル部が延びる方向である第１方向において、互いに同じ位置に形成されている。これにより、複数のＳＲＡＭセルを第１方向に並べて配置した構成において、各ＳＲＡＭセルと第１ライトビット線とを接続するコンタクト、および、各ＳＲＡＭセルと第２ライトビット線とを接続するコンタクトを、第１方向における位置を合わせて配置することができる。したがって、相補ビット線対を構成するビット線間の負荷容量のバランスを保つことができるので、ＣＦＥＴを用いたＳＲＡＭセルについて、良好な特性を実現することができる。
　本開示によると、ＣＦＥＴを用いたＳＲＡＭセルについて、良好な特性が得られるレイアウト構造を提供することができる。
（ａ），（ｂ）は第１実施形態に係るＳＲＡＭセルのレイアウト構造例を示す平面図である。 （ａ），（ｂ）は図１のＳＲＡＭセルの断面図である。 図１のＳＲＡＭセルの断面図である。 （ａ），（ｂ）は図１のＳＲＡＭセルの断面図である。 図１のＳＲＡＭセルの回路図である。 対比例を模式的に示す図である。 （ａ），（ｂ）は第１実施形態の変形例に係るＳＲＡＭセルのレイアウト構造の例を示す平面図である。 （ａ），（ｂ）は第２実施形態に係るＳＲＡＭセルのレイアウト構造例を示す平面図である。 図８のＳＲＡＭセルの回路図である。 （ａ），（ｂ）は第３実施形態に係るＳＲＡＭセルのレイアウト構造例を示す平面図である。 図１０のＳＲＡＭセルの回路図である。 （ａ），（ｂ）は第３実施形態の変形例に係るＳＲＡＭセルのレイアウト構造を示す平面図である。 図１２のＳＲＡＭセルの回路図である。 ＣＦＥＴを備えた半導体装置の構造を示す断面図 ＣＦＥＴを備えた半導体装置の構造を示す断面図 ＣＦＥＴを備えた半導体装置の構造を示す断面図 ＣＦＥＴを備えた半導体装置の構造を示す平面図
　まず、ＣＦＥＴの基本構造について説明する。図１４～図１７はＣＦＥＴを備えた半導体装置の構造を示す図であり、図１４はＸ方向における断面図、図１５はＹ方向におけるゲート部分の断面図、図１６はＹ方向におけるソース・ドレイン部分の断面図、図１７は平面図である。なお、Ｘ方向はナノワイヤが延びる方向、Ｙ方向はゲートが延びる方向、Ｚ方向は基板面と垂直をなす方向としている。また、図１４～図１７は概略図であり、各部の寸法や位置等は必ずしも整合していない。
　この半導体装置では、シリコン（Ｓｉ）基板等の半導体基板３０１の表面に素子分離領域３０２が形成されており、素子分離領域３０２により、素子活性領域３０ａが画定されている。素子活性領域３０ａでは、Ｐ型ＦＥＴ上にＮ型ＦＥＴが形成されている。
　素子活性領域３０ａでは、半導体基板３０１上に積層トランジスタ構造３９０ａが形成されている。積層トランジスタ構造３９０ａは、半導体基板３０１上に形成されたゲート構造３９１を含む。ゲート構造３９１は、ゲート電極３５６、複数のナノワイヤ３５８、ゲート絶縁膜３５５、絶縁膜３５７を含む。ゲート電極３５６は、Ｙ方向に延び、Ｚ方向に立ち上がる。ナノワイヤ３５８は、Ｘ方向でゲート電極３５６を貫通し、Ｙ方向及びＺ方向に配列されている。ゲート絶縁膜３５５は、ゲート電極３５６とナノワイヤ３５８との間に形成されている。ゲート電極３５６及びゲート絶縁膜３５５は、Ｘ方向において、ナノワイヤ３５８の両端から後退した位置に形成されており、この後退した部分に絶縁膜３５７が形成されている。半導体基板３０１上に、絶縁膜３５７の両脇において、絶縁膜３１６が形成されている。３２１，３２２は層間絶縁膜である。
　また、図１５に示すように、ゲート電極３５６は、開口部３７５に設けられたビア３８５によって、上層の配線と接続される。
　例えば、ゲート電極３５６には、チタン、チタン窒化物又は多結晶シリコン等を用いることができる。例えば、ゲート絶縁膜３５５には、ハフニウム酸化物、アルミニウム酸化物又はハフニウム及びアルミニウムの酸化物等の高誘電率材料を用いることができる。例えば、ナノワイヤ３５８にはシリコン等を用いることができる。例えば、絶縁膜３１６、絶縁膜３５７には、シリコン酸化物又はシリコン窒化物等を用いることができる。
　この半導体装置では、Ｚ方向に配列するナノワイヤ３５８の本数は４であり、素子活性領域３０ａでは、半導体基板３０１側の２本のナノワイヤ３５８の各端部にＰ型半導体層３３１ｐが形成されている。Ｐ型半導体層３３１ｐに接する２つのローカル配線３８６がＸ方向でゲート構造３９１を挟むようにして形成されている。また、半導体基板１０１から離間する側の２本のナノワイヤ３５８の各端部にＮ型半導体層３４１ｎが形成されている。Ｎ型半導体層３４１ｎに接する２つのローカル配線３８８がＸ方向でゲート構造３９１を挟むようにして形成されている。ローカル配線３８６とローカル配線３８８との間に絶縁膜３３２が形成されている。ローカル配線３８８の上に絶縁膜３８９が形成されている。例えば、Ｐ型半導体層３３１ｐはＰ型ＳｉＧｅ層であり、Ｎ型半導体層３４１ｎはＮ型Ｓｉ層である。例えば、絶縁膜３３２には、シリコン酸化物又はシリコン窒化物等を用いることができる。
　また、図１６に示すように、ローカル配線３８８は、ビア３０７１を介して、埋め込み配線３１０１と接続される。ローカル配線３８６は、ビア３０７２を介して、埋め込み配線３１０２と接続される。
　このように、積層トランジスタ構造３９０ａは、ゲート電極３５６、ナノワイヤ３５８、ゲート絶縁膜３５５及びＰ型半導体層３３１ｐを含むＰ型ＦＥＴを有する。このＰ型ＦＥＴでは、一方のＰ型半導体層３３１ｐがソース領域として機能し、他方のＰ型半導体層３３１ｐがドレイン領域として機能し、ナノワイヤ３５８がチャネルとして機能する。積層トランジスタ構造３９０ａは、ゲート電極３５６、ナノワイヤ３５８、ゲート絶縁膜３５５及びＮ型半導体層３４１ｎを含むＮ型ＦＥＴも有する。このＮ型ＦＥＴでは、一方のＮ型半導体層３４１ｎがソース領域として機能し、他方のＮ型半導体層３４１ｎがドレイン領域として機能し、ナノワイヤ３５８がチャネルとして機能する。
　なお、積層トランジスタ構造より上層については、ビアおよび金属配線によりトランジスタ間の配線等が行われるが、これらは既知の配線プロセスによって実現が可能である。
　なお、ここでは、Ｐ型ＦＥＴおよびＮ型ＦＥＴにおけるナノワイヤの本数は、それぞれ、Ｙ方向に４本、Ｚ方向に２本、計８本ずつであるものとしたが、ナノワイヤの本数はこれに限られるものではない。また、Ｐ型ＦＥＴとＮ型ＦＥＴのナノワイヤの本数は、異なっていてもかまわない。
　また、本明細書では、ナノワイヤの両端に形成され、トランジスタのソースまたはドレインとなる端子を構成する半導体層部のことを「パッド」という。上述したＣＦＥＴの基本構造例では、Ｐ型半導体層３３１ｐおよびＮ型半導体層３４１ｎが、パッドに相当する。
　また、以降の実施形態における平面図および断面図においては、各絶縁膜等の記載は省略することがある。また、以降の実施形態における平面図および断面図については、ナノワイヤおよびその両側のパッドを、簡易化した直線状の形状で記載することがある。また、本明細書において、「同一サイズ」等のように、サイズ等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。
　また、以降の実施形態では、トランジスタのソースおよびドレインのことを、トランジスタのノードという場合がある。
　また、「ＶＤＤ」「ＶＳＳ」は、電源電圧または電源自体を表すものとする。
　なお、ＣＦＥＴでは、Ｐ型ＦＥＴとＮ型ＦＥＴを積層することが基本構造となる。ただし、部分的に、上層のみ、あるいは、下層のみに、トランジスタを形成することができる。この場合の形成方法としては、次のような方法がある。
　１）上部トランジスタを形成した後に、部分的に、上部トランジスタを除去する。トランジスタの除去は、パッドの除去、あるいは、ゲートおよびパッドの除去によって行う。これにより、下層のみにトランジスタが形成された領域が構成される。同様に、下部トランジスタを形成した後に、部分的に、下部トランジスタを除去する。これにより、上層のみにトランジスタが形成された領域が構成される。
　２）上部トランジスタのパッドをエピタキシャル成長によって形成する際に、部分的に、パッドを非形成とする。これにより、下層のみにトランジスタが形成された領域が構成される。同様に、下部トランジスタのパッドをエピタキシャル成長によって形成する際に、部分的に、パッドを非形成とする。これにより、上層のみにトランジスタが形成された領域が構成される。
　また、下部トランジスタと上部トランジスタのゲートを、分離して形成することができる。例えば、下部トランジスタのゲートを形成した後に、そのゲート上に絶縁膜を形成し、その後、上部トランジスタのゲートを形成する。この構成では、下部のゲートと上部のゲートと間の絶縁膜に開口部を設けて、この開口部に導電体を設けることによって、下部のゲートと上部のゲートを電気的に接続することができる。
　（第１実施形態）
　図１～図４は第１実施形態に係るＳＲＡＭセルのレイアウト構造の例を示す図であり、図１（ａ），（ｂ）はＳＲＡＭセルの平面図、図２（ａ），（ｂ）、図３および図４（ａ），（ｂ）はＳＲＡＭセルの平面視横方向における断面図である。具体的には、図１（ａ）は上部、すなわち基板から遠い側に形成された立体構造トランジスタ（ここではＰ型ナノワイヤＦＥＴ）を含む部分を示し、図１（ｂ）は下部、すなわち基板に近い側に形成された立体構造トランジスタ（ここではＮ型ナノワイヤＦＥＴ）を含む部分を示す。図２（ａ）は線Ｘ１－Ｘ１’の断面、図２（ｂ）は線Ｘ２－Ｘ２’の断面、図３は線Ｘ３－Ｘ３’の断面、図４（ａ）は線Ｘ４－Ｘ４’の断面、図４（ｂ）は線Ｘ５－Ｘ５’の断面である。
　なお、以下の説明では、図１等の平面図において、図面横方向をＸ方向（第２方向に相当）、図面縦方向をＹ方向（第１方向に相当）、基板面に垂直な方向をＺ方向（深さ方向に相当）としている。ただし、Ｘ方向はゲート配線およびワード線が延びる方向であり、Ｙ方向はナノワイヤおよびビット線が延びる方向である。すなわち、各実施形態の図面では、ＸＹ方向は、図１４～図１７と逆になっている。また、図１等の平面図において縦横に走る細実線、および、図２等の断面図において縦に走る細実線は、設計時に部品配置を行うために用いるグリッドを示す。グリッドは、Ｘ方向において等間隔に配置されており、またＹ方向において等間隔に配置されている。なお、グリッド間隔は、Ｘ方向とＹ方向とにおいて同じであってもよいし異なっていてもよい。また、グリッド間隔は、層ごとに異なっていてもかまわない。さらに、各部品は必ずしもグリッド上に配置される必要はない。ただし、製造ばらつきを抑制する観点から、部品はグリッド上に配置される方が好ましい。
　また、図１等の平面図において、破線はＳＲＡＭセルの枠を示している。本実施形態では、ＳＲＡＭセルをアレイ状に配置する場合、Ｘ方向に隣接するＳＲＡＭセルは、そのまま配置してもよいし、一方をＹ軸に対して反転させてもよい。また、Ｙ方向に隣接するＳＲＡＭセルは、一方をＸ軸に対して反転させて配置する。
　図５は本実施形態に係るＳＲＡＭセルの回路図である。図５に示すように、本実施形態に係るＳＲＡＭセルには、ロードトランジスタＰＵ１，ＰＵ２と、ドライブトランジスタＰＤ１，ＰＤ２と、アクセストランジスタＰＧ１，ＰＧ２とにより構成されるＳＲＡＭ回路が構成されている。ロードトランジスタＰＵ１，ＰＵ２は、Ｐ型ＦＥＴであり、ドライブトランジスタＰＤ１，ＰＤ２およびアクセストランジスタＰＧ１，ＰＧ２は、Ｎ型ＦＥＴである。
　ロードトランジスタＰＵ１は、電源ＶＤＤと第１ノードＮＡとの間に設けられており、ドライブトランジスタＰＤ１は、第１ノードＮＡと電源ＶＳＳとの間に設けられている。ロードトランジスタＰＵ１およびドライブトランジスタＰＤ１は、ゲートが第２ノードＮＢに接続されており、インバータＩＮＶ１を構成している。ロードトランジスタＰＵ２は、電源ＶＤＤと第２ノードＮＢとの間に設けられており、ドライブトランジスタＰＤ２は、第２ノードＮＢと電源ＶＳＳとの間に設けられている。ロードトランジスタＰＵ２およびドライブトランジスタＰＤ２は、ゲートが第１ノードＮＡに接続されており、インバータＩＮＶ２を構成している。すなわち、インバータＩＮＶ１，ＩＮＶ２は、一方の出力が他方の入力に接続されており、これにより、ラッチが構成されている。
　アクセストランジスタＰＧ１は、第１ビット線ＢＬと第１ノードＮＡとの間に設けられており、ゲートがワード線ＷＬに接続されている。アクセストランジスタＰＧ２は、第２ビット線ＢＬＸと第２ノードＮＢとの間に設けられており、ゲートがワード線ＷＬに接続されている。第１および第２ビット線ＢＬ，ＢＬＸは、相補ビット線対を構成する。
　ＳＲＡＭセル回路では、相補ビット線対を構成する第１および第２ビット線ＢＬ，ＢＬＸを、ハイレベルおよびローレベルにそれぞれ駆動し、ワード線ＷＬをハイレベルに駆動すると、第１ノードＮＡにハイレベルが書き込まれ、第２ノードＮＢにローレベルが書き込まれる。一方、第１および第２ビット線ＢＬ，ＢＬＸを、ローレベルおよびハイレベルにそれぞれ駆動し、ワード線ＷＬをハイレベルに駆動すると、第１ノードＮＡにローレベルが書き込まれ、第２ノードＮＢにハイレベルが書き込まれる。そして、第１および第２ノードＮＡ，ＮＢにデータがそれぞれ書き込まれている状態で、ワード線ＷＬをローレベルに駆動すると、ラッチ状態が確定し、第１および第２ノードＮＡ，ＮＢに書き込まれているデータが保持される。
　また、第１および第２ビット線ＢＬ，ＢＬＸを予めハイレベルにプリチャージしておき、ワード線ＷＬをハイレベルに駆動すると、第１および第２ノードＮＡ，ＮＢに書き込まれたデータに応じて第１および第２ビット線ＢＬ，ＢＬＸの状態が確定するため、ＳＲＡＭセルからのデータの読み出しを行うことができる。具体的に、第１ノードＮＡがハイレベルであり、第２ノードＮＢがローレベルであるとき、第１ビット線ＢＬはハイレベルを保持し、第２ビット線ＢＬＸはローレベルにディスチャージされる。一方、第１ノードＮＡがローレベルであり、第２ノードＮＢがハイレベルであるとき、第１ビット線ＢＬはローレベルにディスチャージされ、第２ビット線ＢＬＸはハイレベルを保持する。
　このように、本実施形態に係るＳＲＡＭセルは、第１および第２ビット線ＢＬ，ＢＬＸならびにワード線ＷＬを制御することによって、データ書き込み、データ保持およびデータ読み出しを実行する。
　本実施形態のレイアウト構造では、上部にトランジスタＰＵ１，ＰＵ２が形成されており、下部にトランジスタＰＤ１，ＰＤ２，ＰＧ１，ＰＧ２が形成されている。ここでは、トランジスタＰＵ１，ＰＵ２，ＰＤ１，ＰＤ２，ＰＧ１，ＰＧ２は、それぞれ、１個のナノワイヤＦＥＴによって構成されている。なお、各トランジスタを構成するナノワイヤＦＥＴの個数は、回路の動作安定性等を考慮して決定される。
　図１（ｂ）に示すように、ＳＲＡＭセルのＸ方向における両端において、Ｙ方向に延びる電源配線１１，１２がそれぞれ設けられている。電源配線１１，１２はいずれも、埋め込み配線層に形成された埋め込み電源配線（ＢＰＲ：Buried Power Rail）である。電源配線１１，１２はともにＶＳＳを供給する。
　図１（ａ）に示すように、Ｍ１配線層には、Ｙ方向に延びる配線６１，６２，６３，６４，６５が形成されている。Ｍ１配線６１はビット線ＢＬに相当し、Ｍ１配線６３はビット線ＢＬＸに相当する。Ｍ１配線６２はＶＤＤを供給する。Ｍ２配線層には、Ｘ方向に延びる配線７１が形成されている。Ｍ２配線７１はワード線ＷＬに相当する。
　ＳＲＡＭセルの下部には、Ｙ方向に延びるナノワイヤ２１ａ，２１ｂ，２１ｃ，２１ｄが形成されており、ＳＲＡＭセルの上部には、Ｙ方向に延びるナノワイヤ２６ａ，２６ｂが形成されている。ナノワイヤ２１ａ，２６ａは平面視で重なっており、ナノワイヤ２１ｃ，２６ｂは平面視で重なっている。
　ナノワイヤ２１ａの図面上側、ナノワイヤ２１ａ，２１ｂ間、および、ナノワイヤ２１ｂの図面下側に、Ｎ型半導体がドーピングされたパッド２２ａ，２２ｂ，２２ｃがそれぞれ形成されている。ナノワイヤ２１ｃの図面上側、ナノワイヤ２１ｃ，２１ｄ間、および、ナノワイヤ２１ｄの図面下側に、Ｎ型半導体がドーピングされたパッド２２ｄ，２２ｅ，２２ｆがそれぞれ形成されている。ナノワイヤ２６ａの両側、および、ナノワイヤ２６ｂの両側に、Ｐ型半導体がドーピングされたパッド２７ａ，２７ｂ，２７ｃ，２７ｄがそれぞれ形成されている。
　ナノワイヤ２１ａがトランジスタＰＤ１のチャネル部を構成し、パッド２２ａ，２２ｂがトランジスタＰＤ１のノードを構成する。ナノワイヤ２１ｂがトランジスタＰＧ１のチャネル部を構成し、パッド２２ｂ，２２ｃがトランジスタＰＧ１のノードを構成する。パッド２２ｂはトランジスタＰＤ１，ＰＧ１に共有されている。ナノワイヤ２１ｃがトランジスタＰＤ２のチャネル部を構成し、パッド２２ｄ，２２ｅがトランジスタＰＤ２のノードを構成する。ナノワイヤ２１ｄがトランジスタＰＧ２のチャネル部を構成し、パッド２２ｅ，２２ｆがトランジスタＰＧ２のノードを構成する。パッド２２ｅはトランジスタＰＤ２，ＰＧ２に共有されている。
　ナノワイヤ２６ａがトランジスタＰＵ１のチャネル部を構成し、パッド２７ａ，２７ｂがトランジスタＰＵ１のノードを構成する。ナノワイヤ２６ｂがトランジスタＰＵ２のチャネル部を構成し、パッド２７ｃ，２７ｄがトランジスタＰＵ２のノードを構成する。
　ＳＲＡＭセルの下部において、ゲート配線３１ａ，３１ｂ，３１ｃは、Ｘ方向に延びている。ゲート配線３１ａ，３１ｂは同一直線上に並んでおり、ゲート配線３１ｃはゲート配線３１ａ，３１ｂと並列に並んでいる。ゲート配線３１ａは、トランジスタＰＤ１のゲートとなる。すなわち、ナノワイヤ２１ａ、ゲート配線３１ａ、およびパッド２２ａ，２２ｂによって、トランジスタＰＤ１が構成される。ゲート配線３１ｂは、トランジスタＰＤ２のゲートとなる。すなわち、ナノワイヤ２１ｃ、ゲート配線３１ｂ、およびパッド２２ｄ，２２ｅによって、トランジスタＰＤ２が構成される。ゲート配線３１ｃは、トランジスタＰＧ１，ＰＧ２の共通のゲートとなる。すなわち、ナノワイヤ２１ｂ、ゲート配線３１ｃ、およびパッド２２ｂ，２２ｃによって、トランジスタＰＧ１が構成され、ナノワイヤ２１ｄ、ゲート配線３１ｃ、およびパッド２２ｅ，２２ｆによって、トランジスタＰＧ２が構成される。トランジスタＰＤ１，ＰＤ２はＸ方向に並んでおり、すなわち、Ｙ方向において同じ位置に形成されている。トランジスタＰＧ１，ＰＧ２はＸ方向に並んでおり、すなわち、Ｙ方向において同じ位置に形成されている。
　ＳＲＡＭセルの上部において、ゲート配線３１ｄ，３１ｅは、Ｘ方向に延びている。ゲート配線３１ｄ，３１ｅは同一直線上に並んでいる。ゲート配線３１ｄ，３１ｅは、ゲート配線３１ａ，３１ｂとそれぞれ平面視で重なっている。ゲート配線３１ｄは、トランジスタＰＵ１のゲートとなる。すなわち、ナノワイヤ２６ａ、ゲート配線３１ｄ、およびパッド２７ａ，２７ｂによって、トランジスタＰＵ１が構成される。ゲート配線３１ｅは、トランジスタＰＵ２のゲートとなる。すなわち、ナノワイヤ２６ｂ、ゲート配線３１ｅ、およびパッド２７ｃ，２７ｄによって、トランジスタＰＵ２が構成される。トランジスタＰＵ１，ＰＵ２はＸ方向に並んでおり、すなわち、Ｙ方向において同じ位置に形成されている。そして、トランジスタＰＵ１，ＰＵ２は、トランジスタＰＤ１，ＰＤ２と、それぞれ平面視で重なっている。
　ＳＲＡＭセルの下部において、Ｘ方向に延びるローカル配線４１ａ，４１ｂ，４１ｃ，４１ｄ，４１ｅ，４１ｆが形成されている。ローカル配線４１ａ，４１ｂ，４１ｃ，４１ｄ，４１ｅ，４１ｆは、パッド２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅ，２２ｆとそれぞれ接続されている。ＳＲＡＭセルの上部において、Ｘ方向に延びるローカル配線４３ａ，４３ｂ，４３ｃが形成されている。ローカル配線４３ａはパッド２７ａ，２７ｃと接続されている。ローカル配線４３ｂ，４３ｃは、パッド２７ｂ，２７ｄとそれぞれ接続されている。
　ローカル配線４１ａは、コンタクト５１ａを介して、下方の電源配線１１と接続されている。ローカル配線４１ｂは、コンタクト５２ａを介して、上方のローカル配線４３ｂと接続されている。ローカル配線４１ｃは、コンタクト５３ａを介して、上方のＭ１配線６１と接続されている。ローカル配線４１ｄは、コンタクト５１ｂを介して、下方の電源配線１２と接続されている。ローカル配線４１ｅは、シェアドコンタクト５４ａを介してゲート配線３１ａと接続されており、かつ、コンタクト５２ｂを介して、上方のローカル配線４３ｃと接続されている。ローカル配線４１ｆは、コンタクト５３ｂを介して、上方のＭ１配線６３と接続されている。コンタクト５３ａ，５３ｂは、Ｙ方向において互いに同じ位置に形成されている。
　ローカル配線４３ａは、コンタクト５３ｃを介して、上方のＭ１配線６２と接続されている。ローカル配線４３ｂは、上述したとおり、コンタクト５２ａを介して下方のローカル配線４１ｂと接続されており、かつ、シェアドコンタクト５４ｂを介してゲート配線３１ｅと接続されている。ローカル配線４３ｃは、上述したとおり、コンタクト５２ｂを介して下方のローカル配線４１ｅと接続されている。
　ゲート配線３１ａとゲート配線３１ｄとは、シェアドコンタクト５４ａおよびゲート間コンタクト５５ａを介して、互いに接続されている。ゲート配線３１ｂとゲート配線３１ｅとは、ゲート間コンタクト５５ｂを介して、互いに接続されている。ゲート配線３１ｃは、コンタクト５６ａを介して上方のＭ１配線６４と接続されており、かつ、コンタクト５６ｂを介して上方のＭ１配線６５と接続されている。
　Ｍ２配線７１は、コンタクト５７ａを介してＭ１配線６４に接続されており、かつ、コンタクト５７ｂを介してＭ１配線６５に接続されている。
　以上のように本実施形態によると、ＳＲＡＭセルは、トランジスタＰＵ１，ＰＵ２，ＰＤ１，ＰＤ２，ＰＧ１，ＰＧ２を備える。そして、トランジスタＰＵ１，ＰＵ２，ＰＤ１，ＰＤ２は、Ｙ方向において、互いに同じ位置に形成されている。トランジスタＰＧ１，ＰＧ２は、Ｙ方向において、互いに同じ位置に形成されている。これにより、複数のＳＲＡＭセルをＹ方向に並べて配置した構成において、各ＳＲＡＭセルとビット線ＢＬとなるＭ１配線６１とを接続するコンタクト５３ａ、および、各ＳＲＡＭセルとビット線ＢＬＸとなるＭ１配線６３とを接続するコンタクト５３ｂを、Ｙ方向における位置を合わせて配置することができる。したがって、相補ビット線対を構成するビット線間の負荷容量のバランスを保つことができるので、ＣＦＥＴを用いたＳＲＡＭセルについて、良好な特性を実現することができる。
　図６は対比例を模式的に示す図である。メモリセルアレイは通常、メモリセルをビット線方向に偶数個配置して構成される。そして図６の例では、ＳＲＡＭセルは、第１ビット線と接続されるコンタクトと、第２ビット線と接続されるコンタクトとが、セル枠のＹ方向において対向する辺に、それぞれ配置されている。この構成では、第１ビット線に接続されるコンタクトの数と、第２ビット線に接続されるコンタクトの数とが異なってしまうため、相補ビット線対を構成するビット線間に容量のアンバランスが発生してしまう。データ読み出しでは、ビット線間の微小な電位差をセンスアンプ回路によって増幅して高速な読み出し動作を行うが、ビット線間に容量のアンバランスがあると、増幅タイミング遅れによる読み出し速度劣化やセンスアンプの誤増幅による誤読み出しの原因となる。
　一方、本実施形態では、ＳＲＡＭセルは、第１ビット線と接続されるコンタクトと、第２ビット線と接続されるコンタクトとが、Ｙ方向において互いに同じ位置に配置されている。これにより、相補ビット線対を構成するビット線間における容量のアンバランスを抑制することができる。また、ビット線方向に隣接するＳＲＡＭセルがコンタクトを共有するため、ビット線方向に並ぶ２Ｎ（Ｎは正の整数）個のＳＲＡＭセルについて、第１および第２ビット線に接続されるコンタクトの個数を、それぞれＮ個に抑えることができる。これにより、ビット線の負荷容量が小さくなるので、データ書き込みが高速になる。したがって、ＳＲＡＭセルの読み出し特性および書き込み特性を向上させることができる。
　なお、上述の実施形態では、トランジスタＰＵ１，ＰＵ２，ＰＤ１，ＰＤ２，ＰＧ１，ＰＧ２は、それぞれ、１個のナノワイヤＦＥＴによって構成されているものとしたが、各トランジスタを構成するナノワイヤＦＥＴの個数は、これに限られるものではない。各トランジスタを構成するナノワイヤＦＥＴの個数は、回路の動作安定性等を考慮して、決定すればよい。また、トランジスタＰＵ１，ＰＵ２とトランジスタＰＤ１，ＰＤ２とで、構成するナノワイヤＦＥＴの個数が異なっている場合は、トランジスタＰＵ１，ＰＵ２は、トランジスタＰＤ１，ＰＤ２とそれぞれ、少なくとも一部が平面視で重なっていればよい。
　また、シェアドコンタクトは、ゲートコンタクトやローカル配線と同じプロセス工程において形成されてもよいし、別のプロセス工程において形成されてもよい。
　また、ＶＤＤを供給する電源配線６２はＭ１配線層に設けられているが、ＶＤＤを供給する電源配線を埋め込み配線層に設けてもよい。また、ＶＤＤを供給する電源配線を、Ｍ１配線層と埋め込み配線層の両方に設けてもよい。この場合は、電源配線が強化され、電源が安定化される。
　（変形例）
　図７は第１実施形態の変形例に係るＳＲＡＭセルのレイアウト構造の例を示す図であり、（ａ）は上部を示し、（ｂ）は下部を示す。本変形例は、上述した実施形態と対比すると、上部と下部の構成が入れ替わっている。すなわち、上部には、Ｎ型ナノワイヤＦＥＴ、すなわち、トランジスタＰＤ１，ＰＤ２，ＰＧ１，ＰＧ２が形成されており、下部には、Ｐ型ナノワイヤＦＥＴ、すなわち、トランジスタＰＵ１，ＰＵ２が形成されている。
　図７（ｂ）に示すように、ＳＲＡＭセルのＸ方向における両端において、Ｙ方向に延びる電源配線１３，１４がそれぞれ設けられている。電源配線１３，１４はいずれもＢＰＲであり、ともにＶＤＤを供給する。図７（ａ）に示すように、Ｍ１配線層には、ＶＳＳを供給するＭ１配線６６が形成されている。
　トランジスタＰＵ１の一方のノードは、ローカル配線４５ａおよびコンタクト５８ａを介して、電源配線１３に接続されている。トランジスタＰＵ２の一方のノードは、ローカル配線４５ｂおよびコンタクト５８ｂを介して、電源配線１４に接続されている。トランジスタＰＤ１，ＰＤ２の一方のノードは、Ｘ方向に延びるローカル配線４７ａに共通に接続されている。ローカル配線４７ａは、コンタクト５９ａを介して、Ｍ１配線６６に接続されている。トランジスタＰＧ１は、一方のノードが、Ｍ１配線６１とコンタクト５９ｂを介して接続されている。トランジスタＰＧ２は、一方のノードが、Ｍ１配線６３とコンタクト５９ｃを介して接続されている。コンタクト５９ｂ，５９ｃは、Ｙ方向において互いに同じ位置に形成されている。
　本変形例によっても、上述の実施形態と同様の作用効果が得られる。すなわち、複数のＳＲＡＭセルをＹ方向に並べて配置した構成において、各ＳＲＡＭセルとビット線ＢＬとなるＭ１配線６１とを接続するコンタクト５９ｂ、および、各ＳＲＡＭセルとビット線ＢＬＸとなるＭ１配線６３とを接続するコンタクト５９ｃを、Ｙ方向における位置を合わせて配置することができる。したがって、相補ビット線対を構成するビット線間の負荷容量のバランスを保つことができるので、ＣＦＥＴを用いたＳＲＡＭセルについて、良好な特性を実現することができる。
　（第２実施形態）
　図８は第２実施形態に係るＳＲＡＭセルのレイアウト構造の例を示す図であり、（ａ）は上部、（ｂ）は下部を示す。本実施形態では、上部では、Ｐ型ナノワイヤＦＥＴおよびＮ型ナノワイヤＦＥＴが配置されており、下部にはＮ型ナノワイヤＦＥＴが配置されている。また本実施形態では、ＳＲＡＭセルをアレイ状に配置する場合、Ｘ方向に隣接するＳＲＡＭセルは、そのまま配置してもよいし、一方をＹ軸に対して反転させて配置してもよい。また、Ｙ方向に隣接するＳＲＡＭセルは、一方をＸ軸に対して反転させて配置する。
　図９は本実施形態に係るＳＲＡＭセルの回路図である。図９に示すように、本実施形態に係るＳＲＡＭセルには、ロードトランジスタＰＵ１，ＰＵ２と、ドライブトランジスタＰＤ１，ＰＤ２と、アクセストランジスタＰＧ１～ＰＧ４とにより構成される２ポートＳＲＡＭ回路が構成されている。ロードトランジスタＰＵ１，ＰＵ２は、Ｐ型ＦＥＴであり、ドライブトランジスタＰＤ１，ＰＤ２およびアクセストランジスタＰＧ１～ＰＧ４は、Ｎ型ＦＥＴである。なお、ロードトランジスタＰＵ１，ＰＵ２およびドライブトランジスタＰＤ１，ＰＤ２に係る構成は、図５の回路と同様であり、ここでは詳細な説明は省略する。
　アクセストランジスタＰＧ１は、第１ビット線ＢＬＡと第１ノードＮＡとの間に設けられており、ゲートが第１ワード線ＷＬＡに接続されている。アクセストランジスタＰＧ２は、第２ビット線ＢＬＡＸと第２ノードＮＢとの間に設けられており、ゲートが第１ワード線ＷＬＡに接続されている。アクセストランジスタＰＧ３は、第３ビット線ＢＬＢと第１ノードＮＡとの間に設けられており、ゲートが第２ワード線ＷＬＢに接続されている。アクセストランジスタＰＧ４は、第４ビット線ＢＬＢＸと第２ノードＮＢとの間に設けられており、ゲートが第２ワード線ＷＬＢに接続されている。なお、第１および第２ビット線ＢＬＡ，ＢＬＡＸは、第１相補ビット線対を構成し、第３および第４ビット線ＢＬＢ，ＢＬＢＸは、第２相補ビット線対を構成する。
　２ポートＳＲＡＭセル回路では、第１相補ビット線対を構成する第１および第２ビット線ＢＬＡ，ＢＬＡＸを、ハイレベルおよびローレベルにそれぞれ駆動し、第１ワード線ＷＬＡをハイレベルに駆動すると、第１ノードＮＡにハイレベルが書き込まれ、第２ノードＮＢにローレベルが書き込まれる。一方、第１および第２ビット線ＢＬＡ，ＢＬＡＸを、ローレベルおよびハイレベルにそれぞれ駆動し、第１ワード線ＷＬＡをハイレベルに駆動すると、第１ノードＮＡにローレベルが書き込まれ、第２ノードＮＢにハイレベルが書き込まれる。そして、第１および第２ノードＮＡ，ＮＢにデータがそれぞれ書き込まれている状態で、第１ワード線ＷＬＡをローレベルに駆動すると、ラッチ状態が確定し、第１および第２ノードＮＡ，ＮＢに書き込まれているデータが保持される。
　また、第１および第２ビット線ＢＬＡ，ＢＬＡＸを予めハイレベルにプリチャージしておき、第１ワード線ＷＬＡをハイレベルに駆動すると、第１および第２ノードＮＡ，ＮＢに書き込まれたデータに応じて第１および第２ビット線ＢＬＡ，ＢＬＡＸの状態が確定するため、ＳＲＡＭセルからのデータの読み出しを行うことができる。具体的に、第１ノードＮＡがハイレベルであり、第２ノードＮＢがローレベルであるとき、第１ビット線ＢＬＡはハイレベルを保持し、第２ビット線ＢＬＡＸはローレベルにディスチャージされる。一方、第１ノードＮＡがローレベルであり、第２ノードＮＢがハイレベルであるとき、第１ビット線ＢＬＡはローレベルにディスチャージされ、第２ビット線ＢＬＡＸはハイレベルを保持する。
　また、第２相補ビット線対を構成する第３および第４ビット線ＢＬＢ，ＢＬＢＸを、ハイレベルおよびローレベルにそれぞれ駆動し、第２ワード線ＷＬＢをハイレベルに駆動すると、第１ノードＮＡにハイレベルが書き込まれ、第２ノードＮＢにローレベルが書き込まれる。一方、第３および第４ビット線ＢＬＢ，ＢＬＢＸを、ローレベルおよびハイレベルにそれぞれ駆動し、第２ワード線ＷＬＢをハイレベルに駆動すると、第１ノードＮＡにローレベルが書き込まれ、第２ノードＮＢにハイレベルが書き込まれる。そして、第１および第２ノードＮＡ，ＮＢにデータがそれぞれ書き込まれている状態で、第２ワード線ＷＬＢをローレベルに駆動すると、ラッチ状態が確定し、第１および第２ノードＮＡ，ＮＢに書き込まれているデータが保持される。
　また、第３および第４ビット線ＢＬＢ，ＢＬＢＸを予めハイレベルにプリチャージしておき、第２ワード線ＷＬＢをハイレベルに駆動すると、第１および第２ノードＮＡ，ＮＢに書き込まれたデータに応じて第３および第４ビット線ＢＬＢ，ＢＬＢＸの状態が確定するため、ＳＲＡＭセルからのデータの読み出しを行うことができる。具体的に、第１ノードＮＡがハイレベルであり、第２ノードＮＢがローレベルであるとき、第３ビット線ＢＬＢはハイレベルを保持し、第４ビット線ＢＬＢＸはローレベルにディスチャージされる。一方、第１ノードＮＡがローレベルであり、第２ノードＮＢがハイレベルであるとき、第３ビット線ＢＬＢはローレベルにディスチャージされ、第４ビット線ＢＬＢＸはハイレベルを保持する。
　このように、本実施形態に係る２ポートＳＲＡＭセルは、第１および第２ビット線ＢＬＡ，ＢＬＡＸならびに第１ワード線ＷＬＡを制御することによって、データ書き込み、データ保持およびデータ読み出しを実行する。また、本実施形態に係る２ポートＳＲＡＭセルは、第３および第４ビット線ＢＬＢ，ＢＬＢＸならびに第２ワード線ＷＬＢを制御することによって、データ書き込み、データ保持およびデータ読み出しを実行する。
　本実施形態のレイアウト構造では、上部にトランジスタＰＵ１，ＰＵ２，ＰＧ１，ＰＧ２が形成されており、下部にトランジスタＰＤ１，ＰＤ２，ＰＧ３，ＰＧ４が形成されている。トランジスタＰＵ１，ＰＵ２，ＰＧ１，ＰＧ２，ＰＧ３，ＰＧ４は、それぞれ、１個のナノワイヤＦＥＴによって構成されており、トランジスタＰＤ１，ＰＤ２は、それぞれ、並列接続された２個のナノワイヤＦＥＴによって構成されている。
　図８（ｂ）に示すように、ＳＲＡＭセルのＸ方向における両端および中央部において、Ｙ方向に延びる電源配線１１１，１１２，１１３がそれぞれ設けられている。電源配線１１１，１１２，１１３はいずれもＢＰＲである。電源配線１１１，１１２はともにＶＳＳを供給し、電源配線１１３はＶＤＤを供給する。
　図８（ａ）に示すように、Ｍ１配線層には、Ｙ方向に延びる配線１６１，１６２，１６３，１６４，１６５，１６６，１６７が形成されている。Ｍ１配線１６１はビット線ＢＬＡに相当し、Ｍ１配線１６２はビット線ＢＬＢに相当し、Ｍ１配線１６３はビット線ＢＬＢＸに相当し、Ｍ１配線１６４はビット線ＢＬＡＸに相当する。Ｍ２配線層には、Ｘ方向に延びる配線１７１，１７２が形成されている。Ｍ２配線１７１はワード線ＷＬＡに相当し、Ｍ２配線１７２はワード線ＷＬＢに相当する。
　ＳＲＡＭセルの下部には、Ｙ方向に延びるナノワイヤ１２１ａ，１２１ｂ，１２１ｃ，１２１ｄ，１２１ｅ，１２１ｆが形成されており、ＳＲＡＭセルの上部には、Ｙ方向に延びるナノワイヤ１２６ａ，１２６ｂ，１２６ｃ，１２６ｄが形成されている。ナノワイヤ１２１ｂ，１２６ａは平面視で重なっており、ナノワイヤ１２１ｄ，１２６ｂは平面視で重なっている。
　ナノワイヤ１２１ａの両側、ナノワイヤ１２１ｂの図面上側、ナノワイヤ１２１ｂ，１２１ｃ間、および、ナノワイヤ１２１ｃの図面下側に、Ｎ型半導体がドーピングされたパッド１２２ａ，１２２ｂ，１２２ｃ，１２２ｄ，１２２ｅがそれぞれ形成されている。ナノワイヤ１２１ｄの図面上側、ナノワイヤ１２１ｄ，１２１ｅ間、ナノワイヤ１２１ｅの図面下側、および、ナノワイヤ１２１ｆの両側に、Ｎ型半導体がドーピングされたパッド１２２ｆ，１２２ｇ，１２２ｈ，１２２ｉ，１２２ｊがそれぞれ形成されている。ナノワイヤ１２６ａの両側、および、ナノワイヤ１２６ｂの両側に、Ｐ型半導体がドーピングされたパッド１２７ａ，１２７ｂ，１２７ｃ，１２７ｄがそれぞれ形成されている。ナノワイヤ１２６ｃの両側、および、ナノワイヤ１２６ｄの両側に、Ｎ型半導体がドーピングされたパッド１２７ｅ，１２７ｆ，１２７ｇ，１２７ｈがそれぞれ形成されている。
　ナノワイヤ１２１ａ，１２１ｂがトランジスタＰＤ１のチャネル部を構成し、パッド１２２ａ，１２２ｂ，１２２ｃ，１２２ｄがトランジスタＰＤ１のノードを構成する。ナノワイヤ１２１ｃがトランジスタＰＧ３のチャネル部を構成し、パッド１２２ｄ，１２２ｅがトランジスタＰＧ３のノードを構成する。パッド１２２ｄはトランジスタＰＤ１，ＰＧ３に共有されている。ナノワイヤ１２１ｄ，１２１ｆがトランジスタＰＤ２のチャネル部を構成し、パッド１２２ｆ，１２２ｇ，１２２ｉ，１２２ｊがトランジスタＰＤ２のノードを構成する。ナノワイヤ１２１ｅがトランジスタＰＧ４のチャネル部を構成し、パッド１２２ｇ，１２２ｈがトランジスタＰＧ４のノードを構成する。パッド１２２ｇはトランジスタＰＤ２，ＰＧ４に共有されている。
　ナノワイヤ１２６ａがトランジスタＰＵ１のチャネル部を構成し、パッド１２７ａ，１２７ｂがトランジスタＰＵ１のノードを構成する。ナノワイヤ１２６ｂがトランジスタＰＵ２のチャネル部を構成し、パッド１２７ｃ，１２７ｄがトランジスタＰＵ２のノードを構成する。ナノワイヤ１２６ｃがトランジスタＰＧ１のチャネル部を構成し、パッド１２７ｅ，１２７ｆがトランジスタＰＧ１のノードを構成する。ナノワイヤ１２６ｄがトランジスタＰＧ２のチャネル部を構成し、パッド１２７ｇ，１２７ｈがトランジスタＰＧ２のノードを構成する。
　ＳＲＡＭセルの下部において、ゲート配線１３１ａ，１３１ｂ，１３１ｃは、Ｘ方向に延びている。ゲート配線１３１ａ，１３１ｂは同一直線上に並んでおり、ゲート配線１３１ｃはゲート配線１３１ａ，１３１ｂと並列に並んでいる。ゲート配線１３１ａは、トランジスタＰＤ１のゲートとなる。すなわち、ナノワイヤ１２１ａ，１２１ｂ、ゲート配線１３１ａ、およびパッド１２２ａ，１２２ｂ，１２２ｃ，１２２ｄによって、トランジスタＰＤ１が構成される。ゲート配線１３１ｂは、トランジスタＰＤ２のゲートとなる。すなわち、ナノワイヤ１２１ｄ，１２１ｆ、ゲート配線１３１ｂ、およびパッド１２２ｆ，１２２ｇ，１２２ｉ，１２２ｊによって、トランジスタＰＤ２が構成される。ゲート配線１３１ｃは、トランジスタＰＧ３，ＰＧ４の共通のゲートとなる。すなわち、ナノワイヤ１２１ｃ、ゲート配線１３１ｃ、およびパッド１２２ｄ，１２２ｅによって、トランジスタＰＧ３が構成され、ナノワイヤ１２１ｅ、ゲート配線１３１ｃ、およびパッド１２２ｇ，１２２ｈによって、トランジスタＰＧ４が構成される。
　ＳＲＡＭセルの上部において、ゲート配線１３１ｄ，１３１ｅ，１３１ｆ，１３１ｇは、Ｘ方向に延びている。ゲート配線１３１ｄ，１３１ｅは同一直線上に並んでいる。ゲート配線１３１ｆ，１３１ｇは同一直線上に並んでいる。ゲート配線１３１ｄ，１３１ｅは、ゲート配線１３１ａ，１３１ｂとそれぞれ平面視で重なっている。ゲート配線１３１ｄは、トランジスタＰＵ１のゲートとなる。すなわち、ナノワイヤ１２６ａ、ゲート配線１３１ｄ、およびパッド１２７ａ，１２７ｂによって、トランジスタＰＵ１が構成される。ゲート配線１３１ｅは、トランジスタＰＵ２のゲートとなる。すなわち、ナノワイヤ１２６ｂ、ゲート配線１３１ｅ、およびパッド１２７ｃ，１２７ｄによって、トランジスタＰＵ２が構成される。ゲート配線１３１ｆは、トランジスタＰＧ１のゲートとなる。すなわち、ナノワイヤ１２６ｃ、ゲート配線１３１ｆ、およびパッド１２７ｅ，１２７ｆによって、トランジスタＰＧ１が構成される。ゲート配線１３１ｇは、トランジスタＰＧ２のゲートとなる。すなわち、ナノワイヤ１２６ｄ、ゲート配線１３１ｇ、およびパッド１２７ｇ，１２７ｈによって、トランジスタＰＧ２が構成される。
　ＳＲＡＭセルの下部において、Ｘ方向に延びるローカル配線１４１ａ，１４１ｂ，１４１ｃ，１４１ｄ，１４１ｅ，１４１ｆが形成されている。ローカル配線１４１ａはパッド１２２ａ，１２２ｃと接続されており、ローカル配線１４１ｂはパッド１２２ｂ，１２２ｄと接続されており、ローカル配線１４１ｃはパッド１２２ｅと接続されている。ローカル配線１４１ｄはパッド１２２ｆ，１２２ｉと接続されており、ローカル配線１４１ｅはパッド１２２ｇ，１２２ｊと接続されており、ローカル配線１４１ｆはパッド１２２ｈと接続されている。
　ＳＲＡＭセルの上部において、Ｘ方向に延びるローカル配線１４３ａ，１４３ｂ，１４３ｃ，１４３ｄ，１４３ｅが形成されている。ローカル配線１４３ａはパッド１２７ａ，１２７ｃと接続されており、ローカル配線１４３ｂはパッド１２７ｅ，１２７ｂと接続されており、ローカル配線１４３ｃはパッド１２７ｆと接続されている。ローカル配線１４３ｄはパッド１２７ｄ，１２７ｇと接続されており、ローカル配線１４３ｅはパッド１２７ｈと接続されている。
　ローカル配線１４１ａは、コンタクト１５１ａを介して、下方の電源配線１１１と接続されている。ローカル配線１４１ｂは、コンタクト１５２ａを介して、上方のローカル配線１４３ｂと接続されている。ローカル配線１４１ｃは、コンタクト１５３ａを介して、上方のＭ１配線１６２と接続されている。ローカル配線１４１ｄは、コンタクト１５１ｂを介して、下方の電源配線１１２と接続されている。ローカル配線１４１ｅは、シェアドコンタクト１５４ａを介して、ゲート配線１３１ａと接続されており、かつ、コンタクト１５２ｂを介して、上方のローカル配線１４３ｄと接続されている。ローカル配線１４１ｆは、コンタクト１５３ｂを介して、上方のＭ１配線１６３と接続されている。コンタクト１５３ａ，１５３ｂはＹ方向において同じ位置に形成されている。
　ローカル配線１４３ａは、コンタクト１５１ｃを介して、下方の電源配線１１３と接続されている。ローカル配線１４３ｂは、上述したとおり、コンタクト１５２ａを介して下方のローカル配線１４１ｂと接続されており、かつ、シェアドコンタクト１５４ｂを介して、ゲート配線１３１ｅと接続されている。ローカル配線１４３ｃは、コンタクト１５３ｃを介して、上方のＭ１配線１６１と接続されている。ローカル配線１４３ｄは、上述したとおり、コンタクト１５２ｂを介して下方のローカル配線１４１ｅと接続されている。ローカル配線１４３ｅは、コンタクト１５３ｄを介して、上方のＭ１配線１６４と接続されている。コンタクト１５３ｃ，１５３ｄはＹ方向において同じ位置に形成されている。
　ゲート配線１３１ａとゲート配線１３１ｄとは、シェアドコンタクト１５４ａおよびゲート間コンタクト１５５ａを介して、互いに接続されている。ゲート配線１３１ｂとゲート配線１３１ｅとは、ゲート間コンタクト１５５ｂを介して、互いに接続されている。ゲート配線１３１ｆは、コンタクト１５６ａを介してＭ１配線１６５と接続されており、ゲート配線１３１ｇは、コンタクト１５６ｂを介してＭ１配線１６７と接続されている。ゲート配線１３１ｃは、コンタクト１５６ｃを介してＭ１配線１６６と接続されている。
　Ｍ２配線１７１は、コンタクト１５７ａを介してＭ１配線１６５に接続されており、かつ、コンタクト１５７ｂを介してＭ１配線１６７に接続されている。Ｍ２配線１７２は、コンタクト１５７ｃを介してＭ１配線１６６に接続されている。
　以上のように本実施形態によると、ＳＲＡＭセルは、トランジスタＰＵ１，ＰＵ２，ＰＤ１，ＰＤ２，ＰＧ１，ＰＧ２，ＰＧ３，ＰＧ４を備える。トランジスタＰＵ１，ＰＵ２，ＰＤ１，ＰＤ２は、Ｙ方向において、互いに同じ位置に形成されている。トランジスタＰＧ１，ＰＧ２，ＰＧ３，ＰＧ４は、Ｙ方向において、互いに同じ位置に形成されている。これにより、複数のＳＲＡＭセルをＹ方向に並べて配置した構成において、各ＳＲＡＭセルとビット線ＢＬＡとなるＭ１配線１６１とを接続するコンタクト１５３ｃ、および、各ＳＲＡＭセルとビット線ＢＬＡＸとなるＭ１配線１６４とを接続するコンタクト１５３ｄを、Ｙ方向における位置を合わせて配置することができる。また、各ＳＲＡＭセルとビット線ＢＬＢとなるＭ１配線１６２とを接続するコンタクト１５３ａ、および、各ＳＲＡＭセルとビット線ＢＬＢＸとなるＭ１配線１６３とを接続するコンタクト１５３ｂを、Ｙ方向における位置を合わせて配置することができる。したがって、相補ビット線対を構成するビット線間の負荷容量のバランスを保つことができるので、ＣＦＥＴを用いたＳＲＡＭセルについて、良好な特性を実現することができる。
　なお、図示は省略するが、本実施形態においても、第１実施形態の変形例のように、上部と下部の構成を入れ替えることが可能である。すなわち、上部に、トランジスタＰＤ１，ＰＤ２，ＰＧ３，ＰＧ４が形成されており、下部に、トランジスタＰＵ１，ＰＵ２，ＰＧ１，ＰＧ２が形成されたレイアウト構造としてもよい。
　また、上述の実施形態では、トランジスタＰＵ１，ＰＵ２，ＰＧ１，ＰＧ２，ＰＧ３，ＰＧ４は、それぞれ、１個のナノワイヤＦＥＴによって構成されており、トランジスタＰＤ１，ＰＤ２は、それぞれ、並列接続された２個のナノワイヤＦＥＴによって構成されているものとしたが、各トランジスタを構成するナノワイヤＦＥＴの個数は、これに限られるものではない。各トランジスタを構成するナノワイヤＦＥＴの個数は、回路の動作安定性等を考慮して、決定すればよい。
　（第３実施形態）
　図１０は第３実施形態に係るＳＲＡＭセルのレイアウト構造の例を示す図であり、（ａ）は上部、（ｂ）は下部を示す。本実施形態では、上部では、Ｐ型ナノワイヤＦＥＴおよびＮ型ナノワイヤＦＥＴが配置されており、下部にはＮ型ナノワイヤＦＥＴが配置されている。また本実施形態では、ＳＲＡＭセルをアレイ状に配置する場合、Ｘ方向に隣接するＳＲＡＭセルは、一方をＹ軸に対して反転させて配置する。また、Ｙ方向に隣接するＳＲＡＭセルは、一方をＸ軸に対して反転させて配置する。
　図１１は本実施形態に係るＳＲＡＭセルの回路図である。図１１に示すように、ＳＲＡＭセルには、ロードトランジスタＰＵ１，ＰＵ２と、ドライブトランジスタＰＤ１，ＰＤ２と、アクセストランジスタＰＧ１，ＰＧ２と、リードドライブトランジスタＲＰＤ１と、リードアクセストランジスタＲＰＧ１とにより構成される２ポートＳＲＡＭ回路が構成されている。ロードトランジスタＰＵ１，ＰＵ２は、Ｐ型ＦＥＴであり、ドライブトランジスタＰＤ１，ＰＤ２、アクセストランジスタＰＧ１，ＰＧ２、リードドライブトランジスタＲＰＤ１およびリードアクセストランジスタＲＰＧ１は、Ｎ型ＦＥＴである。なお、ロードトランジスタＰＵ１，ＰＵ２およびドライブトランジスタＰＤ１，ＰＤ２に係る構成については、図５の回路と同様であり、ここでは詳細な説明は省略する。
　アクセストランジスタＰＧ１は、ライトビット線ＷＢＬと第１ノードＮＡとの間に設けられており、ゲートがライトワード線ＷＷＬに接続されている。アクセストランジスタＰＧ２は、ライトビット線ＷＢＬＸと第２ノードＮＢとの間に設けられており、ゲートがライトワード線ＷＷＬに接続されている。なお、ライトビット線ＷＢＬ，ＷＢＬＸは、相補ライトビット線対を構成する。
　リードドライブトランジスタＲＰＤ１は、ソースが電源ＶＳＳに、ゲートが第２ノードＮＢに、ドレインがリードアクセストランジスタＲＰＧ１のソースにそれぞれ接続されている。リードアクセストランジスタＲＰＧ１は、ゲートがリードワード線ＲＷＬに、ドレインがリードビット線ＲＢＬにそれぞれ接続されている。
　２ポートＳＲＡＭ回路では、相補ライトビット線対を構成するライトビット線ＷＢＬ，ＷＢＬＸを、ハイレベルおよびローレベルにそれぞれ駆動し、ライトワード線ＷＷＬをハイレベルに駆動すると、第１ノードＮＡにハイレベルが書き込まれ、第２ノードＮＢにローレベルが書き込まれる。一方、ライトビット線ＷＢＬ，ＷＢＬＸを、ローレベルおよびハイレベルにそれぞれ駆動し、ライトワード線ＷＷＬをハイレベルに駆動すると、第１ノードＮＡにローレベルが書き込まれ、第２ノードＮＢにハイレベルが書き込まれる。そして、第１および第２ノードＮＡ，ＮＢにデータがそれぞれ書き込まれている状態で、ライトワード線ＷＷＬをローレベルに駆動すると、ラッチ状態が確定し、第１および第２ノードＮＡ，ＮＢに書き込まれているデータが保持される。
　また、予めリードビット線ＲＢＬをハイレベルにプリチャージしておき、リードワード線ＲＷＬをハイレベルに駆動すると、第２ノードＮＢに書き込まれたデータに応じてリードビット線ＲＢＬの状態が確定するため、ＳＲＡＭセルからのデータの読み出しを行うことができる。具体的に、第２ノードＮＢがハイレベルであるとき、リードビット線ＲＢＬはローレベルにディスチャージされる。一方、第２ノードＮＢがローレベルであるとき、リードビット線ＲＢＬはハイレベルを保持する。
　このように、本実施形態に係る２ポートＳＲＡＭセルは、ライトビット線ＷＢＬ，ＷＢＬＸ，リードビット線ＲＢＬ、ライトワード線ＷＷＬおよびリードワード線ＲＷＬを制御することによって、データ書き込み、データ保持およびデータ読み出しを実行する。
　本実施形態のレイアウト構造では、上部にトランジスタＰＵ１，ＰＵ２が形成されており、下部にトランジスタＰＤ１，ＰＤ２，ＰＧ１，ＰＧ２が形成されている。トランジスタＰＵ１，ＰＵ２，ＰＤ１，ＰＤ２，ＰＧ１，ＰＧ２は、それぞれ、１個のナノワイヤトランジスタによって構成されている。また、トランジスタＲＰＤ１，ＲＰＧ１は、それぞれ、上部および下部に形成され並列接続された２個のナノワイヤＦＥＴによって構成されている。
　図１０（ｂ）に示すように、Ｙ方向に延びる電源配線２１１，２１２，２１３が設けられている。電源配線２１１，２１２，２１３はいずれもＢＰＲである。電源配線２１１，２１３はともにＶＳＳを供給し、電源配線２１２はＶＤＤを供給する。
　図１０（ａ）に示すように、Ｍ１配線層には、Ｙ方向に延びる配線２６１，２６２，２６３，２６４，２６５が形成されている。Ｍ１配線２６１はライトビット線ＷＢＬに相当し、Ｍ１配線２６２はライトビット線ＷＢＬＸに相当し、Ｍ１配線２６３はリードビット線ＲＢＬに相当する。Ｍ２配線層には、Ｘ方向に延びる配線２７１，２７２が形成されている。Ｍ２配線２７１はリードワード線ＲＷＬに相当し、Ｍ２配線２７２はライトワード線ＷＷＬに相当する。
　ＳＲＡＭセルの下部には、Ｙ方向に延びるナノワイヤ２２１ａ，２２１ｂ，２２１ｃ，２２１ｄ，２２１ｅ，２２１ｆが形成されており、ＳＲＡＭセルの上部には、Ｙ方向に延びるナノワイヤ２２６ａ，２２６ｂ，２２６ｃ，２２６ｄが形成されている。ナノワイヤ２２１ａ，２２６ａは平面視で重なっており、ナノワイヤ２２１ｃ，２２６ｂは平面視で重なっており、ナノワイヤ２２１ｅ，２２６ｃは平面視で重なっており、ナノワイヤ２２１ｆ，２２６ｄは平面視で重なっている。
　ナノワイヤ２２１ａの図面上側、ナノワイヤ２２１ａ，２２１ｂ間、および、ナノワイヤ２２１ｂの図面下側に、Ｎ型半導体がドーピングされたパッド２２２ａ，２２２ｂ，２２２ｃがそれぞれ形成されている。ナノワイヤ２２１ｃの図面上側、ナノワイヤ２２１ｃ，２２１ｄ間、および、ナノワイヤ２２１ｄの図面下側に、Ｎ型半導体がドーピングされたパッド２２２ｄ，２２２ｅ，２２２ｆがそれぞれ形成されている。ナノワイヤ２２１ｅの図面上側、ナノワイヤ２２１ｅ，２２１ｆ間、および、ナノワイヤ２２１ｆの図面下側に、Ｎ型半導体がドーピングされたパッド２２２ｇ，２２２ｈ，２２２ｉがそれぞれ形成されている。
　ナノワイヤ２２６ａの両側、および、ナノワイヤ２２６ｂの両側に、Ｐ型半導体がドーピングされたパッド２２７ａ，２２７ｂ，２２７ｃ，２２７ｄがそれぞれ形成されている。ナノワイヤ２２６ｃの図面上側、ナノワイヤ２２６ｃ，２２６ｄ、および、ナノワイヤ２２６ｄの図面下側に、Ｎ型半導体がドーピングされたパッド２２７ｅ，２２７ｆ，２２７ｇがそれぞれ形成されている。
　ナノワイヤ２２１ａがトランジスタＰＤ１のチャネル部を構成し、パッド２２２ａ，２２２ｂがトランジスタＰＤ１のノードを構成する。ナノワイヤ２２１ｂがトランジスタＰＧ１のチャネル部を構成し、パッド２２２ｂ，２２２ｃがトランジスタＰＧ１のノードを構成する。パッド２２２ｂはトランジスタＰＤ１，ＰＧ１に共有されている。ナノワイヤ２２１ｃがトランジスタＰＤ２のチャネル部を構成し、パッド２２２ｄ，２２２ｅがトランジスタＰＤ２のノードを構成する。ナノワイヤ２２１ｄがトランジスタＰＧ２のチャネル部を構成し、パッド２２２ｅ，２２２ｆがトランジスタＰＧ２のノードを構成する。パッド２２２ｅはトランジスタＰＤ２，ＰＧ２に共有されている。
　ナノワイヤ２２６ａがトランジスタＰＵ１のチャネル部を構成し、パッド２２７ａ，２２７ｂがトランジスタＰＵ１のノードを構成する。ナノワイヤ２２６ｂがトランジスタＰＵ２のチャネル部を構成し、パッド２２７ｃ，２２７ｄがトランジスタＰＵ２のノードを構成する。
　ナノワイヤ２２１ｅ，２２６ｃがトランジスタＲＰＤ１のチャネル部を構成し、パッド２２２ｇ，２２２ｈ，２２７ｅ，２２７ｆがトランジスタＲＰＤ１のノードを構成する。ナノワイヤ２２１ｆ，２２６ｄがトランジスタＲＰＧ１のチャネル部を構成し、パッド２２２ｈ，２２２ｉ，２２７ｆ，２２７ｇがトランジスタＲＰＧ１のノードを構成する。パッド２２２ｈ，２２７ｆはトランジスタＲＰＤ１，ＲＰＧ１に共有されている。
　ＳＲＡＭセルの下部において、ゲート配線２３１ａ，２３１ｂ，２３１ｃ，２３１ｄは、Ｘ方向に延びている。ゲート配線２３１ａ，２３１ｂは同一直線上に並んでおり、ゲート配線２３１ｃ，２３１ｄは同一直線上に並んでいる。ゲート配線２３１ｃ，２３１ｄはゲート配線２３１ａ，２３１ｂと並列に並んでいる。ゲート配線２３１ａは、トランジスタＰＤ１のゲートとなる。すなわち、ナノワイヤ２２１ａ、ゲート配線２３１ａ、およびパッド２２２ａ，２２２ｂによって、トランジスタＰＤ１が構成される。ゲート配線２３１ｂは、トランジスタＰＤ２，ＲＰＤ１の共通のゲートとなる。すなわち、ナノワイヤ２２１ｃ、ゲート配線２３１ｂ、およびパッド２２２ｄ，２２２ｅによって、トランジスタＰＤ２が構成され、ナノワイヤ２２１ｅ、ゲート配線２３１ｂ、およびパッド２２２ｇ，２２２ｈによって、トランジスタＲＰＤ１の下部トランジスタが構成される。ゲート配線２３１ｃは、トランジスタＰＧ１，ＰＧ２の共通のゲートとなる。すなわち、ナノワイヤ２２１ｂ、ゲート配線２３１ｃ、およびパッド２２２ｂ，２２２ｃによって、トランジスタＰＧ１が構成され、ナノワイヤ２２１ｄ、ゲート配線２３１ｃ、およびパッド２２２ｅ，２２２ｆによって、トランジスタＰＧ２が構成される。ゲート配線２３１ｄは、トランジスタＲＰＧ１のゲートとなる。すなわち、ナノワイヤ２２１ｆ、ゲート配線２３１ｄ、およびパッド２２２ｈ，２２２ｉによって、トランジスタＲＰＧ１の下部トランジスタが構成される。
　ＳＲＡＭセルの上部において、ゲート配線２３１ｅ，２３１ｆ，２３１ｇは、Ｘ方向に延びている。ゲート配線２３１ｅ，２３１ｆは同一直線上に並んでおり、ゲート配線２３１ｇはゲート配線２３１ｅ，２３１ｆと並列に並んでいる。ゲート配線２３１ｅ，２３１ｆ，２３１ｇは、ゲート配線２３１ａ，２３１ｂ，２３１ｄとそれぞれ平面視で重なっている。ゲート配線２３１ｅは、トランジスタＰＵ１のゲートとなる。すなわち、ナノワイヤ２２６ａ、ゲート配線２３１ｅ、およびパッド２２７ａ，２２７ｂによって、トランジスタＰＵ１が構成される。ゲート配線２３１ｆは、トランジスタＰＵ２，ＲＰＤ１の共通のゲートとなる。すなわち、ナノワイヤ２２６ｂ、ゲート配線２３１ｆ、およびパッド２２７ｃ，２２７ｄによって、トランジスタＰＵ２が構成され、ナノワイヤ２２６ｃ、ゲート配線２３１ｆ、およびパッド２２７ｅ，２２７ｆによって、トランジスタＲＰＤ１の上部トランジスタが構成される。ゲート配線２３１ｇは、トランジスタＲＰＧ１のゲートとなる。すなわち、ナノワイヤ２２６ｄ、ゲート配線２３１ｇ、およびパッド２２７ｆ，２２７ｇによって、トランジスタＲＰＧ１の上部トランジスタが構成される。
　ＳＲＡＭセルの下部において、Ｘ方向に延びるローカル配線２４１ａ，２４１ｂ，２４１ｃ，２４１ｄ，２４１ｅ，２４１ｆ，２４１ｇ，２４１ｈが形成されている。ローカル配線２４１ｄは、パッド２２２ｄ，２２２ｇと接続されている。ローカル配線２４１ａ，２４１ｂ，２４１ｃ，２４１ｅ，２４１ｆ，２４１ｇ，２４１ｈは、パッド２２２ａ，２２２ｂ，２２２ｃ，２２２ｅ，２２２ｆ，２２２ｈ，２２２ｉとそれぞれ接続されている。ＳＲＡＭセルの上部において、Ｘ方向に延びるローカル配線２４３ａ，２４３ｂ，２４３ｃ，２４３ｄ，２４３ｅが形成されている。ローカル配線２４３ａは、パッド２２７ａ，２２７ｃと接続されている。ローカル配線２４３ｂ，２４３ｃ，２４３ｄ，２４３ｅは、パッド２２７ｂ，２２７ｄ，２２７ｅ，２２７ｆとそれぞれ接続されている。
　ローカル配線２４１ａは、コンタクト２５１ａを介して、下方の電源配線２１１と接続されている。ローカル２４１ｂは、コンタクト２５２ａを介して、上方のローカル配線２４３ｂと接続されている。ローカル配線２４１ｃは、コンタクト２５３ａを介して、上方のＭ１配線２６１と接続されている。ローカル配線２４１ｄは、コンタクト２５１ｂを介して下方の電源配線２１３と接続されており、かつ、コンタクト２５２ｂを介して上方のローカル配線２４３ｄと接続されている。ローカル配線２４１ｅは、シェアドコンタクト２５４ａを介してゲート配線２３１ａと接続されており、かつ、コンタクト２５２ｃを介して上方のローカル配線２４３ｃと接続されている。ローカル配線２４１ｆは、コンタクト２５３ｂを介して上方のＭ１配線２６２と接続されている。ローカル配線２４１ｇは、コンタクト２５２ｄを介して上方のローカル配線２４３ｅと接続されている。ローカル配線２４１ｈは、コンタクト２５３ｃを介して上方のＭ１配線２６３と接続されている。コンタクト２５３ａ，２５３ｂは、Ｙ方向において同じ位置に形成されている。
　ローカル配線２４３ａは、コンタクト２５１ｃを介して、下方の電源配線２１２と接続されている。ローカル配線２４３ｂは、上述したとおり、コンタクト２５２ａを介して下方のローカル配線２４１ｂと接続されており、かつ、シェアドコンタクト２５４ｂを介して、ゲート配線２３１ｆと接続されている。ローカル配線２４３ｃは、上述したとおり、コンタクト２５２ｃを介して下方のローカル配線２４１ｅと接続されている。ローカル配線２４３ｄは、上述したとおり、コンタクト２５２ｂを介して下方のローカル配線２４１ｄと接続されている。ローカル配線２４３ｅは、上述したとおり、コンタクト２５２ｄを介して下方のローカル配線２４１ｇと接続されている。
　ゲート配線２３１ａとゲート配線２３１ｅとは、シェアドコンタクト２５４ａおよびゲート間コンタクト２５５ａを介して、互いに接続されている。ゲート配線２３１ｂとゲート配線２３１ｆとは、ゲート間コンタクト２５５ｂを介して、互いに接続されている。ゲート配線２３１ｄとゲート配線２３１ｇとは、ゲート間コンタクト２５５ｃを介して、互いに接続されている。ゲート配線２３１ｃは、コンタクト２５６ａを介してＭ１配線２６５と接続されている。ゲート配線２３１ｇは、コンタクト２５６ｂを介してＭ１配線２６４と接続されている。
　Ｍ２配線２７１は、コンタクト２５７ａを介してＭ１配線２６４に接続されている。Ｍ２配線２７２は、コンタクト２５７ｂを介してＭ１配線２６５に接続されている。
　以上のように本実施形態によると、ＳＲＡＭセルは、トランジスタＰＵ１，ＰＵ２，ＰＤ１，ＰＤ２，ＰＧ１，ＰＧ２，ＲＰＤ１，ＲＰＧ１を備える。トランジスタＰＵ１，ＰＵ２，ＰＤ１，ＰＤ２は、Ｙ方向において、互いに同じ位置に形成されている。トランジスタＰＧ１，ＰＧ２は、Ｙ方向において、互いに同じ位置に形成されている。これにより、複数のＳＲＡＭセルをＹ方向に並べて配置した構成において、各ＳＲＡＭセルとライトビット線ＷＢＬとなるＭ１配線２６１とを接続するコンタクト２５３ａ、および、各ＳＲＡＭセルとライトビット線ＷＢＬＸとなるＭ１配線２６２とを接続するコンタクト２５３ｂを、Ｙ方向における位置を合わせて配置することができる。したがって、相補ビット線対を構成するビット線間の負荷容量のバランスを保つことができるので、ＣＦＥＴを用いたＳＲＡＭセルについて、良好な特性を実現することができる。
　なお、上述の実施形態では、トランジスタＰＵ１，ＰＵ２，ＰＤ１，ＰＤ２，ＰＧ１，ＰＧ２は、それぞれ、１個のナノワイヤＦＥＴによって構成されており、トランジスタＲＰＤ１，ＲＰＧ１は、それぞれ、２個のナノワイヤＦＥＴによって構成されているものとしたが、各トランジスタを構成するナノワイヤＦＥＴの個数は、これに限られるものではない。各トランジスタを構成するナノワイヤＦＥＴの個数は、回路の動作安定性等を考慮して、決定すればよい。
　また、ＶＳＳを供給する電源配線２１１，２１３はＢＰＲであるが、ＶＳＳを供給する電源配線をＭ１配線層に設けてもよい。また、ＶＳＳを供給する電源配線を、Ｍ１配線層と埋め込み配線層の両方に設けてもよい。この場合は、電源配線が強化され、電源が安定化される。
　（変形例）
　図１２は第３実施形態の変形例に係るＳＲＡＭセルのレイアウト構造の例を示す図であり、（ａ）は上部、（ｂ）は下部を示す。本変形例は、上述した実施形態と対比すると、トランジスタＲＰＤ２，ＲＰＧ２が追加されている。
　図１３は本変形例に係るＳＲＡＭセルの回路図である。図１３の回路は、図１１の回路に対して、リードポートを相補出力としたものである。具体的には、リードビット線ＲＢＬと相補リードビット線対を構成するリードビット線ＲＢＬＸが設けられており、リードドライブトランジスタＲＰＤ２とリードアクセストランジスタＲＰＧ２とが追加されている。リードドライブトランジスタＲＰＤ２は、ソースが電源ＶＳＳに、ゲートが第１ノードＮＡに、ドレインがリードアクセストランジスタＲＰＧ２のソースにそれぞれ接続されている。リードアクセストランジスタＲＰＧ２は、ゲートがリードワード線ＲＷＬに、ドレインがリードビット線ＲＢＬＸにそれぞれ接続されている。
　本変形例のレイアウト構造では、上部にトランジスタＰＵ１，ＰＵ２が形成されており、下部にトランジスタＰＤ１，ＰＤ２，ＰＧ１，ＰＧ２が形成されている。トランジスタＰＵ１，ＰＵ２，ＰＤ１，ＰＤ２，ＰＧ１，ＰＧ２は、それぞれ、１個のナノワイヤトランジスタによって構成されている。また、トランジスタＲＰＤ１，ＲＰＤ２，ＲＰＧ１，ＲＰＧ２は、それぞれ、上部および下部に形成され並列接続された２個のナノワイヤＦＥＴによって構成されている。
　図１２を図１０と対比すると分かるように、本変形例では、トランジスタＰＵ１，ＰＵ２，ＰＤ１，ＰＤ２，ＰＧ１，ＰＧ２，ＲＰＤ１，ＲＰＧ１に係る構成は、上述の実施形態と同様である。そして本変形例では、ＳＲＡＭセルの図面左側の部分に、トランジスタＲＰＤ２，ＲＰＧ２が形成されている。ここでは、主に、上述の実施形態と相違する部分について説明する。
　図１２（ａ）に示すように、Ｍ１配線層には、Ｙ方向に延びる配線３６１，３６２が形成されている。Ｍ１配線３６１はリードビット線ＲＢＬＸに相当する。Ｍ２配線層には、Ｘ方向に延びる配線３７１，３７２が形成されている。Ｍ２配線３７１はリードワード線ＲＷＬに相当し、Ｍ２配線３７２はライトワード線ＷＷＬに相当する。
　ＳＲＡＭセルの下部には、Ｙ方向に延びるナノワイヤ３２１ａ，３２１ｂが形成されており、ＳＲＡＭセルの上部には、Ｙ方向に延びるナノワイヤ３２６ａ，３２６ｂが形成されている。ナノワイヤ３２１ａ，３２６ａは平面視で重なっており、ナノワイヤ３２１ｂ，３２６ｂは平面視で重なっている。
　ナノワイヤ３２１ａの図面上側、ナノワイヤ３２１ａ，３２１ｂ間、および、ナノワイヤ３２１ｂの図面下側に、Ｎ型半導体がドーピングされたパッド３２２ａ，３２２ｂ，３２２ｃがそれぞれ形成されている。ナノワイヤ３２６ａの図面上側、ナノワイヤ３２６ａ，３２６ｂ間、および、ナノワイヤ３２６ｂの図面下側に、Ｎ型半導体がドーピングされたパッド３２７ａ，３２７ｂ，３２７ｃがそれぞれ形成されている。
　ナノワイヤ３２１ａ，３２６ａがトランジスタＲＰＤ２のチャネル部を構成し、パッド３２２ａ，３２２ｂ，３２７ａ，３２７ｂがトランジスタＲＰＤ２のノードを構成する。ナノワイヤ３２１ｂ，３２６ｂがトランジスタＲＰＧ２のチャネル部を構成し、パッド３２２ｂ，３２２ｃ，３２７ｂ，３２７ｃがトランジスタＲＰＧ２のノードを構成する。パッド３２２ｂ，３２７ｂはトランジスタＲＰＤ２，ＲＰＧ２に共有されている。
　ＳＲＡＭセルの下部において、ゲート配線３３１ａ，３３１ｂは、Ｘ方向に延びている。ゲート配線３３１ａ，２３１ｂは同一直線上に並んでおり、ゲート配線３３１ｂ，２３１ｃ，２３１ｄは同一直線上に並んでいる。ゲート配線３３１ａは、トランジスタＲＰＤ２，ＰＤ１のゲートとなる。すなわち、ナノワイヤ３２１ａ、ゲート配線３３１ａ、およびパッド３２２ａ，３２２ｂによって、トランジスタＲＰＤ２の下部トランジスタが構成される。ゲート配線３３１ｂは、トランジスタＲＰＧ２のゲートとなる。すなわち、ナノワイヤ３２１ｂ、ゲート配線３３１ｂ、およびパッド３２２ｂ，３２２ｃによって、トランジスタＲＰＧ２の下部トランジスタが構成される。
　ＳＲＡＭセルの上部において、ゲート配線３３１ｃ，３３１ｄは、Ｘ方向に延びている。ゲート配線３３１ｃ，２３１ｆは同一直線上に並んでおり、ゲート配線３３１ｄ，２３１ｇは同一直線上に並んでいる。ゲート配線３３１ｃは、トランジスタＲＰＤ２，ＰＵ１のゲートとなる。すなわち、ナノワイヤ３２６ａ、ゲート配線３３１ｃ、およびパッド３２７ａ，３２７ｂによって、トランジスタＲＰＤ２の上部トランジスタが構成される。ゲート配線３３１ｄは、トランジスタＲＰＧ２のゲートとなる。すなわち、ナノワイヤ３２６ｂ、ゲート配線３３１ｄ、およびパッド３２７ｂ，３２７ｃによって、トランジスタＲＰＧ２の上部トランジスタが構成される。
　ＳＲＡＭセルの下部において、Ｘ方向に延びるローカル配線３４１ａ，３４１ｂ，３４１ｃが形成されている。ローカル配線３４１ａは、パッド３２２ａ，２２２ａと接続されている。ローカル配線３４１ｂ，３４１ｃは、パッド３２２ｂ，３２２ｃとそれぞれ接続されている。ＳＲＡＭセルの上部において、Ｘ方向に延びるローカル配線３４３ａ，３４３ｂが形成されている。ローカル配線３４３ａ，３４３ｂは、パッド３２７ａ，３２７ｂとそれぞれ接続されている。
　ローカル配線３４１ａは、コンタクト３５１ａを介して下方の電源配線２１１と接続されており、かつ、コンタクト３５２ａを介して上方のローカル配線３４３ａと接続されている。ローカル３４１ｂは、コンタクト３５２ｂを介して上方のローカル配線３４３ｂと接続されている。ローカル配線３４１ｃは、コンタクト３５３ａを介して上方のＭ１配線３６１と接続されている。コンタクト３５３ａは、コンタクト２５３ｃと、Ｙ方向において同じ位置に形成されている。
　ゲート配線３３１ａとゲート配線３３１ｃとは、シェアドコンタクト２５４ａおよびゲート間コンタクト２５５ａを介して、互いに接続されている。ゲート配線３３１ｂとゲート配線３３１ｄとは、ゲート間コンタクト３５５ａを介して、互いに接続されている。ゲート配線３３１ｄは、コンタクト３５６ｂを介してＭ１配線３６２と接続されている。
　Ｍ２配線３７１は、コンタクト３５７ａを介してＭ１配線３６２と接続されており、かつ、コンタクト２５７ａを介してＭ１配線２６４に接続されている。Ｍ２配線３７２は、コンタクト２５７ｂを介してＭ１配線２６５に接続されている。
　本変形例によっても、上述の実施形態と同様の作用効果が得られる。すなわち、複数のＳＲＡＭセルをＹ方向に並べて配置した構成において、各ＳＲＡＭセルとライトビット線ＷＢＬとなるＭ１配線２６１とを接続するコンタクト２５３ａ、および、各ＳＲＡＭセルとライトビット線ＷＢＬＸとなるＭ１配線２６２とを接続するコンタクト２５３ｂを、Ｙ方向における位置を合わせて配置することができる。加えて、トランジスタＲＰＧ１，ＲＰＧ２は、Ｙ方向において、互いに同じ位置に形成されている。これにより、複数のＳＲＡＭセルをＹ方向に並べて配置した構成において、各ＳＲＡＭセルとリードビット線ＲＢＬとなるＭ１配線２６３とを接続するコンタクト２５３ｃ、および、各ＳＲＡＭセルとリードビット線ＲＢＬＸとなるＭ１配線３６１とを接続するコンタクト３５３ａを、Ｙ方向における位置を合わせて配置することができる。したがって、相補ビット線対を構成するビット線間の負荷容量のバランスを保つことができるので、ＣＦＥＴを用いたＳＲＡＭセルについて、良好な特性を実現することができる。
　なお、第１および第２実施形態に係るＳＲＡＭセルでは、ＣＦＥＴの上部が、Ｐ型トランジスタである領域と、Ｎ型トランジスタである領域とを含む。このようなレイアウト構造では、上部におけるトランジスタは、例えば次のように製造すればよい。すなわち、上部におけるトランジスタを形成する際に、Ｎ型トランジスタの部分をマスクして他の部分をＰ導電型にドーピングする。その後、Ｎ型トランジスタ以外の部分をマスクして、Ｎ導電型にドーピングする。そして、Ｎ型トランジスタとＰ型トランジスタとを離間して配置することによって、Ｐ導電型のドーピングとＮ導電型のドーピングを確実に行うことができる。
　（他の例）
　なお、上述の各実施形態では、トランジスタは１本のナノワイヤを備えるものとしたが、トランジスタの一部または全部は、複数本のナノワイヤを備えてもよい。この場合、平面視でＸ方向において複数本のナノワイヤを設けてもよいし、Ｚ方向において複数本のナノワイヤを設けてもよい。また、Ｘ方向およびＺ方向の両方においてそれぞれ複数本のナノワイヤを設けてもよい。また、セルの上部と下部とにおいて、トランジスタが備えるナノワイヤの本数が異なっていてもよい。
　また、上述の各実施形態では、ナノワイヤの断面形状はほぼ正方形としているが、これに限られるものではない。例えば、円形や長方形であってもよい。
　また、上述の各実施形態では、立体構造トランジスタとしてナノワイヤＦＥＴを例にとって説明を行ったが、これに限られるものではない。例えば、セルの下部に形成されるトランジスタは、フィン型トランジスタであってもよい。
　本開示では、ＣＦＥＴを用いたＳＲＡＭセルを備えた半導体記憶装置について、良好な特性が得られるレイアウト構造が実現できるので、例えば半導体チップの性能向上に有用である。
１１，１２，１３，１４　電源配線
４３ａ，４７ａ　ローカル配線
５３ａ，５３ｂ　コンタクト
６１，６３　Ｍ１配線（ビット線）
６２，６６　Ｍ１配線（電源配線）
１１１，１１２，１１３　電源配線
１５３ａ，１５３ｂ，１５３ｃ，１５３ｄ　コンタクト
１６１，１６２，１６３，１６４　Ｍ１配線（ビット線）
２５３ａ，２５３ｂ，２５３ｃ　コンタクト
２６１，２６２　Ｍ１配線（ライトビット線）
２６３　Ｍ１配線（リードビット線）
３５３ａ　コンタクト
ＰＵ１，ＰＵ２，ＰＤ１，ＰＤ２，ＰＧ１，ＰＧ２，ＰＧ３，ＰＧ４，ＲＰＤ１，ＲＰＤ２，ＲＰＧ１，ＲＰＧ２　トランジスタ
ＢＬ，ＢＬＸ，ＢＬＡ，ＢＬＡＸ，ＢＬＢ，ＢＬＢＸ　ビット線
ＲＢＬ，ＲＢＬＸ　リードビット線
ＷＬ，ＷＬＡ，ＷＬＢ　ワード線
ＷＢＬ，ＷＢＬＸ　ライトビット線
ＷＷＬ　ライトワード線
ＲＷＬ　リードワード線
ＮＡ　第１ノード
ＮＢ　第２ノード
ＶＤＤ　第１電圧、第１電源
ＶＳＳ　第２電圧、第２電源

Claims (16)

  1. 　ＳＲＡＭ（Static Random Access Memory）セルを備えた半導体記憶装置であって、
    　前記ＳＲＡＭセルは、
    　一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、
    　一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、
    　一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、
    　一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、
    　一方のノードが第１ビット線に、他方のノードが前記第１ノードに、ゲートが第１ワード線にそれぞれ接続された第５トランジスタと、
    　一方のノードが前記第１ビット線と相補ビット線対を構成する第２ビット線に、他方のノードが前記第２ノードに、ゲートが前記第１ワード線にそれぞれ接続された第６トランジスタとを備え、
    　前記第１および第２トランジスタは、それぞれ、第１層に形成された第１導電型の立体構造トランジスタからなり、
    　前記第３～第６トランジスタは、それぞれ、前記第１層と異なる層である第２層に形成された、前記第１導電型と異なる第２導電型の立体構造トランジスタからなり、
    　前記第１および第２トランジスタは、前記第３および第４トランジスタとそれぞれ、少なくとも一部が平面視で重なっており、
    　前記第１～第４トランジスタは、前記第１～第６トランジスタのチャネル部が延びる方向である第１方向において、互いに同じ位置に形成されており、
    　前記第５および第６トランジスタは、前記第１方向において、互いに同じ位置に形成されている
    ことを特徴とする半導体記憶装置。
  2. 　請求項１記載の半導体記憶装置において、
    　前記第１および第２ビット線は、前記第１方向に延びており、
    　前記ＳＲＡＭセルにおいて、
    　前記第５トランジスタは、一方のノードが、前記第１ビット線と第１コンタクトを介して接続されており、
    　前記第６トランジスタは、一方のノードが、前記第２ビット線と第２コンタクトを介して接続されており、
    　前記第１および第２コンタクトは、前記第１方向において、互いに同じ位置に形成されている
    ことを特徴とする半導体記憶装置。
  3. 　請求項１記載の半導体記憶装置において、
    　前記第１および第２ビット線と同層に形成され、前記第１電圧を供給する第１電源配線と、
    　埋め込み配線であって、前記第２電圧を供給する第２電源配線とを備え、
    　前記第１層は、前記第２層よりも上にあり、
    　前記第１および第２トランジスタは、それぞれ、一方のノードが、前記第１方向と垂直をなす第２方向に延びており、前記第１電源配線と接続されたローカル配線に接続されており、
    　前記第３および第４トランジスタは、それぞれ、一方のノードが、前記第２電源配線に接続されている
    ことを特徴とする半導体記憶装置。
  4. 　請求項１記載の半導体記憶装置において、
    　埋め込み配線であって、前記第１電圧を供給する第１電源配線と、
    　前記第１および第２ビット線と同層に形成され、前記第２電圧を供給する第２電源配線とを備え、
    　前記第１層は、前記第２層よりも下にあり、
    　前記第１および第２トランジスタは、それぞれ、一方のノードが、前記第１電源配線に接続されており、
    　前記第３および第４トランジスタは、それぞれ、一方のノードが、前記第１方向と垂直をなす第２方向に延びており、前記第２電源配線と接続されたローカル配線に接続されている
    ことを特徴とする半導体記憶装置。
  5. 　ＳＲＡＭ（Static Random Access Memory）セルを備えた半導体記憶装置であって、
    　前記ＳＲＡＭセルは、
    　一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、
    　一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、
    　一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、
    　一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、
    　一方のノードが第１ビット線に、他方のノードが前記第１ノードに、ゲートが第１ワード線にそれぞれ接続された第５トランジスタと、
    　一方のノードが前記第１ビット線と相補ビット線対を構成する第２ビット線に、他方のノードが前記第２ノードに、ゲートが前記第１ワード線にそれぞれ接続された第６トランジスタと、
    　一方のノードが第３ビット線に、他方のノードが前記第１ノードに、ゲートが第２ワード線にそれぞれ接続された第７トランジスタと、
    　一方のノードが前記第３ビット線と相補ビット線対を構成する第４ビット線に、他方のノードが前記第２ノードに、ゲートが前記第２ワード線にそれぞれ接続された第８トランジスタとを備え、
    　前記第１および第２トランジスタは、それぞれ、第１層に形成された第１導電型の立体構造トランジスタからなり、
    　前記第３および第４トランジスタは、それぞれ、前記第１層と異なる層である第２層に形成された、前記第１導電型と異なる第２導電型の立体構造トランジスタからなり、
    　前記第１および第２トランジスタは、前記第３および第４トランジスタとそれぞれ、少なくとも一部が平面視で重なっており、
    　前記第１～第４トランジスタは、前記第１～第８トランジスタのチャネル部が延びる方向である第１方向において、互いに同じ位置に形成されており、
    　前記第５および第６トランジスタは、前記第１および第２層のいずれか一方に形成されており、
    　前記第７および第８トランジスタは、前記第１および第２層のいずれか一方に形成されており、
    　前記第５～第８トランジスタは、前記第１方向において、互いに同じ位置に形成されている
    ことを特徴とする半導体記憶装置。
  6. 　請求項５記載の半導体記憶装置において、
    　前記第１～第４ビット線は、前記第１方向に延びており、
    　前記ＳＲＡＭセルにおいて、
    　前記第５トランジスタは、一方のノードが、前記第１ビット線と第１コンタクトを介して接続されており、
    　前記第６トランジスタは、一方のノードが、前記第２ビット線と第２コンタクトを介して接続されており、
    　前記第７トランジスタは、一方のノードが、前記第３ビット線と第３コンタクトを介して接続されており、
    　前記第８トランジスタは、一方のノードが、前記第４ビット線と第４コンタクトを介して接続されており、
    　前記第１～第４コンタクトは、前記第１方向において、互いに同じ位置に形成されている
    ことを特徴とする半導体記憶装置。
  7. 　請求項５記載の半導体記憶装置において、
    　前記第１および第２層のうちの、一方に、前記第５および第６トランジスタが形成されており、他方に、前記第７および第８トランジスタが形成されている
    ことを特徴とする半導体記憶装置。
  8. 　請求項５記載の半導体記憶装置において、
    　埋め込み配線であって、前記第１電圧を供給する第１電源配線と、
    　埋め込み配線であって、前記第２電圧を供給する第２電源配線とを備え、
    　前記第１および第２トランジスタは、それぞれ、一方のノードが、前記第１電源配線に接続されており、
    　前記第３および第４トランジスタは、それぞれ、一方のノードが、前記第２電源配線に接続されている
    ことを特徴とする半導体記憶装置。
  9. 　ＳＲＡＭ（Static Random Access Memory）セルを備えた半導体記憶装置であって、
    　前記ＳＲＡＭセルは、
    　一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、
    　一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、
    　一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、
    　一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、
    　一方のノードが第１ライトビット線に、他方のノードが前記第１ノードに、ゲートがライトワード線にそれぞれ接続された第５トランジスタと、
    　一方のノードが前記第１ライトビット線と相補ビット線対を構成する第２ライトビット線に、他方のノードが前記第２ノードに、ゲートが前記ライトワード線にそれぞれ接続された第６トランジスタと、
    　一方のノードが前記第２電源に、ゲートが前記第２ノードにそれぞれ接続された第７トランジスタと、
    　一方のノードが第１リードビット線に、他方のノードが前記第７トランジスタの他方のノードに、ゲートがリードワード線にそれぞれ接続された第８トランジスタとを備え、
    　前記第１および第２トランジスタは、それぞれ、第１層に形成された第１導電型の立体構造トランジスタからなり、
    　前記第３～第６トランジスタは、それぞれ、前記第１層と異なる層である第２層に形成された、前記第１導電型と異なる第２導電型の立体構造トランジスタからなり、
    　前記第１および第２トランジスタは、前記第３および第４トランジスタとそれぞれ、少なくとも一部が平面視で重なっており、
    　前記第１～第４トランジスタは、前記第１～第８トランジスタのチャネル部が延びる方向である第１方向において、互いに同じ位置に形成されており、
    　前記第５および第６トランジスタは、前記第１方向において、互いに同じ位置に形成されている
    ことを特徴とする半導体記憶装置。
  10. 　請求項９記載の半導体記憶装置において、
    　前記第１および第２ライトビット線は、前記第１方向に延びており、
    　前記ＳＲＡＭセルにおいて、
    　前記第５トランジスタは、一方のノードが、前記第１ライトビット線と第１コンタクトを介して接続されており、
    　前記第６トランジスタは、一方のノードが、前記第２ライトビット線と第２コンタクトを介して接続されており、
    　前記第１および第２コンタクトは、前記第１方向において、互いに同じ位置に形成されている
    ことを特徴とする半導体記憶装置。
  11. 　請求項９記載の半導体記憶装置において、
    　前記第７トランジスタは、前記第１方向において、前記第１～第４トランジスタと同じ位置に形成されており、
    　前記第８トランジスタは、前記第１方向において、前記第５および第６トランジスタと同じ位置に形成されている
    ことを特徴とする半導体記憶装置。
  12. 　請求項９記載の半導体記憶装置において、
    　前記第７および第８トランジスタは、それぞれ、前記第１層に形成された立体構造トランジスタと、前記第２層に形成された立体構造トランジスタとを含む
    ことを特徴とする半導体記憶装置。
  13. 　請求項９記載の半導体記憶装置において、
    　前記ＳＲＡＭセルは、
    　一方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第９トランジスタと、
    　一方のノードが前記第１リードビット線と相補ビット線対を構成する第２リードビット線に、他方のノードが前記第９トランジスタの他方のノードに、ゲートが前記リードワード線にそれぞれ接続された第１０トランジスタとを備える
    ことを特徴とする半導体記憶装置。
  14. 　請求項１３記載の半導体記憶装置において、
    　前記第１および第２リードビット線は、前記第１方向に延びており、
    　前記ＳＲＡＭセルにおいて、
    　前記第８トランジスタは、一方のノードが、前記第１リードビット線と第１コンタクトを介して接続されており、
    　前記第１０トランジスタは、一方のノードが、前記第２リードビット線と第２コンタクトを介して接続されており、
    　前記第１および第２コンタクトは、前記第１方向において、互いに同じ位置に形成されている
    ことを特徴とする半導体記憶装置。
  15. 　請求項１３記載の半導体記憶装置において、
    　前記第７および第９トランジスタは、前記第１方向において、前記第１～第４トランジスタと同じ位置に形成されており、
    　前記第８および第１０トランジスタは、前記第１方向において、前記第５および第６トランジスタと同じ位置に形成されている
    ことを特徴とする半導体記憶装置。
  16. 　請求項１３記載の半導体記憶装置において、
    　前記第７～第１０トランジスタは、それぞれ、前記第１層に形成された立体構造トランジスタと、前記第２層に形成された立体構造トランジスタとを含む
    ことを特徴とする半導体記憶装置。
     
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