CN114008762A - 半导体存储装置 - Google Patents

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CN114008762A CN202080044702.3A CN202080044702A CN114008762A CN 114008762 A CN114008762 A CN 114008762A CN 202080044702 A CN202080044702 A CN 202080044702A CN 114008762 A CN114008762 A CN 114008762A
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Abstract

在单元下部，形成有分别相当于驱动晶体管(PD1、PD2)、存取晶体管(PG1、PG2)、读出驱动晶体管(RPD1)以及读出存取晶体管(RPG1)的晶体管(N1～N12)。在单元上部，形成有分别相当于负载晶体管(PU1、PU2)的晶体管(P1、P2)。晶体管(P1、P2)分别与晶体管(N3、N8)在俯视时重合。

Description

半导体存储装置
技术领域
本公开涉及一种包括立体构造晶体管的半导体存储装置，尤其涉及一种使用立体构造晶体管的双口SRAM(Static Random Access Memory：静态随机存取存储器)单元的版图构造。
背景技术
SRAM广泛应用于半导体集成电路。SRAM中存在包括一个写入口和一个读出口的双口SRAM(例如专利文献1)。
LSI的基本构成要素即晶体管通过缩小栅极长度(按比例缩小：scaling)而实现了集成度的提高、工作电压的降低以及工作速度的提高。但是，近年来，出现的问题是过度地按比例缩小会引起截止电流，截止电流又会引起功耗显著增大。为解决该问题，人们已开始积极对立体构造晶体管进行研究，即让晶体管构造从现有的平面型变为立体型。
在非专利文献1、2中，作为新型装置公开了一种立体构造装置及使用其的SRAM单元(以下也简称为单元)，该立体构造装置是将立体构造的P型FET和N型FET沿与衬底垂直的方向层叠到衬底上而得到的。
专利文献1：美国专利第9362292号(图1)
非专利文献1：Ryckaert J.et al.，“The Complementary FET(CFET)for CMOSscaling beyond N3”，2018 Symposium on VLSI Technology Digest of TechnicalPapers
非专利文献2：A.Mocuta et al.，“Enabling CMOS Scaling Towards 3nm andBeyond”，2018 Symposium on VLSI Technology Digest of Technical Papers
发明内容
-发明要解决的技术问题-
在本说明书中，针对将立体构造的P型FET和N型FET沿与衬底垂直的方向层叠到衬底上而得到的立体构造装置，参照非专利文献1的记载，称其为CFET(Complementary FET：互补场效应晶体管)。此外，将与衬底垂直的方向称为深度方向。
然而，到目前为止，还没有人对使用CFET的双口SRAM单元的版图做具体的研究。
本公开的目的在于：提供一种使用CFET的双口SRAM单元的版图构造。
-用以解决技术问题的技术方案-
第一方面的公开是一种半导体存储装置，包括双口SRAM单元，所述双口SRAM单元包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管以及第八晶体管，在所述第一晶体管中，一节点与供给第一电压的第一电源相连，另一节点与第一节点相连，栅极与第二节点相连，在所述第二晶体管中，一节点与所述第一电源相连，另一节点与所述第二节点相连，栅极与所述第一节点相连，在所述第三晶体管中，一节点与所述第一节点相连，另一节点与供给第二电压的第二电源相连，所述第二电压与所述第一电压不同，栅极与所述第二节点相连，在所述第四晶体管中，一节点与所述第二节点相连，另一节点与所述第二电源相连，栅极与所述第一节点相连，在所述第五晶体管中，一节点与第一写入位线相连，另一节点与所述第一节点相连，栅极与写入字线相连，在所述第六晶体管中，一节点与第二写入位线相连，所述第二写入位线与所述第一写入位线构成互补位线对，另一节点与所述第二节点相连，栅极与所述写入字线相连，在所述第七晶体管中，一节点与所述第二电源相连，栅极与所述第二节点相连，在所述第八晶体管中，一节点与所述第七晶体管中的另一节点相连，另一节点与读出位线相连，栅极与读出字线相连。所述第三晶体管到所述第六晶体管分别由形成在第一层的第一导电型的立体构造晶体管构成。所述第一、第二晶体管分别由形成在第二层的第二导电型的立体构造晶体管构成，所述第二层与所述第一层不同，所述第二导电型与所述第一导电型不同，且所述第一、第二晶体管的至少一部分分别与所述第三、第四晶体管在俯视时重合。所述第七晶体管、所述第八晶体管包括形成在所述第一层的所述第一导电型立体构造晶体管，且沿所述第一晶体管到所述第八晶体管的沟道部延伸的方向即第一方向排列着形成。
根据本公开，由第一晶体管到第八晶体管构成双口SRAM电路。此外，第三晶体管到第六晶体管分别由形成在第一层的第一导电型的立体构造晶体管构成。第一、第二晶体管分别由形成在第二层的第二导电型的立体构造晶体管构成。第七晶体管、第八晶体管分别包括形成在第一层的第一导电型的立体构造晶体管。也就是说，构成双口SRAM电路的第一晶体管到第八晶体管分别由立体构造晶体管构成。这样一来，能够实现使用CFET的双口SRAM单元。
此外，第一、第二晶体管的至少一部分分别与第三、第四晶体管在俯视时重合。也就是说，第一、第二晶体管与第三、第四晶体管分别层叠起来。此外，第七、第八晶体管沿第一方向排列着形成。这样一来，能够减小双口SRAM单元的面积。
因此，既能够实现使用CFET的双口SRAM单元，又能够减小双口SRAM单元的面积。
第二方面的公开是一种半导体存储装置，包括双口SRAM单元，所述双口SRAM单元包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管以及第八晶体管，在所述第一晶体管中，一节点与供给第一电压的第一电源相连，另一节点与第一节点相连，栅极与第二节点相连，在所述第二晶体管中，一节点与所述第一电源相连，另一节点与所述第二节点相连，栅极与所述第一节点相连，在所述第三晶体管中，一节点与所述第一节点相连，另一节点与供给第二电压的第二电源相连，所述第二电压与所述第一电压不同，栅极与所述第二节点相连，在所述第四晶体管中，一节点与所述第二节点相连，另一节点与所述第二电源相连，栅极与所述第一节点相连，在所述第五晶体管中，一节点与第一写入位线相连，另一节点与所述第一节点相连，栅极与写入字线相连，在所述第六晶体管中，一节点与第二写入位线相连，所述第二写入位线与所述第一写入位线构成互补位线对，另一节点与所述第二节点相连，栅极与所述写入字线相连，在所述第七晶体管中，一节点与所述第一电源相连，栅极与所述第二节点相连，在所述第八晶体管中，一节点与所述第七晶体管中的另一节点相连，另一节点与读出位线相连，栅极与读出字线相连。所述第三晶体管到所述第六晶体管分别由形成在第一层的第一导电型的立体构造晶体管构成。所述第一、第二晶体管分别由形成在第二层的第二导电型的立体构造晶体管构成，所述第二层与所述第一层不同，所述第二导电型与所述第一导电型不同，且所述第一、第二晶体管的至少一部分分别与所述第三、第四晶体管在俯视时重合。所述第七晶体管、所述第八晶体管包括形成在所述第二层的所述第二导电型的立体构造晶体管，且沿所述第一晶体管到所述第八晶体管的沟道部延伸的方向即第一方向排列着形成。
根据本公开，由第一晶体管到第八晶体管构成双口SRAM电路。此外，第三晶体管到第六晶体管分别由形成在第一层的第一导电型的立体构造晶体管构成。第一、第二晶体管分别由形成在第二层的第二导电型的立体构造晶体管构成。第七、第八晶体管包括形成在第二层的第二导电型的立体构造晶体管。也就是说，构成双口SRAM电路的第一晶体管到第八晶体管分别由立体构造晶体管构成。这样一来，能够实现使用CFET的双口SRAM单元。
此外，第一、第二晶体管的至少一部分分别与第三、第四晶体管在俯视时重合。也就是说，第一、第二晶体管与第三、第四晶体管分别层叠起来。此外，第七、第八晶体管沿第一方向排列着形成。这样一来，能够减小双口SRAM单元的面积。
因此，既能够实现使用CFET的双口SRAM单元，又能够减小双口SRAM单元的面积。
第三方面的公开是一种半导体存储装置，包括双口SRAM单元，所述双口SRAM单元包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管以及第八晶体管，在所述第一晶体管中，一节点与供给第一电压的第一电源相连，另一节点与第一节点相连，栅极与第二节点相连，在所述第二晶体管中，一节点与所述第一电源相连，另一节点与所述第二节点相连，栅极与所述第一节点相连，在所述第三晶体管中，一节点与所述第一节点相连，另一节点与供给第二电压的第二电源相连，所述第二电压与所述第一电压不同，栅极与所述第二节点相连，在所述第四晶体管中，一节点与所述第二节点相连，另一节点与所述第二电源相连，栅极与所述第一节点相连，在所述第五晶体管中，一节点与第一写入位线相连，另一节点与所述第一节点相连，栅极与写入字线相连，在所述第六晶体管中，一节点与第二写入位线相连，所述第二写入位线与所述第一写入位线构成互补位线对，另一节点与所述第二节点相连，栅极与所述写入字线相连，在所述第七晶体管中，一节点与所述第一电源或所述第二电源相连，栅极与所述第二节点相连，在所述第八晶体管中，一节点与所述第七晶体管中的另一节点相连，另一节点与读出位线相连，栅极与读出字线相连。所述第三晶体管到所述第六晶体管分别包括第一立体构造晶体管和第二立体构造晶体管，所述第一立体构造晶体管是形成在第一层的第一导电型的立体构造晶体管，所述第二立体构造晶体管是以至少一部分与所述第一立体构造晶体管在俯视时重合的方式形成在与所述第一层不同的所述第二层的所述第一导电型的立体构造晶体管。所述第一、第二晶体管分别包括形成在所述第二层的与所述第一导电型不同的第二导电型的立体构造晶体管。所述第七、第八晶体管分别包括第三立体构造晶体管和第四立体构造晶体管，所述第三立体构造晶体管是形成在所述第一层的所述第一导电型或第二导电型的立体构造晶体管，所述第四立体构造晶体管是以至少一部分与所述第三立体构造晶体管在俯视时重合的方式形成在所述第二层的与所述第三立体构造晶体管相同导电型的立体构造晶体管。
根据本公开，由第一晶体管到第八晶体管构成双口SRAM电路。此外，第三晶体管到第六晶体管分别包括第一立体构造晶体管和第二立体构造晶体管，所述第一立体构造晶体管是形成在第一层的第一导电型的立体构造晶体管，所述第二立体构造晶体管是形成在第二层的第一导电型的立体构造晶体管。第一、第二晶体管分别包括形成在第二层的第二导电型的立体构造晶体管。第七、第八晶体管分别包括第三立体构造晶体管和第四立体构造晶体管，所述第三立体构造晶体管是形成在第一层的第一导电型或第二导电型的立体构造晶体管，所述第四立体构造晶体管是形成在第二层的与第三立体构造晶体管相同导电型的立体构造晶体管。也就是说，构成双口SRAM电路的第一晶体管到第八晶体管分别由立体构造晶体管构成。这样一来，能够实现使用CFET的双口SRAM单元。
此外，第一立体构造晶体管的至少一部分与第二立体构造晶体管在俯视时重合。第三立体构造晶体管的至少一部分与第四立体构造晶体管在俯视时重合。也就是说，构成第三晶体管到第六晶体管的第一、第二立体构造晶体管分别层叠起来。构成第七、第八晶体管的第三、第四立体构造晶体管分别层叠起来。这样一来，能够减小双口SRAM单元的面积。
因此，既能够实现使用CFET的双口SRAM单元，又能够减小双口SRAM单元的面积。
第四方面的公开是一种半导体存储装置，包括双口SRAM单元，所述双口SRAM单元包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管以及第八晶体管，在所述第一晶体管中，一节点与供给第一电压的第一电源相连，另一节点与第一节点相连，栅极与第二节点相连，在所述第二晶体管中，一节点与所述第一电源相连，另一节点与所述第二节点相连，栅极与所述第一节点相连，在所述第三晶体管中，一节点与所述第一节点相连，另一节点与供给第二电压的第二电源相连，所述第二电压与所述第一电压不同，栅极与所述第二节点相连，在所述第四晶体管中，一节点与所述第二节点相连，另一节点与所述第二电源相连，栅极与所述第一节点相连，在所述第五晶体管中，一节点与第一写入位线相连，另一节点与所述第一节点相连，栅极与写入字线相连，在所述第六晶体管中，一节点与第二写入位线相连，所述第二写入位线与所述第一写入位线构成互补位线对，另一节点与所述第二节点相连，栅极与所述写入字线相连，在所述第七晶体管中，一节点与所述第一电源相连，栅极与所述第二节点相连，在所述第八晶体管中，一节点与所述第七晶体管中的另一节点相连，另一节点与读出位线相连，栅极与读出字线相连。所述第三晶体管到所述第六晶体管分别由形成在第一层的第一导电型的立体构造晶体管构成。所述第一、第二晶体管分别包括形成在第二层的第二导电型的立体构造晶体管，所述第二层与所述第一层不同，所述第二导电型与所述第一导电型不同。所述第七晶体管包括形成在所述第二层的所述第二导电型的立体构造晶体管，且至少一部分与所述第三晶体管在俯视时重合。所述第八晶体管包括形成在所述第二层的所述第二导电型的立体构造晶体管，且与所述第七晶体管沿第二方向排列着形成，所述第二方向是与所述第一晶体管到第八晶体管的沟道部延伸的方向即第一方向垂直的方向。
根据本公开，由第一晶体管到第八晶体管构成双口SRAM电路。此外，第三晶体管到第六晶体管分别由形成在第一层的第一导电型的立体构造晶体管构成。第一、第二晶体管分别包括形成在第二层的第二导电型的立体构造晶体管。第七、第八晶体管分别包括形成在第二层的第二导电型的立体构造晶体管。这样一来，能够实现使用CFET的双口SRAM单元。
此外，第七晶体管的至少一部分与第三晶体管在俯视时重合。也就是说，第七晶体管与第三晶体管分别层叠起来。此外，第八晶体管与第七晶体管沿第二方向排列着形成。这样一来，能够减小双口SRAM单元的面积。
因此，既能够实现使用CFET的双口SRAM单元，又能够减小双口SRAM单元的面积。
-发明的效果-
根据本公开，既能够实现使用CFET的双口SRAM单元，又能够减小双口SRAM单元的面积。
附图说明
图1是示出第一实施方式所涉及的双口SRAM单元的版图构造之例的俯视图；
图2是示出第一实施方式所涉及的双口SRAM单元的版图构造之例的剖视图；
图3是示出第一实施方式所涉及的双口SRAM单元的构成的电路图；
图4是示出第一实施方式所涉及的双口SRAM单元的版图构造的另一例的俯视图；
图5是示出第一实施方式所涉及的双口SRAM单元的版图构造的另一例的俯视图；
图6是示出第一实施方式所涉及的双口SRAM单元的版图构造的另一例的俯视图；
图7是示出第二实施方式所涉及的双口SRAM单元的构成的电路图；
图8是示出第二实施方式所涉及的双口SRAM单元的版图构造之例的俯视图；
图9是示出第二实施方式所涉及的双口SRAM单元的版图构造的另一例的俯视图；
图10是示出第二实施方式所涉及的双口SRAM单元的版图构造的另一例的俯视图；
图11是示出第二实施方式所涉及的双口SRAM单元的版图构造的另一例的俯视图；
图12是示出第二实施方式所涉及的双口SRAM单元的版图构造的另一例的俯视图；
图13是示出包括CFET的半导体装置的构造的剖视图；
图14是示出包括CFET的半导体装置的构造的剖视图；
图15是示出包括CFET的半导体装置的构造的剖视图；
图16是示出包括CFET的半导体装置的构造的剖视图。
具体实施方式
下面，参照附图对实施方式进行说明。在以下实施方式中，设半导体存储装置包括多个SRAM单元(在本说明书中，看情况简称为单元)，该多个SRAM单元中的至少一部分包括CFET，即包括将立体构造的P型FET和N型FET沿与衬底垂直的方向层叠到衬底上而得到的立体构造装置。
首先，对CFET的基本构造进行说明。图13～图16是示出包括CFET的半导体装置的构造的图，图13是X方向的剖视图，图14是Y方向的栅极部分的剖视图，图15是Y方向的源极/漏极部分的剖视图，图16是俯视图。需要说明的是，X方向是纳米线延伸的方向，Y方向是栅极延伸的方向，Z方向是与衬底面垂直的方向。此外，图13～图15是简图，各部的尺寸和位置等未必一致。
在该半导体装置中，在硅(Si)衬底等半导体衬底301的表面形成有元件隔离区302，由元件隔离区302划分出元件有源区30a。在元件有源区30a，在P型FET上形成有N型FET。
在元件有源区30a，在半导体衬底301上形成有堆叠晶体管构造390a。堆叠晶体管构造390a包括形成在半导体衬底301上的栅极构造391。栅极构造391包括栅极电极356、多条纳米线358、栅极绝缘膜355以及绝缘膜357。栅极电极356沿Y方向延伸，且沿Z方向立起。纳米线358沿X方向贯穿栅极电极356，且沿Y方向和Z方向排列。栅极绝缘膜355形成在栅极电极356与纳米线358之间。栅极电极356和栅极绝缘膜355都在X方向上形成在从纳米线358的两端后退下来的位置，在该后退下来的部分上形成有绝缘膜357。在半导体衬底301上且绝缘膜357的两旁形成有绝缘膜316。321、322表示层间绝缘膜。
如图14所示，栅极电极356通过设在开口部375的接点385与上层的布线相连。
例如，栅极电极356能够采用用钛、氮化钛或多晶硅等。例如，栅极绝缘膜355能够采用氧化铪、氧化铝或铪铝氧化物等高介电常数材料。例如，纳米线358能够采用硅等。例如，绝缘膜316、绝缘膜357能够采用氧化硅或氮化硅等。
在该半导体装置中，沿Z方向排列的纳米线358的条数为四条，在元件有源区30a，在靠近半导体衬底301一侧的两条纳米线358的各端部分别形成有P型半导体层331p。与P型半导体层331p接触的两条局部布线386形成为沿X方向夹住栅极构造391。此外，在远离半导体衬底101一侧的两条纳米线358的各端部形成有N型半导体层341n。与N型半导体层341n接触的两条局部布线388形成为沿X方向夹住栅极构造391。在局部布线386与局部布线388之间形成有绝缘膜332。在局部布线388上形成有绝缘膜389。例如，P型半导体层331p为P型SiGe层，N型半导体层341n为N型Si层。例如，绝缘膜332能够采用氧化硅或氮化硅等。
如图15所示，局部布线388通过接点3071与埋入式布线3101相连。局部布线386通过接点3072与埋入式布线3102相连。
像这样，堆叠晶体管构造390a具有P型FET，该P型FET包括栅极电极356、纳米线358、栅极绝缘膜355以及P型半导体层331p。在该P型FET中，一个P型半导体层331p作为源极区发挥作用，另一个P型半导体层331p作为漏极区发挥作用，纳米线358作为沟道发挥作用。堆叠晶体管构造390a还具有N型FET，该N型FET包括栅极电极356、纳米线358、栅极绝缘膜355以及N型半导体层341n。在该N型FET中，一个N型半导体层341n作为源极区发挥作用，另一个N型半导体层341n作为漏极区发挥作用，纳米线358作为沟道发挥作用。
需要说明的是，堆叠晶体管构造的上层是利用接点和金属布线在晶体管间进行布线等的，但这些可利用已知布线工艺来实现。
需要说明的是，此处，P型FET和N型FET中的纳米线的条数分别合计为八条，Y方向上四条、Z方向上两条，但纳米线的条数不限于此。P型FET和N型FET的纳米线的条数也可以不同。
在本说明书中，将形成在纳米线的两端且构成形成晶体管的源极或漏极的端子的半导体层部称为“焊盘”。在上述CFET的基本构造例中，P型半导体层331p和N型半导体层341n相当于焊盘。
在之后的实施方式的俯视图和剖视图中，有时会省略各绝缘膜等的图示。在之后的实施方式的俯视图和剖视图中，有时用简化的直线状形状示出纳米线及其两侧的焊盘。在本说明书中，像“同一尺寸”等意为尺寸等相同的表述，包括制造上的偏差范围。
在本说明书中，看情况将晶体管的源极和漏极称为晶体管的“节点”。也就是说，晶体管的一节点是指晶体管的源极或漏极，晶体管的两个节点是指晶体管的源极和漏极。
在本说明书中，基本是让P型FET与N型FET层叠起来，但在一部分中，仅在上层(或下层)形成P型FET或N型FET。其形成方法如下：例如，形成上层(或下层)的元件后，局部除去上层(或下层)的元件(例如，除去焊盘部或除去栅极布线和焊盘部)，由此能够仅在上层(或下层)形成P型FET或N型FET。此外，在利用焊盘部的外延生长形成上层(或下层)的元件时，使上层(或下层)局部不形成，由此仅在上层(或下层)形成P型FET或N型FET。
在本说明书中，基本是让P型FET与N型FET层叠起来，但在一部分中，在上层和下层，层叠有同一导电型的FET(P型FET或N型FET)。也就是说，有时会在上层和下层中的至少一者上形成不同导电型的FET。其形成方法如下：例如，在上层(或下层)的一部分形成N型FET(或P型FET)时，对形成N型FET(或P型FET)的部分进行掩膜处理，将其他部分掺杂成P导电型(或N导电型)。然后，对形成N型FET的部分以外的部分进行掩膜处理，掺杂成N导电型(或P导电型)。这样一来，能够在上层和下层中的至少一者上形成不同导电型的FET，因此能够可靠地层叠同一导电型的FET。
在以下实施方式中，“VDD”、“VSS”用于表示电压或电源本身。
在以下实施方式及其变形例中，有时用相同的符号表示相同的部件等并省略其说明。
(第一实施方式)
图1和图2是示出第一实施方式所涉及的双口SRAM单元的版图构造之例的图，图1(a)～图1(c)为俯视图，图2(a)～图2(c)为俯视横向剖视图。具体而言，图1(a)示出下部，即包括形成在靠近衬底一侧的立体构造晶体管(此处为N型纳米线FET)的部分，图1(b)示出上部，即包括形成在远离衬底一侧的立体构造晶体管(此处为P型纳米线FET)的部分，图1(c)示出M1、M2布线层，即形成有立体构造晶体管的部分的上部的金属布线层。图2(a)是沿线X1-X1’剖开的剖面，图2(b)是沿线X2-X2’剖开的剖面，图2(c)是沿线X3-X3’剖开的剖面。
图3是示出第一实施方式所涉及的双口SRAM单元的构成的电路图。如图3所示，在双口SRAM单元中，构成有由负载晶体管(load transistor)PU1、PU2、驱动晶体管(drivetransistor)PD1、PD2、存取晶体管(access transistor)PG1、PG2、读出驱动晶体管(readdrive transistor)RPD1以及读出存取晶体管(read access transistor)RPG1构成的双口SRAM电路。负载晶体管PU1、PU2为P型FET，驱动晶体管PD1、PD2、存取晶体管PG1、PG2、读出驱动晶体管RPD1以及读出存取晶体管RPG1为N型FET。
负载晶体管PU1设在电源VDD与第一节点NA之间，驱动晶体管PD1设在第一节点NA与电源VSS之间。负载晶体管PU1和驱动晶体管PD1的栅极与第二节点NB相连，而构成反相器INV1。负载晶体管PU2设在电源VDD与第二节点NB之间，驱动晶体管PD2设在第二节点NB与电源VSS之间。负载晶体管PU2和驱动晶体管PD2的栅极与第一节点NA相连，而构成反相器INV2。也就是说，一反相器的输出与另一反相器的输入相连，这样一来，就构成锁存器。
存取晶体管PG1设在写入位线WBL与第一节点NA之间，栅极与写入字线WWL相连。存取晶体管PG2设在写入位线WBLB与第二节点NB之间，栅极与写入字线WWL相连。需要说明的是，写入位线WBL、WBLB构成互补写入位线对。
读出驱动晶体管RPD1的源极与电源VSS相连，栅极与第二节点NB相连，漏极与读出存取晶体管RPG1的源极相连。读出存取晶体管RPG1的栅极与读出字线RWL相连，漏极与读出位线RBL相连。
在双口SRAM电路中，构成互补写入位线对的写入位线WBL、WBLB分别达到高电平和低电平，且写入字线WWL达到高电平后，高电平即被写入第一节点NA，低电平即被写入第二节点NR。另一方面，分别将写入位线WBL、WBLB驱动到低电平和高电平，并将写入字线WWL驱动到高电平后，低电平即被写入第一节点NA，高电平即被写入第二节点NB。并且，在数据已分别写入第一节点NA、第二节点NB的状态下，将写入字线WWL驱动到低电平后，锁存器状态被确定下来，得以保持已写入第一节点NA、第二节点NB的数据不变。
预先将读出位线RBL预充电到高电平，并将读出字线RWL驱动到高电平后，按照已写入第二节点NB的数据确定读出位线RBL的状态，因此能够从SRAM单元读出数据。具体而言，如果第二节点NB为高电平，则读出位线RBL会被放电到低电平。另一方面，如果第二节点NB为低电平，则读出位线RBL保持高电平。
正如以上所说明的那样，双口SRAM单元通过控制写入位线WBL、WBLB、读出位线RBL、写入字线WWL以及读出字线RWL，而具有向SRAM单元写入数据、保持数据以及从SRAM单元读出数据的功能。
需要说明的是，在下述说明中，在图1等俯视图中，将附图横向设为X方向，将附图纵向设为Y方向，将与衬底面垂直的方向设为Z方向。在图1等俯视图中纵横延伸的实线和在图2等剖视图中纵向延伸的实线示出设计时用于布置部件的网格。网格在X方向上等间距布置，且在Y方向上等间距布置。需要说明的是，网格间距在X方向和Y方向上既可以相同也可以不同。网格间距也可以每层都不同。而且，各部件并非必须布置在网格上。不过，从抑制制造偏差的观点出发，部件优选布置在网格上。
在图1等俯视图中，以包围单元的方式表示的虚线示出双口SRAM单元的单元框(双口SRAM单元的外缘)。双口SRAM单元的单元框以与在X方向或Y方向上相邻的单元的单元框接触的方式布置。
如图1(a)所示，在单元下部，分别设有沿Y方向延伸的电源布线11、12。电源布线11、12均为形成在埋入式布线层中的埋入式电源布线(BPR：Buried Power Rail)。电源布线11、12供给电压VSS。
在单元下部，形成有沿Y方向延伸的纳米线(nanowire)21a～21l；在单元上部，形成有沿Y方向延伸的纳米线21m、21n、26a～26h。
纳米线21a～21f沿X方向排列着形成。纳米线21g～21l沿X方向排列着形成。纳米线21m、26a～26d沿X方向排列着形成。纳米线21n、26e～26h沿X方向排列着形成。
纳米线21a～21f分别与纳米线21g～21l沿Y方向排列着形成。纳米线26a～26d分别与纳米线26e～26h沿Y方向排列着形成。
纳米线21c、21h分别与纳米线21m、21n在俯视时重合。纳米线21a、21d～21g、21j～21l分别与纳米线26a～26h在俯视时重合。
栅极布线(Gate)31～35从单元下部向单元上部沿Z方向延伸，且沿X方向延伸。栅极布线31、32沿X方向排列着形成，栅极布线33～35沿X方向排列着形成。栅极布线31成为晶体管N1、N2和虚设晶体管P21的栅极。栅极布线32成为晶体管N3～N6、P1和虚设晶体管P22～P24的栅极。栅极布线33成为晶体管N7、N8、P2和虚设晶体管P25的栅极。栅极布线34成为晶体管N9、N10和虚设晶体管P26的栅极。栅极布线35成为晶体管N11、N12和虚设晶体管P27、P28的栅极。
在纳米线21a的附图上端、纳米线21a、21g之间、纳米线21g的附图下端、纳米线21b的附图上端、纳米线21b、21h之间、纳米线21h的附图下端、纳米线21c的附图上端、纳米线21c、21i之间、纳米线21i的附图下端、纳米线21d的附图上端、纳米线21d、21j之间、纳米线21j的附图下端、纳米线21e的附图上端、纳米线21e、21k之间、纳米线21k的附图下端、纳米线21f的附图上端、纳米线21f、21l之间以及纳米线21l的附图下端，分别形成有掺杂N型半导体而形成的焊盘22a～22r。纳米线21a～21l分别构成晶体管N1～N12的沟道部。焊盘22a、22b构成晶体管N1的节点。焊盘22d、22e构成晶体管N2的节点。焊盘22g、22h构成晶体管N3的节点。焊盘22j、22k构成晶体管N4的节点。焊盘22m、22n构成晶体管N5的节点。焊盘22p、22q构成晶体管N6的节点。焊盘22b、22c构成晶体管N7的节点。焊盘22e、22f构成晶体管N8的节点。焊盘22h、22i构成晶体管N9的节点。焊盘22k、22l构成晶体管N10的节点。焊盘22n、22o构成晶体管N11的节点。焊盘22q、22r构成晶体管N12的节点。
也就是说，由纳米线21a、栅极布线31以及焊盘22a、22b构成晶体管N1。由纳米线21b、栅极布线31以及焊盘22d、22e构成晶体管N2。由纳米线21c、栅极布线32以及焊盘22g、22h构成晶体管N3。由纳米线21d、栅极布线32以及焊盘22j、22k构成晶体管N4。由纳米线21e、栅极布线32以及焊盘22m、22n构成晶体管N5。由纳米线21f、栅极布线32以及焊盘22p、22q构成晶体管N6。由纳米线21g、栅极布线33以及焊盘22b、22c构成晶体管N7。由纳米线21h、栅极布线33以及焊盘22e、22f构成晶体管N8。由纳米线21i、栅极布线34以及焊盘22h、22i构成晶体管N9。由纳米线21j、栅极布线34以及焊盘22k、22l构成晶体管N10。由纳米线21k、栅极布线35以及焊盘22n、22o构成晶体管N11。由纳米线21l、栅极布线35以及焊盘22q、22r构成晶体管N12。
在纳米线21m的附图上端、纳米线21m的附图下端、纳米线21n的附图上端以及纳米线21n的附图下端，分别形成有掺杂P型半导体而形成的焊盘22s～22v。纳米线21m、21n分别构成晶体管P1、P2的沟道部。焊盘22s、22t构成晶体管P1的节点。焊盘22u、22v构成晶体管P2的节点。
也就是说，由纳米线21m、栅极布线32以及焊盘22s、22t构成晶体管P1。由纳米线21n、栅极布线33以及焊盘22u、22v构成晶体管P2。需要说明的是，晶体管P1、P2分别相当于负载晶体管PU1、PU2。
在纳米线26a的附图上端、纳米线26a、26e之间、纳米线26e的附图下端、纳米线26b的附图上端、纳米线26b、26f之间、纳米线26f的附图下端、纳米线26c的附图上端、纳米线26c、26g之间、纳米线26g的附图下端、纳米线26d的附图上端、纳米线26d、26h之间以及纳米线26h的附图下端，分别形成有掺杂P型半导体而形成的虚设焊盘27a～27l。虚设焊盘27a、27b构成虚设晶体管P21的节点。虚设焊盘27d、27e构成虚设晶体管P22的节点。虚设焊盘27g、27h构成虚设晶体管P23的节点。虚设焊盘27j、27k构成虚设晶体管P24的节点。虚设焊盘27b、27c构成虚设晶体管P25的节点。虚设焊盘27e、27f构成虚设晶体管P26的节点。虚设焊盘27h、27i构成虚设晶体管P27的节点。虚设焊盘27k、27l构成虚设晶体管P28的节点。
也就是说，由纳米线26a、栅极布线31以及虚设焊盘27a、27b构成虚设晶体管P21。由纳米线26b、栅极布线32以及虚设焊盘27d、27e构成虚设晶体管P22。由纳米线26c、栅极布线32以及虚设焊盘27g、27h构成虚设晶体管P23。由纳米线26d、栅极布线32以及虚设焊盘27j、27k构成虚设晶体管P24。由纳米线26e、栅极布线33以及虚设焊盘27b、27c构成虚设晶体管P25。由纳米线26f、栅极布线34以及虚设焊盘27e、27f构成虚设晶体管P26。由纳米线26g、栅极布线35以及虚设焊盘27h、27i构成虚设晶体管P27。由纳米线26h、栅极布线35以及虚设焊盘27k、27l构成虚设晶体管P28。纳米线26a～26h分别相当于虚设晶体管P21～P28的沟道部。需要说明的是，虚设晶体管P21～P28是不具有逻辑功能的晶体管。在图3的电路图中，图示中省略虚设晶体管P21～P28。需要说明的是，在之后所说明的实施方式及其变形例中的双口SRAM单元中，有的包括虚设晶体管，但因为各虚设晶体管不影响双口SRAM单元的逻辑功能，所以省略在电路图中的图示。
因此，晶体管N1、N3～N8、N10～N12分别与虚设晶体管P21、晶体管P1、虚设晶体管P22～P25、晶体管P2以及虚设晶体管P26～P28在俯视时重合。
晶体管N1～N6沿X方向排列着形成。晶体管N7～N12沿X方向排列着形成。晶体管P1和虚设晶体管P21～P24沿X方向排列着形成。晶体管P2和虚设晶体管P25～P28沿X方向排列着形成。
晶体管N1～N6分别与晶体管N7～N12沿Y方向排列着形成。虚设晶体管P21～P24分别与虚设晶体管P25～P28沿Y方向排列着形成。
如图1(a)所示，在单元下部，形成有沿X方向延伸的局部布线(LI：LocalInterconnect)41a～41h。局部布线41a与焊盘22a、22d相连。局部布线41b与焊盘22b、22e相连。局部布线41c与焊盘22c、22f相连。局部布线41d与焊盘22g、22j、22m、22p相连。局部布线41e与焊盘22h、22k相连。局部布线41f与焊盘22i、22l相连。局部布线41g与焊盘22n、22q相连。局部布线41h与焊盘22o、22r相连。
也就是说，晶体管N1、N2彼此的焊盘通过局部布线相连，且晶体管N1、N2共用栅极布线。晶体管N3、N4彼此的焊盘通过局部布线相连，且晶体管N3、N4共用栅极布线。晶体管N5、N6彼此的焊盘通过局部布线相连，且晶体管N5、N6共用栅极布线。晶体管N7、N8彼此的焊盘通过局部布线相连，且晶体管N7、N8共用栅极布线。晶体管N9、N10彼此的焊盘通过局部布线相连，且晶体管N9、N10共用栅极布线。晶体管N11、N12彼此的焊盘通过局部布线相连，且晶体管N11、N12共用栅极布线。需要说明的是，晶体管N1、N2相当于存取晶体管PG2，晶体管N3、N4相当于驱动晶体管PD1，晶体管N5、N6相当于读出驱动晶体管RPD1，晶体管N7、N8相当于驱动晶体管PD2，晶体管N9、N10相当于存取晶体管PG1，晶体管N11、N12相当于读出存取晶体管RPG1。因此，在本实施方式所涉及的双口SRAM单元中，驱动晶体管PD1、PD2、存取晶体管PG1、PG2、读出驱动晶体管RPD1以及读出存取晶体管RPG1分别由并联的两个N型FET构成。
如图1(b)所示，在单元上部，形成有沿X方向延伸的局部布线41i～41l。局部布线41i与焊盘22s相连。局部布线41j与焊盘22t相连。局部布线41k与焊盘22u相连。局部布线41l与焊盘22v相连。
局部布线41b通过接点(via)51a与局部布线41k相连。局部布线41c通过接点51b与电源布线11相连。局部布线41d通过接点51c与电源布线12相连。局部布线41e通过接点51d与局部布线41j相连。
局部布线41j通过公共接点(Shared-contact)61a与栅极布线33相连。局部布线41k通过公共接点61b与栅极布线32相连。需要说明的是，局部布线41e、41j、接点51d、公共接点61a以及栅极布线33相当于第一节点NA，局部布线41b、41k、接点51a、公共接点61b以及栅极布线32相当于第二节点NB。
如图1(c)所示，在金属布线层即M1布线层，形成有沿Y方向延伸至单元上下两端的布线71～74。还形成有布线75～77。布线71供给电压VDD。布线72～74分别相当于写入位线WBL、WBLB以及读出位线RBL。
在M1布线层的上层即M2布线层，形成有沿X方向延伸至单元左右两端的布线81、82。布线81、82沿Y方向排列布置。布线81相当于写入字线WWL，布线82相当于读出字线RWL。
布线71通过接点91a与局部布线41i相连，且通过接点91b与局部布线41l相连。布线72通过接点91c与局部布线41f相连。布线73通过接点91d与局部布线41a相连。布线74通过接点91e与局部布线41h相连。布线75通过接点(栅极布线接点Gate-contact)61c与栅极布线31相连，且通过接点91f与布线81相连。布线76通过接点61d与栅极布线34相连，且通过接点91g与布线81相连。布线77通过接点61e与栅极布线35相连，且通过接点91h与布线82相连。也就是说，布线81通过接点91f、布线75以及接点61c与栅极布线31相连，且通过接点91g、布线76以及接点61d与栅极布线34相连。布线82通过接点91h、布线77以及接点61e与栅极布线35相连。
根据以上构成，在晶体管P1(负载晶体管PU1)中，焊盘22s与供给电压VDD的布线71相连，焊盘22t与局部布线41j(第一节点NA)相连，栅极布线32与公共接点61b(第二节点NB)相连。在晶体管P2(负载晶体管PU2)中，焊盘22v与供给电压VDD的布线71相连，焊盘22u与局部布线41k(第二节点NB)相连，栅极布线33与公共接点61a(第一节点NA)相连。在晶体管N3、N4(驱动晶体管PD1)中，焊盘22h、22k与局部布线41e(第一节点NA)相连，焊盘22g、22j与供给电压VSS的电源布线12相连，栅极布线32与公共接点61b(第二节点NB)相连。在晶体管N7、N8(驱动晶体管PD2)中，焊盘22b、22e与局部布线41b(第二节点NB)相连，焊盘22c、22f与供给电压VSS的电源布线11相连，栅极布线33与公共接点61a(第一节点NA)相连。在晶体管N9、N10(存取晶体管PG1)中，焊盘22i、22l与布线72(写入位线WBL)相连，焊盘22h、22k与局部布线41e(第一节点NA)相连，栅极布线34与布线81(写入字线WWL)相连。在晶体管N1、N2(存取晶体管PG2)中，焊盘22a、22d与布线73(写入位线WBLB)相连，焊盘22b、22e与局部布线41b(第二节点NB)相连，栅极布线31与布线81(写入字线WWL)相连。在晶体管N5、N6(读出驱动晶体管RPD1)中，焊盘22m、22p与供给电压VSS的电源布线12相连，栅极布线32与公共接点61b(第二节点NB)相连。在晶体管N11、N12(读出存取晶体管RPG1)中，分别与晶体管N5、N6共用焊盘22n、22q，焊盘22o、22r与布线74(读出位线RBL)相连，栅极布线35与布线82(读出字线RWL)相连。也就是说，由晶体管N1～N12、P1、P2构成双口SRAM电路。在单元下部，形成有晶体管N1～N12；在单元上部，形成有晶体管P1、P2。晶体管N1～N12、P1、P2分别是立体构造晶体管。这样一来，能够实现用CFET形成的双口SRAM单元。
晶体管P1、P2分别与晶体管N3、N8在俯视时重合。也就是说，晶体管P1、P2分别与晶体管N3、N8层叠起来。晶体管N5、N6分别与晶体管N11、N12沿Y方向排列着形成。这样一来，能够减小双口SRAM单元的面积。
因此，既能够实现用CFET形成的双口SRAM单元，又能够减小双口SRAM单元的面积。
在单元下部，形成有晶体管N1～N12；在单元上部，形成有晶体管P1、P2和虚设晶体管P21～P26。也就是说，在单元下部，仅形成有N型FET；在单元上部，仅形成有包括虚设晶体管的P型FET。这样一来，能够防止制造工艺的复杂化。
需要说明的是，沿X方向相邻地布置双口SRAM单元时，要将双口SRAM单元沿X方向反转。沿Y方向相邻地布置双口SRAM单元时，要将双口SRAM单元沿Y方向反转。
虚设晶体管P21～P28的各节点均未与局部布线相连。因此，虚设晶体管P21～P28不影响双口SRAM单元的逻辑功能。此外，在本实施方式所涉及的双口SRAM单元中，也可以不形成虚设晶体管P21～P28。不过，形成虚设晶体管P21～P28，能够抑制半导体存储装置的制造偏差，提高成品率，提高可靠性。
此外，连接局部布线41j和栅极布线33的公共接点61a、连接局部布线41k和栅极布线32的公共接点61b可以在与连接布置在M1布线层的布线和栅极布线的接点61c～61e相同的工艺工序中形成，也可以在其他工艺工序中形成。
此外，供给电压VDD的布线71设在M1布线层，但也可以将布线71设在埋入式布线层。还可以将布线71设在M1布线层和埋入式布线层这二者中。在此情况下，供给电压VDD的电源被增强，因此能够实现电源的稳定化。
(变形例1)
图4是示出第一实施方式所涉及的双口SRAM单元的版图构造的另一例的俯视图。具体而言，图4(a)示出单元下部，图4(b)示出单元上部，图4(c)示出M1、M2布线层。在图4中，在单元上部形成有N型FET，在单元下部形成有P型FET。也就是说，在本变形例中，形成在单元上部和单元下部的晶体管的导电型分别第一实施方式所涉及的双口SRAM相反。
具体而言，在单元上部形成有晶体管N1～N12和局部布线41a～41h，在单元下部形成有晶体管P1、P2、虚设晶体管P21～P28以及局部布线41i～41l。
在埋入式布线层形成有电源布线13。电源布线13供给电压VDD。
局部布线41i通过接点51e与电源布线13相连，局部布线41l通过接点51f与电源布线13相连。
局部布线41k通过接点51a、局部布线41b以及公共接点61b与栅极布线32相连。局部布线41j通过接点51d、局部布线41e以及公共接点61a与栅极布线33相连。
根据本变形例，能够得到与第一实施方式所涉及的双口SRAM单元相同的效果。
(变形例2)
图5是示出第一实施方式所涉及的双口SRAM单元的版图构造的另一例的俯视图。具体而言，图5(a)示出单元下部，图5(b)示出单元上部，图5(c)示出M1、M2布线层。在图5中，在单元上部形成有晶体管N6、N12。而且，未形成有虚设晶体管P23、P24、P27、P28。
具体而言，在单元上部形成有纳米线21f、21l。
纳米线21f与纳米线21m、26a、26b沿X方向排列着形成，纳米线21l与纳米线21n、26e、26f沿X方向排列着形成。也就是说，晶体管N6与晶体管P1和虚设晶体管P21、P22沿X方向排列着形成，晶体管N12与晶体管P2和虚设晶体管P25、P26沿X方向排列着形成。
纳米线21f、21l分别与纳米线21e、21k在俯视时重合。也就是说，晶体管N6、N12分别与晶体管N5、N11在俯视时重合。
在单元上部形成有沿X方向延伸的局部布线42a～42c。局部布线42a与焊盘22p相连。局部布线42b与焊盘22q相连。局部布线42c与焊盘22r相连。
在单元下部，局部布线41d与焊盘22g、22j、22m相连。局部布线41g与焊盘22n相连。局部布线41h与焊盘22o相连。
局部布线42a通过接点52a与局部布线41d相连。局部布线42b通过接点52b与局部布线41g相连。局部布线42c通过接点52c与局部布线41h相连，且通过接点91e与布线74相连。
在本变形例中，相当于读出驱动晶体管RPD1的晶体管和相当于读出存取晶体管RPG1的晶体管分别层叠起来。并且，根据本变形例，能够得到与第一实施方式所涉及的双口SRAM单元相同的效果。
晶体管N6、N12分别与晶体管N5、N11在俯视时重合。也就是说，晶体管N6、N12分别与晶体管N5、N11层叠起来。这样一来，能够减小双口SRAM单元的面积。
在单元下部形成有晶体管N1～N5、N7～N11；在单元上部形成有晶体管N6、N12、P1、P2和虚设晶体管P21、P22、P25、P26。也就是说，在单元下部仅形成有N型FET，通过将形成在单元上部的晶体管的一部分置换为N型FET，能够实现上述构成。这样一来，能够抑制制造工艺的复杂化。
(变形例3)
图6是示出第一实施方式所涉及的双口SRAM单元的版图构造的另一例的俯视图。具体而言，图6(a)示出单元下部，图6(b)示出单元上部，图6(c)示出M1、M2布线层。在图6中，在单元上部形成有晶体管N2、N4、N6、N8、N10、N12。而且，未形成有虚设晶体管P21～P28。
具体而言，在单元上部形成有纳米线21b、21d、21f、21h、21j、21l。
纳米线21b、21d、21f与纳米线21m沿X方向排列着形成。纳米线21h、21j、21l与纳米线21n沿X方向排列着形成。也就是说，晶体管N2、N4、N6与晶体管P1沿X方向排列着形成。晶体管N8、N10、N12与晶体管P2沿X方向排列着形成。
纳米线21b、21d、21f、21h、21j、21l分别与纳米线21a、21c、21e、21g、21i、21k在俯视时重合。也就是说，晶体管N2、N4、N6、N8、N10、N12分别与晶体管N1、N3、N5、N7、N9、N11在俯视时重合。
在单元下部形成有沿Y方向延伸的纳米线26i、26j。栅极布线32形成虚设晶体管N21的栅极，栅极布线33形成虚设晶体管N22的栅极。在纳米线26i的附图上端、纳米线26i的附图下端、纳米线26j的附图上端以及纳米线26j的附图下端，分别形成有掺杂N型半导体而形成的虚设焊盘27m～27p。纳米线26i、26j分别构成虚设晶体管N21、N22的沟道部。虚设焊盘27m、27n构成虚设晶体管N21的节点，虚设焊盘27o、27p构成虚设晶体管N22的节点。也就是说，由纳米线26i、栅极布线32以及虚设焊盘27m、27n构成虚设晶体管N21。由纳米线26j、栅极布线33以及虚设焊盘27o、27p构成虚设晶体管N22。需要说明的是，虚设晶体管N21、N22是不具有逻辑功能的晶体管。
此处，纳米线21m、21n分别与纳米线26i、26j在俯视时重合。也就是说，晶体管P1、P2分别与虚设晶体管N21、N22在俯视时重合。
如图6(b)所示，在单元上部形成有沿X方向延伸的局部布线43a～43f。局部布线43a与焊盘22d相连。局部布线43b与焊盘22j、22p相连。局部布线43c与焊盘22q相连。局部布线43d与焊盘22f相连。局部布线43e与焊盘22l相连。局部布线43f与焊盘22r相连。在单元上部，局部布线41j与焊盘22k、22t相连。局部布线41k与焊盘22e、22u相连。
如图6(a)所示，在单元下部，局部布线41a与焊盘22a相连。局部布线41b与焊盘22b相连。局部布线41c与焊盘22c相连。局部布线41d与焊盘22g、22m相连。局部布线41e与焊盘22h相连。局部布线41f与焊盘22i相连。局部布线41g与焊盘22n相连。局部布线41h与焊盘22o相连。
局部布线43a通过接点53a与局部布线41a相连，且通过接点91d与布线73相连。局部布线43b通过接点53b与局部布线41d相连。局部布线43c通过接点53c与局部布线41g相连。局部布线43d通过接点53d与局部布线41c相连。局部布线43e通过接点53e与局部布线41f相连，且通过接点91c与布线72相连。局部布线43f通过接点53f与局部布线41h相连，且通过接点91e与布线74相连。
在本变形例中，相当于驱动晶体管PD1的晶体管、相当于驱动晶体管PD2的晶体管、相当于存取晶体管PG1的晶体管、相当于存取晶体管PG2的晶体管、相当于读出驱动晶体管RPD1的晶体管以及相当于读出存取晶体管RPG1的晶体管分别层叠起来。并且，根据本变形例，能够得到与第一实施方式所涉及的双口SRAM单元相同的效果。
晶体管N2、N4、N6、N8、N10、N12分别与晶体管N1、N3、N5、N7、N9、N11在俯视时重合。也就是说，晶体管N2、N4、N6、N8、N10、N12分别与晶体管N1、N3、N5、N7、N9、N11层叠起来。这样一来，能够减小双口SRAM单元的面积。因为各晶体管与其他晶体管层叠起来，所以不必将一部分晶体管等除去。因此，能够抑制制造工艺的复杂化。
在单元下部形成有晶体管N1、N3、N5、N7、N9、N11和虚设晶体管N21、N22；在单元上部，形成有晶体管N2、N4、N6、N8、N10、N12、P1、P2。也就是说，在单元下部仅形成有N型FET，通过将形成在单元上部的晶体管的一部分置换为N型FET，能够实现上述构成。这样一来，能够抑制制造工艺的复杂化。
(第二实施方式)
图7是示出第二实施方式所涉及的双口SRAM单元的构成的电路图。如图7所示，在第二实施方式所涉及的双口SRAM单元中，构成有由负载晶体管PU1、PU2、驱动晶体管PD1、PD2、存取晶体管PG1、PG2、读出驱动晶体管RPD2以及读出存取晶体管RPG2构成的双口SRAM电路。读出驱动晶体管RPD2和读出存取晶体管RPG2为P型FET。
读出驱动晶体管RPD2的源极与电源VDD相连，栅极与第二节点NB相连，漏极与读出存取晶体管RPG2的源极相连。读出存取晶体管RPG2的栅极与读出字线NRWL相连，漏极与读出位线RBL相连。
在双口SRAM电路中，预先将读出位线RBL放电到低电平，并将读出字线NRWL驱动到低电平后，读出位线RBL的状态就会按照已写入第二节点NB的数据确定下来，因此而能够从SRAM单元读出数据。具体而言，如果第二节点NB为低电平，则读出位线RBL会被充电到高电平。另一方面，如果第二节点NB为高电平，则读出位线RBL保持低电平。
图8是示出第二实施方式所涉及的双口SRAM单元的版图构造之例的俯视图。具体而言，图8(a)示出单元下部，图8(b)示出单元上部，图8(c)示出M1、M2布线层。在第二实施方式所涉及的双口SRAM单元中，在单元上部形成有晶体管P1～P6和虚设晶体管P21、P22、P25、P26；在单元下部形成有晶体管N1～N4、N7～N10和虚设晶体管N23～N26。需要说明的是，在图8中，布线82相当于读出字线NRWL。
如图8(a)、(b)所示，在单元上部形成有沿Y方向延伸的纳米线23a～23d；在单元下部形成有沿Y方向延伸的纳米线28a～28d。
纳米线23a、23b与纳米线21m、26a、26b沿X方向排列着形成。纳米线23c、23d与纳米线21n、26e、26f沿X方向排列着形成。纳米线28a、28b与纳米线21a～21d沿X方向排列着形成。纳米线28c、28d与纳米线21g～21j沿X方向排列着形成。
纳米线23a、23b分别与纳米线23c、23d沿Y方向排列着形成。纳米线28a、28b分别与纳米线28c、28d沿Y方向排列着形成。
栅极布线32成为晶体管P3、P4和虚设晶体管N23、N24的栅极，栅极布线35成为晶体管P5、P6和虚设晶体管N25、N26的栅极。
在纳米线23a的附图上端、纳米线23a、23c之间、纳米线23c的附图下端、纳米线23b的附图上端、纳米线23b、23d之间以及纳米线23d的附图下端，分别形成有掺杂P型半导体而形成的焊盘24a～24f。纳米线23a～23d分别构成晶体管P3～P6的沟道部。焊盘24a、24b构成晶体管P3的节点。焊盘24d、24e构成晶体管P4的节点。焊盘24b、24c构成晶体管P5的节点。焊盘24e、24f构成晶体管P6的节点。
也就是说，由纳米线23a、栅极布线32以及焊盘24a、24b构成晶体管P3。由纳米线23b、栅极布线32以及焊盘24d、24e构成晶体管P4。由纳米线23c、栅极布线35以及焊盘24b、24c构成晶体管P5。由纳米线23d、栅极布线35以及焊盘24e、24f构成晶体管P6。
在纳米线28a的附图上端、纳米线28a、28c之间、纳米线28c的附图下端、纳米线28b的附图上端、纳米线28b、28d之间以及纳米线28d的附图下端，分别形成有掺杂N型半导体而形成的虚设焊盘29a～29f。纳米线28a～28d分别构成虚设晶体管N23～N26的沟道部。虚设焊盘29a、29b构成虚设晶体管N23的节点。虚设焊盘29d、29e构成虚设晶体管N24的节点。虚设焊盘29b、29c构成虚设晶体管N25的节点。虚设焊盘29e、29f构成虚设晶体管N26的节点。
也就是说，由纳米线28a、栅极布线32以及虚设焊盘29a、29b构成虚设晶体管N23。由纳米线28b、栅极布线32以及虚设焊盘29d、29e构成虚设晶体管N24。由纳米线28c、栅极布线35以及虚设焊盘29b、29c构成虚设晶体管N25。由纳米线28d、栅极布线35以及虚设焊盘29e、29f构成虚设晶体管N26。需要说明的是，虚设晶体管N23～N26是不具有逻辑功能的晶体管。
因此，在本实施方式所涉及的双口SRAM单元中，晶体管P3～P6分别与虚设晶体管N23～N26在俯视时重合。
在单元上部形成有沿X方向延伸的局部布线44a、44b。局部布线44a与焊盘24b、24e相连。局部布线44b与焊盘24c、24f相连。局部布线41i与焊盘22s、24a、24d和虚设焊盘27d相连。在单元下部，局部布线41d与焊盘22g、22j相连。也就是说，晶体管P3、P4各自的焊盘通过局部布线相连，且晶体管P3、P4共用栅极布线。晶体管P5、P6各自的焊盘通过局部布线相连，且晶体管P5、P6共用栅极布线。需要说明的是，晶体管P3、P4相当于读出驱动晶体管RPD2，晶体管P5、P6相当于读出存取晶体管RPG2。因此，在本实施方式所涉及的双口SRAM单元中，读出驱动晶体管RPD2和读出存取晶体管RPG2分别由并联的两个P型FET构成。
局部布线41i通过接点91a与布线71相连，局部布线44b通过接点91e与布线74相连。布线82通过接点91h、布线77以及接点61e与栅极布线35相连。
根据以上构成，在晶体管P3、P4(读出驱动晶体管RPD2)中，焊盘24a、24d与供给电压VDD的布线71相连，栅极布线32通过公共接点61b与第二节点NB相连。晶体管P5、P6(读出存取晶体管RPG2)分别与晶体管P3、P4共用焊盘24b、24e，焊盘24c、24f与布线74(读出位线RBL)相连，栅极布线35与布线82(读出字线NRWL)相连。也就是说，由晶体管N1～N4、N7～N10、P1～P6构成双口SRAM电路。在单元下部形成有晶体管N1～N4、N7～N10；在单元上部形成有晶体管P1～P6。晶体管N1～N4、N7～N10、P1～P6分别是立体构造晶体管。这样一来，能够实现使用CFET的双口SRAM单元。
晶体管P1、P2分别与晶体管N3、N8在俯视时重合。也就是说，晶体管P1、P2分别与晶体管N3、N8层叠起来。晶体管P3、P4分别与晶体管P5、P6沿Y方向排列着形成。这样一来，能够减小双口SRAM单元的面积。
因此，既能够实现使用CFET的双口SRAM单元，又能够减小双口SRAM单元的面积。
在单元下部形成有晶体管N1～N4、N7～N10和虚设晶体管N23～N26；在单元上部形成有晶体管P1～P6和虚设晶体管P21、P22、P25、P26。也就是说，在单元下部仅形成有包括虚设晶体管的N型FET；在单元上部，仅形成有包括虚设晶体管的P型FET。这样一来，能够防止制造工艺的复杂化。
需要说明的是，沿X方向相邻地布置双口SRAM单元时，沿Y方向反转布置。沿Y方向相邻地布置双口SRAM单元时，沿X方向反转布置。
虚设晶体管N23～N26、P21、P22、P25、P26的各节点均未与局部布线相连。因此，虚设晶体管N23～N26、P21、P22、P25、P26不影响双口SRAM单元的逻辑功能。需要说明的是，在本实施方式所涉及的双口SRAM单元中，也可以不形成虚设晶体管N23～N26、P21、P22、P25、P26。不过，形成虚设晶体管N23～N26、P21、P22、P25、P26，能够抑制半导体存储装置的制造偏差，提高成品率，提高可靠性。
此外，供给电压VDD的布线71设在M1布线层，但也可以将布线71设在埋入式布线层。还可以将布线71设在M1布线层和埋入式布线层这二者中。在此情况下，供给电压VDD的电源被增强，因此能够实现电源的稳定化。
(变形例1)
图9是示出第二实施方式所涉及的双口SRAM单元的版图构造的另一例的俯视图。具体而言，图9(a)示出单元下部，图9(b)示出单元上部，图9(c)示出M1、M2布线层。在图9中，在单元上部形成有N型FET，在单元下部形成有P型FET。也就是说，形成在单元上部和单元下部的晶体管的导电型与第二实施方式所涉及的双口SRAM相反。
具体而言，如图9(a)所示，在埋入式布线层形成有沿Y方向延伸的电源布线13、14。电源布线13、14供给电压VDD。
在单元下部形成有晶体管P1～P6、虚设晶体管P21、P22、P25、P26以及局部布线41i～41l、44a、44b；在单元上部形成有晶体管N1～N4、N7～N10、虚设晶体管N23～N26以及局部布线41a～41f。
在单元下部形成有沿X方向延伸的局部布线45a。局部布线45a与焊盘24a、24d相连。局部布线41i与焊盘22s相连。
局部布线45a通过接点55a与电源布线14相连。局部布线41i通过接点51e与电源布线13相连。局部布线41l通过接点51f与电源布线13相连。
局部布线41k通过接点51b、局部布线41b以及公共接点61b，与栅极布线32相连。局部布线41j通过接点51d、局部布线41e以及公共接点61a，与栅极布线33相连。
根据本变形例，能够得到与第二实施方式所涉及的双口SRAM单元相同的效果。
(变形例2)
图10是示出第二实施方式所涉及的双口SRAM单元的版图构造的另一例的俯视图。具体而言，图10(a)示出单元下部，图10(b)示出单元上部，图10(c)示出M1、M2布线层。在图10中，在单元下部形成有晶体管P4、P6。而且，未形成虚设晶体管N23～N26。
具体而言，在单元下部形成有纳米线23b、23d。
纳米线23b与纳米线21a～21d沿X方向排列着形成。纳米线23d与纳米线21g～21j沿X方向排列着形成。也就是说，晶体管P4与晶体管N1～N4沿X方向排列着形成。晶体管P6与晶体管N7～N10沿X方向排列着形成。
纳米线23b、23d分别与纳米线23a、23c在俯视时重合。也就是说，晶体管P4、P6分别与晶体管P3、P5在俯视时重合。
在单元下部形成有沿X方向延伸的局部布线46a～46c。局部布线46a与焊盘24d相连。局部布线46b与焊盘24e相连。局部布线46c与焊盘24f相连。
在单元上部，局部布线41i与焊盘22s、24a和虚设焊盘27d相连。局部布线44a与焊盘24b相连。局部布线44b与焊盘24c相连。
局部布线46a通过接点56a与局部布线41i相连。局部布线46b通过接点56b与局部布线44a相连。局部布线46c通过接点56c与局部布线44b相连。
在本变形例中，相当于读出驱动晶体管RPD2的晶体管和相当于读出存取晶体管RPG2的晶体管分别层叠起来。并且，根据本变形例，能够得到与第二实施方式所涉及的双口SRAM单元相同的效果。
晶体管P4、P6分别与晶体管P3、P5在俯视时重合。也就是说，晶体管P4、P6分别与晶体管P3、P5层叠起来。这样一来，能够减小双口SRAM单元的面积。
在单元下部形成有晶体管N1～N4、N7～N10、P4、P6；在单元上部，形成有晶体管P1～P3、P5和虚设晶体管P21、P22、P25、P26。也就是说，因为在单元上部仅形成有P型FET，所以通过将形成在单元下部的晶体管的一部分置换为P型FET，能够实现上述构成。这样一来，能够抑制制造工艺的复杂化。
(变形例3)
图11是示出第二实施方式所涉及的双口SRAM单元的版图构造的另一例的俯视图。具体而言，图11(a)示出单元下部，图11(b)示出单元上部，图11(c)示出M1、M2布线层。在图11中，在单元上部形成有晶体管N2、N4、N8、N10；在单元下部，形成有晶体管P4、P6。而且，未形成虚设晶体管N23～N26、P21、P22、P25、P26。
具体而言，如图11(a)所示，在埋入式布线层形成有供给电压VDD的布线14。
在单元上部形成有纳米线21b、21d、21h、21j；在单元下部形成有纳米线23b、23d、26i、26j。
纳米线21b、21d与纳米线21m、23a沿X方向排列着形成。纳米线21h、21j与纳米线21n、23c沿X方向排列着形成。纳米线23b、26i与纳米线21a、21c沿X方向排列着形成。纳米线23d、26j与纳米线21g、21i沿X方向排列着形成。也就是说，晶体管N2、N4与晶体管P1、P3沿X方向排列着形成。晶体管N8、N10与晶体管P2、P5沿X方向排列着形成。晶体管P4和虚设晶体管N21与晶体管N1、N3沿X方向排列着形成。晶体管P6和虚设晶体管N22与晶体管N7、N9沿X方向排列着形成。
纳米线21b、21d、21h、21j、23a、23c分别与纳米线21a、21c、21g、21i、23b、23d在俯视时重合。纳米线21m、21n分别与纳米线26i、26j在俯视时重合。也就是说，晶体管N2、N4、N8、N10、P3、P5分别与晶体管N1、N3、N7、N9、P4、P6在俯视时重合。晶体管P1、P2分别与虚设晶体管N21、N22在俯视时重合。
在单元下部，形成有沿X方向延伸的局部布线47a～47c。局部布线47a与焊盘24d相连。局部布线47b与焊盘24e相连。局部布线47c与焊盘24f相连。在单元下部，局部布线41a与焊盘22a相连。局部布线41b与焊盘22b相连。局部布线41c与焊盘22c相连。局部布线41d与焊盘22g相连。局部布线41e与焊盘22h相连。局部布线41f与焊盘22i相连。
在单元上部，形成有沿X方向延伸的局部布线47d～47h。局部布线47d与焊盘22d相连。局部布线47e与焊盘22f相连。局部布线47f与焊盘22j相连。局部布线47g与焊盘22l相连。局部布线47h与焊盘24a相连。在单元上部，局部布线41i与焊盘22s相连。局部布线41j与焊盘22i、22t相连。局部布线41k与焊盘22e、22u相连。局部布线44a与焊盘24b相连。局部布线44b与焊盘24c相连。
局部布线47a通过接点57a与布线14相连，且通过接点57b与局部布线47h相连。局部布线47b通过接点57c与局部布线44a相连。局部布线47c通过接点57d与局部布线44b相连。局部布线47d通过接点57e与局部布线41a相连，且通过接点91d与布线73相连。局部布线47e通过接点57f与局部布线41c相连。局部布线47f通过接点57g与局部布线41d相连。局部布线47g通过接点57h与局部布线41f相连，且通过接点91c与布线72相连。
在本变形例中，相当于驱动晶体管PD1的晶体管、相当于驱动晶体管PD2的晶体管、相当于存取晶体管PG1的晶体管、相当于存取晶体管PG2的晶体管、相当于读出驱动晶体管RPD2的晶体管以及相当于读出存取晶体管RPG2的晶体管分别层叠起来。并且，根据本变形例，能够得到与第二实施方式所涉及的双口SRAM单元相同的效果。
晶体管N2、N4、N8、N10、P3、P5分别与晶体管N1、N3、N7、N9、P4、P6在俯视时重合。也就是说，晶体管N2、N4、N8、N10、P3、P5分别与晶体管N1、N3、N7、N9、P4、P6层叠起来。这样一来，能够减小双口SRAM单元的面积。因为各晶体管与其他晶体管层叠起来，所以一部分晶体管等不必除去。因此，能够抑制制造工艺的复杂化。
在单元下部形成有晶体管N1、N3、N7、N9、P4、P6和虚设晶体管N21、N22；在单元上部形成有晶体管N2、N4、N6、N8、P1、P2、P3、P5。也就是说，通过将形成在单元下部的N型FET的一部分置换为P型FET，且将形成在单元上部的P型FET的一部分置换为N型FET，能够实现上述构成。这样一来，能够抑制制造工艺的复杂化。
(变形例4)
图12是示出第二实施方式所涉及的双口SRAM单元的版图构造的另一例的俯视图。具体而言，图12(a)示出单元下部，图12(b)示出单元上部，图12(c)示出M1、M2布线层。在图12中，在单元上部，晶体管P3、P4、P5、P6沿X方向排列着形成。而且，未形成虚设晶体管N25、N26。
如图12(b)所示，在单元上部形成有纳米线23a～23d。纳米线23a～23d与纳米线21m、26a、26b沿X方向排列着形成。纳米线23a、23b、23c、23d分别与纳米线21c、21d、28a、28c在俯视时重合。
在单元下部，形成有纳米线26i、26j，且与纳米线21m、21n在俯视时重合。也就是说，晶体管P1、P2与虚设晶体管N21、N22在俯视时重合。
栅极布线35与栅极布线31、32沿X方向排列着形成。
如图12(b)所示，在纳米线23a～23d的附图下端，分别形成有均为掺杂P型半导体而形成的焊盘24g～24j。也就是说，在图12中，由纳米线23a、栅极布线32、焊盘24a、24g构成晶体管P3。由纳米线23b、栅极布线32、焊盘24d、24h构成晶体管P4。由纳米线23c、栅极布线35、焊盘24c、24i构成晶体管P5。由纳米线23d、栅极布线35、焊盘24f、24j构成晶体管P6。
也就是说，晶体管P3～P6分别与晶体管N3、N4和虚设晶体管N23、N24在俯视时重合。晶体管P3～P6与晶体管P1和虚设晶体管P21、P22沿X方向排列着形成。
局部布线41d与焊盘22g、22j和虚设焊盘29a、29d相连。局部布线41i与焊盘22s、24a、24d相连。局部布线44a与焊盘24g～24j相连。
在本变形例中，相当于读出驱动晶体管RPD2的晶体管与相当于驱动晶体管PD1的晶体管层叠起来。并且，相当于读出驱动晶体管RPD2的晶体管和相当于读出存取晶体管RPG2的晶体管沿X方向排列着形成。并且，根据本变形例，能够得到与第二实施方式所涉及的双口SRAM单元相同的效果。
晶体管P3、P4与晶体管N3、N4在俯视时重合。也就是说，晶体管P3、P4与晶体管N3、N4层叠起来。晶体管P3～P6沿X方向排列着形成。这样一来，能够减小双口SRAM单元的面积。
需要说明的是，在上述各实施方式和变形例中，各晶体管分别包括一条纳米线，但晶体管的一部分或全部也可以包括多条纳米线。在此情况下，可以俯视时沿X方向设置多条纳米线，也可以沿Z方向设置多条纳米线。还可以沿X方向和Z方向这两个方向设置多条纳米线。此外，在单元的上部和下部，晶体管所包括的纳米线的条数可以不同。
在上述各实施方式中，纳米线的剖面形状为近似正方形，但不限于此。例如，也可以是圆形或长方形。
在上述各实施方式中，举出纳米线FET作为立体构造晶体管之例进行了说明，但不限于此。例如，形成在各单元的下部的晶体管也可以是鳍式晶体管。
-产业实用性-
在本公开中，既能够实现使用CFE的双口SRAM单元，又能够减小双口SRAM单元的面积。
-符号说明-
11、12、13、14 电源布线
21a～21u、23a～23d 纳米线
22a～22v、24a～24j 焊盘
72～77、81、82 布线
N1～N12、P1～P6 晶体管
PU1、PU2 负载晶体管
PD1、PD2 驱动晶体管
PG1、PG2 存取晶体管
RPD1、RPD2 读出驱动晶体管
RPG1、RPG2 读出存取晶体管
WBL、WBLB 写入位线
RBL 读出位线
WWL 写入字线
RWL、NRWL 读出字线。

Claims (16)

1.一种半导体存储装置，包括双口SRAM单元，其特征在于：
所述双口SRAM单元包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管以及第八晶体管，
在所述第一晶体管中，一节点与供给第一电压的第一电源相连，另一节点与第一节点相连，栅极与第二节点相连，
在所述第二晶体管中，一节点与所述第一电源相连，另一节点与所述第二节点相连，栅极与所述第一节点相连，
在所述第三晶体管中，一节点与所述第一节点相连，另一节点与供给第二电压的第二电源相连，所述第二电压与所述第一电压不同，栅极与所述第二节点相连，
在所述第四晶体管中，一节点与所述第二节点相连，另一节点与所述第二电源相连，栅极与所述第一节点相连，
在所述第五晶体管中，一节点与第一写入位线相连，另一节点与所述第一节点相连，栅极与写入字线相连，
在所述第六晶体管中，一节点与第二写入位线相连，所述第二写入位线与所述第一写入位线构成互补位线对，另一节点与所述第二节点相连，栅极与所述写入字线相连，
在所述第七晶体管中，一节点与所述第二电源相连，栅极与所述第二节点相连，
在所述第八晶体管中，一节点与所述第七晶体管中的另一节点相连，另一节点与读出位线相连，栅极与读出字线相连，
所述第三晶体管到所述第六晶体管分别由形成在第一层的第一导电型的立体构造晶体管构成，
所述第一晶体管、所述第二晶体管分别由形成在第二层的第二导电型的立体构造晶体管构成，所述第二层与所述第一层不同，所述第二导电型与所述第一导电型不同，且所述第一晶体管、所述第二晶体管的至少一部分分别与所述第三晶体管、所述第四晶体管在俯视时重合，
所述第七晶体管、所述第八晶体管分别包括形成在所述第一层的所述第一导电型的立体构造晶体管，且沿所述第一晶体管到所述第八晶体管的沟道部延伸的方向即第一方向排列着形成。
2.根据权利要求1所述的半导体存储装置，其特征在于：
所述第三晶体管到所述第八晶体管由并联的多个立体构造晶体管构成。
3.根据权利要求1所述的半导体存储装置，其特征在于：
所述第三晶体管、所述第五晶体管沿所述第一方向排列着形成，
所述第四晶体管、所述第六晶体管沿所述第一方向排列着形成。
4.根据权利要求1所述的半导体存储装置，其特征在于：
所述第三晶体管、所述第六晶体管、所述第七晶体管沿与所述第一方向垂直的第二方向排列着形成，
所述第四晶体管、所述第五晶体管、所述第八晶体管沿所述第二方向排列着形成。
5.根据权利要求1所述的半导体存储装置，其特征在于：
所述第二层在深度方向上位于比所述第一层高的位置。
6.根据权利要求1所述的半导体存储装置，其特征在于：
所述第七晶体管、所述第八晶体管分别包括第一立体构造晶体管和第二立体构造晶体管，
所述第一立体构造晶体管形成在所述第一层，
所述第二立体构造晶体管以至少一部分与所述第一立体构造晶体管在俯视时重合的方式形成在所述第二层。
7.一种半导体存储装置，包括双口SRAM单元，其特征在于：
所述双口SRAM单元包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管以及第八晶体管，
在所述第一晶体管中，一节点与供给第一电压的第一电源相连，另一节点与第一节点相连，栅极与第二节点相连，
在所述第二晶体管中，一节点与所述第一电源相连，另一节点与所述第二节点相连，栅极与所述第一节点相连，
在所述第三晶体管中，一节点与所述第一节点相连，另一节点与供给第二电压的第二电源相连，所述第二电压与所述第一电压不同，栅极与所述第二节点相连，
在所述第四晶体管中，一节点与所述第二节点相连，另一节点与所述第二电源相连，栅极与所述第一节点相连，
在所述第五晶体管中，一节点与第一写入位线相连，另一节点与所述第一节点相连，栅极与写入字线相连，
在所述第六晶体管中，一节点与第二写入位线相连，所述第二写入位线与所述第一写入位线构成互补位线对，另一节点与所述第二节点相连，栅极与所述写入字线相连，
在所述第七晶体管中，一节点与所述第一电源相连，栅极与所述第二节点相连，
在所述第八晶体管中，一节点与所述第七晶体管中的另一节点相连，另一节点与读出位线相连，栅极与读出字线相连，
所述第三晶体管到所述第六晶体管分别由形成在第一层的第一导电型的立体构造晶体管构成，
所述第一晶体管、所述第二晶体管分别由形成在第二层的第二导电型的立体构造晶体管构成，所述第二层与所述第一层不同，所述第二导电型与所述第一导电型不同，且所述第一晶体管、所述第二晶体管的至少一部分分别与所述第三晶体管、所述第四晶体管在俯视时重合，
所述第七晶体管、所述第八晶体管分别包括形成在所述第二层的所述第二导电型的立体构造晶体管，且沿所述第一晶体管到所述第八晶体管的沟道部延伸的方向即第一方向排列着形成。
8.根据权利要求7所述的半导体存储装置，其特征在于：
所述第三晶体管到所述第八晶体管由并联的多个立体构造晶体管构成。
9.根据权利要求7所述的半导体存储装置，其特征在于：
所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管分别与所述第七晶体管、所述第八晶体管、所述第六晶体管、所述第五晶体管沿与所述第一方向垂直的第二方向排列着形成。
10.根据权利要求7所述的半导体存储装置，其特征在于：
所述第三晶体管、所述第五晶体管沿所述第一方向排列着形成，
所述第四晶体管、所述第六晶体管沿所述第一方向排列着形成。
11.根据权利要求7所述的半导体存储装置，其特征在于：
所述第二层在深度方向上位于比所述第一层高的位置。
12.根据权利要求7所述的半导体存储装置，其特征在于：
所述第七晶体管、所述第八晶体管分别包括第一立体构造晶体管和第二立体构造晶体管，
所述第一立体构造晶体管形成在所述第一层，
所述第二立体构造晶体管以至少一部分与所述第一立体构造晶体管在俯视时重合的方式形成在所述第二层。
13.一种半导体存储装置，包括双口SRAM单元，其特征在于：
所述双口SRAM单元包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管以及第八晶体管，
在所述第一晶体管中，一节点与供给第一电压的第一电源相连，另一节点与第一节点相连，栅极与第二节点相连，
在所述第二晶体管中，一节点与所述第一电源相连，另一节点与所述第二节点相连，栅极与所述第一节点相连，
在所述第三晶体管中，一节点与所述第一节点相连，另一节点与供给第二电压的第二电源相连，所述第二电压与所述第一电压不同，栅极与所述第二节点相连，
在所述第四晶体管中，一节点与所述第二节点相连，另一节点与所述第二电源相连，栅极与所述第一节点相连，
在所述第五晶体管中，一节点与第一写入位线相连，另一节点与所述第一节点相连，栅极与写入字线相连，
在所述第六晶体管中，一节点与第二写入位线相连，所述第二写入位线与所述第一写入位线构成互补位线对，另一节点与所述第二节点相连，栅极与所述写入字线相连，
在所述第七晶体管中，一节点与所述第一电源或所述第二电源相连，栅极与所述第二节点相连，
在所述第八晶体管中，一节点与所述第七晶体管中的另一节点相连，另一节点与读出位线相连，栅极与读出字线相连，
所述第三晶体管到所述第六晶体管分别包括第一立体构造晶体管和第二立体构造晶体管，
所述第一立体构造晶体管是形成在第一层的第一导电型的立体构造晶体管，
所述第二立体构造晶体管是以至少一部分与所述第一立体构造晶体管在俯视时重合的方式形成在与所述第一层不同的第二层的所述第一导电型的立体构造晶体管，
所述第一晶体管、所述第二晶体管分别包括形成在所述第二层的与所述第一导电型不同的第二导电型的立体构造晶体管，
所述第七晶体管、所述第八晶体管分别包括第三立体构造晶体管和第四立体构造晶体管，
所述第三立体构造晶体管是形成在所述第一层的所述第一导电型的立体构造晶体管或所述第二导电型的立体构造晶体管，
所述第四立体构造晶体管是以至少一部分与所述第三立体构造晶体管在俯视时重合的方式形成在所述第二层的导电型与所述第三立体构造晶体管相同的立体构造晶体管。
14.根据权利要求13所述的半导体存储装置，其特征在于：
所述第三晶体管、所述第五晶体管沿所述第一晶体管到所述第八晶体管的沟道部延伸的方向即第一方向排列着形成，
所述第四晶体管、所述第六晶体管沿所述第一方向排列着形成，
所述第七晶体管、所述第八晶体管沿所述第一方向排列着形成。
15.根据权利要求13所述的半导体存储装置，其特征在于：
所述第一晶体管、所述第三晶体管、所述第六晶体管、所述第七晶体管沿第二方向排列着形成，所述第二方向与所述第一晶体管到所述第八晶体管的沟道部延伸的方向即第一方向垂直，
所述第二晶体管、所述第四晶体管、所述第五晶体管、所述第八晶体管沿所述第二方向排列着形成。
16.一种半导体存储装置，包括双口SRAM单元，其特征在于：
所述双口SRAM单元包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管以及第八晶体管，
在所述第一晶体管中，一节点与供给第一电压的第一电源相连，另一节点与第一节点相连，栅极与第二节点相连，
在所述第二晶体管中，一节点与所述第一电源相连，另一节点与所述第二节点相连，栅极与所述第一节点相连，
在所述第三晶体管中，一节点与所述第一节点相连，另一节点与供给第二电压的第二电源相连，所述第二电压与所述第一电压不同，栅极与所述第二节点相连，
在所述第四晶体管中，一节点与所述第二节点相连，另一节点与所述第二电源相连，栅极与所述第一节点相连，
在所述第五晶体管中，一节点与第一写入位线相连，另一节点与所述第一节点相连，栅极与写入字线相连，
在所述第六晶体管中，一节点与第二写入位线相连，所述第二写入位线与所述第一写入位线构成互补位线对，另一节点与所述第二节点相连，栅极与所述写入字线相连，
在所述第七晶体管中，一节点与所述第一电源相连，栅极与所述第二节点相连，
在所述第八晶体管中，一节点与所述第七晶体管中的另一节点相连，另一节点与读出位线相连，栅极与读出字线相连，
所述第三晶体管到所述第六晶体管分别由形成在第一层的第一导电型的立体构造晶体管构成，
所述第一晶体管、所述第二晶体管分别包括形成在第二层的第二导电型的立体构造晶体管，所述第二层与所述第一层不同，所述第二导电型与所述第一导电型不同，
所述第七晶体管包括形成在所述第二层的所述第二导电型的立体构造晶体管，且至少一部分与所述第三晶体管在俯视时重合，
所述第八晶体管包括形成在所述第二层的所述第二导电型的立体构造晶体管，且与所述第七晶体管沿第二方向排列着形成，所述第二方向是与所述第一晶体管到所述第八晶体管的沟道部延伸的方向即第一方向垂直的方向。
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