WO2020246344A1 - 半導体記憶装置 - Google Patents

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WO2020246344A1
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transistor
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gate
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真一 森脇
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株式会社ソシオネクスト
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    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Definitions

  • the present disclosure relates to a semiconductor storage device including a three-dimensional structure transistor, and particularly to a layout structure of a 2-port SRAM (Static Random Access Memory) cell using a three-dimensional structure transistor.
  • a 2-port SRAM Static Random Access Memory
  • SRAM is widely used in semiconductor integrated circuits.
  • a SRAM a 2-port SRAM provided with two ports for reading and writing data is known (for example, Patent Document 1).
  • the transistor which is a basic component of LSI, has realized improvement of integration degree, reduction of operating voltage, and improvement of operating speed by reducing (scaling) the gate length.
  • off-current due to excessive scaling and the resulting significant increase in power consumption have become problems.
  • three-dimensional structure transistors in which the transistor structure is changed from the conventional planar type to the three-dimensional type are being actively studied.
  • Non-Patent Documents 1 and 2 as new devices, a three-dimensional structure device in which a P-type FET and an N-type FET having a three-dimensional structure are laminated in a direction perpendicular to a substrate, and an SRAM cell using the same (hereinafter, simply referred to as a cell). Is disclosed.
  • a three-dimensional structure device in which a three-dimensional structure P-type FET and an N-type FET are laminated in a direction perpendicular to a substrate is referred to as a CFET (Complementary FET), following the description of Non-Patent Document 1. To do. Further, the direction perpendicular to the substrate is called the depth direction.
  • CFET Complementary FET
  • a semiconductor storage device including a 2-port SRAM cell, in which one node supplies a first voltage to a first power source and the other node is a first node.
  • a first transistor having a gate connected to a second node, one node connected to the first power supply, the other node connected to the second node, and a second node connected to the first node.
  • a transistor, a third transistor having a gate connected to the first node, a second power supply to which one node supplies a second voltage different from the first voltage, and a third transistor having a gate connected to the second node.
  • a fourth transistor with one node connected to the second node, the other node connected to the second power supply, a gate connected to the first node, one node to the first bit line, and the other node to the first bit line.
  • the first node has a fifth transistor whose gate is connected to the first word line, and one node has the second bit line forming the first bit line and the first complementary bit line pair, and the other node. Is connected to the second node, the gate is connected to the first word line, one node is connected to the third bit line, the other node is connected to the first node, and the gate is the second word line.
  • the 7th transistor connected to the above, one node to the 4th bit line forming the 3rd bit line and the 2nd complementary bit line pair, the other node to the 2nd node, and the gate to the 2nd It includes an eighth transistor connected to each word line.
  • the third and fourth transistors are a first three-dimensional structure transistor, which is a first conductive type three-dimensional structure transistor formed in the first layer, and the second layer formed in a second layer different from the first layer, respectively. It is composed of a second three-dimensional structure transistor, which is a first conductive type three-dimensional structure transistor.
  • the first transistor is composed of a second conductive type three-dimensional structure transistor formed in the second layer, which is different from the first conductive type.
  • the second transistor is composed of the second conductive type three-dimensional structure transistor formed in the first layer.
  • the fifth to eighth transistors include the first conductive type three-dimensional structure transistor formed in at least one of the first and second layers, respectively.
  • a 2-port SRAM circuit is configured by the 1st to 8th transistors. Further, the third and fourth transistors are composed of a first conductive type three-dimensional structure transistor formed in the first layer and a first conductive type three-dimensional structure transistor formed in the second layer, respectively.
  • the first transistor is composed of a second conductive type three-dimensional structure transistor formed in the second layer.
  • the second transistor is composed of a second conductive type three-dimensional structure transistor formed in the first layer.
  • Each of the fifth to eighth transistors includes a first conductive type three-dimensional structure transistor formed in at least one of the first layer and the second layer. That is, the first to eighth transistors constituting the 2-port SRAM circuit are each composed of three-dimensional structure transistors.
  • the semiconductor storage device includes a 2-port SRAM cell, in which one node supplies a first voltage to a first power source and the other node is a first node.
  • a first transistor having a gate connected to a second node, one node connected to the first power supply, the other node connected to the second node, and a second node connected to the first node.
  • a transistor, a third transistor having a gate connected to the first node, a second power supply to which one node supplies a second voltage different from the first voltage, and a third transistor having a gate connected to the second node.
  • a fourth transistor with one node connected to the second node, the other node connected to the second power supply, a gate connected to the first node, one node to the first bit line, and the other node to the first bit line.
  • the first node has a fifth transistor whose gate is connected to the first word line, and one node has the second bit line forming the first bit line and the first complementary bit line pair, and the other node. Is connected to the second node, the gate is connected to the first word line, one node is connected to the third bit line, the other node is connected to the first node, and the gate is the second word line.
  • the 7th transistor connected to the above, one node to the 4th bit line forming the 3rd bit line and the 2nd complementary bit line pair, the other node to the 2nd node, and the gate to the 2nd It includes an eighth transistor connected to each word line.
  • the third and fourth transistors are a first three-dimensional structure transistor, which is a first conductive type three-dimensional structure transistor formed in the first layer, and the second layer formed in a second layer different from the first layer, respectively. It is composed of a second three-dimensional structure transistor, which is a first conductive type three-dimensional structure transistor.
  • the first and second transistors are each composed of a second conductive type three-dimensional structure transistor formed in the second layer, which is different from the first conductive type.
  • the fifth to eighth transistors include the first conductive type three-dimensional structure transistor formed in at least one of the first and second layers, respectively.
  • a 2-port SRAM circuit is configured by the 1st to 8th transistors. Further, the third and fourth transistors are composed of a first conductive type three-dimensional structure transistor formed in the first layer and a first conductive type three-dimensional structure transistor formed in the second layer, respectively. The first and second transistors are each composed of a second conductive three-dimensional structure transistor formed in the second layer. Each of the fifth to eighth transistors includes a first conductive type three-dimensional structure transistor formed in at least one of the first layer and the second layer. That is, the first to eighth transistors constituting the 2-port SRAM circuit are each composed of three-dimensional structure transistors. As a result, a 2-port SRAM cell using a CFET can be realized.
  • the semiconductor storage device includes a 2-port SRAM cell, in which one node supplies a first voltage to a first power source and the other node is a first node.
  • a first transistor having a gate connected to a second node, one node connected to the first power supply, the other node connected to the second node, and a second node connected to the first node.
  • a fourth transistor with one node connected to the second node, the other node connected to the second power supply, a gate connected to the first node, one node to the first bit line, and the other node to the first bit line.
  • the first node has a fifth transistor whose gate is connected to the first word line, and one node has the second bit line forming the first bit line and the first complementary bit line pair, and the other node. Is connected to the second node, the gate is connected to the first word line, one node is connected to the third bit line, the other node is connected to the first node, and the gate is the second word line.
  • the 7th transistor connected to the above, one node to the 4th bit line forming the 3rd bit line and the 2nd complementary bit line pair, the other node to the 2nd node, and the gate to the 2nd It includes an eighth transistor connected to each word line.
  • the third and fourth transistors are each composed of a plurality of first three-dimensional structure transistors, which are a plurality of first conductive type three-dimensional structure transistors formed in the first layer.
  • the plurality of first three-dimensional structure transistors are formed side by side in a second direction perpendicular to the first direction, which is the direction in which the channel portions of the first to eighth transistors extend.
  • the first and second transistors each include a second conductive type three-dimensional structure transistor different from the first conductive type formed in a second layer different from the first layer, and at least a part thereof is said to be the first. It overlaps with the 3rd and 4th transistors in plan view.
  • the fifth to eighth transistors include the first conductive type three-dimensional structure transistor formed in at least one of the first and second layers, respectively.
  • a 2-port SRAM circuit is configured by the 1st to 8th transistors.
  • the third and fourth transistors are each composed of a plurality of first conductive three-dimensional structure transistors formed in the first layer and arranged side by side in the second direction.
  • the first and second transistors are each composed of a second conductive three-dimensional structure transistor formed in the second layer.
  • Each of the fifth to eighth transistors includes a first conductive type three-dimensional structure transistor formed in at least one of the first layer and the second layer. That is, the first to eighth transistors constituting the 2-port SRAM circuit are each composed of three-dimensional structure transistors.
  • the first and second transistors overlaps with the third and fourth transistors in a plan view, respectively. That is, the first and second transistors are laminated with the third and fourth transistors, respectively. As a result, the area of the 2-port SRAM cell can be reduced.
  • a 2-port SRAM cell using a CFET can be realized, and the area of the 2-port SRAM cell can be reduced.
  • the semiconductor storage device includes the first and second two-port SRAM cells, and one of the first and second two-port SRAM cells has a first voltage, respectively.
  • the first transistor to which the other node is connected to the first node and the gate to the second node to the first power supply to be supplied, one node to the first power supply, and the other node to the second node.
  • the gate is connected to the second transistor whose gate is connected to the first node, and to the second power source where one node supplies the first node and the other node supplies a second voltage different from the first voltage.
  • a seventh transistor with a node connected to the first node and a gate connected to the second word line, and one node to the fourth bit line forming the third bit line and the second complementary bit line pair, and the other.
  • Node is provided with the second node
  • the gate is provided with an eighth transistor connected to the second word line.
  • the first and second two-port SRAM cells are arranged adjacent to a second direction perpendicular to the first direction, which is the direction in which the channel portion of the first to eighth transistors extends.
  • the third and fourth transistors each include a first conductive three-dimensional structure transistor formed in the first layer, and the first transistor is a respective transistor.
  • a second conductive type three-dimensional structure transistor different from the first conductive type formed in a second layer different from the first layer is included, and the second transistor is formed in at least one of the first and second layers, respectively.
  • the second conductive type three-dimensional structure transistor formed is included, and the fifth to eighth transistors are the first conductive type three-dimensional structure transistors formed on at least one of the first and second layers, respectively. Including. At least a part of the fifth and seventh transistors in the first two-port SRAM cell overlaps with the sixth and eighth transistors in the second two-port SRAM cell in a plan view, respectively.
  • the first to eighth transistors provided in the first and second two-port SRAM cells respectively constitute a two-port SRAM circuit in the first and second two-port SRAM cells, respectively.
  • the third and fourth transistors each include a first conductive type three-dimensional structure transistor formed in the first layer.
  • Each of the first transistors includes a second conductive type three-dimensional structure transistor formed in the second layer.
  • the second transistor includes a second conductive three-dimensional structure transistor formed on at least one of the first and second layers, respectively.
  • the fifth to eighth transistors include a first conductive type three-dimensional structure transistor formed on at least one of the first and second layers, respectively. That is, the first to eighth transistors constituting the 2-port SRAM circuit are each composed of three-dimensional structure transistors. As a result, a 2-port SRAM cell using a CFET can be realized.
  • first and second 2-port SRAM cells are arranged adjacent to each other in the second direction, and at least a part of the fifth and seventh transistors in the first two-port SRAM cell is the second. It overlaps the 6th and 8th transistors in the 2-port SRAM cell in plan view. That is, the fifth and seventh transistors in the first two-port SRAM cell are stacked with the sixth and eighth transistors in the second two-port SRAM cell. As a result, the area of the 2-port SRAM cell can be reduced.
  • a 2-port SRAM cell using a CFET can be realized, and the area of the 2-port SRAM cell can be reduced.
  • a 2-port SRAM cell using a CFET can be realized.
  • FIG. 5 is a plan view showing another example of the layout structure of the 2-port SRAM cell according to the first embodiment.
  • FIG. 5 is a plan view showing another example of the layout structure of the 2-port SRAM cell according to the first embodiment.
  • FIG. 5 is a plan view showing another example of the layout structure of the 2-port SRAM cell according to the first embodiment.
  • FIG. 5 is a plan view showing another example of the layout structure of the 2-port SRAM cell according to the first embodiment.
  • FIG. 5 is a plan view showing another example of the layout structure of the 2-port SRAM cell according to the first embodiment.
  • FIG. 5 is a plan view showing another example of the layout structure of the 2-port SRAM cell according to the first embodiment.
  • FIG. 5 is a plan view showing another example of the layout structure of the 2-port SRAM cell according to the first embodiment.
  • the plan view which shows the example of the layout structure of the 2-port SRAM cell which concerns on 2nd Embodiment.
  • FIG. 5 is a plan view showing another example of the layout structure of the 2-port SRAM cell according to the second embodiment.
  • FIG. 5 is a plan view showing another example of the layout structure of the 2-port SRAM cell according to the second embodiment.
  • FIG. 5 is a plan view showing another example of the layout structure of the 2-port SRAM cell according to the second embodiment.
  • FIG. 5 is a plan view showing another example of the layout structure of the 2-port SRAM cell according to the second embodiment.
  • FIG. 5 is a plan view showing another example of the layout structure of the 2-port SRAM cell according to the second embodiment.
  • FIG. 5 is a plan view showing another example of the layout structure of the 2-port SRAM cell according to the second embodiment.
  • FIG. 5 is a plan view showing another example of the layout structure of the 2-port SRAM cell according to the second embodiment.
  • FIG. 5 is a plan view showing another example of the layout structure of the 2-port SRAM cell according to the second embodiment.
  • FIG. 5 is a plan view showing another example of the layout structure of the 2-port SRAM cell according to the second embodiment.
  • FIG. 5 is a plan view showing another example of the layout structure of the 2-port SRAM cell according to the second embodiment.
  • FIG. 5 is a cross-sectional view showing the structure of a semiconductor device provided with a CFET.
  • FIG. 5 is a cross-sectional view showing the structure of a semiconductor device provided with a CFET.
  • FIG. 5 is a cross-sectional view showing the structure of a semiconductor device provided with a CFET.
  • FIG. 5 is a cross-sectional view showing the structure of a
  • the semiconductor storage device comprises a plurality of SRAM cells (in the present specification, as appropriate, simply referred to as cells), and at least a part of the plurality of SRAM cells is a CFET, that is, a three-dimensional structure. It is assumed that a three-dimensional structure device in which P-type FETs and N-type FETs are laminated in a direction perpendicular to a substrate is provided.
  • FIGS. 17 to 20 are views showing the structure of a semiconductor device provided with a CFET
  • FIG. 17 is a sectional view in the X direction
  • FIG. 18 is a sectional view of a gate portion in the Y direction
  • FIG. 19 is a source / drain in the Y direction.
  • a cross-sectional view of the portion, FIG. 20 is a plan view.
  • the X direction is the direction in which the nanowires extend
  • the Y direction is the direction in which the gate extends
  • the Z direction is the direction perpendicular to the substrate surface.
  • FIGS. 17 to 20 are schematic views, and the dimensions and positions of the respective parts are not necessarily consistent.
  • an element separation region 302 is formed on the surface of a semiconductor substrate 301 such as a silicon (Si) substrate, and the element active region 30a is defined by the element separation region 302.
  • a semiconductor substrate 301 such as a silicon (Si) substrate
  • the element active region 30a is defined by the element separation region 302.
  • an N-type FET is formed on the P-type FET.
  • a laminated transistor structure 390a is formed on the semiconductor substrate 301.
  • the laminated transistor structure 390a includes a gate structure 391 formed on the semiconductor substrate 301.
  • the gate structure 391 includes a gate electrode 356, a plurality of nanowires 358, a gate insulating film 355, and an insulating film 357.
  • the gate electrode 356 extends in the Y direction and rises in the Z direction.
  • the nanowires 358 penetrate the gate electrode 356 in the X direction and are arranged in the Y and Z directions.
  • the gate insulating film 355 is formed between the gate electrode 356 and the nanowire 358.
  • the gate electrode 356 and the gate insulating film 355 are formed at positions recessed from both ends of the nanowire 358 in the X direction, and the insulating film 357 is formed at the recessed portions.
  • Insulating films 316 are formed on the semiconductor substrate 301 on both sides of the insulating film 357.
  • Reference numerals 321 and 322 are interlayer insulating films.
  • the gate electrode 356 is connected to the upper layer wiring by the via 385 provided in the opening 375.
  • titanium, titanium nitride, polycrystalline silicon, or the like can be used for the gate electrode 356.
  • a high dielectric constant material such as hafnium oxide, aluminum oxide, or oxides of hafnium and aluminum can be used for the gate insulating film 355.
  • silicon or the like can be used for the nanowire 358.
  • silicon oxide, silicon nitride, or the like can be used for the insulating film 316 and the insulating film 357.
  • the number of nanowires 358 arranged in the Z direction is 4, and in the element active region 30a, a P-type semiconductor layer 331p is formed at each end of the two nanowires 358 on the semiconductor substrate 301 side. ..
  • Two local wirings 386 in contact with the P-type semiconductor layer 331p are formed so as to sandwich the gate structure 391 in the X direction.
  • an N-type semiconductor layer 341n is formed at each end of the two nanowires 358 on the side separated from the semiconductor substrate 101.
  • Two local wirings 388 in contact with the N-type semiconductor layer 341n are formed so as to sandwich the gate structure 391 in the X direction.
  • An insulating film 332 is formed between the local wiring 386 and the local wiring 388.
  • An insulating film 389 is formed on the local wiring 388.
  • the P-type semiconductor layer 331p is a P-type SiGe layer
  • the N-type semiconductor layer 341n is an n-type Si layer.
  • silicon oxide, silicon nitride, or the like can be used for the insulating film 332.
  • the local wiring 388 is connected to the embedded wiring 3101 via the via 3071.
  • the local wiring 386 is connected to the embedded wiring 3102 via the via 3072.
  • the laminated transistor structure 390a has a P-type FET including a gate electrode 356, nanowires 358, a gate insulating film 355, and a P-type semiconductor layer 331p.
  • a P-type FET including a gate electrode 356, nanowires 358, a gate insulating film 355, and a P-type semiconductor layer 331p.
  • one P-type semiconductor layer 331p functions as a source region
  • the other P-type semiconductor layer 331p functions as a drain region
  • nanowire 358 functions as a channel.
  • the laminated transistor structure 390a also has an N-type FET including a gate electrode 356, nanowires 358, a gate insulating film 355, and an N-type semiconductor layer 341n.
  • one N-type semiconductor layer 341n functions as a source region
  • the other N-type semiconductor layer 341n functions as a drain region
  • nanowire 358 functions as a channel.
  • wiring between transistors is performed by vias and metal wiring, but these can be realized by a known wiring process.
  • the number of nanowires in the P-type FET and the N-type FET is assumed to be four in the Y direction and two in the Z direction, respectively, for a total of eight, but the number of nanowires is limited to this. It is not something that can be done. Further, the number of nanowires of the P-type FET and the N-type FET may be different.
  • the semiconductor layer portion formed at both ends of the nanowire and forming the terminal serving as the source or drain of the transistor is referred to as a "pad".
  • the P-type semiconductor layer 331p and the N-type semiconductor layer 341n correspond to pads.
  • each insulating film and the like may be omitted.
  • the nanowires and the pads on both sides thereof may be described in a simplified linear shape.
  • expressions such as "same size” and the like that mean that the sizes and the like are the same include a range of manufacturing variation.
  • the source and drain of the transistor are appropriately referred to as "nodes" of the transistor. That is, one node of the transistor refers to the source or drain of the transistor, and both nodes of the transistor refer to the source and drain of the transistor.
  • the P-type FET and the N-type FET are basically laminated, but in some cases, the P-type FET or the N-type FET is formed only in the upper layer (or lower layer). ..
  • the forming method for example, after forming the upper layer (or lower layer) device, the upper layer (or lower layer) device is partially removed (for example, the removal of the pad portion or the removal of the gate wiring and the pad portion). As a result, a P-type FET or an N-type FET can be formed only in the upper layer (or lower layer).
  • the pad portion of the upper layer (or lower layer) device is formed by epitaxial growth, the upper layer (or lower layer) is partially non-formed, so that the P-type FET or the N-type FET is provided only in the upper layer (or lower layer). Can be formed.
  • a P-type FET and an N-type FET are basically laminated, but in some cases, the same conductive type FET (P-type FET or N-type FET) is formed in the upper layer and the lower layer. Are laminated. That is, different conductive FETs may be formed in at least one of the upper layer and the lower layer.
  • P-type FET or N-type FET conductive type FET
  • different conductive FETs may be formed in at least one of the upper layer and the lower layer.
  • VDD voltage or the power supply itself.
  • FIGS. 1 (a), (b) and 2 (c) are plan views
  • FIGS. (B) and (c) are cross-sectional views in the horizontal direction in a plan view.
  • FIG. 1A shows a portion including a three-dimensional structure transistor formed in the lower part, that is, a side close to the substrate
  • FIG. 1B shows a three-dimensional structure formed in the upper part, that is, a side far from the substrate.
  • FIG. 1 (c) shows M1 and M2 layers which are metal wiring layers.
  • FIG. 2A is a cross section of X1-X1'
  • FIG. 2B is a cross section of X2-X2'
  • FIG. 2C is a cross section of X3-X3'.
  • FIG. 3 is a circuit diagram showing the configuration of the 2-port SRAM cell according to the first embodiment.
  • the 2-port SRAM cell according to the present embodiment includes a 2-port SRAM circuit composed of load transistors PU1 and PU2, drive transistors PD1 and PD2, and access transistors PG1 to PG4. ing.
  • the load transistors PU1 and PU2 are P-type FETs
  • the drive transistors PD1 and PD2 and the access transistors PG1 to PG4 are N-type FETs.
  • the load transistor PU1 is provided between the power supply VDD and the first node NA, and the drive transistor PD1 is provided between the first node NA and the power supply VSS.
  • the gate of the load transistor PU1 and the drive transistor PD1 is connected to the second node NB, and constitutes the inverter INV1.
  • the load transistor PU2 is provided between the power supply VDD and the second node NB, and the drive transistor PD2 is provided between the second node NB and the power supply VSS.
  • the gate of the load transistor PU2 and the drive transistor PD2 is connected to the first node NA, and constitutes an inverter INV2. That is, the output of one inverter is connected to the input of the other inverter, thereby forming a latch.
  • the access transistor PG1 is provided between the first bit line BLA and the first node NA, and the gate is connected to the first word line WLA.
  • the access transistor PG2 is provided between the second bit line BLAX and the second node NB, and the gate is connected to the first word line WLA.
  • the access transistor PG3 is provided between the third bit line BLB and the first node NA, and the gate is connected to the second word line WLB.
  • the access transistor PG4 is provided between the 4th bit line BLBX and the 2nd node NB, and the gate is connected to the 2nd word line WLB.
  • the first and second bit lines BLA and BLAX form a first complementary bit line pair
  • the third and fourth bit lines BLB and BLBX form a second complementary bit line pair.
  • the first and second bit lines BLA and BLAX constituting the first complementary bit line pair are driven to high level and low level, respectively, and the first word line WLA is driven to high level
  • the high level is written to the first node NA and the low level is written to the second node NB.
  • the first and second bit lines BLA and BLAX are driven to low level and high level, respectively, and the first word line WLA is driven to high level
  • the low level is written to the first node NA and the second node.
  • High level is written to NB.
  • the latch state is determined and the first and second nodes NA and NB are set. The written data is retained.
  • the first and second bit lines BLA and BLAX are precharged to a high level in advance and the first word line WLA is driven to a high level
  • the data written to the first and second nodes NA and NB is displayed. Since the states of the first and second bit lines BLA and BLAX are determined accordingly, data can be read from the SRAM cell. Specifically, if the first node NA is at a high level and the second node NB is at a low level, the first bit line BLA holds the high level and the second bit line BLAX is discharged to the low level. On the other hand, if the first node NA is at a low level and the second node NB is at a high level, the first bit line BLA is discharged to the low level and the second bit line BLAX holds the high level.
  • the third and fourth bit lines BLB and BLBX constituting the second complementary bit line pair are driven to the high level and the low level, respectively, and the second word line WLB is driven to the high level, the first node NA is reached.
  • the high level is written and the low level is written to the second node NB.
  • the 3rd and 4th bit lines BLB and BLBX are driven to low level and high level, respectively, and the 2nd word line WLB is driven to high level
  • the low level is written to the 1st node NA and the 2nd node.
  • the high level is written to NB.
  • the latch state is determined and the first and second nodes NA and NB are set. The written data is retained.
  • the 3rd and 4th bit lines BLB and BLBX are precharged to a high level in advance and the 2nd word line WLB is driven to a high level
  • the data written to the 1st and 2nd nodes NA and NB is displayed. Since the states of the third and fourth bit lines BLB and BLBX are determined accordingly, data can be read from the SRAM cell. Specifically, if the first node NA is at a high level and the second node NB is at a low level, the third bit line BLB holds the high level and the fourth bit line BLBX is discharged to the low level. On the other hand, if the first node NA is low level and the second node NB is high level, the third bit line BLB is discharged to the low level and the fourth bit line BLBX holds the high level.
  • the 2-port SRAM cell controls the first and second bit line BLA, BLAX, and the first word line WLA to write data to the SRAM cell, retain data, and the SRAM cell. It has a function to read data from. Further, the 2-port SRAM cell has a function of writing data to the SRAM cell, holding data, and reading data from the SRAM cell by controlling the 3rd and 4th bit lines BLB, BLBX, and the 2nd word line WLB. Has.
  • the horizontal direction of the drawing is the X direction
  • the vertical direction of the drawing is the Y direction
  • the direction perpendicular to the substrate surface is the Z direction.
  • the solid line running vertically and horizontally in the plan view of FIG. 1 and the like and the solid line running vertically and horizontally in the cross-sectional view of FIG. 2 and the like indicate a grid used for arranging parts at the time of design.
  • the grids are evenly spaced in the X direction and evenly spaced in the Y direction.
  • the grid spacing may be the same or different in the X direction and the Y direction. Further, the grid spacing may be different for each layer.
  • each component does not necessarily have to be placed on the grid. However, from the viewpoint of suppressing manufacturing variations, it is preferable that the parts are arranged on the grid.
  • the dotted line displayed so as to surround the cell in the plan view of FIG. 1 or the like indicates the cell frame of the 2-port SRAM cell (the outer edge of the 2-port SRAM cell).
  • the 2-port SRAM cell is arranged so that the cell frame is in contact with the cell frame of the adjacent cell in the X direction or the Y direction.
  • power supply wirings 11 and 12 extending in the Y direction are provided at the lower part of the cell, respectively.
  • Both the power supply wirings 11 and 12 are embedded power supply wirings (BPR: Buried Power Rail) formed in the embedded wiring layer.
  • the power supply wirings 11 and 12 each supply a voltage VSS.
  • transistors P1 and P2 correspond to load transistors PU2 and PU1, respectively.
  • Transistors N1 and N5 correspond to drive transistor PD1.
  • Transistors N2 and N6 correspond to drive transistor PD2.
  • Transistors N3, N4, N7, and N8 correspond to access transistors PG1 to PG4, respectively.
  • Nanowires 21a to 21c and 26a to 26d extending in the Y direction are formed in the lower part of the cell, and nanowires 21d to 21j extending in the Y direction are formed in the upper part of the cell.
  • the nanowires 21a, 26a, 26c are formed side by side in the X direction.
  • the nanowires 21b, 21c, 26b, 26d are formed side by side in the X direction.
  • the nanowires 21d, 21f, 21g, and 21i are formed side by side in the X direction.
  • the nanowires 21e, 21h, 21j are formed side by side in the X direction.
  • the nanowires 21d, 21i, 26a and 26c are formed side by side with the nanowires 21e, 21j, 26b and 26d in the Y direction, respectively. Further, the nanowires 21b and 21g are formed at the same position in the X direction in a plan view.
  • nanowires 21a, 21c, 26a to 26d overlap with the nanowires 21f, 21h, 21d, 21e, 21i, 21j in a plan view, respectively.
  • the gate wirings (Gates) 31 to 36 extend in the Z direction and extend in the X direction from the lower part of the cell to the upper part of the cell.
  • the gate wirings 31 to 33 are formed side by side in the X direction, and the gate wirings 34 to 36 are formed side by side in the X direction.
  • the gate wiring 31 serves as a gate for the transistor N3 and the dummy transistor N21.
  • the gate wiring 32 serves as a gate for the transistors N1, N5, and P2.
  • the gate wiring 33 serves as a gate for the transistor N7 and the dummy transistor N23.
  • the gate wiring 34 serves as a gate for the transistor N4 and the dummy transistor N22.
  • the gate wiring 35 serves as a gate for transistors N2, N6, and P1.
  • the gate wiring 36 serves as a gate for the transistor N8 and the dummy transistor N24.
  • the nanowires 21a, 21c, 21d to 21f, 21h to 21j form the channel portions of the transistors N1 to N8, respectively.
  • the pads 22a and 22b form a node of the transistor N1.
  • the pads 22c and 22d form a node of the transistor N2.
  • the pads 22e and 22f form a node of the transistor N3.
  • the pads 22f and 22g form a node of the transistor N4.
  • the pads 22h and 22i form a node of the transistor N5.
  • the pads 22j and 22k form a node of the transistor N6.
  • the pads 22l and 22m form a node of the transistor N7.
  • the pads 22m and 22n form a node of the transistor N8.
  • the transistor N1 is composed of the nanowires 21a, the gate wiring 32, and the pads 22a and 22b.
  • the transistor N2 is composed of nanowires 21c, gate wiring 35, and pads 22c and 22d.
  • the transistor N3 is composed of nanowires 21d, gate wiring 31, and pads 22e and 22f.
  • the transistor N4 is composed of nanowires 21e, gate wiring 34, and pads 22f, 22g.
  • the transistor N5 is composed of nanowires 21f, gate wiring 32, and pads 22h and 22i.
  • the transistor N6 is composed of nanowires 21h, gate wiring 35, and pads 22j and 22k.
  • the transistor N7 is composed of nanowires 21i, gate wiring 33, and pads 22l and 22m.
  • the transistor N8 is composed of nanowires 21j, gate wiring 36, and pads 22m and 22n.
  • Pads 22o to 22r doped with a P-type semiconductor are formed at the upper end of the drawing of the nanowire 21b, the lower end of the drawing of the nanowire 21b, the upper end of the drawing of the nanowire 21g, and the lower end of the drawing of the nanowire 21g, respectively.
  • Nanowires 21b and 21g form channel portions of transistors P1 and P2, respectively.
  • the pads 22o and 22p form the node of the transistor P1.
  • the pads 22q and 22r form a node of the transistor P2.
  • the transistor P1 is composed of the nanowire 21b, the gate wiring 35, and the pads 22o and 22p.
  • the transistor P2 is composed of 21 g of nanowires, gate wiring 32, and pads 22q and 22r.
  • 27f are formed respectively.
  • the dummy pads 27a and 27b form a node of the dummy transistor N21.
  • the dummy pads 27b and 27c form a node of the dummy transistor N22.
  • the dummy pads 27d and 27e form a node of the dummy transistor N23.
  • the dummy pads 27e and 27f form a node of the dummy transistor N24.
  • the nanowires 26a to 26d correspond to the channel portions of the dummy transistors N21 to N24.
  • the dummy transistors N21 to N24 are transistors that do not have a logic function. Further, in the circuit diagram of FIG. 3, the dummy transistors N21 to N24 are omitted. Although some of the 2-port SRAM cells in the embodiments and modifications described below include dummy transistors, each dummy transistor does not affect the logical function of the 2-port SRAM cell. Is omitted.
  • the transistors N3 to N8 overlap with the dummy transistors N21 and N22, the transistors N1 and N2, and the dummy transistors N23 and N24, respectively, in a plan view.
  • the transistors N1 and the dummy transistors N21 and N23 are formed side by side in the X direction.
  • the transistors N2 and P1 and the dummy transistors N22 and N24 are formed side by side in the X direction.
  • the transistors N3, N5, N7, and P2 are formed side by side in the X direction.
  • the transistors N4, N6, and N8 are formed side by side in the X direction.
  • the transistors N3 and N7 and the dummy transistors N21 and N23 are formed side by side with the transistors N4 and N8 and the dummy transistors N22 and N24, respectively, in the Y direction. Further, the transistors P1 and P2 are formed at the same positions in the X direction in a plan view.
  • Local wiring (LI: Local Interconnect) 41a to 41e extending in the X direction is formed at the bottom of the cell.
  • the local wiring 41a is connected to the pad 22a.
  • the local wiring 41b is connected to the pad 22b.
  • the local wiring 41c is connected to the pads 22c and 22o.
  • the local wiring 41d is connected to the pad 22p.
  • the local wiring 41e is connected to the pad 22d.
  • Local wiring 41f to 41n extending in the X direction is formed on the upper part of the cell.
  • the local wiring 41f is connected to the pad 22e.
  • the local wiring 41g is connected to the pad 22h.
  • the local wiring 41h is connected to the pad 22q.
  • the local wiring 41i is connected to the pad 22l.
  • the local wiring 41j is connected to the pads 22f, 22i, 22r.
  • the local wiring 41k is connected to the pads 22j and 22m.
  • the local wiring 41l is connected to the pad 22g.
  • the local wiring 41m is connected to the pad 22k.
  • the local wiring 41n is connected to the pad 22n.
  • the local wiring 41a is connected to the power supply wiring 11 via the contact (via) 51a, and is connected to the local wiring 41g via the contact 51b.
  • the local wiring 41b is connected to the local wiring 41j via the contact 51c.
  • the local wiring 41c is connected to the local wiring 41k via the contact 51d.
  • the local wiring 41e is connected to the power supply wiring 12 via the contact 51e, and is connected to the local wiring 41m via the contact 51f.
  • the local wiring 41j is connected to the gate wiring 35 via the shared-contact 61a.
  • the local wiring 41k is connected to the gate wiring 32 via the shared contact 61b.
  • the pads of the transistors N1 and N5 are connected to each other by local wiring and contacts, and share the gate wiring.
  • the pads of the transistors N2 and N6 are connected to each other by local wiring and contacts, and share the gate wiring.
  • the transistors N1 and N5 correspond to the drive transistor PD1
  • the transistors N2 and N6 correspond to the drive transistor PD2. Therefore, in the 2-port SRAM cell according to the present embodiment, the drive transistors PD1 and PD2 are each composed of two N-type FETs connected in parallel.
  • the local wiring 41b, 41j, contact 51c, shared contact 61a, and gate wiring 35 correspond to the first node NA
  • the local wiring 41c, 41k, contact 51d, shared contact 61b, and gate wiring 32 correspond to the second node NB. To do.
  • wirings 71 to 75 extending in the Y direction are formed in the M1 wiring layer, which is a metal wiring layer, from both the upper and lower ends of the cell. Further, wirings 76 to 79 are formed.
  • the wiring 71 supplies the voltage VDD.
  • Wiring 72 to 75 correspond to the first bit line BLA, the third bit line BLB, the second bit line BLAX, and the fourth bit line BLBX, respectively.
  • Wiring 81, 82 extending in the X direction is formed on the M2 wiring layer, which is the upper layer of the M1 wiring layer, from both the left and right ends of the cell.
  • the wirings 81 and 82 are arranged side by side in the Y direction.
  • the wirings 81 and 82 correspond to the first word line WLA and the second word line WLB, respectively.
  • the wiring 71 is connected to the local wiring 41h via the contact 91a, and is connected to the local wiring 41d via the contact 91b.
  • the wiring 72 is connected to the local wiring 41f via the contact 91c.
  • the wiring 73 is connected to the local wiring 41l via the contact 91d.
  • the wiring 74 is connected to the local wiring 41i via the contact 91e.
  • the wiring 75 is connected to the local wiring 41n via the contact 91f.
  • the wiring 76 is connected to the gate wiring 31 via the contact (Gate-contact) 61c, and is connected to the wiring 81 via the contact 91g.
  • the wiring 77 is connected to the gate wiring 33 via the contact 61d, and is connected to the wiring 81 via the contact 91h.
  • the wiring 78 is connected to the gate wiring 34 via the contact 61e, and is connected to the wiring 82 via the contact 91i.
  • the wiring 79 is connected to the gate wiring 36 via the contact 61f, and is connected to the wiring 82 via the contact 91j.
  • the wiring 81 is connected to the gate wiring 31 via the contact 91g, the wiring 76, and the contact 61c, and is connected to the gate wiring 33 via the contact 91h, the wiring 77, and the contact 61d.
  • the wiring 82 is connected to the gate wiring 34 via the contact 91i, the wiring 78, and the contact 61e, and is connected to the gate wiring 36 via the contact 91j, the wiring 79, and the contact 61f.
  • the pad 22q is connected to the wiring 71 that supplies the voltage VDD
  • the pad 22r is connected to the local wiring 41j (first node NA)
  • the gate wiring 32 is the shared contact 61b (second). It is connected to each node NB).
  • the pad 22p is connected to the wiring 71 that supplies the voltage VDD
  • the pad 22o is connected to the local wiring 41c (second node NB)
  • the gate wiring 35 is connected to the shared contact 61a (first node NA). It is connected.
  • the pads 22b and 22i are in local wiring 41b and 41j (first node NA), the pads 22a and 22h are in power supply wiring 11 for supplying voltage VSS, and the gate wiring 32 is in shared contact. They are connected to 61b (second node NB), respectively.
  • the pads 22c and 22j make local wiring 41c and 41k (second node NB), the pads 22d and 22k supply voltage VSS to the power supply wiring 12, and the gate wiring 35 makes shared contact. It is connected to each of 61a (first node NA).
  • the pad 22e is connected to the wiring 72 (first bit line BLA)
  • the pad 22f is connected to the local wiring 41j (first node NA)
  • the gate wiring 31 is connected to the wiring 81 (first word line WLA).
  • the pad 22l is connected to the wiring 74 (second bit line BLAX)
  • the pad 22m is connected to the local wiring 41k (second node NB)
  • the gate wiring 33 is connected to the wiring 81 (first word line WLA).
  • the pad 22g is connected to the wiring 73 (third bit line BLB), the pad 22f is connected to the local wiring 41j (first node NA), and the gate wiring 34 is connected to the wiring 82 (second word line WLB).
  • the pad 22n is connected to the wiring 75 (4th bit line BLBX)
  • the pad 22m is connected to the local wiring 41k (second node NB)
  • the gate wiring 36 is connected to the wiring 82 (second word line WLB).
  • a 2-port SRAM circuit is composed of transistors N1 to N8, P1 and P2.
  • transistors N1, N2 and P1 are formed in the lower part of the cell, and transistors N3 to N8 and P2 are formed in the upper part of the cell.
  • the transistors N1 to N8, P1 and P2 are three-dimensional structure transistors, respectively. As a result, a 2-port SRAM cell using a CFET can be realized.
  • the transistors P1 and P2 are formed at the same position in the X direction in a plan view. As a result, the area of the 2-port SRAM cell can be reduced.
  • the drive transistor PD1 is composed of transistors N1 and N5 connected in parallel
  • the drive transistor PD2 is composed of transistors N2 and N6 connected in parallel.
  • the transistors N1 and N2 overlap with the transistors N5 and N6 in a plan view, respectively. As a result, the area can be reduced while improving the driving capacity of the 2-port SRAM cell.
  • the 2-port SRAM cells When the 2-port SRAM cells are arranged adjacent to each other in the X direction, they may be arranged by inverting them in the X direction or they may be arranged without inverting them in the X direction. Further, when the 2-port SRAM cells are arranged adjacent to each other in the Y direction, they are arranged so as to be inverted in the Y direction.
  • the dummy transistors N21 to N24 do not affect the logic function of the 2-port SRAM cell. Further, although the dummy transistors N21 to N24 may not be formed, it is possible to suppress the manufacturing variation of the semiconductor storage device, improve the yield, and improve the reliability by forming the dummy transistors N21 to N24. ..
  • the shared contact 61a connecting the local wiring 41j and the gate wiring 35 and the shared contact 61b connecting the local wiring 41k and the gate wiring 32 connect the wiring arranged in the M1 wiring layer and the gate wiring.
  • the contacts 61c to 61f may be formed in the same process step, or may be formed in another process step.
  • the wiring 71 for supplying the voltage VDD is provided in the M1 wiring layer
  • the wiring for supplying the voltage VDD may be provided in the embedded wiring layer.
  • wiring for supplying the voltage VDD may be provided in both the M1 wiring layer and the embedded wiring layer. In this case, since the power supply for supplying the voltage VDD is strengthened, the power supply can be stabilized.
  • the transistors N3, N4, N7 and N8 are formed in the upper part of the cell, the transistors N3, N4, N7 and N8 may be formed in the lower part of the cell. In this case, the transistors N3, N4, N7, and N8 are formed in the lower part of the cell instead of the dummy transistors N21 to N24. Then, local wiring and contacts are formed in the 2-port SRAM cell so that the above-mentioned 2-port SRAM circuit is formed.
  • FIG. 4 is a plan view showing another example of the layout structure of the 2-port SRAM cell according to the first embodiment. Specifically, FIG. 4A shows the lower part of the cell, FIG. 4B shows the upper part of the cell, and FIG. 4C shows the M1 and M2 wiring layers.
  • transistors N11 to N14, N17, and N18 are formed in the lower part of the cell in addition to transistors N1, N2, and P1, and dummy transistors N21 to N24 are omitted. Further, in addition to the transistors N3 to N8 and P2, the transistors N15 and N16 are formed on the upper part of the cell.
  • nanowires 23a, 23c, 23d, 23e, 23i, 23j extending in the Y direction are formed in the lower part of the cell, and nanowires 23f, 23h extending in the Y direction are formed in the upper part of the cell.
  • the nanowires 23a, 23d, 23i are formed side by side with the nanowires 21a in the X direction.
  • the nanowires 23c, 23e, 23j are formed side by side with the nanowires 21b, 21c in the X direction.
  • the nanowires 23f are formed side by side with the nanowires 21d, 21f, 21g, 21i in the X direction.
  • the nanowires 23h are formed side by side with the nanowires 21e, 21h, 21j in the X direction.
  • nanowires 23d and 23i are formed side by side with the nanowires 23e and 23j in the Y direction, respectively.
  • nanowires 23a, 23c, 23d, 23e, 23i, 23j overlap with the nanowires 23f, 23h, 21d, 21e, 21i, 21j in a plan view, respectively.
  • the gate wiring 31 serves as the gate of the transistor N13.
  • the gate wiring 32 serves as a gate for the transistors N11 and N15.
  • the gate wiring 33 serves as a gate for the transistor N17.
  • the gate wiring 34 serves as a gate for the transistor N14.
  • the gate wiring 35 serves as a gate for the transistors N12 and N16.
  • the gate wiring 36 serves as a gate for the transistor N18.
  • Nanowires 23a, 23c, 23d, 23e, 23f, 23h, 23i, 23j form a channel portion of transistors N11 to N18.
  • the pads 24a and 24b form a node of the transistor N11.
  • the pads 24c and 24d form a node of the transistor N12.
  • the pads 24e and 24f form a node of the transistor N13.
  • the pads 24f and 24g form a node of the transistor N14.
  • the pads 24h and 24i form a node of the transistor N15.
  • the pads 24j and 24k form a node of the transistor N16.
  • the pads 24l and 24m form a node of the transistor N17.
  • the pads 24m and 24n form a node of the transistor N18.
  • the transistor N11 is composed of the nanowires 23a, the gate wiring 32, and the pads 24a and 24b.
  • the transistor N12 is composed of nanowires 23c, gate wiring 35, and pads 24c, 24d.
  • the transistor N13 is composed of nanowires 23d, gate wiring 31, and pads 24e and 24f.
  • the transistor N14 is composed of nanowires 23e, gate wiring 34, and pads 24f, 24g.
  • the transistor N15 is composed of nanowires 23f, gate wiring 32, and pads 24h and 24i.
  • the transistor N16 is composed of nanowires 23h, gate wiring 35, and pads 24j and 24k.
  • the transistor N17 is composed of nanowires 23i, gate wiring 33, and pads 24l, 24m.
  • the transistor N18 is composed of nanowires 23j, gate wiring 36, and pads 24m and 24n.
  • the transistors N11 to N14, N17, and N18 overlap with the transistors N15, N16, N3, N4, N7, and N8 in a plan view, respectively.
  • the transistors N11, N13, and N17 are formed side by side with the transistors N1 in the X direction.
  • the transistors N12, N14, and N18 are formed side by side with the transistors N2 and P1 in the X direction.
  • the transistor N15 is formed side by side with the transistors N3, N5, N7, and P2 in the X direction.
  • the transistor N16 is formed side by side with the transistors N4, N6, and N8 in the X direction.
  • the transistors N13 and N17 are formed side by side with the transistors N14 and N18 in the Y direction, respectively.
  • Local wirings 42a to 42d extending in the X direction are formed at the bottom of the cell.
  • the local wiring 42a is connected to the pad 24e.
  • the local wiring 42b is connected to the pad 24l.
  • the local wiring 42c is connected to the pad 24g.
  • the local wiring 42d is connected to the pad 24n.
  • the local wiring 41a is connected to the pads 22a and 24a.
  • the local wiring 41b is connected to the pads 22b, 24b, 24f.
  • the local wiring 41c is connected to the pads 22c, 22o, 24c, 24m.
  • the local wiring 41e is connected to the pads 22d and 24d.
  • the local wiring 41g is connected to the pads 22h and 24h.
  • the local wiring 41j is connected to the pads 22f, 22i, 24i.
  • the local wiring 41k is connected to the pads 22j, 22m, 22r, 24j.
  • the local wiring 41m is connected to the pads 22k and 24k.
  • the local wiring 42a is connected to the local wiring 41f via the contact 52a.
  • the local wiring 42b is connected to the local wiring 41i via the contact 52b.
  • the local wiring 42c is connected to the local wiring 41l via the contact 52c.
  • the local wiring 42d is connected to the local wiring 41n via the contact 52d.
  • the pads of each other are connected by local wiring and contacts, and share the gate wiring.
  • the pads of each other are connected by local wiring and contacts, and share the gate wiring.
  • the pads of the transistors N3 and N13 are connected to each other by local wiring and contacts, and share the gate wiring.
  • the pads of the transistors N4 and N14 are connected to each other by local wiring and contacts, and share the gate wiring.
  • the pads of the transistors N7 and N17 are connected to each other by local wiring and contacts, and share the gate wiring.
  • the pads of the transistors N8 and N18 are connected to each other by local wiring and contacts, and share the gate wiring.
  • the transistors N1, N5, N11, and N15 correspond to the drive transistor PD1
  • the transistors N2, N6, N12, and N16 correspond to the drive transistor PD2
  • the transistors N3 and N13 correspond to the access transistor PG1.
  • Transistors N7 and N17 correspond to access transistor PG2
  • transistors N4 and N14 correspond to access transistor PG3
  • transistors N8 and N18 correspond to access transistor PG4.
  • the drive transistors PD1 and PD2 are each composed of four N-type FETs connected in parallel, and the access transistors PG1 to PG4 are each composed of two N-type FETs connected in parallel. ing. Further, the transistors corresponding to the drive transistors PD1 and PD2 and the transistors corresponding to the access transistors PG1 to PG4 are laminated. Then, according to this modification, the same effect as that of the 2-port SRAM cell according to the first embodiment can be obtained.
  • the drive transistor PD1 is composed of transistors N1, N5, N11 and N15 connected in parallel
  • the drive transistor PD2 is composed of transistors N2, N6, N12 and N16 connected in parallel
  • the access transistor PG1 is in parallel.
  • the access transistor PG2 is composed of the connected transistors N3 and N13
  • the access transistor PG2 is composed of the transistors N7 and N17 connected in parallel
  • the access transistor PG3 is composed of the transistors N4 and N14 connected in parallel
  • the access transistor PG4 is composed of the transistors N4 and N14 connected in parallel. It is composed of transistors N8 and N18 connected in parallel.
  • the transistors N11 to N14, N17, and N18 overlap with the transistors N15, N16, N3, N4, N7, and N8 in a plan view, respectively. As a result, the area can be reduced while improving the driving capacity of the 2-port SRAM cell.
  • FIG. 5 is a plan view showing another example of the layout structure of the 2-port SRAM cell according to the first embodiment. Specifically, FIG. 5A shows the lower part of the cell, FIG. 5B shows the upper part of the cell, and FIG. 5C shows the M1 and M2 wiring layers. In FIG. 5, in comparison with FIG. 1, the transistor P1 is formed in the upper part of the cell. Further, dummy transistors N25 and N26 are formed in the lower part of the cell.
  • nanowires 21b are formed on the upper part of the cell.
  • Nanowires 28a and 28b extending in the Y direction are formed in the lower part of the cell.
  • the nanowires 21b are formed side by side with the nanowires 21e, 21h, 21j in the X direction.
  • the nanowires 28a are formed side by side with the nanowires 21a, 26a, 26c in the X direction.
  • the nanowires 28b are formed side by side with the nanowires 21c, 26b, 26d in the X direction.
  • nanowires 21g and 21b overlap with the nanowires 28a and 28b in a plan view, respectively.
  • N-type semiconductor-doped dummy pads 29a to 29d are formed at the upper end of the drawing of the nanowire 28a, the lower end of the drawing of the nanowire 28a, the upper end of the drawing of the nanowire 28b, and the lower end of the drawing of the nanowire 28b.
  • the nanowires 28a and 28b form channel portions of the dummy transistors N25 and N26, respectively.
  • the dummy pads 29a and 29b form a node of the dummy transistor N25, and the dummy pads 29c and 29d form a node of the dummy transistor N26.
  • the dummy transistors N25 and N26 are transistors having no logic function.
  • the transistors P2 and P1 overlap with the dummy transistors N25 and N26 in a plan view, respectively.
  • the transistor P1 is formed side by side with the transistors N4, N6, N8 in the X direction.
  • the dummy transistor N25 is formed side by side with the transistor N1 and the dummy transistors N21 and N23 in the X direction.
  • the dummy transistor N26 is formed side by side with the transistor N2 and the dummy transistors N22 and N24 in the X direction.
  • the local wiring 41c is connected to the pad 22c.
  • the local wiring 41k is connected to the pads 22o, 22j, 22m.
  • each transistor including the dummy transistor is stacked. Further, the transistor including the dummy transistor formed in the lower part of the cell is only an N-type FET. Then, according to this modification, the same effect as that of the 2-port SRAM cell according to the first embodiment can be obtained.
  • the transistors N3 to N8, P2 and P1 overlap with the dummy transistors N21 and N22, the transistors N1 and N2 and the dummy transistors N23 to N26 in a plan view, respectively. That is, each transistor including the dummy transistor is laminated with other transistors. As a result, it is not necessary to remove some of the transistors, so that the complexity of the manufacturing process can be suppressed.
  • transistors N1 and N2 and dummy transistors N21 to N26 are formed in the lower part of the cell, and transistors P1, P2 and N3 to N8 are formed in the upper part of the cell. That is, only the N-type FET is arranged in the lower part of the cell, and the above configuration can be realized by replacing a part of the transistors arranged in the upper part of the cell with the N-type FET. As a result, the complexity of the manufacturing process can be suppressed.
  • FIG. 6 is a plan view showing another example of the layout structure of the 2-port SRAM cell according to the first embodiment. Specifically, FIG. 6A shows the lower part of the cell, FIG. 6B shows the upper part of the cell, and FIG. 6C shows the M1 and M2 wiring layers.
  • FIG. 6 in comparison with FIG. 1, in addition to the transistors N1 and N2, the transistors N11 to N14, N17, N18 and the dummy transistors N25 and N26 are formed in the lower part of the cell, and the dummy transistors N21 to N24 are omitted. ing. Further, in addition to the transistors N3 to N8 and P2, the transistors N15, N16 and P1 are formed on the upper part of the cell.
  • Local wirings 42a to 42d are formed at the bottom of the cell. At the top of the cell, the local wiring 41j is connected to the pads 22f, 22i, 22r, 24i. The local wiring 41k is connected to the pads 22j, 22m, 22o, 24j.
  • the transistors N1, N5, N11, and N15 correspond to the drive transistor PD1
  • the transistors N2, N6, N12, and N16 correspond to the drive transistor PD2
  • the transistors N3 and N13 correspond to the access transistor PG1.
  • Transistors N7 and N17 correspond to access transistor PG2
  • transistors N4 and N14 correspond to access transistor PG3
  • transistors N8 and N18 correspond to access transistor PG4.
  • the drive transistors PD1 and PD2 are each composed of four N-type FETs connected in parallel, and the access transistors PG1 to PG4 are each composed of two N-type FETs connected in parallel. It is configured. Further, each transistor including a dummy transistor is laminated. Further, the transistor including the dummy transistor formed in the lower part of the cell is only an N-type FET. Then, according to this modification, the same effect as that of the 2-port SRAM cell according to the first embodiment can be obtained.
  • the drive transistor PD1 is composed of transistors N1, N5, N11 and N15 connected in parallel
  • the drive transistor PD2 is composed of transistors N2, N6, N12 and N16 connected in parallel
  • the access transistor PG1 is in parallel.
  • the access transistor PG2 is composed of the connected transistors N3 and N13
  • the access transistor PG2 is composed of the transistors N7 and N17 connected in parallel
  • the access transistor PG3 is composed of the transistors N4 and N14 connected in parallel
  • the access transistor PG4 is composed of the transistors N4 and N14 connected in parallel. It is composed of transistors N8 and N18 connected in parallel.
  • the transistors N11 to N14, N17, and N18 overlap with the transistors N15, N16, N3, N4, N7, and N8 in a plan view, respectively. As a result, the area can be reduced while improving the driving capacity of the 2-port SRAM cell.
  • the transistors N3 to N8, N15, N16, P1 and P2 overlap with the transistors N13, N14, N1, N2, N17, N18, N11, N12 and the dummy transistors N26 and N25, respectively, in a plan view. That is, each transistor including the dummy transistor is laminated with other transistors. As a result, it is not necessary to remove some of the transistors, so that the complexity of the manufacturing process can be suppressed.
  • transistors N1, N2, N11 to N14, N17, N18 and dummy transistors N25 and N26 are formed in the lower part of the cell
  • transistors N3 to N8, N15, N16, P1 and P2 are formed in the upper part of the cell.
  • FIG. 7 is a plan view showing another example of the layout structure of the 2-port SRAM cell according to the first embodiment. Specifically, FIG. 7A shows the lower part of the cell, FIG. 7B shows the upper part of the cell, and FIG. 7C shows the M1 and M2 wiring layers.
  • transistors N5 and N6 are formed in the lower part of the cell in addition to the transistors N1 and N2 and the dummy transistors N21 to N24. Further, in addition to the transistors N3, N4, N7, N8, and P2, the transistors P1 and the dummy transistors P21 and P22 are formed on the upper part of the cell.
  • nanowires 21f and 21h are formed at the bottom of the cell.
  • Nanowires 21b and nanowires 28c and 28d extending in the Y direction are formed on the upper part of the cell.
  • the nanowires 21f are formed side by side with the nanowires 21a, 26a, 26c in the X direction.
  • the nanowires 21h are formed side by side with the nanowires 21c, 26b, 26d in the X direction.
  • the nanowires 28c are formed side by side with the nanowires 21d, 21g, 21i in the X direction.
  • the nanowires 21b and 28d are formed side by side with the nanowires 21e and 21j in the X direction.
  • nanowires 21a, 21f, 21c and 21h overlap with the nanowires 21g, 28c, 28d and 21b in a plan view, respectively.
  • Dummy pads 29e to 29h doped with a P-type semiconductor are formed at the upper end of the drawing of the nanowire 28c, the lower end of the drawing of the nanowire 28c, the upper end of the drawing of the nanowire 28d, and the lower end of the drawing of the nanowire 28d, respectively.
  • the nanowires 28c and 28d form the channel portions of the dummy transistors P21 and P22, respectively.
  • the dummy pads 29e and 29f form a node of the dummy transistor P21, and the dummy pads 29g and 29h form a node of the dummy transistor P22.
  • the dummy transistors P21 and P22 are transistors having no logic function.
  • the transistors P1 and P2 and the dummy transistors P21 and P22 overlap with the transistors N6, N1, N5 and N2 in a plan view, respectively.
  • the transistors N5 and N6 are formed side by side with the transistors N1 and N2 in the X direction, respectively.
  • wirings 71a and 71b extending in the X direction are formed in the M1 wiring layer.
  • the wirings 71a and 71b each supply a voltage VDD.
  • the wiring 71a is connected to the local wiring 41h via the contact 91a.
  • the wiring 71b is connected to the local wiring 41d via the contact 91b.
  • transistors corresponding to drive transistors PD1 and PD2 are formed side by side in the X direction at the bottom of the cell. Further, a transistor corresponding to the load transistors PU1 and PU2 is formed on the upper part of the cell, and is laminated with a transistor corresponding to the drive transistors PD1 and PD2. Then, according to this modification, the same effect as that of the 2-port SRAM cell according to the first embodiment can be obtained.
  • the transistors N1, N2, N5, N6 and the dummy transistors N21 to N24 overlap the transistors P2, the dummy transistors P22, P21 and the transistors P1, N3, N4, N7, N8 in a plan view, respectively. That is, each transistor including the dummy transistor is laminated with other transistors. As a result, it is not necessary to remove some of the transistors, so that the complexity of the manufacturing process can be suppressed.
  • transistors N1, N2, N5, N6 and dummy transistors N21 to N24 are formed in the lower part of the cell
  • transistors N3, N4, N7, N8, P1, P2 and dummy transistors P21, P22 are formed in the upper part of the cell. Is formed. That is, only the N-type FET is arranged in the lower part of the cell, and the above configuration can be realized by replacing a part of the transistors arranged in the upper part of the cell with the N-type FET. As a result, the complexity of the manufacturing process can be suppressed.
  • FIG. 8 is a diagram showing an example of the layout structure of the 2-port SRAM cell according to the second embodiment. Specifically, FIG. 8A shows the lower part of the cell, FIG. 8B shows the upper part of the cell, and FIG. 8C shows the M1 and M2 wiring layers.
  • transistors N1, N2, N7, N8, N47, N48, and P1 are formed in the lower part of the cell, and transistors N3 to N6, N43, N44, and P2 are formed in the upper part of the cell.
  • another 2-port SRAM cell is arranged adjacent to the 2-port SRAM cell according to the present embodiment in the X direction.
  • the transistors N43 and N44 are transistors included in the 2-port SRAM cell arranged on the right side of the drawing of the 2-port SRAM cell according to the present embodiment. Further, the transistors N47 and N48 are transistors included in the 2-port SRAM cell arranged on the left side of the drawing of the 2-port SRAM cell according to the present embodiment.
  • nanowires 21i and 21j are formed at the bottom of the cell. Further, nanowires 121i and 121j extending in the Y direction are formed at the left end of the drawing at the lower part of the cell, and nanowires 121d and 121e extending in the Y direction are formed at the right end of the drawing at the upper part of the cell.
  • the nanowires 121d are formed side by side with the nanowires 21d, 21f, 21g in the X direction.
  • the nanowires 121e are formed side by side with the nanowires 21e and 21h in the X direction.
  • the nanowires 121i are formed side by side with the nanowires 21a and 21i in the X direction.
  • the nanowires 121j are formed side by side with the nanowires 21b, 21c, 21j in the X direction.
  • nanowires 121d and 121e are formed side by side in the Y direction.
  • the nanowires 121i and 121j are formed side by side in the Y direction.
  • nanowires 121d, 121e, 121i, 121j overlap with the nanowires 21i, 21j, 21d, 21e in a plan view, respectively.
  • the gate wiring 33 serves as the gate of the transistor N43.
  • the gate wiring 36 serves as a gate for the transistor N44.
  • the gate wiring 31 serves as a gate for the transistor N47.
  • the gate wiring 34 serves as a gate for the transistor N48.
  • the transistors N43 and N44 overlap with the transistors N7 and N8 in a plan view, respectively.
  • the transistors N47 and N48 overlap with the transistors N3 and N4 in a plan view, respectively.
  • the transistor N43 is formed side by side with the transistors N3, N5, P2 in the X direction.
  • the transistor N44 is formed side by side with the transistors N4 and N6 in the X direction.
  • the transistor N47 is formed side by side with the transistors N1 and N7 in the X direction.
  • the transistor N48 is formed side by side with the transistors N2, N8, and P1 in the X direction.
  • the transistors N43 and N44 are formed side by side in the Y direction.
  • the transistors N47 and N48 are formed side by side in the Y direction.
  • the local wiring 41c is connected to the pads 22c, 22m, 22o.
  • the local wiring 41k is connected to the pad 22j.
  • a 2-port SRAM circuit is configured by the transistors N1 to N8, P1 and P2. Further, transistors N1, N2, N7, N8, and P1 are formed in the lower part of the cell, and transistors N3 to N6 and P2 are formed in the upper part of the cell.
  • the transistors N1 to N8, P1 and P2 are three-dimensional structure transistors, respectively. As a result, a 2-port SRAM cell using a CFET can be realized.
  • the transistors P1 and P2 are formed at the same position in the X direction in a plan view. As a result, the area of the 2-port SRAM cell can be reduced.
  • the drive transistor PD1 is composed of transistors N1 and N5 connected in parallel
  • the drive transistor PD2 is composed of transistors N2 and N6 connected in parallel.
  • the transistors N1 and N2 overlap with the transistors N5 and N6 in a plan view, respectively. As a result, the area can be reduced while improving the driving capacity of the 2-port SRAM cell.
  • the transistors N43 and N44 correspond to the transistors N3 and N4 in the 2-port SRAM cell arranged on the right side of the drawing of the 2-port SRAM cell according to the present embodiment, respectively.
  • the transistors N47 and N48 correspond to the transistors N7 and N8 in the 2-port SRAM cell arranged on the left side of the drawing of the 2-port SRAM cell according to the present embodiment, respectively.
  • the transistors N43 and N44 overlap with the transistors N7 and N8 in a plan view
  • the transistors N47 and N48 overlap with the transistors N3 and N4 in a plan view, respectively.
  • the transistor N3 corresponding to the access transistor PG1 is laminated with the transistor N47 corresponding to the access transistor PG2 of the 2-port SRAM cell adjacent to the left side of the drawing.
  • the transistor N7 corresponding to the access transistor PG2 is laminated with the transistor N43 corresponding to the access transistor PG1 of the 2-port SRAM cell adjacent to the right side of the drawing.
  • the transistor N4 corresponding to the access transistor PG3 is laminated with the transistor N48 corresponding to the access transistor PG4 of the 2-port SRAM cell adjacent to the left side of the drawing.
  • the transistor N8 corresponding to the access transistor PG4 is laminated with the transistor N44 corresponding to the access transistor PG3 of the 2-port SRAM cell adjacent to the right side of the drawing.
  • the 2-port SRAM cells adjacent to each other in the X direction are arranged without being inverted in the X direction. Further, the 2-port SRAM cell and the 2-port SRAM cell adjacent to each other in the Y direction are arranged so as to be inverted in the Y direction.
  • the transistors N3, N4, N43, N44 may be formed in the lower part of the cell, and the transistors N7, N8, N47, N48 may be formed in the upper part of the cell.
  • local wiring and contacts are formed in the 2-port SRAM cell according to the present embodiment so that the 2-port SRAM cell circuit is formed.
  • FIG. 9 is a diagram showing another example of the layout structure of the 2-port SRAM cell according to the second embodiment. Specifically, FIG. 9A shows the lower part of the cell, FIG. 9B shows the upper part of the cell, and FIG. 9C shows the M1 and M2 wiring layers. In FIG. 9, the transistor P1 is formed in the upper part of the cell in comparison with FIG. Further, dummy transistors N25 and N26 are formed in the lower part of the cell.
  • nanowires 21b are formed on the upper part of the cell.
  • Nanowires 28a and 28b are formed in the lower part of the cell.
  • the nanowires 21b are formed side by side with the nanowires 21e, 21h, 121e in the X direction.
  • the nanowires 28a are formed side by side with the nanowires 21a, 21i, 121i in the X direction.
  • the nanowires 28b are formed side by side with the nanowires 21c, 21j, 121j in the X direction.
  • nanowires 21g and 21b overlap with the nanowires 28a and 28b in a plan view, respectively.
  • the transistors P2 and P1 overlap with the dummy transistors N25 and N26 in a plan view, respectively.
  • the transistor P1 is formed side by side with the transistors N4, N6, N44 in the X direction.
  • the dummy transistor N25 is formed side by side with the transistors N1, N7, N47 in the X direction.
  • the dummy transistor N26 is formed side by side with the transistors N2, N8, and N48 in the X direction.
  • the local wiring 41c is connected to the pads 22c and 22m.
  • the local wiring 41k is connected to the pads 22j and 22o.
  • each transistor including the dummy transistor is stacked. Further, the transistor including the dummy transistor formed in the lower part of the cell is only an N-type FET. Then, in this modification, the same effect as that of the SRAM cell according to the second embodiment can be obtained.
  • the transistors N1, N2, N7, N8, N47, N48 and the dummy transistors N25 and N26 overlap with the transistors N5, N6, N43, N44, N3, N4, P2 and P1 in a plan view, respectively. That is, each transistor including the dummy transistor is laminated with other transistors. As a result, it is not necessary to remove some of the transistors, so that the complexity of the manufacturing process can be suppressed.
  • transistors N1, N2, N7, N8, N47, N48 and dummy transistors N25, N26 are formed in the lower part of the cell, and transistors N3 to N6, N43, N44, P1 and P2 are formed in the upper part of the cell.
  • the N-type FET is arranged in the lower part of the cell, and the above configuration can be realized by replacing a part of the transistors arranged in the upper part of the cell with the N-type FET. As a result, the complexity of the manufacturing process can be suppressed.
  • FIG. 10 is a diagram showing another example of the layout structure of the 2-port SRAM cell according to the second embodiment. Specifically, FIG. 10A shows the lower part of the cell, FIG. 10B shows the upper part of the cell, and FIG. 10C shows the M1 and M2 wiring layers.
  • transistors N5 and N6 are formed in the lower part of the cell in addition to the transistors N1, N2, N7, N8, N47, and N48. Further, in addition to the transistors N3, N4, N43, N44, and P2, the transistors P1 and the dummy transistors P21 and P22 are formed on the upper part of the cell.
  • nanowires 21f and 21h are formed at the bottom of the cell.
  • Nanowires 21b, 28c, 28d are formed on the upper part of the cell.
  • the nanowires 21f are formed side by side with the nanowires 21a, 21i, 121i in the X direction.
  • the nanowires 21h are formed side by side with the nanowires 21c, 21j, 121j in the X direction.
  • the nanowires 28c are formed side by side with the nanowires 21d, 21g, 121d in the X direction.
  • the nanowires 21b and 28d are formed side by side with the nanowires 21e and 121e in the X direction.
  • nanowires 21a, 21f, 21c and 21h overlap with the nanowires 21g, 28c, 28d and 21b in a plan view, respectively.
  • the transistors P1 and P2 and the dummy transistors P21 and P22 overlap with the transistors N6, N1, N5 and N2 in a plan view, respectively.
  • the transistor N5 is formed side by side with the transistors N1, N7, N47 in the X direction.
  • the transistor N6 is formed side by side with the transistors N2, N6, N8, and N48 in the X direction.
  • the local wiring 41a is connected to the pads 22a and 22h.
  • the local wiring 41b is connected to the pads 22b and 22i.
  • the local wiring 41c is connected to the pads 22c, 22j, 22m.
  • the local wiring 41e is connected to the pads 22d and 22k.
  • the local wiring 41k is connected to the pad 22o.
  • transistors corresponding to drive transistors PD1 and PD2 are formed side by side in the X direction at the bottom of the cell. Further, a transistor corresponding to the load transistors PU1 and PU2 is formed on the upper part of the cell, and is laminated with a transistor corresponding to the drive transistors PD1 and PD2. Then, according to this modification, the same effect as that of the 2-port SRAM cell according to the second embodiment can be obtained.
  • the transistors N1, N2, N5 to N8, N47, and N48 overlap the transistors P2, the dummy transistors P22, P21, and the transistors P1, N43, N44, N3, and N4 in a plan view, respectively. That is, each transistor including the dummy transistor is laminated with other transistors. As a result, it is not necessary to remove some of the transistors, so that the complexity of the manufacturing process can be suppressed.
  • transistors N1, N2, N5 to N8, N47, N48 are formed in the lower part of the cell
  • transistors N3, N4, N43, N44, P1, P2 and dummy transistors P21, P22 are formed in the upper part of the cell.
  • the above configuration can be realized by replacing a part of the transistors arranged in the upper part of the cell with the N-type FET. As a result, the complexity of the manufacturing process can be suppressed.
  • FIGS. 11 (a) and 12 (a) show the lower part of the cell
  • FIGS. 11 (b) and 12 (b) show the upper part of the cell
  • FIGS. 11 (c) and 12 (c) show the upper part of the cell.
  • the M1 and M2 wiring layers are shown.
  • transistors N43 and N44 are formed in the lower part of the cell in addition to the transistors N1, N2, N47, N48 and P1. Further, in addition to the transistors N3 to N6 and P2, the transistors N7 and N8 are formed on the upper part of the cell. In FIG. 12, in comparison with FIG. 8, transistors N3 and N4 are formed in the lower part of the cell in addition to the transistors N1, N2, N7, N8 and P1. Further, in addition to the transistors N5, N6, N43, N44, and P2, the transistors N47 and N48 are formed on the upper part of the cell.
  • the 2-port SRAM cells shown in FIGS. 11 and 12 are alternately arranged adjacent to each other in the X direction.
  • the transistors N43 and N44 are transistors included in the 2-port SRAM cell shown in FIG. 12 arranged on the right side of the drawing, and the transistors N47 and N48 are shown in FIG. 12 arranged on the left side of the drawing. It is a transistor included in the 2-port SRAM cell shown.
  • transistors N43 and N44 are transistors included in the 2-port SRAM cell shown in FIG. 11 arranged on the right side of the drawing, and transistors N47 and N48 are shown in FIG. 11 arranged on the left side of the drawing. It is a transistor included in the port SRAM cell.
  • the nanowires 21d, 21e, 21i, 21j overlap with the nanowires 121i, 121j, 121d, 121e, respectively, in a plan view. That is, the transistors N3, N4, N7, and N8 overlap with the transistors N47, N48, N43, and N44 in a plan view, respectively.
  • nanowires 121d, 121e, 121i, 121j are formed in the lower part of the cell, and nanowires 21d, 21e, 21i, 21j are formed in the upper part of the cell. Further, nanowires 21a, 121d, 121i are formed side by side in the X direction. Nanowires 21b, 21c, 121e, 121j are formed side by side in the X direction. Nanowires 21d, 21f, 21g, 21i are formed side by side in the X direction. Nanowires 21e, 21h, 21j are formed side by side in the X direction.
  • transistors N43, N44, N47, and N48 are formed in the lower part of the cell, and transistors N3, N4, N7, and N8 are formed in the upper part of the cell. Further, the transistors N1, N43, and N47 are formed side by side in the X direction. Transistors N2, N44, N48, and P1 are formed side by side in the X direction. Transistors N3, N5, N7, and P2 are formed side by side in the X direction. Transistors N4, N6, and N8 are formed side by side in the X direction.
  • nanowires 21d, 21e, 21i, 21j are formed in the lower part of the cell, and nanowires 121d, 121e, 121i, 121j are formed in the upper part of the cell. Further, nanowires 21a, 21d, 21i are formed side by side in the X direction. Nanowires 21b, 21c, 21e, 21j are formed side by side in the X direction. Nanowires 21f, 21g, 121d, 121i are formed side by side in the X direction. Nanowires 21h, 121e, 121j are formed side by side in the X direction.
  • transistors N3, N4, N7, and N8 are formed in the lower part of the cell, and transistors N43, N44, N47, and N48 are formed in the upper part of the cell. Further, the transistors N1, N3, and N7 are formed side by side in the X direction. Transistors N2, N4, N8, and P1 are formed side by side in the X direction. Transistors N5, N43, N47, and P2 are formed side by side in the X direction. Transistors N6, N44, and N48 are formed side by side in the X direction.
  • transistors corresponding to access transistors PG1 to PG4 are formed only in either the upper part of the cell or the lower part of the cell. Further, the transistors corresponding to the load transistors are formed at the same positions in the X direction. Further, transistors corresponding to drive transistors PD1 and PD2 are laminated, respectively. Then, according to this modification, the same effect as that of the 2-port SRAM cell according to the second embodiment can be obtained.
  • transistors N3, N4, N7, and N8 are formed on the upper part of the cell.
  • transistors N3, N4, N7, and N8 are formed in the lower part of the cell. That is, in FIGS. 11 and 12, the transistors corresponding to the access transistors PG1 to PG4 are formed only in either the upper part of the cell or the lower part of the cell. That is, even when the device characteristics of the transistors formed in the upper part of the cell and the lower part of the cell are different, the transistors corresponding to the access transistors PG1 to PG4 are formed in the same layer (either the upper part of the cell or the lower part of the cell).
  • the transistors P1 and P2 are formed at the same positions in the X direction in a plan view. As a result, the area of the 2-port SRAM cell can be reduced.
  • the drive transistor PD1 is composed of transistors N1 and N5 connected in parallel
  • the drive transistor PD2 is composed of transistors N2 and N6 connected in parallel.
  • the transistors N1 and N2 overlap with the transistors N5 and N6 in a plan view, respectively. As a result, the area can be reduced while improving the driving capacity of the 2-port SRAM cell.
  • the 2-port SRAM cells shown in FIG. 12 are arranged adjacent to the 2-port SRAM cells shown in FIG. 11 without being inverted in the X direction, but the 2-ports shown in FIG. 12 are arranged adjacent to each other.
  • the SRAM cells may be inverted in the X direction and arranged adjacent to each other.
  • the transistors N43 and N44 correspond to the transistors N7 and N8 in the 2-port SRAM cell shown in FIG. 12 arranged on the right side of the drawing, respectively.
  • the transistors N47 and N48 correspond to the transistors N3 and N4 in the 2-port SRAM cell shown in FIG. 12 arranged on the left side of the drawing, respectively.
  • FIGS. 13 (a) and 14 (a) show the lower part of the cell
  • FIGS. 13 (b) and 14 (b) show the upper part of the cell
  • FIGS. 13 (c) and 14 (c) show the upper part of the cell.
  • the M1 and M2 wiring layers are shown.
  • the transistors N43 and N44 and the dummy transistors N25 and N26 are formed in the lower part of the cell. Further, in addition to the transistors N3 to N6 and P2, the transistors N7, N8 and P1 are formed on the upper part of the cell. In FIG. 14, in comparison with FIG. 8, in addition to the transistors N1, N2, N7, N8, the transistors N3, N4 and the dummy transistors N25, 26 are formed in the lower part of the cell. Further, in addition to the transistors N5, N6, N43, N44, and P2, the transistors N47, N48, and P1 are formed on the upper part of the cell.
  • the 2-port SRAM cells shown in FIGS. 13 and 14 are alternately arranged adjacent to each other in the X direction.
  • the transistors N43 and N44 are transistors included in the 2-port SRAM cell shown in FIG. 14 arranged on the right side of the drawing, and the transistors N47 and N48 are shown in FIG. 14 arranged on the left side of the drawing. It is a transistor included in the 2-port SRAM cell shown.
  • the transistors N43 and N44 are transistors included in the 2-port SRAM cell shown in FIG. 13 arranged on the right side of the drawing, and the transistors N47 and N48 are shown in FIG. 13 arranged on the left side of the drawing. It is a transistor included in the port SRAM cell.
  • the nanowires 21d, 21e, 21i, 21j overlap with the nanowires 121i, 121j, 121d, 121e, respectively, in a plan view. That is, the transistors N3, N4, N7, and N8 overlap with the transistors N47, N48, N43, and N44 in a plan view, respectively.
  • nanowires 21b are formed in the upper part of the cell, and nanowires 28a and 28b are formed in the lower part of the cell.
  • the nanowires 21g and 21b overlap with the nanowires 28a and 28b in a plan view, respectively. That is, the transistors P2 and P1 overlap with the dummy transistors N25 and N26, respectively, in a plan view.
  • nanowires 121d, 121e, 121i, 121j are formed in the lower part of the cell, and nanowires 21d, 21e, 21i, 21j are formed in the upper part of the cell. Further, nanowires 21a, 28a, 121d, 121i are formed side by side in the X direction. Nanowires 21c, 28b, 121e, 121j are formed side by side in the X direction. Nanowires 21d, 21f, 21g, 21i are formed side by side in the X direction. Nanowires 21b, 21e, 21h, 21j are formed side by side in the X direction.
  • transistors N1, N43, N47 and dummy transistors N25 are formed side by side in the X direction.
  • Transistors N2, N44, N48 and dummy transistors N26 are formed side by side in the X direction.
  • Transistors N3, N5, N7, and P2 are formed side by side in the X direction.
  • Transistors N4, N6, N8, and P1 are formed side by side in the X direction.
  • nanowires 21d, 21e, 21i, 21j are formed in the lower part of the cell, and nanowires 121d, 121e, 121i, 121j are formed in the upper part of the cell. Further, nanowires 21a, 21d, 21i, 28a are formed side by side in the X direction. Nanowires 21c, 21e, 21j, 28b are formed side by side in the X direction. Nanowires 21f, 21g, 121d, 121i are formed side by side in the X direction. Nanowires 21b, 21h, 121e, 121j are formed side by side in the X direction.
  • the transistors N1, N3, N7 and the dummy transistor N25 are formed side by side in the X direction.
  • Transistors N2, N4, N8 and dummy transistors N26 are formed side by side in the X direction.
  • Transistors N5, N43, N47, and P2 are formed side by side in the X direction.
  • Transistors N6, N44, N48, and P1 are formed side by side in the X direction.
  • transistors corresponding to access transistors PG1 to PG4 are formed only in either the upper part of the cell or the lower part of the cell. Further, each transistor including a dummy transistor is laminated. Further, the transistor including the dummy transistor formed in the lower part of the cell is only an N-type FET. Then, according to this modification, the same effect as that of the 2-port SRAM cell according to the second embodiment can be obtained.
  • transistors N3, N4, N7, and N8 are formed on the upper part of the cell.
  • transistors N3, N4, N7, and N8 are formed in the lower part of the cell. That is, in FIGS. 13 and 14, the transistors corresponding to the access transistors PG1 to PG4 are formed only in either the upper part of the cell or the lower part of the cell. That is, even when the device characteristics of the transistors formed in the upper part of the cell and the lower part of the cell are different, the transistors corresponding to the access transistors PG1 to PG4 are formed in the same layer (either the upper part of the cell or the lower part of the cell).
  • the transistors N1, N2, N43, N44, N47, N48 and the dummy transistors N25 and N26 overlap with the transistors N5 to N8, N3, N4, P2 and P1 in a plan view, respectively. That is, in FIGS. 13 and 14, each transistor including the dummy transistor is laminated with other transistors. As a result, it is not necessary to remove some of the transistors, so that the complexity of the manufacturing process can be suppressed.
  • transistors N1, N2, N43, N44, N47, N48 and dummy transistors N25, N26 are formed in the lower part of the cell, and transistors N3 to N8, P1 and P2 are formed in the upper part of the cell.
  • transistors N1 to N4, N7, N8 and dummy transistors N25 and N26 are formed in the lower part of the cell, and transistors N5, N6, N43, N44, N47, N48, P1 and P2 are formed in the upper part of the cell. Has been done. That is, in FIGS.
  • the 2-port SRAM cells shown in FIG. 14 are arranged adjacent to the 2-port SRAM cells shown in FIG. 13 without being inverted in the X direction, but the 2-ports shown in FIG. 14 are arranged adjacent to each other.
  • the SRAM cells may be inverted in the X direction and arranged adjacent to each other.
  • the transistors N43 and N44 correspond to the transistors N7 and N8 in the 2-port SRAM cell shown in FIG. 14 arranged on the right side of the drawing.
  • the transistors N47 and N48 correspond to the transistors N3 and N4 in the 2-port SRAM cell shown in FIG. 14 arranged on the left side of the drawing, respectively.
  • FIGS. 15 (a) and 16 (a) show the lower part of the cell
  • FIGS. 15 (b) and 16 (b) show the upper part of the cell
  • FIGS. 15 (c) and 16 (c) show the upper part of the cell.
  • the M1 and M2 wiring layers are shown.
  • transistors N5, N6, N43, and N44 are formed in the lower part of the cell in addition to the transistors N1, N2, N47, and N48. Further, in addition to the transistors N3, N4, and P2, the transistors N7, N8, P1 and the dummy transistors P21 and P22 are formed on the upper part of the cell.
  • transistors N3 to N6 are formed in the lower part of the cell in addition to the transistors N1, N2, N7, and N8. Further, in addition to the transistors N43, N44 and P2, the transistors N47, N48 and P1 and the dummy transistors P21 and P22 are formed on the upper part of the cell.
  • the 2-port SRAM cells shown in FIGS. 15 and 16 are alternately arranged adjacent to each other in the X direction.
  • the transistors N43 and N44 are transistors included in the 2-port SRAM cell shown in FIG. 16 arranged on the right side of the drawing, and the transistors N47 and N48 are shown in FIG. 16 arranged on the left side of the drawing. It is a transistor included in the 2-port SRAM cell shown.
  • the transistors N43 and N44 are transistors included in the 2-port SRAM cell shown in FIG. 15 arranged on the right side of the drawing, and the transistors N47 and N48 are arranged in FIG. 15 on the left side of the drawing. It is a transistor included in the port SRAM cell.
  • the nanowires 21d, 21e, 21i, 21j overlap with the nanowires 121i, 121j, 121d, 121e in a plan view, respectively. That is, the transistors N3, N4, N7, and N8 overlap with the transistors N47, N48, N44, and N47 in a plan view, respectively.
  • nanowires 21f and 21h are formed in the lower part of the cell, and nanowires 28c and 28d are formed in the upper part of the cell. Further, the nanowires 21a, 21f, 21c and 21h overlap with the nanowires 21g, 28c, 28d and 21b in a plan view, respectively. That is, the transistors P1 and P2 and the dummy transistors P21 and P22 overlap with the transistors N6, N1, N5 and N2 in a plan view, respectively.
  • nanowires 121d, 121e, 121i, 121j are formed in the lower part of the cell, and nanowires 21d, 21e, 21i, 21j are formed in the upper part of the cell. Further, nanowires 21a, 21f, 121d, 121i are formed side by side in the X direction. Nanowires 21c, 21h, 121e, 121j are formed side by side in the X direction. Nanowires 21d, 21g, 21i, 28c are formed side by side in the X direction. Nanowires 21b, 21e, 21j, 28d are formed side by side in the X direction.
  • transistors N1, N5, N43, and N47 are formed side by side in the X direction.
  • Transistors N2, N6, N44, and N48 are formed side by side in the X direction.
  • Transistors N3, N7, P2 and dummy transistors P21 are formed side by side in the X direction.
  • Transistors N4, N8, P1 and dummy transistors P22 are formed side by side in the X direction.
  • nanowires 21d, 21e, 21i, 21j are formed in the lower part of the cell, and nanowires 121d, 121e, 121i, 121j are formed in the upper part of the cell. Further, nanowires 21a, 21d, 21f, 21i are formed side by side in the X direction. Nanowires 21c, 21e, 21h, 21j are formed side by side in the X direction. Nanowires 21g, 28c, 121d, 121i are formed side by side in the X direction. Nanowires 21b, 28d, 121e, 121j are formed side by side in the X direction.
  • transistors N1, N3, N5, and N7 are formed side by side in the X direction.
  • Transistors N2, N4, N6, and N8 are formed side by side in the X direction.
  • Transistors N43, N47, P2 and dummy transistors P21 are formed side by side in the X direction.
  • Transistors N44, N48, P1 and dummy transistors P22 are formed side by side in the X direction.
  • transistors corresponding to access transistors PG1 to PG4 are formed only in either the upper part of the cell or the lower part of the cell. Further, transistors corresponding to the drive transistors PD1 and PD2 are formed side by side in the X direction at the lower part of the cell. Further, a transistor corresponding to the load transistors PU1 and PU2 is formed on the upper part of the cell, and is laminated with a transistor corresponding to the drive transistors PD1 and PD2. Then, according to this modification, the same effect as that of the 2-port SRAM cell according to the second embodiment can be obtained.
  • transistors N3, N4, N7, and N8 are formed on the upper part of the cell.
  • transistors N3, N4, N7, and N8 are formed in the lower part of the cell. That is, in FIGS. 15 and 16, the transistors corresponding to the access transistors PG1 to PG4 are formed only in either the upper part of the cell or the lower part of the cell. That is, even when the device characteristics of the transistors formed in the upper part of the cell and the lower part of the cell are different, the transistors corresponding to the access transistors PG1 to PG4 are formed in the same layer (either the upper part of the cell or the lower part of the cell).
  • the transistors N1, N2, N5, N6, N43, N44, N47, and N48 are viewed in plan with the transistors P2, dummy transistors P22, P21, and transistors P1, N7, N8, N3, and N4, respectively. It overlaps with. That is, in FIGS. 15 and 16, each transistor including the dummy transistor is laminated with another transistor. As a result, it is not necessary to remove some of the transistors, so that the complexity of the manufacturing process can be suppressed.
  • transistors N1, N2, N5, N6, N43, N44, N47, N48 are formed in the lower part of the cell, and transistors N3, N4, N7, N8, P1, P2 and a dummy are formed in the upper part of the cell.
  • Transistors P21 and P22 are formed.
  • transistors N1 to N8 are arranged in the lower part of the cell, and transistors N43, N44, N47, N48, P1, P2 and dummy transistors P21 and P22 are formed in the upper part of the cell. That is, in FIGS.
  • the 2-port SRAM cells shown in FIG. 16 are arranged adjacent to the 2-port SRAM cells shown in FIG. 15 without being inverted in the X direction, but the 2-ports shown in FIG. 15 are arranged adjacent to each other.
  • the SRAM cells may be inverted in the X direction and arranged adjacent to each other.
  • the transistors N43 and N44 correspond to the transistors N7 and N8 in the 2-port SRAM cell shown in FIG. 16 arranged on the right side of the drawing.
  • the transistors N47 and N48 correspond to the transistors N3 and N4 in the 2-port SRAM cell shown in FIG. 16 arranged on the left side of the drawing.
  • each transistor is provided with one nanowire, but a part or all of the transistors may be provided with a plurality of nanowires.
  • a plurality of nanowires may be provided in the X direction in a plan view, or a plurality of nanowires may be provided in the Z direction.
  • a plurality of nanowires may be provided in both the X direction and the Z direction.
  • the number of nanowires included in the transistor may be different between the upper part and the lower part of the cell.
  • each transistor may be composed of a plurality of transistors connected in parallel.
  • the cross-sectional shape of the nanowire is substantially square, but the present invention is not limited to this. For example, it may be circular or rectangular.
  • a nanowire FET has been described as an example as a three-dimensional structure transistor, but the description is not limited to this.
  • the transistor formed in the lower part of the cell may be a fin type transistor.
  • a 2-port SRAM cell using a CFET can be realized and the area of the 2-port SRAM cell can be reduced. be able to.

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Abstract

ドライブトランジスタ（ＰＤ１）に相当するトランジスタ（Ｎ１，Ｎ５）が、セル上部およびセル下部にそれぞれ形成されている。ドライブトランジスタ（ＰＤ２）に相当するトランジスタ（Ｎ２，Ｎ６）が、セル上部およびセル下部にそれぞれ形成されている。ロードトランジスタ（ＰＵ２）に相当するトランジスタ（Ｐ１）が、セル下部に形成されている。ロードトランジスタ（ＰＵ１）に相当するトランジスタ（Ｐ２）が、セル上部に形成されている。

Description

半導体記憶装置
　本開示は、立体構造トランジスタを備えた半導体記憶装置に関し、特に立体構造トランジスタを用いた２ポートＳＲＡＭ（Static Random Access Memory）セルのレイアウト構造に関する。
　ＳＲＡＭは半導体集積回路において広く用いられている。ＳＲＡＭにはデータの読み書き用ポートが２つ備えられた２ポートＳＲＡＭが知られている（例えば、特許文献１）。
　また、ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。
　非特許文献１，２では、新規デバイスとして、立体構造のＰ型ＦＥＴとＮ型ＦＥＴを基板に対して垂直方向に積層した立体構造デバイスと、これを用いたＳＲＡＭセル（以下、単に、セルともいう）が開示されている。
米国特許第９３６２２９２号（図１）
Ryckaert J. et al., "The Complementary FET (CFET) for CMOS scaling beyond N3", 2018 Symposium on VLSI Technology Digest of Technical Papers A. Mocuta et al., "Enabling CMOS Scaling Towards 3nm and Beyond", 2018 Symposium on VLSI Technology Digest of Technical Papers
　本明細書では、立体構造のＰ型ＦＥＴとＮ型ＦＥＴを基板に対して垂直方向に積層した立体構造デバイスのことを、非特許文献１の記載にならい、ＣＦＥＴ（Complementary FET）と呼ぶことにする。また、基板に対して垂直をなす方向のことを、深さ方向と呼ぶ。
　しかし、これまでに、ＣＦＥＴを用いた２ポートＳＲＡＭセルのレイアウトに関して、具体的な検討はまだなされていない。
　本開示は、ＣＦＥＴを用いた２ポートＳＲＡＭセルのレイアウト構造を提供することを目的とする。
　本開示の第１態様では、２ポートＳＲＡＭセルを含む半導体記憶装置であって、前記２ポートＳＲＡＭセルは、一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、一方のノードが第１ビット線に、他方のノードが前記第１ノードに、ゲートが第１ワード線にそれぞれ接続された第５トランジスタと、一方のノードが前記第１ビット線と第１相補ビット線対を構成する第２ビット線に、他方のノードが前記第２ノードに、ゲートが前記第１ワード線にそれぞれ接続された第６トランジスタと、一方のノードが第３ビット線に、他方のノードが前記第１ノードに、ゲートが第２ワード線にそれぞれ接続された第７トランジスタと、一方のノードが前記第３ビット線と第２相補ビット線対を構成する第４ビット線に、他方のノードが前記第２ノードに、ゲートが前記第２ワード線にそれぞれ接続された第８トランジスタとを備える。前記第３および第４トランジスタは、それぞれ、第１層に形成された第１導電型の立体構造トランジスタである、第１立体構造トランジスタと、前記第１層と異なる第２層に形成された前記第１導電型の立体構造トランジスタである、第２立体構造トランジスタとからなる。前記第１トランジスタは、前記第２層に形成された前記第１導電型と異なる第２導電型の立体構造トランジスタからなる。前記第２トランジスタは、前記第１層に形成された前記第２導電型の立体構造トランジスタからなる。前記第５～第８トランジスタは、それぞれ、前記第１および第２層の少なくともいずれか一方に形成された前記第１導電型の立体構造トランジスタを含む。
　本開示によると、第１～第８トランジスタにより、２ポートＳＲＡＭ回路が構成される。また、第３および第４トランジスタは、それぞれ、第１層に形成された第１導電型の立体構造トランジスタと第２層に形成された第１導電型の立体構造トランジスタとからなる。第１トランジスタは、第２層に形成された第２導電型の立体構造トランジスタからなる。第２トランジスタは、第１層に形成された第２導電型の立体構造トランジスタからなる。第５～第８トランジスタは、それぞれ、第１および第２層の少なくともいずれか一方に形成された第１導電型の立体構造トランジスタを含む。すなわち、２ポートＳＲＡＭ回路を構成する第１～第８トランジスタは、それぞれ、立体構造トランジスタにより構成される。これにより、ＣＦＥＴを用いた２ポートＳＲＡＭセルを実現することができる。
　本開示の第２態様では、２ポートＳＲＡＭセルを含む半導体記憶装置であって、前記２ポートＳＲＡＭセルは、一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、一方のノードが第１ビット線に、他方のノードが前記第１ノードに、ゲートが第１ワード線にそれぞれ接続された第５トランジスタと、一方のノードが前記第１ビット線と第１相補ビット線対を構成する第２ビット線に、他方のノードが前記第２ノードに、ゲートが前記第１ワード線にそれぞれ接続された第６トランジスタと、一方のノードが第３ビット線に、他方のノードが前記第１ノードに、ゲートが第２ワード線にそれぞれ接続された第７トランジスタと、一方のノードが前記第３ビット線と第２相補ビット線対を構成する第４ビット線に、他方のノードが前記第２ノードに、ゲートが前記第２ワード線にそれぞれ接続された第８トランジスタとを備える。前記第３および第４トランジスタは、それぞれ、第１層に形成された第１導電型の立体構造トランジスタである、第１立体構造トランジスタと、前記第１層と異なる第２層に形成された前記第１導電型の立体構造トランジスタである、第２立体構造トランジスタとからなる。前記第１および第２トランジスタは、それぞれ、前記第２層に形成された前記第１導電型と異なる第２導電型の立体構造トランジスタからなる。前記第５～第８トランジスタは、それぞれ、前記第１および第２層の少なくともいずれか一方に形成された前記第１導電型の立体構造トランジスタを含む。
　本開示によると、第１～第８トランジスタにより、２ポートＳＲＡＭ回路が構成される。また、第３および第４トランジスタは、それぞれ、第１層に形成された第１導電型の立体構造トランジスタと第２層に形成された第１導電型の立体構造トランジスタとからなる。第１および第２トランジスタは、それぞれ、第２層に形成された第２導電型の立体構造トランジスタからなる。第５～第８トランジスタは、それぞれ、第１および第２層の少なくともいずれか一方に形成された第１導電型の立体構造トランジスタを含む。すなわち、２ポートＳＲＡＭ回路を構成する第１～第８トランジスタは、それぞれ、立体構造トランジスタにより構成される。これにより、ＣＦＥＴを用いた２ポートＳＲＡＭセルを実現することができる。
　本開示の第３態様では、２ポートＳＲＡＭセルを含む半導体記憶装置であって、前記２ポートＳＲＡＭセルは、一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、一方のノードが第１ビット線に、他方のノードが前記第１ノードに、ゲートが第１ワード線にそれぞれ接続された第５トランジスタと、一方のノードが前記第１ビット線と第１相補ビット線対を構成する第２ビット線に、他方のノードが前記第２ノードに、ゲートが前記第１ワード線にそれぞれ接続された第６トランジスタと、一方のノードが第３ビット線に、他方のノードが前記第１ノードに、ゲートが第２ワード線にそれぞれ接続された第７トランジスタと、一方のノードが前記第３ビット線と第２相補ビット線対を構成する第４ビット線に、他方のノードが前記第２ノードに、ゲートが前記第２ワード線にそれぞれ接続された第８トランジスタとを備える。前記第３および第４トランジスタは、それぞれ、第１層に形成された複数の第１導電型の立体構造トランジスタである、複数の第１立体構造トランジスタからなる。前記複数の第１立体構造トランジスタは、前記第１～第８トランジスタのチャネル部が延びる方向である第１方向と垂直をなす第２方向に並んで形成されている。前記第１および第２トランジスタは、それぞれ、前記第１層と異なる第２層に形成された前記第１導電型と異なる第２導電型の立体構造トランジスタを含み、かつ、少なくとも一部が前記第３および第４トランジスタとそれぞれ平面視で重なっている。前記第５～第８トランジスタは、それぞれ、前記第１および第２層の少なくともいずれか一方に形成された前記第１導電型の立体構造トランジスタを含む。
　本開示によると、第１～第８トランジスタにより、２ポートＳＲＡＭ回路が構成される。また、第３および第４トランジスタは、それぞれ、第１層に形成され、かつ、第２方向に並んで形成された複数の第１導電型の立体構造トランジスタからなる。第１および第２トランジスタは、それぞれ、第２層に形成された第２導電型の立体構造トランジスタからなる。第５～第８トランジスタは、それぞれ、第１および第２層の少なくともいずれか一方に形成された第１導電型の立体構造トランジスタを含む。すなわち、２ポートＳＲＡＭ回路を構成する第１～第８トランジスタは、それぞれ、立体構造トランジスタにより構成される。これにより、ＣＦＥＴを用いた２ポートＳＲＡＭセルを実現することができる。
　また、第１および第２トランジスタは、少なくとも一部が第３および第４トランジスタとそれぞれ平面視で重なっている。すなわち、第１および第２トランジスタは、第３および第４トランジスタとそれぞれ積層される。これにより、２ポートＳＲＡＭセルの小面積化を図ることができる。
　したがって、ＣＦＥＴを用いた２ポートＳＲＡＭセルを実現することができるとともに、２ポートＳＲＡＭセルの小面積化を図ることができる。
　本開示の第４態様では、第１および第２の２ポートＳＲＡＭセルを含む半導体記憶装置であって、前記第１および第２の２ポートＳＲＡＭセルは、それぞれ、一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、一方のノードが第１ビット線に、他方のノードが前記第１ノードに、ゲートが第１ワード線にそれぞれ接続された第５トランジスタと、一方のノードが前記第１ビット線と第１相補ビット線対を構成する第２ビット線に、他方のノードが前記第２ノードに、ゲートが前記第１ワード線にそれぞれ接続された第６トランジスタと、一方のノードが第３ビット線に、他方のノードが前記第１ノードに、ゲートが第２ワード線にそれぞれ接続された第７トランジスタと、一方のノードが前記第３ビット線と第２相補ビット線対を構成する第４ビット線に、他方のノードが前記第２ノードに、ゲートが前記第２ワード線にそれぞれ接続された第８トランジスタとを備える。前記第１および第２の２ポートＳＲＡＭセルは、前記第１～第８トランジスタのチャネル部が延びる方向である第１方向と垂直をなす第２方向に隣接して配置されている。前記第１および第２の２ポートＳＲＡＭセルにおいて、前記第３および第４トランジスタは、それぞれ、第１層に形成された第１導電型の立体構造トランジスタを含み、前記第１トランジスタは、それぞれ、前記第１層と異なる第２層に形成された前記第１導電型と異なる第２導電型の立体構造トランジスタを含み、前記第２トランジスタは、それぞれ、前記第１および第２層の少なくとも一方に形成された前記第２導電型の立体構造トランジスタを含み、前記第５～第８トランジスタは、それぞれ、前記第１および第２層の少なくとも一方に形成された前記第１導電型の立体構造トランジスタを含む。前記第１の２ポートＳＲＡＭセルにおける前記第５および第７トランジスタは、少なくとも一部が、前記第２の２ポートＳＲＡＭセルにおける前記第６および第８トランジスタと、それぞれ平面視で重なっている。
　本開示によると、第１および第２の２ポートＳＲＡＭセルに、それぞれ備えられた第１～第８トランジスタにより、第１および第２の２ポートＳＲＡＭセルに、それぞれ、２ポートＳＲＡＭ回路が構成される。また、第３および第４トランジスタは、それぞれ、第１層に形成された第１導電型の立体構造トランジスタを含む。第１トランジスタは、それぞれ、第２層に形成された第２導電型の立体構造トランジスタを含む。第２トランジスタは、それぞれ、第１および第２層の少なくとも一方に形成された第２導電型の立体構造トランジスタを含む。第５～第８トランジスタは、それぞれ、前記第１および第２層の少なくとも一方に形成された第１導電型の立体構造トランジスタを含む。すなわち、２ポートＳＲＡＭ回路を構成する第１～第８トランジスタは、それぞれ、立体構造トランジスタにより構成される。これにより、ＣＦＥＴを用いた２ポートＳＲＡＭセルを実現することができる。
　また、第１および第２の２ポートＳＲＡＭセルは、第２方向に隣接して配置されており、第１の２ポートＳＲＡＭセルにおける第５および第７トランジスタは、少なくとも一部が、第２の２ポートＳＲＡＭセルにおける第６および第８トランジスタと平面視で重なっている。すなわち、第１の２ポートＳＲＡＭセルにおける第５および第７トランジスタは、第２の２ポートＳＲＡＭセルにおける第６および第８トランジスタと積層されている。これにより、２ポートＳＲＡＭセルの小面積化を図ることができる。
　したがって、ＣＦＥＴを用いた２ポートＳＲＡＭセルを実現することができるとともに、２ポートＳＲＡＭセルの小面積化を図ることができる。
　本開示によると、ＣＦＥＴを用いた２ポートＳＲＡＭセルを実現することができる。
第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の例を示す平面図。 第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の例を示す断面図。 第１実施形態に係る２ポートＳＲＡＭセルの構成を示す回路図。 第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の例を示す平面図。 第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 ＣＦＥＴを備えた半導体装置の構造を示す断面図。 ＣＦＥＴを備えた半導体装置の構造を示す断面図。 ＣＦＥＴを備えた半導体装置の構造を示す断面図。 ＣＦＥＴを備えた半導体装置の構造を示す断面図。
　以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体記憶装置は複数のＳＲＡＭセル（本明細書では、適宜、単にセルという）を備えており、この複数のＳＲＡＭセルのうち少なくとも一部は、ＣＦＥＴ、すなわち、立体構造のＰ型ＦＥＴとＮ型ＦＥＴを基板に対して垂直方向に積層した立体構造デバイスを備えるものとする。
　まず、ＣＦＥＴの基本構造について説明する。図１７～図２０はＣＦＥＴを備えた半導体装置の構造を示す図であり、図１７はＸ方向における断面図、図１８はＹ方向におけるゲート部分の断面図、図１９はＹ方向におけるソース・ドレイン部分の断面図、図２０は平面図である。なお、Ｘ方向はナノワイヤが延びる方向、Ｙ方向はゲートが延びる方向、Ｚ方向は基板面と垂直をなす方向としている。また、図１７～図２０は概略図であり、各部の寸法や位置等は必ずしも整合していない。
　この半導体装置では、シリコン（Ｓｉ）基板等の半導体基板３０１の表面に素子分離領域３０２が形成されており、素子分離領域３０２により、素子活性領域３０ａが画定されている。素子活性領域３０ａでは、Ｐ型ＦＥＴ上にＮ型ＦＥＴが形成されている。
　素子活性領域３０ａでは、半導体基板３０１上に積層トランジスタ構造３９０ａが形成されている。積層トランジスタ構造３９０ａは、半導体基板３０１上に形成されたゲート構造３９１を含む。ゲート構造３９１は、ゲート電極３５６、複数のナノワイヤ３５８、ゲート絶縁膜３５５、絶縁膜３５７を含む。ゲート電極３５６は、Ｙ方向に延び、Ｚ方向に立ち上がる。ナノワイヤ３５８は、Ｘ方向でゲート電極３５６を貫通し、Ｙ方向及びＺ方向に配列されている。ゲート絶縁膜３５５は、ゲート電極３５６とナノワイヤ３５８との間に形成されている。ゲート電極３５６及びゲート絶縁膜３５５は、Ｘ方向において、ナノワイヤ３５８の両端から後退した位置に形成されており、この後退した部分に絶縁膜３５７が形成されている。半導体基板３０１上に、絶縁膜３５７の両脇において、絶縁膜３１６が形成されている。３２１，３２２は層間絶縁膜である。
　また、図１８に示すように、ゲート電極３５６は、開口部３７５に設けられたビア３８５によって、上層の配線と接続される。
　例えば、ゲート電極３５６には、チタン、チタン窒化物又は多結晶シリコン等を用いることができる。例えば、ゲート絶縁膜３５５には、ハフニウム酸化物、アルミニウム酸化物又はハフニウム及びアルミニウムの酸化物等の高誘電率材料を用いることができる。例えば、ナノワイヤ３５８にはシリコン等を用いることができる。例えば、絶縁膜３１６、絶縁膜３５７には、シリコン酸化物又はシリコン窒化物等を用いることができる。
　この半導体装置では、Ｚ方向に配列するナノワイヤ３５８の本数は４であり、素子活性領域３０ａでは、半導体基板３０１側の２本のナノワイヤ３５８の各端部にＰ型半導体層３３１ｐが形成されている。Ｐ型半導体層３３１ｐに接する２つのローカル配線３８６がＸ方向でゲート構造３９１を挟むようにして形成されている。また、半導体基板１０１から離間する側の２本のナノワイヤ３５８の各端部にＮ型半導体層３４１ｎが形成されている。Ｎ型半導体層３４１ｎに接する２つのローカル配線３８８がＸ方向でゲート構造３９１を挟むようにして形成されている。ローカル配線３８６とローカル配線３８８との間に絶縁膜３３２が形成されている。ローカル配線３８８の上に絶縁膜３８９が形成されている。例えば、Ｐ型半導体層３３１ｐはＰ型ＳｉＧｅ層であり、Ｎ型半導体層３４１ｎはｎ型Ｓｉ層である。例えば、絶縁膜３３２には、シリコン酸化物又はシリコン窒化物等を用いることができる。
　また、図１９に示すように、ローカル配線３８８は、ビア３０７１を介して、埋め込み配線３１０１と接続される。ローカル配線３８６は、ビア３０７２を介して、埋め込み配線３１０２と接続される。
　このように、積層トランジスタ構造３９０ａは、ゲート電極３５６、ナノワイヤ３５８、ゲート絶縁膜３５５及びＰ型半導体層３３１ｐを含むＰ型ＦＥＴを有する。このＰ型ＦＥＴでは、一方のＰ型半導体層３３１ｐがソース領域として機能し、他方のＰ型半導体層３３１ｐがドレイン領域として機能し、ナノワイヤ３５８がチャネルとして機能する。積層トランジスタ構造３９０ａは、ゲート電極３５６、ナノワイヤ３５８、ゲート絶縁膜３５５及びＮ型半導体層３４１ｎを含むＮ型ＦＥＴも有する。このＮ型ＦＥＴでは、一方のＮ型半導体層３４１ｎがソース領域として機能し、他方のＮ型半導体層３４１ｎがドレイン領域として機能し、ナノワイヤ３５８がチャネルとして機能する。
　なお、積層トランジスタ構造より上層については、ビアおよび金属配線によりトランジスタ間の配線等が行われるが、これらは既知の配線プロセスによって実現が可能である。
　なお、ここでは、Ｐ型ＦＥＴおよびＮ型ＦＥＴにおけるナノワイヤの本数は、それぞれ、Ｙ方向に４本、Ｚ方向に２本、計８本ずつであるものとしたが、ナノノワイヤの本数はこれに限られるものではない。また、Ｐ型ＦＥＴとＮ型ＦＥＴのナノワイヤの本数は、異なっていてもかまわない。
　また、本明細書では、ナノワイヤの両端に形成され、トランジスタのソースまたはドレインとなる端子を構成する半導体層部のことを「パッド」という。上述したＣＦＥＴの基本構造例では、Ｐ型半導体層３３１ｐおよびＮ型半導体層３４１ｎが、パッドに相当する。
　また、以降の実施形態における平面図および断面図においては、各絶縁膜等の記載は省略することがある。また、以降の実施形態における平面図および断面図については、ナノワイヤおよびその両側のパッドを、簡易化した直線状の形状で記載することがある。また、本明細書において、「同一サイズ」等のように、サイズ等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。
　また、本明細書では、トランジスタのソースおよびドレインのことを、適宜、トランジスタの「ノード」と称する。すなわち、トランジスタの一方のノードとは、トランジスタのソースまたはドレインのことを指し、トランジスタの両方のノードとは、トランジスタのソースおよびドレインのことを指す。
　また、本明細書では、Ｐ型ＦＥＴとＮ型ＦＥＴとが積層されていることを基本とするが、一部において、上層（または下層）のみに、Ｐ型ＦＥＴまたはＮ型ＦＥＴが形成される。その形成方法として、例えば、上層（または下層）のデバイスを形成した後に、上層（または下層）のデバイスを部分的に除去する（例えば、パッド部の除去、または、ゲート配線およびパッド部の除去）ことにより、上層（または下層）のみに、Ｐ型ＦＥＴまたはＮ型ＦＥＴを形成することができる。また、上層（または下層）のデバイスのパッド部のエピタキシャル成長による形成時に、上層（または下層）を部分的に非形成とすることにより、上層（または下層）のみに、Ｐ型ＦＥＴまたはＮ型ＦＥＴを形成することができる。
　また、本明細書では、Ｐ型ＦＥＴとＮ型ＦＥＴとが積層されていることを基本とするが、一部において、上層および下層に、同一導電型のＦＥＴ（Ｐ型ＦＥＴまたはＮ型ＦＥＴ）が積層される。すなわち、上層および下層のうち少なくとも一方に、異なる導電型のＦＥＴが形成されることがある。その形成方法として、例えば、上層（または下層）の一部にＮ型ＦＥＴ（またはＰ型ＦＥＴ）を形成する場合、Ｎ型ＦＥＴ（またはＰ型ＦＥＴ）を形成する部分にマスクをして、他の部分をＰ導電型（またはＮ導電型）にドーピングする。その後、Ｎ型ＦＥＴを形成する部分以外にマスクをして、Ｎ導電型（またはＰ導電型）にドーピングする。これにより、上層および下層のうち少なくとも一方に、異なる導電型のＦＥＴを形成できるため、同一導電型のＦＥＴを確実に積層することができる。
　また、以下の実施形態では、「ＶＤＤ」，「ＶＳＳ」は、電圧または電源自体を示すために用いるとする。
　また、以下の実施形態およびその変形例において、同様の部材等については、同じ符号を付して説明を省略することがある。
　（第１実施形態）
　図１および図２は第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の例を示す図であり、図１（ａ），（ｂ），（ｃ）は平面図、図２（ａ），（ｂ），（ｃ）は平面視横方向における断面図である。具体的には、図１（ａ）は下部、すなわち基板に近い側に形成された立体構造トランジスタを含む部分を示し、図１（ｂ）は上部、すなわち基板から遠い側に形成された立体構造トランジスタを含む部分を示し、図１（ｃ）は金属配線層であるＭ１，Ｍ２層を示す。図２（ａ）はＸ１－Ｘ１’の断面、図２（ｂ）はＸ２－Ｘ２’の断面、図２（ｃ）はＸ３－Ｘ３’の断面である。
　図３は第１実施形態に係る２ポートＳＲＡＭセルの構成を示す回路図である。図３に示すように、本実施形態に係る２ポートＳＲＡＭセルには、ロードトランジスタＰＵ１，ＰＵ２と、ドライブトランジスタＰＤ１，ＰＤ２と、アクセストランジスタＰＧ１～ＰＧ４とにより構成される２ポートＳＲＡＭ回路が構成されている。ロードトランジスタＰＵ１，ＰＵ２は、Ｐ型ＦＥＴであり、ドライブトランジスタＰＤ１，ＰＤ２およびアクセストランジスタＰＧ１～ＰＧ４は、Ｎ型ＦＥＴである。
　ロードトランジスタＰＵ１は、電源ＶＤＤと第１ノードＮＡとの間に設けられており、ドライブトランジスタＰＤ１は、第１ノードＮＡと電源ＶＳＳとの間に設けられている。ロードトランジスタＰＵ１およびドライブトランジスタＰＤ１は、ゲートが第２ノードＮＢに接続されており、インバータＩＮＶ１を構成している。ロードトランジスタＰＵ２は、電源ＶＤＤと第２ノードＮＢとの間に設けられており、ドライブトランジスタＰＤ２は、第２ノードＮＢと電源ＶＳＳとの間に設けられている。ロードトランジスタＰＵ２およびドライブトランジスタＰＤ２は、ゲートが第１ノードＮＡに接続されており、インバータＩＮＶ２を構成している。すなわち、一方のインバータの出力は他方のインバータの入力に接続されており、これにより、ラッチが構成されている。
　アクセストランジスタＰＧ１は、第１ビット線ＢＬＡと第１ノードＮＡとの間に設けられており、ゲートが第１ワード線ＷＬＡに接続されている。アクセストランジスタＰＧ２は、第２ビット線ＢＬＡＸと第２ノードＮＢとの間に設けられており、ゲートが第１ワード線ＷＬＡに接続されている。アクセストランジスタＰＧ３は、第３ビット線ＢＬＢと第１ノードＮＡとの間に設けられており、ゲートが第２ワード線ＷＬＢに接続されている。アクセストランジスタＰＧ４は、第４ビット線ＢＬＢＸと第２ノードＮＢとの間に設けられており、ゲートが第２ワード線ＷＬＢに接続されている。なお、第１および第２ビット線ＢＬＡ，ＢＬＡＸは、第１相補ビット線対を構成し、第３および第４ビット線ＢＬＢ，ＢＬＢＸは、第２相補ビット線対を構成する。
　２ポートＳＲＡＭセル回路では、第１相補ビット線対を構成する第１および第２ビット線ＢＬＡ，ＢＬＡＸを、ハイレベルおよびローレベルにそれぞれ駆動し、第１ワード線ＷＬＡをハイレベルに駆動すると、第１ノードＮＡにハイレベルが書き込まれ、第２ノードＮＢにローレベルが書き込まれる。一方、第１および第２ビット線ＢＬＡ，ＢＬＡＸを、ローレベルおよびハイレベルにそれぞれ駆動し、第１ワード線ＷＬＡをハイレベルに駆動すると、第１ノードＮＡにローレベルが書き込まれ、第２ノードＮＢにハイレベルが書き込まれる。そして、第１および第２ノードＮＡ，ＮＢにデータがそれぞれ書き込まれている状態で、第１ワード線ＷＬＡをローレベルに駆動すると、ラッチ状態が確定し、第１および第２ノードＮＡ，ＮＢに書き込まれているデータが保持される。
　また、第１および第２ビット線ＢＬＡ，ＢＬＡＸを予めハイレベルにプリチャージしておき、第１ワード線ＷＬＡをハイレベルに駆動すると、第１および第２ノードＮＡ，ＮＢに書き込まれたデータに応じて第１および第２ビット線ＢＬＡ，ＢＬＡＸの状態が確定するため、ＳＲＡＭセルからのデータの読み出しを行うことができる。具体的に、第１ノードＮＡがハイレベルであり、第２ノードＮＢがローレベルであれば、第１ビット線ＢＬＡはハイレベルを保持し、第２ビット線ＢＬＡＸはローレベルにディスチャージされる。一方、第１ノードＮＡがローレベルであり、第２ノードＮＢがハイレベルであれば、第１ビット線ＢＬＡはローレベルにディスチャージされ、第２ビット線ＢＬＡＸはハイレベルを保持する。
　また、第２相補ビット線対を構成する第３および第４ビット線ＢＬＢ，ＢＬＢＸを、ハイレベルおよびローレベルにそれぞれ駆動し、第２ワード線ＷＬＢをハイレベルに駆動すると、第１ノードＮＡにハイレベルが書き込まれ、第２ノードＮＢにローレベルが書き込まれる。一方、第３および第４ビット線ＢＬＢ，ＢＬＢＸを、ローレベルおよびハイレベルにそれぞれ駆動し、第２ワード線ＷＬＢをハイレベルに駆動すると、第１ノードＮＡにローレベルが書き込まれ、第２ノードＮＢにハイレベルが書き込まれる。そして、第１および第２ノードＮＡ，ＮＢにデータがそれぞれ書き込まれている状態で、第２ワード線ＷＬＢをローレベルに駆動すると、ラッチ状態が確定し、第１および第２ノードＮＡ，ＮＢに書き込まれているデータが保持される。
　また、第３および第４ビット線ＢＬＢ，ＢＬＢＸを予めハイレベルにプリチャージしておき、第２ワード線ＷＬＢをハイレベルに駆動すると、第１および第２ノードＮＡ，ＮＢに書き込まれたデータに応じて第３および第４ビット線ＢＬＢ，ＢＬＢＸの状態が確定するため、ＳＲＡＭセルからのデータの読み出しを行うことができる。具体的に、第１ノードＮＡがハイレベルであり、第２ノードＮＢがローレベルであれば、第３ビット線ＢＬＢはハイレベルを保持し、第４ビット線ＢＬＢＸはローレベルにディスチャージされる。一方、第１ノードＮＡがローレベルであり、第２ノードＮＢがハイレベルであれば、第３ビット線ＢＬＢはローレベルにディスチャージされ、第４ビット線ＢＬＢＸはハイレベルを保持する。
　以上に説明したように、２ポートＳＲＡＭセルは、第１および第２ビット線ＢＬＡ，ＢＬＡＸ、ならびに、第１ワード線ＷＬＡを制御することによって、ＳＲＡＭセルへのデータ書き込み動作、データ保持およびＳＲＡＭセルからのデータ読み出し機能を有する。また、２ポートＳＲＡＭセルは、第３および第４ビット線ＢＬＢ，ＢＬＢＸ、ならびに、第２ワード線ＷＬＢを制御することによって、ＳＲＡＭセルへのデータ書き込み動作、データ保持およびＳＲＡＭセルからのデータ読み出し機能を有する。
　なお、以下の説明では、図１等の平面図において、図面横方向をＸ方向、図面縦方向をＹ方向、基板面に垂直な方向をＺ方向としている。また、図１等の平面図において縦横に走る実線、および、図２等の断面図において縦に走る実線は、設計時に部品配置を行うために用いるグリッドを示す。グリッドは、Ｘ方向において等間隔に配置されており、またＹ方向において等間隔に配置されている。なお、グリッド間隔は、Ｘ方向とＹ方向とにおいて同じであってもよいし異なっていてもよい。また、グリッド間隔は、層ごとに異なっていてもかまわない。さらに、各部品は必ずしもグリッド上に配置される必要はない。ただし、製造ばらつきを抑制する観点から、部品はグリッド上に配置される方が好ましい。
　また、図１等の平面図においてセルを取り囲むように表示された点線は、２ポートＳＲＡＭセルのセル枠（２ポートＳＲＡＭセルの外縁）を示す。２ポートＳＲＡＭセルは、セル枠が、Ｘ方向またはＹ方向に隣接するセルのセル枠と接するように配置される。
　図１（ａ）に示すように、セル下部において、Ｙ方向に延びる電源配線１１，１２がそれぞれ設けられている。電源配線１１，１２はともに、埋め込み配線層に形成された埋め込み電源配線（ＢＰＲ：Buried Power Rail）である。電源配線１１，１２は、それぞれ、電圧ＶＳＳを供給する。なお、図１では、トランジスタＰ１，Ｐ２がロードトランジスタＰＵ２，ＰＵ１にそれぞれ相当する。トランジスタＮ１，Ｎ５がドライブトランジスタＰＤ１に相当する。トランジスタＮ２，Ｎ６がドライブトランジスタＰＤ２に相当する。トランジスタＮ３，Ｎ４，Ｎ７，Ｎ８がアクセストランジスタＰＧ１～ＰＧ４にそれぞれ相当する。
　セル下部に、Ｙ方向に延びるナノワイヤ（nanowire）２１ａ～２１ｃ，２６ａ～２６ｄが形成されており、セル上部には、Ｙ方向に延びるナノワイヤ２１ｄ～２１ｊが形成されている。
　ナノワイヤ２１ａ，２６ａ，２６ｃは、Ｘ方向に並んで形成されている。ナノワイヤ２１ｂ，２１ｃ，２６ｂ，２６ｄは、Ｘ方向に並んで形成されている。ナノワイヤ２１ｄ，２１ｆ，２１ｇ，２１ｉは、Ｘ方向に並んで形成されている。ナノワイヤ２１ｅ，２１ｈ，２１ｊは、Ｘ方向に並んで形成されている。
　また、ナノワイヤ２１ｄ，２１ｉ，２６ａ，２６ｃは、ナノワイヤ２１ｅ，２１ｊ，２６ｂ，２６ｄとそれぞれＹ方向に並んで形成されている。また、ナノワイヤ２１ｂ，２１ｇは、平面視において、Ｘ方向において同じ位置に形成されている。
　また、ナノワイヤ２１ａ，２１ｃ，２６ａ～２６ｄは、ナノワイヤ２１ｆ，２１ｈ，２１ｄ，２１ｅ，２１ｉ，２１ｊとそれぞれ平面視で重なっている。
　ゲート配線（Gate）３１～３６は、セル下部からセル上部にかけて、Ｚ方向に延びており、かつ、Ｘ方向に延びている。ゲート配線３１～３３は、Ｘ方向に並んで形成されており、ゲート配線３４～３６は、Ｘ方向に並んで形成されている。ゲート配線３１は、トランジスタＮ３およびダミートランジスタＮ２１のゲートとなる。ゲート配線３２は、トランジスタＮ１，Ｎ５，Ｐ２のゲートとなる。ゲート配線３３は、トランジスタＮ７およびダミートランジスタＮ２３のゲートとなる。ゲート配線３４は、トランジスタＮ４およびダミートランジスタＮ２２のゲートとなる。ゲート配線３５は、トランジスタＮ２，Ｎ６，Ｐ１のゲートとなる。ゲート配線３６は、トランジスタＮ８およびダミートランジスタＮ２４のゲートとなる。
　ナノワイヤ２１ａの図面上端、ナノワイヤ２１ａの図面下端、ナノワイヤ２１ｃの図面上端、ナノワイヤ２１ｃの図面下端、ナノワイヤ２１ｄの図面上端、ナノワイヤ２１ｄ，２１ｅの間、ナノワイヤ２１ｅの図面下端、ナノワイヤ２１ｆの図面上端、ナノワイヤ２１ｆの図面下端、ナノワイヤ２１ｈの図面上端、ナノワイヤ２１ｈの図面下端、ナノワイヤ２１ｉの図面上端、ナノワイヤ２１ｉ，２１ｊの間、および、ナノワイヤ２１ｊの図面下端に、Ｎ型半導体がドーピングされたパッド２２ａ～２２ｎがそれぞれ形成されている。ナノワイヤ２１ａ，２１ｃ，２１ｄ～２１ｆ，２１ｈ～２１ｊが、トランジスタＮ１～Ｎ８のチャネル部をそれぞれ構成する。パッド２２ａ，２２ｂが、トランジスタＮ１のノードを構成する。パッド２２ｃ，２２ｄが、トランジスタＮ２のノードを構成する。パッド２２ｅ，２２ｆが、トランジスタＮ３のノードを構成する。パッド２２ｆ，２２ｇが、トランジスタＮ４のノードを構成する。パッド２２ｈ，２２ｉが、トランジスタＮ５のノードを構成する。パッド２２ｊ，２２ｋが、トランジスタＮ６のノードを構成する。パッド２２ｌ，２２ｍが、トランジスタＮ７のノードを構成する。パッド２２ｍ，２２ｎが、トランジスタＮ８のノードを構成する。
　すなわち、ナノワイヤ２１ａ、ゲート配線３２およびパッド２２ａ，２２ｂによって、トランジスタＮ１が構成される。ナノワイヤ２１ｃ、ゲート配線３５およびパッド２２ｃ，２２ｄによって、トランジスタＮ２が構成される。ナノワイヤ２１ｄ、ゲート配線３１およびパッド２２ｅ，２２ｆによって、トランジスタＮ３が構成される。ナノワイヤ２１ｅ、ゲート配線３４およびパッド２２ｆ，２２ｇによって、トランジスタＮ４が構成される。ナノワイヤ２１ｆ、ゲート配線３２およびパッド２２ｈ，２２ｉによって、トランジスタＮ５が構成される。ナノワイヤ２１ｈ、ゲート配線３５およびパッド２２ｊ，２２ｋによって、トランジスタＮ６が構成される。ナノワイヤ２１ｉ、ゲート配線３３およびパッド２２ｌ，２２ｍによって、トランジスタＮ７が構成される。ナノワイヤ２１ｊ、ゲート配線３６およびパッド２２ｍ，２２ｎによって、トランジスタＮ８が構成される。
　ナノワイヤ２１ｂの図面上端、ナノワイヤ２１ｂの図面下端、ナノワイヤ２１ｇの図面上端、および、ナノワイヤ２１ｇの図面下端に、Ｐ型半導体がドーピングされたパッド２２ｏ～２２ｒがそれぞれ形成されている。ナノワイヤ２１ｂ，２１ｇが、トランジスタＰ１，Ｐ２のチャネル部をそれぞれ構成する。パッド２２ｏ，２２ｐが、トランジスタＰ１のノードを構成する。パッド２２ｑ，２２ｒが、トランジスタＰ２のノードを構成する。
　すなわち、ナノワイヤ２１ｂ、ゲート配線３５およびパッド２２ｏ，２２ｐによって、トランジスタＰ１が構成される。ナノワイヤ２１ｇ、ゲート配線３２およびパッド２２ｑ，２２ｒによって、トランジスタＰ２が構成される。
　ナノワイヤ２６ａの図面上端、ナノワイヤ２６ａ，２６ｂの間、ナノワイヤ２６ｂの図面下端、ナノワイヤ２６ｃの図面上端、ナノワイヤ２６ｃ，２６ｄの間、ナノワイヤ２６ｄの図面下端に、Ｎ型半導体がドーピングされたダミーパッド２７ａ～２７ｆがそれぞれ形成されている。ダミーパッド２７ａ，２７ｂが、ダミートランジスタＮ２１のノードを構成する。ダミーパッド２７ｂ，２７ｃが、ダミートランジスタＮ２２のノードを構成する。ダミーパッド２７ｄ，２７ｅが、ダミートランジスタＮ２３のノードを構成する。ダミーパッド２７ｅ，２７ｆが、ダミートランジスタＮ２４のノードを構成する。ナノワイヤ２６ａ～２６ｄがダミートランジスタＮ２１～Ｎ２４のチャネル部に相当する。
　なお、ダミートランジスタＮ２１～Ｎ２４は、論理機能を有さないトランジスタである。また、図３の回路図では、ダミートランジスタＮ２１～Ｎ２４を省略して図示している。なお、以降に説明する実施形態およびその変形例における２ポートＳＲＡＭセルには、ダミートランジスタが含まれるものがあるが、各ダミートランジスタは、２ポートＳＲＡＭセルの論理機能に影響しないため、回路図への図示は省略する。
　したがって、本実施形態に係る２ポートＳＲＡＭセルでは、トランジスタＮ３～Ｎ８が、ダミートランジスタＮ２１，Ｎ２２、トランジスタＮ１，Ｎ２、および、ダミートランジスタＮ２３，Ｎ２４とそれぞれ平面視において重なっている。
　また、トランジスタＮ１およびダミートランジスタＮ２１，Ｎ２３は、Ｘ方向に並んで形成されている。トランジスタＮ２，Ｐ１およびダミートランジスタＮ２２，Ｎ２４は、Ｘ方向に並んで形成されている。トランジスタＮ３，Ｎ５，Ｎ７，Ｐ２は、Ｘ方向に並んで形成されている。トランジスタＮ４，Ｎ６，Ｎ８は、Ｘ方向に並んで形成されている。
　また、トランジスタＮ３，Ｎ７およびダミートランジスタＮ２１，Ｎ２３は、トランジスタＮ４，Ｎ８およびダミートランジスタＮ２２，Ｎ２４とそれぞれＹ方向に並んで形成されている。また、トランジスタＰ１，Ｐ２は、平面視において、Ｘ方向において同じ位置に形成されている。
　セル下部に、Ｘ方向に延びるローカル配線（LI：Local Interconnect）４１ａ～４１ｅが形成されている。ローカル配線４１ａは、パッド２２ａと接続されている。ローカル配線４１ｂは、パッド２２ｂと接続されている。ローカル配線４１ｃは、パッド２２ｃ，２２ｏと接続されている。ローカル配線４１ｄは、パッド２２ｐと接続されている。ローカル配線４１ｅは、パッド２２ｄと接続されている。
　セル上部に、Ｘ方向に延びるローカル配線４１ｆ～４１ｎが形成されている。ローカル配線４１ｆは、パッド２２ｅと接続されている。ローカル配線４１ｇは、パッド２２ｈと接続されている。ローカル配線４１ｈは、パッド２２ｑと接続されている。ローカル配線４１ｉは、パッド２２ｌと接続されている。ローカル配線４１ｊは、パッド２２ｆ，２２ｉ，２２ｒと接続されている。ローカル配線４１ｋは、パッド２２ｊ，２２ｍと接続されている。ローカル配線４１ｌは、パッド２２ｇと接続されている。ローカル配線４１ｍは、パッド２２ｋと接続されている。ローカル配線４１ｎは、パッド２２ｎと接続されている。
　ローカル配線４１ａは、コンタクト（via）５１ａを介して、電源配線１１と接続されており、コンタクト５１ｂを介して、ローカル配線４１ｇと接続されている。ローカル配線４１ｂは、コンタクト５１ｃを介して、ローカル配線４１ｊと接続されている。ローカル配線４１ｃは、コンタクト５１ｄを介して、ローカル配線４１ｋと接続されている。ローカル配線４１ｅは、コンタクト５１ｅを介して、電源配線１２と接続されており、コンタクト５１ｆを介して、ローカル配線４１ｍと接続されている。ローカル配線４１ｊは、シェアードコンタクト（Shared-Contact）６１ａを介して、ゲート配線３５と接続されている。ローカル配線４１ｋは、シェアードコンタクト６１ｂを介して、ゲート配線３２と接続されている。
　すなわち、トランジスタＮ１，Ｎ５は互いのパッド同士がローカル配線およびコンタクトにより接続されており、ゲート配線を共有している。トランジスタＮ２，Ｎ６は互いのパッド同士がローカル配線およびコンタクトにより接続されており、ゲート配線を共有している。また、トランジスタＮ１，Ｎ５がドライブトランジスタＰＤ１に相当し、トランジスタＮ２，Ｎ６がドライブトランジスタＰＤ２に相当する。したがって、本実施形態に係る２ポートＳＲＡＭセルにおいて、ドライブトランジスタＰＤ１，ＰＤ２は、それぞれ、並列接続された２つのＮ型ＦＥＴにより構成されている。
　なお、ローカル配線４１ｂ，４１ｊ、コンタクト５１ｃ、シェアードコンタクト６１ａおよびゲート配線３５が第１ノードＮＡに相当し、ローカル配線４１ｃ，４１ｋ、コンタクト５１ｄ、シェアードコンタクト６１ｂおよびゲート配線３２が第２ノードＮＢに相当する。
　図１（ｃ）に示すように、金属配線層であるＭ１配線層に、セル上下両端にかけてＹ方向に延びる配線７１～７５が形成されている。また、配線７６～７９が形成されている。配線７１は、電圧ＶＤＤを供給する。配線７２～７５が、第１ビット線ＢＬＡ、第３ビット線ＢＬＢ、第２ビット線ＢＬＡＸおよび第４ビット線ＢＬＢＸにそれぞれ相当する。
　Ｍ１配線層の上層であるＭ２配線層に、セル左右両端にかけてＸ方向に延びる配線８１，８２が形成されている。配線８１，８２は、Ｙ方向に並んで配置されている。なお、配線８１，８２が、第１ワード線ＷＬＡおよび第２ワード線ＷＬＢにそれぞれ相当する。
　配線７１は、コンタクト９１ａを介して、ローカル配線４１ｈと接続されており、コンタクト９１ｂを介して、ローカル配線４１ｄと接続されている。配線７２は、コンタクト９１ｃを介して、ローカル配線４１ｆと接続されている。配線７３は、コンタクト９１ｄを介して、ローカル配線４１ｌと接続されている。配線７４は、コンタクト９１ｅを介して、ローカル配線４１ｉと接続されている。配線７５は、コンタクト９１ｆを介して、ローカル配線４１ｎと接続されている。
　また、配線７６は、コンタクト（Gate-contact）６１ｃを介して、ゲート配線３１と接続されており、コンタクト９１ｇを介して、配線８１と接続されている。配線７７は、コンタクト６１ｄを介して、ゲート配線３３と接続されており、コンタクト９１ｈを介して、配線８１と接続されている。配線７８は、コンタクト６１ｅを介して、ゲート配線３４と接続されており、コンタクト９１ｉを介して、配線８２と接続されている。配線７９は、コンタクト６１ｆを介して、ゲート配線３６と接続されており、コンタクト９１ｊを介して、配線８２と接続されている。すなわち、配線８１は、コンタクト９１ｇ、配線７６およびコンタクト６１ｃを介して、ゲート配線３１と接続されており、コンタクト９１ｈ、配線７７およびコンタクト６１ｄを介して、ゲート配線３３と接続されている。配線８２は、コンタクト９１ｉ、配線７８およびコンタクト６１ｅを介して、ゲート配線３４と接続されており、コンタクト９１ｊ、配線７９およびコンタクト６１ｆを介して、ゲート配線３６と接続されている。
　以上の構成により、トランジスタＰ２（ロードトランジスタＰＵ１）は、パッド２２ｑが電圧ＶＤＤを供給する配線７１に、パッド２２ｒがローカル配線４１ｊ（第１ノードＮＡ）に、ゲート配線３２がシェアードコンタクト６１ｂ（第２ノードＮＢ）にそれぞれ接続されている。トランジスタＰ１（ロードトランジスタＰＵ２）は、パッド２２ｐが電圧ＶＤＤを供給する配線７１に、パッド２２ｏがローカル配線４１ｃ（第２ノードＮＢ）に、ゲート配線３５がシェアードコンタクト６１ａ（第１ノードＮＡ）にそれぞれ接続されている。トランジスタＮ１，Ｎ５（ドライブトランジスタＰＤ１）は、パッド２２ｂ，２２ｉがローカル配線４１ｂ，４１ｊ（第１ノードＮＡ）に、パッド２２ａ，２２ｈが電圧ＶＳＳを供給する電源配線１１に、ゲート配線３２がシェアードコンタクト６１ｂ（第２ノードＮＢ）にそれぞれ接続されている。トランジスタＮ２，Ｎ６（ドライブトランジスタＰＤ２）は、パッド２２ｃ，２２ｊがローカル配線４１ｃ，４１ｋ（第２ノードＮＢ）に、パッド２２ｄ，２２ｋが電圧ＶＳＳを供給する電源配線１２に、ゲート配線３５がシェアードコンタクト６１ａ（第１ノードＮＡ）にそれぞれ接続されている。トランジスタＮ３（アクセストランジスタＰＧ１）は、パッド２２ｅが配線７２（第１ビット線ＢＬＡ）に、パッド２２ｆがローカル配線４１ｊ（第１ノードＮＡ）に、ゲート配線３１が配線８１（第１ワード線ＷＬＡ）にそれぞれ接続されている。トランジスタＮ７（アクセストランジスタＰＧ２）は、パッド２２ｌが配線７４（第２ビット線ＢＬＡＸ）に、パッド２２ｍがローカル配線４１ｋ（第２ノードＮＢ）に、ゲート配線３３が配線８１（第１ワード線ＷＬＡ）にそれぞれ接続されている。トランジスタＮ４（アクセストランジスタＰＧ３）は、パッド２２ｇが配線７３（第３ビット線ＢＬＢ）に、パッド２２ｆがローカル配線４１ｊ（第１ノードＮＡ）に、ゲート配線３４が配線８２（第２ワード線ＷＬＢ）にそれぞれ接続されている。トランジスタＮ８（アクセストランジスタＰＧ４）は、パッド２２ｎが配線７５（第４ビット線ＢＬＢＸ）に、パッド２２ｍがローカル配線４１ｋ（第２ノードＮＢ）に、ゲート配線３６が配線８２（第２ワード線ＷＬＢ）にそれぞれ接続されている。すなわち、トランジスタＮ１～Ｎ８，Ｐ１，Ｐ２により２ポートＳＲＡＭ回路が構成される。また、セル下部に、トランジスタＮ１，Ｎ２，Ｐ１が形成されており、セル上部に、トランジスタＮ３～Ｎ８，Ｐ２が形成されている。トランジスタＮ１～Ｎ８，Ｐ１，Ｐ２は、それぞれ、立体構造トランジスタである。これにより、ＣＦＥＴを用いた２ポートＳＲＡＭセルを実現することができる。
　また、トランジスタＰ１，Ｐ２は、平面視において、Ｘ方向において同じ位置に形成されている。これにより、２ポートＳＲＡＭセルの小面積化を図ることができる。
　また、ドライブトランジスタＰＤ１は、並列接続されたトランジスタＮ１，Ｎ５によって構成されており、ドライブトランジスタＰＤ２は、並列接続されたトランジスタＮ２，Ｎ６によって構成されている。また、トランジスタＮ１，Ｎ２は、トランジスタＮ５，Ｎ６とそれぞれ平面視で重なっている。これにより、２ポートＳＲＡＭセルの駆動能力を向上させつつ、小面積化を図ることができる。
　なお、Ｘ方向に２ポートＳＲＡＭセルを隣接して配置する場合、Ｘ方向に反転させて配置してもよいし、Ｘ方向に反転させずに配置してもよい。また、Ｙ方向に２ポートＳＲＡＭセルを隣接して配置する場合、Ｙ方向に反転させて配置される。
　また、ダミートランジスタＮ２１～Ｎ２４の各ノードには、いずれもローカル配線が接続されていない。このため、ダミートランジスタＮ２１～Ｎ２４は、２ポートＳＲＡＭセルの論理機能に影響を与えない。また、ダミートランジスタＮ２１～Ｎ２４が形成されていなくてもよいが、ダミートランジスタＮ２１～Ｎ２４を形成した方が、半導体記憶装置の製造ばらつきの抑制、歩留まりの向上、信頼性の向上を図ることができる。
　また、ローカル配線４１ｊとゲート配線３５とを接続するシェアードコンタクト６１ａ、および、ローカル配線４１ｋとゲート配線３２とを接続するシェアードコンタクト６１ｂは、Ｍ１配線層に配置された配線とゲート配線とを接続するコンタクト６１ｃ～６１ｆと同じプロセス工程において形成されてもよいし、別のプロセス工程において形成されてもよい。
　また、電圧ＶＤＤを供給する配線７１をＭ１配線層に設けているが、電圧ＶＤＤを供給する配線を埋め込み配線層に設けてもよい。また、電圧ＶＤＤを供給する配線をＭ１配線層および埋め込み配線層の両方に設けてもよい。この場合、電圧ＶＤＤを供給する電源が強化されるため、電源の安定化を図ることができる。
　また、トランジスタＮ３，Ｎ４，Ｎ７，Ｎ８がセル上部に形成されているが、トランジスタＮ３，Ｎ４，Ｎ７，Ｎ８がセル下部に形成されてもよい。この場合、ダミートランジスタＮ２１～Ｎ２４に代えて、トランジスタＮ３，Ｎ４，Ｎ７，Ｎ８がセル下部に形成される。そして、２ポートＳＲＡＭセルに、上述した２ポートＳＲＡＭ回路が構成されるように、ローカル配線およびコンタクトが形成される。
　（変形例１）
　図４は第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図４（ａ）はセル下部を示し、図４（ｂ）はセル上部を示し、図４（ｃ）はＭ１，Ｍ２配線層を示す。図４では、図１と対比すると、セル下部に、トランジスタＮ１，Ｎ２，Ｐ１に加えて、トランジスタＮ１１～Ｎ１４，Ｎ１７，Ｎ１８が形成されており、ダミートランジスタＮ２１～Ｎ２４が省かれている。また、セル上部に、トランジスタＮ３～Ｎ８，Ｐ２に加えて、トランジスタＮ１５，Ｎ１６が形成されている。
　具体的に、セル下部に、Ｙ方向に延びるナノワイヤ２３ａ，２３ｃ，２３ｄ，２３ｅ，２３ｉ，２３ｊが形成されており、セル上部に、Ｙ方向に延びるナノワイヤ２３ｆ，２３ｈが形成されている。
　ナノワイヤ２３ａ，２３ｄ，２３ｉは、ナノワイヤ２１ａとＸ方向に並んで形成されている。ナノワイヤ２３ｃ，２３ｅ，２３ｊは、ナノワイヤ２１ｂ，２１ｃとＸ方向に並んで形成されている。ナノワイヤ２３ｆは、ナノワイヤ２１ｄ，２１ｆ，２１ｇ，２１ｉとＸ方向に並んで形成されている。ナノワイヤ２３ｈは、ナノワイヤ２１ｅ，２１ｈ，２１ｊとＸ方向に並んで形成されている。
　また、ナノワイヤ２３ｄ，２３ｉは、ナノワイヤ２３ｅ，２３ｊとそれぞれＹ方向に並んで形成されている。
　また、ナノワイヤ２３ａ，２３ｃ，２３ｄ，２３ｅ，２３ｉ，２３ｊは、ナノワイヤ２３ｆ，２３ｈ，２１ｄ，２１ｅ，２１ｉ，２１ｊとそれぞれ平面視において重なっている。
　ゲート配線３１は、トランジスタＮ１３のゲートとなる。ゲート配線３２は、トランジスタＮ１１，Ｎ１５のゲートとなる。ゲート配線３３は、トランジスタＮ１７のゲートとなる。ゲート配線３４は、トランジスタＮ１４のゲートとなる。ゲート配線３５は、トランジスタＮ１２，Ｎ１６のゲートとなる。ゲート配線３６は、トランジスタＮ１８のゲートとなる。
　ナノワイヤ２３ａの図面上端、ナノワイヤ２３ａの図面下端、ナノワイヤ２３ｃの図面上端、ナノワイヤ２３ｃの図面下端、ナノワイヤ２３ｄの図面上端、ナノワイヤ２３ｄ，２３ｅの間、ナノワイヤ２３ｅの図面下端、ナノワイヤ２３ｆの図面上端、ナノワイヤ２３ｆの図面下端、ナノワイヤ２３ｈの図面上端、ナノワイヤ２３ｈの図面下端、ナノワイヤ２３ｉの図面上端、ナノワイヤ２３ｉ，２３ｊの間、および、ナノワイヤ２３ｊの図面下端に、Ｎ型半導体がドーピングされたパッド２４ａ～２４ｎがそれぞれ形成されている。ナノワイヤ２３ａ，２３ｃ，２３ｄ，２３ｅ，２３ｆ，２３ｈ，２３ｉ，２３ｊが、トランジスタＮ１１～Ｎ１８のチャネル部を構成する。パッド２４ａ，２４ｂが、トランジスタＮ１１のノードを構成する。パッド２４ｃ，２４ｄが、トランジスタＮ１２のノードを構成する。パッド２４ｅ，２４ｆが、トランジスタＮ１３のノードを構成する。パッド２４ｆ，２４ｇが、トランジスタＮ１４のノードを構成する。パッド２４ｈ，２４ｉが、トランジスタＮ１５のノードを構成する。パッド２４ｊ，２４ｋが、トランジスタＮ１６のノードを構成する。パッド２４ｌ，２４ｍが、トランジスタＮ１７のノードを構成する。パッド２４ｍ，２４ｎが、トランジスタＮ１８のノードを構成する。
　すなわち、ナノワイヤ２３ａ、ゲート配線３２およびパッド２４ａ，２４ｂによって、トランジスタＮ１１が構成される。ナノワイヤ２３ｃ、ゲート配線３５およびパッド２４ｃ，２４ｄによって、トランジスタＮ１２が構成される。ナノワイヤ２３ｄ、ゲート配線３１およびパッド２４ｅ，２４ｆによって、トランジスタＮ１３が構成される。ナノワイヤ２３ｅ、ゲート配線３４およびパッド２４ｆ，２４ｇによって、トランジスタＮ１４が構成される。ナノワイヤ２３ｆ、ゲート配線３２およびパッド２４ｈ，２４ｉによって、トランジスタＮ１５が構成される。ナノワイヤ２３ｈ、ゲート配線３５およびパッド２４ｊ，２４ｋによって、トランジスタＮ１６が構成される。ナノワイヤ２３ｉ、ゲート配線３３およびパッド２４ｌ，２４ｍによって、トランジスタＮ１７が構成される。ナノワイヤ２３ｊ、ゲート配線３６およびパッド２４ｍ，２４ｎによって、トランジスタＮ１８が構成される。
　したがって、トランジスタＮ１１～Ｎ１４，Ｎ１７，Ｎ１８は、トランジスタＮ１５，Ｎ１６，Ｎ３，Ｎ４，Ｎ７，Ｎ８とそれぞれ平面視で重なっている。
　また、トランジスタＮ１１，Ｎ１３，Ｎ１７は、トランジスタＮ１とＸ方向に並んで形成されている。トランジスタＮ１２，Ｎ１４，Ｎ１８は、トランジスタＮ２，Ｐ１とＸ方向に並んで形成されている。トランジスタＮ１５は、トランジスタＮ３，Ｎ５，Ｎ７，Ｐ２とＸ方向に並んで形成されている。トランジスタＮ１６は、トランジスタＮ４，Ｎ６，Ｎ８とＸ方向に並んで形成されている。
　また、トランジスタＮ１３，Ｎ１７は、トランジスタＮ１４，Ｎ１８とそれぞれＹ方向に並んで形成されている。
　セル下部に、Ｘ方向に延びるローカル配線４２ａ～４２ｄが形成されている。ローカル配線４２ａは、パッド２４ｅと接続されている。ローカル配線４２ｂは、パッド２４ｌと接続されている。ローカル配線４２ｃは、パッド２４ｇと接続されている。ローカル配線４２ｄは、パッド２４ｎと接続されている。
　セル下部において、ローカル配線４１ａは、パッド２２ａ，２４ａと接続されている。ローカル配線４１ｂは、パッド２２ｂ，２４ｂ，２４ｆと接続されている。ローカル配線４１ｃは、パッド２２ｃ，２２ｏ，２４ｃ，２４ｍと接続されている。ローカル配線４１ｅは、パッド２２ｄ，２４ｄと接続されている。
　セル上部において、ローカル配線４１ｇは、パッド２２ｈ，２４ｈと接続されている。ローカル配線４１ｊは、パッド２２ｆ，２２ｉ，２４ｉと接続されている。ローカル配線４１ｋは、パッド２２ｊ，２２ｍ，２２ｒ，２４ｊと接続されている。ローカル配線４１ｍは、パッド２２ｋ，２４ｋと接続されている。
　ローカル配線４２ａは、コンタクト５２ａを介して、ローカル配線４１ｆと接続されている。ローカル配線４２ｂは、コンタクト５２ｂを介して、ローカル配線４１ｉと接続されている。ローカル配線４２ｃは、コンタクト５２ｃを介して、ローカル配線４１ｌと接続されている。ローカル配線４２ｄは、コンタクト５２ｄを介して、ローカル配線４１ｎと接続されている。
　すなわち、トランジスタＮ１，Ｎ５，Ｎ１１，Ｎ１５は、互いのパッド同士がローカル配線およびコンタクトにより接続されており、ゲート配線を共有している。トランジスタＮ２，Ｎ６，Ｎ１２，Ｎ１６は、互いのパッド同士がローカル配線およびコンタクトにより接続されており、ゲート配線を共有している。トランジスタＮ３，Ｎ１３は、互いのパッド同士がローカル配線およびコンタクトにより接続されており、ゲート配線を共有している。トランジスタＮ４，Ｎ１４は、互いのパッド同士がローカル配線およびコンタクトにより接続されており、ゲート配線を共有している。トランジスタＮ７，Ｎ１７は、互いのパッド同士がローカル配線およびコンタクトにより接続されており、ゲート配線を共有している。トランジスタＮ８，Ｎ１８は、互いのパッド同士がローカル配線およびコンタクトにより接続されており、ゲート配線を共有している。なお、本変形例では、トランジスタＮ１，Ｎ５，Ｎ１１，Ｎ１５がドライブトランジスタＰＤ１に相当し、トランジスタＮ２，Ｎ６，Ｎ１２，Ｎ１６がドライブトランジスタＰＤ２に相当し、トランジスタＮ３，Ｎ１３がアクセストランジスタＰＧ１に相当し、トランジスタＮ７，Ｎ１７がアクセストランジスタＰＧ２に相当し、トランジスタＮ４，Ｎ１４がアクセストランジスタＰＧ３に相当し、トランジスタＮ８，Ｎ１８がアクセストランジスタＰＧ４に相当する。
　したがって、本変形例では、ドライブトランジスタＰＤ１，ＰＤ２が、それぞれ、並列接続された４つのＮ型ＦＥＴによって構成され、アクセストランジスタＰＧ１～ＰＧ４が、それぞれ、並列接続された２つのＮ型ＦＥＴによって構成されている。また、ドライブトランジスタＰＤ１，ＰＤ２に相当するトランジスタ、および、アクセストランジスタＰＧ１～ＰＧ４に相当するトランジスタが、それぞれ積層されている。そして、本変形例により、第１実施形態に係る２ポートＳＲＡＭセルと同様の効果を得ることができる。
　また、ドライブトランジスタＰＤ１は、並列接続されたトランジスタＮ１，Ｎ５，Ｎ１１，Ｎ１５によって構成され、ドライブトランジスタＰＤ２は、並列接続されたトランジスタＮ２，Ｎ６，Ｎ１２，Ｎ１６によって構成され、アクセストランジスタＰＧ１は、並列接続されたトランジスタＮ３，Ｎ１３によって構成され、アクセストランジスタＰＧ２は、並列接続されたトランジスタＮ７，Ｎ１７によって構成され、アクセストランジスタＰＧ３は、並列接続されたトランジスタＮ４，Ｎ１４によって構成され、アクセストランジスタＰＧ４は、並列接続されたトランジスタＮ８，Ｎ１８によって構成されている。また、トランジスタＮ１１～Ｎ１４，Ｎ１７，Ｎ１８は、トランジスタＮ１５，Ｎ１６，Ｎ３，Ｎ４，Ｎ７，Ｎ８とそれぞれ平面視で重なっている。これにより、２ポートＳＲＡＭセルの駆動能力を向上させつつ、小面積化を図ることができる。
　（変形例２）
　図５は第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図５（ａ）はセル下部を示し、図５（ｂ）はセル上部を示し、図５（ｃ）はＭ１，Ｍ２配線層を示す。図５では、図１と対比すると、トランジスタＰ１が、セル上部に形成されている。また、ダミートランジスタＮ２５，Ｎ２６が、セル下部に形成されている。
　具体的に、セル上部に、ナノワイヤ２１ｂが形成されている。セル下部に、Ｙ方向に延びるナノワイヤ２８ａ，２８ｂが形成されている。
　ナノワイヤ２１ｂは、ナノワイヤ２１ｅ，２１ｈ，２１ｊとＸ方向に並んで形成されている。ナノワイヤ２８ａは、ナノワイヤ２１ａ，２６ａ，２６ｃとＸ方向に並んで形成されている。ナノワイヤ２８ｂは、ナノワイヤ２１ｃ，２６ｂ，２６ｄとＸ方向に並んで形成されている。
　また、ナノワイヤ２１ｇ，２１ｂは、ナノワイヤ２８ａ，２８ｂとそれぞれ平面視で重なっている。
　ナノワイヤ２８ａの図面上端、ナノワイヤ２８ａの図面下端、ナノワイヤ２８ｂの図面上端、および、ナノワイヤ２８ｂの図面下端に、Ｎ型半導体がドーピングされたダミーパッド２９ａ～２９ｄがそれぞれ形成されている。ナノワイヤ２８ａ，２８ｂが、ダミートランジスタＮ２５，Ｎ２６のチャネル部をそれぞれ構成する。ダミーパッド２９ａ，２９ｂがダミートランジスタＮ２５のノードを構成し、ダミーパッド２９ｃ，２９ｄがダミートランジスタＮ２６のノードを構成する。なお、ダミートランジスタＮ２５，Ｎ２６は、論理機能を有さないトランジスタである。
　したがって、トランジスタＰ２，Ｐ１は、ダミートランジスタＮ２５，Ｎ２６とそれぞれ平面視で重なっている。
　また、トランジスタＰ１は、トランジスタＮ４，Ｎ６，Ｎ８とＸ方向に並んで形成されている。ダミートランジスタＮ２５は、トランジスタＮ１およびダミートランジスタＮ２１，Ｎ２３とＸ方向に並んで形成されている。ダミートランジスタＮ２６は、トランジスタＮ２およびダミートランジスタＮ２２，Ｎ２４とＸ方向に並んで形成されている。
　セル下部において、ローカル配線４１ｃは、パッド２２ｃと接続されている。セル上部において、ローカル配線４１ｋは、パッド２２ｏ，２２ｊ，２２ｍと接続されている。
　本変形例では、ダミートランジスタを含む各トランジスタは、積層されている。また、セル下部に形成される、ダミートランジスタを含むトランジスタは、Ｎ型ＦＥＴのみである。そして、本変形例により、第１実施形態に係る２ポートＳＲＡＭセルと同様の効果を得ることができる。
　また、トランジスタＮ３～Ｎ８，Ｐ２，Ｐ１は、ダミートランジスタＮ２１，Ｎ２２、トランジスタＮ１，Ｎ２およびダミートランジスタＮ２３～Ｎ２６とそれぞれ平面視で重なっている。すなわち、ダミートランジスタを含む各トランジスタは、他のトランジスタと積層されている。これにより、一部のトランジスタの除去等を行う必要がないため、製造プロセスの複雑化を抑制することができる。
　また、セル下部には、トランジスタＮ１，Ｎ２およびダミートランジスタＮ２１～Ｎ２６が形成されており、セル上部には、トランジスタＰ１，Ｐ２，Ｎ３～Ｎ８が形成されている。すなわち、セル下部には、Ｎ型ＦＥＴのみが配置されており、セル上部に配置されるトランジスタの一部をＮ型ＦＥＴに置き換えることで、上記構成を実現することができる。これにより、製造プロセスの複雑化を抑制することができる。
　（変形例３）
　図６は第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図６（ａ）はセル下部を示し、図６（ｂ）はセル上部を示し、図６（ｃ）はＭ１，Ｍ２配線層を示す。図６では、図１と対比すると、トランジスタＮ１，Ｎ２に加えて、トランジスタＮ１１～Ｎ１４，Ｎ１７，Ｎ１８およびダミートランジスタＮ２５，Ｎ２６が、セル下部に形成されており、ダミートランジスタＮ２１～Ｎ２４が省かれている。また、トランジスタＮ３～Ｎ８，Ｐ２に加えて、トランジスタＮ１５，Ｎ１６，Ｐ１が、セル上部に形成されている。
　セル下部に、ローカル配線４２ａ～４２ｄが形成されている。セル上部において、ローカル配線４１ｊは、パッド２２ｆ，２２ｉ，２２ｒ，２４ｉと接続されている。ローカル配線４１ｋは、パッド２２ｊ，２２ｍ，２２ｏ，２４ｊと接続されている。
　なお、本変形例では、トランジスタＮ１，Ｎ５，Ｎ１１，Ｎ１５がドライブトランジスタＰＤ１に相当し、トランジスタＮ２，Ｎ６，Ｎ１２，Ｎ１６がドライブトランジスタＰＤ２に相当し、トランジスタＮ３，Ｎ１３がアクセストランジスタＰＧ１に相当し、トランジスタＮ７，Ｎ１７がアクセストランジスタＰＧ２に相当し、トランジスタＮ４，Ｎ１４がアクセストランジスタＰＧ３に相当し、トランジスタＮ８，Ｎ１８がアクセストランジスタＰＧ４に相当する。
　したがって、本変形例では、ドライブトランジスタＰＤ１，ＰＤ２が、それぞれ、並列に接続された４つのＮ型ＦＥＴによって構成され、アクセストランジスタＰＧ１～ＰＧ４が、それぞれ、並列に接続された２つのＮ型ＦＥＴによって構成されている。また、ダミートランジスタを含む各トランジスタは、積層されている。また、セル下部に形成される、ダミートランジスタを含むトランジスタは、Ｎ型ＦＥＴのみである。そして、本変形例により、第１実施形態に係る２ポートＳＲＡＭセルと同様の効果を得ることができる。
　また、ドライブトランジスタＰＤ１は、並列接続されたトランジスタＮ１，Ｎ５，Ｎ１１，Ｎ１５によって構成され、ドライブトランジスタＰＤ２は、並列接続されたトランジスタＮ２，Ｎ６，Ｎ１２，Ｎ１６によって構成され、アクセストランジスタＰＧ１は、並列接続されたトランジスタＮ３，Ｎ１３によって構成され、アクセストランジスタＰＧ２は、並列接続されたトランジスタＮ７，Ｎ１７によって構成され、アクセストランジスタＰＧ３は、並列接続されたトランジスタＮ４，Ｎ１４によって構成され、アクセストランジスタＰＧ４は、並列接続されたトランジスタＮ８，Ｎ１８によって構成されている。また、トランジスタＮ１１～Ｎ１４，Ｎ１７，Ｎ１８は、トランジスタＮ１５，Ｎ１６，Ｎ３，Ｎ４，Ｎ７，Ｎ８とそれぞれ平面視で重なっている。これにより、２ポートＳＲＡＭセルの駆動能力を向上させつつ、小面積化を図ることができる。
　また、トランジスタＮ３～Ｎ８，Ｎ１５，Ｎ１６，Ｐ１，Ｐ２は、トランジスタＮ１３，Ｎ１４，Ｎ１，Ｎ２，Ｎ１７，Ｎ１８，Ｎ１１，Ｎ１２およびダミートランジスタＮ２６，Ｎ２５とそれぞれ平面視で重なっている。すなわち、ダミートランジスタを含む各トランジスタは、他のトランジスタと積層されている。これにより、一部のトランジスタの除去等を行う必要がないため、製造プロセスの複雑化を抑制することができる。
　また、セル下部には、トランジスタＮ１，Ｎ２，Ｎ１１～Ｎ１４，Ｎ１７，Ｎ１８およびダミートランジスタＮ２５，Ｎ２６が形成されており、セル上部には、トランジスタＮ３～Ｎ８，Ｎ１５，Ｎ１６，Ｐ１，Ｐ２が形成されている。すなわち、セル下部には、Ｎ型ＦＥＴのみが配置されており、セル上部に配置されるトランジスタの一部をＮ型ＦＥＴに置き換えることで、上記構成を実現することができる。これにより、製造プロセスの複雑化を抑制することができる。
　（変形例４）
　図７は第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図７（ａ）はセル下部を示し、図７（ｂ）はセル上部を示し、図７（ｃ）はＭ１，Ｍ２配線層を示す。図７では、図１と対比すると、トランジスタＮ１，Ｎ２およびダミートランジスタＮ２１～Ｎ２４に加えて、トランジスタＮ５，Ｎ６が、セル下部に形成されている。また、トランジスタＮ３，Ｎ４，Ｎ７，Ｎ８，Ｐ２に加えて、トランジスタＰ１およびダミートランジスタＰ２１，Ｐ２２が、セル上部に形成されている。
　具体的に、セル下部に、ナノワイヤ２１ｆ，２１ｈが形成されている。セル上部に、ナノワイヤ２１ｂ、および、Ｙ方向に延びるナノワイヤ２８ｃ，２８ｄが形成されている。
　ナノワイヤ２１ｆは、ナノワイヤ２１ａ，２６ａ，２６ｃとＸ方向に並んで形成されている。ナノワイヤ２１ｈは、ナノワイヤ２１ｃ，２６ｂ，２６ｄとＸ方向に並んで形成されている。ナノワイヤ２８ｃは、ナノワイヤ２１ｄ，２１ｇ，２１ｉとＸ方向に並んで形成されている。ナノワイヤ２１ｂ，２８ｄは、ナノワイヤ２１ｅ，２１ｊとＸ方向に並んで形成されている。
　また、ナノワイヤ２１ａ，２１ｆ，２１ｃ，２１ｈは、ナノワイヤ２１ｇ，２８ｃ，２８ｄ，２１ｂとそれぞれ平面視で重なっている。
　ナノワイヤ２８ｃの図面上端、ナノワイヤ２８ｃの図面下端、ナノワイヤ２８ｄの図面上端、および、ナノワイヤ２８ｄの図面下端に、Ｐ型半導体がドーピングされたダミーパッド２９ｅ～２９ｈがそれぞれ形成されている。ナノワイヤ２８ｃ，２８ｄが、ダミートランジスタＰ２１，Ｐ２２のチャネル部をそれぞれ構成する。ダミーパッド２９ｅ，２９ｆがダミートランジスタＰ２１のノードを構成し、ダミーパッド２９ｇ，２９ｈがダミートランジスタＰ２２のノードを構成する。なお、ダミートランジスタＰ２１，Ｐ２２は、論理機能を有さないトランジスタである。
　したがって、トランジスタＰ１，Ｐ２およびダミートランジスタＰ２１，Ｐ２２は、トランジスタＮ６，Ｎ１，Ｎ５，Ｎ２とそれぞれ平面視で重なっている。
　また、トランジスタＮ５，Ｎ６は、トランジスタＮ１，Ｎ２とそれぞれＸ方向に並んで形成されている。
　図７（ｃ）に示すように、Ｍ１配線層に、Ｘ方向に延びる配線７１ａ，７１ｂが形成されている。配線７１ａ，７１ｂは、それぞれ、電圧ＶＤＤを供給する。配線７１ａは、コンタクト９１ａを介して、ローカル配線４１ｈと接続されている。配線７１ｂは、コンタクト９１ｂを介して、ローカル配線４１ｄと接続されている。
　本変形例では、セル下部に、ドライブトランジスタＰＤ１，ＰＤ２に相当するトランジスタがＸ方向に並んで形成されている。また、セル上部に、ロードトランジスタＰＵ１，ＰＵ２に相当するトランジスタが形成され、かつ、ドライブトランジスタＰＤ１，ＰＤ２に相当するトランジスタと積層されている。そして、本変形例により、第１実施形態に係る２ポートＳＲＡＭセルと同様の効果を得ることができる。
　また、トランジスタＮ１，Ｎ２，Ｎ５，Ｎ６およびダミートランジスタＮ２１～Ｎ２４は、トランジスタＰ２、ダミートランジスタＰ２２，Ｐ２１およびトランジスタＰ１，Ｎ３，Ｎ４，Ｎ７，Ｎ８とそれぞれ平面視で重なっている。すなわち、ダミートランジスタを含む各トランジスタは、他のトランジスタと積層されている。これにより、一部のトランジスタの除去等を行う必要がないため、製造プロセスの複雑化を抑制することができる。
　また、セル下部には、トランジスタＮ１，Ｎ２，Ｎ５，Ｎ６およびダミートランジスタＮ２１～Ｎ２４が形成されており、セル上部には、トランジスタＮ３，Ｎ４，Ｎ７，Ｎ８，Ｐ１，Ｐ２およびダミートランジスタＰ２１，Ｐ２２が形成されている。すなわち、セル下部には、Ｎ型ＦＥＴのみが配置されており、セル上部に配置されるトランジスタの一部をＮ型ＦＥＴに置き換えることで、上記構成を実現することができる。これにより、製造プロセスの複雑化を抑制することができる。
　（第２実施形態）
　図８は第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の例を示す図である。具体的に、図８（ａ）はセル下部を示し、図８（ｂ）はセル上部を示し、図８（ｃ）はＭ１，Ｍ２配線層を示す。図８では、トランジスタＮ１，Ｎ２，Ｎ７，Ｎ８，Ｎ４７，Ｎ４８，Ｐ１が、セル下部に形成されており、トランジスタＮ３～Ｎ６，Ｎ４３，Ｎ４４，Ｐ２が、セル上部に形成されている。なお、図８では、本実施形態に係る２ポートＳＲＡＭセルに、他の２ポートＳＲＡＭセルがＸ方向に隣接して配置されている。具体的に、トランジスタＮ４３，Ｎ４４は、本実施形態に係る２ポートＳＲＡＭセルの図面右側に配置された２ポートＳＲＡＭセルに含まれるトランジスタである。また、トランジスタＮ４７，Ｎ４８が、本実施形態に係る２ポートＳＲＡＭセルの図面左側に配置された２ポートＳＲＡＭセルに含まれるトランジスタである。
　より具体的に、セル下部に、ナノワイヤ２１ｉ，２１ｊが形成されている。また、セル下部における図面左端に、Ｙ方向に延びるナノワイヤ１２１ｉ，１２１ｊが形成されており、セル上部における図面右端に、Ｙ方向に延びるナノワイヤ１２１ｄ，１２１ｅが形成されている。
　ナノワイヤ１２１ｄは、ナノワイヤ２１ｄ，２１ｆ，２１ｇとＸ方向に並んで形成されている。ナノワイヤ１２１ｅは、ナノワイヤ２１ｅ，２１ｈとＸ方向に並んで形成されている。ナノワイヤ１２１ｉは、ナノワイヤ２１ａ，２１ｉとＸ方向に並んで形成されている。ナノワイヤ１２１ｊは、ナノワイヤ２１ｂ，２１ｃ，２１ｊとＸ方向に並んで形成されている。
　また、ナノワイヤ１２１ｄ，１２１ｅは、Ｙ方向に並んで形成されている。ナノワイヤ１２１ｉ，１２１ｊは、Ｙ方向に並んで形成されている。
　また、ナノワイヤ１２１ｄ，１２１ｅ，１２１ｉ，１２１ｊは、ナノワイヤ２１ｉ，２１ｊ，２１ｄ，２１ｅとそれぞれ平面視で重なっている。
　ゲート配線３３は、トランジスタＮ４３のゲートとなる。ゲート配線３６は、トランジスタＮ４４のゲートとなる。ゲート配線３１は、トランジスタＮ４７のゲートとなる。ゲート配線３４は、トランジスタＮ４８のゲートとなる。
　すなわち、トランジスタＮ４３，Ｎ４４は、トランジスタＮ７，Ｎ８とそれぞれ平面視において重なっている。トランジスタＮ４７，Ｎ４８は、トランジスタＮ３，Ｎ４とそれぞれ平面視において重なっている。
　また、トランジスタＮ４３は、トランジスタＮ３，Ｎ５，Ｐ２とＸ方向に並んで形成されている。トランジスタＮ４４は、トランジスタＮ４，Ｎ６とＸ方向に並んで形成されている。トランジスタＮ４７は、トランジスタＮ１，Ｎ７とＸ方向に並んで形成されている。トランジスタＮ４８は、トランジスタＮ２，Ｎ８，Ｐ１とＸ方向に並んで形成されている。
　また、トランジスタＮ４３，Ｎ４４は、Ｙ方向に並んで形成されている。トランジスタＮ４７，Ｎ４８は、Ｙ方向に並んで形成されている。
　セル下部において、ローカル配線４１ｃは、パッド２２ｃ，２２ｍ，２２ｏと接続されている。セル上部において、ローカル配線４１ｋは、パッド２２ｊと接続されている。
　以上の構成により、トランジスタＮ１～Ｎ８，Ｐ１，Ｐ２により２ポートＳＲＡＭ回路が構成される。また、セル下部に、トランジスタＮ１，Ｎ２，Ｎ７，Ｎ８，Ｐ１が形成されており、セル上部に、トランジスタＮ３～Ｎ６，Ｐ２が形成されている。トランジスタＮ１～Ｎ８，Ｐ１，Ｐ２は、それぞれ、立体構造トランジスタである。これにより、ＣＦＥＴを用いた２ポートＳＲＡＭセルを実現することができる。
　また、トランジスタＰ１，Ｐ２は、平面視において、Ｘ方向において同じ位置に形成されている。これにより、２ポートＳＲＡＭセルの小面積化を図ることができる。
　また、ドライブトランジスタＰＤ１は、並列接続されたトランジスタＮ１，Ｎ５によって構成されており、ドライブトランジスタＰＤ２は、並列接続されたトランジスタＮ２，Ｎ６によって構成されている。また、トランジスタＮ１，Ｎ２は、トランジスタＮ５，Ｎ６とそれぞれ平面視で重なっている。これにより、２ポートＳＲＡＭセルの駆動能力を向上させつつ、小面積化を図ることができる。
　また、トランジスタＮ４３，Ｎ４４が、本実施形態に係る２ポートＳＲＡＭセルの図面右側に配置された２ポートＳＲＡＭセルにおけるトランジスタＮ３，Ｎ４にそれぞれ相当する。また、トランジスタＮ４７，Ｎ４８が、本実施形態に係る２ポートＳＲＡＭセルの図面左側に配置された２ポートＳＲＡＭセルにおけるトランジスタＮ７，Ｎ８にそれぞれ相当する。また、トランジスタＮ４３，Ｎ４４は、トランジスタ，Ｎ７，Ｎ８とそれぞれ平面視で重なっており、トランジスタＮ４７，Ｎ４８は、トランジスタＮ３，Ｎ４とそれぞれ平面視において重なっている。すなわち、アクセストランジスタＰＧ１に相当するトランジスタＮ３が、図面左側に隣接する２ポートＳＲＡＭセルのアクセストランジスタＰＧ２に相当するトランジスタＮ４７と積層される。アクセストランジスタＰＧ２に相当するトランジスタＮ７が、図面右側に隣接する２ポートＳＲＡＭセルのアクセストランジスタＰＧ１に相当するトランジスタＮ４３と積層される。アクセストランジスタＰＧ３に相当するトランジスタＮ４が、図面左側に隣接する２ポートＳＲＡＭセルのアクセストランジスタＰＧ４に相当するトランジスタＮ４８と積層される。アクセストランジスタＰＧ４に相当するトランジスタＮ８が、図面右側に隣接する２ポートＳＲＡＭセルのアクセストランジスタＰＧ３に相当するトランジスタＮ４４と積層される。これにより、２ポートＳＲＡＭセルの小面積化を図ることができる。
　なお、本実施形態では、Ｘ方向に隣接する２ポートＳＲＡＭセルは、Ｘ方向に反転させずに配置される。また、２ポートＳＲＡＭセルとＹ方向に隣接する２ポートＳＲＡＭセルは、Ｙ方向に反転させて配置される。
　また、セル下部に、トランジスタＮ３，Ｎ４，Ｎ４３，Ｎ４４を形成し、セル上部に、トランジスタＮ７，Ｎ８，Ｎ４７，Ｎ４８を形成してもよい。この場合、本実施形態に係る２ポートＳＲＡＭセルに、２ポートＳＲＡＭセル回路が形成されるように、ローカル配線およびコンタクトが形成される。
　（変形例１）
　図９は第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す図である。具体的に、図９（ａ）はセル下部を示し、図９（ｂ）はセル上部を示し、図９（ｃ）はＭ１，Ｍ２配線層を示す。図９では、図８と対比すると、トランジスタＰ１が、セル上部に形成されている。また、ダミートランジスタＮ２５，Ｎ２６が、セル下部に形成されている。
　具体的に、セル上部にナノワイヤ２１ｂが形成されている。セル下部に、ナノワイヤ２８ａ，２８ｂが形成されている。
　ナノワイヤ２１ｂは、ナノワイヤ２１ｅ，２１ｈ，１２１ｅとＸ方向に並んで形成されている。ナノワイヤ２８ａは、ナノワイヤ２１ａ，２１ｉ，１２１ｉとＸ方向に並んで形成されている。ナノワイヤ２８ｂは、ナノワイヤ２１ｃ，２１ｊ，１２１ｊとＸ方向に並んで形成されている。
　また、ナノワイヤ２１ｇ，２１ｂは、ナノワイヤ２８ａ，２８ｂとそれぞれ平面視で重なっている。
　すなわち、トランジスタＰ２，Ｐ１は、ダミートランジスタＮ２５，Ｎ２６とそれぞれ平面視で重なっている。
　また、トランジスタＰ１は、トランジスタＮ４，Ｎ６，Ｎ４４とＸ方向に並んで形成されている。ダミートランジスタＮ２５は、トランジスタＮ１，Ｎ７，Ｎ４７とＸ方向に並んで形成されている。ダミートランジスタＮ２６は、トランジスタＮ２，Ｎ８，Ｎ４８とＸ方向に並んで形成されている。
　また、セル下部において、ローカル配線４１ｃは、パッド２２ｃ，２２ｍと接続されている。セル上部において、ローカル配線４１ｋは、パッド２２ｊ，２２ｏと接続されている。
　本変形例では、ダミートランジスタを含む各トランジスタは、積層されている。また、セル下部に形成される、ダミートランジスタを含むトランジスタは、Ｎ型ＦＥＴのみである。そして、本変形例では、第２実施形態に係るＳＲＡＭセルと同様の効果を得ることができる。
　また、トランジスタＮ１，Ｎ２，Ｎ７，Ｎ８，Ｎ４７，Ｎ４８およびダミートランジスタＮ２５，Ｎ２６は、トランジスタＮ５，Ｎ６，Ｎ４３，Ｎ４４，Ｎ３，Ｎ４，Ｐ２，Ｐ１とそれぞれ平面視で重なっている。すなわち、ダミートランジスタを含む各トランジスタは、他のトランジスタと積層されている。これにより、一部のトランジスタの除去等を行う必要がないため、製造プロセスの複雑化を抑制することができる。
　また、セル下部に、トランジスタＮ１，Ｎ２，Ｎ７，Ｎ８，Ｎ４７，Ｎ４８およびダミートランジスタＮ２５，Ｎ２６が形成されており、セル上部に、トランジスタＮ３～Ｎ６，Ｎ４３，Ｎ４４，Ｐ１，Ｐ２が形成されている。すなわち、セル下部には、Ｎ型ＦＥＴのみが配置されており、セル上部に配置されるトランジスタの一部をＮ型ＦＥＴに置き換えることで、上記構成を実現することができる。これにより、製造プロセスの複雑化を抑制することができる。
　（変形例２）
　図１０は第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す図である。具体的に、図１０（ａ）はセル下部を示し、図１０（ｂ）はセル上部を示し、図１０（ｃ）はＭ１，Ｍ２配線層を示す。図１０では、図８と対比すると、トランジスタＮ１，Ｎ２，Ｎ７，Ｎ８，Ｎ４７，Ｎ４８に加えて、トランジスタＮ５，Ｎ６が、セル下部に形成されている。また、トランジスタＮ３，Ｎ４，Ｎ４３，Ｎ４４，Ｐ２に加えて、トランジスタＰ１およびダミートランジスタＰ２１，Ｐ２２が、セル上部に形成されている。
　具体的に、セル下部に、ナノワイヤ２１ｆ，２１ｈが形成されている。セル上部に、ナノワイヤ２１ｂ，２８ｃ，２８ｄが形成されている。
　ナノワイヤ２１ｆは、ナノワイヤ２１ａ，２１ｉ，１２１ｉとＸ方向に並んで形成されている。ナノワイヤ２１ｈは、ナノワイヤ２１ｃ，２１ｊ，１２１ｊとＸ方向に並んで形成されている。ナノワイヤ２８ｃは、ナノワイヤ２１ｄ，２１ｇ，１２１ｄとＸ方向に並んで形成されている。ナノワイヤ２１ｂ，２８ｄは、ナノワイヤ２１ｅ，１２１ｅとＸ方向に並んで形成されている。
　また、ナノワイヤ２１ａ，２１ｆ，２１ｃ，２１ｈは、ナノワイヤ２１ｇ，２８ｃ，２８ｄ，２１ｂとそれぞれ平面視で重なっている。
　すなわち、トランジスタＰ１，Ｐ２およびダミートランジスタＰ２１，Ｐ２２は、トランジスタＮ６，Ｎ１，Ｎ５，Ｎ２とそれぞれ平面視で重なっている。
　また、トランジスタＮ５は、トランジスタＮ１，Ｎ７，Ｎ４７とＸ方向に並んで形成されている。トランジスタＮ６は、トランジスタＮ２，Ｎ６，Ｎ８，Ｎ４８とＸ方向に並んで形成されている。
　また、セル下部において、ローカル配線４１ａは、パッド２２ａ，２２ｈと接続されている。ローカル配線４１ｂは、パッド２２ｂ，２２ｉと接続されている。ローカル配線４１ｃは、パッド２２ｃ，２２ｊ，２２ｍと接続されている。ローカル配線４１ｅは、パッド２２ｄ，２２ｋと接続されている。セル上部において、ローカル配線４１ｋは、パッド２２ｏと接続されている。
　本変形例では、セル下部に、ドライブトランジスタＰＤ１，ＰＤ２に相当するトランジスタがＸ方向に並んで形成されている。また、セル上部に、ロードトランジスタＰＵ１，ＰＵ２に相当するトランジスタが形成され、かつ、ドライブトランジスタＰＤ１，ＰＤ２に相当するトランジスタと積層されている。そして、本変形例により、第２実施形態に係る２ポートＳＲＡＭセルと同様の効果を得ることができる。
　また、トランジスタＮ１，Ｎ２，Ｎ５～Ｎ８，Ｎ４７，Ｎ４８は、トランジスタＰ２、ダミートランジスタＰ２２，Ｐ２１およびトランジスタＰ１，Ｎ４３，Ｎ４４，Ｎ３，Ｎ４とそれぞれ平面視で重なっている。すなわち、ダミートランジスタを含む各トランジスタは、他のトランジスタと積層されている。これにより、一部のトランジスタの除去等を行う必要がないため、製造プロセスの複雑化を抑制することができる。
　また、セル下部には、トランジスタＮ１，Ｎ２，Ｎ５～Ｎ８，Ｎ４７，Ｎ４８が形成されており、セル上部には、トランジスタＮ３，Ｎ４，Ｎ４３，Ｎ４４，Ｐ１，Ｐ２およびダミートランジスタＰ２１，Ｐ２２が形成されている。すなわち、セル下部には、Ｎ型ＦＥＴのみが配置されており、セル上部に配置されるトランジスタの一部をＮ型ＦＥＴに置き換えることで、上記構成を実現することができる。これにより、製造プロセスの複雑化を抑制することができる。
　（変形例３）
　図１１および図１２は第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す図である。具体的に、図１１（ａ）および図１２（ａ）はセル下部を示し、図１１（ｂ）および図１２（ｂ）はセル上部を示し、図１１（ｃ）および図１２（ｃ）はＭ１，Ｍ２配線層を示す。
　図１１では、図８と対比すると、トランジスタＮ１，Ｎ２，Ｎ４７，Ｎ４８，Ｐ１に加えて、トランジスタＮ４３，Ｎ４４が、セル下部に形成されている。また、トランジスタＮ３～Ｎ６，Ｐ２に加えて、トランジスタＮ７，Ｎ８が、セル上部に形成されている。図１２では、図８と対比すると、トランジスタＮ１，Ｎ２，Ｎ７，Ｎ８，Ｐ１に加えて、トランジスタＮ３，Ｎ４が、セル下部に形成されている。また、トランジスタＮ５，Ｎ６，Ｎ４３，Ｎ４４，Ｐ２に加えて、トランジスタＮ４７，Ｎ４８が、セル上部に形成されている。
　本変形例では、図１１および図１２に示す２ポートＳＲＡＭセルがＸ方向に隣接して交互に配置される。具体的に、図１１では、トランジスタＮ４３，Ｎ４４は、図面右側に配置された図１２に示す２ポートＳＲＡＭセルに含まれるトランジスタであり、トランジスタＮ４７，Ｎ４８は、図面左側に配置された図１２に示す２ポートＳＲＡＭセルに含まれるトランジスタである。また、図１２では、トランジスタＮ４３，Ｎ４４は、図面右側に配置された図１１に示す２ポートＳＲＡＭセルに含まれるトランジスタであり、トランジスタＮ４７，Ｎ４８は、図面左側に配置された図１１に示す２ポートＳＲＡＭセルに含まれるトランジスタである。
　図１１および図１２では、ナノワイヤ２１ｄ，２１ｅ，２１ｉ，２１ｊが、ナノワイヤ１２１ｉ，１２１ｊ，１２１ｄ，１２１ｅとそれぞれ平面視で重なっている。すなわち、トランジスタＮ３，Ｎ４，Ｎ７，Ｎ８が、トランジスタＮ４７，Ｎ４８，Ｎ４３，Ｎ４４とそれぞれ平面視で重なっている。
　具体的に、図１１では、セル下部に、ナノワイヤ１２１ｄ，１２１ｅ，１２１ｉ，１２１ｊが形成されており、セル上部に、ナノワイヤ２１ｄ，２１ｅ，２１ｉ，２１ｊが形成されている。また、ナノワイヤ２１ａ，１２１ｄ，１２１ｉがＸ方向に並んで形成されている。ナノワイヤ２１ｂ，２１ｃ，１２１ｅ，１２１ｊがＸ方向に並んで形成されている。ナノワイヤ２１ｄ，２１ｆ，２１ｇ，２１ｉがＸ方向に並んで形成されている。ナノワイヤ２１ｅ，２１ｈ，２１ｊがＸ方向に並んで形成されている。
　すなわち、図１１では、セル下部に、トランジスタＮ４３，Ｎ４４，Ｎ４７，Ｎ４８が形成されており、セル上部に、トランジスタＮ３，Ｎ４，Ｎ７，Ｎ８が形成されている。また、トランジスタＮ１，Ｎ４３，Ｎ４７がＸ方向に並んで形成されている。トランジスタＮ２，Ｎ４４，Ｎ４８，Ｐ１がＸ方向に並んで形成されている。トランジスタＮ３，Ｎ５，Ｎ７，Ｐ２がＸ方向に並んで形成されている。トランジスタＮ４，Ｎ６，Ｎ８がＸ方向に並んで形成されている。
　図１２では、セル下部に、ナノワイヤ２１ｄ，２１ｅ，２１ｉ，２１ｊが形成されており、セル上部に、ナノワイヤ１２１ｄ，１２１ｅ，１２１ｉ，１２１ｊが形成されている。また、ナノワイヤ２１ａ，２１ｄ，２１ｉがＸ方向に並んで形成されている。ナノワイヤ２１ｂ，２１ｃ，２１ｅ，２１ｊがＸ方向に並んで形成されている。ナノワイヤ２１ｆ，２１ｇ，１２１ｄ，１２１ｉがＸ方向に並んで形成されている。ナノワイヤ２１ｈ，１２１ｅ，１２１ｊがＸ方向に並んで形成されている。
　すなわち、図１２では、セル下部に、トランジスタＮ３，Ｎ４，Ｎ７，Ｎ８が形成されており、セル上部に、トランジスタＮ４３，Ｎ４４，Ｎ４７，Ｎ４８が形成されている。また、トランジスタＮ１，Ｎ３，Ｎ７がＸ方向に並んで形成されている。トランジスタＮ２，Ｎ４，Ｎ８，Ｐ１がＸ方向に並んで形成されている。トランジスタＮ５，Ｎ４３，Ｎ４７，Ｐ２がＸ方向に並んで形成されている。トランジスタＮ６，Ｎ４４，Ｎ４８がＸ方向に並んで形成されている。
　本変形例では、セル上部およびセル下部のいずれか一方にのみ、アクセストランジスタＰＧ１～ＰＧ４に相当するトランジスタが形成されている。また、ロードトランジスタに相当するトランジスタが、Ｘ方向において同じ位置に形成されている。また、ドライブトランジスタＰＤ１，ＰＤ２に相当するトランジスタが、それぞれ積層されている。そして、本変形例により、第２実施形態に係る２ポートＳＲＡＭセルと同様の効果を得ることができる。
　また、図１１では、セル上部に、トランジスタＮ３，Ｎ４，Ｎ７，Ｎ８が形成されている。図１２では、セル下部に、トランジスタＮ３，Ｎ４，Ｎ７，Ｎ８が形成されている。すなわち、図１１および図１２では、アクセストランジスタＰＧ１～ＰＧ４に相当するトランジスタが、セル上部またはセル下部のいずれか一方のみに形成されている。すなわち、セル上部およびセル下部に形成されるトランジスタのデバイス特性が異なる場合であっても、アクセストランジスタＰＧ１～ＰＧ４に相当するトランジスタが、同層（セル上部またはセル下部のいずれか一方）に形成されているため、第１および第２相補ビット線対間（第１および第２ビット線ＢＬＡ，ＢＬＡＸの間、ならびに、第３および第４ビット線ＢＬＢ，ＢＬＢＸの間）における特性のずれが生じない。これにより、第１および第２相補ビット線対間におけるトランジスタ性能のばらつきを抑えることができる。したがって、半導体記憶装置における、動作マージンの増大、動作の安定化が図られる。
　また、図１１および図１２では、トランジスタＰ１，Ｐ２は、平面視において、Ｘ方向において同じ位置に形成されている。これにより、２ポートＳＲＡＭセルの小面積化を図ることができる。
　また、図１１および図１２では、ドライブトランジスタＰＤ１は、並列接続されたトランジスタＮ１，Ｎ５によって構成されており、ドライブトランジスタＰＤ２は、並列接続されたトランジスタＮ２，Ｎ６によって構成されている。また、トランジスタＮ１，Ｎ２は、トランジスタＮ５，Ｎ６とそれぞれ平面視で重なっている。これにより、２ポートＳＲＡＭセルの駆動能力を向上させつつ、小面積化を図ることができる。
　なお、図１１および図１２では、図１１に示す２ポートＳＲＡＭセルに、図１２に示す２ポートＳＲＡＭセルをＸ方向に反転させずに隣接して配置しているが、図１２に示す２ポートＳＲＡＭセルをＸ方向に反転させて隣接して配置してもよい。この場合、例えば、図１１において、トランジスタＮ４３，Ｎ４４は、図面右側に配置された図１２に示す２ポートＳＲＡＭセルにおけるトランジスタＮ７，Ｎ８にそれぞれ相当する。また、トランジスタＮ４７，Ｎ４８は、図面左側に配置された図１２に示す２ポートＳＲＡＭセルにおけるトランジスタＮ３，Ｎ４にそれぞれ相当する。
　（変形例４）
　図１３および図１４は第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す図である。具体的に、図１３（ａ）および図１４（ａ）はセル下部を示し、図１３（ｂ）および図１４（ｂ）はセル上部を示し、図１３（ｃ）および図１４（ｃ）はＭ１，Ｍ２配線層を示す。
　図１３では、図８と対比すると、トランジスタＮ１，Ｎ２，Ｎ４７，Ｎ４８に加えて、トランジスタＮ４３，Ｎ４４およびダミートランジスタＮ２５，Ｎ２６が、セル下部に形成されている。また、トランジスタＮ３～Ｎ６，Ｐ２に加えて、トランジスタＮ７，Ｎ８，Ｐ１が、セル上部に形成されている。図１４では、図８と対比すると、トランジスタＮ１，Ｎ２，Ｎ７，Ｎ８に加えて、トランジスタＮ３，Ｎ４およびダミートランジスタＮ２５，２６が、セル下部に形成されている。また、トランジスタＮ５，Ｎ６，Ｎ４３，Ｎ４４，Ｐ２に加えて、トランジスタＮ４７，Ｎ４８，Ｐ１が、セル上部に形成されている。
　本変形例では、図１３および図１４に示す２ポートＳＲＡＭセルがＸ方向に隣接して交互に配置される。具体的に、図１３では、トランジスタＮ４３，Ｎ４４は、図面右側に配置された図１４に示す２ポートＳＲＡＭセルに含まれるトランジスタであり、トランジスタＮ４７，Ｎ４８は、図面左側に配置された図１４に示す２ポートＳＲＡＭセルに含まれるトランジスタである。また、図１４では、トランジスタＮ４３，Ｎ４４は、図面右側に配置された図１３に示す２ポートＳＲＡＭセルに含まれるトランジスタであり、トランジスタＮ４７，Ｎ４８は、図面左側に配置された図１３に示す２ポートＳＲＡＭセルに含まれるトランジスタである。
　具体的に、図１３および図１４では、ナノワイヤ２１ｄ，２１ｅ，２１ｉ，２１ｊが、ナノワイヤ１２１ｉ，１２１ｊ，１２１ｄ，１２１ｅとそれぞれ平面視で重なっている。すなわち、トランジスタＮ３，Ｎ４，Ｎ７，Ｎ８が、トランジスタＮ４７，Ｎ４８，Ｎ４３，Ｎ４４とそれぞれ平面視で重なっている。
　また、図１３および図１４では、セル上部にナノワイヤ２１ｂが形成されており、セル下部にナノワイヤ２８ａ，２８ｂが形成されている。ナノワイヤ２１ｇ，２１ｂは、ナノワイヤ２８ａ，２８ｂとそれぞれ平面視で重なっている。すなわち、トランジスタＰ２，Ｐ１は、ダミートランジスタＮ２５，Ｎ２６とそれぞれ平面視で重なっている。
　図１３では、セル下部に、ナノワイヤ１２１ｄ，１２１ｅ，１２１ｉ，１２１ｊが形成されており、セル上部に、ナノワイヤ２１ｄ，２１ｅ，２１ｉ，２１ｊが形成されている。また、ナノワイヤ２１ａ，２８ａ，１２１ｄ，１２１ｉがＸ方向に並んで形成されている。ナノワイヤ２１ｃ，２８ｂ，１２１ｅ，１２１ｊがＸ方向に並んで形成されている。ナノワイヤ２１ｄ，２１ｆ，２１ｇ，２１ｉがＸ方向に並んで形成されている。ナノワイヤ２１ｂ，２１ｅ，２１ｈ，２１ｊがＸ方向に並んで形成されている。
　すなわち、図１３では、トランジスタＮ１，Ｎ４３，Ｎ４７およびダミートランジスタＮ２５がＸ方向に並んで形成されている。トランジスタＮ２，Ｎ４４，Ｎ４８およびダミートランジスタＮ２６がＸ方向に並んで形成されている。トランジスタＮ３，Ｎ５，Ｎ７，Ｐ２がＸ方向に並んで形成されている。トランジスタＮ４，Ｎ６，Ｎ８，Ｐ１がＸ方向に並んで形成されている。
　図１４では、セル下部に、ナノワイヤ２１ｄ，２１ｅ，２１ｉ，２１ｊが形成されており、セル上部に、ナノワイヤ１２１ｄ，１２１ｅ，１２１ｉ，１２１ｊが形成されている。また、ナノワイヤ２１ａ，２１ｄ，２１ｉ，２８ａがＸ方向に並んで形成されている。ナノワイヤ２１ｃ，２１ｅ，２１ｊ，２８ｂがＸ方向に並んで形成されている。ナノワイヤ２１ｆ，２１ｇ，１２１ｄ，１２１ｉがＸ方向に並んで形成されている。ナノワイヤ２１ｂ，２１ｈ，１２１ｅ，１２１ｊがＸ方向に並んで形成されている。
　すなわち、図１４では、トランジスタＮ１，Ｎ３，Ｎ７およびダミートランジスタＮ２５がＸ方向に並んで形成されている。トランジスタＮ２，Ｎ４，Ｎ８およびダミートランジスタＮ２６がＸ方向に並んで形成されている。トランジスタＮ５，Ｎ４３，Ｎ４７，Ｐ２がＸ方向に並んで形成されている。トランジスタＮ６，Ｎ４４，Ｎ４８，Ｐ１がＸ方向に並んで形成されている。
　本変形例では、セル上部およびセル下部のいずれか一方にのみ、アクセストランジスタＰＧ１～ＰＧ４に相当するトランジスタが形成されている。また、ダミートランジスタを含む各トランジスタは、積層されている。また、セル下部に形成される、ダミートランジスタを含むトランジスタは、Ｎ型ＦＥＴのみである。そして、本変形例により、第２実施形態に係る２ポートＳＲＡＭセルと同様の効果を得ることができる。
　また、図１３では、セル上部に、トランジスタＮ３，Ｎ４，Ｎ７，Ｎ８が形成されている。図１４では、セル下部に、トランジスタＮ３，Ｎ４，Ｎ７，Ｎ８が形成されている。すなわち、図１３および図１４では、アクセストランジスタＰＧ１～ＰＧ４に相当するトランジスタが、セル上部またはセル下部のいずれか一方のみに形成されている。すなわち、セル上部およびセル下部に形成されるトランジスタのデバイス特性が異なる場合であっても、アクセストランジスタＰＧ１～ＰＧ４に相当するトランジスタが、同層（セル上部またはセル下部のいずれか一方）に形成されているため、第１および第２相補ビット線対間（第１および第２ビット線ＢＬＡ，ＢＬＡＸの間、ならびに、第３および第４ビット線ＢＬＢ，ＢＬＢＸの間）における特性のずれが生じない。これにより、第１および第２相補ビット線対間におけるトランジスタ性能のばらつきを抑えることができる。したがって、半導体記憶装置における、動作マージンの増大、動作の安定化が図られる。
　また、図１３および図１４では、トランジスタＮ１，Ｎ２，Ｎ４３，Ｎ４４，Ｎ４７，Ｎ４８およびダミートランジスタＮ２５，Ｎ２６が、トランジスタＮ５～Ｎ８，Ｎ３，Ｎ４，Ｐ２，Ｐ１とそれぞれ平面視で重なっている。すなわち、図１３および図１４では、ダミートランジスタを含む各トランジスタは、他のトランジスタと積層されている。これにより、一部のトランジスタの除去等を行う必要がないため、製造プロセスの複雑化を抑制することができる。
　また、図１３では、セル下部に、トランジスタＮ１，Ｎ２，Ｎ４３，Ｎ４４，Ｎ４７，Ｎ４８およびダミートランジスタＮ２５，Ｎ２６が形成されており、セル上部に、トランジスタＮ３～Ｎ８，Ｐ１，Ｐ２が形成されている。図１４では、セル下部に、トランジスタＮ１～Ｎ４，Ｎ７，Ｎ８およびダミートランジスタＮ２５，Ｎ２６が形成されており、セル上部に、トランジスタＮ５，Ｎ６，Ｎ４３，Ｎ４４，Ｎ４７，Ｎ４８，Ｐ１，Ｐ２が形成されている。すなわち、図１３および図１４では、セル下部には、Ｎ型ＦＥＴのみが配置されており、セル上部に配置されるトランジスタの一部をＮ型ＦＥＴに置き換えることで、上記構成を実現することができる。これにより、製造プロセスの複雑化を抑制することができる。
　なお、図１３および図１４では、図１３に示す２ポートＳＲＡＭセルに、図１４に示す２ポートＳＲＡＭセルをＸ方向に反転させずに隣接して配置しているが、図１４に示す２ポートＳＲＡＭセルをＸ方向に反転させて隣接して配置してもよい。この場合、例えば、図１３において、トランジスタＮ４３，Ｎ４４は、図面右側に配置された図１４に示す２ポートＳＲＡＭセルにおけるトランジスタＮ７，Ｎ８にそれぞれ相当する。また、トランジスタＮ４７，Ｎ４８は、図面左側に配置された図１４に示す２ポートＳＲＡＭセルにおけるトランジスタＮ３，Ｎ４にそれぞれ相当する。
　（変形例５）
　図１５および図１６は第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す図である。具体的に、図１５（ａ）および図１６（ａ）はセル下部を示し、図１５（ｂ）および図１６（ｂ）はセル上部を示し、図１５（ｃ）および図１６（ｃ）はＭ１，Ｍ２配線層を示す。
　図１５では、図８と対比すると、トランジスタＮ１，Ｎ２，Ｎ４７，Ｎ４８に加えて、トランジスタＮ５，Ｎ６，Ｎ４３，Ｎ４４が、セル下部に形成されている。また、トランジスタＮ３，Ｎ４，Ｐ２に加えて、トランジスタＮ７，Ｎ８，Ｐ１およびダミートランジスタＰ２１，Ｐ２２が、セル上部に形成されている。図１６では、図８と対比すると、トランジスタＮ１，Ｎ２，Ｎ７，Ｎ８に加えて、トランジスタＮ３～Ｎ６が、セル下部に形成されている。また、トランジスタＮ４３，Ｎ４４，Ｐ２に加えて、トランジスタＮ４７，Ｎ４８，Ｐ１およびダミートランジスタＰ２１，Ｐ２２が、セル上部に形成されている。
　本変形例では、図１５および図１６に示す２ポートＳＲＡＭセルがＸ方向に隣接して交互に配置される。具体的に、図１５では、トランジスタＮ４３，Ｎ４４は、図面右側に配置された図１６に示す２ポートＳＲＡＭセルに含まれるトランジスタであり、トランジスタＮ４７，Ｎ４８は、図面左側に配置された図１６に示す２ポートＳＲＡＭセルに含まれるトランジスタである。また、図１６では、トランジスタＮ４３，Ｎ４４が、図面右側に配置された図１５に示す２ポートＳＲＡＭセルに含まれるトランジスタであり、トランジスタＮ４７，Ｎ４８が、図面左側に配置された図１５に示す２ポートＳＲＡＭセルに含まれるトランジスタである。
　具体的に、図１５および図１６では、ナノワイヤ２１ｄ，２１ｅ，２１ｉ，２１ｊが、ナノワイヤ１２１ｉ，１２１ｊ，１２１ｄ，１２１ｅとそれぞれ平面視で重なっている。すなわち、トランジスタＮ３，Ｎ４，Ｎ７，Ｎ８が、トランジスタＮ４７，Ｎ４８，Ｎ４４，Ｎ４７とそれぞれ平面視で重なっている。
　また、図１５および図１６では、セル下部にナノワイヤ２１ｆ，２１ｈが形成されており、セル上部にナノワイヤ２８ｃ，２８ｄが形成されている。また、ナノワイヤ２１ａ，２１ｆ，２１ｃ，２１ｈは、ナノワイヤ２１ｇ，２８ｃ，２８ｄ，２１ｂとそれぞれ平面視で重なっている。すなわち、トランジスタＰ１，Ｐ２およびダミートランジスタＰ２１，Ｐ２２は、トランジスタＮ６，Ｎ１，Ｎ５，Ｎ２とそれぞれ平面視で重なっている。
　図１５では、セル下部に、ナノワイヤ１２１ｄ，１２１ｅ，１２１ｉ，１２１ｊが形成されており、セル上部に、ナノワイヤ２１ｄ，２１ｅ，２１ｉ，２１ｊが形成されている。また、ナノワイヤ２１ａ，２１ｆ，１２１ｄ，１２１ｉがＸ方向に並んで形成されている。ナノワイヤ２１ｃ，２１ｈ，１２１ｅ，１２１ｊがＸ方向に並んで形成されている。ナノワイヤ２１ｄ，２１ｇ，２１ｉ，２８ｃがＸ方向に並んで形成されている。ナノワイヤ２１ｂ，２１ｅ，２１ｊ，２８ｄがＸ方向に並んで形成されている。
　すなわち、図１５では、トランジスタＮ１，Ｎ５，Ｎ４３，Ｎ４７がＸ方向に並んで形成されている。トランジスタＮ２，Ｎ６，Ｎ４４，Ｎ４８がＸ方向に並んで形成されている。トランジスタＮ３，Ｎ７，Ｐ２およびダミートランジスタＰ２１がＸ方向に並んで形成されている。トランジスタＮ４，Ｎ８，Ｐ１およびダミートランジスタＰ２２がＸ方向に並んで形成されている。
　図１６では、セル下部に、ナノワイヤ２１ｄ，２１ｅ，２１ｉ，２１ｊが形成されており、セル上部に、ナノワイヤ１２１ｄ，１２１ｅ，１２１ｉ，１２１ｊが形成されている。また、ナノワイヤ２１ａ，２１ｄ，２１ｆ，２１ｉがＸ方向に並んで形成されている。ナノワイヤ２１ｃ，２１ｅ，２１ｈ，２１ｊがＸ方向に並んで形成されている。ナノワイヤ２１ｇ，２８ｃ，１２１ｄ，１２１ｉがＸ方向に並んで形成されている。ナノワイヤ２１ｂ，２８ｄ，１２１ｅ，１２１ｊがＸ方向に並んで形成されている。
　すなわち、図１６では、トランジスタＮ１，Ｎ３，Ｎ５，Ｎ７がＸ方向に並んで形成されている。トランジスタＮ２，Ｎ４，Ｎ６，Ｎ８がＸ方向に並んで形成されている。トランジスタＮ４３，Ｎ４７，Ｐ２およびダミートランジスタＰ２１がＸ方向に並んで形成されている。トランジスタＮ４４，Ｎ４８，Ｐ１およびダミートランジスタＰ２２がＸ方向に並んで形成されている。
　本変形例では、セル上部およびセル下部のいずれか一方にのみ、アクセストランジスタＰＧ１～ＰＧ４に相当するトランジスタが形成されている。また、セル下部に、ドライブトランジスタＰＤ１，ＰＤ２に相当するトランジスタがＸ方向に並んで形成されている。また、セル上部に、ロードトランジスタＰＵ１，ＰＵ２に相当するトランジスタが形成され、かつ、ドライブトランジスタＰＤ１，ＰＤ２に相当するトランジスタと積層されている。そして、本変形例により、第２実施形態に係る２ポートＳＲＡＭセルと同様の効果を得ることができる。
　また、図１５では、セル上部に、トランジスタＮ３，Ｎ４，Ｎ７，Ｎ８が形成されている。図１６では、セル下部に、トランジスタＮ３，Ｎ４，Ｎ７，Ｎ８が形成されている。すなわち、図１５および図１６では、アクセストランジスタＰＧ１～ＰＧ４に相当するトランジスタが、セル上部またはセル下部のいずれか一方のみに形成されている。すなわち、セル上部およびセル下部に形成されるトランジスタのデバイス特性が異なる場合であっても、アクセストランジスタＰＧ１～ＰＧ４に相当するトランジスタが、同層（セル上部またはセル下部のいずれか一方）に形成されているため、第１および第２相補ビット線対間（第１および第２ビット線ＢＬＡ，ＢＬＡＸの間、ならびに、第３および第４ビット線ＢＬＢ，ＢＬＢＸの間）における特性のずれが生じない。これにより、第１および第２相補ビット線対間におけるトランジスタ性能のばらつきを抑えることができる。したがって、半導体記憶装置における、動作マージンの増大、動作の安定化が図られる。
　また、図１５および図１６では、トランジスタＮ１，Ｎ２，Ｎ５，Ｎ６，Ｎ４３，Ｎ４４，Ｎ４７，Ｎ４８が、トランジスタＰ２、ダミートランジスタＰ２２，Ｐ２１およびトランジスタＰ１，Ｎ７，Ｎ８，Ｎ３，Ｎ４とそれぞれ平面視で重なっている。すなわち、図１５および図１６では、ダミートランジスタを含む各トランジスタは、他のトランジスタと積層されている。これにより、一部のトランジスタの除去等を行う必要がないため、製造プロセスの複雑化を抑制することができる。
　また、図１５では、セル下部に、トランジスタＮ１，Ｎ２，Ｎ５，Ｎ６，Ｎ４３，Ｎ４４，Ｎ４７，Ｎ４８が形成されており、セル上部に、トランジスタＮ３，Ｎ４，Ｎ７，Ｎ８，Ｐ１，Ｐ２およびダミートランジスタＰ２１，Ｐ２２が形成されている。図１６では、セル下部に、トランジスタＮ１～Ｎ８が配置されており、セル上部に、トランジスタＮ４３，Ｎ４４，Ｎ４７，Ｎ４８，Ｐ１，Ｐ２およびダミートランジスタＰ２１，Ｐ２２が形成されている。すなわち、図１５および図１６では、セル下部には、Ｎ型ＦＥＴのみが配置されており、セル上部に配置されるトランジスタの一部をＮ型ＦＥＴに置き換えることで、上記構成を実現することができる。これにより、製造プロセスの複雑化を抑制することができる。
　なお、図１５および図１６では、図１５に示す２ポートＳＲＡＭセルに、図１６に示す２ポートＳＲＡＭセルをＸ方向に反転させずに隣接して配置しているが、図１５に示す２ポートＳＲＡＭセルをＸ方向に反転させて隣接して配置してもよい。この場合、例えば、図１５において、トランジスタＮ４３，Ｎ４４は、図面右側に配置された図１６示す２ポートＳＲＡＭセルにおけるトランジスタＮ７，Ｎ８にそれぞれ相当する。また、トランジスタＮ４７，Ｎ４８は、図面左側に配置された図１６に示す２ポートＳＲＡＭセルにおけるトランジスタＮ３，Ｎ４に相当する。
　なお、上述の各実施形態および変形例では、各トランジスタはそれぞれ１本のナノワイヤを備えるものとしたが、トランジスタの一部または全部は、複数本のナノワイヤを備えてもよい。この場合、平面視でＸ方向において複数本のナノワイヤを設けてもよいし、Ｚ方向において複数本のナノワイヤを設けてもよい。また、Ｘ方向およびＺ方向の両方においてそれぞれ複数本のナノワイヤを設けてもよい。また、セルの上部と下部とにおいて、トランジスタが備えるナノワイヤの本数が異なっていてもよい。
　また、上述の各実施形態では、各トランジスタを、並列接続された複数のトランジスタで構成してもよい。
　また、上述の各実施形態では、ナノワイヤの断面形状はほぼ正方形としているが、これに限られるものではない。例えば、円形や長方形であってもよい。
　また、上述の各実施形態では、立体構造トランジスタとしてナノワイヤＦＥＴを例にとって説明を行ったが、これに限られるものではない。例えば、セルの下部に形成されるトランジスタは、フィン型トランジスタであってもよい。
　本開示では、ＣＦＥＴを用いたＳＲＡＭセルを備えた半導体記憶装置に適用することができるので、ＣＦＥＴを用いた２ポートＳＲＡＭセルを実現することができるとともに、２ポートＳＲＡＭセルの小面積化を図ることができる。
　１１，１２　電源配線
　２１ａ～２１ｊ，２３ａ，２３ｃ～２３ｆ，２３ｈ～２３ｊ　ナノワイヤ
　２２ａ～２２ｎ，２４ａ～２４ｎ　パッド
　Ｎ１～Ｎ８，Ｎ１１～Ｎ１８，Ｎ４３，Ｎ４４，Ｎ４７，Ｎ４８，Ｐ１，Ｐ２　トランジスタ
　７１～７５，８１，８２　配線
　ＰＵ１，ＰＵ２　ロードトランジスタ
　ＰＤ１，ＰＤ２　ドライブトランジスタ
　ＰＧ１～ＰＧ４　アクセストランジスタ
　ＷＬＡ　第１ワード線
　ＷＬＢ　第２ワード線
　ＢＬＡ　第１ビット線
　ＢＬＡＸ　第２ビット線
　ＢＬＢ　第３ビット線
　ＢＬＢＸ　第４ビット線

Claims (19)

  1. 　２ポートＳＲＡＭセルを含む半導体記憶装置であって、
    　前記２ポートＳＲＡＭセルは、
    　一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、
    　一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、
    　一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、
    　一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、
    　一方のノードが第１ビット線に、他方のノードが前記第１ノードに、ゲートが第１ワード線にそれぞれ接続された第５トランジスタと、
    　一方のノードが前記第１ビット線と第１相補ビット線対を構成する第２ビット線に、他方のノードが前記第２ノードに、ゲートが前記第１ワード線にそれぞれ接続された第６トランジスタと、
    　一方のノードが第３ビット線に、他方のノードが前記第１ノードに、ゲートが第２ワード線にそれぞれ接続された第７トランジスタと、
    　一方のノードが前記第３ビット線と第２相補ビット線対を構成する第４ビット線に、他方のノードが前記第２ノードに、ゲートが前記第２ワード線にそれぞれ接続された第８トランジスタと
    　を備え、
    　前記第３および第４トランジスタは、それぞれ、
    　　第１層に形成された第１導電型の立体構造トランジスタである、第１立体構造トランジスタと、
    　　前記第１層と異なる第２層に形成された前記第１導電型の立体構造トランジスタである、第２立体構造トランジスタとからなり、
    　前記第１トランジスタは、前記第２層に形成された前記第１導電型と異なる第２導電型の立体構造トランジスタからなり、
    　前記第２トランジスタは、前記第１層に形成された前記第２導電型の立体構造トランジスタからなり、
    　前記第５～第８トランジスタは、それぞれ、前記第１および第２層の少なくともいずれか一方に形成された前記第１導電型の立体構造トランジスタを含む
    　ことを特徴とする半導体記憶装置。
  2. 　請求項１記載の半導体記憶装置において、
    　前記第１および第２トランジスタは、平面視において、前記第１～第８トランジスタのチャネル部が延びる方向である第１方向と垂直をなす第２方向において同じ位置に形成されていることを特徴とする半導体記憶装置。
  3. 　請求項１記載の半導体記憶装置において、
    　前記第２立体構造トランジスタは、少なくとも一部が前記第１立体構造トランジスタと平面視で重なっていることを特徴とする半導体記憶装置。
  4. 　請求項１記載の半導体記憶装置において、
    　前記第１立体構造トランジスタは、複数の第１立体構造トランジスタを含み、
    　前記第２立体構造トランジスタは、複数の第２立体構造トランジスタを含み、
    　前記複数の第１立体構造トランジスタは、前記第１～第８トランジスタのチャネル部が延びる方向である第１方向と垂直をなす第２方向に並んで形成されており、
    　前記複数の第２立体構造トランジスタは、前記第２方向に並んで形成されている
    　ことを特徴とする半導体記憶装置。
  5. 　請求項１記載の半導体記憶装置において、
    　前記第５～第８トランジスタは、それぞれ、
    　　前記第１層に形成された第３立体構造トランジスタと、
    　　少なくとも一部が前記第３立体構造トランジスタと平面視で重なるように、前記第２層に形成された第４立体構造トランジスタと
    　を含むことを特徴とする半導体記憶装置。
  6. 　２ポートＳＲＡＭセルを含む半導体記憶装置であって、
    　前記２ポートＳＲＡＭセルは、
    　一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、
    　一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、
    　一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、
    　一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、
    　一方のノードが第１ビット線に、他方のノードが前記第１ノードに、ゲートが第１ワード線にそれぞれ接続された第５トランジスタと、
    　一方のノードが前記第１ビット線と第１相補ビット線対を構成する第２ビット線に、他方のノードが前記第２ノードに、ゲートが前記第１ワード線にそれぞれ接続された第６トランジスタと、
    　一方のノードが第３ビット線に、他方のノードが前記第１ノードに、ゲートが第２ワード線にそれぞれ接続された第７トランジスタと、
    　一方のノードが前記第３ビット線と第２相補ビット線対を構成する第４ビット線に、他方のノードが前記第２ノードに、ゲートが前記第２ワード線にそれぞれ接続された第８トランジスタと
    　を備え、
    　前記第３および第４トランジスタは、それぞれ、
    　　第１層に形成された第１導電型の立体構造トランジスタである、第１立体構造トランジスタと、
    　　前記第１層と異なる第２層に形成された前記第１導電型の立体構造トランジスタである、第２立体構造トランジスタとからなり、
    　前記第１および第２トランジスタは、それぞれ、前記第２層に形成された前記第１導電型と異なる第２導電型の立体構造トランジスタからなり、
    　前記第５～第８トランジスタは、それぞれ、前記第１および第２層の少なくともいずれか一方に形成された前記第１導電型の立体構造トランジスタを含む
    　ことを特徴とする半導体記憶装置。
  7. 　請求項６記載の半導体記憶装置において、
    　前記第２立体構造トランジスタは、少なくとも一部が前記第１立体構造トランジスタと平面視で重なっていることを特徴とする半導体記憶装置。
  8. 　請求項６記載の半導体記憶装置において、
    　前記第１立体構造トランジスタは、複数の第１立体構造トランジスタを含み、
    　前記第２立体構造トランジスタは、複数の第２立体構造トランジスタを含む
    　前記複数の第１立体構造トランジスタは、前記第１～第８トランジスタのチャネル部が延びる方向である第１方向と垂直をなす第２方向に並んで形成されており、
    　前記複数の第２立体構造トランジスタは、前記第２方向に並んで形成されている
    　ことを特徴とする半導体記憶装置。
  9. 　請求項６記載の半導体記憶装置において、
    　前記第５～第８トランジスタは、それぞれ、
    　　前記第１層に形成された第３立体構造トランジスタと、
    　　少なくとも一部が前記第３立体構造トランジスタと平面視で重なるように、前記第２層に形成された第４立体構造トランジスタと
    　を含むことを特徴とする半導体記憶装置。
  10. 　２ポートＳＲＡＭセルを含む半導体記憶装置であって、
    　前記２ポートＳＲＡＭセルは、
    　一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、
    　一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、
    　一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、
    　一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、
    　一方のノードが第１ビット線に、他方のノードが前記第１ノードに、ゲートが第１ワード線にそれぞれ接続された第５トランジスタと、
    　一方のノードが前記第１ビット線と第１相補ビット線対を構成する第２ビット線に、他方のノードが前記第２ノードに、ゲートが前記第１ワード線にそれぞれ接続された第６トランジスタと、
    　一方のノードが第３ビット線に、他方のノードが前記第１ノードに、ゲートが第２ワード線にそれぞれ接続された第７トランジスタと、
    　一方のノードが前記第３ビット線と第２相補ビット線対を構成する第４ビット線に、他方のノードが前記第２ノードに、ゲートが前記第２ワード線にそれぞれ接続された第８トランジスタと
    　を備え、
    　前記第３および第４トランジスタは、それぞれ、第１層に形成され、かつ、前記第１～第８トランジスタのチャネル部が延びる方向である第１方向と垂直をなす第２方向に並んで形成された複数の第１導電型の立体構造トランジスタからなり、
    　前記第１および第２トランジスタは、それぞれ、前記第１層より上層の第２層に形成された前記第１導電型と異なる第２導電型の立体構造トランジスタを含み、かつ、少なくとも一部が前記第３および第４トランジスタとそれぞれ平面視で重なっており、
    　前記第５～第８トランジスタは、それぞれ、前記第１および第２層の少なくともいずれか一方に形成された前記第１導電型の立体構造トランジスタを含む
    　ことを特徴とする半導体記憶装置。
  11. 　第１および第２の２ポートＳＲＡＭセルを含む半導体記憶装置であって、
    　前記第１および第２の２ポートＳＲＡＭセルは、それぞれ、
    　一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、
    　一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、
    　一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、
    　一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、
    　一方のノードが第１ビット線に、他方のノードが前記第１ノードに、ゲートが第１ワード線にそれぞれ接続された第５トランジスタと、
    　一方のノードが前記第１ビット線と第１相補ビット線対を構成する第２ビット線に、他方のノードが前記第２ノードに、ゲートが前記第１ワード線にそれぞれ接続された第６トランジスタと、
    　一方のノードが第３ビット線に、他方のノードが前記第１ノードに、ゲートが第２ワード線にそれぞれ接続された第７トランジスタと、
    　一方のノードが前記第３ビット線と第２相補ビット線対を構成する第４ビット線に、他方のノードが前記第２ノードに、ゲートが前記第２ワード線にそれぞれ接続された第８トランジスタと
    　を備え、
    　前記第１および第２の２ポートＳＲＡＭセルは、前記第１～第８トランジスタのチャネル部が延びる方向である第１方向と垂直をなす第２方向に隣接して配置されており、
    　前記第１および第２の２ポートＳＲＡＭセルのそれぞれにおいて、
    　前記第３および第４トランジスタは、それぞれ、第１層に形成された第１導電型の立体構造トランジスタを含み、
    　前記第１トランジスタは、前記第１層と異なる第２層に形成された前記第１導電型と異なる第２導電型の立体構造トランジスタを含み、
    　前記第２トランジスタは、前記第１および第２層の少なくとも一方に形成された前記第２導電型の立体構造トランジスタを含み、
    　前記第５～第８トランジスタは、それぞれ、前記第１および第２層の少なくとも一方に形成された前記第１導電型の立体構造トランジスタを含み、
    　前記第１の２ポートＳＲＡＭセルにおける前記第５および第７トランジスタは、少なくとも一部が、前記第２の２ポートＳＲＡＭセルにおける前記第６および第８トランジスタと、それぞれ平面視で重なっている
    　ことを特徴とする半導体記憶装置。
  12. 　請求項１１記載の半導体記憶装置において、
    　前記第１の２ポートＳＲＡＭセルが備える前記第５および第７トランジスタ、並びに、前記第２の２ポートＳＲＡＭセルが備える前記第５および第７トランジスタは、前記第１および第２層のうちの一方に形成されており、
    　前記第１の２ポートＳＲＡＭセルが備える前記第６および第８トランジスタ、並びに、前記第２の２ポートＳＲＡＭセルが備える前記第６および第８トランジスタは、前記第１および第２層のうちの他方に形成されている
    　ことを特徴とする半導体記憶装置。
  13. 　請求項１２記載の半導体記憶装置において、
    　前記第２トランジスタは、前記第１層に形成されており、
    　前記第１および第２トランジスタは、平面視において、前記第２方向において同じ位置に形成されており、
    　前記第３および第４トランジスタは、それぞれ、
    　　前記第１層に形成された第１立体構造トランジスタと、
    　　少なくとも一部が前記第１立体構造トランジスタと平面視で重なるように、前記第２層に形成された第２立体構造トランジスタとを含む
    　ことを特徴とする半導体記憶装置。
  14. 　請求項１２記載の半導体記憶装置において、
    　前記第２トランジスタは、前記第２層に形成されており、
    　前記第３および第４トランジスタは、それぞれ、
    　　前記第１層に形成された第１立体構造トランジスタと、
    　　少なくとも一部が前記第１立体構造トランジスタと平面視で重なるように、前記第２層に形成された第２立体構造トランジスタとを含む
    　ことを特徴とする半導体記憶装置。
  15. 　請求項１２記載の半導体記憶装置において、
    　前記第３および第４トランジスタは、それぞれ、前記第１層に形成され、かつ、前記第２方向に並んで形成された複数の前記第１導電型の立体構造トランジスタを含み、
    　前記第１および第２トランジスタは、少なくとも一部が前記第３および第４トランジスタとそれぞれ平面視で重なるように、前記第２層に形成されている
    　ことを特徴とする半導体記憶装置。
  16. 　請求項１１記載の半導体記憶装置において、
    　前記第１の２ポートＳＲＡＭセルが備える前記第５～第８トランジスタは、前記第１および第２層のうちの一方に形成されており、前記第２の２ポートＳＲＡＭセルが備える前記第５～第８トランジスタは、前記第１および第２層のうちの他方に形成されていることを特徴とする半導体記憶装置。
  17. 　請求項１６記載の半導体記憶装置において、
    　前記第２トランジスタは、前記第１層に形成されており、
    　前記第１および第２トランジスタは、平面視において、前記第２方向において同じ位置に形成されており、
    　前記第３および第４トランジスタは、それぞれ、
    　　前記第１層に形成された第１立体構造トランジスタと、
    　　少なくとも一部が前記第１立体構造トランジスタと平面視で重なるように、前記第２層に形成された第２立体構造トランジスタとを含む
    　ことを特徴とする半導体記憶装置。
  18. 　請求項１６記載の半導体記憶装置において、
    　前記第２トランジスタは、前記第２層に形成されており、
    　前記第３および第４トランジスタは、それぞれ、
    　　前記第１層に形成された第１立体構造トランジスタと、
    　　少なくとも一部が前記第１立体構造トランジスタと平面視で重なるように、前記第２層に形成された第２立体構造トランジスタとを含む
    　ことを特徴とする半導体記憶装置。
  19. 　請求項１６記載の半導体記憶装置において、
    　前記第３および第４トランジスタは、それぞれ、前記第１層に形成され、かつ、前記第２方向に並んで形成された複数の前記第１導電型の立体構造トランジスタを含み、
    　前記第１および第２トランジスタは、少なくとも一部が前記第３および第４トランジスタとそれぞれ平面視で重なるように、前記第２層に形成されている
    　ことを特徴とする半導体記憶装置。
     
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2020255655A1 (ja) * 2019-06-21 2020-12-24
US20210408257A1 (en) * 2020-06-25 2021-12-30 Intel Corporation Plug and recess process for dual metal gate on stacked nanoribbon devices
US11488969B1 (en) * 2021-04-08 2022-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Two-port SRAM cells with asymmetric M1 metalization

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0661452A (ja) * 1992-08-11 1994-03-04 Mitsubishi Electric Corp 半導体装置
JP2009295975A (ja) * 2008-06-02 2009-12-17 Commiss Energ Atom いくつかのレベルのところに集積された、しきい値電圧ｖｔが動的に調整可能なトランジスタを有するｓｒａｍメモリセル
JP2013143536A (ja) * 2012-01-12 2013-07-22 Toshiba Corp 半導体装置及びその製造方法
WO2014184933A1 (ja) * 2013-05-16 2014-11-20 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド Ｓｇｔを有する半導体装置の製造方法
WO2014185085A1 (ja) * 2013-05-14 2014-11-20 株式会社 東芝 半導体記憶装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0661452A (ja) * 1992-08-11 1994-03-04 Mitsubishi Electric Corp 半導体装置
JP2009295975A (ja) * 2008-06-02 2009-12-17 Commiss Energ Atom いくつかのレベルのところに集積された、しきい値電圧ｖｔが動的に調整可能なトランジスタを有するｓｒａｍメモリセル
JP2013143536A (ja) * 2012-01-12 2013-07-22 Toshiba Corp 半導体装置及びその製造方法
WO2014185085A1 (ja) * 2013-05-14 2014-11-20 株式会社 東芝 半導体記憶装置
WO2014184933A1 (ja) * 2013-05-16 2014-11-20 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド Ｓｇｔを有する半導体装置の製造方法

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