TWI725135B - 用於製造記憶體單元的布局設計 - Google Patents

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廖宏仁
潘顯裕
陳炎輝
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Abstract

本揭示提供被配置成列及行之靜態隨機存取記憶體(SRAM)單元之陣列。一第一通信路徑被放置在與該陣列之一邊緣相距一第一距離處且可經操作以控制對該陣列之一第一列之SRAM單元的存取以供寫入操作。一第二通信路徑被放置在與該陣列之該邊緣相距一第二距離處且可經操作以控制對該陣列之一第二列之SRAM單元的存取以供寫入操作。該第二距離不同於該第一距離。一第一導電結構被放置在與該陣列之該邊緣相距一第三距離處且可經操作以控制對該第一列之該等SRAM單元之存取以供讀取操作。一第二導電結構被放置在與該陣列之該邊緣相距該第三距離處且可經操作以控制對該第二列之該等SRAM單元之存取以供讀取操作。

Description

用於製造記憶體單元的布局設計
本發明實施例係關於用於製造記憶體單元的布局設計。
靜態隨機存取記憶體(SRAM)常用於電子裝置。SRAM單元具有固持資料而不需更新之有利特徵。SRAM單元可包括不同數目之電晶體，並且通常相應地由電晶體之數目指代，例如，六-電晶體(6T)SRAM、八-電晶體(8T)SRAM，等等。電晶體通常形成用於儲存資料位元之資料鎖存器。可添加額外電晶體以控制對電晶體之存取。SRAM單元通常被配置為具有列及行之陣列。通常，SRAM單元之每一列連接至字線，該字線判定是否已選擇當前SRAM單元。SRAM單元之每一行連接至位元線(或一對位元線)，該位元線用於將資料位元儲存至所選擇的SRAM單元中或用於自所選擇的SRAM單元讀取所儲存的資料位元。
本發明實施例提供一種被配置成列及行之靜態隨機存取記憶體(SRAM)單元之陣列，包含：第一通信路徑、第二通信路徑、第一導電結構以及第二導電結構。第一通信路徑被放置在與陣列之邊緣相距第一距離處且可經操作以控制對陣列之第一列之SRAM單元的存取以供寫入操作；第二通信路徑被放置在與陣列之邊緣相距第二距離處且可經操作以控制對 陣列之第二列之SRAM單元的存取以供寫入操作，第二距離不同於第一距離；第一導電結構被放置在與陣列之邊緣相距第三距離處且可經操作以控制對第一列之SRAM單元之存取以供讀取操作；第二導電結構被放置在與陣列之邊緣相距第三距離處且可經操作以控制對第二列之SRAM單元之存取以供讀取操作。
2:靜態隨機存取記憶體(SRAM)單元
10:閘極
12:閘極
14:閘極
100:雙埠靜態隨機存取記憶體(SRAM)陣列
102:雙埠靜態隨機存取記憶體(SRAM)單元
104:雙埠靜態隨機存取記憶體(SRAM)單元
106:雙埠靜態隨機存取記憶體(SRAM)單元
108:雙埠靜態隨機存取記憶體(SRAM)單元
110:邊緣
112:寫入字線
114:寫入字線
116:寬度
118:寬度
120:讀取字線/導電島
122:讀取字線/導電島
124:第一距離
128:第三距離
130:邊界
136:第二距離
150:陣列
152:VSS線
154:VSS線
155:通路
157:通路
170:實例陣列
172:VSS島
172A:VSS島
172B:VSS島
172C:VSS島
172D:VSS島
172E:VSS島
174:VSS島
174A:VSS島
174B:VSS島
174C:VSS島
174D:VSS島
174E:VSS島
302:鰭片層
304:局部互連件
306:多晶矽層/多晶矽結構
308:接點
310:導電層M1
312:通路
314:導電層M2
315:通路
316:通路
317:通路
318:導電層M3
319:基礎導電線
320:導電層M4
321:基礎導電線
322:通路
323:閘極接點
325:閘極接點
327:通路
602:VSS島
604:WBL線
606:WBLB線
610:導電層M1
652:VSS線
654:通路
702:步驟
704:步驟
706:步驟
708:步驟
Q1:寫入埠上拉電晶體
Q2:寫入埠上拉電晶體
Q3:寫入埠下拉電晶體
Q4:寫入埠下拉電晶體
Q5:寫入埠通過閘電晶體
Q6:寫入埠通過閘電晶體
Q7:讀取埠通過閘電晶體
Q8:讀取埠下拉電晶體
當結合附圖閱讀時，根據以下詳細描述最好地理解本發明之各態樣。應注意，根據行業中之標準實踐，各種特徵未按比例繪製。事實上，為了論述清楚起見，可能任意增加或減小各種特徵之尺寸。
圖1A描繪根據一些實施例之被配置成列及行之靜態隨機存取記憶體(SRAM)單元之實例陣列。
圖1B及圖1C描繪根據一些實施例之SRAM單元之其他實例陣列。
圖2係根據一些實施例之雙埠、八-電晶體(2P8T)SRAM單元之示意圖。
圖3A描繪根據一些實施例之圖2之2P8T SRAM單元的半導體層。
圖3B描繪根據一些實施例之在圖3A中描繪之半導體層上形成的導電層M1。
圖3C描繪根據一些實施例之在圖3B中描繪之導電層M1上形成的導電層M2。
圖3D描繪根據一些實施例之在圖3C中描繪之導電層M2上形成的導電層M3及M4。
圖4A描繪根據一些實施例之在單元邊界處形成VSS線之SRAM單元的實例陣列。
圖4B至圖4C描繪根據一些實施例之圖4A之SRAM單元的實例陣列之層。
圖5A描繪根據一些實施例之在單元邊界處形成VSS島之SRAM單元的實例陣列。
圖5B至圖5C描繪根據一些實施例之圖5A之SRAM單元的實例陣列之層。
圖6A至圖6D描繪根據一些實施例之SRAM單元之另一實例陣列。
圖7係根據一些實施例之描繪用於製造SRAM單元陣列之實例的步驟之流程圖。
以下揭示內容提供用於實施所提供的標的物之不同特徵之許多不同實施例或實例。下文描述組件以及配置之具體實例以簡化本揭示。當然，此等組件及配置僅為實例且並不意圖為限制性的。舉例而言，在以下描述中，第一構件在第二構件上方或在第二構件上之形成可包括其中第一構件及第二構件直接接觸地形成之實施例，且亦可包括其中另外構件可在第一構件與第二構件之間形成使得第一構件及第二構件可不直接接觸之實施例。另外，本揭示可在各種實例中重複參考標號及/或字母。此重複係出於簡化及清晰性之目的且本身並不指示所論述的各種實施例及/或組態之間的關係。
圖1A說明根據一些實施例之雙埠SRAM陣列100之一個實例，其包括複數個雙埠SRAM單元102、104、106、108。SRAM單元102、104、106、108被配置成數個列及數個行。SRAM單元106、108耦接至橫跨記憶體陣列100水平延伸(例如，沿著x方向)之第一通信路徑。在圖1A至圖 1C之實施例中，第一通信路徑為寫入字線WWL[0]112，如此等圖中所示。然而，本揭示不限於此等實施例，且在其他實施例中，第一通信路徑不必為寫入字線。寫入字線WWL[0]112控制對SRAM單元106、108之存取以供寫入操作。同樣地，SRAM單元102、104耦接至橫跨記憶體陣列100水平延伸之第二通信路徑。在圖1A至圖1C之實施例中，第二通信路徑為寫入字線WWL[1]114，如此等圖中所示。然而，本揭示不限於此等實施例，且在其他實施例中，第二通信路徑不必為寫入字線。寫入字線WWL[1]114控制對SRAM單元102、104之存取以供寫入操作。
SRAM單元106、108亦耦接至讀取字線RWL[0]120，該讀取字線RWL[0]120放置在分隔陣列100之列之邊界130上。讀取字線RWL[0]120包含第一導電結構(例如，金屬結構)，其可經操作以控制對SRAM單元106、108之存取以供讀取操作。同樣地，SRAM單元102、104耦接至讀取字線RWL[1]122，該讀取字線RWL[1]122放置在陣列100的列之間的邊界130上。讀取字線RWL[1]122包含第二導電結構，其可經操作以控制對SRAM單元102、104之存取以供讀取操作。
在圖1A之實例中，讀取字線RWL[0]及RWL[1]包含導電島120、122，其具有小於寫入字線WWL[0]及WWL[1]之長度之長度。在實例中，寫入字線112、114及讀取字線120、122在半導體結構之相同導電層內形成。因此，例如，SRAM單元102、104、106、108之半導體層在基板上形成，並且字線112、114、120、122在單個導電層(例如，在「M1」導電層上形成之「M2」導電層)內形成，該單個導電層在實例中與半導體層重疊。在本揭示之其他實施例中，SRAM單元102、104、106、108及字線112、114、120、122在半導體結構之不同層內形成。
SRAM單元102、104、106、108中之每一者進一步耦接至多個位元線。該多個位元線包括一對互補寫入位元線(在本文中被稱作「WBL」及「WBLB」)及讀取位元線(在本文中被稱作「RBL」)。在實例中，此類位元線橫跨記憶體陣列豎直延伸(例如，沿著y方向)。出於清楚起見，未在圖1A之圖示中描繪此類位元線。為了說明位元線與SRAM單元之實例連接，參考圖2。此圖係根據一些實施例之雙埠、八-電晶體(2P8T)SRAM單元2之示意圖。
SRAM單元2包括寫入埠上拉電晶體Q1及Q2、寫入埠下拉電晶體Q3及Q4，以及寫入埠通過閘(pass-gate)電晶體Q5及Q6。上拉電晶體Q2及下拉電晶體Q4之汲極互連，並且上拉電晶體Q1及下拉電晶體Q3之汲極互連。電晶體Q1、Q2、Q3及Q4交叉耦接以形成資料鎖存器。資料鎖存器之儲存節點Node_1藉由寫入埠通過閘電晶體Q6耦接至寫入位元線WBL，而儲存節點Node_2藉由寫入埠通過閘電晶體Q5耦接至寫入位元線WBLB。儲存節點Node_1及Node_2係通常處於相反邏輯位準(邏輯高或邏輯低)之互補節點。寫入埠通過閘電晶體Q6及Q5之閘極10及12分別連接至寫入字線WWL。SRAM單元之實例寫入字線(例如，WWL[0]112及WWL[1]114)在圖1A中說明。SRAM單元2在操作電壓VDD與VSS(例如，接地電壓位準)之間耦合。
電晶體Q1、Q2、Q3、Q4、Q5及Q6形成SRAM單元2之寫入埠，其中電晶體Q6、Q2及Q4形成第一半寫入埠，而電晶體Q5、Q1及Q3形成第二半寫入埠。寫入埠用於將資料寫入至SRAM單元2中。藉由讀取埠下拉電晶體Q8及讀取埠通過閘電晶體Q7執行對儲存在SRAM單元2中之資料之讀取。讀取埠通過閘電晶體Q7之閘極14連接至讀取字線RWL，其以電力 方式物理地與寫入字線WWL分隔開。SRAM單元之實例讀取字線(例如，RWL[0]120及RWL[1]122)在圖1A中說明。當執行寫入操作時，關閉讀取埠通過閘電晶體Q7，並打開寫入埠通過閘電晶體Q5及Q6。因此，藉由寫入位元線WBL及WBLB將資料寫入至SRAM單元2中。相反地，當執行讀取操作時，關閉寫入埠通過閘電晶體Q5及Q6，並打開讀取埠通過閘電晶體Q7。因此，將資料讀取至讀取位元線RBL中。
同樣參考圖1A，寫入字線WWL[0]112放置在與陣列100之邊緣110相距第一距離124處。邊緣110水平地延伸(例如，沿著x方向)並平行於寫入字線WWL[0]及WWL[1]延行，如圖中所示。寫入字線WWL[1]114放置在與邊緣110相距第二距離136處，其中第二距離136大於第一距離124。讀取字線RWL[0]及RWL[1]都放置在與陣列之邊緣110相距同一第三距離128處，其中讀取字線RWL[0]完全放置在陣列100之第一行(亦即，左行)內，而讀取字線RWL[1]完全放置在陣列100之第二行(亦即，右行)內。在實例中，讀取字線RWL[0]及RWL[1]在y方向上具有相同寬度。應注意，讀取字線RWL[0]及RWL[1]並非放置於彼此在y方向上之上方及下方處。相反地，讀取字線RWL[0]及RWL[1]並列置放，其中此兩個字線與邊緣110相隔相同距離128。
讀取字線RWL[0]及RWL[1]如圖中所示並列置放(即，相對於放置於彼此在y方向上之上方及下方處)。此使得寫入字線WWL[0]及WWL[1]能夠具有相對較大的寬度116、118。換言之，因為讀取字線RWL[0]及RWL[1]在沿著x方向延伸之相同條帶內形成，所以此使得寫入字線WWL[0]及WWL[1]之寬度116、118能夠增加。在圖1A之實例中，寫入字線WWL[0]及WWL[1]為導電線(例如，金屬線)，並且此等導電線具有大 於讀取字線RWL[0]及RWL[1]之寬度之寬度116、118。
增加寫入字線WWL[0]及WWL[1]之寬度116、118減小了此等字線之電阻，此可提高SRAM單元102、104、106、108之效能。字線112、114、120、122之電阻及電容可限制SRAM單元之效能，而本揭示之方法提供了用於降低字線112、114、120、122中之一或多者的電阻及/或電容之結構及方法。在圖1A之實例中，字線112、114之電阻由於此等字線之較大寬度116、118而減小。本文中所描述之其他實施例提供用於降低字線112、114、120、122中之一或多者之電阻及/或電容之其他結構及方法。
圖1B描繪根據一些實施例之SRAM單元102、104、106、108之另一實例陣列150。在圖1B之實例中，類似於圖1A，讀取字線RWL[0]及RWL[1]在沿著x方向延伸之相同條帶內並列置放並處於相同位置，並且其被放置在與陣列150之邊緣110相距相等距離處。如上文所描述，此使得寫入字線WWL[0]及WWL[1]之寬度能夠增加。如圖1B中所示，此進一步使得VSS線152、154(例如，接地參考電壓線)能夠在單元邊界處形成。確切而言，因為讀取字線RWL[0]及RWL[1]在沿著x方向延伸之相同條帶內形成，所以在y方向上存在足夠的空間用於形成VSS線152、154。
VSS線152連接至SRAM單元102、104之VSS節點，並且VSS線154連接至SRAM單元106、108之VSS節點。在下文參看圖4A至圖4C進一步詳細地描述VSS線152、154與此類VSS節點之連接。將VSS線152、154添加至陣列150可抑制SRAM單元102、104、106、108中之非所要的「接地反彈(ground bounce)」。接地反彈(亦被稱作「接地反彈相移(ground-bouncing phase shift)」)降低SRAM單元中之單元電流。在SRAM單元 中，VSS線接地，並且電連接至SRAM單元之下拉電晶體(例如，下拉電晶體Q3及Q4，如圖2中所示)的源極端。在實例中，SRAM單元在基板(例如，p基板)上形成，該基板使用分佈在整個積體電路中之基板接點而電連接至接地。因接通接地電源線而引起之雜訊將首先出現在基板上，且接著由於分佈式電阻及電容而出現在VSS線上。此可在下拉電晶體之源極端與基板之間產生電壓差。此電勢差將會致使每當基板電勢降至VSS線電勢以下，SRAM單元之電流特性改變。
上文所述的接地反彈之非所要影響可利用將VSS線152、154添加至陣列150而緩解或去除。因為可抑制接地反彈，所以改進了SRAM單元102、104、106、108之電流特性並且實現了更好的單元穩定性。在圖1B之實例中，VSS線152、154包含導電線(例如，金屬線)。在實例中，VSS線152、154與字線112、114、120、122形成在同一導電層內。因此，例如，SRAM單元102、104、106、108之半導體層在基板上形成，並且VSS線152、154及字線112、114、120、122在單個導電層(例如，「M2」導電層)內形成，該單個導電層在實例中與半導體層重疊。
圖1C描繪根據一些實施例之SRAM單元102、104、106、108之另一實例陣列170。在圖1C之實例中，類似於圖1A及圖1B之實例，讀取字線RWL[0]及RWL[1]在沿著x方向延伸之相同條帶並列置放並處於相同位置，並且其被放置在與陣列150之邊緣110相距相等距離處。在讀取字線RWL[0]及RWL[1]形成於在x方向上延伸之相同條帶內的情況下，存在足夠的空間供VSS島172A、172B、172C、172D、172E、174A、174B、174C、174D、174E在單元邊界處形成，如圖1C中所示。VSS島172連接至SRAM單元106、108之VSS節點，並且VSS島174連接至SRAM單元 102、104之VSS節點。在下文中參看圖5A至圖5C進一步詳細地描述VSS島172、174與此類VSS節點之連接。
VSS島172、174可抑制接地反彈，類似於圖1B之VSS線152、154。另外，有別於連續導電線，使用島結構可減小寫入字線WWL[0]及WWL[1]之電容。確切而言，在島172、174中之每一者與各別寫入字線WWL[0]及WWL[1]之間存在平行板電容，但此等電容小於在連續導電線用於VSS連接的情況下所將產生之平行板電容。如上文參看圖1A所解釋，字線112、114、120、122之電容限制SRAM單元102、104、106、108之效能，並且因此使用島結構172、174來減小WWL[0]及WWL[1]之電容可為有利的。在實例中，VSS島172、174與字線112、114、120、122形成在同一導電層內。
圖1A至圖1C之SRAM單元102、104、106、108之電晶體可使用各種技術在半導體基板之一或多個主動區域中形成。舉例而言，SRAM單元之電晶體可形成為塊平面金屬氧化物場效應電晶體(「MOSFET」)、具有一或多個鰭片或指狀物之塊finFET、絕緣體上半導體(「SOI」)平面MOSFET、具有一或多個鰭片或指狀物之SOI finFET，或其組合。裝置之閘極可包括多晶矽(「poly」)/氮氧化矽(「SiON」)結構、高k/金屬閘極結構，或其組合。半導體基板之實例包括但不限於塊狀矽、矽-磷(「SiP」)、矽-鍺(「SiGe」)、矽-碳化物(「SiC」)、鍺(「Ge」)、絕緣體上矽-矽(「SOI-Si」)、絕緣體上矽-鍺(「SOI-Ge」)，或其組合。
在實例中，圖1A至圖1C之SRAM單元102、104、106、108包括半導體層，其在基板上形成上文提到的電晶體。在本文中被稱作導電層M1至M4的複數個導電層沿著豎直或z方向在半導體層上形成。在實施例中，導 電層M1至M4中之每一者包含各別金屬層。每一導電層M1至M4定義x及y方向上之平面，並且可藉由一或多個介電層而彼此分隔開且與基板分隔開。在一些實施例中，通路在豎直方向上延伸以提供導電層M1至M4與基板之間的連接。為了說明用於形成SRAM單元102、104、106、108之各種層，參考圖3A至圖3D。
圖3A描繪根據一些實施例之包含雙埠SRAM單元102、104、106、108之部分之半導體層。在圖3A之實例中，單元102、104、106、108中之每一者包括經由鰭片層302形成之八個電晶體Q1至Q8及放置在基板上方之多晶矽層306。電晶體Q1至Q8在圖3A之單元106中說明，單元102、104、108包括類似電晶體。確切而言，電晶體Q1至Q8之源極及汲極在沿著y方向延伸之鰭片層302中形成，電晶體之閘極結構包括沿著x方向延伸之多晶矽層306。局部互連件304包含以圖2之電路圖中所示之方式連接電晶體Q1至Q8的導電結構。使用接點308形成與電晶體之各種接觸。接點308在實施例中包含導電材料(例如，金屬等)。
圖3B描繪根據一些實施例之在圖3A中描繪之半導體層上形成的導電層M1 310。如圖3B中所示，SRAM單元102、104、106、108之VSS、VDD、WBLB[0]、WBLB[1]、WBL[0]、WBL[1]、RBL[0]及RBL[1]線在導電層M1 310中形成。此等結構包含(i)沿著y方向延伸及(ii)形成至基礎層之接點308之電連接的導電線。
圖3C描繪根據一些實施例之在圖3B中描繪之導電層M1 310上形成的導電層M2 314。如圖3C中所示，SRAM單元102、104、106、108之WWL[0]、WWL[1]、RWL[0]及RWL[1]線在導電層M2 314中形成。WWL[0]及WWL[1]結構包含沿著x方向延伸之導電線，並且RWL[0]及 RWL[1]結構包含沿著x方向延伸之導電島。通路312用於將導電層M2之部分連接至基礎導電層M1之部分。
讀取字線RWL[0]可經操作以控制對SRAM單元106、108之存取以供讀取操作。確切而言，通路315將RWL[0]連接至在第一導電層M1中形成之基礎導電線319，並且基礎導電線319連接至在單元106、108中形成之Q7電晶體之閘極接點323。此閘極接點323在圖3A及圖3B中描繪。Q7電晶體為讀取埠通過閘電晶體，其在執行寫入操作時關閉並在執行讀取操作時打開，如上文參看圖2所描述。類似地，通路317將RWL[1]連接至在第一導電層M1中形成之基礎導電線321，並且基礎導電線321連接至在單元102、104中形成之電晶體Q7之閘極接點325。此閘極接點325在圖3A及圖3B中描繪。
寫入字線WWL[0]及WWL[1]使用通路327而連接至第一導電層M1。在如圖3A至圖3B中所描繪之進行連接的情況下，寫入字線WWL[0]可經操作以控制對在陣列之較低列中形成之SRAM單元106、108之存取以供寫入操作，並且寫入字線WWL[1]可經操作以控制對在陣列之較高列中形成之SRAM單元102、104之存取以供寫入操作。
如圖3C中所示，讀取字線RWL[0]及RWL[1]都放置在與陣列之邊緣110相距相同距離處，並且在y方向上具有相同寬度。因為讀取字線RWL[0]及RWL[1]在沿著x方向延伸之相同條帶內並列放置並處於相同位置(亦即，相對於放置於彼此在y方向上之上方及下方處)，所以此允許寫入字線WWL[0]及WWL[1]具有相對較大的寬度，如上文所描述。WWL[0]及WWL[1]的相對較大寬度減小此等字線之電阻，此可提高SRAM單元102、104、106、108之效能。
圖3D描繪根據一些實施例之在圖3C中描繪之導電層M2 314上形成的導電層M3 318及M4 320。確切而言，導電層M3 318在圖3C之導電層M2 314上形成，而導電層M4 320在導電層M3 318上形成。通路316用於將導電層M3 318之部分連接至基礎導電層M2 314之部分。同樣地，通路322用於將導電層M4 320之部分連接至基礎導電層M3 318之部分。組合之層的集合示出了圖3A至圖3D包括半導體結構及導電結構以用於形成2P8T SRAM單元之陣列。應注意，圖3A至圖3D之特定布局僅為實例，並且2P8T SRAM單元之陣列可根據本揭示之方法藉由各種其他方式形成。
圖4A描繪根據一些實施例之在單元邊界處形成VSS線之SRAM單元的實例陣列。圖4A中所示之SRAM單元之陣列包括(i)圖3A之鰭片層302、局部互連件304、多晶矽結構306及接點308，以及(ii)圖3B之導電層M1 310。除了此等層之外，圖4A之陣列進一步包括在單元的邊界在導電層M2 314中形成之VSS線152、154。基礎導電層M1 310之VSS線在圖3B中示出。
為了進一步說明在導電層M2 314中形成之VSS線152、154及通路155，參考圖4B。此圖描繪根據一些實施例之在圖3B中描繪之導電層M1 310上形成的導電層M2 314。VSS線152、154使用通路155而連接至在基礎導電層M1 310中形成之VSS線，如圖中所示。圖4B之實施例包括在導電層M2 314中形成的與圖3C中所示之彼等者(例如，WWL[0]、WWL[1]、RWL[0]、RWL[1])相同或類似之構件，並且亦包括前述VSS線152、154及通路155。
圖4C描繪根據一些實施例之在圖4B中描繪之導電層M2 314上形成的導電層M3 318及M4 320。確切而言，導電層M3 318在圖4B之導電層M2 314上形成，而導電層M4 320在導電層M3 318上形成。當進行組合時，圖3A、圖3B、圖4B及圖4C之層的集合形成圖4A中所示之布局。
如上文參看圖1B所描述，因為讀取字線RWL[0]及RWL[1]在沿著x方向延伸之相同條帶內形成，所以在y方向上存在足夠的空間用於形成VSS線152、154。將VSS線152、154添加至陣列可抑制SRAM單元中之非所要的「接地反彈」，如上文所描述。在抑制接地反彈中，改進了SRAM單元之電流特性並實現了更好的單元穩定性。在圖4A至圖4C之實例中，VSS線152、154包含在相同導電層內(例如，導電層M2 314或另一導電層)形成之導電線，在該導電層內形成寫入字線及讀取字線。
圖5A描繪根據一些實施例之在單元邊界處形成VSS島之SRAM單元之實例陣列。圖5A中所示之SRAM單元之陣列包括(i)圖3A之鰭片層302、局部互連件304、多晶矽結構306及接點308，以及(ii)圖3B之導電層M1 310。除了此等層之外，圖5A之陣列進一步包括在單元的邊界處在導電層M2 314中形成之VSS島172、174。VSS島172、174使用通路157而連接至在基礎導電層M1 310中形成之VSS線。基礎導電層M1 310之VSS線在圖3B中示出。
為了進一步說明在導電層M2 314中形成之VSS島172、174及通路157，參考圖5B。此圖描繪根據一些實施例之在圖3B中描繪之導電層M1 310上形成的導電層M2 314。圖5B之實施例包括在導電層M2 314中形成的與圖3C中所示之彼等者(例如，WWL[0]、WWL[1]、RWL[0]、RWL[1])相同或類似之構件，並且亦包括前述VSS島172、174及通路157。
圖5C描繪根據一些實施例之在圖5B中描繪之導電層M2 314上形成的 導電層M3 318及M4 320。確切而言，導電層M3 318在圖5B之導電層M2 314上形成，而導電層M4 320在導電層M3 318上形成。當進行組合時，圖3A、圖3B、圖5B及圖5C之層的集合形成圖5A中所示之布局。
VSS島172、174可抑制接地反彈，類似於圖4A之VSS線152、154。另外，相對於連續導電線，使用島結構可減小寫入字線WWL[0]及WWL[1]之電容，如上文參看圖1C所描述。在圖5A至圖5C之實例中，VSS島172、174包含在相同導電層(亦即，導電層M2 314)內形成之導電結構，在該導電層內形成寫入字線及讀取字線。
圖6A至圖6D描繪根據一些實施例之SRAM單元之另一實例陣列。圖6A中所示的SRAM單元之陣列包括圖3A之鰭片層302、局部互連件304、多晶矽結構306及接點308。在此等結構上形成的為導電層M1 610，如圖中所示。導電層M1 610之導電結構類似於圖3B中所示之導電層M1 310之彼等者，並形成SRAM單元之VDD、WBLB、WBL及RBL線。
然而，圖6A之導電層M1 610在若干方面中不同於圖3B之導電層310。第一，在圖6A中，VSS島602在導電層M1 610中形成，而非使用連續導電線來形成VSS線(例如，如圖3B之實例中所使用)。第二，因為連續導電線不用於形成VSS線，所以此為WBL線604及WBLB線606留下更多空間。因此，在圖6A之導電層M1 610中形成之WBL線604及WBLB線606比在圖3B之導電層310中形成之WBL及WBLB線更寬。圖6A之更寬的WBL線604及WBLB線606具有比其在圖3B中之對應部分更低的電阻，並且該更低的電阻可提高SRAM單元之效能。亦要注意，相對於連續VSS線，使用VSS島602可減小WBL線604及WBLB線606之電容。確切而言，在島602中之每一者與最近WBL線604或WBLB線606之間存在平行板電 容，但此等電容小於在連續導電線用於VSS線的情況下所將產生之平行板電容。位元線之電容限制SRAM單元之效能，並且因此使用VSS島來減小WBL線604及WBLB線606之電容係有利。
圖6B描繪在圖6A中描繪之導電層M1 610上形成之導電層M2 314。如圖6B中所示，VSS線652在導電層M2 314中形成。VSS線652包括在陣列邊界之頂部及底部處形成之VSS線及在陣列之最左及最右邊緣處形成之VSS線，如圖中所示。VSS線652使用通路654而連接至在基礎導電層M1 610中形成之VSS島602。基礎導電層M1 610之VSS島602在圖6A中示出。圖6B之實施例包括在導電層M2 314中形成的與圖3C中所示之彼等者(例如，WWL[0]、WWL[1]、RWL[0]、RWL[1])相同或類似之構件，並且亦包括前述VSS線652及通路654。
圖6C描繪根據一些實施例之在圖6B中描繪之導電層M2 314上形成的導電層M3 318及M4 320。確切而言，導電層M3 318在圖6B之導電層M2 314上形成，而導電層M4 320在導電層M3 318上形成。當進行組合時，圖3A、圖6A及圖6B之層的集合形成圖6D中所示之布局。如圖6D中所見，該布局包括上述在導電層M2 314中形成之VSS線652及通路654。
使用具有不橫跨2×2陣列之整個寬度延伸之長度的VSS線652可減小寫入字線WWL[0]及WWL[1]之電容，如上文參看圖1C所描述。在圖6A至圖6D之實例中，VSS線652包含在相同導電層(亦即，導電層M2 314)內形成之導電結構，在該導電層內形成寫入字線及讀取字線。
圖7為根據一些實施例之描繪用於製造SRAM單元之陣列的實例之步驟的流程圖。為了易於理解，參看上文的圖1A描述圖7。但圖7之程序亦適用於其他結構。在702處，形成放置在與陣列之邊緣相距第一距離(例 如，與陣列100之邊緣110相距距離124)處之第一寫入字線(WWL)(例如，寫入字線WWL[0]112)。第一WWL可經操作以控制對陣列之第一列之SRAM單元(例如，SRAM單元106、108)的存取以供寫入操作。在704處，形成放置在與陣列之邊緣相距第二距離(例如，距離136)處之第二WWL(例如，寫入字線WWL[1]114)。第二WWL可經操作以控制對陣列之第二列之SRAM單元(例如，SRAM單元102、104)的存取以供寫入操作。在706處，形成放置在與陣列之邊緣相距第三距離(例如，距離128)處之第一讀取字線(RWL)(例如，讀取字線RWL[0]120)，其中第一RWL可經操作以控制對第一列之SRAM單元之存取以供讀取操作。在708處，形成放置在與陣列之邊緣相距第三距離處之第二RWL(例如，讀取字線RWL[1]122)，其中第二RWL可經操作以控制對第二列之SRAM單元之存取以供讀取操作。應注意，在實施例中，圖7之步驟702至708中之一些步驟同時執行且不一定依序執行，並且在實施例中，步驟702至708之次序在圖中描繪之範圍內變化。
本揭示在各種實施例中針對靜態隨機存取記憶體(SRAM)單元之陣列及製造該等陣列之方法。被配置成列及行之SRAM單元之實例陣列包括第一通信路徑，該第一通信路徑被放置在與陣列之邊緣相距第一距離處且可經操作以控制對陣列之第一列之SRAM單元的存取以供寫入操作。該陣列亦包括第二通信路徑，該第二通信路徑被放置在與陣列之邊緣相距第二距離處且可經操作以控制對陣列之第二列之SRAM單元的存取以供寫入操作。第二距離不同於第一距離。第一導電結構被放置在與陣列之邊緣相距第三距離處且可經操作以控制對第一列之SRAM單元之存取以供讀取操作。第二導電結構被放置在與陣列之邊緣相距第三距離處且可經操作以控 制對第二列之SRAM單元之存取以供讀取操作。
在另一實例中，被配置成列及行之SRAM單元之陣列包括第一通信路徑，其可經操作以控制對陣列之第一列之SRAM單元的存取以供寫入操作。第二通信路徑可經操作以控制對陣列之第二列之SRAM單元的存取以供寫入操作。第一導電結構被放置在與陣列之邊緣相距某一距離處且可經操作以控制對第一列之SRAM單元之存取以供讀取操作。第二導電結構被放置在與陣列之邊緣相距某一距離處且可經操作以控制對第二列之SRAM單元之存取以供讀取操作。
在用於製造SRAM單元之陣列之實例方法中，形成放置在與陣列之邊緣相距第一距離處之第一通信路徑。第一通信路徑可經操作以控制對陣列之第一列之SRAM單元的存取以供寫入操作。形成放置在與陣列之邊緣相距第二距離處之第二通信路徑。第二通信路徑可經操作以控制對陣列之第二列之SRAM單元的存取以供寫入操作。形成放置在與陣列之邊緣相距第三距離處之第一導電結構，其中該第一導電結構可經操作以控制對第一列之SRAM單元之存取以供讀取操作。形成放置在與陣列之邊緣相距第三距離處之第二導電結構，其中該第二導電結構可經操作以控制對第二列之SRAM單元之存取以供讀取操作。
上述內容概述了若干實施例之特徵以使得熟習此項技術者可更好理解本揭示之各態樣。熟習此項技術者應瞭解，他們可易於將本揭示用作設計或修改用於進行與本文中介紹之實施例相同的目的及/或實現與其相同的優勢之其他程序及結構之基礎。熟習此項技術者亦應認識到，此類等效結構並不脫離本揭示之精神及範疇，並且在不脫離本揭示之精神及範疇的情況下可在此處進行各種改變、替代及更改。
100‧‧‧雙埠靜態隨機存取記憶體(SRAM)陣列
102‧‧‧雙埠靜態隨機存取記憶體(SRAM)單元
104‧‧‧雙埠靜態隨機存取記憶體(SRAM)單元
106‧‧‧雙埠靜態隨機存取記憶體(SRAM)單元
108‧‧‧雙埠靜態隨機存取記憶體(SRAM)單元
110‧‧‧邊緣
112‧‧‧寫入字線
114‧‧‧寫入字線
116‧‧‧寬度
118‧‧‧寬度
120‧‧‧讀取字線/導電島
122‧‧‧讀取字線/導電島
124‧‧‧第一距離
128‧‧‧第三距離
130‧‧‧邊界
136‧‧‧第二距離

Claims (10)

  1. 一種被配置成列及行之靜態隨機存取記憶體(SRAM)單元之陣列，該陣列包含：第一接地訊號線，其經置放在該陣列之邊緣處，該第一接地訊號線將接地訊號提供至第一列中之SRAM單元；第一通信路徑，其經置放在與該陣列之該邊緣相距第一距離處且可經操作以控制對該陣列之該第一列之該SRAM單元的存取以供寫入操作；第二通信路徑，其經置放在與該陣列之該邊緣相距第二距離處且可經操作以控制對該陣列之第二列之SRAM單元的存取以供寫入操作，該第二距離不同於該第一距離；第一導電結構，其可經操作以控制對該第一列之該SRAM單元之存取以供讀取操作，該第一導電結構沿著該陣列中之該第一列與第二列之間的第一邊界置放，該第一邊界位於與該陣列之該邊緣相距第三距離處；第二導電結構，其可經操作以控制對該第二列之該SRAM單元的存取以供讀取操作，該第二導電結構沿著該第一邊界置放；以及第二接地訊號線，其經置放在該陣列之該第二列與該陣列之第三列之間的第二邊界處，該第二接地訊號線將該接地訊號提供至該第二列之該SRAM單元，其中該第一及第二接地訊號線在平行於該第一及第二通信路徑以及該第一及第二導電結構之方向上且與該第一及第二通信路徑以及該第一及第二導電結構在同一導電層中延伸。
  2. 如請求項1之陣列，其中該第一通信路徑包含第一寫入字線(WWL)，且該第二通信路徑包含第二WWL。
  3. 如請求項1之陣列，其中該第一及第二導電結構置放於使該第一列與該第二列分離之邊界上。
  4. 如請求項1之陣列，其中該第一導電結構完全置放在該陣列之第一行內，且其中該第二導電結構完全置放在該陣列之第二行內。
  5. 如請求項1之陣列，其中該第一、第二及第三距離係在第一方向上，且其中該第一及第二導電結構具有在該第一方向上延伸之相同寬度。
  6. 如請求項1之陣列，其中該第一通信路徑及該第二通信路徑分別包含第一及第二金屬線，且其中該第一及第二導電結構具有小於該第一及第二金屬線之長度之長度。
  7. 如請求項1之陣列，其中該第一通信路徑、該第二通信路徑、該第一導電結構及該第二導電結構置放於同一導電層中。
  8. 如請求項1之陣列，其中該第一接地訊號線連接至該陣列之該第一列 之該SRAM單元的VSS節點，該第一接地訊號線延伸跨越該陣列之至少第一及第二行。
  9. 一種經配置成列及行之靜態隨機存取記憶體(SRAM)單元之陣列，該陣列包含：第一接地訊號線，其經置放在該陣列之邊緣處，該第一接地訊號線將接地訊號提供至第一列中之SRAM單元；第一通信路徑，其可經操作以控制對該陣列之該第一列之該SRAM單元的存取以供寫入操作；第二通信路徑，其可經操作以控制對該陣列之第二列之SRAM單元的存取以供寫入操作；第一導電結構，其可經操作以控制對該第一列之該SRAM單元的存取以供讀取操作，該第一導電結構沿著該陣列中之該第一列與第二列之間的第一邊界置放，該第一邊界位於與該陣列之邊緣相距一距離處；第二導電結構，其可經操作以控制對該第二列之該SRAM單元的存取以供讀取操作，該第二導電結構沿著該第一邊界置放；以及第二接地訊號線，其經置放在該陣列之該第二列與該陣列之第三列之間的第二邊界處，該第二接地訊號線將該接地訊號提供至該第二列之該SRAM單元，其中該第一及第二接地訊號線在平行於該第一及第二通信路徑以及該第一及第二導電結構之方向上且與該第一及第二通信路徑以及該第一及第二導電結構在同一導電層中延伸。
  10. 一種製造靜態隨機存取記憶體(SRAM)單元陣列之方法，該方法包含：形成第一接地訊號線，其經置放在該陣列之邊緣處，該第一接地訊號線將接地訊號提供至第一列中之SRAM單元；形成第一寫入字線，其經置放在與該陣列之該邊緣相距第一距離處；形成第二寫入字線，其經置放在與該陣列之該邊緣相距第二距離處；形成第一導電結構，其沿著該陣列中之該第一列與第二列之間的第一邊界置放，該第一邊界位於與該陣列之該邊緣相距第三距離處，該第一導電結構可經操作以控制對該陣列之該第一列之SRAM單元的存取以供讀取操作；形成第二導電結構，其沿著該邊界置放，該第二導電結構可經操作以控制對該陣列之第二列之該SRAM單元的存取以供讀取操作，且該第一及第二導電結構經置放在使該第一列與該第二列分離之邊界上；以及形成第二接地訊號線，其經置放在該陣列之該第二列與該陣列之第三列之間的第二邊界處，該第二接地訊號線將該接地訊號提供至該第二列之該SRAM單元，其中該第一及第二接地訊號線在平行於該第一及第二寫入字線以及該第一及第二導電結構之方向上且與該第一及第二寫入字線以及該第一及第二導電結構在同一導電層中延伸。
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