CN107204202B - 被布置成行和列的静态随机存取存储器sram单元的阵列 - Google Patents

被布置成行和列的静态随机存取存储器sram单元的阵列 Download PDF

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Abstract

本揭示提供被布置成行和列的静态随机存取存储器SRAM单元的阵列。第一通信路径被放置在与所述阵列的边缘相距第一距离处且可经操作以控制对所述阵列的第一行的SRAM单元的存取以供写入操作。第二通信路径被放置在与所述阵列的所述边缘相距第二距离处且可经操作以控制对所述阵列的第二行的SRAM单元的存取以供写入操作。所述第二距离不同于所述第一距离。第一导电结构被放置在与所述阵列的所述边缘相距第三距离处且可经操作以控制对所述第一行的所述SRAM单元的存取以供读取操作。第二导电结构被放置在与所述阵列的所述边缘相距所述第三距离处且可经操作以控制对所述第二行的所述SRAM单元的存取以供读取操作。

Description

被布置成行和列的静态随机存取存储器SRAM单元的阵列
技术领域
本发明实施例涉及半导体领域，更具体的，涉及被布置成行和列的静态随机存取存储器SRAM单元的阵列。
背景技术
静态随机存取存储器(SRAM)常用于电子装置。SRAM单元具有固持数据而不需更新的有利特征。SRAM单元可包含不同数目的晶体管，并且通常相应地由晶体管的数目指代，例如，六-晶体管(6T)SRAM、八-晶体管(8T)SRAM，等等。晶体管通常形成用于存储数据位的数据锁存器。可添加额外晶体管以控制对晶体管的存取。SRAM单元通常被布置为具有行和列的阵列。通常，SRAM单元的每一行连接到字线，所述字线确定是否已选择当前SRAM单元。SRAM单元的每一列连接到位线(或一对位线)，所述位线用于将数据位存储到所选择的SRAM单元中或用于从所选择的SRAM单元读取所存储的数据位。
发明内容 本发明实施例提供一种被布置成行和列的静态随机存取存储器SRAM单元的阵列，包括：第一通信路径、第二通信路径、第一导电结构以及第二导电结构。第一通信路径被放置在与阵列的边缘相距第一距离处且可经操作以控制对阵列的第一行的SRAM单元的存取以供写入操作；第二通信路径被放置在与阵列的边缘相距第二距离处且可经操作以控制对阵列的第二行的SRAM单元的存取以供写入操作，第二距离不同于第一距离；第一导电结构被放置在与阵列的边缘相距第三距离处且可经操作以控制对第一行的SRAM单元的存取以供读取操作；第二导电结构被放置在与阵列的边缘相距第三距离处且可经操作以控制对第二行的SRAM单元的存取以供读取操作。
附图说明
当结合附图阅读时，根据以下详细描述最好地理解本发明的各方面。应注意，根据行业中的标准实践，各种特征未按比例绘制。事实上，为了论述清楚起见，可能任意增加或减小各种特征的尺寸。
图1A描绘根据一些实施例的被布置成排和列的静态随机存取存储器(SRAM)单元的实例阵列。
图1B和1C描绘根据一些实施例的SRAM单元的其它实例阵列。
图2是根据一些实施例的双端口、八-晶体管(2P8T)SRAM单元的示意图。
图3A描绘根据一些实施例的图2的2P8T SRAM单元的半导体层。
图3B描绘根据一些实施例的在图3A中描绘的半导体层上形成的导电层M1。
图3C描绘根据一些实施例的在图3B中描绘的导电层M1上形成的导电层M2。
图3D描绘根据一些实施例的在图3C中描绘的导电层M2上形成的导电层M3和M4。
图4A描绘根据一些实施例的在单元边界处形成VSS线的SRAM单元的实例阵列。
图4B到4C描绘根据一些实施例的图4A的SRAM单元的实例阵列的层。
图5A描绘根据一些实施例的在单元边界处形成VSS岛的SRAM单元的实例阵列。
图5B到5C描绘根据一些实施例的图5A的SRAM单元的实例阵列的层。
图6A到6D描绘根据一些实施例的SRAM单元的另一实例阵列。
图7是根据一些实施例的描绘用于制造SRAM单元阵列的实例的步骤的流程图。
具体实施方式
以下揭示内容提供用于实施所提供的标的物的不同特征的许多不同实施例或实例。下文描述组件以及布置的具体实例以简化本揭示。当然，这些组件和布置仅为实例且并不意图为限制性的。例如，在以下描述中，第一构件在第二构件上方或在第二构件上的形成可包含其中第一构件和第二构件直接接触地形成的实施例，且还可包含其中另外构件可以在第一构件与第二构件之间形成使得第一构件和第二构件可不直接接触的实施例。另外，本揭示可在各种实例中重复参考标号和/或字母。此重复是出于简化和清晰性的目的且本身并不指示所论述的各种实施例和/或配置之间的关系。
图1A说明根据一些实施例的双端口SRAM阵列100的一个实例，其包含多个双端口SRAM单元102、104、106、108。SRAM单元102、104、106、108被布置成数个行和数个列。SRAM单元106、108耦合到横跨存储器阵列100水平延伸(例如，沿着x方向)的第一通信路径。在图1A到1C的实施例中，第一通信路径是写入字线WWL[0]112，如这些图中所示。然而，本揭示不限于这些实施例，且在其它实施例中，第一通信路径不必为写入字线。写入字线WWL[0]112控制对SRAM单元106、108的存取以供写入操作。同样地，SRAM单元102、104耦合到横跨存储器阵列100水平延伸的第二通信路径。在图1A到1C的实施例中，第二通信路径是写入字线WWL[1]114，如这些图中所示。然而，本揭示不限于这些实施例，且在其它实施例中，第二通信路径不必为写入字线。写入字线WWL[1]114控制对SRAM单元102、104的存取以供写入操作。
SRAM单元106、108还耦合到读取字线RWL[0]120，所述读取字线RWL[0]120放置在分隔阵列100的行的边界130上。读取字线RWL[0]120包括第一导电结构(例如，金属结构)，其可经操作以控制对SRAM单元106、108的存取以供读取操作。同样地，SRAM单元102、104耦合到读取字线RWL[1]122，所述读取字线RWL[1]122放置在阵列100的行之间的边界130上。读取字线RWL[1]122包括第二导电结构，其可经操作以控制对SRAM单元102、104的存取以供读取操作。
在图1A的实例中，读取字线RWL[0]和RWL[1]包括导电岛120、122，它们具有小于写入字线WWL[0]和WWL[1]的长度的长度。在实例中，写入字线112、114和读取字线120、122在半导体结构的相同导电层内形成。因此，例如，SRAM单元102、104、106、108的半导体层在衬底上形成，并且字线112、114、120、122在单个导电层(例如，在“M1”导电层上形成的“M2”导电层)内形成，所述单个导电层在实例中与半导体层重叠。在本揭示的其它实施例中，SRAM单元102、104、106、108和字线112、114、120、122在半导体结构的不同层内形成。
SRAM单元102、104、106、108中的每一个进一步耦合到多个位线。所述多个位线包含一对互补写入位线(在本文中被称作“WBL”和“WBLB”)和读取位线(在本文中被称作“RBL”)。在实例中，此类位线横跨存储器阵列竖直延伸(例如，沿着y方向)。出于清楚起见，未在图1A的图示中描绘此类位线。为了说明位线与SRAM单元的实例连接，参考图2。此图是根据一些实施例的双端口、八-晶体管(2P8T)SRAM单元2的示意图。
SRAM单元2包含写入端口上拉晶体管Q1和Q2、写入端口下拉晶体管Q3和Q4，以及写入端口通过门(pass-gate)晶体管Q5和Q6。上拉晶体管Q2和下拉晶体管Q4的漏极互连，并且上拉晶体管Q1和下拉晶体管Q3的漏极互连。晶体管Q1、Q2、Q3和Q4交叉耦合以形成数据锁存器。数据锁存器的存储节点Node_1通过写入端口通过门晶体管Q6耦合到写入位线WBL，而存储节点Node_2通过写入端口通过门晶体管Q5耦合到写入位线WBLB。存储节点Node_1和Node_2是通常处于相反逻辑电平(逻辑高或逻辑低)的互补节点。写入端口通过门晶体管Q6和Q5的栅极10和12分别连接到写入字线WWL。SRAM单元的实例写入字线(例如，WWL[0]112和WWL[1]114)在图1A中说明。SRAM单元2在操作电压VDD和VSS(例如，接地电压电平)之间耦合。
晶体管Q1、Q2、Q3、Q4、Q5和Q6形成SRAM单元2的写入端口，其中晶体管Q6、Q2和Q4形成第一半写入端口，而晶体管Q5、Q1和Q3形成第二半写入端口。写入端口用于将数据写入到SRAM单元2中。通过读取端口下拉晶体管Q8和读取端口通过门晶体管Q7执行对存储在SRAM单元2中的数据的读取。读取端口通过门晶体管Q7的栅极14连接到读取字线RWL，其以电力方式物理地与写入字线WWL分隔开。SRAM单元的实例读取字线(例如，RWL[0]120和RWL[1]122)在图1A中说明。当执行写入操作时，关闭读取端口通过门晶体管Q7，并打开写入端口通过门晶体管Q5和Q6。因此，通过写入位线WBL和WBLB将数据写入到SRAM单元2中。相反地，当执行读取操作时，关闭写入端口通过门晶体管Q5和Q6，并打开读取端口通过门晶体管Q7。因此，将数据读取到读取位线RBL中。
同样参考图1A，写入字线WWL[0]112放置在与阵列100的边缘110相距第一距离124处。边缘110水平地延伸(例如，沿着x方向)并平行于写入字线WWL[0]和WWL[1]延行，如图中所示。写入字线WWL[1]114放置在与边缘110相距第二距离136处，其中第二距离136大于第一距离124。读取字线RWL[0]和RWL[1]都放置在与阵列的边缘110相距同一第三距离128处，其中读取字线RWL[0]完全放置在阵列100的第一列(即，左列)内，而读取字线RWL[1]完全放置在阵列100的第二列(即，右列)内。在实例中，读取字线RWL[0]和RWL[1]在y方向上具有相同宽度。应注意，读取字线RWL[0]和RWL[1]不是放置于彼此在y方向上的上方及下方处。相反地，读取字线RWL[0]和RWL[1]并列置放，其中这两个字线与边缘110相隔相同距离128。
读取字线RWL[0]和RWL[1]如图中所示并列置放(即，相对于放置于彼此在y方向上的上方及下方处)。这使得写入字线WWL[0]和WWL[1]能够具有相对较大的宽度116、118。换句话说，因为读取字线RWL[0]和RWL[1]在沿着x方向延伸的相同条带内形成，所以这使得写入字线WWL[0]和WWL[1]的宽度116、118能够增加。在图1A的实例中，写入字线WWL[0]和WWL[1]是导电线(例如，金属线)，并且这些导电线具有大于读取字线RWL[0]和RWL[1]的宽度的宽度116、118。
增加写入字线WWL[0]和WWL[1]的宽度116、118减小了这些字线的电阻，这可提高SRAM单元102、104、106、108的性能。字线112、114、120、122的电阻和电容可限制SRAM单元的性能，而本揭示的方法提供了用于降低字线112、114、120、122中的一或多个的电阻和/或电容的结构和方法。在图1A的实例中，字线112、114的电阻由于这些字线的较大宽度116、118而减小。本文中所描述的其它实施例提供用于降低字线112、114、120、122中的一或多个的电阻和/或电容的其它结构和方法。
图1B描绘根据一些实施例的SRAM单元102、104、106、108的另一实例阵列150。在图1B的实例中，类似于图1A，读取字线RWL[0]和RWL[1]在沿着x方向延伸的相同条带内并列置放并处于相同位置，并且它们被放置在与阵列150的边缘110相距相等距离处。如上文所描述，这使得写入字线WWL[0]和WWL[1]的宽度能够增加。如图1B中所示，这进一步使得VSS线152、154(例如，接地参考电压线)能够在单元边界处形成。确切地说，因为读取字线RWL[0]和RWL[1]在沿着x方向延伸的相同条带内形成，所以在y方向上存在足够的空间用于形成VSS线152、154。
VSS线152连接到SRAM单元102、104的VSS节点，并且VSS线154连接到SRAM单元106、108的VSS节点。在下文参看图4A到4C进一步详细地描述VSS线152、154与此类VSS节点的连接。将VSS线152、154添加到阵列150可抑制SRAM单元102、104、106、108中的非所要的“接地反弹(ground bounce)”。接地反弹(也被称作“接地反弹相移(ground-bouncing phaseshift)”)降低SRAM单元中的单元电流。在SRAM单元中，VSS线接地，并且电连接到SRAM单元的下拉晶体管(例如，下拉晶体管Q3和Q4，如图2中所示)的源极端。在实例中，SRAM单元在衬底(例如，p衬底)上形成，所述衬底使用分布在整个集成电路中的衬底触点而电连接到接地。因接通接地电源线而引起的噪声将首先出现在衬底上，且接着由于分布式电阻和电容而出现在VSS线上。此可在下拉晶体管的源极端和衬底之间产生电压差。这个电势差将会致使每当衬底电势降到VSS线电势以下，SRAM单元的电流特性改变。
上文所述的接地反弹的非所要影响可利用将VSS线152、154添加到阵列150而缓解或去除。因为可抑制接地反弹，所以改进了SRAM单元102、104、106、108的电流特性并且实现了更好的单元稳定性。在图1B的实例中，VSS线152、154包括导电线(例如，金属线)。在实例中，VSS线152、154在相同导电层内形成为字线112、114、120、122。因此，例如，SRAM单元102、104、106、108的半导体层在衬底上形成，并且VSS线152、154和字线112、114、120、122在单个导电层(例如，“M2”导电层)内形成，所述单个导电层在实例中与半导体层重叠。
图1C描绘根据一些实施例的SRAM单元102、104、106、108的另一实例阵列170。在图1C的实例中，类似于图1A和1B的实例，读取字线RWL[0]和RWL[1]在沿着x方向延伸的相同条带并列置放并处于相同位置，并且它们被放置在与阵列150的边缘110相距相等距离处。在读取字线RWL[0]和RWL[1]形成于在x方向上延伸的相同条带内的情况下，存在足够的空间供VSS岛172A、172B、172C、172D、172E、174A、174B、174C、174D、174E在单元边界处形成，如图1C中所示。VSS岛172连接到SRAM单元106、108的VSS节点，并且VSS岛174连接到SRAM单元102、104的VSS节点。在下文中参看图5A到5C进一步详细地描述VSS岛172、174与此类VSS节点的连接。
VSS岛172、174可抑制接地反弹，类似于图1B的VSS线152、154。另外，有别于连续导电线，使用岛结构可减小写入字线WWL[0]和WWL[1]的电容。确切地说，在岛172、174中的每一个和相应的写入字线WWL[0]和WWL[1]之间存在平行板电容，但是这些电容小于在连续导电线用于VSS连接的情况下所将产生的平行板电容。如上文参看图1A所解释，字线112、114、120、122的电容限制SRAM单元102、104、106、108的性能，并且因此使用岛结构172、174来减小WWL[0]和WWL[1]的电容可为有利的。在实例中，VSS岛172、174在相同导电层内形成为字线112、114、120、122。
图1A到1C的SRAM单元102、104、106、108的晶体管可使用各种技术在半导体衬底的一或多个有源区域中形成。例如，SRAM单元的晶体管可形成为块平面金属氧化物场效应晶体管(“MOSFET”)、具有一或多个鳍片或指状物的块finFET、绝缘体上半导体(“SOI”)平面MOSFET、具有一或多个鳍片或指状物的SOI finFET，或其组合。装置的栅极可包含多晶硅(“poly”)/氮氧化硅(“SiON”)结构、高k/金属栅极结构，或其组合。半导体衬底的实例包含但不限于块状硅、硅-磷(“SiP”)、硅-锗(“SiGe”)、硅-碳化物(“SiC”)、锗(“Ge”)、绝缘体上硅-硅(“SOI-Si”)、绝缘体上硅-锗(“SOI-Ge”)，或其组合。
在实例中，图1A到1C的SRAM单元102、104、106、108包含半导体层，其在衬底上形成上文提到的晶体管。在本文中被称作导电层M1到M4的多个导电层沿着竖直或z方向在半导体层上形成。在实施例中，导电层M1到M4中的每一个包括相应的金属层。每一导电层M1到M4定义x和y方向上的平面，并且可通过一或多个介电层而彼此分隔开且与衬底分隔开。在一些实施例中，通路在竖直方向上延伸以提供导电层M1到M4和衬底之间的连接。为了说明用于形成SRAM单元102、104、106、108的各种层，参考图3A到3D。
图3A描绘根据一些实施例的包括双端口SRAM单元102、104、106、108的部分的半导体层。在图3A的实例中，单元102、104、106、108中的每一个包含经由鳍片层302形成的八个晶体管Q1到Q8和放置在衬底上方的多晶硅层306。晶体管Q1到Q8在图3A的单元106中说明，单元102、104、108包含类似晶体管。确切地说，晶体管Q1到Q8的源极和漏极在沿着y方向延伸的鳍片层302中形成，晶体管的栅极结构包含沿着x方向延伸的多晶硅层306。局部互连件304包括以图2的电路图中所示的方式连接晶体管Q1到Q8的导电结构。使用触点308形成与晶体管的各种接触。触点308在实施例中包括导电材料(例如，金属等)。
图3B描绘根据一些实施例的在图3A中描绘的半导体层上形成的导电层M1 310。如图3B中所示，SRAM单元102、104、106、108的VSS、VDD、WBLB[0]、WBLB[1]、WBL[0]、WBL[1]、RBL[0]和RBL[1]线在导电层M1 310中形成。这些结构包括(i)沿着y方向延伸和(ii)形成到基础层的触点308的电连接的导电线。
图3C描绘根据一些实施例的在图3B中描绘的导电层M1 310上形成的导电层M2314。如图3C中所示，SRAM单元102、104、106、108的WWL[0]、WWL[1]、RWL[0]和RWL[1]线在导电层M2 314中形成。WWL[0]和WWL[1]结构包括沿着x方向延伸的导电线，并且RWL[0]和RWL[1]结构包括沿着x方向延伸的导电岛。通路312用于将导电层M2的部分连接到基础导电层M1的部分。
读取字线RWL[0]可经操作以控制对SRAM单元106、108的存取以供读取操作。确切地说，通路315将RWL[0]连接到在第一导电层M1中形成的基础导电线319，并且基础导电线319连接到在单元106、108中形成的Q7晶体管的栅极触点323。此栅极触点323在图3A和3B中描绘。Q7晶体管是读取端口通过门晶体管，其在执行写入操作时关闭并在执行读取操作时打开，如上文参看图2所描述。类似地，通路317将RWL[1]连接到在第一导电层M1中形成的基础导电线321，并且基础导电线321连接到在单元102、104中形成的晶体管Q7的栅极触点325。此栅极触点325在图3A和3B中描绘。
写入字线WWL[0]和WWL[1]使用通路327而连接到第一导电层M1。在如图3A到3B中所描绘的进行连接的情况下，写入字线WWL[0]可经操作以控制对在阵列的较低行中形成的SRAM单元106、108的存取以供写入操作，并且写入字线WWL[1]可经操作以控制对在阵列的较高行中形成的SRAM单元102、104的存取以供写入操作。
如图3C中所示，读取字线RWL[0]和RWL[1]都放置在与阵列的边缘110相距相同距离处，并且在y方向上具有相同宽度。因为读取字线RWL[0]和RWL[1]在沿着x方向延伸的相同条带内并列放置并处于相同位置(即，相对于放置于彼此在y方向上的上方及下方处)，所以这允许写入字线WWL[0]和WWL[1]具有相对较大的宽度，如上文所描述。WWL[0]和WWL[1]的相对较大宽度减小这些字线的电阻，这可提高SRAM单元102、104、106、108的性能。
图3D描绘根据一些实施例的在图3C中描绘的导电层M2 314上形成的导电层M3318和M4 320。确切地说，导电层M3 318在图3C的导电层M2 314上形成，而导电层M4 320在导电层M3 318上形成。通路316用于将导电层M3 318的部分连接到基础导电层M2 314的部分。同样地，通路322用于将导电层M4 320的部分连接到基础导电层M3 318的部分。组合的层的集合示出了图3A到3D包含半导体结构和导电结构以用于形成2P8T SRAM单元的阵列。应注意，图3A到3D的特定布局仅为实例，并且2P8T SRAM单元的阵列可根据本揭示的方法通过各种其它方式形成。
图4A描绘根据一些实施例的在单元边界处形成VSS线的SRAM单元的实例阵列。图4A中所示的SRAM单元的阵列包含(i)图3A的鳍片层302、局部互连件304、多晶硅结构306和触点308，以及(ii)图3B的导电层M1 310。除了这些层之外，图4A的阵列进一步包含在单元的边界在导电层M2 314中形成的VSS线152、154。基础导电层M1 310的VSS线在图3B中示出。
为了进一步说明在导电层M2 314中形成的VSS线152、154和通路155，参考图4B。此图描绘根据一些实施例的在图3B中描绘的导电层M1 310上形成的导电层M2314。VSS线152、154使用通路155而连接到在基础导电层M1 310中形成的VSS线，如图中所示。图4B的实施例包含在导电层M2 314中形成的与图3C中所示的那些(例如，WWL[0]、WWL[1]、RWL[0]、RWL[1])相同或类似的构件，并且还包含前述VSS线152、154和通路155。
图4C描绘根据一些实施例的在图4B中描绘的导电层M2 314上形成的导电层M3318和M4 320。确切地说，导电层M3 318在图4B的导电层M2 314上形成，而导电层M4 320在导电层M3 318上形成。当进行组合时，图3A、3B、4B和4C的层的集合形成图4A中所示的布局。
如上文参看图1B所描述，因为读取字线RWL[0]和RWL[1]在沿着x方向延伸的相同条带内形成，所以在y方向上存在足够的空间用于形成VSS线152、154。将VSS线152、154添加到阵列可抑制SRAM单元中的非所要的“接地反弹”，如上文所描述。在抑制接地反弹中，改进了SRAM单元的电流特性并实现了更好的单元稳定性。在图4A到4C的实例中，VSS线152、154包括在相同导电层内(例如，导电层M2 314或另一导电层)形成的导电线，在所述导电层内形成写入字线和读取字线。
图5A描绘根据一些实施例的在单元边界处形成VSS岛的SRAM单元的实例阵列。图5A中所示的SRAM单元的阵列包含(i)图3A的鳍片层302、局部互连件304、多晶硅结构306和触点308，以及(ii)图3B的导电层M1 310。除了这些层之外，图5A的阵列进一步包含在单元的边界处在导电层M2 314中形成的VSS岛172、174。VSS岛172、174使用通路157而连接到在基础导电层M1 310中形成的VSS线。基础导电层M1 310的VSS线在图3B中示出。
为了进一步说明在导电层M2 314中形成的VSS岛172、174和通路157，参考图5B。此图描绘根据一些实施例的在图3B中描绘的导电层M1 310上形成的导电层M2314。图5B的实施例包含在导电层M2 314中形成的与图3C中所示的那些(例如，WWL[0]、WWL[1]、RWL[0]、RWL[1])相同或类似的构件，并且还包含前述VSS岛172、174和通路157。
图5C描绘根据一些实施例的在图5B中描绘的导电层M2 314上形成的导电层M3318和M4 320。确切地说，导电层M3 318在图5B的导电层M2 314上形成，而导电层M4 320在导电层M3 318上形成。当进行组合时，图3A、3B、5B和5C的层的集合形成图5A中所示的布局。
VSS岛172、174可抑制接地反弹，类似于图4A的VSS线152、154。另外，相对于连续导电线，使用岛结构可减小写入字线WWL[0]和WWL[1]的电容，如上文参看图1C所描述。在图5A到5C的实例中，VSS岛172、174包括在相同导电层(即，导电层M2 314)内形成的导电结构，在所述导电层内形成写入字线和读取字线。
图6A到6D描绘根据一些实施例的SRAM单元的另一实例阵列。图6A中所示的SRAM单元的阵列包含图3A的鳍片层302、局部互连件304、多晶硅结构306和触点308。在这些结构上形成的是导电层M1 610，如图中所示。导电层M1 610的导电结构类似于图3B中所示的导电层M1 310的那些，并形成SRAM单元的VDD、WBLB、WBL和RBL线。
然而，图6A的导电层M1 610在若干方面中不同于图3B的导电层310。第一，在图6A中，VSS岛602在导电层M1 610中形成，而不是使用连续导电线来形成VSS线(例如，如图3B的实例中所使用)。第二，因为连续导电线不用于形成VSS线，所以这为WBL线604和WBLB线606留下更多空间。因此，在图6A的导电层M1 610中形成的WBL线604和WBLB线606比在图3B的导电层310中形成的WBL和WBLB线更宽。图6A的更宽的WBL线604和WBLB线606具有比它们在图3B中的对应部分更低的电阻，并且所述更低的电阻可提高SRAM单元的性能。还要注意，相对于连续VSS线，使用VSS岛602可减小WBL线604和WBLB线606的电容。确切地说，在岛602中的每一个和最近WBL线604或WBLB线606之间存在平行板电容，但是这些电容小于在连续导电线用于VSS线的情况下所将产生的平行板电容。位线的电容限制SRAM单元的性能，并且因此使用VSS岛来减小WBL线604和WBLB线606的电容是有利。
图6B描绘在图6A中描绘的导电层M1 610上形成的导电层M2 314。如图6B中所示，VSS线652在导电层M2 314中形成。VSS线652包含在阵列边界的顶部和底部处形成的VSS线和在阵列的最左和最右边缘处形成的VSS线，如图中所示。VSS线652使用通路654而连接到在基础导电层M1 610中形成的VSS岛602。基础导电层M1 610的VSS岛602在图6A中示出。图6B的实施例包含在导电层M2 314中形成的与图3C中所示的那些(例如，WWL[0]、WWL[1]、RWL[0]、RWL[1])相同或类似的构件，并且还包含前述VSS线652和通路654。
图6C描绘根据一些实施例的在图6B中描绘的导电层M2 314上形成的导电层M3318和M4 320。确切地说，导电层M3 318在图6B的导电层M2 314上形成，而导电层M4 320在导电层M3 318上形成。当进行组合时，图3A、6A和6B的层的集合形成图6D中所示的布局。如图6D中所见，所述布局包含上述在导电层M2 314中形成的VSS线652和通路654。
使用具有不横跨2×2阵列的整个宽度延伸的长度的VSS线652可减小写入字线WWL[0]和WWL[1]的电容，如上文参看图1C所描述。在图6A到6D的实例中，VSS线652包括在相同导电层(即，导电层M2 314)内形成的导电结构，在所述导电层内形成写入字线和读取字线。
图7是根据一些实施例的描绘用于制造SRAM单元的阵列的实例的步骤的流程图。为了易于理解，参看上文的图1A描述图7。但是图7的过程也适用于其它结构。在702处，形成放置在与阵列的边缘相距第一距离(例如，与阵列100的边缘110相距距离124)处的第一写入字线(WWL)(例如，写入字线WWL[0]112)。第一WWL可经操作以控制对阵列的第一行的SRAM单元(例如，SRAM单元106、108)的存取以供写入操作。在704处，形成放置在与阵列的边缘相距第二距离(例如，距离136)处的第二WWL(例如，写入字线WWL[1]114)。第二WWL可经操作以控制对阵列的第二行的SRAM单元(例如，SRAM单元102、104)的存取以供写入操作。在706处，形成放置在与阵列的边缘相距第三距离(例如，距离128)处的第一读取字线(RWL)(例如，读取字线RWL[0]120)，其中第一RWL可经操作以控制对第一行的SRAM单元的存取以供读取操作。在708处，形成放置在与阵列的边缘相距第三距离处的第二RWL(例如，读取字线RWL[1]122)，其中第二RWL可经操作以控制对第二行的SRAM单元的存取以供读取操作。应注意，在实施例中，图7的步骤702到708中的一些步骤同时执行且不一定依序执行，并且在实施例中，步骤702到708的次序在图中描绘的范围内变化。
本揭示在各种实施例中针对静态随机存取存储器(SRAM)单元的阵列和制造所述阵列的方法。被布置成排和列的SRAM单元的实例阵列包含第一通信路径，所述第一通信路径被放置在与阵列的边缘相距第一距离处且可经操作以控制对阵列的第一行的SRAM单元的存取以供写入操作。所述阵列还包含第二通信路径，所述第二通信路径被放置在与阵列的边缘相距第二距离处且可经操作以控制对阵列的第二行的SRAM单元的存取以供写入操作。第二距离不同于第一距离。第一导电结构被放置在与阵列的边缘相距第三距离处且可经操作以控制对第一行的SRAM单元的存取以供读取操作。第二导电结构被放置在与阵列的边缘相距第三距离处且可经操作以控制对第二行的SRAM单元的存取以供读取操作。
在另一实例中，被布置成排和列的SRAM单元的阵列包含第一通信路径，其可经操作以控制对阵列的第一行的SRAM单元的存取以供写入操作。第二通信路径可经操作以控制对阵列的第二行的SRAM单元的存取以供写入操作。第一导电结构被放置在与阵列的边缘相距某一距离处且可经操作以控制对第一行的SRAM单元的存取以供读取操作。第二导电结构被放置在与阵列的边缘相距某一距离处且可经操作以控制对第二行的SRAM单元的存取以供读取操作。
在用于制造SRAM单元的阵列的实例方法中，形成放置在与阵列的边缘相距第一距离处的第一通信路径。第一通信路径可经操作以控制对阵列的第一行的SRAM单元的存取以供写入操作。形成放置在与阵列的边缘相距第二距离处的第二通信路径。第二通信路径可经操作以控制对阵列的第二行的SRAM单元的存取以供写入操作。形成放置在与阵列的边缘相距第三距离处的第一导电结构，其中所述第一导电结构可经操作以控制对第一行的SRAM单元的存取以供读取操作。形成放置在与阵列的边缘相距第三距离处的第二导电结构，其中所述第二导电结构可经操作以控制对第二行的SRAM单元的存取以供读取操作。
上述内容概述了若干实施例的特征以使得本领域的技术人员可更好理解本揭示的各方面。本领域的技术人员应了解，他们可易于将本揭示用作设计或修改用于进行与本文中介绍的实施例相同的目的和/或实现与其相同的优势的其它过程和结构的基础。本领域的技术人员还应认识到，此类等效结构并不脱离本揭示的精神和范畴，并且在不脱离本揭示的精神和范畴的情况下可在此处进行各种改变、替代和更改。

Claims (15)

1.一种被布置成行和列的静态随机存取存储器SRAM单元的阵列，所述阵列包括：
第一接地信号线，其被放置在所述阵列的边缘处，所述第一接地信号线将接地信号提供到第一行中的SRAM单元；
第一通信路径，其被放置在与所述阵列的所述边缘相距第一距离处且可经操作以控制对所述阵列的所述第一行的所述SRAM单元的存取以供写入操作；
第二通信路径，其被放置在与所述阵列的所述边缘相距第二距离处且可经操作以控制对所述阵列的第二行的SRAM单元的存取以供写入操作，所述第二距离不同于所述第一距离；
第一导电结构，其可经操作以控制对所述第一行的所述SRAM单元的存取以供读取操作，所述第一导电结构沿着所述阵列中的所述第一和第二行之间的第一边界上放置，所述第一边界位于与所述阵列的所述边缘相距第三距离处，其中所述第三距离大于所述第一距离且小于所述第二距离；
第二导电结构，其可经操作以控制对所述第二行的所述SRAM单元的存取以供读取操作，所述第二导电结构沿着所述第一边界上放置；以及
第二接地信号线，其被放置在所述阵列的所述第二行与所述阵列的第三行之间的第二边界处，所述第二接地信号线将所述接地信号提供到所述第二行的所述SRAM单元，
其中所述第一和第二接地信号线在平行于所述第一和第二通信路径以及所述第一和第二导电结构的方向上且与所述第一和第二通信路径以及所述第一和第二导电结构在同一导电层中延伸，
其中所述第一导电结构完全放置在所述阵列的第一列内，且其中所述第二导电结构完全放置在所述阵列的第二列内。
2.根据权利要求1所述的阵列，其中
所述第一通信路径包括第一写入字线WWL，且
所述第二通信路径包括第二WWL。
3.根据权利要求1所述的阵列，其中所述第一、第二和第三距离是在第一方向上，且其中所述第一和第二导电结构具有在所述第一方向上延伸的相同宽度。
4.根据权利要求1所述的阵列，
其中所述第一通信路径和所述第二通信路径分别包括第一和第二金属线，且其中所述第一和第二导电结构具有小于所述第一和第二金属线的长度的长度。
5.根据权利要求4所述的阵列，其中所述第一和第二金属线具有大于所述第一和第二导电结构的宽度的宽度。
6.根据权利要求1所述的阵列，其中所述第一通信路径、所述第二通信路径、所述第一导电结构和所述第二导电结构放置于同一导电层中。
7.根据权利要求1所述的阵列，其中所述第一接地信号线连接到所述阵列的所述第一行的所述SRAM单元的VSS节点，所述第一接地信号线延伸跨越所述阵列的至少第一和第二列。
8.根据权利要求1所述的阵列，其进一步包括：
多个VSS岛状物，其连接到所述阵列的所述第一行的所述SRAM单元的VSS节点，所述VSS岛状物中的至少一些放置在与所述阵列的所述边缘相距第四距离处。
9.根据权利要求8所述的阵列，其中所述多个VSS岛状物与所述第一通信路径、所述第二通信路径、所述第一导电结构和所述第二导电结构形成于同一导电层中。
10.根据权利要求1所述的阵列，其中所述第二行不同于所述第一行。
11.一种被布置成行和列的静态随机存取存储器SRAM单元的阵列，所述阵列包括：
第一接地信号线，其被放置在所述阵列的边缘处，所述第一接地信号线将接地信号提供到第一行中的SRAM单元；
第一通信路径，其可经操作以控制对所述阵列的所述第一行的所述SRAM单元的存取以供写入操作；
第二通信路径，其可经操作以控制对所述阵列的第二行的SRAM单元的存取以供写入操作；
第一导电结构，其可经操作以控制对所述第一行的所述SRAM单元的存取以供读取操作，所述第一导电结构沿着所述阵列中的所述第一和第二行之间的第一边界上放置且完全放置在所述阵列的第一列内，所述第一边界位于与所述阵列的边缘相距一距离处；
第二导电结构，其可经操作以控制对所述第二行的所述SRAM单元的存取以供读取操作，所述第二导电结构沿着所述第一边界上放置且完全放置在所述阵列的第二列内，其中所述第一导电结构与所述第二导电结构设置于所述第一通信路径与所述第二通信路径之间；
第二接地信号线，其被放置在所述阵列的所述第二行与所述阵列的第三行之间的第二边界处，所述第二接地信号线将所述接地信号提供到所述第二行的所述SRAM单元；以及
多个VSS岛状物，其连接到所述阵列的所述第一行的所述SRAM单元的VSS节点，
其中所述第一和第二接地信号线在平行于所述第一和第二通信路径以及所述第一和第二导电结构的方向上且与所述第一和第二通信路径以及所述第一和第二导电结构在同一导电层中延伸。
12.根据权利要求11所述的阵列，其中
所述第一通信路径包括第一写入字线WWL，且
所述第二通信路径包括第二WWL。
13.根据权利要求11所述的阵列，其中所述第一接地信号线连接到所述阵列的所述第一行的所述SRAM单元的VSS节点，所述第一接地信号线延伸跨越所述阵列的至少第一和第二列。
14.根据权利要求11所述的阵列，其中所述第一通信路径、所述第二通信路径、所述
第一导电结构和所述第二导电结构形成于第一导电层中，所述阵列进一步包括：
第二导电层，其包含所述多个VSS岛状物，其中所述第一导电层(i)形成于所述第二导电层上方，且(ii)使用通孔连接到所述第二导电层的部分。
15.一种制造静态随机存取存储器SRAM单元阵列的方法，所述方法包括：
形成第一接地信号线，其被放置在所述阵列的边缘处，所述第一接地信号线将接地信号提供到第一行中的SRAM单元；
形成第一写入字线，其被放置在与所述阵列的所述边缘相距第一距离处；
形成第二写入字线，其被放置在与所述阵列的所述边缘相距第二距离处；
形成第一导电结构，其沿着所述阵列中的所述第一和第二行之间的第一边界放置，所述第一边界位于与所述阵列的所述边缘相距第三距离处，所述第一导电结构可经操作以控制对所述阵列的所述第一行的SRAM单元的存取以供读取操作；
形成第二导电结构，其沿着所述第一边界放置，所述第二导电结构可经操作以控制对所述阵列的第二行的所述SRAM单元的存取以供读取操作，且所述第一和第二导电结构被放置在使所述第一行与所述第二行分离的所述第一边界上，其中所述第一导电结构完全放置在所述阵列的第一列内，且其中所述第二导电结构完全放置在所述阵列的第二列内；以及
形成第二接地信号线，其被放置在所述阵列的所述第二行与所述阵列的第三行之间的第二边界处，所述第二接地信号线将所述接地信号提供到所述第二行的所述SRAM单元，
其中所述第一和第二接地信号线在平行于所述第一和第二写入字线以及所述第一和第二导电结构的方向上且与所述第一和第二写入字线以及所述第一和第二导电结构在同一导电层中延伸。
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