CN101169966A - 半导体存储装置 - Google Patents

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CN101169966A
CN101169966A CNA2007101820493A CN200710182049A CN101169966A CN 101169966 A CN101169966 A CN 101169966A CN A2007101820493 A CNA2007101820493 A CN A2007101820493A CN 200710182049 A CN200710182049 A CN 200710182049A CN 101169966 A CN101169966 A CN 101169966A
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辻村和树
奥山博昭
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Matsushita Electric Industrial Co Ltd
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Abstract

本发明在必须固定晶体管间距而配置晶体管时，对照存储单元阵列来有效地配置外围控制电路的晶体管，从而减少多余的空间，抑制外围控制电路面积的增加。存储单元(1)的宽度实质上与构成外围控制电路(5)的晶体管(3)的晶体管间距的整数倍相等，因此构成SRAM时，对照存储单元阵列(4)，能够有效配置构成外围控制电路(5)的晶体管(3)，能够抑制整个半导体存储装置面积的增加。

Description

半导体存储装置
技术领域
本发明涉及半导体存储装置，特别涉及包括存储单元阵列和外围控制电路的半导体存储装置。
背景技术
图7示出了现有半导体存储装置中存储单元和外围控制电路的版图。例如在日本专利特开平9-289251号公报中，为抑制晶体管的栅长偏差而使晶体管间距固定。
图7中，存储单元1的晶体管2与外围控制电路的晶体管3相垂直地配置，存储单元1的单元宽度比将晶体管3按照晶体管间距并列配置所占的宽度窄。此时，排列多个存储单元1形成存储单元阵列，与存储单元1的晶体管2相垂直地排列多个晶体管3构成外围控制电路，则在图7中用双点划线标出的晶体管3被配置于存储单元1的外部。
然而，在图7所示的半导体存储装置中，为了抑制栅长的偏差，在外围控制电路中固定晶体管间距而配置晶体管时，由于存储单元1的单元宽度比将晶体管3按照晶体管间距并列配置所占的宽度窄，因而会将配置于存储单元外侧的晶体管(例如，在图7中用双点划线标出的晶体管)配置到与图7所示区域不同的区域。因此，无法对照存储单元阵列来配置外围控制电路的晶体管，还另外需要配置于存储单元外侧的晶体管的配置空间。从而，在外围控制电路中产生多余的空间，因此外围控制电路的面积增大。
发明内容
为解决上述现有问题，本发明的目的在于提供一种对照外围控制电路的晶体管间距来确定存储单元宽度的半导体存储装置，从而能够有效地配置外围控制电路的晶体管，抑制整个半导体存储装置面积的增加。
在本发明中，对照外围控制电路的晶体管间距来确定存储单元的宽度。从而，能够在不产生多余空间的情况下配置外围控制电路的晶体管，能够抑制半导体存储装置的大型化。
例如，第1半导体存储装置包括存储单元阵列和外围控制电路。在外围控制电路中，多个晶体管在第1方向上以大致固定的晶体管间距配置，其中，该第1方向为存储单元阵列的行方向或列方向。在存储单元阵列中，第1方向上的存储单元长度实质上为晶体管间距的n倍(n是整数)。
在上述半导体存储装置中，即使在例如为了抑制栅长偏差而固定晶体管间距来配置晶体管的情况下，存储单元的宽度也会实质上与构成外围控制电路的晶体管的晶体管间距的整数倍相同，因此能够在不产生多余空间的情况下配置外围控制电路的晶体管。
第2半导体存储装置包括与第1半导体存储装置相同的存储单元阵列和外围控制电路，但在存储单元阵列中，数个存储单元相邻于第1方向时其第1方向上的存储单元的长度实质上为晶体管间距的n倍(n为整数)。
在上述半导体存储装置中，不仅能够在不产生多余空间的情况下配置外围控制电路的晶体管，还能以列单位或行单位增减存储容量，因此能够容易地变更存储单元阵列的版图。
第3半导体存储装置不仅包括存储单元阵列和外围控制电路，还包括多条控制线，在存储单元阵列中，第1方向上的存储单元的长度实质上为布线间距的n倍(n为整数)。
在上述半导体存储装置中，以阵列状排列存储单元并对照存储单元来配置外围控制电路，则能够将控制线从存储单元阵列到外围控制电路布线为一直线。其结果，能够使控制线的长度最短，因此能够抑制不必要的寄生电容或电阻的增加，能够实现写入或读出操作的高速化。
第4半导体存储装置不仅包括存储单元阵列和外围控制电路，还包括多条位线和多条字线，在存储单元阵列中，存储单元阵列的列方向上的存储单元的长度实质上为第1布线间距的n倍(n为整数)，存储单元阵列的行方向上的存储单元的长度实质上为第2布线间距的m倍(m为整数)。
在上述半导体存储装置中，以阵列状排列存储单元并对照存储单元来配置外围控制电路，则能够将位线和字线分别从存储单元阵列到外围控制电路布线为一直线。其结果，能够使位线和字线的长度最短，因此能够抑制不必要的寄生电容或电阻的增加，能够实现写入或读出操作的高速化。
根据本发明能够有效地配置外围控制电路的晶体管，其结果，能够抑制整个半导体存储装置面积的增加。
附图说明
图1(a)为实施方式1的半导体存储装置的概略电路图，图1(b)为图1(a)所示半导体存储装置的晶体管配置示意图；
图2(a)为实施方式2的半导体存储装置的概略电路图，图2(b)为图2(a)所示半导体存储装置的晶体管配置示意图；
图3(a)为实施方式3的半导体存储装置的概略电路图，图3(b)为图3(a)所示半导体存储装置的晶体管配置示意图；
图4为实施方式4的半导体存储装置的晶体管配置示意图；
图5为实施方式5的半导体存储装置的晶体管配置示意图；
图6为实施方式6的半导体存储装置的晶体管配置示意图；
图7为现有的半导体存储装置的晶体管配置示意图。
符号的说明
1存储单元
4存储单元阵列
5外围控制电路
6预充电电路
12列选择电路
13字线驱动电路
15          虚拟晶体管
S1，S2，S3  半导体存储装置
具体实施方式
下面基于附图对本发明的实施方式进行详细说明。另外，本发明不限于以下实施方式。
(实施方式1)
图1(a)是实施方式1中的静态随机存取存储器(static random accessmemory，下面记为“SRAM”)S1的概略电路图，图1(b)是构成SRAM(S1)的晶体管2、2、......及晶体管3、3、......的配置示意图。在图1(a)及图1(b)中，对于与图7相同的结构使用相同的符号并省略其说明。
在图1(a)中，SRAM(半导体存储装置)(S1)由行及列上配置有存储单元1、1、......的存储单元阵列4和控制部5构成，并进一步包含多条位线和多条字线。该图1(a)中示出了连接于各位线的预充电电路6、6、......，各预充电电路6是设置于控制部5的外围控制电路的一个例子。其中，外围控制电路分别对存储单元1、1、......进行数据写入或读出的控制。
在图1(b)中，各存储单元1中，多个晶体管2、2、......分别与字线大致平行地延伸，且在存储单元阵列4的行方向(该图1(b)中的上下方向)上以大致固定的晶体管间距配置。在各预充电电路6中，多个晶体管3、3、......分别与位线大致平行地延伸，且在存储单元阵列4的列方向(该图1(b)中的左右方向)上以大致固定的晶体管间距配置。即，各存储单元1中的晶体管2、2、......垂直于各预充电电路6中的晶体管3、3、......而配置。并且，各存储单元1中的晶体管间距比各预充电电路6中的晶体管间距小。
另外，晶体管间距在本说明书中是指晶体管所包含栅电极的中心间距。例如，各预充电电路6中的晶体管间距如图1(b)所示，是从晶体管3包含的栅电极的中心经过接触孔17到相邻的晶体管3包含的栅电极中心的距离。
并且，各存储单元1中的晶体管2、2、......中，第1栅电极101分别突出于第1扩散区域100而配置。各预充电电路6中的晶体管中，第2栅电极103也分别突出于第2扩散区域102而配置。而且，各存储单元1中第1栅电极101突出于第1扩散区域100的突出量9比预充电电路6中第2栅电极103突出于第2扩散区域102的突出量10小。
并且，各存储单元1包括4个N沟道晶体管(第1N沟道晶体管)104和2个P沟道晶体管(第1P沟道晶体管)105，各N沟道晶体管和各P沟道晶体管分别包含扩散区域。各N沟道晶体管的扩散区域(第1N沟道扩散区域)7与各P沟道晶体管的扩散区域(第1P沟道扩散区域)8分开存在。各预充电电路6与各存储单元1一样，也包括N沟道晶体管(第2N沟道晶体管)107和P沟道晶体管(第2P沟道晶体管)109，N沟道晶体管的扩散区域(第2N沟道扩散区域)106与P沟道晶体管的扩散区域(第2P沟道扩散区域)108分开存在。而且，各存储单元1中的N沟道晶体管的扩散区域和P沟道晶体管的扩散区域之间的间隔11比各预充电电路6中的相应间隔(无图示)窄。
进而，各存储单元1被设计为在存储单元阵列4的列方向上的单元宽度(图1(b)所示的“存储单元宽度”)实质上为各预充电电路6中的晶体管间距的n倍(n为整数)。
根据如上所述的本实施方式，存储单元1的列方向上的单元宽度实质上等于构成各预充电电路6的晶体管3的晶体管间距的整数倍。因此，即使在例如为了抑制栅长偏差而固定晶体管间距来配置晶体管3、3、......时，也能够在不产生多余空间的情况下对照存储单元阵列4来配置晶体管3、3、......。从而，能够抑制SRAM(S1)的大型化。
并且，如果使存储单元1的晶体管间距小于各预充电电路6的晶体管间距，则能够抑制存储单元阵列4的大型化。
并且，对于栅电极的突出量以及N沟道晶体管扩散区域和P沟道晶体管扩散区域之间的距离等，使各存储单元1中的这些物理量分别小于各预充电电路6中的这些物理量。从而，能增大晶体管2的栅宽，能够确保存储单元1的工作特性。
进而，在存储单元1中，如果将栅电极相互大致平行地排列且使晶体管间距大致固定，则能够提高SRAM(S1)的制造成品率。
另外，作为设置于控制部5的外围控制电路，列举了预充电电路6为例，但控制部5也可以由读出放大器电路、列选择电路或数据写入电路(均无图示)构成。
(实施方式2)
图2(a)是实施方式2的SRAM(S2)的概略电路图，图2(b)是构成SRAM(S2)的晶体管2、2、......及晶体管3、3、......的配置示意图。在图2(a)及图2(b)中，对于与图1相同的结构使用相同的符号并省略其说明。
如图2(a)所示，在本实施方式中，列举列选择电路(2列)12作为设置于控制部5的外围控制电路的一个例子。
并且，如图2(b)所示，列选择电路1 2中设置有多个晶体管3、3、......，晶体管3分别与位线大致平行地延伸，且在存储单元阵列4的列方向上以大致固定的晶体管间距配置。
而且，在本实施方式中，存储单元1被设计为：数个存储单元1、1、.......在存储单元阵列4的列方向上相邻排列的宽度(此时为2个存储单元)实质上为与列选择电路12中的晶体管间距的n倍(n＝整数)相同的宽度。
根据如上所述的本实施方式，除具有实施方式1的效果外，还能够以列单位增减存储容量，能够容易地变更存储单元阵列的版图。
(实施方式3)
图3(a)是实施方式3的SRAM(S3)的概略电路图，图3(b)是构成SRAM(S3)的晶体管2、2、......及晶体管3、3、......的配置示意图。在图3(a)及图3(b)中，对于与图1相同的结构使用相同的符号并省略其说明。
如图3(a)所示，在本实施方式中，列举字线驱动电路13作为设置于控制部5的外围控制电路的一个例子。
并且，如图3(b)所示，各存储单元1中设置有6个晶体管，6个晶体管中，2个是N沟道晶体管14、14，其余4个是P沟道晶体管。各N沟道晶体管14及各P沟道晶体管中分别设置有栅电极。各N沟道晶体管14的栅电极与字线大致平行地配置，各P沟道晶体管的栅电极与位线大致平行地配置。即，各N沟道晶体管14的栅电极相对各P沟道晶体管的栅电极大致垂直地配置。
而且，在本实施方式中，存储单元1被设计为：数个存储单元1在存储单元阵列4的行方向上相邻排列的宽度(此时为2个存储单元)实质上为与字线驱动电路13中晶体管3的晶体管间距的n倍(n＝整数)相同的宽度。
根据如上所述的本实施方式，除具有实施方式1的效果外，还能够以行单位增减存储容量，能够容易地变更存储单元阵列的版图。
并且，在各存储单元1中，各N沟道晶体管14的栅电极相对各P沟道晶体管的栅电极大致垂直地配置。因此，N沟道晶体管14与P沟道晶体管的边界只有1处，所以能够减少半导体存储装置中存储单元阵列4所占的面积。
另外，作为设置于控制部5的外围控制电路，列举了字线驱动电路13为例，但控制部5也可以由行解码器电路(无图示)构成。
(实施方式4)
图4是实施方式4中构成SRAM的晶体管的配置示意图。在图4中，对于与图1相同的结构使用相同的符号并省略其说明。
如图4所示，在本实施方式中，列举上述实施方式1所述的预充电电路6作为设置于控制部5的外围控制电路的一个例子。各预充电电路6中，多个晶体管3如上述实施方式1所述并列配置，但其两端分别配置有虚拟晶体管。换句话讲，虚拟晶体管配置在相邻的预充电电路6、6之间，与该预充电电路6包含的晶体管大致平行地配置。虚拟晶体管可以是包含栅电极401及扩散区域402的非激活状态的晶体管15，也可以是只包含栅电极401的非激活状态的晶体管403。
而且，各存储单元1被设计为在存储单元阵列4的行方向上的单元宽度与相邻的虚拟晶体管之间的长度大致相同。其中，相邻的虚拟晶体管之间的长度为图4所示的“L”，是虚拟晶体管的栅电极401和与其相邻的虚拟晶体管的栅电极401之间的中心间距。在制造半导体存储装置时，如果并列配置存储单元1，并对照该存储单元1并列配置预充电电路6，则虚拟晶体管(虚拟晶体管15或虚拟晶体管403)配置于相邻的存储单元边界。
根据如上所述的本实施方式，除具有上述实施方式1的效果外，即使在例如为了抑制栅长偏差而配置虚拟晶体管的情况下，也不用另外保证虚拟晶体管的配置区域，只需对照存储单元1排列预充电电路6，就能在不产生多余空间的情况下构成SRAM，从而能够抑制半导体存储装置的大型化。
另外，相邻的虚拟晶体管之间的间隔(L)可以与数个存储单元在行方向上相邻配置时其行方向上的长度大致相同，也可以与数个存储单元在列方向上相邻配置时其列方向上的长度大致相同。
(实施方式5)
图5是实施方式5中构成SRAM的晶体管的配置示意图。在图5中，对于与图1相同的结构使用相同的符号并省略其说明。
如图5所示，在本实施方式中，列举预充电电路6作为设置于控制部5的外围控制电路的一个例子。在预充电电路6中，多个晶体管3、3、......在存储单元阵列4的列方向上以固定的晶体管间距并列配置，并分别在存储单元阵列4的行方向上延伸。相邻的晶体管3、3之间配置有接触孔17。并且，各存储单元1与多条(在该图5中为2条)位线16、16、......连接，位线16布线于存储单元阵列4的行方向上，其中心与接触孔17的中心相一致。
根据如上所述的本实施方式，除具有上述实施方式1的效果外，在预充电电路6中也能够以一直线对连接于存储单元1的位线16进行布线。从而，例如从存储单元1到读出放大器电路(无图示；外围控制电路的一例)进行布线时，布线长度最短，因此能够抑制不必要的寄生电容或电阻的增加。从而能够实现读出操作的高速化。
(实施方式6)
图6是实施方式6中构成SRAM的晶体管的配置示意图。在图6中，对于与图1相同的结构使用相同的符号并省略其说明。
如图6所示，在本实施方式中，各存储单元是多端口(multi-port)存储单元18。多端口存储单元18是指能够连接于多条位线16、16、......及字线19、19、......的存储单元。并且，列举列选择电路12及字线驱动电路13作为外围控制电路。
多条位线16、16......以固定的位线间距(第1布线间距)并列配置。位线间距如图6所示，是相邻位线16、16的中心间距。多条字线19、19、......以固定的字线间距(第2布线间距)并列配置，被布线为相对于位线16、16、......大致垂直。字线间距如图6所示，是相邻字线19、19的中心间距。而且，多端口存储单元18被设计为：在存储单元阵列4的行方向上的长度(图6所示的存储单元宽度)实质上为位线间距的n倍(n为整数)，在存储单元阵列4的列方向上的长度(图6所示的存储单元高度)实质上为字线间距的m倍。
根据如上所述的本实施方式，多端口存储单元18的单元宽度实质上与位线16的间距的整数倍相等，并且，多端口存储单元18的单元高度实质上与字线19的间距的整数倍相等。因此，构成SRAM时，以阵列状排列多端口存储单元18，并对照多端口存储单元18来配置列选择电路12及字线驱动电路13等外围控制电路，则能够将位线16及字线19从存储单元阵列到外围控制电路布线为一直线。从而，位线16及字线19的长度最短，因此能够抑制不必要的寄生电容或电阻的增加。从而，能够实现写入或读出操作的高速化。
另外，多端口存储单元18被设为与多条位线16和多条字线19连接，但也可以只连接于多条位线或只连接于多条字线。
本发明的半导体存储装置通过使包含在存储单元阵列中的存储单元宽度实质上为外围控制电路的晶体管间距的n倍(n＝整数)，从而能够对照存储单元阵列来有效地配置外围控制电路的晶体管，具有能够抑制整个半导体存储装置面积增加的效果，适用于提供搭载多个此种半导体存储装置的半导体集成电路的情况等。

Claims (21)

1.一种半导体存储装置，其中，该装置包括：
存储单元阵列，由多个存储单元以矩阵状配置而形成；
外围控制电路，包含多个晶体管，并对各个所述存储单元进行数据读出或写入的控制；
所述多个晶体管在第1方向上以大致固定的晶体管间距配置，所述第1方向为所述存储单元阵列的行方向或列方向；
所述存储单元分别被设计为在所述第1方向上的长度实质上为所述晶体管间距的n倍，其中，n为整数。
2.根据权利要求1所述的半导体存储装置，其中，
所述存储单元分别包含晶体管；
所述存储单元的所述晶体管相对于所述外围控制电路的所述晶体管大致垂直地配置。
3.根据权利要求1所述的半导体存储装置，其中，
所述存储单元各自包含以大致相同的晶体管间距配置的多个晶体管；
所述存储单元的所述晶体管间距比所述外围控制电路的所述晶体管间距小。
4.根据权利要求1所述的半导体存储装置，其中，在相邻的所述外围控制电路之间，与所述外围控制电路的所述晶体管大致平行地配置有虚拟晶体管。
5.根据权利要求1所述的半导体存储装置，其中，在各个所述外围控制电路的两端，与所述外围控制电路的所述晶体管大致平行地配置有虚拟晶体管。
6.根据权利要求4所述的半导体存储装置，其中，所述虚拟晶体管分别为包含栅电极及扩散区域的非激活状态的晶体管。
7.根据权利要求4所述的半导体存储装置，其中，所述虚拟晶体管分别为仅包含栅电极的非激活状态的晶体管。
8.根据权利要求1所述的半导体存储装置，其中，
所述第1方向为所述存储单元阵列的列方向；
在所述外围控制电路中，相邻的所述晶体管之间配置有接触孔；
该装置包括位线，布线于所述接触孔的中心，沿所述存储单元阵列的行方向与所述存储单元连接。
9.根据权利要求1所述的半导体存储装置，其中，
所述第1方向为所述存储单元阵列的列方向；
所述存储单元各自包含多个晶体管，多个晶体管各自包含栅电极；
在各个所述存储单元中，所述晶体管被配置为所述栅电极相互大致平行。
10.根据权利要求1所述的半导体存储装置，其中，
所述第1方向为所述存储单元阵列的行方向；
所述存储单元各自包含多个晶体管，多个晶体管各自包含栅电极；
在各个所述存储单元中，所述多个晶体管中的2个晶体管被配置为其栅电极相互大致平行，其余的晶体管被配置为其栅电极相互大致平行且相对于所述2个晶体管的栅电极垂直。
11.根据权利要求1所述的半导体存储装置，其中，
所述存储单元分别包含晶体管，该晶体管包含第1扩散区域和突出于所述第1扩散区域而配置的第1栅电极；
所述外围控制电路包含晶体管，该晶体管包含第2扩散区域和突出于所述第2扩散区域而配置的第2栅电极；
所述第1栅电极从所述第1扩散区域的突出小于所述第2栅电极从所述第2扩散区域的突出。
12.根据权利要求1所述的半导体存储装置，其中，
所述存储单元各自包含第1N沟道晶体管和第1P沟道晶体管，所述第1N沟道晶体管包含第1N沟道扩散区域，所述第1P沟道晶体管包含第1P沟道扩散区域，所述第1P沟道扩散区域与所述第1N沟道扩散区域分开存在；
所述外围控制电路包含第2N沟道晶体管和第2P沟道晶体管，其中，所述第2N沟道晶体管包含第2N沟道扩散区域，所述第2P沟道晶体管包含第2P沟道扩散区域，所述第2P沟道扩散区域与所述第2N沟道扩散区域分开存在；
所述第1N沟道扩散区域和所述第1P沟道扩散区域之间的距离比所述第2N沟道扩散区域和所述第2P沟道扩散区域之间的距离短。
13.根据权利要求1所述的半导体存储装置，其中，
所述第1方向为所述存储单元阵列的列方向；
所述外围控制电路为位线预充电电路、读出放大器电路、列选择电路或数据写入电路。
14.根据权利要求1所述的半导体存储装置，其中，
所述第1方向为所述存储单元阵列的行方向；
所述外围控制电路为字线驱动电路或行解码器电路。
15.根据权利要求1所述的半导体存储装置，其中，
该装置为静态随机存取存储器SRAM。
16.根据权利要求1所述的半导体存储装置，其中，
所述存储单元各自包含6个晶体管；
所述6个晶体管中的4个晶体管为N沟道晶体管，其余的2个晶体管为P沟道晶体管。
17.一种半导体存储装置，其中，该装置包括：
存储单元阵列，由多个存储单元以矩阵状配置而形成；
外围控制电路，包含多个晶体管，并对各个所述存储单元进行数据读出或写入的控制；
所述多个晶体管在第1方向上以大致固定的晶体管间距配置，所述第1方向为所述存储单元阵列的行方向或列方向；
所述存储单元分别被设计为：数个所述存储单元相邻于所述第1方向时在所述第1方向上的长度实质上为所述晶体管间距的n倍，其中，n为整数。
18.一种半导体存储装置，其中，该装置包括：
存储单元阵列，由多个存储单元以矩阵状配置而形成；
外围控制电路，用于对各个所述存储单元进行数据读出或写入的控制；
多条控制线，在第1方向上以大致固定的布线间距配置，所述第1方向为所述存储单元阵列的行方向或列方向；
所述存储单元分别被设计为在所述第1方向上的长度实质上为所述布线间距的n倍，其中，n为整数。
19.根据权利要求18所述的半导体存储装置，其中，所述存储单元分别为包含多条所述控制线的多端口存储单元。
20.一种半导体存储装置，其中，该装置包括：
存储单元阵列，由多个存储单元以矩阵状配置而形成；
外围控制电路，用于对各个所述存储单元进行数据读出或写入的控制；
多条位线，在所述存储单元阵列的列方向上以大致固定的第1布线间距配置；
多条字线，在所述存储单元阵列的行方向上以大致固定的第2布线间距配置；
所述存储单元分别被设计为：存储单元阵列的列方向上的长度实质上为所述第1布线间距的n倍，且存储单元阵列的行方向上的长度实质上为所述第2布线间距的m倍，其中，n和m为整数。
21.根据权利要求20所述的半导体存储装置，其中，所述存储单元分别为包含多条所述位线和多条所述字线的多端口存储单元。
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