JP2011014754A - 半導体集積回路装置 - Google Patents

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Abstract

【課題】雑音特性が優れ、かつサイズが小さいメモリアレイ及びそのメモリアレイを備えた半導体集積回路装置を提供する。
【解決手段】ビット線と定電圧との間に、順番に直列に接続された２つのトランジスタと１つの記憶蓄積素子とを備えたメモリセルは、２つのトランジスタのゲート電極に第１のワード線、第２のワード線がそれぞれ接続され、メモリアレイは、メモリセルがビット線と第１のワード線が交差する全ての交点に配置されたマットと、同一マット内のビット線対を入力とするセンスアンプと、第１及び第２のワード線を出力する第１及び第２のワードドライバと、を備える。
【選択図】図５

Description

本発明は、半導体集積回路装置に係り、雑音特性が優れ、かつサイズが小さいメモリアレイ、及びそのメモリアレイを備えた半導体集積回路装置に関する。
半導体集積回路装置は、時間の経過とともに大規模化、高集積化が進展し、これらの大規模化、高集積化にともない、いろんな回路方式や、素子の配置方法が開発されて、用いられている。例えば、ダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと略記する）では、同じ数のメモリセルを接続したビット線対をセンスアンプの入力とする差動センス方式を使用している。センスアンプは、そのビット線対間の電圧の差だけを増幅することで、雑音等の同じ電圧を相殺し、信号のみを増幅する。これにより、低雑音となり、選択されたメモリセルからビット線対の一方に現れる微小信号が安定に弁別される。しかし、この弁別特性はセンスアンプに対するビット線の対線の位置関係が深く関係する。主なビット線の配置法として、開放型ビット線（オープンビット線）配置（図１1）と折り返し型ビット線（フォールデッドビット線）配置（図1２）がある。
図１１に示す開放型ビット線配置は、センスアンプＳＡの差動入力となるビット線が上下の異なるメモリセルアレイに配置されている。ワードドライバＷＤからのワード線がビット線に直交しており、その交点のメモリセルが選択される。図のメモリセルサイズは、例えば縦（２Ｆ）、横（２Ｆ）の４Ｆ２である。ここで、Ｆは特徴ある寸法であり、一般的には最小寸法が用いられ、メモリセルサイズを縦（２Ｆ）、横（２Ｆ）の積（４Ｆ２）として表す。この開放型ビット線配置は、ワード線とビット線の交差する全ての交点にメモリセルを配置するクロスポイント型メモリセルアレイ構成であり、４Ｆ２や６Ｆ２のような通過ワード線の形成が困難なメモリセルを展開することできる。そのためメモリセルアレイのサイズ（面積）を小さくすることができる。しかし、ビット線対が異なるメモリセルアレイにあるため、一つのメモリセルアレイで発生した雑音はビット線の一方にしかのらず、雑音に対して弱い。また、選択したワード線に交差する全てのビット線に信号がのるため、読み出し／書き込み、再書き込み等の増幅にビット線の本数分のセンスアンプが必要となる。
一方、図１２に示す折り返し型ビット線配置は、ビット線対がセンスアンプＳＡの１方向の同じメモリセルアレイ内に配置してある。しかし、図示したようにワード線とビット線の交点の半分しかメモリセルを配置できないため、余分なワード線を通過させる必要がある。４Ｆ２や６Ｆ２のような小さなメモリセルをアレイ展開したとしても、メモリセルアレイとして、その間に余分のワード配線が必要となる。そのため実質的には８Ｆ２のようなメモリセルをアレイ展開することになり、相対的にメモリセルアレイ面積が大きくなる。しかし、ビット線対が同じメモリセルアレイにあるため、一つのメモリセルアレイで発生した雑音はビット線の両方にのり、同相信号として相殺され雑音特性に優れる。また、ビット線対が同じメモリセルアレイにあることにより、センスアンプへのビット線接続のスイッチングトランジスタを付加することで、センスアンプを挟み反対側のメモリセルアレイとセンスアンプを共有できるため、センスアンプ面積を半減、もしくは小さくすることができる。
このように開放型ビット線配置は、メモリセルアレイは小さく配置できるが、雑音に弱いという問題がある。また折り返し型ビット線配置は、雑音特性に優れるが、メモリセルアレイを小さくすることができないという問題がある。これらの開放型ビット線配置や、折り返し型ビット線配置に関する先行特許文献として下記特開２００７−５５０２号公報や、特開２００１−３３２６３２号公報がある。
特開２００７−５５０２号公報 特開２００１−３３２６３２号公報
上記したように、開放型ビット線配置と折り返し型ビット線配置とでは、雑音特性の優劣とメモリセルアレイサイズの大小関係において、一長一短となっている。開放型ビット線配置では、ワード線とビット線との交点にメモリセルを配置することができることから、メモリセルアレイが小さくできる長所がある。しかし、ビット線対が異なるメモリアレイに配置されることから、雑音特性が弱いという短所がある。折り返し型ビット線配置には、ワード線とビット線との交点の半分しかメモリセルを配置することができないことから、メモリセルアレイが大きくなるという短所がある。しかし、ビット線対が同じメモリアレイに配置されることから、雑音特性が優れているという長所がある。
本発明は、雑音特性が優れ、かつサイズが小さいメモリアレイ及びそのメモリアレイを備えた半導体集積回路装置を提供するものである。
本発明の１つの視点によれば、ビット線と定電圧との間に、順番に直列に接続された２つのトランジスタと１つの記憶蓄積素子とを備えたメモリセルは、前記２つのトランジスタのゲート電極に第１のワード線、第２のワード線がそれぞれ接続され、前記メモリセルが前記ビット線と前記第１のワード線とが交差する全ての交点に配置されたマットと、同一マット内のビット線をビット線対として入力されるセンスアンプと、前記ビット線と直交する前記第１のワード線を出力する第１のワードドライバと、前記ビット線と並行する前記第２のワード線を出力する第２のワードドライバと、を有するメモリアレイを備えたことを特徴とする半導体集積回路装置が得られる。
さらに本発明の他の視点によれば、ビット線と定電圧との間に、順番に直列に接続された２つのトランジスタと１つの記憶蓄積素子とを備えたメモリセルは、前記２つのトランジスタのゲート電極に第１のワード線、第２のワード線がそれぞれ接続され、前記メモリセルが前記ビット線と前記第１のワード線が交差する全ての交点に配置されたマットと、同一マット内のビット線対を入力とするセンスアンプと、前記第１及び第２のワード線を出力する第１及び第２のワードドライバと、を備えたことを特徴とするメモリアレイが得られる。
さらに本発明の他の視点によれば、メモリセルは、ビット線と定電圧との間に、順番に直列に接続された２つのトランジスタと１つの記憶蓄積素子とを備え、前記２つのトランジスタのゲート電極に第１のワード線、第２のワード線がそれぞれ接続され、前記メモリセルが前記ビット線と前記第１のワード線とが交差する全ての交点に配置されたマットと、同一マット内のビット線をビット線対として入力されるセンスアンプと、前記ビット線と直交する前記第１のワード線を出力する第１のワードドライバと、前記ビット線と並行する前記第２のワード線を出力する第２のワードドライバとを有するメモリアレイを備え、前記第１と第２のワード線が選択されることで第１のメモリセルがアクセスされ、前記第２のワード線が非選択となりメモリアレイのビット線がプリチャージ・イコライズされ、さらに異なるアドレスの第２のワード線が選択されることで第２のメモリセルがアクセスされることを特徴とする半導体集積回路装置のアクセス方法が得られる。
本発明によれば、メモリセルは２トランジスタ・１記憶蓄積素子で構成され、２つのトランジスタのそれぞれのゲートには、互いに直行する第１のワード線、第２のワード線を接続し、ワード線とビット線の交差する全ての交点にメモリセルを配置しながら、折り返し型ビット線配置を可能とする。ワード線とビット線の交差する全ての交点にメモリセルを配置することから、メモリアレイサイズを小さくすることができ、さらに折り返し型ビット線配置とすることで、雑音特性が優れている。
本発明のメモリセル構造図である。 本発明のメモリセル回路図である。 本発明のメモリセルのビット線に直交方向の断面構造図である。 本発明のメモリセルのビット線に平行方向の断面構造図である。 本発明のメモリセルアレイの配置説明図である。 本発明のメモリアレイのアクセス方法を説明するタイミング図である。 本発明の第１実施例におけるメモリセル選択（その１）の説明図である。 本発明の第１実施例におけるメモリセル選択（その２）の説明図である。 本発明の第２実施例におけるメモリセル選択の説明図である。 本発明の第３実施例におけるメモリセル選択の説明図である。 開放型ビット線配置のメモリアレイの配置説明図である。 折り返し型ビット線配置のメモリアレイの配置説明図である。
本発明について、図面を参照して詳細に説明する。図１に本発明のメモリセル構造図、図２にメモリセル回路図を示す。図３に本発明のメモリセルのビット線に直交方向の断面構造図、図４にメモリセルのビット線に平行方向の断面構造図を示す。図５に本発明のメモリアレイの配置説明図、図６にメモリアレイのアクセス方法を説明するタイミング図を示している。
最初に図２を参照して、メモリセルの回路構成について説明する。メモリセルは２つのトランジスタ（Ｔｒ１、Ｔｒ２）と１つの記憶蓄積素子から構成される２トランジスタ・１記憶蓄積素子である。記憶蓄積素子としては特に限定されないが、以下の説明は最も一般的なキャパシタとして説明することにする。図２に示すようにビット線ＢＬと定電位（Ｖｃｃ／２）の間に、Ｔｒ１、Ｔｒ２及びキャパシタＣが順番に直列に接続される。メモリセルとしては、記憶蓄積素子であるキャパシタＣとビット線ＢＬ間に接続された２つの選択用トランジスタを活性化させ、導通することで、キャパシタＣをアクセスする。本発明におけるトランジスタＴｒ１のゲートには第１のワード線ＷＬ１、トランジスタＴｒ２のゲートには第２のワード線ＷＬ２が接続されている。２つのワード線のうち第１のワード線ＷＬ１はビット線ＢＬと直交する方向に配置され、第２のワード線ＷＬ２はビット線ＢＬと並行する方向に配置されている。すなわち第１、第２のワード線は、直交して配置されることから、その交点のメモリセルが選択されることになる。
次にメモリセルの構造につき、その製法工程の従って順に説明する。図１、３、４のメモリセル構造図とその断面構造図を参照して、メモリセルの製造工程の一例を説明する。シリコン基板１１に全面の酸化膜と窒化膜成長を行い、サラウンドゲートトランジスタ形成箇所に合せ、窒化膜をパターンニングする。その窒化膜をマスクとしてエッチングを行い、シリコン柱を形成する。シリコン柱形成後、シリコン柱に側面酸化及び窒化膜成膜を行い、全面エッチバックにてサイドウォールを形成する。その後、シリコン柱根元に砒素（Ａｓ）や燐（Ｐ）等を注入し、ビット線１０となる埋め込み拡散層を形成する。
次に、酸化膜エッチングと窒化膜エッチングにてサイドウォール窒化膜を除去する。ゲート絶縁膜９とゲート電極８を成膜し、エッチバックにてシリコン柱の下部側面に埋め込みビット線方向と直角に第１のセルトランジスタのゲートを形成する。層間酸化膜７をシリコン柱中段まで形成し、再度シリコン柱の側面酸化及び窒化膜成膜を行い、全面エッチバックにてサイドウォールを形成する。砒素（Ａｓ）や燐（Ｐ）等を注入し、今度はシリコン柱上部側面に埋め込みビット線を同方向に第２のセルトランジスタのゲート絶縁膜５、ゲート電極６を形成する。層間酸化膜７をシリコン柱上部まで形成し、シリコン柱上の窒化膜を除去し、砒素（Ａｓ）や燐（Ｐ）等の注入を行い、Ｎ＋拡散層３を形成した後、キャパシタ接続用コンタクト２とキャパシタ１を形成する。
以上の製造方法により、半導体基板に埋め込み形のビット線を有し、サラウンドゲートトランジスタを同一の平面位置に２段積層し、その上にスタックキャパシタを備えた２トランジスタ・１キャパシタのメモリセルが得られる。２段積層したサラウンドゲートトランジスタはビット線に直交又は並行していることから、図３では第２のトランジスタのゲート電極、図４では第１のトランジスタのゲート電極が断面構造として示されることになる。また、これらの説明として、半導体基板に埋め込み形のビット線を形成し、キャパシタをスタックキャパシタとして半導体基板の上部層に構成した。しかしこの構成に限定されることなく、ビット線とキャパシタの製造順番を逆にし、最初にキャパシタをトレンチキャパシタとして半導体基板内に構成し、ビット線をトランジスタの上部層に構成することもできる。
いずれにしても、２トランジスタ・１キャパシタのメモリセルのトランジスタとしては、半導体基板層を取り囲むようにゲート絶縁膜とゲート電極を形成したサラウンドトランジスタで形成し、その２つのトランジスタを同一の平面位置に積層させる。選択トランジスタが２個であっても、サラウンドトランジスタとして同じ平面位置に積層させることで平面的な面積としては１つのトランジスタと同じ面積とすることができる。このようにビット線、２トランジスタ、キャパシタを積層させることで、例えば縦（２Ｆ）、横（２Ｆ）の４Ｆ２の小さなメモリセルサイズが得られる。
次に、メモリアレイのアクセス方法について、図５、６を参照して説明する。図５には、メモリアレイの配置説明図を示している。２トランジスタ・１キャパシタのメモリセルの縦横サイズは、それぞれが２Ｆであり平面的には、４Ｆ２のセルサイズである。図においては、メモリセルの第１のトランジスタのゲートには第１のワード線（ＷＬ１−１〜ＷＬ１−４）、第２のトランジスタのゲートにはワード線（ＷＬ２−１、ＷＬ２−２）が接続され、縦方向にビット線（ＢＬ１〜ＢＬ４）が配置されている。ここでビット線ＢＬ１とビット線ＢＬ２とがビット線対となり、センスアンプＳＡ１に接続される。同様にビット線ＢＬ３とビット線ＢＬ４とがビット線対となり、センスアンプＳＡ２に接続される。
図５においては、同じメモリセルアレイ内のビット線対（ＢＬ１とＢＬ２、ＢＬ３とＢＬ４）をセンスアンプの差動入力とする折り返し型ビット線配置である。図面においては第１のワード線が横方向に配線され、第２のワード線とビット線が縦方向に配線され、ビット線ＢＬ（又は、第２のワード線ＷＬ２）と第１のワード線ＷＬ１が交差する全ての交点にメモリセルが配置されている。全ての交点にメモリセルを配置することで、図１２に示すように余分なワード線を配線する必要がなく、所定のメモリセルサイズである４Ｆ２のサイズでメモリセルアレイを構成することが可能となる。またビット線の配列はＢＬ１、ＢＬ３、ＢＬ２、ＢＬ４であり、センスアンプはビット線の上下端に配置されている。このようにビット線を交互に配置することでセンスアンプのレイアウトする幅は、メモリセルの３個分となり、設計がしやすくなる。
図６を参照して、メモリアレイのアクセス方法のタイミングを説明する。まず、センスアンプ、ビット線のプリチャージ・イコライズを行う。第１、第２のワード線が選択され、選択されたメモリセルが活性化される。第１のワード線にてメモリアレイの行を選択、ここではＷＬ１−１が選択される。第２のワード線としてＷＬ２−１が選択され、第１ワード線及び第２のワード線で選択されたメモリセルがアクセスされ、センスアンプにより増幅し、読み込み／書き込みもしくは再書き込みが行われる。このときセンスアンプに接続されるビット線対のうちメモリセルが接続されているビット線（ＢＬ１、ＢＬ３）は正のビット線と呼ばれる。一方センスアンプに接続されるビット線対のうちメモリセルが接続されていないビット線（ＢＬ２、ＢＬ４）は疑似のビット線と呼ばれる。
メモリセルへのアクセスが完了したところで、選択中の第２のワード線ＷＬ２−１を非選択に戻す。その後再度、センスアンプ、ビット線のプリチャージ・イコライズを行い、次に別のアドレスで指定された第２のワード線ＷＬ２−２を選択する。これらの第１ワード線及び第２のワード線に選択されたメモリセルがアクセスされ、センスアンプにより増幅し、読み込み／書き込みもしくは再書き込みが行われる。メモリセルへのアクセスが完了したところで、選択中の第２のワード線を非選択に戻す。続いて再度、センスアンプ、ビット線のプリチャージ・イコライズを行った後、第１のワード線を非選択に戻す。
このように、第１、第２のワード線が選択され、交点のメモリセルが選択されアクセスされる。第１のワード線にてメモリアレイの行を選択し、第２のワード線で列を選択する。ここでは特定の第１のワード線が活性化された期間に、第２のワード線を２つ連続して選択したが、この連続して選択する第２のワード線の数は限定されることなく、自由に設定することができる。
本発明のメモリセルは、２つのトランジスタと１つの記憶蓄積素子（例えば、キャパシタ）から構成されている。メモリセルの２つのトランジスタは、サラウンドゲートトランジスタ構造で、同一の平面位置に２段積層される。サラウンドゲートトランジスタを積層することで、トランジスタは２個であるにもかかわらず、メモリセルサイズは例えば４Ｆ２と小さくできる。このメモリセルをビット線（あるいは第２のワード線）と、第１のワード線とが交差する全ての交点に配列する。また、同じメモリセルアレイ内のビット線対をセンスアンプの差動入力とする折り返し型ビット線配置とする。このように本発明においては、折り返し型ビット線配置で、かつ、メモリセルをビット線と、第１のワード線とが交差する全ての交点に配列することができる。そのため、雑音特性が優れ、かつサイズが小さいメモリアレイが得られる。
以上、本発明のメモリセルと、その基本的なメモリアレイ配置、その動作について説明した。次に実施例として、メモリアレイと、その周辺に配置されるセンスアンプ、ワードドライバを含めた配置につき詳細に説明する。
（第１の実施例）
本発明の第１の実施例について、図７、８を参照して詳細に説明する。図７には、第２のワード線ＷＬ２−１によりビット線ＢＬ１及びＢＬ３に接続されたメモリセルが選択された場合を示し、図８には、第２のワード線ＷＬ２−２によりビット線ＢＬ２及びＢＬ４に接続されたメモリセルが選択された場合を示している。
メモリアレイは、図の下側から上側に順にセンスアンプＳＡ、メモリセルアレイ１（以下、マット１と記載することがある）、センスアンプＳＡ、メモリセルアレイ２（以下、マット１と記載することがある）、センスアンプＳＡが配置されている。センスアンプは、マットの上下の配置されている。メモリセルアレイ１、２の左右両側には複数の第１のワードドライバＷＤ１が配置され、センスアンプＳＡの左右両側には第２のワードドライバＷＤ２が配置されている。このマトリクス状に配置されたメモリセル領域をメモリセルアレイ（以下、マットと記載することがある）と表し、このマット及びその周囲に配置されたセンスアンプや、ワードドライバを含む領域をメモリアレイと表す。このメモリアレイは、折り返し型ビット線配置であり、ビット線にセンスアンプへの接続切り換えスイッチングトランジスタ（不図示）を備え、上下のマットでセンスアンプを共有し、切り換えて使用する。ここで図示されたメモリセル、センスアンプ、ワードドライバの数は特に限定されるものでなく、任意に選択できるものである。
それぞれのマットにはｎ行ｍ列のメモリセルが配置され、各マットにおける図面の左上のメモリセルをメモリセル１１、図面の右下のメモリセルをメモリセルｎｍとして識別する。メモリセルのビット線は図面の縦方向に配線されている。第１のワードドライバＷＤ１からの第１のワード線はビット線に直交するよう横方向に配線されている。第２のワードドライバＷＤ２からの第２のワード線はビット線に並行するよう縦方向に配線されている。第１のワードドライバＷＤ１はマットの両側面にそれぞれ配置され、第２のワードドライバＷＤ２は、センスアンプ領域の両側のセンスアンプ領域と第１のワードドライバ領域との交差領域に配置されている。
ここでセンスアンプとビット線は、横方向に繰り返し配置されていることから、センスアンプは第２番目の添え字で表し、ビット線は同じ符号（ＢＬ１〜４）として表す。センスアンプＳＡ１１、ＳＡ１２は図示していない下側のマットとマット１とで共有し、ビット線ＢＬ１とＢＬ２とを入力とする。センスアンプＳＡ２１、ＳＡ２２はマット１とマット２とで共有し、ビット線ＢＬ３とＢＬ４とを入力とする。センスアンプＳＡ３１、ＳＡ３２はマット２と図示していない上側のマットとで共有し、ビット線ＢＬ１とＢＬ２とを入力とする。さらに、これらのセンスアンプは、第２のワードドライバからのワード線ＷＬ２−１、又はＷＬ２−２により、ビット線ＢＬ１又はＢＬ２（及び、ビット線ＢＬ３又はＢＬ４）のいずれかを正のビット線、他方を疑似のビット線として接続する。このように第１のワードドライバからのワード線と、第２のワード線との交点のメモリセルが選択されることになる。
図７においては、第１のワードドライバＷＤ１の１つが選択され、第１のワード線ＷＬ１−１が活性化され、第２のワードドライバＷＤ２の１つが選択され、第２のワード線ＷＬ２−１が活性化される。この結果、図において太線で示すワード線が活性され、その交点のメモリセル、図において網目状に塗りつぶしたメモリセルが選択されることになる。すなわちセンスアンプＳＡ１１は、マット１のメモリセル１１をセンスする。このときセンスアンプＳＡ１１はビット線ＢＬ１を正、ビット線ＢＬ２を疑似ビット線とする。センスアンプＳＡ１２は、ビット線ＢＬ１を正、ビット線ＢＬ２を疑似ビット線として、メモリセル１５をセンスする。センスアンプＳＡ２１は、ビット線ＢＬ３を正、ビット線ＢＬ４を疑似ビット線として、メモリセル１２をセンスする。センスアンプＳＡ２２は、ビット線ＢＬ３を正、ビット線ＢＬ４を疑似ビット線として、メモリセル１６をセンスする。このように、それぞれのセンスアンプは、それぞれのメモリセルをアクセスし、センスする。
図８は図７の逆で、第２のワード線ＷＬ２−２が活性化され、ビット線対の正と疑似ビット線が反対になった場合である。第１のワードドライバＷＤ１の１つが選択され、第１のワード線ＷＬ１−１が活性化され、第２のワードドライバＷＤ２の１つが選択され、第２のワード線ＷＬ２−２が活性化される。この結果、図において太線で示すワード線が活性され、その交点のメモリセルが選択され、マット１に配置されたメモリセルで、図において網目状に塗りつぶしたメモリセルが選択されることになる。すなわちセンスアンプＳＡ１１は、ビット線ＢＬ１を疑似、ビット線ＢＬ２を正ビット線として、メモリセル１３をセンスする。センスアンプＳＡ１２は、ビット線ＢＬ１を疑似、ビット線ＢＬ２を正ビット線として、メモリセル１７をセンスする。センスアンプＳＡ２１は、ビット線ＢＬ３を疑似、ビット線ＢＬ４を正ビット線として、メモリセル１４をセンスする。センスアンプＳＡ２２は、ビット線ＢＬ３を疑似、ビット線ＢＬ４を正ビット線として、メモリセル１８をセンスする。
本実施例は、センスアンプはマットの上下両側に配置され、上下のマットで共有している。第１のワードドライバはマットの両側面に、第２のワードドライバはセンスアンプの両側面に配置される。第１のワードドライバからの出力でマットと、そのマット内の行を選択し、第２のワードドライバからの出力で、ビット線対の正ビット線、疑似ビット線を選択している。第１のワードドライバ、及び第２のワードドライバからの出力によりメモリセルを選択し、アクセスすることができる。このように第１、及び第２のワードドライバを配置することで、雑音特性が優れ、かつサイズが小さいメモリアレイのメモリセルを選択することができる。
（第２の実施例）
本発明の第２の実施例について、図９を参照して詳細に説明する。本実施例は第２のワードドライバを隣接マットで共有した実施例である。第１の実施例と比較し、第２のワードドライバを隣接マットで共有することで、センスアンプの左右両側に設けられていた第２のワードドライバが片側のみに設けられている事が異なる。第１の実施例と同じ構成要素には同じ符号とし、その説明を省略する。図９に示す第２のワードドライバＷＤ２は、下側のマット（不図示）とマット１用、マット１とマット２、マット２と上側のマット（不図示）とが共有となる。
図９においては、第１のワードドライバＷＤ１の１つが選択され、第１のワード線ＷＬ１−１が活性化され、第２のワードドライバＷＤ２の１つが選択され、第２のワード線ＷＬ２−１が活性化される。この結果、図において太線で示すワード線が活性され、その交点のメモリセルが選択され、マット１に配置されたメモリセルで、図において網目状に塗りつぶしたメモリセルが選択されることになる。すなわちセンスアンプＳＡ１１は、ビット線ＢＬ１を正、ビット線ＢＬ２を疑似ビット線として、メモリセル１１をセンスする。センスアンプＳＡ１２は、ビット線ＢＬ１を正、ビット線ＢＬ２を疑似ビット線として、メモリセル１５をセンスする。センスアンプＳＡ２１は、ビット線ＢＬ３を正、ビット線ＢＬ４を疑似ビット線として、メモリセル１２をセンスする。センスアンプＳＡ２２は、ビット線ＢＬ３を正、ビット線ＢＬ４を疑似ビット線として、メモリセル１６をセンスする。
本実施例は、第２のワードドライバを上下のマットで共有している。そのため第２のワードドライバの数が削減できる効果がある。マット１とマット２の第２のワードドライバＷＤ２は共有され、同じ第２のワード線ＷＬ２−１が２つのマットに配線されている。第１のワードドライバからの出力で、マット１又はマット２の選択、さらにそのマット内の行を選択している。このように第１、及び第２のワードドライバを配置することでも、雑音特性が優れ、かつサイズが小さいメモリアレイのメモリセルを選択することができる。
（第３の実施例）
本発明の第３の実施例について、図１０を参照して詳細に説明する。本実施例は第２のワードドライバの数を増加させ、第２のワード線による選択の分離数を増やすことで、1台のセンスアンプが受け持つビット線対の本数を増やした実施例である。第１の実施例と比較し、第２のワードドライバをセンスアンプの左右両側に２個ずつのワードドライバを設けている。第２のワードドライバを倍増させることで、１つのセンスアンプに入力されるビット線対の数が２対から４対に倍増し、センスアンプの数は半分にすることができるため、更なるセンスアンプの面積縮小が可能である。ちなみに、この場合、折り返し型ビット線配置に限らず、開放型ビット線配置でもセンスアンプ共有は可能である。
図１０においては、第１のワードドライバＷＤ１の１つが選択され、第１のワード線ＷＬ１−１が活性化され、第２のワードドライバＷＤ２の１つが選択され、第２のワード線ＷＬ２−１が活性化される。この結果、図において太線で示すワード線が活性され、その交点のメモリセルが選択され、マット１に配置されたメモリセルで、図において網目状に塗りつぶしたメモリセルが選択されることになる。すなわちセンスアンプＳＡ１１は、ビット線ＢＬ１を正、ビット線ＢＬ２を疑似ビット線として、メモリセル１１をセンスする。センスアンプＳＡ２１は、ビット線ＢＬ３を疑似、ビット線ＢＬ４を正ビット線として、メモリセル１４をセンスする。
本実施例では、第２のワードドライバの数を増加させることで、1台のセンスアンプが受け持つビット線対の本数を増やしている。ここでは第２のワードドライバの数を倍増することで、センスアンプの数を半減している。従って、１つのセンスアンプを同じマット内の複数のビット線対、さらに上下方向のいずれかに隣接するマット内の複数のビット線対とで、共有している。このように第２のワードドライバ数を増加させ、センスアンプの数を減らすことで、雑音特性が優れ、かつサイズが小さいメモリアレイのメモリセルを選択することができる。
本発明におけるメモリセルは、ビット線と定電圧との間に、順番に直列に接続された２つのトランジスタと１つの記憶蓄積素子とを備えている。２つのトランジスタのゲート電極に第１のワード線、第２のワード線がそれぞれ接続され、それぞれのトランジスタは、サラウンドゲートトランジスタであり、２つのトランジスタは同じ平面位置で２段に積層されることで、メモリセルサイズが小さくできる。同じマット内にビット線対が配置された折り返し型ビット線配置で、かつメモリセルがビット線と第１のワード線の交差する全ての交点に配置され、第１のワード線と第２のワード線によりメモリセルを選択し、アクセスすることができる。本発明によれば、折り返し型ビット線配置のため雑音特性が優れ、ビット線と第１のワード線が交差する全ての交点にメモリセルを配置することからサイズが小さいメモリアレイが得られる。さらに、このメモリアレイを備えた半導体集積回路装置、及びその半導体集積回路装置のアクセス方法が得られる。
以上、実施形態例を参照して本願発明を説明したが、本願発明は上記の実施形態例に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で様々な変更をすることができる。
１ キャパシタ
２ キャパシタコンタクト
３ Ｎ＋拡散層
４ Ｐ基板
５ 第２のセルトランジスタゲート絶縁膜
６ 第２のセルトランジスタゲート電極
７ 層間絶縁膜
８ 第１のセルトランジスタゲート電極
９ 第１のセルトランジスタゲート絶縁膜
１０ 埋め込みビット線
１１ Ｐ基板

Claims (13)

  1. ビット線と定電圧との間に、順番に直列に接続された２つのトランジスタと１つの記憶蓄積素子とを備えたメモリセルは、前記２つのトランジスタのゲート電極に第１のワード線、第２のワード線がそれぞれ接続され、前記メモリセルが前記ビット線と前記第１のワード線とが交差する全ての交点に配置されたマットと、
    同一マット内のビット線をビット線対として入力されるセンスアンプと、
    前記ビット線と直交する前記第１のワード線を出力する第１のワードドライバと、
    前記ビット線と並行する前記第２のワード線を出力する第２のワードドライバと、を有するメモリアレイを備えたことを特徴とする半導体集積回路装置。
  2. 前記２つのトランジスタのそれぞれは、サラウンドゲートトランジスタであり、前記２つのトランジスタが同じ平面位置で２段に積層され、前記第１及び第２のワード線を同時に活性化することによりメモリセルが選択されることを特徴とする請求項１に記載の半導体集積回路装置。
  3. 前記記憶蓄積素子はキャパシタであり、前記キャパシタは半導体基板の上部に形成されたスタック形キャパシタであり、前記ビット線は半導体基板に埋め込まれて形成されていることを特徴とする請求項１又は２に記載の半導体集積回路装置。
  4. 前記記憶蓄積素子はキャパシタであり、前記キャパシタは半導体基板に埋め込まれて形成されたトレンチ形キャパシタであり、前記ビット線は半導体基板の上部に形成されていることを特徴とする請求項１又は２に記載の半導体集積回路装置。
  5. 前記第１のワード線は前記ビット線と直交し、前記第２のワード線は前記ビット線と並行し、お互いに前記第１と、第２のワード線とは直交しているおり、前記第１及び第２のワード線を同時に選択活性化することで、その交点にあるメモリセルを選択することを特徴とする請求項１乃至４のいずれかに記載の半導体集積回路装置。
  6. 前記センスアンプに隣接するマットにそれぞれ配置されているビット線対が１つのセンスアンプを共有することを特徴とする請求項１乃至５のいずれかに記載の半導体集積回路装置。
  7. さらに、同じマット内の複数のビット線対が１つのセンスアンプを共有することを特徴とする請求項６に記載の半導体集積回路装置。
  8. 前記第２のワードドライバを隣接するマット間で共有することを特徴とする請求項１乃至７のいずれかに記載の半導体集積回路装置。
  9. ビット線と定電圧との間に、順番に直列に接続された２つのトランジスタと１つの記憶蓄積素子とを備えたメモリセルは、前記２つのトランジスタのゲート電極に第１のワード線、第２のワード線がそれぞれ接続され、前記メモリセルが前記ビット線と前記第１のワード線が交差する全ての交点に配置されたマットと、同一マット内のビット線対を入力とするセンスアンプと、前記第１及び第２のワード線を出力する第１及び第２のワードドライバと、を備えたことを特徴とするメモリアレイ。
  10. 前記第１のワード線は前記ビット線と直交し、前記第２のワード線は前記ビット線と並行し、お互いに前記第１と、第２のワード線とは直交しており、前記第１及び第２のワード線を同時に選択活性化することで、その交点にあるメモリセルを選択することを特徴とする請求項９に記載のメモリアレイ。
  11. 前記センスアンプを、隣接するマットの複数のビット線対、又は、隣接するマット及び同一マットの複数のビット線対で共有することを特徴とする請求項９又は１０に記載のメモリアレイ。
  12. 前記第２のワードドライバを隣接するマット間で共有することを特徴とする請求項９乃至１１のいずれかに記載のメモリアレイ。
  13. ビット線と定電圧との間に、順番に直列に接続された２つのトランジスタと１つの記憶蓄積素子とを備えたメモリセルは、前記２つのトランジスタのゲート電極に第１のワード線、第２のワード線がそれぞれ接続され、前記メモリセルが前記ビット線と前記第１のワード線とが交差する全ての交点に配置されたマットと、同一マット内のビット線をビット線対として入力されるセンスアンプと、前記ビット線と直交する前記第１のワード線を出力する第１のワードドライバと、前記ビット線と並行する前記第２のワード線を出力する第２のワードドライバとを有するメモリアレイを備えた半導体集積回路装置は、
    前記第１と第２のワード線が選択されることで第１のメモリセルがアクセスされ、
    前記第２のワード線が非選択となりメモリアレイのビット線がプリチャージ・イコライズされ、
    さらに異なるアドレスの第２のワード線が選択されることで第２のメモリセルがアクセスされることを特徴とする半導体集積回路装置のアクセス方法。
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