JP2015159260A - 半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】簡易に製造することのできる選択トランジスタを有する半導体記憶装置及びその製造方法を提供する。
【解決手段】一の実施の形態に係る半導体記憶装置は、複数の第1配線、前記第1配線に交差するように延びる複数の第2配線、及び前記第1配線と前記第2配線との各交差部に配置され可変抵抗素子を含む複数のメモリセルを基板に垂直な方向に積層したメモリセルアレイと、前記第1配線又は前記第2配線を選択するための複数の選択トランジスタを含む選択トランジスタ層とを備える。異なる2つの前記第1配線に接続された2つの前記選択トランジスタは、前記基板に垂直な方向に積層されるように形成されるとともに、1つのゲート電極を共有するよう構成されている。
【選択図】図8
【解決手段】一の実施の形態に係る半導体記憶装置は、複数の第1配線、前記第1配線に交差するように延びる複数の第2配線、及び前記第1配線と前記第2配線との各交差部に配置され可変抵抗素子を含む複数のメモリセルを基板に垂直な方向に積層したメモリセルアレイと、前記第1配線又は前記第2配線を選択するための複数の選択トランジスタを含む選択トランジスタ層とを備える。異なる2つの前記第1配線に接続された2つの前記選択トランジスタは、前記基板に垂直な方向に積層されるように形成されるとともに、1つのゲート電極を共有するよう構成されている。
【選択図】図8
Description
本明細書に記載の実施の形態は、半導体記憶装置及びその製造方法に関する。
近年、フラッシュメモリの後継候補として、記憶素子に可変抵抗素子を用いる抵抗変化メモリ装置が注目されている。ここで、抵抗変化メモリ装置には、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する狭義の抵抗変化メモリ(ReRAM:Resistive RAM)の他、カルコゲナイド等を記録層として用いてその結晶状態(導体)と非晶質状態(絶縁体)の抵抗値情報を利用する相変化メモリ(PCRAM:Phase Change RAM)等も含むものとする。
抵抗変化メモリ装置のメモリセルアレイは、可変抵抗素子を含むメモリセルをビット線及びワード線の交差部に配置する。このようなメモリセルアレイでは、可変抵抗素子の有する特性を利用してメモリセルの選択を行うことができる。また、ビット線及びワード線を交互に積層させ、メモリセルアレイを三次元的に積層配列することで、高密度メモリセルアレイを実現することもできる。
このような高密度メモリセルアレイでは、メモリセルアレイに含まれるビット線及びワード線を選択するための選択トランジスタも、メモリセルアレイと同様に積層構造とすることができる。しかし、メモリセルアレイが高密度化して、必要な選択トランジスタの数が増えると、選択トランジスタの配置や製造方法が複雑になる。
本実施の形態は、簡易に製造することのできる選択トランジスタを有する半導体記憶装置及びその製造方法を提供することを目的とする。
一の実施の形態に係る半導体記憶装置は、複数の第1配線、前記第1配線に交差するように延びる複数の第2配線、及び前記第1配線と前記第2配線との各交差部に配置され可変抵抗素子を含む複数のメモリセルを基板に垂直な方向に積層したメモリセルアレイと、前記第1配線又は前記第2配線を選択するための複数の選択トランジスタを含む選択トランジスタ層とを備える。異なる2つの前記第1配線に接続された2つの前記選択トランジスタは、前記基板に垂直な方向に積層されるように形成されるとともに、1つのゲート電極を共有するよう構成されている。
次に、本発明の実施の形態を、図面を参照して詳細に説明する。なお、以下の実施の形態における図面の記載では、同一の構成を有する箇所には同一の符号を付して重複する説明を省略する。
[全体構成]
図1は、本発明の第1の実施の形態に係る半導体記憶装置の構成を示すブロック図である。この不揮発性メモリは、後述する可変抵抗素子VRを使用したメモリセルをマトリクス状に配置したメモリセルアレイ1を備える。
図1は、本発明の第1の実施の形態に係る半導体記憶装置の構成を示すブロック図である。この不揮発性メモリは、後述する可変抵抗素子VRを使用したメモリセルをマトリクス状に配置したメモリセルアレイ1を備える。
メモリセルアレイ1のビット線BLには、メモリセルアレイ1のビット線BLを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うために、ビット線BLの電圧を制御するカラム制御回路2が電気的に接続されている。また、メモリセルアレイ1のワード線WLには、メモリセルアレイ1のワード線WLを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うために、ワード線WLの電圧を制御するロウ制御回路3が電気的に接続されている。
[メモリセルアレイ1]
図2は、メモリセルアレイ1の一部の斜視図、図3は、図2におけるI−I’線で切断して矢印方向に見たメモリセル1つ分の断面図である。複数本の第1の配線としてビット線BL0〜BL2が、図示しない基板の表面に平行なY方向に配設される。ビット線BLと交差するように複数本の第2の配線としてワード線WL0〜WL2が、図示しない基板の表面に平行なX方向に配設される。ワード線WL0〜WL2とビット線BL0〜BL2との各交差部には、両配線に挟まれるようにメモリセルMCが配置される。第1及び第2の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばW、WN、WSi、NiSi、CoSi等を用いることができる。
図2は、メモリセルアレイ1の一部の斜視図、図3は、図2におけるI−I’線で切断して矢印方向に見たメモリセル1つ分の断面図である。複数本の第1の配線としてビット線BL0〜BL2が、図示しない基板の表面に平行なY方向に配設される。ビット線BLと交差するように複数本の第2の配線としてワード線WL0〜WL2が、図示しない基板の表面に平行なX方向に配設される。ワード線WL0〜WL2とビット線BL0〜BL2との各交差部には、両配線に挟まれるようにメモリセルMCが配置される。第1及び第2の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばW、WN、WSi、NiSi、CoSi等を用いることができる。
[メモリセルMC]
図3に示すように、メモリセルMCは、ビット線BLとワード線WLとの間に可変抵抗素子VRが接続された回路である。可変抵抗素子VRのZ方向の上下には、バリアメタル及び接着層として機能する電極EL1、EL2が配置される。電極EL1上には可変抵抗素子VRが配置され、可変抵抗素子VR上には電極EL2が配置されている。電極EL2の電極材料としては、伝導フィラメントを構成する金属元素を含むものが用いられる。電極EL2に用いられる金属元素としては、例えば、Ag、Ni、Co、Al、Zn、Ti、Ta、Cu等を選択することができる。この電極EL2に用いられる金属元素のイオンが、可変抵抗素子VR中に移動して、伝導フィラメントを形成する。電極EL2には、さらに、不純物がドープされたシリコン、W、Ti、TiNx、TiSix、TiSixNy、Ta、TaNx、TaSixNyが積層されていてもよい。電極EL1としては、種々の金属元素を用いることができるが、例えば、不純物がドープされたシリコン、W、Ti、TiNx、TiSix、TiSixNy、Ta、TaNx、TaSixNyや、これらの積層構造から選択することができる。
図3に示すように、メモリセルMCは、ビット線BLとワード線WLとの間に可変抵抗素子VRが接続された回路である。可変抵抗素子VRのZ方向の上下には、バリアメタル及び接着層として機能する電極EL1、EL2が配置される。電極EL1上には可変抵抗素子VRが配置され、可変抵抗素子VR上には電極EL2が配置されている。電極EL2の電極材料としては、伝導フィラメントを構成する金属元素を含むものが用いられる。電極EL2に用いられる金属元素としては、例えば、Ag、Ni、Co、Al、Zn、Ti、Ta、Cu等を選択することができる。この電極EL2に用いられる金属元素のイオンが、可変抵抗素子VR中に移動して、伝導フィラメントを形成する。電極EL2には、さらに、不純物がドープされたシリコン、W、Ti、TiNx、TiSix、TiSixNy、Ta、TaNx、TaSixNyが積層されていてもよい。電極EL1としては、種々の金属元素を用いることができるが、例えば、不純物がドープされたシリコン、W、Ti、TiNx、TiSix、TiSixNy、Ta、TaNx、TaSixNyや、これらの積層構造から選択することができる。
電極EL1、EL2としては、Au、Fe、Cr、Hf、Pt、Ru、Zr又はIrや、これらの窒化物又は炭化物、若しくはカルコゲナイド材料などを用いることができる。電極EL1、EL2としては、上記のような金属や半導体元素のうち複数を含む合金材料を用いてもよい。
[可変抵抗素子]
可変抵抗素子VRとしては、電圧印加によって、電界、電流、熱、化学エネルギー等を介して抵抗値を変化させることができる物質が用いられる。可変抵抗素子VRは、例えば、基材として酸化シリコン(SiOx)を含む膜からなる。具体的には、酸化シリコン(SiOx)の単層膜、又は酸化シリコン(SiOx)と半導体や絶縁体とが積層された構造からなる。酸化シリコン(SiOx)に積層される半導体や絶縁体としてはシリコン(Si)や酸化ハフニウム(HfOx)等が用いられる。後述するように、本実施の形態の可変抵抗素子VRは、状態により印加電圧に対する電流電圧特性が異なる。これを利用して、可変抵抗素子VRを選択素子として用いることができる。
可変抵抗素子VRとしては、電圧印加によって、電界、電流、熱、化学エネルギー等を介して抵抗値を変化させることができる物質が用いられる。可変抵抗素子VRは、例えば、基材として酸化シリコン(SiOx)を含む膜からなる。具体的には、酸化シリコン(SiOx)の単層膜、又は酸化シリコン(SiOx)と半導体や絶縁体とが積層された構造からなる。酸化シリコン(SiOx)に積層される半導体や絶縁体としてはシリコン(Si)や酸化ハフニウム(HfOx)等が用いられる。後述するように、本実施の形態の可変抵抗素子VRは、状態により印加電圧に対する電流電圧特性が異なる。これを利用して、可変抵抗素子VRを選択素子として用いることができる。
可変抵抗素子VRとしては、シリコン酸化膜のほかに、シリコン酸窒化膜、ポリシリコン、アモルファスシリコン、ゲルマニウム、シリコンゲルマニウム、化合物半導体、高誘電率絶縁膜、これらの単層、又はこれらの積層膜を用いることができる。
メモリセルMCは、ビット線BLとワード線WLと間に正電圧を印加することにより、電極EL2から、可変抵抗素子VR中に金属イオンが移動し、低抵抗状態(オン状態)となる。逆に、ビット線BLとワード線WLとの間に負電圧を印加することにより、金属イオンが可変抵抗素子VRから電極EL2に戻り、高抵抗状態(オフ状態)となる。このメモリセルMCに対する書き込み・消去は、ワード線WLとビット線BLとの電圧によって制御される。
[メモリセルアレイ及びその周辺回路]
図4は、メモリセルアレイ1及びその周辺回路の回路図である。各ビット線BLの一端は、ビット線選択トランジスタQBi(i=0〜2)を介して、カラム制御回路2の一部であるカラム系周辺回路2aに接続されている。また、各ワード線WLの一端は、ワード線選択トランジスタQWi(i=0〜2)を介して、ロウ制御回路3の一部であるロウ系周辺回路3aに接続されている。ビット線選択トランジスタQBi(i=0〜2)のゲート電極には、各ビット線BLを選択するビット線選択信号BSi(i=0〜2)が供給されている。ワード線選択トランジスタQWi(i=0〜2)のゲート電極には、各ワード線WLを選択するワード線選択信号WSi(i=0〜2)が供給されている。
図4は、メモリセルアレイ1及びその周辺回路の回路図である。各ビット線BLの一端は、ビット線選択トランジスタQBi(i=0〜2)を介して、カラム制御回路2の一部であるカラム系周辺回路2aに接続されている。また、各ワード線WLの一端は、ワード線選択トランジスタQWi(i=0〜2)を介して、ロウ制御回路3の一部であるロウ系周辺回路3aに接続されている。ビット線選択トランジスタQBi(i=0〜2)のゲート電極には、各ビット線BLを選択するビット線選択信号BSi(i=0〜2)が供給されている。ワード線選択トランジスタQWi(i=0〜2)のゲート電極には、各ワード線WLを選択するワード線選択信号WSi(i=0〜2)が供給されている。
このカラム系周辺回路2a及びロウ系周辺回路3aから、ワード線選択トランジスタQWとビット線選択トランジスタQBを介して、ビット線BL及びワード線WLに対して動作に必要な電圧が供給される。ワード線選択トランジスタQWとビット線選択トランジスタQBを用いた制御により、メモリセルアレイ1中の任意のメモリセルMCの書き込み・消去が制御できる。
メモリセルアレイ1中のビット線BL(例えばビット線BL0)の電圧は、ビット線選択トランジスタQB0のゲート電圧と、ビット線選択トランジスタQB0のドレインに接続されるデコーダ(カラム系周辺回路2a)の出力電圧によって制御される。ビット線BLi(i=0〜2)の電圧を制御するビット線選択トランジスタQBi(i=0〜2)は、ドレインとゲートの少なくともいずれか一方が他のビット線選択トランジスタQBi(i=0〜2)とは異なる回路に接続される。これにより、カラム系周辺回路2aの制御により、任意のビット線BLi(i=0〜2)を選択することができ、その結果として任意のメモリセルMCを選択することができる。
カラム系周辺回路2a及びロウ系周辺回路3aには、ビット線BL及びワード線WLの動作制御に必要な異なる機能をそれぞれ付加することが可能である。
[積層メモリセルアレイの例]
また、図5に示すように、上述したメモリ構造を複数積層した三次元構造とすることもできる。図6は、図5のII−II’断面を示す断面図である。図示の例は、セルアレイ層MA0〜MA3からなる4層構造のメモリセルアレイで、ビット線BL0jがその上下のメモリセルMC0、MC1で共有され、ワード線WL1iがその上下のメモリセルMC1、MC2で共有され、ビット線BL1jがその上下のメモリセルMC2、MC3で共有されている。
また、図5に示すように、上述したメモリ構造を複数積層した三次元構造とすることもできる。図6は、図5のII−II’断面を示す断面図である。図示の例は、セルアレイ層MA0〜MA3からなる4層構造のメモリセルアレイで、ビット線BL0jがその上下のメモリセルMC0、MC1で共有され、ワード線WL1iがその上下のメモリセルMC1、MC2で共有され、ビット線BL1jがその上下のメモリセルMC2、MC3で共有されている。
また、このような配線/セル/配線/セルの繰り返しではなく、配線/セル/配線/層間絶縁膜/配線/セル/配線のように、セルアレイ層間に層間絶縁膜を介在させるようにしても良い。なお、メモリセルアレイ1は、幾つかのメモリセル群MATに分けられることも可能である。前述したカラム制御回路2及びロウ制御回路3は、メモリセル群MAT毎、又はメモリセル群MAT内のセルアレイ層MA毎に設けられていても良いし、これらで共有しても良い。また、面積削減のために複数のビット線BLで共有することも可能である。
[積層メモリセルアレイ、選択トランジスタ層及び周辺回路層の構成]
次に、本実施の形態に係る半導体記憶装置の積層メモリセルアレイ、選択トランジスタ層及び周辺回路の構成について説明する。図7は、積層メモリセルアレイ、選択トランジスタ層、配線層、及び周辺回路層の構成を示す斜視図である。
次に、本実施の形態に係る半導体記憶装置の積層メモリセルアレイ、選択トランジスタ層及び周辺回路の構成について説明する。図7は、積層メモリセルアレイ、選択トランジスタ層、配線層、及び周辺回路層の構成を示す斜視図である。
本実施の形態では、メモリセルアレイ1は、図5及び図6を用いて説明した積層メモリセルアレイとして構成されているものとする。図7に示すように、本実施の形態では、セルアレイ層MA0〜MA3の4つのセルアレイ層が設けられている。図7においては、容易に理解しやすいように、セルアレイ層MA0〜MA3がそれぞれ分離されて図示されているが、各セルアレイ層MA0〜MA3は、図5及び図6を用いて説明したように、ビット線BL又はワード線WLを介して積層されている。
セルアレイ層MA0〜MA3のZ方向の下層には、配線層LL1、選択トランジスタQB、QWが形成される選択トランジスタ層HU、及び、配線層LL2が設けられている。配線層LL2の下層には、半導体基板上に形成されたカラム系周辺回路2a及びロウ系周辺回路3aを含む周辺回路層PCLが設けられている。
以下に説明する実施の形態では、ビット線選択トランジスタQBが選択トランジスタ層HU中に形成されるものとして説明する。ワード線選択トランジスタQWはシリコン基板上の周辺回路層PCL中に形成されていてもよいし、選択トランジスタ層HU中に形成されていてもよい。
次に、このように形成されたセルアレイ層MA0〜MA3、選択トランジスタ層HU、及び配線層LL1、LL2の詳細な構成について説明する。図8は、図7に示すセルアレイ層MA0〜MA3、選択トランジスタ層HU、及び配線層LL1、LL2のX方向に沿う断面図である。
図8に示すように、ビット線BL又はワード線WLを介してメモリセルMCが積層されたセルアレイ層MA0〜MA3が形成されている。また、選択トランジスタ層HUには、選択トランジスタQB、QB’が形成されている。選択トランジスタQB、QB’の構成は後に詳述する。
セルアレイ層MA0、MA1に設けられたビット線BL00は、ビア17、24、27、配線25及びパッド18を介して選択トランジスタQBのソース電極33に接続される。セルアレイ層MA2、MA3に設けられたビット線BL10は、ビア11、13、15、21、23、41、61、63、配線62及びパッド12、14、16、22、31、51を介して選択トランジスタQB’のソース電極53に接続される。
選択トランジスタQBのドレイン電極35は、ビア28、29、47、67、69、配線26及びパッド37、57、68を介して周辺回路層PCLに設けられるデコーダ等の回路に接続される。選択トランジスタQB’のドレイン電極55は、ビア64、66及びパッド65を介して周辺回路層PCLに設けられるデコーダ等の回路に接続される。ここで、選択トランジスタQBと、選択トランジスタQB’とは周辺回路層PCLの異なる回路に接続される。
[選択トランジスタの構造]
次に、選択トランジスタQB、QB’の構造について詳細に説明する。選択トランジスタQBは、ソース電極33及びバリアメタル層34と、ドレイン電極35及びバリアメタル層36とを備える。また、選択トランジスタQBは、ポリシリコン層42を備える。そして、選択トランジスタQBは、ゲート酸化膜43及びゲート電極44を備える。ポリシリコン層42は、選択トランジスタQBのチャネル領域として機能する。このポリシリコン層42には不純物拡散層が設けられておらず、ソース電極33及びドレイン電極35と、ゲート電極44とのオーバーラップ領域がソース領域・ドレイン領域として機能する。
次に、選択トランジスタQB、QB’の構造について詳細に説明する。選択トランジスタQBは、ソース電極33及びバリアメタル層34と、ドレイン電極35及びバリアメタル層36とを備える。また、選択トランジスタQBは、ポリシリコン層42を備える。そして、選択トランジスタQBは、ゲート酸化膜43及びゲート電極44を備える。ポリシリコン層42は、選択トランジスタQBのチャネル領域として機能する。このポリシリコン層42には不純物拡散層が設けられておらず、ソース電極33及びドレイン電極35と、ゲート電極44とのオーバーラップ領域がソース領域・ドレイン領域として機能する。
選択トランジスタQB’は、ソース電極53及びバリアメタル層54と、ドレイン電極55及びバリアメタル層56とを備える。また、選択トランジスタQB’は、ポリシリコン層46を備える。そして、選択トランジスタQB’は、ゲート酸化膜45及びゲート電極44を備える。ポリシリコン層46は、選択トランジスタQB’のチャネル領域として機能する。このポリシリコン層46には不純物拡散層が設けられておらず、ソース電極53及びドレイン電極55と、ゲート電極44とのオーバーラップ領域がソース領域・ドレイン領域として機能する。
ここで、選択トランジスタQB及び選択トランジスタQB’は、周辺回路層PCLが設けられる半導体基板に垂直な方向(Z方向)に積層されるように形成されている。また、選択トランジスタQB及び選択トランジスタQB’は、1つのゲート電極44を共有している。選択トランジスタQB及び選択トランジスタQB’は、ゲート電極44を挟んで対称の形状を有するよう構成されている。
パッド31、51、37、57には、それぞれバリアメタル層32、52、38、58が設けられている。このバリアメタル層32、52、38、58は、後述する製造方法で示すように、選択トランジスタQB、QB’のソース電極33、53、及びドレイン電極35、55のバリアメタル層34、54、36、56と同時に形成されるものである。
図9及び図10は、図8に示すA−A’線及びB−B’線に沿って、半導体基板に水平に選択トランジスタ層HUを切断した断面を上から見た断面図である。図9及び図10は、A−A’線及びB−B’線の断面の構成に加え、選択トランジスタQB、QB’の他の構成の一部も示している。
図9に示すように、選択トランジスタQB’は、ゲート電極44と、その下部に設けられたソース電極53及びドレイン電極55を備える(ポリシリコン層46は図示を省略)。ここで、図8乃至図10には図示されていない他のビット線BLから延びる配線が、他の選択トランジスタへと延長している。この配線は、配線62とともに、配線層LL2内に設けることができる。
また、図10に示すように、選択トランジスタQBは、ゲート電極44と、その上部に設けられたソース電極33及びドレイン電極35を備える(ポリシリコン層42は図示を省略)。ここで、図8乃至図10には図示されていない他のビット線BLから延びる配線が、他の選択トランジスタへと延長している。この配線は、配線25とともに、配線層LL1内に設けることができる。
図8乃至図10を用いて説明した半導体記憶装置において、選択トランジスタ層HU中に形成される選択トランジスタQB、QB’のチャネルとしては、ポリシリコン層42、46のほかに、単結晶シリコン、アモルファスシリコン、ゲルマニウム、シリコンゲルマニウム、化合物半導体、酸化物半導体(例えばInGaZnO)等を用いることができる。また、選択トランジスタQB、QB’のゲート絶縁膜としては、シリコン酸化膜、シリコン酸窒化膜、高誘電率絶縁膜の単層、又はこれらが積層された構造等を用いることができる。そして、選択トランジスタQB、QB’のゲート電極としては、ポリシリコン、メタルシリサイド、TiN、W、TaC、又はポリシリコンと金属との積層膜等を用いることができる。
ワード線WL、ビット線BL、選択トランジスタQB、QB’の電極、ビア、配線、パッド等の材料としては、タングステン等の金属、単層のチタンナイトライド又はこれらが積層された構造を用いることができる。選択トランジスタQB、QB’のバリアメタル層34、36、54、56の材料としては、チタンナイトライド等の金属を用いることができる。
柱状に形成されたメモリセルMCの一辺の幅は、典型的には5nm〜100nm程度である。メモリセルMCの可変抵抗素子VR及び電極EL1、EL2の厚さは、典型的には1nm〜50nm程度である。選択トランジスタQB、QB’のゲート長(ソース電極33、53と、ドレイン電極35、55とのX方向の間隔)は、典型的には50nm〜1μm程度、ゲート幅(ゲート電極44のY方向の幅)は、典型的には5nm〜1μm程度、ゲート酸化膜43、45の膜厚は、典型的には1nm〜10nm程度、ポリシリコン層42、46の膜厚は、典型的には3nm〜50nm程度である。
[製造方法]
次に、本実施の形態に係る半導体記憶装置の製造方法について説明する。図11乃至図20は、本実施の形態に係る半導体記憶装置の製造方法を示す断面図である。図11乃至図20は、図8に示す断面に対応する断面を示している。
次に、本実施の形態に係る半導体記憶装置の製造方法について説明する。図11乃至図20は、本実施の形態に係る半導体記憶装置の製造方法を示す断面図である。図11乃至図20は、図8に示す断面に対応する断面を示している。
まず、図11に示すように、カラム系周辺回路2a、ロウ系周辺回路3a及びその他の周辺回路が形成された周辺回路層PCL上に、層間絶縁膜ILを堆積する。その後、ビア孔のパターニングを行い、ビア孔に金属膜(例えば、タングステン)を埋め込んでからCMP(Chemical Mechanical Polishing)を行い、ビア66、69を形成する。
次に、図12に示すように、層間絶縁膜ILの堆積、ビア孔又は配線パターンのパターニング、ビア孔への金属膜(例えば、タングステン)埋め込み、及びCMP(Chemical Mechanical Polishing)を2回繰り返して行い、配線62、パッド65、68、及びビア61、63、64、67を形成する。
次に、図13に示すように、金属膜、バリアメタル膜、及びハードマスクHMを堆積した後、パターニングを行うことにより、パッド51、57、ソース電極53、ドレイン電極56及びバリアメタル層52、54、55、58を形成する。ハードマスクHMとしては、例えばシリコン窒化膜を用いることができる。
次に、図14に示すように、層間絶縁膜ILを堆積した後、ハードマスクHMをストッパとして、CMP(Chemical Mechanical Polishing)を行う。続いて、ハードマスクHMをウェットエッチングにより除去し、層間絶縁膜ILのエッチバックを行う。
次に、図15に示すように、アモルファスシリコンを堆積した後、結晶化アニールを行う。その後、パターニングを行い、ポリシリコン層46を形成する。ここで、結晶化アニールを行う条件としては、例えば、温度は500〜1100℃、窒素雰囲気、時間は数ms〜数十時間の条件で行うことができる。なお、結晶化アニールはこの段階で行わずに、選択トランジスタ層HUを全て形成した後に行ってもよい。
次に、図16に示すように、シリコン酸化膜、金属膜(例えば、タングステン)、及びハードマスクHMを堆積した後、パターニングを行うことにより、ゲート酸化膜45及びゲート電極44を形成する。
次に、図17に示すように、層間絶縁膜ILを堆積した後、ハードマスクHMをストッパとして、CMP(Chemical Mechanical Polishing)を行う。続いて、ハードマスクHMをウェットエッチングにより除去し、層間絶縁膜ILのエッチバックを行う。その後、ビア孔のパターニングを行い、ビア孔に金属膜(例えば、タングステン)を埋め込んでからCMP(Chemical Mechanical Polishing)を行い、ビア41、47を形成する。
次に、図18に示すように、シリコン酸化膜、アモルファスシリコン、及びハードマスクHMを堆積した後、結晶化アニールを行う。その後、パターニングを行い、ゲート酸化膜43及びポリシリコン層42を形成する。ここで、結晶化アニールを行う条件としては、例えば、温度は500〜1100℃、窒素雰囲気、時間は数ms〜数十時間の条件で行うことができる。なお、結晶化アニールはこの段階で行わずに、選択トランジスタ層HUを全て形成した後に行ってもよい。
次に、図19に示すように、層間絶縁膜ILを堆積した後、ハードマスクHMをストッパとして、CMP(Chemical Mechanical Polishing)を行う。続いて、ハードマスクHMをウェットエッチングにより除去し、層間絶縁膜ILのエッチバックを行う。続いて、さらに層間絶縁膜ILを堆積した後、ビア孔のパターニングを行う。そして、ビア孔へバリアメタル膜(例えば、チタンナイトライド)及び金属膜(例えば、タングステン)を埋め込んでからCMP(Chemical Mechanical Polishing)を行い、パッド31、37、ソース電極33、ドレイン電極35及びバリアメタル層32、36、35、38を形成する。
次に、図20に示すように、層間絶縁膜ILの堆積、ビア孔又は配線パターンのパターニング、ビア孔への金属膜(例えば、タングステン)埋め込み、及びCMP(Chemical Mechanical Polishing)を2回繰り返して行い、配線25、26、パッド22、及びビア23、27、28、29を形成する。
この後、既知の方法により、上層のビア、パッド、及びセルアレイ層MA0〜MA3を形成することにより、図8に示す本実施の形態に係る半導体記憶装置を製造することができる。
[効果]
このように構成された本実施の形態に係る積層メモリセルアレイ1、選択トランジスタ層HU、配線層LL1、LL2及び周辺回路層PCLの効果について、比較例を参照して説明する。図21は、比較例に係る半導体記憶装置の構成を示す断面図である。図21は、図8に対応する断面を示している。
このように構成された本実施の形態に係る積層メモリセルアレイ1、選択トランジスタ層HU、配線層LL1、LL2及び周辺回路層PCLの効果について、比較例を参照して説明する。図21は、比較例に係る半導体記憶装置の構成を示す断面図である。図21は、図8に対応する断面を示している。
図21に示すように、比較例の半導体記憶装置は、2つの選択トランジスタQB、QB’が、Z方向に沿って積み重ねられるように形成されている。ただし、2つの選択トランジスタQB、QB’は、個別に形成され、選択トランジスタQB、QB’に設けられた2つのゲート電極が分離されている点において、上述の実施の形態と異なる。
図21に示す比較例の半導体記憶装置では、セルアレイ層MA0、MA1に設けられたビット線BL00は、ビア17、24、27、配線25及びパッド18を介して選択トランジスタQBのソース電極33に接続される。セルアレイ層MA2、MA3に設けられたビット線BL10は、ビア11、13、15、21、23、63、配線62及びパッド12、14、16、22を介して選択トランジスタQB’のソース電極53に接続される。
選択トランジスタQBのドレイン電極35は、ビア28を介して周辺回路層PCLに設けられるデコーダ等の回路に接続される。選択トランジスタQB’のドレイン電極55は、ビア64を介して周辺回路層PCLに設けられるデコーダ等の回路に接続される。ここで、選択トランジスタQBと、選択トランジスタQB’とは周辺回路層PCLの異なる回路に接続される。
選択トランジスタQBは、ソース電極33及びバリアメタル層34と、ドレイン電極35及びバリアメタル層36とを備える。また、選択トランジスタQBは、ポリシリコン層42を備える。そして、選択トランジスタQBは、ゲート酸化膜43及びゲート電極G1を備える。
選択トランジスタQB’は、ソース電極53及びバリアメタル層54と、ドレイン電極55及びバリアメタル層56とを備える。また、選択トランジスタQB’は、ポリシリコン層46を備える。そして、選択トランジスタQB’は、ゲート酸化膜45及びゲート電極G2を備える。
ここで、比較例の選択トランジスタQB及び選択トランジスタQB’は、Z方向に積み重ねられるよう構成されているものの、選択トランジスタQB及び選択トランジスタQB’は、個別に形成されている。選択トランジスタQB及び選択トランジスタQB’は、それぞれ、別のゲート電極G1、G2を有するよう構成されている。
図21に示す比較例の半導体記憶装置では、選択トランジスタQB’のゲート電極G2に印加された電圧により、選択トランジスタQBのポリシリコン層42のチャネル領域のポテンシャルが影響を受けることがある。選択トランジスタQB’の動作状況によって、選択トランジスタQBのしきい値電圧及びドレイン電流が変動するおそれがある。
一方、図8に示す本実施の形態の半導体記憶装置では、選択トランジスタQBと、選択トランジスタQB’とが単一のゲート電極44を共有している。この場合、ゲート電極44に印加された電圧は、選択トランジスタQB及び選択トランジスタQB’のいずれにとっても動作に必要な電圧であり、この電圧が選択トランジスタQB、QB’のしきい値電圧及びドレイン電流に影響を与えることはない。その結果、図8に示す本実施の形態の半導体記憶装置では、選択トランジスタQB及び選択トランジスタQB’の安定的な動作を実現することができる。
また、選択トランジスタQB、QB’は周辺回路層PCLの異なる回路に接続されている。そのため、ゲート電極44に電圧を印加して選択トランジスタQB、QB’を動作状態にさせたとしても、周辺回路層PCLの異なる回路の制御により、ビット線BL00とビット線BL10とを別々に制御することができる。
また、図11〜図20に示す本実施の形態の半導体記憶装置の製造方法では、選択トランジスタQBと選択トランジスタQB’が1つののゲート電極44を共有するように、半導体記憶装置を製造している。そのため、本実施の形態の半導体記憶装置の製造方法は、図21に示す比較例のように、2つの選択トランジスタQB、QB’に対し別々のゲート電極G1、G2を形成する場合に比べ、ゲート電極加工工程及びゲート電極に接続する配線加工工程を削減することができる。その結果、製造工程にかかるコストを低減することができる。
本実施の形態の半導体記憶装置の製造方法では、選択トランジスタQB、QB’の拡散層を形成せず、ソース電極33、53、及びドレイン電極35、55と、ゲート電極44とのオーバーラップ領域がソース領域・ドレイン領域として機能する。そのため、拡散層の活性化に必要な高温プロセスが不要となり、下層の周辺回路層PCLに形成されたデコーダを含むCMOS回路の特性が劣化することを防ぐことができる。
[第2の実施の形態]
次に、本発明の第2の実施の形態を、図22を参照して説明する。第2の実施の形態の半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
次に、本発明の第2の実施の形態を、図22を参照して説明する。第2の実施の形態の半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
本実施の形態の半導体記憶装置は、上層に設けられる選択トランジスタQBと、下層に設けられる選択トランジスタQB’とを、異なる構造のトランジスタで形成する点において、第1の実施の形態と異なる。以下、図22を参照して、本実施の形態に係る半導体記憶装置の構成を説明する。
[選択トランジスタの構造]
本実施の形態でも、選択トランジスタQB及び選択トランジスタQB’は、Z方向に積層するように形成されるとともに、1つのゲート電極44を共有している。選択トランジスタQB及び選択トランジスタQB’は、ゲート電極44を挟んで対称の形状を有するよう構成されている。
本実施の形態でも、選択トランジスタQB及び選択トランジスタQB’は、Z方向に積層するように形成されるとともに、1つのゲート電極44を共有している。選択トランジスタQB及び選択トランジスタQB’は、ゲート電極44を挟んで対称の形状を有するよう構成されている。
ここで、本実施の形態において、上層の選択トランジスタQBは、ポリシリコン層42に不純物(例えば、フッ素)が注入された不純物拡散層39を有する。一方、下層の選択トランジスタQB’は、ポリシリコン層46には不純物は注入されていない。選択トランジスタQBのポリシリコン層42に注入する不純物としては、フッ素のほかに、ゲルマニウム、シリコン等を用いることができる。これらの不純物の濃度としては、1×1017cm−3〜1×1020cm−3程度とすることができる。
[製造方法]
次に、本実施の形態に係る半導体記憶装置の製造方法について説明する。図23乃至図26は、本実施の形態に係る半導体記憶装置の製造方法を示す断面図である。
次に、本実施の形態に係る半導体記憶装置の製造方法について説明する。図23乃至図26は、本実施の形態に係る半導体記憶装置の製造方法を示す断面図である。
本実施の形態に係る半導体記憶装置の製造方法は、図18に示す工程までは、第1の実施形態に係る半導体記憶装置の製造方法と同様である。図23は、図18の後の半導体記憶装置の製造方法を示す断面図である。図18に示す工程の後、層間絶縁膜ILを堆積した後、ハードマスクHMをストッパとしてCMP(Chemical Mechanical Polishing)を行う。続いて、ハードマスクHMをウェットエッチングにより除去し、層間絶縁膜ILのエッチバックを行う。続いて、バリアメタル膜(例えば、チタンナイトライド)、金属膜(例えば、タングステン)、及びハードマスクHMを順に堆積する。これにより、図23に示す構造となる。
次に、図24に示すように、パターニングを行って、ソース電極33、ドレイン電極35及びバリアメタル層34、35を形成する。
次に、図25に示すように、ソース電極33、ドレイン電極35及びバリアメタル層34、35をマスクとして、ポリシリコン層42に不純物(例えば、フッ素)の注入を行う。続いて、注入した不純物の活性化のための熱処理を行う。
次に、図26に示すように、層間絶縁膜ILを堆積した後、CMP(Chemical Mechanical Polishing)を行う。そして、ビア孔のパターニングを行う。ビア孔へ金属膜(例えば、タングステン)を埋め込んでからCMP(Chemical Mechanical Polishing)を行い、パッド31、37を形成する。
この後、既知の方法により、上層のビア、パッド、及び積層メモリセルアレイ1を形成することにより、図22に示す本実施の形態に係る半導体記憶装置を製造することができる。
[効果]
本実施の形態に係る半導体記憶装置でも、選択トランジスタQBと、選択トランジスタQB’とが単一のゲート電極44を共有している。本実施の形態の半導体記憶装置でも、選択トランジスタQB及び選択トランジスタQB’の安定的な動作を実現することができる。
本実施の形態に係る半導体記憶装置でも、選択トランジスタQBと、選択トランジスタQB’とが単一のゲート電極44を共有している。本実施の形態の半導体記憶装置でも、選択トランジスタQB及び選択トランジスタQB’の安定的な動作を実現することができる。
次に、本実施の形態に係る半導体記憶装置におけるポリシリコン層42への不純物注入による特性の変化について説明する。図27及び図28は、本実施の形態に係る半導体記憶装置の効果を説明するグラフである。
図27及び図28は、ゲート幅(ゲート電極44のY方向の幅)25nm、高さ25nmのポリシリコン層42を有する選択トランジスタQBにおいて、ポリシリコン層42にドーズ量3×1014cm−2のフッ素注入を行った場合と、行っていない場合とのドレイン電流の変化を示している。図27は、ゲート長(ソース電極33と、ドレイン電極35とのX方向の間隔)が1μmの選択トランジスタQB、図28は、ゲート長が100nmの選択トランジスタQBの結果を示している。また、図27及び図28は、フッ素注入を実施した素子と、フッ素注入を実施しない素子とをそれぞれ20個ずつ測定した結果を示している。
図27に示すように、ゲート長1μmの選択トランジスタQBでは、フッ素注入により平均的なドレイン電流が約14%増加する。一方、図28に示すように、ゲート長100nmの選択トランジスタQBでは、フッ素注入によりドレイン電流が約7%減少する。ゲート長が長い選択トランジスタQBでは、ドレイン電流がチャネルの移動度のみに依存し、ゲート長が短い選択トランジスタQBでは、ドレイン電流がチャネルの移動度とソース領域・ドレイン領域の寄生抵抗との両方に依存することを考えると、この結果は、フッ素注入によりチャネル移動度は改善(増加)するが、ソース領域・ドレイン領域の寄生抵抗は劣化(増加)することを示唆している。
従って、ゲート長が短い選択トランジスタQBでフッ素注入によるドレイン電流改善効果を得るためには、ソース領域・ドレイン領域の寄生抵抗に影響を与えないことが必要とされる。そのため、ポリシリコン層42のソース領域・ドレイン領域にはフッ素を注入せず、チャネル領域のみにフッ素を注入する必要がある。
なお、フッ素注入によってチャネル移動度が改善するのは、ポリシリコン層42中及びポリシリコン層42とゲート酸化膜43との界面の欠陥がフッ素により修復されるためと考えられる。また、フッ素注入によってソース領域・ドレイン領域の寄生抵抗が劣化するのは、ソース領域・ドレイン領域の不純物の活性化をフッ素が阻害するためだと考えられる。
本実施の形態では、ソース電極33、ドレイン電極35及びバリアメタル層34、36をマスクとして選択トランジスタQBのポリシリコン層42のみに不純物を注入するため、選択トランジスタQBのドレイン電流を大きく改善することができる。また、ポリシリコン層42のソース領域・ドレイン領域にはフッ素が注入されないため、ソース領域・ドレイン領域の寄生抵抗は増加することがない。そして、不純物注入のマスクとしてソース電極33、ドレイン電極35及びバリアメタル層34、36を用いているため、マスク形成用のリソグラフィ工程を必要とせず、製造工程にかかるコストを低減することができる。
本実施の形態では、上層の選択トランジスタQBのドレイン電流を不純物注入により改善できるため、上層の選択トランジスタQBと下層の選択トランジスタQB’との間のドレイン電流差を低減することができる。不純物注入量を適切に制御すれば、上層の選択トランジスタQBと下層の選択トランジスタQB’との間のドレイン電流差を完全に無くすことも可能である。
選択トランジスタQBでは、ポリシリコン層42の膜厚が薄いほどドレイン電流が減少する。そのため、複数の選択トランジスタQB間でポリシリコン層42の膜厚にばらつきがあった場合、ドレイン電流値も複数の選択トランジスタQB間でばらつくおそれがある。本実施の形態では、選択トランジスタQBのポリシリコン層42の膜厚が薄いほど、ポリシリコン層42とゲート酸化膜43との界面に多くの不純物が到達して、より大きな電流改善効果をもたらす。その結果、複数の選択トランジスタQB間のポリシリコン層42の膜厚ばらつきに起因するドレイン電流ばらつきを低減することが可能となる。
[第3の実施の形態]
次に、本発明の第3の実施の形態を、図29を参照して説明する。第3の実施の形態の半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
次に、本発明の第3の実施の形態を、図29を参照して説明する。第3の実施の形態の半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
本実施の形態の半導体記憶装置は、上層に設けられる選択トランジスタQBと、下層に設けられる選択トランジスタQB’とを、異なる構造のトランジスタで形成する点において、第1の実施の形態と異なる。以下、図29を参照して、本実施の形態に係る半導体記憶装置の構成を説明する。
[選択トランジスタの構造]
本実施の形態でも、選択トランジスタQB及び選択トランジスタQB’は、Z方向に積層するように形成されるとともに、1つのゲート電極44を共有している。選択トランジスタQB及び選択トランジスタQB’は、ゲート電極44を挟んで対称の形状を有するよう構成されている。
本実施の形態でも、選択トランジスタQB及び選択トランジスタQB’は、Z方向に積層するように形成されるとともに、1つのゲート電極44を共有している。選択トランジスタQB及び選択トランジスタQB’は、ゲート電極44を挟んで対称の形状を有するよう構成されている。
ここで、本実施の形態において、上層の選択トランジスタQBは、ポリシリコン層42の上でソース電極33とドレイン電極35との間に、応力性絶縁膜40を有する。応力性絶縁膜40としては、シリコン窒化膜、シリコン酸化膜などを用いることができる。応力性絶縁膜40は、選択トランジスタQBのソース電極33とドレイン電極35との間に、ゲート長方向(X方向)に伸張性のひずみを生じさせるものでもよいし、ゲート長方向に圧縮性のひずみを生じさせるものでもよい。
選択トランジスタQBがn型トランジスタである場合、選択トランジスタQBのゲート長方向に伸張性のひずみを生じさせる応力性絶縁膜40を設けることができる。選択トランジスタQBがp型トランジスタである場合、選択トランジスタQBのゲート長方向に圧縮性のひずみを生じさせる応力性絶縁膜40を設けることができる。
本実施の形態の半導体記憶装置の製造方法は、上述の実施の形態において、ソース電極33、ドレイン電極35、バリアメタル層34、36を形成した後、応力性絶縁膜40を堆積し、CMP(Chemical Mechanical Polishing)を行う。この他のプロセスは上述の実施の形態の半導体記憶装置と同一である。
また、応力性絶縁膜40を堆積した後に熱処理を行って、選択トランジスタQBのポリシリコン層42に生じさせるひずみの量を増加させることも可能である。
[効果]
本実施の形態に係る半導体記憶装置でも、選択トランジスタQBと、選択トランジスタQB’とが単一のゲート電極44を共有している。本実施の形態の半導体記憶装置では、選択トランジスタQB及び選択トランジスタQB’の安定的な動作を実現することができる。
本実施の形態に係る半導体記憶装置でも、選択トランジスタQBと、選択トランジスタQB’とが単一のゲート電極44を共有している。本実施の形態の半導体記憶装置では、選択トランジスタQB及び選択トランジスタQB’の安定的な動作を実現することができる。
本実施の形態の半導体記憶装置では、応力性絶縁膜40により選択トランジスタQBのチャネル領域となるポリシリコン層42にひずみが発生し、チャネル移動度が向上する。この結果、選択トランジスタQBのドレイン電流が増加する。本実施の形態では、上層の選択トランジスタQBのドレイン電流を応力性絶縁膜40により改善できるため、上層の選択トランジスタQBと下層の選択トランジスタQB’との間のドレイン電流差を低減することができる。応力性絶縁膜40の特性を適切に制御すれば、上層の選択トランジスタQBと下層の選択トランジスタQB’との間のドレイン電流差を完全に無くすことも可能である。
また、本実施の形態の半導体記憶装置の製造方法では、第1又は第2の実施の形態の層間絶縁膜ILを堆積する工程を、応力性絶縁膜40を堆積する工程に変えるだけなので、新たなプロセス工程の追加を必要とせず、製造工程に必要なコストが増加することがない。
選択トランジスタQB、QB’ではゲート長(ソース電極とドレイン電極の間隔)が長いほどドレイン電流が減少するため、素子間でゲート長にばらつきがあった場合、ドレイン電流値も素子間でばらついてしまう。本実施の形態の半導体記憶装置では、選択トランジスタQBのゲート長が長いほど、応力性絶縁膜40の体積が大きくなり、より大きな電流改善効果をもたらす。そのため、選択トランジスタQB間のゲート長ばらつきによるドレイン電流ばらつきを低減することが可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置換、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
例えば、選択トランジスタQB、QB’のチャネル及びソース領域・ドレイン領域に不純物を注入してもよい(n型選択トランジスタであればn型不純物、p型選択トランジスタであればp型不純物)。この場合、いわゆる接合レストランジスタとして動作し、ソース領域・ドレイン領域の寄生抵抗を低減することができる。
また、選択トランジスタ層HUに選択トランジスタを複数積層していく場合、上層の選択トランジスタほど作製プロセス中に受ける熱負荷が少ない。そのため、上層の選択トランジスタほどチャネル領域となるポリシリコン層の結晶性が低く、ドレイン電流が小さくなってしまうおそれがある。上述の実施の形態の半導体記憶装置において、上層の選択トランジスタQBのゲート長を下層の選択トランジスタQB’よりも短くする、又は上層の選択トランジスタQBのゲート幅を下層の選択トランジスタQB’よりも長くすることにより、上層の選択トランジスタQBと下層の選択トランジスタQB’の電流差を低減することができる。ゲート長とゲート幅とを適切に制御すれば、上層の選択トランジスタQBと下層の選択トランジスタQB’の電流差を完全に無くすことも可能である。
上述の実施の形態は、ビット線BLに接続されるビット線選択トランジスタQBを例にして説明したが、この構成をワード線選択トランジスタQWに適用することもできる。異なるセルアレイ層MAに設けられたワード線WLが共通に接続されている場合には、ワード線選択トランジスタQWは、比較例のように単独に構成されていてもよい。
1・・・メモリセルアレイ、 2・・・カラム制御回路、 3・・・ロウ制御回路、 WL・・・ワード線、 BL・・・ビット線、 MC・・・メモリセル、 VR・・・可変抵抗素子、 EL・・・電極。
Claims (6)
- 複数の第1配線、前記第1配線に交差するように延びる複数の第2配線、及び前記第1配線と前記第2配線との各交差部に配置され可変抵抗素子を含む複数のメモリセルを基板に垂直な方向に積層したメモリセルアレイと、
前記第1配線又は前記第2配線を選択するための複数の選択トランジスタを含む選択トランジスタ層とを備え、
異なる2つの前記第1配線に接続された2つの前記選択トランジスタは、前記基板に垂直な方向に積層されるように形成されるとともに、1つのゲート電極を共有するよう構成されている
ことを特徴とする半導体記憶装置。 - 2つの前記選択トランジスタのうち、上層に形成された前記選択トランジスタのチャネル領域に不純物が注入されている
ことを特徴とする請求項1記載の半導体記憶装置。 - 2つの前記選択トランジスタのうち、上層に形成された前記選択トランジスタのソース電極とドレイン電極との間に応力性絶縁膜が設けられている
ことを特徴とする請求項1又は2記載の半導体記憶装置。 - 複数の第1配線、前記第1配線に交差するように延びる複数の第2配線、及び前記第1配線と前記第2配線との各交差部に配置され可変抵抗素子を含む複数のメモリセルを基板に垂直な方向に積層したメモリセルアレイと、
前記第1配線又は前記第2配線を選択するための複数の選択トランジスタを含む選択トランジスタ層とを備える半導体記憶装置の製造方法であって、
前記基板の上方に第1の選択トランジスタを形成する工程と、
前記第1の選択トランジスタと1つのゲート電極を共有するように、前記基板に垂直な方向に第2の選択トランジスタを形成する工程と、
2つの前記選択トランジスタを異なる2つの前記第1配線に接続する工程とを備える
ことを特徴とする半導体記憶装置の製造方法。 - 前記第2の選択トランジスタのチャネル領域に不純物を注入する工程をさらに備える
ことを特徴とする請求項4記載の半導体記憶装置の製造方法。 - 前記第2の選択トランジスタのソース電極とドレイン電極との間に応力性絶縁膜を設ける工程をさらに備える
ことを特徴とする請求項4又は5記載の半導体記憶装置の製造方法。
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