JP2016129081A - 再構成可能な回路 - Google Patents

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Abstract

【課題】抵抗変化メモリ素子を有する、チップの不良率を低減することができる再構成可能な回路を提供する。
【解決手段】信号が入力されるＮ本の入力配線ＩＮと、信号が出力されるＭ本の出力配線ＯＵＴと、Ｎ本の入力配線に対応して設けられたＮ本の、対応する入力配線に接続される、第１配線と、Ｋ（＞Ｍ）本の、Ｎ本の第１配線と交差する、第２配線と、第１配線と第２配線との交差領域に設けられた複数の第１抵抗変化素子１０と、出力配線と第２配線との間に設けられ、Ｋ本の第２配線のうちＭ本の第２配線を選択し、選択された第２配線を出力配線に接続する選択回路２３と、を備えている。
【選択図】図７

Description

本発明の実施形態は、再構成可能な回路に関する。
プログラマブルロジックデバイス（再構成可能な回路）は、チップ製造後に回路を書き換えることができる半導体集積回路である。プログラマブルロジックデバイスは複数の配線を有し、これらの配線のうち選択された２本の配線どうしを電気的に接続または非接続にする。この接続状態を制御するためにいくつかの手法が存在する。
配線の接続を制御するための１つの手法は、トランジスタとメモリ素子を用いるものである。メモリ素子は電気的にプログラム可能であり、メモリ素子にプログラムされた情報に基づいてトランジスタのオン／オフが切り替わる。メモリ素子としては一般的にＳＲＡＭが用いられる。
配線の接続を制御する他の手法として、複数の配線の間に抵抗変化メモリを設ける方法が知られている。上記の抵抗変化メモリは例えば２つの端子を有する不揮発性抵抗変化素子であり、端子間に所定の電圧を印加することにより低抵抗状態と高抵抗状態を切り替えることができる。
ところで、メモリ素子を多く用いる回路は一般的に不良を含みやすい。そのため一部のメモリ素子が不良だった場合でも正しい回路動作ができるように、予め冗長ビットを用意し、不良ビットを冗長ビットで置き換える技術が知られている。しかし、抵抗変化メモリ素子を用いたプログラマブルロジックデバイスにおいて、冗長ビットを用いて不良ビットを救済する技術は、今まで知られていない。
特開２０１２−１６９０２３号公報
本実施形態は、抵抗変化メモリ素子を有する再構成可能な回路において、チップの不良率を低減することができる再構成可能な回路を提供する。
本実施形態による再構成可能な回路は、信号が入力されるＮ本の入力配線と、信号が出力されるＭ本の出力配線と、前記Ｎ本の入力配線に対応して設けられたＮ本の第１配線であって、各第１配線は対応する入力配線に接続される、Ｎ本の第１配線と、Ｋ（＞Ｍ）本の第２配線であって、各第２配線は前記Ｎ本の第１配線と交差する、Ｋ（＞Ｍ）本の第２配線と、前記第１配線と前記第２配線との交差領域に設けられた複数の第１抵抗変化素子であって、各第１抵抗変化素子は対応する前記第１配線に接続された第１電極と、対応する前記第２配線に接続された第２電極と、前記第１電極と前記第２電極との間に設けられた第１抵抗変化層とを有し、前記第１電極と前記第２電極との間の抵抗状態を低抵抗状態および高抵抗状態のいずれか一方の状態から他方の状態にプログラム可能である複数の第１抵抗変化素子と、前記第１配線に印加する電圧を制御する第１制御部と、前記第２配線に印加する電圧を制御する第２制御部と、前記出力配線と前記第２配線との間に設けられ、前記Ｋ本の第２配線のうちＭ本の第２配線を選択し、選択された前記第２配線を前記出力配線に接続する選択回路と、を備えている。
抵抗変化メモリ素子の一例を示す断面図。 抵抗変化メモリ素子がアレイ状に配列された不揮発性メモリ装置の一例を示すブロック図。 メモリセルアレイおよびこのメモリセルアレイを駆動するドライバの具体的な構成の一例を示す回路図。 図３に示す回路をプログラマブルロジックデバイスに適用した際の再構成可能な回路の一具体例を示す図。 電流制限回路の一例を示す図。 電流制限回路の一例を示す図。 電流制限回路の一例を示す図。 電流制限回路の一例を示す図。 第１実施形態による再構成可能な回路を示す回路図。 第２実施形態による再構成可能な回路を示す回路図。 第２実施形態の第１変形例による再構成可能な回路を示す回路図。 第２実施形態の第２変形例による再構成可能な回路に用いられる選択回路の一例を示す回路図。 第３実施形態による再構成可能な回路を示す回路図。 第４実施形態による再構成可能な回路を示す回路図。 第５実施形態による再構成可能な回路を示す回路図。 第６実施形態による再構成可能な回路を示す回路図。 第５または第６実施形態の変形例による再構成可能な回路に用いられる選択回路の一例を示す回路図。
以下、本発明の実施形態について図面を参照して説明する。
図１に抵抗変化メモリ素子（以下では単にメモリ素子ともいう）の構造の一例を示す。メモリ素子１０は電極１０ａ、１０ｃと、これらの電極１０ａ、１０ｃに挟まれた抵抗変化層１０ｂと、を有する。抵抗変化層１０ｂは、例えば、チタン酸化物やハフニウム酸化物、タンタル酸化物、アルミ酸化物、シリコン酸化物といった金属酸化物、または半導体酸化物であってもよいし、アモルファスシリコン等の半導体材料であってもよい。また、これらの材料の積層膜であってもよい。
上記の電極１０ａ、１０ｃに所定の電圧を印加することによって、電極間の電気抵抗を変化させることができる。ここでは、メモリ素子の抵抗を高抵抗状態から低抵抗状態に変化させることをセットと称し、メモリ素子の抵抗を低抵抗状態から高抵抗状態に変化させることをリセットと称する。また、メモリ素子をセットするために必要な電圧をセット電圧と称し、メモリ素子をリセットするために必要な電圧をリセット電圧と称する。
図２は、抵抗変化メモリ素子がアレイ状に配列された不揮発性メモリ装置の構成の一例を示すブロック図である。上記セット電圧、リセット電圧を所定のメモリ素子に印加するためには、例えば図２に示す不揮発性メモリ装置が用いられる。メモリセルアレイ１００は配列状に並べられた複数のメモリ素子を有し、ドライバ２１およびドライバ２２に接続されている。ドライバ２１、２２は制御回路２０から制御信号を受け取り、この制御信号に基づいて、選択したメモリ素子にプログラム電圧を印加する。同様にドライバ２１、２２は上記制御信号に基づいて、選択していないメモリ素子に所定の電圧を与えることもあるし、特定のメモリ素子の電極の電位を浮遊状態にすることもある。
図３に、メモリセルアレイ１００とドライバ２１、ドライバ２２の具体的な構成の一例を示す。この回路は、ｍ本のワード線ＷＬｉ（１≦ｉ≦ｍ）と、ｎ本のビット線ＢＬｊ（１≦ｊ≦ｎ）と、これらの配線が交差する位置に設けられたメモリ素子１０ｉｊと、を有する。メモリ素子、例えばメモリ素子１０２３をプログラムする際には、ドライバ２１は上記メモリ素子１０２３に接続するワード線ＷＬ２に所定の電圧を与え、ドライバ２２は上記メモリ素子１０２３に接続するビット線ＢＬ３に所定の電圧を与える。
図３に示す回路をプログラマブルロジックデバイスに適用した際の再構成可能な回路の一具体例を図４に示す。この例においては、ビット線ＢＬｊ（１≦ｊ≦ｎ）は、トランジスタ１２ｊを介してインバータ等のバッファ１３ｊの出力端子に接続され、これらのバッファ１３ｊの入力端子は入力線ＩＮｊに接続される。同様にワード線ＷＬｉ（１≦ｉ≦ｍ）はトランジスタ１６ｉを介してインバータ等のバッファ１７ｉの入力端子に接続され、これらのバッファ１７ｉの出力端子は出力線ＯＵＴｉに接続される。入力線ＩＮｊ（１≦ｊ≦ｎ）に入力された信号は低抵抗状態にあるメモリ素子を介して出力線ＯＵＴへと伝達される。なお、ここでビット線ＢＬｊ（１≦ｊ≦ｎ）とバッファ１３ｊとの間のトランジスタ１２ｊ、あるいはワード線ＷＬｉ（１≦ｉ≦ｍ）とバッファ１７ｉとの間のトランジスタ１６ｉは、なくてもよい。ただし、これらのトランジスタを設けることで、メモリ素子のプログラムを行う際にセット電圧あるいはリセット電圧によってバッファ等の周辺回路にダメージが入ることを防ぐことができる。
ところで、メモリ素子にセット電圧またはリセット電圧を印加する際に、プログラム後のメモリ素子の抵抗値のばらつきを抑える目的で、あるいはメモリ素子の不可逆的な破壊を防ぐ目的で、プログラム中にメモリ素子に流れる電流をある値（以下、この値を制限電流値と称する）以下に制限する機構を設けることがある。例えば、一般にセット時の制限電流値を大きくすれば、セット後のメモリ素子の抵抗値は小さくなる。一方、リセット時は上記の制限電流値を十分大きくすることでメモリ素子に十分大きな量の電流を流し、そのときに発生する熱によってメモリ素子の抵抗状態を高抵抗状態へと変化させる。このようにセット時とリセット時では、異なる制限電流値が用いられる。
制限電流値を生成する電流制限回路の例を図５Ａ、５Ｂに示す。メモリ素子１０と直列に接続されたトランジスタ１１のゲートに印加する電圧Ｖｃｏｍｐを制御することで、メモリ素子に流れる最大電流を制御する。例えば図５Ａの例では、メモリ素子１０の一方の電極に電圧Ｖｐｇｍ１を印加し、もう一方の電極にはｎチャネルトランジスタ１１ａを介して上記電圧Ｖｐｇｍ１よりも小さい電圧Ｖｐｇｍ２を印加する。このとき上記トランジスタ１１ａのゲートには上記電圧Ｖｐｇｍ２よりも大きい電圧Ｖｃｏｍｐを印加する。このとき電圧Ｖｃｏｍｐの大きさを制御することによって、プログラム中にメモリ素子に流れる最大電流を制御する。なお、ここでは電流を制限する素子としてｎチャネルトランジスタ１１ａを用いたが、図５Ｂに示すように、ｐチャネルトランジスタ１１ｂを用いてもよい。この場合は、メモリ素子１０の一方の電極に電圧Ｖｐｇｍ２を印加し、もう一方の電極にはｐチャネルトランジスタ１１ｂを介して上記電圧Ｖｐｇｍ２よりも大きい電圧Ｖｐｇｍ１を印加する。このとき、上記トランジスタ１１ｂのゲートには上記電圧Ｖｐｇｍ１よりも小さい電圧Ｖｃｏｍｐを印加する。このとき電圧Ｖｃｏｍｐの大きさを制御することによって、プログラム中にメモリ素子１０に流れる最大電流を制御する。
このように、図５Ａ、５Ｂに示す例では、複数のＶｃｏｍｐを用いることで複数の制限電流値を設定することができる。ほかの例として、図６Ａ、６Ｂに示すように電流を制限するための複数のｎチャネルトランジスタ１１ａおよびセレクタ１５、または複数のｐチャネルトランジスタ１１ｂおよびセレクタ１５を用意してもよい。この場合、複数のトランジスタ１１ａ、または１１ｂはそれぞれ駆動力が異なり、同じ電圧を印加したときの電流量がそれぞれ異なるように設計する。具体的には、チャネル幅やゲート長、あるいはゲート絶縁膜の膜厚やチャネルの不純物濃度を異なるようにトランジスタを作製する。メモリ素子をプログラムする際には、用いる電流制限量に応じて、メモリ素子と特定のトランジスタを接続する。
一般に、メモリ素子をセットする場合には電流制限値を小さく設定し、メモリ素子に流れる最大電流を小さい値に制限する。このときセット後のメモリ素子の抵抗値はこの電流制限値に依存し、電流制限値を小さくするほど、セット後のメモリ素子の抵抗は大きくなる。一方でメモリ素子をリセットする場合には電流制限値を大きくし、メモリ素子に十分大きな電流が流れるようにする。これはメモリ素子をリセットするために電流による熱を発生させる必要があるためである。
ここで、上述したような電流制限回路を用いてメモリ素子をセットする手法を、図４に示したプログラマブルロジックデバイスに適用した場合について考える。図４に示した回路は２つのドライバ２１、２２を有しているが、セット時の電流制限値はドライバ２１によって設定することが望ましい。その理由を以下に示す。
例えば図４に示す再構成可能な回路において、メモリ素子１０２１にセット電圧を与える場合を考える。このときメモリ素子１０２１の電極にはドライバ２１、２２によって電位差が与えられるが、ここではドライバ２１はワード線ＷＬ２にセット電圧Ｖｓｅｔを与え、ドライバ２２はビット線ＢＬ１に接地電圧Ｖｓｓを与えるとする。なお、逆にドライバ２１がワード線ＷＬ２に接地電圧Ｖｓｓを与え、ドライバ２２はビット線ＢＬ１にセット電圧Ｖｓｅｔを与えてもよい。同時に、メモリ素子１０２１以外のメモリ素子に誤ってデータが書き込まれるのを防ぐために、ドライバ２１はワード線ＷＬ２以外のワード線にプログラム防止電圧Ｖｉｎｈを与え、ドライバ２２はビット線ＢＬ１以外のビット線にプログラム防止電圧Ｖｉｎｈを与える。プログラム防止電圧Ｖｉｎｈは例えばセット電圧Ｖｓｅｔと接地電圧Ｖｓｓの中間の電圧である。
ここで、すでにこのときメモリ素子１０１１が低抵抗状態である場合を考える。ワード線ＷＬ１にはドライバ２１によってプログラム防止電圧Ｖｉｎｈが与えられており、ビット線ＢＬ１にはドライバ２２によって接地電圧Ｖｓｓが与えられている。
もしドライバ２２によって電流制限値を設定する場合、図５Ａ乃至図６Ｂに示すように、ビット線ＢＬ１には電流制限用のトランジスタを介して接地電圧Ｖｓｓが与えられることになる。一方で、ビット線ＢＬ１には、ドライバ２１からワード線ＷＬ１に印加されたプログラム防止電圧Ｖｉｎｈが低抵抗状態のメモリ素子１０１１を介して印加される。ここでビット線ＢＬ１の電位がＶｓｓになるかＶｉｎｈになるかは、上記電流制限用トランジスタの抵抗とメモリ素子１０１１の抵抗の比で決まるが、電流制限用トランジスタは比較的大きな抵抗値を有するため、ビット線ＢＬ１の電位はＶｉｎｈに近い電位になる可能性がある。ビット線ＢＬ１の電位がＶｉｎｈになってしまうと、メモリ素子１０２１に印加される電圧もプログラム防止電圧Ｖｉｎｈになってしまい、メモリ素子１０２１をセットすることができなくなる。
しかし、もしドライバ２１によって電流制限値を設定する場合、ワード線ＷＬ１には電流制限用のトランジスタを介してプログラム防止電圧Ｖｉｎｈが与えられることになる。一方で、ビット線ＢＬ１には、ドライバ２１によって電流制限用トランジスタを介さずにＶｓｓが印加される。したがって、ビット線ＢＬ１の電位はＶｓｓになり、メモリ素子１０２１を確実にセットさせることができる。
上記の例では、メモリ素子１０１１が低抵抗状態であるときにメモリ素子１０２１をセットする場合を考えた。似たような例として、メモリ素子１０２２が低抵抗状態であるときにメモリ素子１０２１をセットする場合を考えると、今度はドライバ２２で電流制限値を設定することが望ましくなる。しかし、プログラマブルロジックデバイスの場合、ある１つの出力方向の配線に接続された複数のメモリ素子が同時に低抵抗状態になることはない。ここでの出力方向の配線とは、メモリ素子とバッファの入力とを接続する配線のことである。例えば、図４においてはワード線に相当する。もしある１つのワード線に接続された複数のメモリ素子が同時に低抵抗状態である場合、例えばメモリ素子１０２１とメモリ素子１０２２が両方低抵抗状態であったとすると、それは入力線ＩＮ１と入力線ＩＮ２がいずれも出力線ＯＵＴ２に接続されることを意味するため、出力線ＯＵＴ２から出力される信号が不定となる。
したがって、メモリ素子をプログラマブルロジックデバイスに適用した場合には、出力方向の配線（ワード線）に接続されるドライバ（ここではドライバ２１）によって電流制限値を設けることが適当である。
ところで、メモリを含む回路を設計する際に、ある一部のメモリ素子が不良ビットだった場合にもチップが問題なく使用できるように工夫をすることが多い。その例として、冗長ビット（リダンダンシビット）を用いる技術がある。この技術は、本来必要な数のメモリ素子に加え、予め予備のメモリ素子を用意しておき、不良のメモリ素子が見つかった場合にこの不良のメモリ素子を予備のメモリ素子と入れ替えるというものである。このリダンダンシ技術を用いることで、不良ビットがあった場合にもチップを廃棄する必要がなく、不良品発生によるコストの増加を抑えることができる。このリダンダンシ技術用いた再構成可能な回路を以下に実施形態として説明する。
（第１実施形態）
図７に第１実施形態による再構成可能な回路を示す。この実施形態の再構成可能な回路は、図４に示す再構成可能な回路において、リダンダンシ技術を用いた場合の一構成例である。本実施形態の回路は、ｐ本のワード線ＷＬｉ（１≦ｉ≦ｐ、ただしｍ＜ｐ）と、ｎ本のビット線ＢＬｊ（１≦ｊ≦ｎ）と、これらの配線が交差する位置に設けられたメモリ素子１０ｉｊと、を有する。ワード線ＷＬｉ（１≦ｉ≦ｐ）はトランジスタ１６ｉを介して選択回路２３に接続される。選択回路２３はｐ本のワード線ＷＬ１〜ＷＬｐのうち所定のｍ本の配線を選択する回路である。選択されたｍ本の配線はインバータ等のバッファ１７１〜１７ｍの入力に接続され、これらのバッファ１７１〜１７ｍの出力はそれぞれ出力線ＯＵＴ１〜ＯＵＴｍに接続される。
一方、ビット線ＢＬｊ（１≦ｊ≦ｎ）はトランジスタ１２ｊを介してインバータ等のバッファ１３ｊの出力に接続され、これらのバッファ１３ｊの入力は入力線ＩＮｊに接続される。なお、ここでビット線ＢＬｊ（１≦ｊ≦ｎ）とバッファ１３ｊの間のトランジスタ１２ｊ、あるいはワード線ＷＬｉ（１≦ｉ≦ｐ）と選択回路２３の間のトランジスタ１６ｉは、なくてもよい。ただし、これらのトランジスタを設けることで、メモリ素子のプログラムを行う際にセット電圧あるいはリセット電圧によってバッファ１３１〜１３ｎや選択回路２３等の周辺回路にダメージが入ることを防ぐことができる。また、ドライバ２１はワード線ＷＬｉ（１≦ｉ≦ｐ））に接続され、メモリ素子をプログラムする際にワード線に所定の電圧を与える。ドライバ２２はビット線ＢＬｊ（１≦ｊ≦ｎ）に接続され、メモリ素子をプログラムする際にビット線に所定の電圧を与える。
図７に示す再構成可能な回路においては、入力線ＩＮと出力線ＯＵＴの本数はそれぞれｎ本、ｍ本であるが、メモリ素子は予備のメモリ素子を含めて（ｎ×ｐ）個有している。もしこれらのメモリ素子の中に不良ビットがあった場合、選択回路２３は不良ビットが接続されているワード線以外のワード線を出力線と接続するように、配線の接続を制御する。例えば、図７に示した回路内のメモリ素子において不良ビットが全くない場合は、選択回路２３はワード線ＷＬ１、・・・、ＷＬｍを選択すればよい。
一方、例えばメモリ素子１０２３が不良ビットであった場合、選択回路２３はワード線ＷＬ１、ＷＬ３、・・・、ＷＬｍ、ＷＬｍ＋１を選択すればよい。これによってメモリ素子１０２３を使用せずに、正常なメモリ素子のみを用いて回路を動作させることが可能となる。
図７においては、ワード線を出力線の数より多く用意し、選択回路２３はワード線に接続するように配置した。一方でビット線の本数は入力線の本数と同じである。これと逆に、ビット線を入力線の数より多く用意し、選択回路２３をビット線に接続するように配置することは好ましくない。その理由を以下に述べる。
ここで例として、図４で説明した手法と同じ手法を用いてメモリ素子１０２１をセットする場合を考える。このとき、ドライバ２１は電流制限用のトランジスタを介してワード線ＷＬ２にセット電圧Ｖｓｅｔ（または０Ｖ）を印加し、それ以外のワード線には電流制限用のトランジスタを介してプログラム防止電圧Ｖｉｎｈを印加する。ドライバ２２はビット線ＢＬ１に０Ｖ（またはＶｓｅｔ）を印加し、それ以外のビット線にプログラム防止電圧Ｖｉｎｈを印加する。
このとき、前述したように、メモリ素子１０２１が接続されるワード線と同じワード線に接続されたメモリ素子１０２２、・・・、１０２ｎの中に低抵抗状態のものが存在すると、この低抵抗状態のメモリ素子を介してワード線ＷＬ２にプログラム防止電圧Ｖｉｎｈが印加されてしまい、ワード線ＷＬ２の電圧が不定になってしまう。この場合、メモリ素子１０２１を正常にセットすることができない。
抵抗変化メモリ素子の場合、不良の形態として、電極１０ａと電極１０ｃがショートしているものが考えられる。すなわち、不良のメモリ素子は不可逆的な低抵抗状態であって、それを高抵抗状態にプログラムすることはできない。したがって、不良のメモリ素子が存在した場合、そのメモリ素子が接続されるワード線と同じワード線に接続されたメモリ素子はセットさせることができなくなる。一方で不良のメモリ素子が接続されるビット線と同じビット線に接続されたメモリ素子をセットさせることは可能である。
図７に示した再構成可能な回路においては、例えばメモリ素子１０２３が不良ビットだった場合、ワード線ＷＬ２に接続された他のメモリ素子１０２１、１０２２、１０２４、・・・、１０２ｎを正常にセットすることができなくなる。しかし、この再構成可能な回路を動作させるときには、選択回路２３はワード線ＷＬ２を選択せず、ワード線ＷＬ２以外のワード線をバッファと接続する。したがって、これらのメモリ素子は回路動作に使用されることがなく、したがってプログラムされる必要もない。
もし選択回路２３をビット線に接続するように配置した場合、不良のメモリ素子と同じビット線に接続されたメモリ素子は回路動作に使用されない。例えば、メモリ素子１０２３が不良ビットだった場合、ビット線ＢＬ３に接続されたメモリ素子１０１３、１０３３、・・・、１０ｍ３は回路動作に使用されない。一方で、メモリ素子１０２３が不良ビットだった場合、この不良のメモリ素子１０２３が接続されるワード線と同じワード線に接続されたメモリ素子、すなわちメモリ素子１０１３、１０３３、・・・、１０ｍ３は回路動作に使用される。ところが、前述したプログラム手法ではこれらのメモリ素子を正常にセットできないため、回路を書き換えることができなくなる。
上述したことを纏めると、抵抗変化メモリ素子をプログラマブルロジックデバイスに適用する場合には、出力方向の配線（ワード線）に接続されるドライバ（ここではドライバ２１）によってプログラム時の電流制限値を設けることが好ましく、さらに図７に示す回路のように、出力方向の配線（ワード線）を出力線の数より多く用意し、選択回路２３はこの出力方向の配線に接続するように設けることが好ましい。
以上説明したように、本実施形態によれば、チップの不良率を低減することが可能な再構成可能な回路を提供することができる。
（第２実施形態）
第２実施形態による再構成可能な回路を図８に示す。この第２実施形態の再構成可能な回路は、図７に示す第１実施形態の再構成可能な回路において、ｍ本の出力線ＯＵＴ１〜ＯＵＴｍに対して、ｍ＋１本のワード線ＷＬ１〜ＷＬｍ＋１を有する場合の再構成可能な回路である。そして、選択回路２３はｍ＋１本のワード線ＷＬ１〜ＷＬｍ＋１の中からｍ本を選択し、これらをバッファ１７１〜１７ｍと接続する。
選択回路２３は、それぞれが２入力１出力のｍ個のマルチプレクサＭＵＸ１〜ＭＵＸｍを有する。マルチプレクサＭＵＸｉ（１≦ｉ≦ｍ）の入力端子はワード線ＷＬｉとワード線ＷＬｉ＋１と接続され、マルチプレクサＭＵＸｉの出力端子はバッファ１７ｉを介して出力線ＯＵＴｉと接続され、ＭＵＸｉの選択端子には選択メモリＭｉが接続される。マルチプレクサＭＵＸｉ（１≦ｉ≦ｍ）は選択メモリＭｉの情報に基づいて、ワード線ＷＬｉまたはＷＬｉ＋１のいずれかを選択して選択されたワード線の電位を出力する。
ここで、ワード線ＷＬｋ（１≦ｋ≦ｍ）に接続されたメモリ素子の中に不良ビットが含まれていた場合を考える。このとき選択メモリＭ１、・・・、Ｍｋ−１はそれぞれ例えば情報「０」を記憶し、マルチプレクサＭＵＸｉ（１≦ｉ≦ｋ−１）は、ワード線ＷＬｉを選択する。一方で選択メモリＭｋ、・・・、Ｍｍはそれぞれ例えば情報「１」を記憶し、マルチプレクサＭＵＸｉ（ｋ≦ｉ≦ｍ）はワード線ＷＬｉ＋１を選択する。
もしワード線ＷＬ１、・・・、ＷＬｍに接続されたメモリの中に不良ビットが存在しない場合は、選択メモリＭ１、・・・、Ｍｍはそれぞれ例えば情報「０」を記憶し、マルチプレクサＭＵＸｉ（１≦ｉ≦ｍ）はワード線ＷＬｉを選択する。これによって、不良ビットに接続されていないワード線のみを回路動作に使用することができる。
例えば、メモリ素子１０２３が不良ビットであった場合を考える。このとき選択メモリＭ１は情報「０」を記憶し、マルチプレクサＭＵＸ１はワード線ＷＬ１を選択する。また選択メモリＭｉ（２≦ｉ≦ｍ）は情報「１」を記憶し、ワード線ＷＬｉ＋１を選択する。これによって、ワード線ＷＬ２以外のワード線を回路動作に使用することができる。
（第１変形例）
図８に示す第２実施形態では、出力線の数に対してワード線の数が１本だけ多い場合について説明した。しかしメモリ素子の不良率によっては、出力線の数に対して２本以上多いワード線を有することが望ましい場合がある。その際は、図９に示す第２実施形態の第１変形例による再構成可能な回路のように、図８に示す回路を任意の数だけ並べて再構成可能な回路を構成すればよい。図９に示す第１変形例では、メモリアレイはＮ個の領域２４１〜２４Ｎに分けられ、それぞれの領域において、選択回路２３ｉ（１≦ｉ≦Ｎ）は出力線の数に対して１本多いワード線の中から、任意の１本を除いたワード線を選択する。
従来のリダンダンシ技術では、選択回路内のメモリはフリップフリップで構成される。フリップフロップに蓄えられた情報は電源を切ると消えてしまうため、電源投入後には、別途設けられた不揮発性メモリからデータをフリップフロップにロードする必要がある。上記不揮発性メモリにはヒューズ素子が用いられる。
しかし、上記従来のリダンダンシ技術では、電源遮断時のデータ記憶のため別途不揮発性メモリを用意する必要があり高コストとなる。また、フリップフロップは回路面積が大きく、チップ面積も大きくなる。
（第２変形例）
第２実施形態の第２変形例による再構成可能な回路について、図１０を参照して説明する。この第２変形例の再構成可能な回路は、図８に示す第２実施形態において、選択回路２３の選択メモリＭｉ（１≦ｉ≦ｍ）として２つの抵抗変化メモリ素子Ｍｉａ、Ｍｉｂを用いた構成を有している。この第２変形例の選択回路２３を図１０に示す。選択メモリＭｉ（１≦ｉ≦ｍ）の２つの抵抗変化メモリ素子Ｍｉａ、Ｍｉｂのうちの一方のメモリ素子Ｍｉａは配線ＭＬａに接続され、他方のメモリ素子Ｍｉｂは配線ＭＬｂに接続される。
各選択メモリＭｉ（１≦ｉ≦ｍ）の２つの抵抗変化メモリ素子Ｍｉａ、Ｍｉｂは、ドライバ２５、２６によって、いずれか一方が低抵抗状態に、もう一方が高抵抗状態にプログラムされる。回路動作時には、配線ＭＬａに電源電圧、配線ＭＬｂに接地電圧が印加される。例えば、選択メモリＭ１において、配線ＭＬａに接続されているほうのメモリ素子Ｍ１ａが低抵抗状態であり、配線ＭＬｂに接続されているほうのメモリ素子Ｍ１ｂが高抵抗状態である場合、電源電圧がトランジスタ２３ａ１を介してマルチプレクサＭＵＸ１の選択端子に入力される。逆に、配線ＭＬａに接続されているほうのメモリ素子Ｍ１ａが高抵抗状態であり、配線ＭＬｂに接続されているほうのメモリ素子Ｍ１ｂが低抵抗状態である場合、接地電圧がトランジスタ２３ａ１を介してマルチプレクサＭＵＸ１の選択端子に入力される。マルチプレクサＭＵＸｉ（１≦ｉ≦ｍ）は選択端子に入力される信号に基づいて、２つの入力のうちのどちらかを選択する。なお、回路動作時には、トランジスタ２３ａ１〜２３ａｍはＯＮ状態となっている。
図１０に示す選択回路２３においては、選択メモリＭｉ（１≦ｉ≦ｍ）とマルチプレクサＭＵＸｉとの間にトランジスタ２３ａｉが設けられている。このトランジスタ２３ａｉ（１≦ｉ≦ｍ）によって、選択メモリＭｉをプログラムする際に高電圧がマルチプレクサＭＵＸｉの選択端子に直接印加されることによるマルチプレクサＭＵＸｉの破壊、あるいは性能劣化を防ぐことができる。ただし、選択メモリＭｉ（１≦ｉ≦ｍ）のプログラムに必要な電圧が十分小さい場合、あるいはマルチプレクサＭＵＸｉの破壊耐圧が十分大きい場合は、上記のトランジスタ２３ａｉは無くてもよい。
メモリセルアレイのメモリ素子１０（図１参照）に比べて、選択メモリＭ１〜Ｍｍには高い信頼性が求められる。なぜならば、メモリ素子１０に不良があっても、これまでに説明したリダンダンシ技術を用いることで回路動作に影響が及ばないようにすることができる。しかし、選択メモリＭ１〜Ｍｍに不良がある場合、選択回路２３は誤ったワード線を選択してしまい、回路が誤動作してしまうためである。
図１０に示すように、選択メモリＭ１〜Ｍｍとしてメモリ素子と同じ構造のデバイスを用いた場合、選択メモリＭ１〜Ｍｍに高い信頼性を持たせる方法を以下に説明する。
第１の方法は、選択メモリＭ１〜Ｍｍをプログラムする際に用いる電圧を、メモリアレイのメモリ素子１０をプログラムする際に用いる電圧よりも大きくすることである。
第２の方法は、選択メモリＭ１〜Ｍｍをプログラムする際に電圧を印加する時間を、メモリ素子１０をプログラムする際に電圧を印加する時間よりも大きくすることである。
第３の方法は、選択メモリＭ１〜Ｍｍをプログラムする際に用いる制限電流値を、メモリ素子１０をプログラムする際に用いる制限電流値よりも大きくすることである。
このうち第３の方法は、特に選択メモリＭ１〜Ｍｍをセットする際に有効である。これらの第１乃至第３の方法のうちいずれか、またはいずれか複数を同時に用いることによって、選択メモリＭ１〜Ｍｍの信頼性を上げることができる。
なお、上記第３の方法におけるプログラムする際における制限電流は、ドライバ２５で設定することが望ましい。
選択メモリＭ１〜Ｍｍの信頼性をさらに上げる方法は、各選択メモリをワンタイムプログラマブルメモリ素子として使用することである。ワンタイムプログラマブルメモリ素子は、１回だけ書き込みが可能なメモリ素子であり、一度書き込みを行ったメモリ素子の情報は書き換えることができない。ワンタイムプログラマブルメモリ素子としてアンチヒューズ型のメモリ素子が知られている。アンチヒューズ型メモリ素子は、例えば２つの電極とこれらの電極の間に挟まれた絶縁体からなる。アンチヒューズ型メモリ素子の抵抗状態は製造直後には高抵抗状態である。しかし電極間に所定の電圧を印加する、もしくは所定の電流を流すことで、上記の絶縁体において不可逆的な絶縁破壊を発生させ、抵抗状態を低抵抗状態に変化させることができる。上記の絶縁破壊は不可逆的なものであるから、一度低抵抗状態になったアンチヒューズ型メモリ素子が再度高抵抗状態になることはない。
ここでメモリ素子１０における抵抗変化膜１２は、製造直後は絶縁体であるから、メモリ素子１０と同じ構造を持つ選択メモリＭ１〜Ｍｍをアンチヒューズ型メモリ素子として使用することができる。すなわち、選択メモリＭ１〜Ｍｍを構成するメモリ素子の抵抗状態を不可逆的に低抵抗状態に変化させることができる。
選択メモリＭ１〜Ｍｍを構成するメモリ素子Ｍｉａ、Ｍｉｂ（ｉ＝１，・・・，ｍ）を不可逆的に低抵抗状態にする方法は、先に記した、選択メモリＭ１〜Ｍｍに高い信頼性を持たせる方法と同様である。すなわち、選択メモリＭ１〜Ｍｍをプログラムする際に用いる電圧を、メモリ素子１０をセットする際に用いる電圧よりも大きくするか、選択メモリＭ１〜Ｍｍをプログラムする際に電圧を印加する時間を、メモリ素子１０をセットする際に電圧を印加する時間よりも大きくするか、選択メモリＭ１〜Ｍｍをプログラムする際に用いる制限電流値を、メモリ素子１０をセットする際に用いる制限電流値よりも大きくすることである。これらの方法はいずれか複数を同時に用いてもよい。また、上記のプログラムにおける制限電流はドライバ２５で設定することが望ましい。
図１０に示した選択回路２３は、プログラマブルロジックデバイス以外の半導体デバイス、例えば抵抗変化メモリ素子を用いた大容量ファイルメモリデバイスや、抵抗変化メモリ素子をロジック回路と混載したメモリ混載デバイスに使用することもできる。上記のデバイスの場合でも、不良のメモリ素子がチップ内に含まれている確率は無視できないため、リダンダンシ技術によって不良のメモリ素子を含むチップを救済できることが望ましい。
以上説明したように、本実施形態およびその変形例によれば、チップの不良率を低減することが可能な再構成可能な回路を提供することができる。
（第３実施形態）
第３実施形態による再構成可能な回路を図１１に示す。この第３実施形態の再構成可能な回路は、大容量ファイルメモリデバイスあるいはメモリ混載デバイスに、図１０に示す選択回路を使用した場合の再構成可能な回路である。
この第３実施形態の再構成可能な回路は、ｐ本のワード線ＷＬｉ（１≦ｉ≦ｐ、ただしｍ＜ｐ）と、ｎ本のビット線ＢＬｊ（１≦ｊ≦ｎ）と、これらが交差する位置に設けられたメモリ素子１０ｉｊと、を有する。ワード線ＷＬｉ（１≦ｉ≦ｐ）はトランジスタ１６ｉを介して選択回路２３に接続される。選択回路２３はｐ本のワード線ＷＬｉ（１≦ｉ≦ｐ）のうち所定のｍ本のワード線を選択する回路である。選択されたｍ本のワード線は、行方向に延びるｍ本の配線Ｂ１、・・・、Ｂｍにそれぞれ接続される。
一方で、ビット線ＢＬｊ（１≦ｊ≦ｎ）はトランジスタ１２ｊを介して、列方向に延びるｎ本の配線Ａｊに接続される。なお、ここでビット線ＢＬｊ（１≦ｊ≦ｎ）と配線Ａｊとの間のトランジスタ１２ｊ、あるいはワード線ＷＬｉ（１≦ｉ≦ｐ）と選択回路２３との間のトランジスタ１６ｉは、無くてもよい。ただし、これらのトランジスタを設けることで、メモリ素子のプログラムを行う際にセット電圧あるいはリセット電圧によって選択回路２３等の周辺回路にダメージが入ることを防ぐことができる。
図１１に示す第３実施形態の再構成可能な回路において、メモリ素子１０ｉｊ（１≦ｉ≦ｐ、１≦ｊ≦ｎ）の中に不良ビットがあった場合、選択回路２３は不良ビットが接続されているワード線以外のワード線を配線Ｂ１、・・・、Ｂｍと接続するように、配線の接続を制御する。例えば、図１１に示した回路内のメモリ素子において不良ビットが全くない場合は、選択回路２３はワード線ＷＬ１、・・・、ＷＬｍを選択すればよい。一方で、例えばメモリ素子１０２３が不良ビットであった場合、選択回路２３はワード線ＷＬ１、ＷＬ３、・・・、ＷＬｍ、ＷＬｍ＋１を選択すればよい。これによってメモリ素子１０２３を使用せずに、正常なメモリ素子を用いて回路を動作させることが可能となる。
なお、図１１に示す第３実施形態では、ワード線に接続するように選択回路２３を配置したが、ビット線に接続するように選択回路２３を配置してもよい。
以上説明したように、本実施形態によれば、チップの不良率を低減することが可能な再構成可能な回路を提供することができる。
（第４実施形態）
第４実施形態による再構成可能な回路を図１２に示す。この第４実施形態の再構成可能な回路は、ｐ本のワード線ＷＬｉ（１≦ｉ≦ｐ、ただしｍ＜ｐ）と、ｑ本のビット線ＢＬｊ（１≦ｊ≦ｑ、ただしｎ＜ｑ）と、これらが交差する位置に設けられたメモリ素子１０ｉｊと、選択回路２３１、２３２と、を有する。各ワード線ＷＬｉ（１≦ｉ≦ｐ）はトランジスタ１６ｉを介して選択回路２３２に接続される。選択回路２３２はｐ本のワード線のうち所定のｍ本のワード線を選択する回路である。選択されたｍ本のワード線は、行方向に延びるｍ本の配線Ｂ１、・・・、Ｂｍにそれぞれ接続される。
一方で、各ビット線ＢＬｊ（１≦ｊ≦ｑ）はトランジスタ１２ｊを介して選択回路２３１に接続される。選択回路２３１はｑ本のビット線のうち所定のｎ本のビット線を選択する回路である。選択されたｎ本のビット線は、列方向に延びるｎ本の配線Ａ１、・・・、Ａｎにそれぞれ接続される。なお、ここでビット線ＢＬｊ（１≦ｊ≦ｑ）と選択回路２３１との間のトランジスタ１２ｊ、あるいはワード線ＷＬｉ（１≦ｉ≦ｐ）と選択回路２３２との間のトランジスタ１６ｉは、無くてもよい。ただし、これらのトランジスタを設けることで、メモリ素子のプログラムを行う際にセット電圧あるいはリセット電圧によって選択回路２３１、２３２等の周辺回路にダメージが入ることを防ぐことができる。
図１２に示す第４実施形態の再構成可能な回路において、メモリ素子１０ｉｊ（１≦ｉ≦ｐ、１≦ｊ≦ｑ）の中に不良ビットがあった場合、選択回路２３２は不良ビットが接続されているワード線以外のワード線を配線Ｂ１、・・・、Ｂｍと接続するように、配線の接続を制御する。あるいは選択回路２３１が不良ビットが接続されているビット線以外のビット線を配線Ａ１、・・・、Ａｍと接続するように、配線の接続を制御してもよい。このように選択回路２３１、２３２と冗長メモリ素子を行／列両方向に設けることで、２箇所以上のメモリ素子が不良になった場合でもチップを救済することが可能となる。
以上説明したように、本実施形態によれば、チップの不良率を低減することが可能な再構成可能な回路を提供することができる。
（第５実施形態）
次に、第５実施形態による再構成可能な回路について説明する。
大容量ファイルメモリデバイスあるいはメモリ混載デバイスの場合、ダイオード等の整流素子を、各メモリ素子に直列に接続されるように配置したほうが好ましい。ここでの整流素子とは、電圧を印加する方向を変えることで抵抗が変わる素子や、あるいは印加する電圧の大きさによって抵抗が変化する素子である。このような素子は、Ｐ型半導体とＮ型半導体を接触させた構造や、大きな仕事関数を持つ金属とＮ型半導体を接触させた構造、小さな仕事関数を持つ金属とＰ型半導体を接触させた構造、絶縁体を２つの金属で挟み込んだ構造など、を採用することによって実現することができる。上記整流素子を用いることで、メモリ素子の書き込みや読み出しの際に、意図しない経路を経由した電流によって発生する読み出しエラーや書き込みエラーを防ぐことができる。このような構成を有する再構成可能な回路を第５実施形態として説明する。
第５実施形態による再構成可能な回路を図１３に示す。この第５実施形態の再構成可能な回路は、図１１に示す第３実施形態の再構成可能な回路において、各メモリ素子１０ｉｊ（１≦ｉ≦ｐ、１≦ｊ≦ｎ）に直列に整流素子１８ｉｊを接続させた構成を有している。ここではメモリ素子とワード線との間に整流素子を配置しているが、メモリ素子とビット線との間に整流素子を配置してもよい。また整流素子の向きは逆向きでもよい。
（第６実施形態）
第６実施形態による再構成可能な回路を図１４に示す。この第６実施形態の再構成可能な回路は、図１２に示す第４実施形態の再構成可能な回路において、各メモリ素子１０ｉｊ（１≦ｉ≦ｐ、１≦ｊ≦ｑ）に直列に整流素子１８ｉｊを接続させた構成を有している。ここではメモリ素子とワード線との間に整流素子を配置しているが、メモリ素子とビット線との間に整流素子を配置してもよい。また整流素子の向きは逆向きでもよい。
図１３および図１４に示す第５および第６実施形態においても、図１１および図１２に示す第３および第４実施形態と同様に、メモリ素子の中に不良ビットがあった場合でも、不良ビット以外のメモリ素子を用いることでチップの正常な動作を行うことができる。
なお、図１３、図１４に示すような、整流素子とメモリ素子とを直列に接続させたメモリアレイの場合、選択回路２３、２３１、２３２における選択メモリＭｉ（１≦ｉ≦ｍ）として図１０に示すようなメモリ素子Ｍｉａ、Ｍｉｂに整流素子が接続されないものを用いてもよい。あるいは、図１５に示す変形例のように、選択メモリＭｉ（１≦ｉ≦ｍ）としてメモリ素子Ｍｉａ、Ｍｉｂにそれぞれ整流素子１９ｍａ、１９ｍｂが接続されたものを用いてもよい。前者の場合、配線ＭＬａ、ＭＬｂに入力された電圧をすばやくマルチプレクサＭＵＸｉ（１≦ｉ≦ｍ）の選択端子に伝達させることができる。また後者の場合には、整流素子に接続されているメモリ素子と、整流素子に接続されていないメモリ素子を両方作製する必要がないので、製造プロセスが簡略化できる。
以上説明したように、第５および第６実施形態によれば、チップの不良率を低減することが可能な再構成可能な回路を提供することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１０、１０１１〜１０ｍｎ 抵抗変化メモリ素子
１０ａ 電極
１０ｂ 抵抗変化層
１０ｃ 電極
１１ａ ｎチャネルトランジスタ
１１ｂ ｐチャネルトランジスタ
１２１〜１２ｎ ｎチャネルトランジスタ
１３１〜１３ｎ バッファ
１６１〜１６ｍ ｎチャネルトランジスタ
１７１〜１７ｎ バッファ
１８１１〜１８ｍｎ 整流素子
１９１ａ〜１９ｍｂ 整流素子
２０ 制御回路
２１、２２ ドライバ
２３、２３１〜２３Ｎ 選択回路
２４１〜２４Ｎ メモリアレイの分割領域
ＢＬ１〜ＢＬｎ ビット線
ＷＬ１〜ＷＬｍ ワード線

Claims (15)

  1. 信号が入力されるＮ本の入力配線と、
    信号が出力されるＭ本の出力配線と、
    前記Ｎ本の入力配線に対応して設けられたＮ本の第１配線であって、各第１配線は対応する入力配線に接続される、Ｎ本の第１配線と、
    Ｋ（＞Ｍ）本の第２配線であって、各第２配線は前記Ｎ本の第１配線と交差する、Ｋ（＞Ｍ）本の第２配線と、
    前記第１配線と前記第２配線との交差領域に設けられた複数の第１抵抗変化素子であって、各第１抵抗変化素子は対応する前記第１配線に接続された第１電極と、対応する前記第２配線に接続された第２電極と、前記第１電極と前記第２電極との間に設けられた第１抵抗変化層とを有し、前記第１電極と前記第２電極との間の抵抗状態を低抵抗状態および高抵抗状態のいずれか一方の状態から他方の状態にプログラム可能である複数の第１抵抗変化素子と、
    前記第１配線に印加する電圧を制御する第１制御部と、
    前記第２配線に印加する電圧を制御する第２制御部と、
    前記出力配線と前記第２配線との間に設けられ、前記Ｋ本の第２配線のうちＭ本の第２配線を選択し、選択された前記第２配線を前記出力配線に接続する選択回路と、
    を備えている再構成可能な回路。
  2. 前記第２制御部は、前記第２配線を流れる電流を制限する電流制限回路を有する請求項１記載の再構成可能な回路。
  3. 前記Ｎ本の入力配線に対応して設けられ、それぞれが第１入力端子および第１出力端子を有するＮ個の第１バッファを更に備え、
    各第１バッファは、前記第１入力端子が対応する前記入力配線に接続され、前記第１出力端子が対応する前記第１配線に接続される請求項１または２記載の再構成可能な回路。
  4. 前記Ｍ本の出力配線に対応して設けられ、それぞれが第２入力端子および第２出力端子を有するＭ個の第２バッファを更に備え、
    各第２バッファは、前記第２入力端子が対応する前記第２配線に接続され、前記第２出力端子が対応する前記出力配線に接続される請求項１乃至３のいずれかに記載の再構成可能な回路。
  5. 前記選択回路は、前記Ｍ本の出力配線に対応して設けられたＭ個のマルチプレクサであって、各マルチプレクサは複数の第３入力端子ならびに１つの第３出力端子を有するＭ個のマルチプレクサと、各マルチプレクサに対応して設けられ、前記複数の第３入力端子のうちのいずれかを選択する情報を記憶する選択メモリと、を備え、各マルチプレクサは、各第３入力端子が前記第２配線のいずれかに接続され、前記第３出力端子が対応する前記出力配線に接続される請求項１乃至４のいずれかに記載の再構成可能な回路。
  6. 前記Ｋ本の第２配線は、第１乃至第Ｍ＋１の第２配線であり、
    前記選択回路は、前記Ｍ本の出力配線に対応して設けられた第１乃至第Ｍのマルチプレクサであって、各マルチプレクサは、第３および第４入力端子ならびに第３出力端子を有する、第１乃至第Ｍのマルチプレクサと、各マルチプレクサに対応して設けられ、前記第３入力端子および前記第４入力端子のいずれかを選択する情報を記憶する選択メモリと、を備え、
    前記第ｉ（ｉ＝１，・・・，Ｍ）のマルチプレクサは、前記第３入力端子が前記第ｉの第２配線に接続され、前記第４入力端子が前記第ｉ＋１の第２配線に接続され、前記第３出力端子が対応する前記出力配線に接続される請求項１乃至４のいずれかに記載の再構成可能な回路。
  7. 前記複数の第１抵抗変化素子のうちの所定の第１抵抗変化素子の前記第１電極と前記第２電極との間の抵抗状態を高抵抗状態から低抵抗状態へと変化させる際、
    前記第１制御部は、前記所定の第１抵抗変化素子の前記第１電極が接続された前記第１配線に第１電圧を印加し、それ以外の前記第１配線のうちの少なくとも１つに第２電圧を印加し、
    前記第２制御部は、前記所定の第１抵抗変化素子の前記第２電極が接続された前記第２配線に第３電圧を印加し、それ以外の前記第２配線のうちの少なくとも１つに第４電圧を印加し、
    前記第２電圧の値と前記第４電圧の値はいずれも、前記第１電圧と前記第３電圧の間の値である請求項１乃至６のいずれかに記載の再構成可能な回路。
  8. 前記選択回路は、
    複数の第２抵抗変化素子であって、各第２抵抗変化素子は、第３電極と、第４電極と、前記第３電極と前記第４電極との間に設けられた第２抵抗変化層とを有し、前記第３電極と前記第４電極との間の抵抗状態を低抵抗状態および高抵抗状態のいずれか一方の状態から他方の状態にプログラム可能である複数の第２抵抗変化素子と、
    各第２抵抗変化素子の前記第３電極に印加する電圧を制御する第３制御部と、
    各第２抵抗変化素子の前記第４電極に印加する電圧を制御する第４制御部と、
    を有する請求項１乃至７のいずれかに記載の再構成可能な回路。
  9. 各選択メモリは複数の第２抵抗変化素子を有し、各第２抵抗変化素子は、第３電極と、第４電極と、前記第３電極と前記第４電極との間に設けられた第２抵抗変化層とを有し、前記第３電極と前記第４電極との間の抵抗状態を低抵抗状態および高抵抗状態のいずれか一方の状態から他方の状態にプログラム可能であり、
    前記選択回路は、
    各第２抵抗変化素子の前記第３電極に印加する電圧を制御する第３制御部と、
    各第２抵抗変化素子の前記第４電極に印加する電圧を制御する第４制御部と、
    を備えた請求項５または６に記載の再構成可能な回路。
  10. 前記複数の第１抵抗変化素子のうちの所定の第１抵抗変化素子の前記第１電極と前記第２電極との間の抵抗状態を高抵抗状態から低抵抗状態へと変化させる際、
    前記第１制御部は、前記所定の第１抵抗変化素子の前記第１電極が接続された前記第１配線に第１電圧を印加し、
    前記第２制御部は、前記所定の第１抵抗変化素子の前記第２電極が接続された前記第２配線に第２電圧を印加し、
    前記複数の第２抵抗変化素子のうちの所定の第２抵抗変化素子の前記第３電極と前記第４電極との間の抵抗状態を高抵抗状態から低抵抗状態へと変化させる際、
    前記第３制御部は、前記所定の第２抵抗変化素子の前記第３電極に第３電圧を印加し、
    前記第４制御部は、前記所定の第２抵抗変化素子の前記第４電極に第４電圧を印加する請求項８または９記載の再構成可能な回路。
  11. 前記第３電圧と前記第４電圧の差は、前記第１電圧と前記２電圧の差よりも大きい請求項１０記載の再構成可能な回路。
  12. 前記第３および第４制御部がそれぞれ前記第３および第４電圧を印加する時間は、前記第１および第２制御部がそれぞれ前記第１および第２電圧を印加する時間より長い請求項１０記載の再構成可能な回路。
  13. 前記第２制御部は、前記複数の第１抵抗変化素子のうちの所定の第１抵抗変化素子の前記第１電極と前記第２電極との間の抵抗状態を高抵抗状態から低抵抗状態にプログラムする際に前記第１抵抗変化素子に流れる電流値を第１電流値以下に制限し、
    前記第３および第４制御部の一方は、前記複数の第２抵抗変化素子のうちの所定の第２抵抗変化素子の前記第３電極と前記第４電極との間の抵抗状態を高抵抗状態から低抵抗状態にプログラムする際に前記第２抵抗変化素子に流れる電流値を前記第１電流値よりも大きい第２電流値以下に制限する請求項８乃至１０のいずれかに記載の再構成可能な回路。
  14. 前記第３、第４制御部は、前記複数の第２抵抗変化素子のうちの所定の第２抵抗変化素子の前記第３電極と前記第４電極との間の抵抗状態を不可逆的に高抵抗状態から低抵抗状態へと変化させる請求項８乃至１３のいずれかに記載の再構成可能な回路。
  15. 前記第１電極は前記第３電極と同じ材料を含むか、前記第２電極は前記第４電極と同じ材料を含むか、前記第１抵抗変化層は前記第２抵抗変化層と同じ材料を含むか、のいずれかを満たす請求項８乃至１４のいずれかに記載の再構成可能な回路。
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