JP2018092980A - 半導体集積回路 - Google Patents

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Abstract

【課題】プログラムディスタープが生じるのを抑制することのできる半導体集積回路を提供する。
【解決手段】複数の第１配線に対応して設けられた複数の第１電流制限回路は、対応する第１配線に流れる最大電流を、第１電流値、第１電流値よりも大きな第２電流値、または第１電流値よりも小さな第３電流値以下となるように制限する。複数の第２配線に対応して設けられた複数の第２電流制限回路は、対応する第２配線に流れる最大電流を、第１電流値、第２電流値、または第３電流値以下となるように制限する。制御回路は、選択された１つの抵抗変化素子を第２抵抗状態から第１抵抗状態にプログラムするとき、選択された第１配線を流れる電流が第１電流値以下に、選択されない第１配線を流れる電流が第３電流値以下に制限させるとともに選択された第２配線を流れる電流が第１電流値以下に、選択されない第２配線を流れる電流が第３電流値以下に制限させる。
【選択図】図１

Description

本発明の実施形態は、半導体集積回路に関する。
プログラマブルロジックデバイスは、チップ製造後に回路を書き換えることができる半導体集積回路である。プログラマブルロジックデバイスは複数の配線を有し、これらの配線のうち選択された２本の配線どうしを電気的に接続状態または非接続状態にする。選択された２本の配線が接続状態または非接続状態となるように制御するために、切り替え回路が用いられ、この切り替え回路は、トランジスタとメモリを備えている。このメモリは電気的にプログラム可能であり、プログラムされた情報に基づいてトランジスタのオン／オフが切り替わる。
また、２端子の抵抗変化素子をメモリ素子として用い、このメモリ素子を用いて上記の切り替え回路を実現するクロスポイント抵抗変化素子アレイが知られている。上記抵抗変化素子は、２つの電極と、これら２つの電極の間に設けられた抵抗変化層と、を有する。上記２つの電極間に所定の電圧を印加することにより、抵抗変化層の抵抗状態を変化させ、２つの電極間の電気抵抗を低抵抗状態あるいは高抵抗状態に切り替えることができる。
抵抗変化素子をプログラムする際には、電極に印加するプログラム電圧の大きさおよび上記プログラム電圧の印加時間を適切に制御する必要がある。またそのほかに、プログラム電圧の印加中に抵抗変化素子に流れる電流の大きさを制御することも重要である。このように、プログラム中に抵抗変化素子に流れる電流を制御する回路を有する半導体集積回路は、知られている。
クロスポイント抵抗変化素子アレイをプログラムする際には、選択されていない抵抗変化素子は選択されている抵抗変化素子より小さい電圧を印加する。これは選択されていない抵抗変化素子のプログラムディスタープ（すなわちセットディスターブまたはリセットディスタープ）を防ぐためである。
また、抵抗変化素子の抵抗を変化させる電圧は抵抗変化素子によって異なるとともにスイッチサイクル、すなわち抵抗変化素子が高抵抗状態から低抵抗状態に変化する場合または低抵抗状態から高抵抗状態に変化する場合によっても異なる。したがって、操作しながら、次の抵抗を変化させる電圧を予測することは難しい。抵抗を変化させる電圧の変化範囲を広くすれば、選択されていない抵抗変化素子に、選択された抵抗変化素子より小さい電圧を印加した場合でもプログラムディスタープが起きる可能性がある。抵抗変化素子の抵抗を変化させる電圧の変化範囲を広くしてもプログラムディスタープが生じない方式については、現在のところ知られていない。
特開２０１６-０６２６２７号公報
本実施形態は、プログラムディスタープが生じるのを抑制することのできる半導体集積回路を提供する。
本実施形態による半導体集積回路は、複数の第１配線と、前記複数の第１配線のそれぞれと交差する複数の第２配線と、前記複数の第１配線と前記複数の第２配線とのそれぞれの交差領域に設けられた複数の抵抗変化素子であって、各抵抗変化素子は、対応する前記第１配線に接続された第１電極と、対応する前記第２配線に接続された第２電極と、前記第１電極と前記第２電極との間に設けられた抵抗変化層と、を有し、前記第１電極と前記第２電極との間との間の抵抗状態は、第１抵抗状態および前記第１抵抗状態よりも抵抗値が大きい第２抵抗状態のうちの一方から他方にプログラム可能である、複数の抵抗変化素子と、前記複数の第１配線を駆動する第１ドライバと、前記複数の第２配線を駆動する第２ドライバと、前記第１および第２ドライバを制御する制御回路と、前記複数の第１配線に対応して設けられた複数の第１電流制限回路であって、各第１電流制限回路は、前記制御回路からの指令に基づいて、対応する前記第１配線に流れる最大電流を、第１電流値、前記第１電流値よりも大きな第２電流値、および前記第１電流値よりも小さな第３電流値のうちの一つの値以下となるように制限する、複数の第１電流制限回路と、前記複数の第２配線に対応して設けられた複数の第２電流制限回路であって、各第２電流制限回路は、前記制御回路からの指令に基づいて、対応する前記第２配線に流れる最大電流を、前記第１電流値、前記第２電流値、および前記第３電流値のうちの一つの値以下となるように制限する、複数の第２電流制限回路と、を備え、前記制御回路は、前記第１および第２ドライバを制御し、前記複数の第１および第２配線から１つの第１配線および１つの第２配線を選択することにより、前記複数の抵抗変化素子から前記選択された第１および第２配線に対応する１つの抵抗変化素子を選択し、この選択された抵抗変化素子を前記第２抵抗状態から前記第１抵抗状態にプログラムするとき前記複数の第１電流制限回路に指令を送り、前記選択された第１配線を流れる電流が前記第１電流値以下に、選択されない第１配線を流れる電流が前記第３電流値以下に制限させるとともに前記複数の第２電流制限回路に指令を送り前記選択された第２配線を流れる電流が前記第１電流値以下に、選択されない第２配線を流れる電流が前記第３電流値以下に制限させる。
一実施形態による半導体集積回路を示す図。 抵抗変化素子を示す断面図。 抵抗変化素子のセット電圧のバラツキを示す図。 電流制限回路の第１具体例を示す回路図。 電流制限回路の第２具体例を示す回路図。 電流制限回路の第３具体例を示す回路図。 電流制限回路の第４具体例を示す回路図。 抵抗変化素子に異なる制限電流値が流れるような状態にして、セット動作後の抵抗変化素子の抵抗値を測定した結果を示す図。 抵抗変化素子に閾値以下の制限電流が流れるような状態にしてセット電圧を複数回加えた場合の抵抗変化素子の抵抗値の測定結果を示す図。 抵抗変化素子のセット動作における電流―電圧特性を示す図。 一実施形態の半導体集積回路のセット動作における電圧印加条件および制限電流値の一例を示す図。 一実施形態の半導体集積回路のセット動作における電圧印加条件および制限電流値の他の例を示す図。 一実施形態の半導体集積回路のセット動作の手順を示すフローチャート図。 抵抗変化素子のリセット動作における電流―電圧特性を示す図。 一実施形態の半導体集積回路におけるリセット動作の一具体的な手順を示すフローチャート。 比較例の半導体集積回路を示す回路図。
以下に実施形態について図面を参照して説明する。
（一実施形態）
一実施形態による半導体集積回路を図１に示す。この第１実施形態の半導体集積回路は、ｍ×ｎ個のメモリ素子２１１〜２ｍｎがマトリクス状に配列されたメモリセルアレイ１と、インバータ１０１〜１０ｎと、カットオフトランジスタ１２１〜１２ｎと、カットオフトランジスタ２０１〜２０ｍと、インバータ２２１〜２２ｍと、ドライバ１００と、電流制限回路１１０１〜１１０ｍと、ドライバ２００と、電流制限回路２１０１〜２１０ｎと、制御回路３００と、を備えている。また、メモリセルアレイ１は、ワード線ＷＬ１〜ＷＬｍと、ワード線ＷＬ１〜ＷＬｍにそれぞれ交差するビット線ＢＬ１〜ＢＬｎを更に備えている。
メモリ素子２ｉｊ（ｉ＝１，・・・，ｍ、ｊ＝１，・・・，ｎ）はワード線ＷＬｉとビット線ＢＬｊの交差領域に設けられた２端子の抵抗変化素子(ＲｅＲＡＭ(Resistive random access memory))である。各メモリ素子（以下、抵抗変化素子とも云う）２ｉｊ（ｉ＝１，・・・，ｍ、ｊ＝１，・・・，ｎ）は、一方の端子が対応するワード線ＷＬｉに接続され、他方の端子が対応するビット線ＢＬｊに接続される。
各抵抗変化素子２ｉｊ（ｉ＝１，・・・，ｍ、ｊ＝１，・・・，ｎ）の一例を図２に示す。この抵抗変化素子２は、上部電極２ａと、下部電極２ｃと、上部電極２ａと下部電極２ｃとの間に設けられた抵抗変化層２ｂと、を備えている。
抵抗変化層２ｂは、例えばチタン酸化物、ハフニウム酸化物、タンタル酸化物、およびアルミ酸化物といった金属酸化物でもあってもよいし、チタン酸窒化物、ハフニウム酸窒化物、タンタル酸窒化物、およびアルミ酸窒化物といった金属酸窒化物でもあってもよい。あるいはシリコン酸化物などの半導体酸化物であってもよいし、シリコン窒化物などの半導体窒化物、またはシリコン酸窒化物などの半導体酸窒化物であってもよい。また、アモルファスシリコン等の半導体材料であってもよい。また上記材料を積層した膜であってもよい。
この抵抗変化素子２においては、電極２ａ、２ｃに所定の電圧を印加することによって、電極間の電気抵抗を変化させることができる。ここでは、抵抗変化素子２の抵抗を高抵抗状態から低抵抗状態に変化させることをセットと称し、抵抗変化素子２の抵抗を低抵抗状態から高抵抗状態に変化させることをリセットと称する。また、抵抗変化素子２をセットするために必要な電圧をセット電圧と称し、抵抗変化素子２をリセットするために必要な電圧をリセット電圧と称する。
抵抗変化素子２の種類として、ユニポーラ型抵抗変化素子と、バイポーラ型抵抗変化素子がある。ユニポーラ型抵抗変化素子では、セット電圧およびリセット電圧の極性が同じである。例えば、抵抗変化素子２をセットするために電極２ａに印加する電圧よりも大きい電圧を電極２ｃに印加するときは、リセットする場合にも同様に電極２ａに印加する電圧よりも大きい電圧を電極２ｃに印加する。一方、バイポーラ型抵抗変化素子では、セット電圧とリセット電圧の極性が逆となる。例えば、抵抗変化素子２をセットするために電極２ａに印加する電圧よりも大きい電圧を電極２ｃに印加するときは、リセットするために電極２ａに印加する電圧よりも小さい電圧を電極２ｃに印加する。なお、本実施形態の半導体集積回路では、ユニポーラ型抵抗変化素子が用いられる。
本実施形態の半導体集積回路に用いられる抵抗変化素子２としては、高抵抗状態における抵抗値と、低抵抗状態における抵抗値との差が大きいことが好ましい。例えば、高抵抗状態の抵抗値としては１ＧΩで、低抵抗状態の抵抗値としては１０ＫΩであることが好ましい。しかし、高抵抗状態の抵抗値が１ＧΩの抵抗変化素子は、セット電圧のバラツキが大きくなる。このことについて図３を参照して説明する。図３は、１つの抵抗変化素子にセット動作およびリセット動作を繰り返し行い、セット電圧を測定した場合の測定結果を示す図である。図３において、横軸は印加電圧を示し、縦軸はセット電圧のバラツキの程度を表す偏差（σ）の倍数を示す。印加電圧は、１Ｖから６Ｖまで０．５Ｖ刻みで変化させた。この図３からわかるように、セット電圧のバラツキは大きい。このため、図１に示す半導体集積回路のメモリアレイ中の非選択の抵抗変化素子に後述する書き込み禁止電圧Ｖｉｎｈ（例えば、プログラム電圧（書き込み電圧）Ｖｐｇｍの半分）を印加した場合でも、誤セット動作してしまう可能性がある。これにより、従来の書き込み方法を利用することができない。
再び図１に戻って、本実施形態の半導体集積回路について説明する。各ワード線ＷＬｉ（ｉ＝１，・・・，ｍ）は、一端が電流制限回路１１０ｉを介してドライバ１００に接続され、他端がカットオフトランジスタ２０ｉを介してインバータ２２ｉの入力端子に接続される。各カットオフトランジスタ２０ｉ（ｉ＝１，・・・，ｍ）はゲートが制御線ＣＬ２に接続される。各インバータ２２ｉ（ｉ＝１，・・・，ｍ）の出力端子から出力信号ＯＵＴｉが出力される。
各ビット線ＢＬｊ（ｊ＝１，・・・，ｎ）は、一端がカットオフトランジスタ１２ｊを介してインバータ１０ｊの出力端子に接続され、他端が電流制限回路２１０ｊを介してドライバ２００に接続される。各カットオフトランジスタ１２ｊ（ｊ＝１，・・・，ｎ）はゲートが制御線ＣＬ１に接続される。各インバータ１０ｊ（ｊ＝１，・・・，ｎ）の入力端子に入力信号ＩＮｊが入力される。
制御回路３００は、ドライバ１００および電流制限回路１１０１〜１１０ｍを介してワード線ＷＬ１〜ＷＬｍに電圧を印加し、ドライバ２００および電流制限回路２１０１〜２１０ｎを介してワード線に電圧を印加する。
電流制限回路１１０ｉ（ｉ＝１，・・・，ｍ）は、ワード線ＷＬｉに接続された抵抗変化素子２ｉ１〜２ｉｎにセット電圧またはリセット電圧を印加する際に、プログラム後の抵抗変化素子２ｉ１〜２ｉｎの抵抗値のバラツキを抑える目的で、あるいは抵抗変化素子２ｉ１〜２ｉｎの不可逆的な破壊を防ぐ目的で、プログラム中に抵抗変化素子２ｉ１〜２ｉｎに流れる電流をある値（制限電流値）以下に制限する。
電流制限回路２１０ｊ（ｊ＝１，・・・，ｎ）は、ビット線ＢＬｊに接続された抵抗変化素子２１ｊ〜２ｍｊにセット電圧またはリセット電圧を印加する際に、プログラム後の抵抗変化素子２１ｊ〜２ｍｊの抵抗値のバラツキを抑える目的で、あるいは抵抗変化素子２１ｊ〜２ｍｊの不可逆的な破壊を防ぐ目的で、プログラム中に抵抗変化素子２１ｊ〜２ｍｊに流れる電流をある値（制限電流値）以下に制限する。
例えば、一般にセット時の制限電流値を大きくすれば、セット後の抵抗変化素子の抵抗値は小さくなる。一方、リセット時は上記の制限電流値を十分大きくすることで抵抗変化素子に十分大きな量の電流を流し、そのときに発生する熱によって抵抗変化素子の抵抗状態を高抵抗状態へと変化させる。このようにセット時とリセット時では、異なる制限電流値が用いられる。
（電流制限回路の第１具体例）
次に電流制限回路の第１具体例を図４に示す。この第１具体例および以降の具体例においては、電流制限回路１１０ｉ（ｉ＝１，・・・，ｍ）および電流制限回路２１０ｊ（ｊ＝１，・・・，ｎ）は、抵抗変化素子２ｉｊを介して接続される。
電流制限回路１１０ｉ（ｉ＝１，・・・，ｍ）は、図４に示すように、ｎチャネルトランジスタ１１２を備えている。このトランジスタ１１２は、ソースおよびドレインのうちの一方の端子がドライバ１００（図１参照）の出力端子に接続されてプログラム電圧Ｖｐｇｍ１が印加され、他方の端子が抵抗変化素子２ｉｊの２つの端子のうちの一方の端子に接続される。トランジスタ１１２は、ゲートに制御電圧Ｖｇｎ１が印加され、この制御電圧Ｖｇｎ１を制御することによってトランジスタ１１２を通過する最大電流（制限電流値）を変えることができる。すなわち、制御電圧Ｖｇｎ１を制御することによって複数の制限電流値、例えば３個の制限電流値を得ることができる。
第１具体例の電流制限回路２１０ｉ（ｉ＝１，・・・，ｍ）は、図４に示すように、ｎチャネルトランジスタ２１４を備えている。このトランジスタ２１４は、ソースおよびドレインのうちの一方の端子がビット線ＢＬｊ（ｊ＝１，・・・，ｎ）を介して抵抗変化素子２ｉｊの他方の端子に接続される。また、トランジスタ２１４は、他方の端子がドライバ２００（図１参照）の出力端子に接続されてプログラム電圧Ｖｐｇｍ２が印加され、ゲートに制御電圧Ｖｇｎ２が印加される。トランジスタ２１４は、ゲートに制御電圧Ｖｇｎ２が印加され、この制御電圧Ｖｇｎ２を制御することによってトランジスタ２１４を通過する最大電流（制限電流値）を変えることができる。すなわち、制御電圧Ｖｇｎ２を制御することによって複数の制限電流値、例えば３個の制限電流値を得ることができる。なお、プログラム電圧Ｖｐｇｍ１は、プログラム電圧Ｖｐｇｍ２よりも大きくても良い。この場合、制御電圧Ｖｇｎ１、Ｖｇｎ２は、プログラム電圧Ｖｐｇｍ１よりも大きな電圧となる。また、プログラム電圧Ｖｐｇｍ１は、プログラム電圧Ｖｐｇｍ２よりも小さくても良い。この場合、制御電圧Ｖｇｎ１、Ｖｇｎ２は、プログラム電圧Ｖｐｇｍ２よりも大きな電圧となる。
（電流制限回路の第２具体例）
第２具体例の電流制限回路１１０ｉ（ｉ＝１，・・・，ｍ）および電流制限回路２１０ｊ（ｊ＝１，・・・，ｎ）を図５に示す。この第２具体例の電流制限回路１１０ｉ（ｉ＝１，・・・，ｍ）は、図４に示す第１具体例の電流制限回路１１０ｉにおいて、ｎチャネルトランジスタ１１２をｐチャネルトランジスタ１１４に置き換えた構成を有している。このトランジスタ１１４のゲートには、制御電圧Ｖｇｐ１が印加される。トランジスタ１１４は、制御電圧Ｖｇｐ１を制御することによって複数の制限電流値、例えば３個の制限電流値を得ることができる。
また、第２具体例の電流制限回路２１０ｊ（ｊ＝１，・・・，ｎ）は、図４に示す第１具体例の電流制限回路２１０ｉにおいて、ｎチャネルトランジスタ２１４をｐチャネルトランジスタ２１６に置き換えた構成を有している。このトランジスタ２１６のゲートには、制御電圧Ｖｇｐ２が印加される。トランジスタ２１６は、制御電圧Ｖｇｐ２を制御することによって複数の制限電流値、例えば３個の制限電流値を得ることができる。
この第２具体例においては、プログラム電圧Ｖｐｇｍ１は、プログラム電圧Ｖｐｇｍ２よりも大きくても良い。この場合、制御電圧Ｖｇｐ１、Ｖｇｐ２は、プログラム電圧Ｖｐｇｍ２よりも小さな電圧となる。また、プログラム電圧Ｖｐｇｍ１は、プログラム電圧Ｖｐｇｍ２よりも小さくても良い。この場合、制御電圧Ｖｇｐ１、Ｖｇｐ２は、プログラム電圧Ｖｐｇｍ１よりも小さな電圧となる。
（電流制限回路の第３具体例）
電流制限回路１１０ｉ（ｉ＝１，・・・，ｍ）および電流制限回路２１０ｊ（ｊ＝１，・・・，ｎ）の第３具体例を図６に示す。第３具体例の電流制限回路１１０ｉ（ｉ＝１，・・・，ｍ）は、並列に接続された３個のｎチャネルトランジスタ１１２ａ、１１２ｂ、１１２ｃと、セレクタ１２０と、を備えている。並列に接続されたｎチャネルトランジスタ１１２ａ、１１２ｂ、１１２ｃのそれぞれのゲートには制御電圧Ｖｇｎが印加される。電流制限回路１１０ｉ（ｉ＝１，・・・，ｍ）において、ｎチャネルトランジスタ１１２ａ、１１２ｂ、１１２ｃのそれぞれの一端子（ソースおよびドレインのうちの一方の端子）は、プログラム電圧Ｖｐｇｍ１が印加され、それぞれの他端子（ソースおよびドレインのうちの他方の端子）がセレクタ１２０の入力端子に接続される。電流制限回路１１０ｉ（ｉ＝１，・・・，ｍ）において、セレクタ１２０の出力端子はワード線ＷＬｉを介して抵抗変化素子２ｉｊ（ｊ＝１，・・・，ｎ）の２つの端子のうちの一方の端子に接続される。
セレクタ１２０によって３つのトランジスタ１１２ａ、１１２ｂ、１１２ｃのうちの一つのトランジスタが選択される。この選択は、図１に示す制御回路３００からの選択信号に基づいて行われる。３つのトランジスタ１１２ａ、１１２ｂ、１１２ｃは、それぞれ駆動力が異なり、ゲートに同じ電圧が印加したときに、ソースとドレインとの間に流れる電流が異なるように設計される。すなわち、３つのトランジスタ１１２ａ、１１２ｂ、１１２ｃはそれぞれ、制御電圧Ｖｇｎが印加されることによって、各トランジスタを流れる最大電流（制限電流値）が制御される。３つのトランジスタ１１２ａ、１１２ｂ、１１２ｃは具体的には、チャネル幅、ゲート長、ゲート絶縁膜の厚さ、あるいはチャネルの不純物濃度などのうちの少なくとも一つが異なるように製作される。
第３具体例の電流制限回路２１０ｊ（ｊ＝１，・・・，ｎ）は、セレクタ２１２と、並列に接続された３個のｎチャネルトランジスタ２１４ａ、２１４ｂ、２１４ｃと、を備えている。並列に接続されたｎチャネルトランジスタ２１４ａ、２１４ｂ、２１４ｃのそれぞれのゲートには制御電圧Ｖｇｎが印加される。セレクタ２１２は、入力端子が抵抗変化素子２ｉｊ（ｉ＝１，・・・，ｍ）の２つの端子のうちの他方の端子に接続され、出力端子がｐチャネルトランジスタ２１４ａ、２１４ｂ、２１４ｃのそれぞれの一端子（ソースおよびドレインのうちの一方の端子）に接続される。ｐチャネルトランジスタ２１４ａ、２１４ｂ、２１４ｃのそれぞれの他端子（ソースおよびドレインのうちの他方の端子）にはプログラム電圧Ｖｐｇｍ２（＜Ｖｐｇｍ１）が印加される。また、制御電圧Ｖｇｎは、プログラム電圧Ｖｐｇｍ１よりも大きな電圧である。なお、プログラム電圧Ｖｐｇｍ２は、プログラム電圧Ｖｐｇｍ１よりも大きくてもよい。この場合、制御電圧Ｖｇｎは、プログラム電圧Ｖｐｇｍ２よりも大きな電圧でかつトランジスタ２１４ａ、２１４ｂ、２１４ｃがオン状態となる電圧である。
セレクタ２１２によって３つのトランジスタ２１４ａ、２１４ｂ、２１４ｃのうちの一つのトランジスタが選択される。３つのトランジスタ２１４ａ、２１４ｂ、２１４ｃは、それぞれ駆動力が異なり、ゲートに同じ電圧が印加したときに、ソースとドレインとの間に流れる電流が異なるように設計される。すなわち、３つのトランジスタ２１４ａ、２１４ｂ、２１４ｃは、ゲート電圧Ｖｇｐが印加されることによって、各トランジスタを流れる最大電流（制限電流値）が制御される。
（電流制限回路の第４具体例）
次に、第４具体例の電流制限回路１１０ｉ（ｉ＝１，・・・，ｍ）および電流制限回路２１０ｊ（ｊ＝１，・・・，ｎ）を図７に示す。この第４具体例の電流制限回路１１０ｉ（ｉ＝１，・・・，ｍ）は、図６に示す第３具体例の電流制限回路において、ｎチャネルトランジスタ１１２ａ、１１２ｂ、１１２ｃをｐチャネルトランジスタ１１４ａ、１１４ｂ、１１４ｃにそれぞれ置き換えた構成を有している。
すなわち、第４具体例の電流制限回路１１０ｉ（ｉ＝１，・・・，ｍ）は、並列に接続された３個のｐチャネルトランジスタ１１４ａ、１１４ｂ、１１４ｃと、セレクタ１２２と、を備えている。並列に接続されたｐチャネルトランジスタ１１４ａ、１１４ｂ、１１４ｃのそれぞれのゲートには制御電圧Ｖｇｐが印加される。この第２具体例の電流制限回路１１０ｉ（ｉ＝１，・・・，ｍ）において、ｐチャネルトランジスタ１１４ａ、１１４ｂ、１１４ｃのそれぞれの一端子（ソースおよびドレインのうちの一方の端子）は、プログラム電圧Ｖｐｇｍ１が印加され、それぞれの他端子（ソースおよびドレインのうちの他方の端子）がセレクタ１２２の入力端子に接続される。電流制限回路１１０ｉ（ｉ＝１，・・・，ｍ）において、セレクタ１２２の出力端子はワード線ＷＬｉを介して抵抗変化素子２ｉｊ（ｊ＝１，・・・，ｎ）の２つの端子のうちの一方の端子に接続される。
セレクタ１２２によって３つのトランジスタ１１４ａ、１１４ｂ、１１４ｃのうちの一つのトランジスタが選択される。３つのトランジスタ１１４ａ、１１４ｂ、１１４ｃは、それぞれ駆動力が異なり、ゲートに同じ電圧が印加したときに、ソースとドレインとの間に流れる電流が異なるように設計される。すなわち、３つのトランジスタ１１４ａ、１１４ｂ、１１４ｃを通過する最大電流（制限電流値）が異なる。トランジスタ１１４ａ、１１４ｂ、１１４ｃは、具体的には、チャネル幅、ゲート長、ゲート絶縁膜の厚さ、あるいはチャネルの不純物濃度などのうちの少なくとも一つが異なるように製作される。
第４具体例の電流制限回路２１０ｊ（ｊ＝１，・・・，ｎ）は、セレクタ２１２と、並列に接続された３個のｐチャネルトランジスタ２１６ａ、２１６ｂ、２１６ｃと、を備えている。並列に接続されたｐチャネルトランジスタ２１６ａ、２１６ｂ、２１６ｃのそれぞれのゲートには制御電圧Ｖｇｐが印加される。セレクタ２１２は、入力端子が抵抗変化素子２ｉｊ（ｉ＝１，・・・，ｍ）の２つの端子のうちの他方の端子に接続され、出力端子がｐチャネルトランジスタ２１６ａ、２１６ｂ、２１６ｃのそれぞれの一端子（ソースおよびドレインのうちの一方の端子）に接続される。ｐチャネルトランジスタ２１６ａ、２１６ｂ、２１６ｃのそれぞれの他端子（ソースおよびドレインのうちの他方の端子）にはプログラム電圧Ｖｐｇｍ２（＜Ｖｐｇｍ１）が印加される。なお、制御電圧Ｖｇｐは、プログラム電圧Ｖｐｇｍ２よりも小さな電圧でかつトランジスタ２１６ａ、２１６ｂ、２１６ｃがオン状態となる電圧でかつトランジスタ２１６ａ、２１６ｂ、２１６ｃがオン状態となる電圧である。
セレクタ２１２によって３つのトランジスタ２１６ａ、２１６ｂ、２１６ｃのうちの一つのトランジスタが選択される。この選択は、図１に示す制御回路３００からの選択信号に基づいて行われる。３つのトランジスタ２１６ａ、２１６ｂ、２１６ｃは、それぞれ駆動力が異なり、ゲートに制御電圧Ｖｇｐが印加されたときに、ソースとドレインとの間に流れる最大電流（制限電流値）が異なるように設計される。すなわち、３つのトランジスタ２１６ａ、２１６ｂ、２１６ｃを通過する制限電流値が異なる。
次に、抵抗変化素子がセット動作を行うときに、抵抗値の制限電流値依存性について図８を参照して説明する。
図８は、一つの抵抗変化素子に異なる制限電流値が流れるような状態にしかつセット電圧を抵抗変化素子の２つの端子間に印加してセット動作を行い、セット動作後の抵抗変化素子の抵抗値を測定した結果を示す図である。
この図８から分かるように、制限電流値を閾値以下にすると、セット動作後の抵抗値はほとんど変わらない。しかし、制限電流値が閾値よりも大きくなると、セット動作後の抵抗値は、制限電流値が大きくなるに連れて抵抗値も低下する。したがって、セット動作後の抵抗値は、制限電流値の閾値の大きさの影響を受ける。
次に、一つの抵抗変化素子に閾値以下の制限電流、例えば１００ｎＡが流れるような状態にし、抵抗変化素子の２つの端子にセット電圧、例えば６Ｖを１回〜１０８回加えた場合の抵抗変化素子の抵抗値の測定結果を図９に示す。この図９からわかるように、制限電流値を閾値以下にすれば、非選択素子が誤セットしてしまう可能性が低いし、制限電流を閾値以下にする方法は誤セット防止策として信頼性が高い。
（書き込み動作）
次に、本実施形態の半導体集積回路における抵抗変化素子への書き込み動作について図１０乃至図１５を参照して説明する。本実施形態の書き込み動作には、電流制限回路１１０１〜１１０ｍおよび電流制限回路２１０１〜２１０ｎはそれぞれ、制限電流値として、第１電流値Ｉｃｏｍｐ１、第２電流値Ｉｃｏｍｐ２（＞Ｉｃｏｍｐ１）、および第３電流値Ｉｃｏｍｐ３（＜Ｉｃｏｍｐ１）を有している。なお、第３電流値Ｉｃｏｍｐ３は、図８で説明した閾値以下の値に設定され、第２電流値Ｉｃｏｍｐ２および第１電流値Ｉｃｏｍｐ１は、閾値よりも大きい値に設定される。また、書き込み動作が行われる場合は、制御信号ＣＬ１によってカットオフトランジスタ１２１〜１２ｎがオフ状態にされるとともに制御信号ＣＬ２によってカットオフトランジスタ２０１〜２０ｍがオフ状態にされる。
（セット動作）
セット動作について図１０乃至図１３を参照して説明する。抵抗変化素子のセット動作時の電流−電圧特性を図１０に示す。抵抗変化素子に印加される電圧を増加すると、ある所定の電圧で抵抗変化素子を流れる電流が急に大きくなる。その後、印加する電圧を減少させても抵抗変化素子を流れる電流は大きい状態に維持される。
セット動作は、抵抗変化素子２１１にセット動作を行う場合を例に取って説明する。図１１は、抵抗変化素子２１１にセット動作を行う第１の方法における印加電圧および制限電流値を示す図である。
まず、制御回路３００によってドライバ１００および２００を介して、抵抗変化素子２１１に接続されたビット線ＢＬ１およびワード線ＷＬ１が選択される。ドライバ２００によって、選択されたビット線ＢＬ１にプログラム電圧Ｖｐｇｍが、非選択のビット線ＢＬ２〜ＢＬｎに書き込み禁止電圧Ｖｉｎｈが印加される。この書き込み禁止電圧Ｖｉｎｈは、プログラム電圧Ｖｐｇｍ以下であればよく、プログラム電圧Ｖｐｇｍよりも小さいことがより好ましい。また、ドライバ１００によって、選択されたワード線ＷＬ１に０Ｖが、非選択のワード線ＷＬ２〜ＷＬｍに書き込み禁止電圧Ｖｉｎｈが印加される。このとき、電流制限回路２１０１は通過する最大電流が第１電流値Ｉｃｏｍｐ１に制限され、他の電流制限回路２１０２〜２１０ｎは通過する最大電流が第３電流値Ｉｃｏｍｐ３に制限される。また、電流制限回路１１０１は通過する最大電流が第１電流値Ｉｃｏｍｐ１に制限され、他の電流制限回路１１０２〜１１０ｍは通過する最大電流が第３電流値Ｉｃｏｍｐ３に制限される。
これにより、選択された抵抗変化素子２１１は、２つの端子間にプログラム電圧Ｖｐｇｍが印加されかつ２つの端子間を流れる電流が第１電流値Ｉｃｏｍｐ１以下に制限される。また、非選択の抵抗変化素子２ｉ１（ｉ＝２，・・・，ｍ）はそれぞれ、２つの端子間に電圧Ｖｐｇｍ−Ｖｉｎｈが印加されかつ２つの端子間を流れる電流が第３電流値Ｉｃｏｍｐ３以下に制限される。非選択の抵抗変化素子２１ｊ（ｊ＝２，・・・，ｎ）はそれぞれ、２つの端子間に電圧Ｖｉｎｈが印加されかつ２つの端子間を流れる電流が第３電流値Ｉｃｏｍｐ３以下に制限される。非選択の抵抗変化素子２ｉｊ（ｉ＝２，・・・，ｍ、ｊ＝２，・・・，ｎ）はそれぞれ、２つの端子間に０Ｖが印加されかつ２つの端子間を流れる電流が第３電流値Ｉｃｏｍｐ３以下に制限される。前述したように、第３電流値Ｉｃｏｍｐ３は、図８で説明した閾値以下に設定されている。
したがって、選択された抵抗変化素子２１１はセット動作が行われる。しかし、非選択の抵抗変化素子はセット動作が行われない。すなわち、非選択の抵抗変化素子の誤セット動作を防止することができる。なお、図１１に示す第１の方法では、電流制限回路１１０１は最大電流が第１電流値Ｉｃｏｍｐ１に設定されたが、第２電流値Ｉｃｏｍｐ２に設定してもよい。
次に、セット動作の第２の方法について図１２を参照して説明する。図１２は、抵抗変化素子２１１にセット動作を行う第２の方法における印加電圧および制限電流値を示す図である。この第２の方法は、図１１で説明した第１の方法とは、ビット線ＢＬ１に印加される電圧を０Ｖにし、ワード線ＷＬ１に印加される電圧をプログラム電圧Ｖｐｇｍとしたことが異なっている。それ以外は、第１の方法と同様である。なお、図１２に示す第２の方法では、電流制限回路２１０１は最大電流が第１電流値Ｉｃｏｍｐ１に設定されたが、第２電流値Ｉｃｏｍｐ２に設定してもよい。
以上説明したセット動作は、図１３に示す手順によって行われる。まず、制限電流値を第１電流値Ｉｃｏｍｐ１に設定し（Ｓ１）、セット電圧を選択された抵抗変化素子２に印加する（Ｓ２）。なお、このとき、図１１または図１２に示すように、選択されない抵抗変化素子を流れる最大電流を第３電流値Ｉｃｏｍｐ３に設定される。また、選択されない抵抗変化素子には書き込み禁止電圧Ｖｉｎｈが印加される。
その後、選択された抵抗変化素子２の抵抗を読み出し、この読み出した値を第１判定値（例えば、５０ｋΩ程度）と比較する（Ｓ３）。もし抵抗変化素子２の抵抗が第１判定値よりも小さい場合は、セット動作を終了する（Ｓ５）。一方、抵抗変化素子２の抵抗が第１判定値よりも大きい場合は、再度セット電圧を印加する。この場合は、セット電圧として、前回用いた電圧よりも大きい電圧を用いるか、あるいは前回の電圧印加時間よりも長い時間電圧を印加する（Ｓ４）。これにより抵抗変化素子２に、より大きなストレスが加わるようにする。その後、再度抵抗変化素子２の抵抗を読み出し、この読み出した値を第１判定値と比較する（Ｓ３）。抵抗変化素子２の抵抗値が第１判定値よりも小さくなるまでこの手順を繰り返す。上記手順は、図１に示す制御回路３００からの指令に基づいてお行われる。
（リセット動作）
次に、リセット動作について図１４および図１５を参照して説明する。抵抗変化素子のリセット動作時の電流−電圧特性を図１４に示す。抵抗変化素子に印加される電圧を増加すると、抵抗変化素子を流れる電流は若干増加した後、減少する。その後、印加する電圧を減少させても抵抗変化素子を流れる電流は低い状態に維持される。
選択された抵抗変化素子のリセット動作の一具体的な手順を図１５に示す。まず、選択された抵抗変化素子を流れる最大電流を第２電流値Ｉｃｏｍｐ２以下に設定し（Ｓ１１）、リセット電圧を選択された抵抗変化素子に印加する（Ｓ１２）。なお、このとき、セット動作と同様に、選択されない抵抗変化素子を流れる最大電流を第３電流値Ｉｃｏｍｐ３に設定される。また、選択されない抵抗変化素子には書き込み禁止電圧Ｖｉｎｈが印加される。この書き込み禁止電圧Ｖｉｎｈは、リセット電圧以下であればよく、リセット電圧よりも小さいことがより好ましい。その後、抵抗変化素子の抵抗を読み出し、この読み出した値を第２判定値（例えば、１ＭΩ程度）と比較する（Ｓ１３）。もし抵抗変化素子の抵抗が第２判定値以下の場合は、再度リセット電圧を印加する。この場合は、リセット電圧として前回用いた電圧よりも大きい電圧を用いるか、あるいは前回の電圧印加時間よりも長い時間電圧を印加する（Ｓ１４）。これにより、抵抗変化素子に、より大きなストレスが加わるようにする。その後再度、抵抗変化素子の抵抗を読み出し、この読み出した値を第２判定値と比較する。抵抗変化素子の抵抗が第２判定値よりも大きくなるまで、手順Ｓ１３、Ｓ１４、Ｓ１２を繰り返す。
一方、抵抗変化素子の抵抗が第２判定値よりも大きい場合は、第３判定値（例えば、１ＧΩ程度）と比較する（Ｓ１５）。抵抗変化素子の抵抗が第３判定値よりも大きい場合は、リセット動作を終了する。抵抗変化素子の抵抗が第３判定値以下の場合は、制限電流値を第３電流値Ｉｃｏｍｐ３に設定し、リセット電圧を印加する（Ｓ１６、Ｓ１７）。その後、抵抗変化素子の抵抗を読み出し、この読み出した値を第３判定値と比較する（Ｓ１８）。もし抵抗変化素子の抵抗が第３判定値以下の場合は、再度リセット電圧を印加する。この場合は、リセット電圧として前回用いた電圧よりも大きい電圧を用いるか、あるいは前回の電圧印加時間よりも長い時間電圧を印加する（Ｓ１９）。これにより、抵抗変化素子に、より大きなストレスが加わるようにする。その後再度、抵抗変化素子の抵抗を読み出し、この読み出した値を第３判定値と比較する。抵抗変化素子の抵抗が第３判定値よりも大きくなるまで、手順Ｓ１８、Ｓ１９、Ｓ１７を繰り返す。
なお、上述の手順は図１に示す制御回路３００からの指令に基づいて行われる。
上述のリセット動作の手順では、抵抗変化素子の抵抗が第３判定値以下の場合は、制限電流値を第３電流値Ｉｃｏｍｐ３に設定し、リセット動作を繰り返している。このため、リセット動作の信頼性を向上させることができる。
（読み出し動作）
次に、本実施形態の半導体集積回路における読み出し動作について、図１を参照して説明する。読み出し動作を行う場合は、電流制限回路１１０１〜１１０ｍおよび電流制限回路２１０１〜２１０ｎは、制御回路３００によってオフ状態とされる。一方、カットオフトランジスタ１２１〜１２ｎおよびカットオフトランジスタ２０１〜２０ｍは、制御回路３００によってオン状態とされる。この状態で、インバータ１０１〜１０ｎの入力端子に入力信号ＩＮ１〜ＩＮｎがそれぞれ入力されると、インバータ２２１〜２２ｍの出力端子から出力信号ＯＵＴ１〜ＯＵＴｍが出力される。なお、本実施形態の半導体集積回路においては、同一のワード線、例えばワード線ＷＬ１に接続されたｎ個の抵抗変化素子２１ｊ（ｊ＝１，・・・，ｎ）のうち少なくとも１つの抵抗変化素子が低抵抗状態にあり、残りの抵抗変化素子は高抵抗状態にある。このような状態で入力信号ＩＮ１〜ＩＮｎが入力されると、メモリセル１の抵抗変化素子に記憶された情報に応じた出力信号ＯＵＴ１〜ＯＵＴｍが出力される。
（比較例）
次に、比較例の半導体集積回路を図１６に示す。この比較例の半導体集積回路は、図１に示す本実施形態の半導体集積回路において、電流制限回路１１０１〜１１０ｍおよび電流制限回路２１０１〜２１０ｎを削除した構成を有している。
この比較例の半導体集積回路における抵抗変化素子２１１をセット動作させる場合の電圧印加条件の一例を図１６に示す。抵抗変化素子２１１をセット動作させるために、まず、ビット線ＢＬ１に０Ｖを印加するとともに、ワード線ＷＬ１にプログラム電圧Ｖｐｇｍを印加する。このとき、ビット線ＢＬ２〜ＢＬｎにはそれぞれ電圧Ｖｐｇｍ／２を印加し、ワード線ＷＬ２〜ＷＬｍにはそれぞれ電圧Ｖｐｇｍ／２を印加する。
これにより、選択された抵抗変化素子２１１はセットされ、非選択の抵抗変化素子は、プログラムディスタープ（すなわちセットディスターブまたはリセットディスタープ）を防ぐことができる。しかし、図３で説明したように、セット電圧のバラツキが大きな抵抗変化素子を用いた場合には、プログラムディスタープが生じる可能性がある。
これに対して、本実施形態では、セット動作時およびリセット動作時に、ワード線およびビット線に流れる電流を制限しているので、プログラムディスタープが生じることを抑制することができる。
以上説明したように、本実施形態によれば、プログラムディスタープが生じることを抑制することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１・・・メモリアレイ、２，２１１〜２ｍｎ・・・抵抗変化素子（メモリ素子）、１０１〜１０ｎ・・・インバータ、１２１〜１２ｎ・・・カットオフトランジスタ、２０１〜２０ｍ・・・カットオフトランジスタ、２２１〜２２ｍ・・・インバータ、１００・・・ドライバ、１１０１〜１１０ｍ・・・電流制限回路、１１２，１１２ａ，１１２ｂ，１１２ｃ・・・ｎチャネルトランジスタ、１１４，１１４ａ，１１４ｂ，１１４ｃ・・・ｐチャネルトランジスタ、１２０・・・セレクタ、１２２・・・セレクタ、２１０１〜２１０ｍ・・・電流制限回路、２１２・・・セレクタ、２１４，２１４ａ，２１４ｂ，２１４ｃ・・・ｎチャネルトランジスタ、２１６，２１６ａ，２１６ｂ，２１６ｃ・・・ｐチャネルトランジスタ、３００・・・制御回路、ＢＬ１〜ＢＬｎ・・・ビット線、ＷＬ１〜ＷＬｍ・・・ワード線

Claims (9)

  1. 複数の第１配線と、
    前記複数の第１配線のそれぞれと交差する複数の第２配線と、
    前記複数の第１配線と前記複数の第２配線とのそれぞれの交差領域に設けられた複数の抵抗変化素子であって、各抵抗変化素子は、対応する前記第１配線に接続された第１電極と、対応する前記第２配線に接続された第２電極と、前記第１電極と前記第２電極との間に設けられた抵抗変化層と、を有し、前記第１電極と前記第２電極との間との間の抵抗状態は、第１抵抗状態および前記第１抵抗状態よりも抵抗値が大きい第２抵抗状態のうちの一方から他方にプログラム可能である、複数の抵抗変化素子と、
    前記複数の第１配線を駆動する第１ドライバと、
    前記複数の第２配線を駆動する第２ドライバと、
    前記第１および第２ドライバを制御する制御回路と、
    前記複数の第１配線に対応して設けられた複数の第１電流制限回路であって、各第１電流制限回路は、前記制御回路からの指令に基づいて、対応する前記第１配線に流れる最大電流を、第１電流値、前記第１電流値よりも大きな第２電流値、および前記第１電流値よりも小さな第３電流値のうちの一つの値以下となるように制限する、複数の第１電流制限回路と、
    前記複数の第２配線に対応して設けられた複数の第２電流制限回路であって、各第２電流制限回路は、前記制御回路からの指令に基づいて、対応する前記第２配線に流れる最大電流を、前記第１電流値、前記第２電流値、および前記第３電流値のうちの一つの値以下となるように制限する、複数の第２電流制限回路と、
    を備え、
    前記制御回路は、前記第１および第２ドライバを制御し、前記複数の第１および第２配線から１つの第１配線および１つの第２配線を選択することにより、前記複数の抵抗変化素子から前記選択された第１および第２配線に対応する１つの抵抗変化素子を選択し、この選択された抵抗変化素子を前記第２抵抗状態から前記第１抵抗状態にプログラムするとき前記複数の第１電流制限回路に指令を送り、前記選択された第１配線を流れる電流が前記第１電流値以下に、選択されない第１配線を流れる電流が前記第３電流値以下に制限させるとともに前記複数の第２電流制限回路に指令を送り前記選択された第２配線を流れる電流が前記第１電流値以下に、選択されない第２配線を流れる電流が前記第３電流値以下に制限させる、半導体集積回路。
  2. 前記制御回路は、前記選択された抵抗変化素子を前記第２抵抗状態から前記第１抵抗状態にプログラムするとき、更に、前記第１および第２ドライバを制御して、前記選択された抵抗変化素子の前記第１電極と前記第２電極との間に第１電圧を印加し、前記選択されない第１配線および前記選択されない第２配線にそれぞれ前記第１電圧以下の第２電圧を印加して第１書き込みを行う請求項１記載の半導体集積回路。
  3. 前記制御回路は、前記第１書き込みを行った後、前記選択された抵抗変化素子の抵抗を測定し、この測定された第１の値が第１判定値以上の場合は、前記第１書き込み時の前記第１電圧よりも高い電圧を前記選択された抵抗変化素子の前記第１電極と前記第２電極との間に印加するか、または前記第１電圧の印加時間を前記書き込み時よりも長くして再度第１書き込みを行う請求項２記載の半導体集積回路。
  4. 前記制御回路は、前記選択された抵抗変化素子を前記第１抵抗状態から前記第２抵抗状態にプログラムするとき前記複数の第１電流制限回路および前記複数の第２電流制限回路に指令を送り、前記選択された第１配線および前記選択された第２配線を流れる電流が前記第２電流値以下になるように制限し、前記選択された抵抗変化素子の前記第１電極と前記第２電極との間に第３電圧を印加し、前記選択されない第１配線および前記選択されない第２配線に前記第３電圧以下の第４電圧を印加して第２書き込みを行う請求項１乃至３のいずれかに記載の半導体集積回路。
  5. 前記制御回路は、前記第２書き込みを行った後、前記選択された抵抗変化素子の抵抗を測定し、この測定された第２の値が第２判定値以下の場合は、前記第２書き込み時の前記第３電圧よりも高い電圧を前記選択された抵抗変化素子の前記第１電極と前記第２電極との間に印加するか、または前記第３電圧の印加時間を前記第２書き込み時よりも長くして再度第２書き込みを行う請求項４記載の半導体集積回路。
  6. 前記制御回路は、前記測定された第２の値が前記第２判定値よりも大きい場合は、前記測定された第２の値を前記第２判定値よりも大きな第３判定値と比較し、前記第２の値が前記第３判定値よりも大きい場合は、前記第２書き込みを終了する請求項５記載の半導体集積回路。
  7. 前記制御回路は、前記第２の値が前記第３判定値以下の場合は、前記選択された抵抗変化素子を流れる電流を前記第３電流値以下にし、前記選択された抵抗変化素子の前記第１電極と前記第２電極との間に前記第３電圧を印加し、前記選択された抵抗変化素子の抵抗を測定し、この測定された第３の値が前記第３判定値よりも大きい場合は、前記第２書き込みを終了する請求項６記載の半導体集積回路。
  8. 前記制御回路は、前記第２書き込みを行った後、前記測定された第２の値が前記第３判定値以下の場合は、前記第２書き込み時の前記第３電圧よりも高い電圧を前記選択された抵抗変化素子の第１電極と前記第２電極との間に印加するか、または前記第３電圧の印加時間を前記第２書き込み時よりも長くして再度第２書き込みを行う請求項７記載の半導体集積回路。
  9. 前記複数の第１電流制限回路は前記複数の第１配線と前記第１ドライバとの間に配置され、前記複数の第２電流制限回路は前記複数の第２配線と前記第２ドライバとの間に配置される請求項１乃至８のいずれかに記載の半導体集積回路。
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