KR102628537B1 - 불휘발성 메모리 장치 및 리드 방법 - Google Patents

불휘발성 메모리 장치 및 리드 방법 Download PDF

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Abstract

불휘발성 메모리 장치는, 하나의 비트라인에 공통으로 접속되며, 서로 다른 제1 물리적 크기 및 제2 물리적 크기를 갖는 제1 셀 트랜지스터 및 제2 셀 트랜지스터와, 제1 셀 트랜지스터 및 제2 셀 트랜지스터와 그라운드 사이에 배치되어 제1 셀 트랜지스터 및 제2 셀 트랜지스터와 그라운드 사이의 연결을 스위칭하는 셀 트랜지스터 선택부와, 그리고 비트라인에 서로 다른 크기의 제1 리드 전압 및 제2 리드 전압을 선택적으로 공급하는 리드 전압 선택 회로를 포함한다.

Description

불휘발성 메모리 장치 및 리드 방법{Non-volatile memory device and method of reading the non-volatile memory device}
본 개시의 여러 실시예들은 불휘발성 메모리 장치에 관한 것으로서, 특히 리드 동작의 정확도를 향상시킬 수 있는 불휘발성 메모리 장치 및 리드 방법에 관한 것이다.
반도체 메모리 소자는 휘발성에 따라 RAM(Random Access Memory) 소자와 ROM(Read Only Memory) 소자로 분류될 수 있다. RAM 소자는, 휘발성으로서 메모리 셀에 공급 전압이 제공되는 동안만 메모리 셀에 저장된 데이터가 유지되고 전원이 제거되면 데이터가 소실된다. 반면에 ROM 소자는 불휘발성으로서 전원이 제거되더라도 데이터가 소실되지 않는다. ROM 소자는, 사용자측에서 데이터를 입력하는 것이 가능한지의 여부에 따라 다양하게 분류될 수 있다. PROM(Programmable ROM) 소자는, 쓰임새에 따라 제조시 데이터가 프로그램되지 않은 상태로 판매되어 사용자가 직접 필요한 정보를 현장에서 프로그램하여 쓸 수 있다. 마스크 ROM 소자는, 제조시 사용자의 주문에 의한 데이터를 미리 프로그램하여 판매된다. PROM 소자는 입력방식에 따라서 OTPROM(One Time PROM), EPROM(Erasable PROM), EEPROM(Electrically Erasable PROM) 등이 있다. 이중 OTPROM 소자는 프로그램 동작이 이루어진 후에는 데이터를 변경할 수 없다. 이에 따라 OTPROM 소자는, 프로그램 동작이 이루어진 후에 리드 동작이 반복적으로 이루어진다. 반복적인 리드 동작 과정에서 리드 디스터브(read disturb) 및 리텐션 열화(retention degradation)에 따른 리드 동작 오류가 발생될 수 있다.
본 출원이 해결하고자 하는 과제는, 리드 동작 과정에서 리드 디스터브 및 리텐션 열화에 따른 리드 동작 오류를 억제할 수 있는 불휘발성 메모리 장치를 제공하는 것이다.
본 출원이 해결하고자 하는 다른 과제는, 위와 같은 불휘발성 메모리 장치의 리드 방법을 제공하는 것이다.
본 개시의 일 예에 따른 불휘발성 메모리 장치는, 하나의 비트라인에 공통으로 접속되며, 서로 다른 제1 물리적 크기 및 제2 물리적 크기를 갖는 제1 셀 트랜지스터 및 제2 셀 트랜지스터와, 제1 셀 트랜지스터 및 제2 셀 트랜지스터와 그라운드 사이에 배치되어 제1 셀 트랜지스터 및 제2 셀 트랜지스터와 그라운드 사이의 연결을 스위칭하는 셀 트랜지스터 선택부와, 그리고 비트라인에 서로 다른 크기의 제1 리드 전압 및 제2 리드 전압을 선택적으로 공급하는 리드 전압 선택 회로를 포함한다.
본 개시의 일 예에 따른 불휘발성 메모리 장치는, 하나의 비트라인에 공통으로 접속되며 서로 다른 제1 물리적 크기 및 제2 물리적 크기를 갖는 제1 셀 트랜지스터 및 제2 셀 트랜지스터와, 제1 셀 트랜지스터 및 제2 셀 트랜지스터와 비트라인 사이의 전기적 결합을 스위칭하는 선택 트랜지스터로 구성되는 불휘발성 메모리 셀이, 열 방향을 따라 상호 이격되도록 배치되는 N개의 비트라인들과, 행 방향을 따라 상호 이격되도록 배치되는 M개의 선택 게이트라인들의 교차점들 각각에 배치되어 구성되는 불휘발성 메모리 셀 어레이와, 불휘발성 메모리 셀 어레이를 구성하는 불휘발성 메모리 셀들 각각의 제1 셀 트랜지스터 및 제2 셀 트랜지스터와 그라운드 사이에 배치되어 제1 셀 트랜지스터 및 제2 셀 트랜지스터와 그라운드 사이의 연결을 스위칭하는 셀 트랜지스터 선택부와, 그리고 불휘발성 메모리 셀 어레이를 구성하는 불휘발성 메모리 셀들 중 리드 동작 대상으로 선택된 불휘발성 메모리 셀에 연결되는 비트라인에 서로 다른 크기의 제1 리드 전압 및 제2 리드 전압을 선택적으로 공급하는 리드 전압 선택 회로를 포함한다.
본 개시의 일 예에 따른 불휘발성 메모리 장치는, 제1 채널길이에 대한 제1 채널 폭의 제1 비를 갖는 제1 셀 트랜지스터와, 제2 채널길에 대한 제2 채널 폭의 제2 비를 갖는 제2 셀 트랜지스터를 포함하되, 제1 비와 제2 비는 다른 값을 갖는 불휘발성 메모리 셀과, 제1 셀 트랜지스터 및 제2 셀 트랜지스터와 그라운드 전압 단자 사이의 연결을 스위칭하는 셀 트랜지스터 선택부와, 그리고 셀 트랜지스터 선택부에 의해 선택된 제1 셀 트랜지스터 및 제2 셀 트랜지스터의 리드 동작을 수행하되, 제1 셀 트랜지스터 및 상기 제2 셀 트랜지스터가 턴 온 상태인지 턴 오프 상태인지에 따라서 불휘발성 메모리 셀이 프로그램된 상태인지 초기 상태인지를 결정하는 리드 전압 선택 회로를 포함한다.
본 개시의 일 예에 따른 불휘발성 메모리 장치의 리드 방법은, 하나의 비트라인에 공통으로 접속되며, 상대적으로 작은 전류 구동 능력을 갖는 제1 셀 트랜지스터와 상대적으로 큰 전류 구동 능력을 갖는 제2 셀 트랜지스터를 포함하는 불휘발성 메모리 셀을 갖는 불휘발성 메모리 장치의 리드 방법에 있어서, 상대적으로 작은 제1 리드 전압을 이용하여 제1 셀 트랜지스터에 대한 제1 리드 동작을 수행하는 단계와, 제1 리드 동작에서 제1 셀 트랜지스터가 오프 상태이면 상기 불휘발성 메모리 셀을 초기 상태로 판정하고, 제1 리드 동작에서 제1 셀 트랜지스터가 온 상태이면 제1 리드 전압보다 큰 제2 리드 전압을 이용하여 제1 셀 트랜지스터에 대한 제2 리드 동작을 수행하는 단계와, 그리고 제2 리드 동작에서 제1 셀 트랜지스터가 오프 상태이면 제2 리드 전압을 이용하여 제2 셀 트랜지스터에 대한 리드 동작을 수행하고, 그 결과 제2 셀 트랜지스터가 오프 상태이면 불휘발성 메모리 셀을 초기 상태로 판정하고, 제2 셀 트랜지스터가 온 상태이면 불휘발성 메모리 셀을 프로그램된 상태로 판정하는 단계를 포함한다.
여러 실시예들에 따르면, 물리적으로 서로 다른 크기를 갖는 제1 셀 트랜지스터 및 제2 셀 트랜지스터로 불휘발성 메모리 셀을 구성하고, 리드 동작시 서로 다른 크기의 리드 전압을 이용하여 제1 셀 트랜지스터 또는 제2 셀 트랜지스터에 대한 리드 동작을 수행함으로써, 리드 디스터브 및 리텐션 열화에 따른 리드 동작 오류를 억제할 수 있다는 이점이 제공된다.
도 1은 본 개시의 일 예에 따른 불휘발성 메모리 장치를 나타내 보인 도면이다.
도 2는 본 개시의 일 예에 따른 불휘발성 메모리 장치에서 제1 셀 트랜지스터 및 제2 셀 트랜지스터의 레이아웃 구조를 나타내 보인 도면이다.
도 3은 본 개시의 일 예에 따른 불휘발성 메모리 장치의 리드 전압 선택 회로 구성의 일 예를 나타내 보인 도면이다.
도 4는 도 3의 리드 전압 선택 회로에서 제1 로드 트랜지스터가 선택적으로 턴 온 된 경우의 등가회로도이다.
도 5는 도 3의 리드 전압 선택 회로에서 제2 로드 트랜지스터가 선택적으로 턴 온 된 경우의 등가회로도이다.
도 6은 도 3의 리드 전압 선택 회로에서 제3 로드 트랜지스터가 선택적으로 턴 온 된 경우의 등가회로도이다.
도 7은 본 개시의 일 예에 따른 불휘발성 메모리 장치를 구성하는 불휘발성 메모리 셀 어레이의 일 예를 나타내 보인 도면이다.
도 8은 본 개시의 일 예에 따른 불휘발성 메모리 장치의 프로그램 동작을 설명하기 위해 나타내 보인 도면이다.
도 9는 본 개시의 일 예에 따른 불휘발성 메모리 장치에 있어서 셀 전류에 대한 제1 셀 트랜지스터 및 제2 셀 트랜지스터의 분포와, 리드 디스터브 및 리텐션 열화에 따른 제1 셀 트랜지스터 및 제2 셀 트랜지스터의 셀 전류 변화를 설명하기 위해 나타내 보인 그래프이다.
도 10 내지 도 12는 본 개시의 일 예에 따른 불휘발성 메모리 장치의 리드 동작을 설명하기 위해 나타내 보인 플로 챠트들이다.
도 13 내지 도 19는 도 10 내지 도 12의 플로 챠트의 각 단계를 보다 구체적으로 설명하기 위해 나타내 보인 도면들이다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", 또는 "측면"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다.
도 1은 본 개시의 일 예에 따른 불휘발성 메모리 장치(100)를 나타내 보인 도면이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는, 불휘발성 메모리 셀(110)과, 셀 트랜지스터 선택부(120)와, 프로그램 스위칭부(130)와, 리드 스위칭부(140)와, 리드 전압 선택 회로(150)와, 센스 앰프 회로(160)와, 그리고 제어 회로(170)를 포함하여 구성될 수 있다. 본 예에서 불휘발성 메모리 셀(110)은 OTP 메모리 셀일 수 있다. 불휘발성 메모리 셀(110)은, 제1 셀 트랜지스터(111), 제2 셀 트랜지스터(112), 및 선택 트랜지스터(113)를 포함하여 구성된다. 일 예에서 제1 셀 트랜지스터(111)는 제1 플로팅 게이트를 갖는 제1 PMOS 트랜지스터(PM1)로 구성될 수 있다. 제2 셀 트랜지스터(112)는 제2 플로팅 게이트를 갖는 제2 PMOS 트랜지스터(PM2)로 구성될 수 있다. 제1 플로팅 게이트 및 제2 플로팅 게이트는 상호 전기적으로 격리된다. 선택 트랜지스터(113)는 제3 PMOS 트랜지스터(PM3)로 구성될 수 있다. 제1 셀 트랜지스터(111) 및 제2 셀 트랜지스터(112)는 서로 다른 물리적 크기를 가지며, 이는 제1 셀 트랜지스터(111) 및 제2 셀 트랜지스터(112)가 서로 다른 전류 구동 능력(current driving capability)을 갖는다는 것을 의미한다. 본 예에서, 셀 트랜지스터들(111, 112)의 각각의 물리적 크기는 트랜지스터의 채널 길이에 대한 채널 폭의 비에 해당할 수 있다. 일 예에서 제2 셀 트랜지스터(112)는, 제1 셀 트랜지스터(111)보다 큰 물리적 크기를 가지며, 이에 따라 제1 셀 트랜지스터(111)보다 큰 전류 구동 능력을 갖는다.
제1 셀 트랜지스터(111)의 소스, 제2 셀 트랜지스터(112)의 소스, 및 선택 트랜지스터(113)의 드레인은 불휘발성 메모리 셀(110) 내의 제1 노드(NODE1)에 공통으로 결합된다. 선택 트랜지스터(113)의 소스는 비트라인(BL)의 제2 노드(NODE2)에 결합된다. 선택 트랜지스터(113)의 게이트에는 선택 게이트전압(VG_SG)이 인가된다. 제1 셀 트랜지스터(111)의 드레인은 셀 트랜지스터 선택부(120)의 제1 스위칭 트랜지스터(121)의 드레인에 결합된다. 제2 셀 트랜지스터(112)의 드레인은 셀 트랜지스터 선택부(120)의 제2 스위칭 트랜지스터(122)의 드레인에 결합된다.
제1 셀 트랜지스터(111) 및 제2 셀 트랜지스터(112)는, 프로그램 동작이 수행되기 전에는 초기 상태(initialized status)로 있으며, 프로그램 동작이 이루어진 후에는 프로그램된 상태(programmed status)가 된다. 일 예에서 초기 상태는, 제1 셀 트랜지스터(111) 및 제2 셀 트랜지스터(112)가 오프(off)되어 있는 상태이다. 반면에 프로그램된 상태는, 제1 셀 트랜지스터(111) 및 제2 셀 트랜지스터(112)가 온(on)되어 있는 상태이다. 본 예에서 제1 셀 트랜지스터(111) 및 제2 셀 트랜지스터(112)는 동시에 프로그램될 수 있다. 리드 과정에서 일정 크기의 리드 전압이 초기 상태의 불휘발성 메모리 셀(100)에 인가되면, 초기 상태의 제1 셀 트랜지스터(111) 및 제2 셀 트랜지스터(112)를 통해 리드 전압에 대응하는 셀 전류보다 적은 양의 셀 전류가 흐를 수 있다. 반면에 리드 과정에서 일정 크기의 리드 전압이 프로그램된 상태의 불휘발성 메모리 셀(110)에 인가되면, 프로그램된 상태의 제1 셀 트랜지스터(111) 및 제2 셀 트랜지스터(112)를 통해서는 리드 전압에 대응하는 셀 전류보다 많은 양의 셀 전류가 흐를 수 있다.
셀 트랜지스터 선택부(120)는, 불휘발성 메모리 셀(110)과 그라운드 사이에 배치되며, 제1 셀 트랜지스터(111) 및 제2 셀 트랜지스터(112)와 그라운드 사이의 연결을 스위칭할 수 있도록 구성된다. 일 예에서 셀 트랜지스터 선택부(120)는, 제1 스위칭 트랜지스터(121) 및 제2 스위칭 트랜지스터(122)를 포함하여 구성된다. 일 예에서 제1 스위칭 트랜지스터(121)는 제1 NMOS 트랜지스터(NM1)로 구성될 수 있다. 제2 스위칭 트랜지스터(122)는 제2 NMOS 트랜지스터(NM2)로 구성될 수 있다. 제1 스위칭 트랜지스터(121)의 드레인은 제1 셀 트랜지스터(111)의 드레인에 결합된다. 제1 스위칭 트랜지스터(121)의 소스는 그라운드에 결합된다. 제1 스위칭 트랜지스터(121)의 게이트에는 제1 스위칭 게이트전압(VG_CTS1)이 인가된다. 제2 스위칭 트랜지스터(122)의 드레인은 제2 셀 트랜지스터(112)의 드레인에 결합된다. 제2 스위칭 트랜지스터(122)의 소스는 그라운드에 결합된다. 제2 스위칭 트랜지스터(122)의 게이트에는 제2 스위칭 게이트전압(VG_CTS2)이 인가된다.
제1 스위칭 게이트전압(VG_CTS1)의 크기에 따라서 제1 셀 트랜지스터(111)가 그라운드에 연결되거나 연결되지 않을 수 있다. 일 예에서 하이 레벨의 제1 스위칭 게이트전압(VG_CTS1)이 제1 스위칭 트랜지스터(121)의 게이트에 인가되면, 제1 스위칭 트랜지스터(121)는 턴 온 된다. 이 경우 불휘발성 메모리 셀(110)의 제1 셀 트랜지스터(111)는 그라운드에 전기적으로 연결된다. 반면에 로우 레벨의 제1 스위칭 게이트전압(VG_CTS1)이 제1 스위칭 트랜지스터(121)의 게이트에 인가되면, 제1 스위칭 트랜지스터(121)는 턴 오프 된다. 이 경우 불휘발성 메모리 셀(110)의 제1 셀 트랜지스터(111)와 그라운드 사이는 개방(open)된다. 유사하게, 하이 레벨의 제2 스위칭 게이트전압(VG_CTS2)이 제2 스위칭 트랜지스터(122)의 게이트에 인가되면, 제2 스위칭 트랜지스터(122)는 턴 온 된다. 이 경우 불휘발성 메모리 셀(110)의 제2 셀 트랜지스터(112)는 그라운드에 전기적으로 연결된다. 반면에 로우 레벨의 제2 스위칭 게이트전압(VG_CTS2)이 제2 스위칭 트랜지스터(122)의 게이트에 인가되면, 제2 스위칭 트랜지스터(122)는 턴 오프 된다. 이 경우 불휘발성 메모리 셀(110)의 제2 셀 트랜지스터(112)와 그라운드 사이는 개방된다.
프로그램 스위칭부(130)는, 프로그램 전압(Vprogram)이 공급되는 프로그램 전압 인가 라인(181)과 비트라인(BL)의 제2 노드(NODE2) 사이에 배치된다. 프로그램 스위칭부(130)는 프로그램 스위칭 트랜지스터(131)를 포함한다. 본 예에서 프로그램 스위칭 트랜지스터(131)는, 프로그램 동작시 비트라인(BL)의 제2 노드(NODE2)에 프로그램 전압(Vprogram)이 인가되도록 하기 위한 것으로서, 이하에서 프로그램 스위칭 트랜지스터(131)의 로드 저항은 무시하기로 한다. 일 예에서 프로그램 스위칭 트랜지스터(131)는 제4 PMOS 트랜지스터(PM4)로 구성될 수 있다. 프로그램 스위칭 트랜지스터(131)의 소스는 프로그램 전압 인가 라인(181)에 결합된다. 프로그램 스위칭 트랜지스터(131)의 드레인은 비트라인(BL)의 제2 노드(NODE2)에 결합된다. 프로그램 스위칭 트랜지스터(131)의 게이트에는 프로그램 게이트전압(Vprogram_b)이 인가된다.
리드 스위칭부(140)는, 비트라인(BL)의 제2 노드(NODE2)와 제3 노드(NODE3) 사이에 배치된다. 비트라인(BL)의 제3 노드(NODE3)는, 리드 전압(Vread1/Vread2/Vread3)이 공급되는 리드 전압 선택 회로(150)의 출력 라인에 결합된다. 리드 스위칭부(140)는 리드 스위칭 트랜지스터(141)를 포함한다. 본 예에서 리드 스위칭 트랜지스터(141)는, 리드 동작시 비트라인(BL)의 제2 노드(NODE2)에 선택된 리드 전압(Vread1/Vread2/Vread3)이 인가되도록 하기 위한 것으로서, 이하에서 리드 스위칭 트랜지스터(141)의 로드 저항은 무시하기로 한다. 일 예에서 리드 스위칭 트랜지스터(141)는 제5 PMOS 트랜지스터(PM5)로 구성될 수 있다. 리드 스위칭 트랜지스터(141)의 소스는 비트라인(BL)의 제3 노드(NODE3), 즉 리드 전압 선택 회로(150)의 출력 라인에 결합된다. 리드 스위칭 트랜지스터(141)의 드레인은 비트라인(BL)의 제2 노드(NODE2)에 결합된다. 리드 스위칭 트랜지스터(141)의 게이트에는 리드 게이트전압(Vread_b)이 인가된다.
리드 전압 선택 회로(150)는, 리드 전압(Vread)이 공급되는 리드 전압 공급 라인(182)과 비트라인(BL)의 제3 노드(NODE3) 사이에 배치된다. 리드 전압 선택 회로(150)는, 리드 전압 선택 제어 신호(CS_Vread)를 입력받을 수 있다. 리드 전압 선택 회로(150)는, 리드 전압 선택 제어 신호(CS_Vread)에 응답하여 제1 리드 전압(Vread1), 제2 리드 전압(Vread2), 및 제3 리드 전압(Vread3) 중 하나의 선택된 리드 전압을 출력한다. 제1 리드 전압(Vread1), 제2 리드 전압(Vread2), 및 제3 리드 전압(Vread3)은 리드 전압 공급 라인(182)을 통해 공급되는 리드 전압(Vread)보다 작은 크기를 갖는다. 제1 리드 전압(Vread1), 제2 리드 전압(Vread2), 및 제3 리드 전압(Vread3)은, 서로 다른 크기를 갖는다. 일 예에서 제1 리드 전압(Vread1)은 가장 작은 크기를 갖는다. 제2 리드 전압(Vread2)은 제1 리드 전압(Vread1)보다 큰 크기를 갖는다. 제3 리드 전압(Vread3)은 가장 큰 크기를 갖는다.
제1 리드 전압(Vread1) 및 제2 리드 전압(Vread2)은, 불휘발성 메모리 셀(110)에 대한 리드 동작 과정에서 사용된다. 구체적으로 상대적으로 작은 크기의 제1 리드 전압(Vread1)을 이용하여 상대적으로 작은 전류 구동 능력을 갖는 제1 셀 트랜지스터(111)에 대해 리드 동작을 먼저 수행한다. 이 결과 불휘발성 메모리 셀(110)의 상태가 의심스러운 경우, 즉 리드 디스터브 또는 리텐션 열화가 의심되는 경우 상대적으로 큰 크기의 제2 리드 전압(Vread2)을 이용하여 제1 셀 트랜지스터(111)에 대한 리드 동작을 다시 수행한다. 여전히 불휘발성 메모리 셀(110)의 상태가 의심스러운 경우, 제2 리드 전압(Vread2)을 이용하여 상대적으로 큰 전류 구동 능력을 갖는 제2 셀 트랜지스터(112)에 대한 리드 동작을 수행한다. 본 개시에서 리드 디스터브는, 높은 리드 전압에 의하거나, 또는 리드 동작의 높은 빈도수로 인해 초기 상태의 셀 트랜지스터의 셀 전류가 증가되는 현상으로 정의될 수 있다. 또한 리텐션 열화는, 온도 상승으로 인해 프로그램된 상태의 셀 트랜지스터의 게이트(즉, 플로팅 게이트)에 있는 전자들이 손실되어 셀 전류가 감소되는 현상으로 정의될 수 있다.
한편 제3 리드 전압(Vread3)은, 불휘발성 메모리 셀(110)에 대한 프로그램 동작시 프로그램 동작을 수행한 후 불휘발성 메모리 셀(110)의 프로그램된 상태를 확인하는 과정에서 사용될 수 있다. 즉 불휘발성 메모리 셀(110)에 대한 프로그램 동작은, 불휘발성 메모리 셀(110)을 구성하는 제1 셀 트랜지스터(111)의 셀 전류 및 제2 셀 트랜지스터(112)의 전류가 모두 제3 리드 전압(Vread3)에 대응하는 셀 전류보다 크도록 이루어진다. 따라서 프로그램 동작을 수행한 직후, 불휘발성 메모리 셀(110)의 제1 셀 트랜지스터(111) 및 제2 셀 트랜지스터(112)에 대한 프로그램이 적절하게 이루어졌는지를 확인하기 위해, 프로그램 확인(program varifying) 동작을 수행한다. 프로그램 확인 동작은, 불휘발성 메모리 셀(110)의 제1 셀 트랜지스터(111) 및 제2 셀 트랜지스터(112) 각각에 제3 리드 전압(Vread3)을 이용한 리드 동작을 수행하여, 제1 셀 트랜지스터(111) 및 제2 셀 트랜지스터(112)에 적절한 양, 즉 제3 리드 전압(Vread3)에 대응하는 셀 전류보다 많은 양의 셀 전류가 흐르는지의 여부를 통해 이루어질 수 있다.
센스 앰프 회로(160)는, 불휘발성 메모리 셀(110)에 대한 리드 동작시 비트라인(BL)의 제3 노드(NODE3)의 노드 전압을 센싱 입력 신호로 입력받는다. 일 예에서 센스 앰프 회로(160)는 시모스 인버터(CMOS inverter) 구조로 구성될 수 있다. 예컨대 센스 앰프 회로(160)는, 공급 전압 단자와 센스 앰프 회로(160)의 출력 라인 사이에 배치되는 풀-업 PMOS 트랜지스터와, 센스 앰프 호로(160)의 출력 라인과 그라운드 사이에 배치되는 풀-다운 NMOS 트랜지스터로 구성될 수 있다. 풀-업 PMOS 트랜지스터의 게이트 및 풀-다운 NMOS 트랜지스터의 게이트에는, 비트라인(BL)의 제3 노드(NODE3) 전압이 공통으로 인가된다. 일 예에서 불휘발성 메모리 셀(110)이 초기 상태인 경우, 센스 앰프 회로(160)는 제1 센싱 출력 신호(SA_OUT1)로서 로우 레벨의 신호, 예컨대 그라운드 전압을 출력할 수 있다. 반면에 불휘발성 메모리 셀(110)이 프로그램된 상태인 경우, 센스 앰프 회로(160)는 제1 센싱 출력 신호(SA_OUT1)로서 하이 레벨의 신호, 예컨대 공급 전압을 출력할 수 있다. 센스 앰프 회로(160)로부터 출력되는 제1 센싱 출력 신호(SA_OUT1)는 제어 회로(170)로 입력된다.
제어 회로(170)는, 불휘발성 메모리 셀(110)에 대한 프로그램 동작 및 리드 동작을 위해 여러 트랜지스터들의 게이트들에 인가되는 전압들 및 제어신호들을 발생시킨다. 일 예에서 제어 회로(170)는, 메모리 셀(110)을 구성하는 선택 트랜지스터(113)의 게이트에 인가되는 선택 게이트전압(VG_SG)을 발생시킬 수 있다. 제어 회로(170)는, 셀 트랜지스터 선택부(120)를 구성하는 제1 스위칭 트랜지스터(121)의 게이트에 인가되는 제1 스위칭 게이트전압(VG_CTS1)을 발생시킬 수 있다. 제어 회로(170)는, 셀 트랜지스터 선택부(120)를 구성하는 제2 스위칭 트랜지스터(122)의 게이트에 인가되는 제2 스위칭 게이트전압(VG_CTS2)을 발생시킬 수 있다. 제어 회로(170)는, 메모리 셀(110)에 대한 프로그램 동작을 위해, 프로그램 스위칭부(130)를 구성하는 프로그램 스위칭 트랜지스터(131)의 게이트에 인가되는 프로그램 게이트전압(Vprogram_b)을 발생시킬 수 있다. 제어 회로(170)는, 메모리 셀(110)에 대한 리드 동작을 위해, 리드 스위칭부(140)를 구성하는 리드 스위칭 트랜지스터(141)의 게이트에 인가되는 리드 게이트전압(Vread_b)과, 리드 전압 선택 회로(150)에 입력되는 리드 전압 선택 제어 신호(CS_Vread)을 발생시킬 수 있다.
제어 회로(170)는, 불휘발성 메모리 셀(110)에 대한 리드 동작시, 리드 전압 선택 회로(150)로부터 출력되는 선택된 리드 전압과, 센스 앰프 회로(160)로부터 입력되는 제1 센싱 출력 신호(SA_OUT1)의 레벨에 따라서 게이트전압들 및 리드 전압 선택 제어 신호(CS_Vread)를 발생시킨다. 제어 회로(170)는, 불휘발성 메모리 셀(110)에 대한 리드 동작이 완료되면 제2 센싱 출력 신호(SA_OUT2)를 출력시킨다. 일 예에서 불휘발성 메모리 셀(110)이 초기 상태인 경우, 제어 회로(170)는 제2 센싱 출력 신호(SA_OUT2)로서 로우 레벨의 신호를 출력할 수 있다. 반면에 불휘발성 메모리 셀(110)이 프로그램된 상태인 경우, 제어 회로(170)는 제2 센싱 출력 신호(SA_OUT2)로서 하이 레벨의 신호를 출력할 수 있다.
도 2는 본 개시에 따른 불휘발성 메모리 장치(100)에서 제1 셀 트랜지스터(111), 제2 셀 트랜지스터(112), 및 선택 트랜지스터(1130)의 레이아웃 구조의 일 예를 나타내 보인 도면이다. 도 2에 나타낸 바와 같이, 제1 셀 트랜지스터(111), 제2 셀 트랜지스터(112) 및 선택 트랜지스터(113)는, 반도체 기판(도시하지 않음)에 정의된 하나의 액티브영역(201)을 공유할 수 있다. 도면에 나타내지는 않았지만, 액티브영역(201)은 반도체 기판 내에 형성된 N형 웰영역 내에 배치될 수 있다. 액티브영역(201)의 제1 영역에는 제1 셀 트랜지스터(111)가 배치된다. 액티브영역(201)의 제2 영역에는 제2 셀 트랜지스터(112)가 배치된다. 액티브영역(201)의 제3 영역에는 선택 트랜지스터(113)가 배치된다. 제1 셀 트랜지스터(111)의 제1 플로팅 게이트(FG1)은, 액티브영역(201)의 제1 영역과 교차되도록 채널폭 방향(도면에서 세로 방향)을 따라 길게 연장되도록 배치된다. 이에 따라 액티브영역(201)의 제1 영역에는, 제1 플로팅 게이트(FG1)에 의해 채널길이 방향(도면에서 가로 방향)을 따라 구분되는 제1 불순물영역(211) 및 제3 불순물영역(213)이 배치된다. 제2 셀 트랜지스터(112)의 제2 플로팅 게이트(FG2)은, 액티브영역(201)의 제2 영역과 교차되도록 채널폭 방향을 따라 길게 연장되도록 배치된다. 이에 따라 액티브영역(201)의 제2 영역에는, 제2 플로팅 게이트(FG2)에 의해 채널길이 방향을 따라 구분되는 제2 불순물영역(212) 및 제3 불순물영역(213)이 배치된다.
선택 트랜지스터(113)의 선택 게이트(SG)은, 액티브영역(201)의 제3 영역과 교차되도록 채널폭 방향을 따라 길게 연장되도록 배치된다. 이에 따라 액티브영역(201)의 제3 영역에는, 선택 게이트(SG에 의해 채널길이 방향을 따라 구분되는 제3 불순물영역(213) 및 제4 불순물영역(214)이 배치된다. 제1 셀 트랜지스터(111), 제2 셀 트랜지스터(112), 및 선택 트랜지스터(113)는, 제3 불순물영역(213)을 상호 공유한다. 도 1을 참조하여 설명한 바와 같이, 제1 셀 트랜지스터(111), 제2 셀 트랜지스터(112), 및 선택 트랜지스터(113)가 각각 PMOS 트랜지스터로 구성되는 경우, 제1 불순물영역(211), 제2 불순물영역(212), 제3 불순물영역(213), 및 제4 불순물영역(214)은 모두 P+형의 도전형을 갖는다.
제1 불순물영역(211)은, 제1 셀 트랜지스터(111)의 드레인영역에 해당한다. 제2 불순물영역(212)은, 제2 셀 트랜지스터(112)의 드레인영역에 해당한다. 도 2에는 나타내지 않았지만, 제1 불순물영역(211) 및 제2 불순물영역(212)은, 각각 제1 스위칭 트랜지스터(114)의 드레인 및 제2 스위칭 트랜지스터(115)의 드레인에 각각 전기적으로 결합된다. 제3 불순물영역(213)은, 제1 셀 트랜지스터(111)의 소스영역, 제2 셀 트랜지스터(112)의 소스영역, 및 선택 트랜지스터(113)의 드레인영역에 해당한다. 제4 불순물영역(214)은 선택 트랜지스터(113)의 소스영역에 해당한다.
제1 플로팅 게이트(FG1)와 중첩되는 액티브영역(201)의 일 부분은 제1 셀 트랜지스터(111)의 채널영역에 해당하는 제1 채널영역을 구성한다. 제2 플로팅 게이트(FG2)와 중첩되는 액티브영역(201)의 일 부분은 제2 셀 트랜지스터의 채널영역에 해당하는 제2 채널영역을 구성한다. 제1 셀 트랜지스터(111)의 제1 채널영역의 길이(CL1)는, 제2 셀 트랜지스터(112)의 제2 채널영역의 길이(CL2)와 실질적으로 동일하다. 즉 채널길이의 측면에서, 제1 셀 트랜지스터(111) 및 제2 셀 트랜지스터(112) 사이의 전류 구동 능력의 차이는 실질적으로 없다. 반면에 제2 셀 트랜지스터(112)의 제2 채널영역의 폭(CW2)은, 제1 셀 트랜지스터(111)의 제1 채널영역의 폭(CW1)보다 크다. 즉 채널폭의 차이에 의해 제2 셀 트랜지스터(112)는 제1 셀 트랜지스터(111)보다 큰 전류 구동 능력을 갖는다. 제1 채널영역의 길이(CL1) 및 제2 채널영역의 길이(CL2)가 동일하고, 제2 채널영역의 폭(CW2)이 제1 채널영역의 폭(CW1)보다 크므로, 제2 셀 트랜지스터(112)는 제1 셀 트랜지스터(111)보다 높은 전류 구동 능력을 갖는다.
도 3은 본 개시에 따른 불휘발성 메모리 장치(100)의 리드 전압 선택 회로(150) 구성의 일 예를 나타내 보인 도면이다. 그리고 도 4 내지 도 6은 도 3의 리드 전압 선택 회로(150)에서 제1 내지 제3 리드 전압(Vread1, Vread2, Vread3) 각각이 출력되는 경우의 등가회로를 나타내 보인 도면들이다. 먼저 도 3에 나타낸 바와 같이, 리드 전압 선택 회로(150)는, 제1 로드 트랜지스터(151), 제2 로드 트랜지스터(152), 및 제3 로드 트랜지스터(153)로 구성될 수 있다. 일 예에서 제1 로드 트랜지스터(151)는 제6 PMOS 트랜지스터(PM6)로 구성될 수 있다. 제2 로드 트랜지스터(152)는 제7 PMOS 트랜지스터(PM7)로 구성될 수 있다. 제3 로드 트랜지스터(153)는 제8 PMOS 트랜지스터(PM8)로 구성될 수 있다.
제1 로드 트랜지스터(151), 제2 로드 트랜지스터(152), 및 제3 로드 트랜지스터(153)는 스위칭 동작 외에도 로드 저항으로 작용할 수 있다. 제1 로드 트랜지스터(151), 제2 로드 트랜지스터(152), 및 제3 로드 트랜지스터(153)는 서로 다른 물리적 크기, 예컨대 채널폭/채널길이를 가지며, 이에 따라 서로 다른 로드 저항값을 갖는다. 일 예에서 제1 로드 트랜지스터(151)는 가장 큰 로드 저항값을 갖는다. 제2 로드 트랜지스터(152)는 제1 로드 트랜지스터(151)보다 작은 로드 저항값을 갖는다. 제3 로드 트랜지스터(153)는 가장 작은 로드 저항값을 갖는다. 일 예에서, 채널 길이가 동일한 경우, 제3 로드 트랜지스터(153)의 채널 폭이 가장 넓고, 이어서 제2 로드 트랜지스터(152) 및 제1 로드 트랜지스터(151) 순서대로 채널 폭이 좁다. 일 예에서 채널 폭이 동일한 경우, 제3 로드 트랜지스터(153)의 채널 길이가 가장 짧고, 이어서 제2 로드 트랜지스터(152) 및 제1 로드 트랜지스터(151) 순서대로 채널 길이가 짧다.
제1 로드 트랜지스터(151)의 소스, 제2 로드 트랜지스터(152)의 소스, 및 제3 로드 트랜지스터(153)의 소스는, 리드 전압(Vread)이 공급되는 리드 전압 공급 라인(182)에 공통으로 결합된다. 제1 로드 트랜지스터(151)의 드레인, 제2 로드 트랜지스터(152)의 드레인, 및 제3 로드 트랜지스터(153)의 드레인은, 리드 전압 선택 회로(150)의 출력 라인, 즉 비트라인(BL)의 제3 노드(NODE3)에 공통으로 결합된다. 제1 로드 트랜지스터(151)의 게이트에는 제1 게이트전압(VG1)이 인가된다. 제2 로드 트랜지스터(152)의 게이트에는 제2 게이트전압(VG2)이 인가된다. 제3 로드 트랜지스터(153)의 게이트에는 제3 게이트전압(VG3)이 인가된다. 제1 게이트전압(VG1), 제2 게이트전압(VG2), 및 제3 게이트전압(VG3)은, 리드 전압 선택 회로(150)로 입력되는 리드 전압 선택 제어 신호(도 1의 CS_Vread)를 구성한다.
도 4에는 제1 로드 트랜지스터(151)가 선택적으로 턴 온(turn on) 되는 경우의 등가회로가 도시되어 있다. 제1 로드 트랜지스터(151)의 게이트에 로우 레벨의 제1 게이트전압(VG1)이 인가됨에 따라 제1 로드 트랜지스터(151)는 턴 온 된다. 도 4에 나타낸 바와 같이, 턴 온 된 제1 로드 트랜지스터(151)는 제1 등가저항값(R1)을 갖는 제1 로드 저항(151R)을 구성한다. 한편 제2 로드 트랜지스터(152)의 게이트 및 제3 로드 트랜지스터(153)의 게이트에 각각 하이 레벨의 제2 게이트전압(VG2) 및 제3 게이트전압(VG3)이 인가되고, 이에 따라 제2 로드 트랜지스터(152) 및 제3 로드 트랜지스터(153)는 턴 오프(turn off) 되어, 개방 회로(open circuit)를 구성한다. 이 경우 리드 전압 공급 라인(182)을 통해 인가되는 리드 전압(Vread)에 대해 제1 로드 저항(151R)에 의한 전압 강하(voltage drop)가 이루어진다. 따라서 리드 전압 선택 회로(150)의 출력 라인을 통해 비트라인(BL)의 제3 노드(NODE3)에는 제1 리드 전압(Vread1)이 인가된다. 제1 리드 전압(Vread1)은, 리드 전압(Vread)의 크기에서 제1 로드 저항(151R)에 의한 전압강하만큼 작아진 크기를 갖는다.
도 5에는 제2 로드 트랜지스터(152)가 선택적으로 턴 온 되는 경우의 등가회로가 도시되어 있다. 제2 로드 트랜지스터(152)의 게이트에 로우 레벨의 제2 게이트전압(VG2)이 인가됨에 따라 제2 로드 트랜지스터(152)는 턴 온 된다. 도 5에 나타낸 바와 같이, 턴 온 된 제2 로드 트랜지스터(152)는 제2 등가저항값(R2)을 갖는 제2 로드 저항(152R)을 구성한다. 한편 제1 로드 트랜지스터(151)의 게이트 및 제3 로드 트랜지스터(153)의 게이트에 각각 하이 레벨의 제1 게이트전압(VG1) 및 제3 게이트전압(VG3)이 인가되고, 이에 따라 제1 로드 트랜지스터(151) 및 제3 로드 트랜지스터(152)는 턴 오프 되어 개방 회로를 구성한다. 이 경우 리드 전압 공급 라인(182)을 통해 인가되는 리드 전압(Vread)에 대해 제2 로드 저항(152R)에 의한 전압 강하가 이루어진다. 따라서 리드 전압 선택 회로(150)의 출력 라인을 통해 비트라인(BL)의 제3 노드(NODE3)에는 제2 리드 전압(Vread2)이 인가된다. 제2 리드 전압(Vread2)은, 리드 전압(Vread)의 크기에서 제2 로드 저항(152R)에 의한 전압강하만큼 작아진 크기를 갖는다. 제2 로드 트랜지스터(152)의 제2 등가 저항값(R2)이 제1 로드 트랜지스터(151)의 제1 등가 저항값(R1)보다 작으므로, 제2 리드 전압(Vread2)은 제1 리드 전압(Vread1)보다 큰 값을 갖는다.
도 6에는 제3 로드 트랜지스터(153)가 선택적으로 턴 온 되는 경우의 등가회로가 도시되어 있다. 도 1을 참조하여 설명한 바와 같이, 제3 로드 트랜지스터(153)가 선택적으로 턴 온 되는 경우는, 프로그램 동작을 수행한 후 프로그램 확인 동작을 수행하는 경우에 해당할 수 있다. 제3 로드 트랜지스터(153)의 게이트에 로우 레벨의 제3 게이트전압(VG3)이 인가됨에 따라 제3 로드 트랜지스터(153)는 턴 온 된다. 도 6에 나타낸 바와 같이, 턴 온 된 제3 로드 트랜지스터(153)는 제3 등가 저항값(R3)을 갖는 제3 로드 저항(153R)을 구성한다. 한편 제1 로드 트랜지스터(151)의 게이트 및 제2 로드 트랜지스터(152)의 게이트에 각각 하이 레벨의 제1 게이트전압(VG1) 및 제2 게이트전압(VG2)이 인가되고, 이에 따라 제1 로드 트랜지스터(151) 및 제2 로드 트랜지스터(152)는 턴 오프 되어 개방 회로를 구성한다. 이 경우 리드 전압 공급 라인(182)을 통해 인가되는 리드 전압(Vread)에 대해 제3 로드 저항(153R)에 의한 전압 강하가 이루어진다. 따라서 리드 전압 선택 회로(150)의 출력 라인을 통해 비트라인(BL)의 제3 노드(NODE3)에는 제3 리드 전압(Vread3)이 인가된다. 제3 리드 전압(Vread3)은, 리드 전압(Vread)의 크기에서 제3 로드 저항(153R)에 의한 전압강하만큼 작아진 크기를 갖는다. 제3 로드 트랜지스터(153)의 제3 등가저항값(R3)이 제2 로드 트랜지스터(152)의 제2 등가저항값(R1)보다 작으므로, 제3 리드 전압(Vread3)은 제2 리드 전압(Vread2)보다 큰 값을 갖는다.
도 7은 본 개시의 일 예에 따른 불휘발성 메모리 장치에 채택되는 불휘발성 메모리 셀 어레이를 나타내 보인 도면이다. 도 7을 참조하면, 본 예에 따른 불휘발성 메모리 셀 어레이는, 복수개, 즉 (M*N)개의 불휘발성 메모리 셀들(110-11, …, 110-1N, …, 110-M1, …, 110-MN) 및 셀 트랜지스터 선택부(120)를 포함하여 구성된다. 비록 도면에 나타내지는 않았지만, 불휘발성 메모리 셀 어레이는, 도 1을 참조하여 설명한 프로그램 스위칭부(130), 리드 스위칭부(140), 리드 전압 선택 회로(150), 센스 앰프 회로(160), 및 제어 회로(170)와 함께 불휘발성 메모리 장치를 구성할 수 있다. 불휘발성 메모리 셀들들(110-11, …, 110-1N, …, 110-M1, …, 110-MN)은, 각각 행 방향(도면에서 가로 방향)을 따라 상호 이격되도록 배치되는 복수개, 예컨대 N개의 비트라인들(BL-0, …, BL-(N-1))과, 열 방향(도면에서 세로 방향)을 따라 상호 이격되도록 배치되는 복수개, 예컨대 M개의 선택 게이트라인들(SG-0, …, SG-(M-1))의 교차점들 각각에 배치된다.
불휘발성 메모리 셀들(110-11, …, 110-1N, …, 110-M1, …, 110-MN) 각각은, 도 1을 참조하여 설명한 불휘발성 메모리 셀(110)과 동일하게 구성된다. 즉 불휘발성 메모리 셀들(110-11, …, 110-1N, …, 110-M1, …, 110-MN) 각각은, 제1 셀 트랜지스터(111), 제2 셀 트랜지스터(112), 및 선택 트랜지스터(113)를 포함한다. 제1 셀 트랜지스터(111), 제2 셀 트랜지스터(112), 및 선택 트랜지스터(113)는 각각 제1 PMOS 트랜지스터(PM1), 제2 PMOS 트랜지스터(PM2), 및 제3 PMOS 트랜지스터(PM3)로 구성된다. 선택 트랜지스터(113)의 소스는 비트라인들(BL-0, … 및 BL-(N-1)) 들중 어느 하나에 결합되고, 드레인은 제1 셀 트랜지스터(111)의 소스 및 제2 셀 트랜지스터(112)의 소스에 공통으로 결합된다. 제1 셀 트랜지스터(111)의 드레인은 제1 스위칭 트랜지스터(121)의 드레인에 결합된다. 제2 셀 트랜지스터(112)의 드레인은 제2 스위칭 트랜지스터(122)의 드레인에 결합된다.
동일한 행에 배치되는 불휘발성 메모리 셀들은 동일한 선택 게이트라인을 공유한다. 예컨대 첫번째 행에 배치되는 불휘발성 메모리 셀들(110-11, …, 110-1N)은 첫번째 선택 게이트 라인(SG-0)을 공유한다. 첫번째 선택 게이트 라인(SG-0)은, 첫번째 행에 배치되는 불휘발성 메모리 셀들(110-11, …, 110-1N) 각각의 선택 트랜지스터(113)의 게이트 라인을 의미한다. 마찬가지로 M번째 행에 배치되는 불휘발성 메모리 셀들(110-M1, …, 110-MN)은 M번째 선택 게이트 라인(SG-(M-1))을 공유한다. M번째 선택 게이트 라인(SG-0)은, M번째 행에 배치되는 불휘발성 메모리 셀들(110-M1, …, 110-MN) 각각의 선택 트랜지스터(113)의 게이트 라인을 의미한다. 동일한 열에 배치되는 불휘발성 메모리 셀들은 동일한 비트라인을 공유한다. 예컨대 첫번째 열에 배치되는 불휘발성 메모리 셀들(110-11, …, 110-M1)은 첫번째 비트라인(BL-0)을 공유한다. 첫번째 비트라인(BL-0)은, 첫번째 열에 배치되는 불휘발성 메모리 셀들(110-11, …, 110-M1)의 선택 트랜지스터들(113)의 소스 라인을 의미한다. 마찬가지로 N번째 열에 배치되는 불휘발성 메모리 셀들(110-1N, …, 110-MN)은 N번째 비트라인(BL-(N-1))을 공유한다. N번째 비트라인(BL-(N-1))은, N번째 열에 배치되는 불휘발성 메모리 셀들(110-1N, …, 110-MN)의 선택 트랜지스터들(113)의 소스 라인을 의미한다.
셀 트랜지스터 선택부(120)는 제1 스위칭 트랜지스터(121) 및 제2 스위칭 트랜지스터(122)를 포함한다. 제1 스위칭 트랜지스터(121) 및 제2 스위칭 트랜지스터(122)는, 각각 제1 NMOS 트랜지스터(NM1) 및 제2 NMOS 트랜지스터(NM2)로 구성된다. 제1 스위칭 트랜지스터(121)의 드레인은, 불휘발성 메모리 셀들(110-11, …, 110-1N, …, 110-M1, …, 110-MN) 각각의 제1 셀 트랜지스터(111)의 드레인에 공통으로 결합된다. 제1 스위칭 트랜지스터(121)의 소스는 그라운드에 결합된다. 제2 스위칭 트랜지스터(122)의 드레인은, 불휘발성 메모리 셀들(110-11, …, 110-1N, …, 110-M1, …, 110-MN) 각각의 제2 셀 트랜지스터(112)의 드레인에 공통으로 결합된다. 제2 스위칭 트랜지스터(122)의 소스는 그라운드에 결합된다. 제1 스위칭 트랜지스터(121)가 턴 온 되면, 불휘발성 메모리 셀들(110-11, …, 110-1N, …, 110-M1, …, 110-MN) 각각의 제1 셀 트랜지스터(111)의 드레인은 그라운드에 결합된다. 제2 스위칭 트랜지스터(122)가 턴 온 되면, 불휘발성 메모리 셀들(110-11, …, 110-1N, …, 110-M1, …, 110-MN) 각각의 제2 셀 트랜지스터(112)의 드레인은 그라운드에 결합된다.
(M*N)개의 불휘발성 메모리 셀들(110-11, …, 110-1N, …, 110-M1, …, 110-MN) 중 하나는, 비트라인 전압 및 선택 게이트 전압에 의해 선택되어 프로그램 동작 또는 리드 동작을 선택적으로 수행할 수 있다. 프로그램 동작시 선택된 불휘발성 메모리 셀에 결합되는 비트라인에 비트라인 프로그램 전압이 인가되고, 나머지 비트라인들 각각에는 그라운드 전압이 인가된다. 프로그램 동작시 선택된 불휘발성 메모리 셀에 결합되는 선택 게이트 라인에는 로우 레벨의 프로그램 게이트전압이 인가되고, 나머지 선택 게이트 라인들에는 하이 레벨의 게이트전압이 인가된다. 마찬가지로 리드 동작시 선택된 불휘발성 메모리 셀에 결합되는 비트라인에 비트라인 리드 전압이 인가되고, 나머지 비트라인들 각각에는 그라운드 전압이 인가된다. 리드 동작시 선택된 불휘발성 메모리 셀에 결합되는 선택 게이트 라인에는 로우 레벨의 리드 게이트전압이 인가되고, 나머지 선택 게이트 라인들에는 하이 레벨의 게이트전압이 인가된다. 선택된 불휘발성 메모리 셀에 대한 프로그램 동작 및 리드 동작은, 이하에서 설명될 도 1의 불휘발성 메모리 셀(110)에 대한 프로그램 동작 및 리드 동작과 동일하다.
도 8은 본 개시에 따른 불휘발성 메모리 장치(100)의 프로그램 동작을 설명하기 위해 나타내 보인 도면이다. 도 8에서 도 1과 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 8을 참조하면, 본 예에 따른 불휘발성 메모리 셀(110)의 프로그램 동작은 불휘발성 메모리 셀(110)을 구성하는 제1 셀 트랜지스터(111) 및 제2 셀 트랜지스터(112)에 대해 동시에 수행된다. 불휘발성 메모리 셀(110)의 제1 셀 트랜지스터(111) 및 제2 셀 트랜지스터(112)를 프로그램시키기 위해, 제어 회로(170)는, 로우 레벨의 프로그램 게이트전압(Vprogram_b), 하이 레벨의 리드 게이트전압(Vread_b), 로우 레벨의 선택 게이트전압(VG_SG), 하이 레벨의 제1 스위칭 게이트전압(VG_CTS1), 및 하이 레벨의 제2 스위칭 게이트전압(VG_CTS2)을 발생시킨다. 이에 따라 프로그램 스위칭 트랜지스터(131)는 턴 온 되는 반면, 리드 스위칭 트랜지스터(141)는 턴 오프 된다. 또한 불휘발성 메모리 셀(110)의 선택 트랜지스터(113)와, 셀 트랜지스터 선택부(120)의 제1 스위칭 트랜지스터(121) 및 제2 스위칭 트랜지스터(122)가 모두 턴 온 된다.
위의 바이어스 조건 하에서 불휘발성 메모리 셀(110)의 제1 셀 트랜지스터(111)의 소스 및 드레인에 각각 프로그램 전압(Vprogram) 및 그라운드 전압이 인가됨에 따라, 제1 셀 트랜지스터(111) 내에 핫 캐리어(hot carrier)가 발생되고, 발생된 핫 캐리어, 즉 전자들은 제1 셀 트랜지스터(111)의 플로팅 게이트에 주입된다. 이에 따라 제1 셀 트랜지스터(111)는, 소스와 드레인 사이에 캐리어 이동 경로인 채널이 형성되어 있는, 즉 턴 온 상태인 프로그램된 상태가 된다. 마찬가지로 위의 바이어스 조건 하에서 불휘발성 메모리 셀(110)의 제2 셀 트랜지스터(112)의 소스 및 드레인에도 각각 프로그램 전압(Vprogram) 및 그라운드 전압이 인가됨에 따라, 제2 셀 트랜지스터(112) 내에 핫 캐리어가 발생되고, 발생된 핫 캐리어, 즉 전자들은 제2 셀 트랜지스터(112)의 플로팅 게이트에 주입된다. 이에 따라 제2 셀 트랜지스터(112) 또한, 소스와 드레인 사이에 채널이 형성되어 있는, 즉 턴 온 상태인 프로그램 상태가 된다.
이와 같이 본 개시에 따른 불휘발성 메모리 장치(100)의 프로그램 동작에 따라서, 불휘발성 메모리 셀(110)을 구성하는 제1 셀 트랜지스터(111) 및 제2 셀 트랜지스터(112)가 함께 프로그램된다. 다만 제1 셀 트랜지스터(111) 및 제2 셀 트랜지스터(112)의 전류 구동 능력이 다르므로, 리드 동작시 제1 셀 트랜지스터(111)를 흐르는 제1 셀 전류의 양과 제2 셀 트랜지스터(112)를 흐르는 제2 셀 전류의 양은 다르다. 그러나 불휘발성 메모리 셀(110)에 대한 프로그램 동작이 이루어진 후, 제1 셀 트랜지스터(111) 및 제2 셀 트랜지스터(112)는 모두 제3 리드 전압(Vread3)에 대응하는 셀 전류보다 큰 셀 전류가 흐를 수 있는 상태가 된다. 이를 확인하기 위해, 도 1을 참조하여 설명한 바와 같이, 제3 리드 전압(Vread3)을 이용한 프로그램 확인 동작을 수행할 수 있다. 프로그램 확인 동작은, 제3 리드 전압(Vread3)을 이용한 리드 동작을 제1 셀 트랜지스터(111) 및 제2 셀 트랜지스터(112)에 대해 순차적으로 수행함으로써 수행될 수 있다.
도 9는 본 개시에 따른 불휘발성 메모리 장치(100)에 있어서 셀 전류에 대한 제1 셀 트랜지스터 및 제2 셀 트랜지스터의 분포와, 리드 디스터브 및 리텐션 열화에 따른 제1 셀 트랜지스터 및 제2 셀 트랜지스터의 셀 전류 변화를 설명하기 위해 나타내 보인 그래프이다. 도 9에서 가로축은 셀 전류를 나타내고, 위 그래프의 세로축은 제1 셀 트랜지스터 분포를 나타내며, 그리고 아래 그래프의 세로축은 제2 셀 트랜지스터 분포를 나타낸다. 도면에서 수직 방향의 제1 점선(301)은 제1 리드 전압(Vread1)에 대응하는 제1 셀 전류(Icell1)를 나타내고, 제2 점선(302)은 제2 리드 전압(Vread2)에 대응하는 제2 셀 전류(Icell2)를 나타내며, 그리고 제3 점선(303)은 제3 리드 전압(Vread3)에 대응하는 제3 셀 전류(Icell3)를 나타낸다.
도 9를 참조하면, 참조부호 "111_I"로 나타낸 바와 같이, 초기 상태의 제1 셀 트랜지스터(111)는 제1 셀 전류(Icell1)보다 낮은 셀 전류를 가질 수 있다. 마찬가지로 참조부호 "112_I"로 나타낸 바와 같이, 초기 상태의 제2 셀 트랜지스터(112) 또한 제1 셀 전류(Icell1)보다 낮은 셀 전류를 가질 수 있다. 그런데 참조부호 "111_I'"로 나타낸 바와 같이, 리드 디스터브 현상에 의해, 초기 상태의 제1 셀 트랜지스터(111)의 셀 전류가 증가될 수 있다. 마찬가지로 참조부호 "112_I'"로 나타낸 바와 같이, 리드 디스터브 현상에 의해, 초기 상태의 제2 셀 트랜지스터(112)의 셀 전류 또한 증가될 수 있다. 제2 셀 트랜지스터(112)의 전류 구동 능력이 제1 셀 트랜지스터(111)의 전류 구동 능력보다 크므로, 리드 디스터브에 의해 증가되는 셀 전류량은 제2 셀 트랜지스터(112)가 제1 셀 트랜지스터(111)보다 크다. 이에 따라 제1 및 제2 셀 트랜지스터들(111, 112) 모두가 리드 디스터브에 의해 열화될 때, 셀 전류가 제1 셀 전류(Icell1)보다 커질 확률은 제1 셀 트랜지스터(111)에서보다 제2 셀 트랜지스터(112)에서 더 높다.
참조부호 "111_P"로 나타낸 바와 같이, 프로그램된 상태의 제1 셀 트랜지스터(111)는 제3 셀 전류(Icell3)보다 큰 셀 전류를 가질 수 있다. 마찬가지로 참조부호 "112_P"로 나타낸 바와 같이, 프로그램된 상태의 제2 셀 트랜지스터(112) 또한 제3 셀 전류(Icell3)보다 큰 셀 전류를 가질 수 있다. 그런데 참조부호 "111_P'"로 나타낸 바와 같이, 리텐션 열화 현상에 의해, 프로그램된 상태의 제1 셀 트랜지스터(111)의 셀 전류는 감소될 수 있다. 마찬가지로 참조부호 "112_P'"로 나타낸 바와 같이, 리텐션 열화 현상에 의해, 초기 상태의 제2 셀 트랜지스터(112)의 셀 전류 또한 감소될 수 있다. 제2 셀 트랜지스터(112)의 전류 구동 능력이 제1 셀 트랜지스터(111)의 전류 구동 능력보다 크므로, 리센션 열화에 의해 감소되는 셀 전류량은 제2 셀 트랜지스터(112)가 제1 셀 트랜지스터(111)보다 크다. 이에 따라 리텐션 열화에 의해, 셀 전류가 제3 셀 전류(Icell3)보다 작아질 확률은 제1 셀 트랜지스터(111)에서보다 제2 셀 트랜지스터(112)에서 더 높다.
도 10 내지 도 12는 본 개시에 따른 불휘발성 메모리 장치(100)의 리드 동작 과정을 설명하기 위해 나타내 보인 플로 챠트들이다. 그리고 도 13 내지 도 19는 도 10 내지 도 12의 플로 챠트의 각 단계를 보다 구체적으로 설명하기 위해 나타내 보인 도면들이다. 도 13 내지 도 19에서 도 1과 동일한 참조부호는 동일한 구성요소를 나타낸다. 본 예에 따른 리드 동작에서는 불휘발성 메모리 셀(110)의 제1 셀 트랜지스터(111)에 대해 먼저 리드 동작을 수행한 후, 불휘발성 메모리 셀(110)의 리드된 상태가 의심스러운 경우, 제2 셀 트랜지스터(112)에 대해 리드 동작을 다시 수행한다. 따라서 제2 셀 트랜지스터(112)에 대한 리드 동작의 빈도수는 제1 셀 트랜지스터(111)에 대한 리드 동작의 빈도수보다 작다. 이는 제2 셀 트랜지스터(112)가 제1 셀 트랜지스터(111)에 비하여 리드 동작 횟수에 의한 리드 디스터브로부터 덜 취약하다는 것을 의미한다. 따라서 제1 셀 트랜지스터(111)에 대한 리드 동작 결과, 제1 셀 트랜지스터(111)의 리드 디스터브가 의심스러운 경우, 불휘발성 메모리 셀(110)에 대한 리드 결과를 유보한 상태에서 제2 셀 트랜지스터(112)에 대한 리드 동작을 통해 제1 셀 트랜지스터(111)의 리드 디스터브를 유추할 수 있다.
먼저 도 10을 참조하면, 단계 411에서 상대적으로 작은 크기의 제1 리드 전압(Vread1)을 이용하여 전류 구동 능력이 상대적으로 작은 제1 셀 트랜지스터(111)에 대한 리드 동작을 수행한다. 단계 412에서 제1 센싱 출력 신호(SA_OUT1)가 로우 레벨 신호인지를 판단한다. 단계 412의 판단에서, 제1 센싱 출력 신호(SA_OUT1)가 로우 레벨 신호인 경우, 불휘발성 메모리 셀(110)의 상태를 초기 상태로 판정하고, 제어 회로(170)는 제2 센싱 출력 신호(SA_OUT2)로 로우 레벨의 신호를 출력한다.(단계 413) 반면에 단계 412의 판단에서 제1 센싱 출력 신호(SA_OUT1)가 하이 레벨 신호인 경우 도 11의 제2 리드 단계를 수행한다.
도 13 및 도 14를 참조하여 도 10의 단계 411 내지 단계 413에 대해 구체적으로 설명하기로 한다. 도 13 및 도 14에 나타낸 바와 같이, 도 10의 단계 411에서 불휘발성 메모리 셀(110)을 리드하기 위해, 제어 회로(170)는, 하이 레벨의 프로그램 게이트전압(Vprogram_b), 로우 레벨의 리드 게이트전압(Vread_b), 로우 레벨의 선택 게이트전압(VG_SG), 하이 레벨의 제1 스위칭 게이트전압(VG_CTS1), 및 로우 레벨의 제2 스위칭 게이트전압(VG_CTS2)을 발생시킨다. 또한 제어 회로(170)는, 로우 레벨의 제1 게이트전압(VG1), 하이 레벨의 제2 게이트전압(VG2), 및 하이 레벨의 제3 게이트전압(VG3)을 발생시켜 리드 전압 선택 회로(150)로 입력시킨다. 이에 따라 리드 스위칭 트랜지스터(141)는 턴 온 되는 반면, 프로그램 스위칭 트랜지스터(131)는 턴 오프 된다. 또한 불휘발성 메모리 셀(110)의 선택 트랜지스터(113)와, 셀 트랜지스터 선택부(120)의 제1 스위칭 트랜지스터(121)는 모두 턴 온 된다. 반면에 셀 트랜지스터 선택부(120)의 제2 스위칭 트랜지스터(122)는 턴 오프 된다.
로우 레벨의 제1 게이트전압(VG1), 하이 레벨의 제2 게이트전압(VG2), 및 하이 레벨의 제3 게이트전압(VG3)을 입력받은 리드 전압 선택 회로(150)는, 도 3 및 도 4를 참조하여 설명한 바와 같이, 비트라인(BL)의 제3 노드(NODE3)에 제1 리드 전압(Vread1)을 발생시킨다. 리드 스위칭 트랜지스터(141) 및 선택 트랜지스터(113)가 모두 턴 온 됨에 따라, 제1 리드 전압(Vread1)은 불휘발성 메모리 셀(110)의 제1 노드(NODE1)에 인가된다. 제1 스위칭 트랜지스터(121)가 턴 온 됨에 따라 제1 셀 트랜지스터(111)의 소스 및 드레인 사이에는 제1 리드 전압(Vread1)이 인가된다. 반면에 제2 스위칭 트랜지스터(122)가 턴 오프 됨에 따라 제2 셀 트랜지스터(112)의 드레인과 그라운드 사이에는 개방 회로가 구성된다.
제1 셀 트랜지스터(111)의 소스 및 드레인 사이에 인가된 제1 리드 전압(Vread1)에 의해 제1 셀 트랜지스터(111)가 턴 오프 되는지 턴 온 되는지의 여부에 따라서 비트라인(BL)의 제3 노드(NODE3)에는 제1 리드 전압(Vread1)이 인가되거나, 또는 그라운드 전압이 인가된다. 제1 셀 트랜지스터(111)가 턴 오프 되는 경우, 비트라인(BL)의 제3 노드(NODE3)에는 제1 리드 전압(Vread1)이 인가된다. 비트라인(BL)의 제3 노드(NODE3)에 제1 리드 전압(Vread1)이 인가되면, 도 13에 나타낸 바와 같이, 센스 앰프 회로(160)를 통해 로우 레벨의 제1 센싱 출력 신호(SA_OUT1)가 출력된다. 반면에 제1 셀 트랜지스터(111)가 턴 온 되는 경우, 비트라인(BL)의 제3 노드(NODE3)에는 그라운드 전압이 인가된다. 비트라인(BL)의 제3 노드(NODE3)에 그라운드 전압이 인가되면, 도 14에 나타낸 바와 같이, 센스 앰프 회로(160)를 통해 하이 레벨의 제1 센싱 출력 신호(SA_OUT1)가 출력된다. 센스 앰프 회로(160)로부터 출력되는 제1 센싱 출력 신호(SA_OUT1)는 제어 회로(170)로 입력된다.
도 13에 나타낸 바와 같이, 제1 센싱 출력 신호(SA_OUT1)가 로우 레벨 신호인 경우는, 도 9를 참조하여 설명한 바와 같이, 제1 셀 트랜지스터(111)가 제1 리드 전압(Vread1)에 대응하는 제1 셀 전류(Icell1) 보다 작은 셀 전류를 갖는 경우에 해당한다. 이는 제1 리드 전압(Vread1)에 대해 제1 셀 트랜지스터(111)가 오프 상태, 즉 초기 상태라는 것을 의미한다. 리텐션 열화에 의한 제1 셀 트랜지스터(111)의 셀 전류 변동량이 상대적으로 작으므로, 프로그램된 상태, 즉 제3 셀 전류(Icell3) 보다 많은 셀 전류를 갖는 제1 셀 트랜지스터(111)의 셀 전류가 리텐션 열화에 의해 제1 셀 전류(Icell1) 보다 작아지기는 확률적으로 매우 낮다. 따라서 제어 회로(170)는, 제2 셀 트랜지스터(112)에 대한 추가적인 리드 동작을 수행하지 않고 불휘발성 메모리 셀(110)이 초기 상태인 것으로 최종 판정한다. 이에 따라, 제어 회로(170)는, 도 10의 단계 413에서 설명한 바와 같이, 불휘발성 메모리 셀(110)에 대한 최종 리드 결과로서 로우 레벨의 제2 센싱 출력 신호(SA_OUT2)를 발생시킨다.
반면에 도 14에 나타낸 바와 같이, 제1 센싱 출력 신호(SA_OUT1)가 하이 레벨 신호인 경우는, 도 9를 참조하여 설명한 바와 같이, 제1 셀 트랜지스터(111)가 제1 리드 전압(Vread1)에 대응하는 제1 셀 전류(Icell1) 보다 큰 셀 전류를 갖는 경우에 해당한다. 이는 제1 리드 전압(Vread1)에 대해 제1 셀 트랜지스터(111)가 온 상태, 즉 프로그램된 상태라는 것을 의미한다. 그러나 이와 같은 상황만으로 불휘발성 메모리 셀(110)이 프로그램된 상태라고 확정할 수 없다. 그 이유는 제1 셀 트랜지스터(111)는 초기 상태인 오프 상태에서 리드 디스터브에 의한 셀 전류 증가로 인해 제1 셀 전류(Icell1) 보다 더 큰 셀 전류를 가질 수 있기 때문이다. 따라서 단계 412에서 제1 센싱 출력 신호(SA_OUT1)가 하이 레벨을 가질지라도, 불휘발성 메모리 셀(110)이 정상적으로 프로그램된 상태인지, 아니면 초기 상태에서 리드 디스터브로 인해 비정상적으로 셀 전류가 증가된 상태인지의 여부를 확인할 필요가 있다. 이를 위해 제어 회로(170)는, 제2 센싱 출력 신호(SA_OUT2)를 발생시키지 않고 제2 리드 동작을 위한 신호들을 발생시킨다.
제2 리드 동작 과정을 나타낸 도 11을 참조하면, 도 10의 단계 412에서 제1 센싱 출력 신호(SA_OUT1)가 로우 레벨 신호가 아닌 경우, 즉 제1 센싱 출력 신호(SA_OUT1)가 하이 레벨 신호인 경우, 단계 421에서 제1 리드 전압(Vread1)보다 상대적으로 큰 크기의 제2 리드 전압(Vread2)을 이용하여 제1 셀 트랜지스터(111)에 대한 리드 동작을 수행한다. 단계 422에서 제1 센싱 출력 신호(SA_OUT1)가 로우 레벨 신호인지를 판단한다. 단계 422의 판단에서, 제1 센싱 출력 신호(SA_OUT1)가 로우 레벨 신호인 경우, 단계 423에서 제2 리드 전압(Vread2)을 이용하여 전류 구동 능력이 상대적으로 큰 제2 셀 트랜지스터(112)에 대한 리드 동작을 수행한다. 단계 424에서 제1 센싱 출력 신호(SA_OUT1)가 로우 레벨 신호인지를 판단한다. 단계 424의 판단에서, 제1 센싱 출력 신호(SA_OUT1)가 로우 레벨 신호인 경우, 단계 425에서 불휘발성 메모리 셀(110)의 상태를 초기 상태로 판정하고, 제2 센싱 출력 신호(SA_OUT2)로 로우 레벨의 신호를 출력한다. 반면에 단계 424의 판단에서 제1 센싱 출력 신호(SA_OUT1)가 하이 레벨 신호인 경우, 단계 426에서 불휘발성 메모리 셀(110)의 상태를 프로그램된 상태로 판정하고, 제2 센싱 출력 신호(SA_OUT2)로 하이 레벨의 신호를 출력한다.
단계 422의 판단에서, 제1 센싱 출력 신호(SA_OUT1)가 하이 레벨의 신호인 경우, 단계 427에서 제2 리드 전압(Vread2)을 이용하여 제2 셀 트랜지스터(112)에 대한 리드 동작을 수행한다. 단계 428에서 제1 센싱 출력 신호(SA_OUT1)가 로우 레벨 신호인지를 판단한다. 단계 428의 판단에서, 제1 센싱 출력 신호(SA_OUT1)가 로우 레벨 신호가 아닌 경우, 즉 하이 레벨 신호인 경우, 단계 426에서 불휘발성 메모리 셀(110)의 상태를 프로그램된 상태로 판정하고, 제2 센싱 출력 신호(SA_OUT2)로 하이 레벨의 신호를 출력한다. 반면에 단계 428의 판단에서, 제1 센싱 출력 신호(SA_OUT1)가 로우 레벨 신호인 경우 도 12의 제3 리드 단계를 수행한다.
도 15에 나타낸 바와 같이, 제어 회로(170)는, 도 11의 단계 421을 수행하기 위해, 하이 레벨의 프로그램 게이트전압(Vprogram_b), 로우 레벨의 리드 게이트전압(Vread_b), 로우 레벨의 선택 게이트전압(VG_SG), 하이 레벨의 제1 스위칭 게이트전압(VG_CTS1), 및 로우 레벨의 제2 스위칭 게이트전압(VG_CTS2)을 발생시킨다. 또한 제어 회로(170)는, 하이 레벨의 제1 게이트전압(VG1), 로우 레벨의 제2 게이트전압(VG2), 및 하이 레벨의 제3 게이트전압(VG3)을 발생시켜 리드 전압 선택 회로(150)로 입력시킨다. 이에 따라 리드 스위칭 트랜지스터(141)는 턴 온 되는 반면, 프로그램 스위칭 트랜지스터(131)는 턴 오프 된다. 또한 불휘발성 메모리 셀(110)의 선택 트랜지스터(113)와, 셀 트랜지스터 선택부(120)의 제1 스위칭 트랜지스터(121)는 모두 턴 온 된다. 반면에 셀 트랜지스터 선택부(120)의 제2 스위칭 트랜지스터(122)는 턴 오프 된다.
하이 레벨의 제1 게이트전압(VG1), 로우 레벨의 제2 게이트전압(VG2), 및 하이 레벨의 제3 게이트전압(VG3)을 입력받은 리드 전압 선택 회로(150)는, 도 3 및 도 5를 참조하여 설명한 바와 같이, 비트라인(BL)의 제3 노드(NODE3)에 제2 리드 전압(Vread2)이 인가되도록 한다. 도 1을 참조하여 설명한 바와 같이, 제2 리드 전압(Vread2)은 제1 리드 전압(Vread1)보다 큰 값을 갖는다. 리드 스위칭 트랜지스터(141) 및 선택 트랜지스터(113)가 모두 턴 온 됨에 따라, 제2 리드 전압(Vread2)은 불휘발성 메모리 셀(110)의 제1 노드(NODE1)에 인가된다. 제1 스위칭 트랜지스터(121)가 턴 온 됨에 따라 제1 셀 트랜지스터(111)의 소스 및 드레인 사이에는 제2 리드 전압(Vread2)이 인가된다. 반면에 제2 스위칭 트랜지스터(122)가 턴 오프 됨에 따라 제2 셀 트랜지스터(112)의 드레인과 그라운드 사이에는 개방 회로가 구성된다.
제1 리드 전압(Vread1)을 이용한 리드 동작 과정(도 10의 단계 411)에서 제1 셀 트랜지스터(111)가 온 상태, 즉 프로그램된 상태인 것으로 판정되었지만, 원래 프로그램된 상태인지 아니면 초기 상태에서 리드 디스터브에 의해 셀 전류가 증가된 상태인지는 알 수 없다. 따라서 이어지는 과정에서는 제1 리드 전압(Vread1)보다 큰 제2 리드 전압(Vread1)을 이용하여 제1 셀 트랜지스터(111)에 대한 리드 동작을 추가적으로 수행하는 것이 필요할 수 있다. 제2 리드 전압(Vread2)을 이용하여 수행되는 리드 동작 결과, 제1 센싱 출력 신호(SA_OUT1)로서 로우 레벨 신호가 발생되면, 제2 리드 전압(Vread2)에 대해 제1 셀 트랜지스터(111)가 오프 상태인 경우에 해당한다. 이는 제1 셀 트랜지스터(111)의 셀 전류가, 제1 리드 전압(Vread1)에 대응하는 제1 셀 전류(Icell1)와 제2 리드 전압(Vread2)에 대응하는 제2 셀 전류(Icell2) 사이의 양을 갖는다는 것을 의미한다. 이 경우 제1 셀 트랜지스터(111)가 원래의 프로그램된 상태에서 리텐션 열화에 의해 셀 전류가 감소된 상태일 확률보다는 제1 셀 트랜지스터(111)가 원래의 초기 상태에서 리드 디스터브에 의해 셀 전류가 증가된 상태일 확률이 더 크다. 이를 확인하기 위해, 제어 회로(170)는 제2 센싱 출력 신호(SA_OUT2)를 발생시키지 않고, 도 11의 단계 423, 즉 제2 리드 전압(Vread2)을 이용한 제2 셀 트랜지스터(112)에 대한 리드 동작을 수행한다.
도 11의 단계 423을 수행하기 위해, 도 16에 나타낸 바와 같이, 제어 회로(170)는, 하이 레벨의 프로그램 게이트전압(Vprogram_b), 로우 레벨의 리드 게이트전압(Vread_b), 로우 레벨의 선택 게이트전압(VG_SG), 로우 레벨의 제1 스위칭 게이트전압(VG_CTS1), 및 하이 레벨의 제2 스위칭 게이트전압(VG_CTS2)을 발생시킨다. 또한 제어 회로(170)는, 하이 레벨의 제1 게이트전압(VG1), 로우 레벨의 제2 게이트전압(VG2), 및 하이 레벨의 제3 게이트전압(VG3)을 발생시켜 리드 전압 선택 회로(150)로 입력시킨다. 이에 따라 리드 스위칭 트랜지스터(141)는 턴 온 되는 반면, 프로그램 스위칭 트랜지스터(131)는 턴 오프 된다. 또한 불휘발성 메모리 셀(110)의 선택 트랜지스터(113)와, 셀 트랜지스터 선택부(120)의 제2 스위칭 트랜지스터(122)는 모두 턴 온 된다. 반면에 셀 트랜지스터 선택부(120)의 제1 스위칭 트랜지스터(121)는 턴 오프 된다.
하이 레벨의 제1 게이트전압(VG1), 로우 레벨의 제2 게이트전압(VG2), 및 하이 레벨의 제3 게이트전압(VG3)을 입력받은 리드 전압 선택 회로(150)는, 도 3 및 도 5를 참조하여 설명한 바와 같이, 비트라인(BL)의 제3 노드(NODE3)에 제2 리드 전압(Vread2)을 인가시킨다. 리드 스위칭 트랜지스터(141) 및 선택 트랜지스터(113)가 모두 턴 온 됨에 따라, 제2 리드 전압(Vread2)은 불휘발성 메모리 셀(110)의 제1 노드(NODE1)에 인가된다. 제2 스위칭 트랜지스터(122)가 턴 온 됨에 따라 제2 셀 트랜지스터(112)의 소스 및 드레인 사이에는 제2 리드 전압(Vread2)이 인가된다. 반면에 제1 스위칭 트랜지스터(121)가 턴 오프 됨에 따라 제1 셀 트랜지스터(111)의 드레인과 그라운드 사이에는 개방 회로가 구성된다.
제2 리드 전압(Vread1)을 이용하여 제2 셀 트랜지스터(112)에 대한 리드 동작을 수행한 결과, 제1 센싱 출력 신호(SA_OUT1)로서 로우 레벨 신호 또는 하이 레벨 신호가 발생될 수 있다. 제1 센싱 출력 신호(SA_OUT1)로서 로우 레벨 신호가 발생되는 경우는, 제2 셀 트랜지스터(112)의 셀 전류가, 제2 리드 전압(Vread2)에 대응하는 제2 셀 전류(Icell2) 보다 작은 양을 갖는 경우이다. 프로그램된 상태의 제2 셀 트랜지스터(112)가 리텐션 열화에 의해 제2 셀 전류(Icell2)보다 작은 셀 전류를 가질 확률보다, 초기 상태의 제1 셀 트랜지스터(111)가 리드 디스터브에 의해 제1 셀 전류(Icell1)보다 큰 셀 전류를 가질 확률이 더 크다. 이에 따라 제어 회로(170)는, 불휘발성 메모리 셀(110)이 초기 상태인 것으로 최종 판정하며, 제2 센싱 출력 신호(SA_OUT2)로서 로우 레벨 신호를 출력시킨다. 이와 함께 불휘발성 메모리 셀(110)의 제1 셀 트랜지스터(111)의 상태를 리드 디스터브로 인해 셀 전류가 증가된 상태인 것으로 판정한다.
제1 센싱 출력 신호(SA_OUT1)로서 하이 레벨 신호가 발생되는 경우는, 제2 셀 트랜지스터(112)의 셀 전류가, 제2 리드 전압(Vread2)에 대응하는 제2 셀 전류(Icell2) 보다 큰 양을 갖는 경우이다. 이 경우, 프로그램된 상태의 제2 셀 트랜지스터(112)가 리텐션 열화에 의해 제2 셀 전류(Icell2)보다 작은 셀 전류를 가질 확률이, 초기 상태의 제1 셀 트랜지스터(111)가 리드 디스터브에 의해 제1 셀 전류(Icell1)보다 큰 셀 전류를 가질 확률보다 더 크다. 이에 따라 제어 회로(170)는, 불휘발성 메모리 셀(110)이 프로그램된 상태인 것으로 최종 판정하며, 제2 센싱 출력 신호(SA_OUT2)로서 하이 레벨 신호를 출력시킨다. 이와 함께 불휘발성 메모리 셀(110)의 제1 셀 트랜지스터(111)의 상태를 리드 디스터브로 인해 셀 전류가 증가된 상태인 것으로 판정한다.
한편 제1 리드 전압(Vread1)을 이용한 제1 셀 트랜지스터(111)에 대한 리드 과정(도 10의 단계 411)에서 제1 셀 트랜지스터(111)가 온 상태이고, 또한 제2 리드 전압(Vread2)을 이용한 제1 셀 트랜지스터(111)에 대한 리드 과정(도 11의 단계 421)에서도 제1 셀 트랜지스터(111)가 온 상태인 경우, 도 11의 단계 427이 수행된다. 도 11의 단계 427을 수행하기 위해, 도 17 및 도 18에 나타낸 바와 같이, 제어 회로(170)는, 하이 레벨의 프로그램 게이트전압(Vprogram_b), 로우 레벨의 리드 게이트전압(Vread_b), 로우 레벨의 선택 게이트전압(VG_SG), 로우 레벨의 제1 스위칭 게이트전압(VG_CTS1), 및 하이 레벨의 제2 스위칭 게이트전압(VG_CTS2)을 발생시킨다. 또한 제어 회로(170)는, 하이 레벨의 제1 게이트전압(VG1), 로우 레벨의 제2 게이트전압(VG2), 및 하이 레벨의 제3 게이트전압(VG3)을 발생시켜 리드 전압 선택 회로(150)로 입력시킨다. 이에 따라 리드 스위칭 트랜지스터(141)는 턴 온 되는 반면, 프로그램 스위칭 트랜지스터(131)는 턴 오프 된다. 또한 불휘발성 메모리 셀(110)의 선택 트랜지스터(113)와, 셀 트랜지스터 선택부(120)의 제2 스위칭 트랜지스터(122)는 모두 턴 온 된다. 반면에 셀 트랜지스터 선택부(120)의 제1 스위칭 트랜지스터(121)는 턴 오프 된다.
하이 레벨의 제1 게이트전압(VG1), 로우 레벨의 제2 게이트전압(VG2), 및 하이 레벨의 제3 게이트전압(VG3)을 입력받은 리드 전압 선택 회로(150)는, 도 3 및 도 5를 참조하여 설명한 바와 같이, 비트라인(BL)의 제3 노드(NODE3)에 제2 리드 전압(Vread2)을 인가시킨다. 리드 스위칭 트랜지스터(141) 및 선택 트랜지스터(113)가 모두 턴 온 됨에 따라, 제2 리드 전압(Vread2)은 불휘발성 메모리 셀(110)의 제1 노드(NODE1)에 인가된다. 제2 스위칭 트랜지스터(122)가 턴 온 됨에 따라 제2 셀 트랜지스터(112)의 소스 및 드레인 사이에는 제2 리드 전압(Vread2)이 인가된다. 반면에 제1 스위칭 트랜지스터(121)가 턴 오프 됨에 따라 제1 셀 트랜지스터(111)의 드레인과 그라운드 사이에는 개방 회로가 구성된다.
도 17에 나타낸 바와 같이, 제2 리드 전압(Vread1)을 이용하여 제2 셀 트랜지스터(112)에 대한 리드 동작을 수행한 결과, 제1 센싱 출력 신호(SA_OUT1)로서 하이 레벨 신호가 발생되는 경우는, 제2 셀 트랜지스터(112)의 셀 전류가, 제2 리드 전압(Vread2)에 대응하는 제2 셀 전류(Icell2) 보다 큰 양을 갖는 경우이다. 결과적으로, 이 경우는, 제1 셀 트랜지스터(111)의 셀 전류 및 제2 셀 트랜지스터(112)의 셀 전류가 모두 제2 리드 전압(Vread2)에 대응하는 제2 셀 전류(Icell2) 보다 큰 양을 갖는 경우이다. 제1 셀 트랜지스터(111)가 원래의 초기 상태에서 리드 디스터브에 의해 셀 전류가 제2 셀 전류(Icell2) 이상으로 증가될 확률은 매우 낮다. 또한 제2 셀 트랜지스터(112)도 원래의 초기 상태에서 리드 디스터브에 의해 셀 전류가 제2 셀 전류(Icell2) 이상으로 증가될 확률은 매우 낮다. 따라서 제어 회로(170)는, 도 11의 단계 426에서와 같이, 불휘발성 메모리 셀(110)이 프로그램된 상태인 것으로 최종 판정하며, 제2 센싱 출력 신호(SA_OUT2)로서 하이 레벨 신호를 출력시킨다. 이 경우 제1 셀 트랜지스터(111) 및 제2 셀 트랜지스터(112) 모두 정상적인 프로그램된 상태인 것으로 판정될 수 있다.
반면에 도 18에 나타낸 바와 같이, 제2 리드 전압(Vread1)을 이용하여 제2 셀 트랜지스터(112)에 대한 리드 동작을 수행한 결과, 제1 센싱 출력 신호(SA_OUT1)로서 로우 레벨 신호가 발생되는 경우는, 제2 셀 트랜지스터(112)의 셀 전류가, 제2 리드 전압(Vread2)에 대응하는 제2 셀 전류(Icell2) 보다 작은 양을 갖는 경우이다. 결과적으로, 이 경우는, 제1 셀 트랜지스터(111)의 셀 전류가 제2 리드 전압(Vread2)에 대응하는 제2 셀 전류(Icell2) 보다 큰 양을 갖고, 또한 제2 셀 트랜지스터(112)의 셀 전류가 제2 셀 전류(Icell2) 보다 작은 양을 갖는 경우이다. 즉, 제2 리드 전압(Vread2)에 대해 제1 셀 트랜지스터(111)는 온 상태인 반면, 제2 셀 트랜지스터(112)는 오프 상태에 해당하는 경우이다. 이는 초기 상태의 제1 셀 트랜지스터(111)가 리드 디스터브에 의해 제2 셀 전류(Icell2)보다 더 큰 셀 전류를 갖게 되는 경우일 수 있다. 또한 프로그램된 상태의 제2 셀 트랜지스터(112)가 리텐션 열화에 의해 제2 셀 전류(Icell2)보다 더 적은 셀 전류를 갖게 되는 경우일 수도 있다. 따라서 어느 경우인지를 확인하기 위해, 제어 회로(170)는 제2 센싱 출력 신호(SA_OUT2)를 발생시키지 않고, 도 12의 제3 리드 단계를 수행한다.
도 12를 참조하여 제3 리드 단계를 설명하면, 도 11의 단계 428에서 제1 센싱 출력 신호(SA_OUT1)가 로우 레벨 신호인 경우, 단계 431에서 제1 리드 전압(Vread1)을 이용하여 제2 셀 트랜지스터(112)에 대한 리드 동작을 수행한다. 단계 432에서 제1 센싱 출력 신호(SA_OUT1)가 로우 레벨 신호인지를 판단한다. 단계 432의 판단에서, 제1 센싱 출력 신호(SA_OUT1)가 로우 레벨 신호인 경우, 단계 433에서 불휘발성 메모리 셀(110)의 상태를 초기 상태로 판정하고, 제2 센싱 출력 신호(SA_OUT2)로 로우 레벨의 신호를 출력한다. 반면에 단계 432의 판단에서 제1 센싱 출력 신호(SA_OUT1)가 하이 레벨 신호인 경우, 단계 434에서 불휘발성 메모리 셀(110)의 상태를 프로그램된 상태로 판정하고, 제2 센싱 출력 신호(SA_OUT2)로 하이 레벨의 신호를 출력한다.
도 19를 참조하여 도 12의 단계 431 내지 단계 434에 대해 구체적으로 설명하기로 한다. 도 11의 단계 428에서 제1 센싱 출력 신호(SA_OUT1)가 로우 레벨 신호인 경우는, 제1 셀 트랜지스터(111)의 셀 전류가 제2 리드 전압(Vread2)에 대응하는 제2 셀 전류(Icell2)보다 크고, 제2 셀 트랜지스터(112)이 셀 전류가 제2 셀 전류(Icell2)보다 작다는 것이 확인된 경우이다. 이에 따라 도 19에 나타낸 바와 같이, 도 12의 단계 431을 수행하기 위해, 제어 회로(170)는, 하이 레벨의 프로그램 게이트전압(Vprogram_b), 로우 레벨의 리드 게이트전압(Vread_b), 로우 레벨의 선택 게이트전압(VG_SG), 로우 레벨의 제1 스위칭 게이트전압(VG_CTS1), 및 하이 레벨의 제2 스위칭 게이트전압(VG_CTS2)을 발생시킨다. 또한 제어 회로(170)는, 로우 레벨의 제1 게이트전압(VG1), 하이 레벨의 제2 게이트전압(VG2), 및 하이 레벨의 제3 게이트전압(VG3)을 발생시켜 리드 전압 선택 회로(150)로 입력시킨다. 이에 따라 리드 스위칭 트랜지스터(141)는 턴 온 되는 반면, 프로그램 스위칭 트랜지스터(131)는 턴 오프 된다. 또한 불휘발성 메모리 셀(110)의 선택 트랜지스터(113)와, 셀 트랜지스터 선택부(120)의 제2 스위칭 트랜지스터(122)는 모두 턴 온 된다. 반면에 셀 트랜지스터 선택부(120)의 제1 스위칭 트랜지스터(121)는 턴 오프 된다.
로우 레벨의 제1 게이트전압(VG1), 하이 레벨의 제2 게이트전압(VG2), 및 하이 레벨의 제3 게이트전압(VG3)을 입력받은 리드 전압 선택 회로(150)는, 도 3 및 도 4를 참조하여 설명한 바와 같이, 비트라인(BL)의 제3 노드(NODE3)에 제1 리드 전압(Vread1)을 발생시킨다. 리드 스위칭 트랜지스터(141) 및 선택 트랜지스터(113)가 모두 턴 온 됨에 따라, 제1 리드 전압(Vread1)은 불휘발성 메모리 셀(110)의 제1 노드(NODE1)에 인가된다. 제2 스위칭 트랜지스터(122)가 턴 온 됨에 따라 제2 셀 트랜지스터(112)의 소스 및 드레인 사이에는 제1 리드 전압(Vread1)이 인가된다. 반면에 제1 스위칭 트랜지스터(121)가 턴 오프 됨에 따라 제1 셀 트랜지스터(111)의 드레인과 그라운드 사이에는 개방 회로가 구성된다.
제1 리드 전압(Vread1)에 대해 제2 셀 트랜지스터(112)가 오프 상태인 경우, 비트라인(BL)의 제3 노드(NODE3)에는 제1 리드 전압(Vread1)이 인가된다. 반면에 제1 리드 전압(Vread1)에 대해 제2 셀 트랜지스터(112)가 온 상태인 경우, 비트라인(BL)의 제3 노드(NODE3)에는 그라운드 전압이 인가된다. 비트라인(BL)의 제3 노드(NODE3) 전압이 제1 리드 전압(Vread1)인 경우, 센스 앰프 회로(160)는 로우 레벨의 제1 센싱 출력 신호(SA_OUT1)를 발생시킨다. 반면에 비트라인(BL)의 제3 노드(NODE3) 전압이 그라운드 전압이 경우, 센스 앰프 회로(160)는 하이 레벨의 제2 센싱 출력 신호(SA_OUT1)를 발생시킨다. 센스 앰프 회로(160)로부터 출력되는 제1 센싱 출력 신호(SA_OUT1)는 제어 회로(170)로 입력된다. 제어 회로(170)는, 도 12의 단계 432에서 설명한 바와 같이, 제1 센싱 출력 신호(SA_OUT1)가 로우 레벨 신호인지, 아니면 하이 레벨 신호인지를 판단한다.
단계 432에서 제1 센싱 출력 신호(SA_OUT1)가 로우 레벨 신호인 경우는, 제2 셀 트랜지스터(112)의 셀 전류가, 제1 리드 전압(Vread1)에 대응하는 제1 셀 전류(Icell1) 보다 작은 양을 갖는 경우이다. 이 경우는 제1 셀 트랜지스터(111)의 셀 전류가, 제2 리드 전압(Vread2)에 대응하는 제2 셀 전류(Icell2) 보다 큰 양을 가지지만, 제2 셀 트랜지스터(112)의 셀 전류가 제1 리드 전압(Vread1)에 대응하는 제1 셀 전류(Icell1) 보다 작은 양을 갖는 경우이다. 프로그램된 상태, 즉 제3 셀 전류(Icell3)보다 큰 셀 전류를 갖는 제2 셀 트랜지스터(112)가 리텐션 열화에 의해 제1 셀 전류(Icell1)보다 작은 셀 전류를 갖는 확률은 매우 낮다. 따라서 이 경우는 제1 셀 트랜지스터(111)가 리드 디스터브에 의해 초기 상태에서보다 셀 전류가 다소 많은 양만큼 증가되어 있는 상태인 것으로 추정될 수 있다. 따라서 제어 회로(170)는, 불휘발성 메모리 셀(110)이 초기 상태인 것으로 최종 판정하며, 제2 센싱 출력 신호(SA_OUT2)로서 로우 레벨 신호를 출력시킨다. 또한 제1 셀 트랜지스터(111)가 리드 디스터브에 의해 비정상적으로 셀 전류가 증가된 상태인 것으로 판정한다.
단계 432에서 제1 센싱 출력 신호(SA_OUT1)가 하이 레벨 신호인 경우는, 제2 셀 트랜지스터(112)의 셀 전류가, 제1 리드 전압(Vread1)에 대응하는 제1 셀 전류(Icell1) 보다 많은 양을 갖는 경우이다. 이 경우는 제1 셀 트랜지스터(111)의 셀 전류가, 제2 리드 전압(Vread2)에 대응하는 제2 셀 전류(Icell2) 보다 큰 양을 가지지만, 제2 셀 트랜지스터(112)의 셀 전류가 제1 리드 전압(Vread1)에 대응하는 제1 셀 전류(Icell1) 보다는 크고 제2 셀 전류(Icell2) 보다는 작은 양을 갖는 경우이다. 위에서 언급한 바와 같이 제1 셀 트랜지스터(111)가 리드 디스터브에 의해 제2 셀 전류(Icell2) 보다 큰 셀 전류를 가질 확률은 매우 낮다. 따라서 이 경우는 프로그램된 상태의 제2 셀 트랜지스터(112)가 리텐션 열화에 의해 제1 셀 전류(Icell1)와 제2 셀 전류(Icell2) 사이의 셀 전류를 갖는 경우인 것으로 판정할 수 있다. 따라서 제어 회로(170)는, 불휘발성 메모리 셀(110)이 프로그램된 상태인 것으로 최종 판정하며, 제2 센싱 출력 신호(SA_OUT2)로서 하이 레벨 신호를 출력시킨다. 제2 셀 트랜지스터(112)의 경우, 리텐션 열화에 의해 셀 전류가 다소 많게 감소된 상태인 것으로 판정될 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.
100...불휘발성 메모리 장치 110...불휘발성 메모리 셀
111...제1 셀 트랜지스터 112...제2 셀 트랜지스터
113...선택 트랜지스터 120...셀 트랜지스터 선택부
121...제1 스위칭 트랜지스터 122...제2 스위칭 트랜지스터
130...프로그램 스위칭부 131...프로그램 스위칭 트랜지스터
140...리드 스위칭부 141...리드 스위칭 트랜지스터
150...리드 전압 선택 회로 151...제1 로드 트랜지스터
152...제2 로드 트랜지스터 153...제3 로드 트랜지스터
160...센스 앰프 회로 170...제어 회로
181...프로그램 전압 공급 라인 182...리드 전압 공급 라인

Claims (29)

  1. 하나의 비트라인에 전기적으로 병렬 접속되며, 각각 제1 물리적 크기 및 제2 물리적 크기를 갖는 제1 셀 트랜지스터 및 제2 셀 트랜지스터;
    상기 제1 셀 트랜지스터 및 제2 셀 트랜지스터를 포함하는 불휘발성 메모리 셀과 그라운드 사이에 배치되어 상기 제1 셀 트랜지스터 및 상기 그라운드 사이와 아울러서 상기 제2 셀 트랜지스터와 상기 그라운드 사이의 전기적인 연결들을 제어하는 셀 트랜지스터 선택부; 및
    상기 비트라인에 제1 리드 전압 및 제2 리드 전압 중 하나를 선택적으로 공급하는 리드 전압 선택 회로를 포함하는 불휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 셀 트랜지스터의 상기 제1 물리적 크기는 제1 전류 구동 능력을 갖도록 하는 크기이고, 상기 제2 셀 트랜지스터의 상기 제2 물리적 크기는 상기 제1 전류 구동 능력보다 큰 제2 전류 구동 능력을 갖도록 하는 크기인 불휘발성 메모리 장치.
  3. 제1항에 있어서,
    상기 제1 셀 트랜지스터 및 상기 제2 셀 트랜지스터는 동일한 채널 길이를 갖고, 상기 제2 셀 트랜지스터의 채널 폭은 상기 제1 셀 트랜지스터의 채널 폭보다 큰 불휘발성 메모리 장치.
  4. 제1항에 있어서,
    상기 불휘발성 메모리 셀은 상기 비트라인과 제1 노드 사이에 접속된 선택 트랜지스터를 더 포함하되,
    상기 제1 및 제2 셀 트랜지스터들은 상기 제1 노드에 공통적으로 접속된 불휘발성 메모리 장치.
  5. 제4항에 있어서,
    상기 제1 셀 트랜지스터 및 제2 셀 트랜지스터는, 각각 플로팅 게이트를 갖는 제1 PMOS 트랜지스터 및 제2 PMOS 트랜지스터로 구성되고, 그리고
    상기 선택 트랜지스터는 제3 PMOS 트랜지스터로 구성되는 불휘발성 메모리 장치.
  6. 제5항에 있어서,
    상기 제1 PMOS 트랜지스터, 제2 PMOS 트랜지스터, 및 제3 PMOS 트랜지스터는 액티브영역을 공유하도록 구성되는 불휘발성 메모리 장치.
  7. 제5항에 있어서,
    상기 제1 셀 트랜지스터의 소스 및 상기 제2 셀 트랜지스터의 소스는 상기 선택 트랜지스터의 드레인에 공통으로 결합되고,
    상기 제1 셀 트랜지스터의 드레인 및 상기 제2 셀 트랜지스터의 드레인은 상기 셀 트랜지스터 선택부에 결합되며, 그리고
    상기 선택 트랜지스터의 소스는 상기 비트라인에 결합되는 불휘발성 메모리 장치.
  8. 제1항에 있어서, 상기 셀 트랜지스터 선택부는,
    상기 제1 셀 트랜지스터 및 상기 그라운드 사이에 배치되는 제1 스위칭 트랜지스터; 및
    상기 제2 셀 트랜지스터 및 상기 그라운드 사이에 배치되는 제2 스위칭 트랜지스터를 포함하는 불휘발성 메모리 장치.
  9. 제8항에 있어서,
    상기 제1 스위칭 트랜지스터는 제1 NMOS 트랜지스터로 구성되고, 그리고
    상기 제2 스위칭 트랜지스터는 제2 NMOS 트랜지스터로 구성되는 불휘발성 메모리 장치.
  10. 제9항에 있어서,
    상기 제1 셀 트랜지스터는 제1 PMOS 트랜지스터로 구성되고, 상기 제2 셀 트랜지스터는 제2 PMOS 트랜지스터로 구성되며,
    상기 제1 스위칭 트랜지스터의 드레인은 상기 제1 셀 트랜지스터의 드레인에 결합되고,
    상기 제2 스위칭 트랜지스터의 드레인은 상기 제2 셀 트랜지스터의 드레인에 결합되며,
    상기 제1 스위칭 트랜지스터의 소스 및 상기 제2 스위칭 트랜지스터의 소스는 그라운드에 결합되는 불휘발성 메모리 장치.
  11. 제1항에 있어서, 상기 리드 전압 선택 회로는,
    리드 전압이 공급되는 리드 전압 공급 라인과 상기 비트라인 사이에서 병렬로 배치되는 제1 로드 트랜지스터 및 제2 로드 트랜지스터를 포함하는 불휘발성 메모리 장치.
  12. 제11항에 있어서,
    상기 제1 로드 트랜지스터가 턴 온 될 때 상기 비트라인에 상기 제1 리드 전압이 인가되고, 그리고
    상기 제2 로드 트랜지스터가 턴 온 될 때 상기 비트라인에 상기 제1 리드 전압보다 큰 상기 제2 리드 전압이 인가되는 불휘발성 메모리 장치.
  13. 제11항에 있어서,
    상기 제1 로드 트랜지스터는 상기 제2 로드 트랜지스터보다 큰 로드 저항을 갖도록 구성되는 불휘발성 메모리 장치.
  14. 제11항에 있어서,
    상기 리드 전압 선택 회로는, 상기 리드 전압 공급 라인과 상기 비트라인 사이에서 병렬로 배치되는 제3 로드 트랜지스터를 더 포함하는 불휘발성 메모리 장치.
  15. 제14항에 있어서,
    상기 제1 로드 트랜지스터가 턴 온시 상기 비트라인에 상기 제1 리드 전압이 인가되고,
    상기 제2 로드 트랜지스터가 턴 온시 상기 비트라인에 상기 제1 리드 전압보다 큰 상기 제2 리드 전압이 인가되며, 그리고
    상기 제3 로드 트랜지스터가 턴 온시 상기 비트라인에 상기 제2 리드 전압보다 큰 제3 리드 전압이 인가되는 불휘발성 메모리 장치.
  16. 제14항에 있어서,
    상기 제3 로드 트랜지스터는 상기 제2 로드 트랜지스터보다 작은 로드 저항을 갖도록 구성되는 불휘발성 메모리 장치.
  17. 제1항에 있어서,
    프로그램 전압이 공급되는 프로그램 전압 공급 라인과 상기 비트라인 사이에 배치되어, 상기 제1 셀 트랜지스터 및 제2 셀 트랜지스터에 대한 프로그램 동작시 상기 비트라인에 상기 프로그램 전압을 공급하는 프로그램 스위칭부; 및
    상기 리드 전압 선택 회로의 출력 라인과 상기 비트라인 사이에 배치되어, 상기 제1 셀 트랜지스터 또는 제2 셀 트랜지스터에 대한 리드 동작시 상기 비트라인에 상기 리드 전압 선택 회로부터 출력되는 리드 전압을 공급하는 리드 스위칭부를 더 포함하는 불휘발성 메모리 장치.
  18. 제17항에 있어서,
    상기 프로그램 스위칭부는, 제4 PMOS 트랜지스터로 구성되는 프로그램 스위칭 트랜지스터를 포함하고, 그리고
    상기 리드 스위칭부는, 제5 PMOS 트랜지스터로 구성되는 리드 스위칭 트랜지스터를 포함하는 불휘발성 메모리 장치.
  19. 제18항에 있어서,
    상기 프로그램 스위칭 트랜지스터의 소스 및 드레인은, 각각 상기 프로그램 전압 공급 라인 및 상기 비트라인에 결합되고, 그리고
    상기 리드 스위칭 트랜지스터의 소스 및 드레인은, 각각 상기 리드 전압 선택 회로의 출력 라인 및 비트라인에 결합되는 불휘발성 메모리 장치.
  20. 제1항에 있어서,
    상기 제1 셀 트랜지스터 또는 제2 셀 트랜지스터에 대한 리드 동작시 상기 비트라인 전압에 따라 로우 레벨 신호 또는 하이 레벨 신호를 출력하는 센스 앰프 회로를 더 포함하는 불휘발성 메모리 장치.
  21. 제20항에 있어서,
    상기 제1 셀 트랜지스터 또는 제2 셀 트랜지스터에 대한 리드 동작시 상기 리드 전압 선택 회로가 상기 제1 리드 전압 및 제2 리드 전압 중 하나를 선택적으로 출력하도록 상기 리드 전압 선택 회로를 제어하고, 상기 제1 셀 트랜지스터 및 상기 제2 셀 트랜지스터 중 하나가 선택되도록 상기 셀 트랜지스터 선택부를 제어하는 제어 회로를 더 포함하는 불휘발성 메모리 장치.
  22. 제21항에 있어서,
    프로그램 전압이 공급되는 프로그램 전압 공급 라인과 상기 비트라인 사이에 배치되어, 상기 제1 셀 트랜지스터 및 제2 셀 트랜지스터에 대한 프로그램 동작시 상기 비트라인에 상기 프로그램 전압을 공급하는 프로그램 스위칭 트랜지스터를 더 포함하며,
    상기 제어 회로는, 상기 제1 셀 트랜지스터 및 제2 셀 트랜지스터에 대한 상기 프로그램 동작시 상기 셀 트랜지스터 선택부를 제어하여 상기 제1 셀 트랜지스터 및 제2 셀 트랜지스터가 모두 그라운드에 연결되도록 하고, 상기 프로그램 동작시 상기 프로그램 전압이 상기 비트라인에 인가되도록 상기 프로그램 스위칭 트랜지스터를 제어하는 불휘발성 메모리 장치.
  23. 제22항에 있어서,
    상기 리드 전압 선택 회로의 출력 라인과 상기 비트라인 사이에 배치되어, 상기 제1 셀 트랜지스터 또는 제2 셀 트랜지스터에 대한 상기 리드 동작시 상기 비트라인에 상기 리드 전압 선택 회로부터 출력되는 리드 전압을 공급하도록 구성되는 리드 스위칭 트랜지스터를 더 포함하며,
    상기 제1 셀 트랜지스터 및 제2 셀 트랜지스터에 대한 상기 프로그램을 수행한 후, 상기 제어 회로는, 상기 제2 리드 전압보다 큰 제3 리드 전압이 상기 비트라인에 인가되도록 상기 리드 전압 선택 회로를 제어하고, 상기 제3 리드 전압에 의한 상기 제1 셀 트랜지스터 및 제2 셀 트랜지스터의 순차적인 프로그램 확인 동작이 수행되도록 상기 리드 스위칭 트랜지스터를 제어하는 불휘발성 메모리 장치.
  24. 제21항에 있어서,
    상기 리드 전압 선택 회로의 출력 라인과 상기 비트라인 사이에 배치되어, 상기 제1 셀 트랜지스터 또는 제2 셀 트랜지스터에 대한 상기 리드 동작시 상기 비트라인에 상기 리드 전압 선택 회로부터 출력되는 리드 전압을 공급하도록 구성되는 리드 스위칭 트랜지스터를 더 포함하며,
    상기 제어 회로는,
    상기 셀 트랜지스터 선택부, 리드 전압 선택 회로, 및 리드 스위칭 트랜지스터를 제어하여 상기 제1 리드 전압에 의한 상기 제1 셀 트랜지스터의 제1 리드 동작을 수행하고, 상기 제1 리드 동작에 의해 상기 제1 셀 트랜지스터의 상태가 의심스러운 경우 상기 제2 리드 전압에 의한 상기 제1 셀 트랜지스터의 제2 리드 동작을 수행하고, 상기 제2 리드 동작에 의해 상기 제1 셀 트랜지스터의 상태가 의심스러운 경우 상기 제2 리드 전압에 의한 상기 제2 셀 트랜지스터의 제3 리드 동작을 수행하는 불휘발성 메모리 장치.
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 제1 채널길이에 대한 제1 채널 폭의 제1 비를 갖는 제1 셀 트랜지스터와, 제2 채널길에 대한 제2 채널 폭의 제2 비를 갖는 제2 셀 트랜지스터를 포함하되, 상기 제1 비와 상기 제2 비는 다른 값을 갖는 불휘발성 메모리 셀;
    상기 제1 셀 트랜지스터 및 제2 셀 트랜지스터와 그라운드 전압 단자 사이의 연결을 스위칭하는 셀 트랜지스터 선택부; 및
    상기 셀 트랜지스터 선택부에 의해 선택된 상기 제1 셀 트랜지스터 및 상기 제2 셀 트랜지스터의 리드 동작을 수행하되, 상기 제1 셀 트랜지스터 및 상기 제2 셀 트랜지스터가 턴 온 상태인지 턴 오프 상태인지에 따라서 상기 불휘발성 메모리 셀이 프로그램된 상태인지 초기 상태인지를 결정하는 리드 전압 선택 회로를 포함하는 불휘발성 메모리 장치.
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