JP2023055147A

JP2023055147A - 記憶回路

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Publication number: JP2023055147A
Application number: JP2021164308A
Authority: JP
Inventors: 旭白; Xu Bai; 利司阪本; Toshitsugu Sakamoto; 信宮村; Makoto Miyamura; 竜介根橋; Ryusuke Nehashi; 一訓船橋; Kazunori Funabashi; 直彦杉林; Naohiko Sugibayashi
Original assignee: Nanobridge Semiconductor Inc
Current assignee: Nanobridge Semiconductor Inc
Priority date: 2021-10-05
Filing date: 2021-10-05
Publication date: 2023-04-17

Abstract

【課題】セット動作及びリセット動作において、記憶素子に流れる電流を制御できるようにする。【解決手段】記憶セルＣは、二つの端子を持つ記憶素子２０と、第一のトランジスタＭ０と、第二のトランジスタＭ１と、を備える。第一のトランジスタＭ０のゲート端子に電源電圧ＶＤＤが印加され、ドレーン端子が第二のトランジスタＭ１のゲート端子に接続され、第二のトランジスタＭ１のドレーン端子が記憶素子２０の第一端子に接続される。【選択図】図１

Description

この発明は、記憶回路に関するものである。

典型的な不揮発性抵抗変化メモリでは、１個のセルトランジスタと１個の記憶素子とで１Ｔ１Ｒメモリセルを構成し、メモリセルを２次元状に配列したメモリアレイを備えている（例えば、特許文献１）。

また、非特許文献１には記憶素子の一種として、固体電解質を活性電極と非活性電極で挟む構造を持つ記憶素子が開示されている（図９Ａ、図９Ｂ参照）。図９Ａに示すように、セット電圧ＶＳＥＴとグランドＧＮＤをそれぞれ活性電極と非活性電極に印加する時に、金属の架橋を形成し、記憶素子が低抵抗（ＯＮ）状態に遷移する。この動作をセット動作と呼ぶ。

また、図９Ｂに示すように、リセット電圧ＶＲＳＴとグランドＧＮＤをそれぞれ非活性電極と活性電極に印加する時に、生成した架橋が消失し、記憶素子が高抵抗（ＯＦＦ）状態に遷移する。この動作をリセット動作と呼ぶ。

この１Ｔ１Ｒメモリセルはセルトランジスタと記憶素子の接続方式に基づいて二種類に分けられる（図１０Ａ、図１０Ｂ、図１１Ａ、図１１Ｂ）。セルトランジスタはＮ型ＭＯＳ（ＮＭＯＳ）トランジスタあるいはＰ型ＭＯＳ（ＰＭＯＳ）トランジスタで構成できるが、以下では、ＮＭＯＳトランジスタを用いた場合について説明する。図１０Ａに示すように、ＮＭＯＳトランジスタが非活性電極と接続される接続方式では、セット時に、セット電圧ＶＳＥＴとグランドＧＮＤをそれぞれ活性電極とＮＭＯＳトランジスタのドレーン端子に印加し、ＮＭＯＳトランジスタのゲート端子に入力される選択信号ＶＧの電圧調整によりセット電流の制御ができる。

また、図１１Ｂに示すように、ＮＭＯＳトランジスタが活性電極と接続される接続方式では、リセット時に、リセット電圧ＶＲＳＴとグランドＧＮＤをそれぞれ非活性電極とＮＭＯＳセルトランジスタのドレーン端子に印加し、ＮＭＯＳトランジスタのゲート端子に入力される選択信号ＶＧの電圧調整によりリセット電流の制御ができる。

このように、記憶セルのトランジスタを用いてセット電流あるいはリセット電流が制御される。

特開２００４－１１９９５８号公報

M. Tada, K. Okamoto, T. Sakamoto, M. Miyamura, N. Banno, and H. Hada, "Polymer Solid-Electrolyte (PSE) Switch Embedded on CMOS for Nonvolatile Crossbar Switch", IEEE TRANSACTION ON ELECTRON DEVICES, Vol. 58, No. 12, pp.4398-4405, (2011).

上記図１０Ａ、図１０Ｂ、図１１Ａ、図１１Ｂの１Ｔ１Ｒメモリセルをそれぞれリセットする時及びセットする時に、リセット電圧ＶＲＳＴとセット電圧ＶＳＥＴがＮＭＯＳトランジスタ経由で記憶素子に印加される。

このとき、ＮＭＯＳ閾値電圧落ち問題を回避するため、ＮＭＯＳトランジスタのゲート端子に入力される選択信号ＶＧの電圧を標準の電圧より高い電圧（オーバードライブ電圧）に設定する。例えば、図１０Ｂに示すように、ＮＭＯＳトランジスタが非活性電極と接続される接続方式では、リセット時に、リセット電圧ＶＲＳＴのＮＭＯＳ閾値電圧落ち問題を回避するため、ＮＭＯＳトランジスタのゲート端子に入力される選択信号ＶＧの電圧をオーバードライブ電圧に設定する。これにより、選択信号ＶＧの電圧の調整によるリセット電流を制御できない課題がある。

また、図１１Ａに示すように、ＮＭＯＳトランジスタが活性電極と接続される接続方式では、セット時に、セット電圧ＶＳＥＴのＮＭＯＳ閾値電圧落ち問題を回避するため、ＮＭＯＳトランジスタのゲート端子に入力される選択信号ＶＧの電圧をオーバードライブ電圧に設定する。これにより、選択信号ＶＧの電圧の調整によるリセット電流を制御できない課題がある。

また、図１２は、ＮＭＯＳトランジスタが非活性電極と接続される接続方式の１Ｔ１Ｒメモリセルのメモリアレイ構造を有する記憶回路３００を示す。各ワード線ＷＬ０～ＷＬ２が同じ行の全てのトランジスタに接続され、選択セルである記憶セルＣ０１をリセットする時に同じ行の非選択セルである記憶セルＣ１１にもオーバードライブ電圧を印加する。リセット時間をＴ、同じ行のリセットするメモリセル数をＮとするとき、同じ行の全てのトランジスタにＴ×Ｎの時間でオーバードライブ電圧を印加するため、トランジスタの信頼性低下の課題がある。

また、図１３は、ＮＭＯＳトランジスタが活性電極と接続される接続方式の１Ｔ１Ｒメモリセルのメモリアレイ構造を有する記憶回路４００を示す。

各ワード線ＷＬ０～ＷＬ２が同じ行の全てのトランジスタに接続され、選択セルである記憶セルＣ０１をセットする時に同じ行の非選択セルである記憶セルＣ１１にもオーバードライブ電圧を印加する。セット時間をＴ、同じ行のセットするメモリセル数をＮとするとき、同じ行の全てのトランジスタにＴ×Ｎの時間でオーバードライブ電圧を印加するため、トランジスタの信頼性低下の課題がある。

本発明は、上記の課題を解決するためになされたもので、セット動作及びリセット動作において、記憶素子に流れる電流を制御できる記憶回路を提供することを目的とする。

上記の目的を達成するために本発明に係る記憶回路は、二つの端子を持つ記憶素子と、第一のトランジスタと、第二のトランジスタと、を備える記憶セルを有し、前記第一のトランジスタのゲート端子に電源電圧が印加され、ドレーン端子が前記第二のトランジスタのゲート端子に接続され、前記第二のトランジスタのドレーン端子が前記記憶素子の第一端子に接続される。

本発明に係る記憶回路によれば、記憶セルのセット動作において、第二のトランジスタのソース端子に印加される電圧がセット電圧に立ち上がる際に、第二のトランジスタのソース及びゲート間の容量のカップリングによってゲート電圧がオーバードライブ電圧に引き上げられる。第二のトランジスタのゲート端子に印加されるオーバードライブ電圧が高いため、第二のトランジスタの抵抗が低くなり、セット電圧が記憶素子に印加される。記憶素子が高抵抗状態から低抵抗状態に変化した時に、オーバードライブ電圧が低くなり、記憶素子の二つの端子間の電位差である電圧が低くなり、記憶素子に流れる電流が制御される。

また、記憶セルのリセット動作において、第二のトランジスタのソース端子に印加される電圧がハイインピーダンスになるため、記憶素子に印加される電圧がリセット電圧に立ち上がる際に、第二のトランジスタのドレーン端子もリセット電圧に立ち上がり、ソース及びゲート間の容量のカップリングによってゲート電圧がオーバードライブ電圧に引き上げられる。その後、第二のトランジスタのソース端子に印加される電圧がグランドになり、高いリセット電流が低抵抗状態の記憶素子に流れ、記憶素子が低抵抗状態から高抵抗状態に遷移する。このように、セット動作及びリセット動作において、記憶素子に流れる電流を制御できる。

本発明の前記記憶回路であって、前記記憶素子は、固体電解質を活性電極と非活性電極で挟む構造を有し、前記活性電極が前記記憶素子の第一端子となり、前記非活性電極が前記記憶素子の第二端子となることができる。

本発明の前記記憶回路であって、前記記憶セルを複数有し、前記第一のトランジスタのソース端子が、前記記憶セルの第一端子となり、前記第二のトランジスタのソース端子が、前記記憶セルの第二端子となり、前記記憶素子の第二端子が、前記記憶セルの第三端子となり、前記複数の記憶セルが２次元状に配列され、同じ行に配列された複数の前記記憶セルの第一端子が同じワード線と接続され、同じ列に配列された複数の前記記憶セルの第二端子が同じビット線と接続され、同じ列に配列された複数の前記記憶セルの第三端子が同じソース線と接続されるようにすることができる。

当該記憶回路では、選択セルである記憶セルをセットする時及びリセットする時に、選択セルの第二のトランジスタのゲート端子には、オーバードライブ電圧が印加されるが、同じ行の非選択セルである記憶セルの第二のトランジスタのゲート端子にはオーバードライブ電圧が印加されない。当該記憶回路によれば、記憶セルのトランジスタの信頼性を向上させることができる。

本発明の前記記憶回路であって、前記記憶セルは、第三のトランジスタを更に備え、前記第三のトランジスタのゲート端子が前記第一のトランジスタのドレーン端子に接続され、ドレーン端子が前記第二のトランジスタのソース端子に接続されるようにすることができる。当該記憶回路では、第二のトランジスタと第三のトランジスタが直列接続構造のため、セット電圧あるいはリセット電圧を分圧することができる。これにより、記憶セルの面積を削減できる。

本発明に係る前記記憶回路であって、前記記憶セルを複数有し、前記第一のトランジスタのソース端子が、前記記憶セルの第一端子となり、前記第三のトランジスタのソース端子が、前記記憶セルの第二端子となり、前記記憶素子の第二端子が、前記記憶セルの第三端子となり、前記複数の記憶セルが２次元状に配列され、同じ行に配列された複数の前記記憶セルの第一端子が同じワード線と接続され、同じ列に配列された複数の前記記憶セルの第二端子が同じビット線と接続され、同じ列に配列された複数の前記記憶セルの第三端子が同じソース線と接続されるようにすることができる。

当該記憶回路では、選択セルである記憶セルをセットする時及びリセットする時に、選択セルの第二のトランジスタ及び第三のトランジスタのゲート端子には、オーバードライブ電圧が印加されるが、同じ行の非選択セルである記憶セルの第二のトランジスタ及び第三のトランジスタのゲート端子にはオーバードライブ電圧が印加されない。当該記憶回路によれば、記憶セルのトランジスタの信頼性を向上させることができる。

以上説明したように、本発明の記憶回路によれば、セット動作及びリセット動作において、記憶素子に流れる電流を制御できる、という効果が得られる。

第１の実施形態に係る記憶回路の記憶セル部分の回路を示す回路図である。第１の実施形態に係る記憶回路の記憶セルのセット動作を説明するための各信号の波形の模式図である。記憶素子の抵抗とブートストラップ電圧との関係を示すグラフである。記憶素子の抵抗と記憶素子の印加電圧との関係を示すグラフである。第１の実施形態に係る記憶回路の記憶セルのセット動作を説明するための回路図である。第１の実施形態に係る記憶回路の記憶セルのリセット動作を説明するための各信号の波形の模式図である。第１の実施形態に係る記憶回路を示す回路図である。第２の実施形態に係る記憶回路の記憶セル部分の回路を示す回路図である。第２の実施形態に係る記憶回路を示す回路図である。記憶セルのセット動作を説明するための図である。記憶セルのリセット動作を説明するための図である。従来技術に係る記憶回路の記憶セルのセット動作を説明するための回路図である。従来技術に係る記憶回路の記憶セルのリセット動作を説明するための回路図である。従来技術に係る記憶回路の記憶セルのセット動作を説明するための回路図である。従来技術に係る記憶回路の記憶セルのリセット動作を説明するための回路図である。従来技術に係る記憶回路を示す回路図である。従来技術に係る記憶回路を示す回路図である。

以下、図面を参照して、本発明の好適な実施の形態について説明する。

［第１の実施形態］
図１は、第１の実施形態の記憶回路の記憶セルＣ部分の回路を示す回路図である。

記憶セルＣは、記憶素子２０と、第一のトランジスタＭ０と、第二のトランジスタＭ１を備える。この記憶セルＣは、２Ｔ１Ｒメモリセルと呼ばれる。記憶素子２０は、固体電解質２０Ａを活性電極２０Ｂと非活性電極２０Ｃで挟む構造を持つ。トランジスタＭ０のゲート端子に電源電圧ＶＤＤが印加され、ドレーン端子がトランジスタＭ１のゲート端子に接続される。第二のトランジスタＭ１のドレーン端子が記憶素子２０の活性電極２０Ｂに接続される。なお、第一のトランジスタＭ０及び第二のトランジスタＭ１が、ＮＭＯＳトランジスタである場合を例に説明する。

次に、図１、図２を用いて記憶セルＣのセット動作を説明する。第一のトランジスタＭ０のソース端子に入力される選択信号ＶＧがグランドＧＮＤから電源電圧ＶＤＤに立ち上がる時に、セット動作を開始する。ＮＭＯＳトランジスタの閾値電圧をＶＴＨとするとき、第二のトランジスタＭ１のゲート電圧ＶＢＳＴはＶＤＤ－ＶＴＨとなる。この後、第二のトランジスタＭ１のソース端子に印加される電圧ＢＬが、グランドＧＮＤから、電源電圧ＶＤＤより高く、かつＮＭＯＳトランジスタのドレーン－ソース（ＤＳ）間耐圧より低いセット電圧ＶＳＥＴに立ち上がる際に、第二のトランジスタＭ１のソース－ゲート間の容量のカップリングによってゲート電圧ＶＢＳＴが、セット電圧ＶＳＥＴより高いオーバードライブ電圧ＶＢＯＯＴに引き上げられる。なお、オーバードライブ電圧ＶＢＯＯＴの電圧レベルは、電源電圧ＶＤＤの調整により制御可能である。

その後、記憶素子２０の非活性電極２０Ｃに印加される電圧ＳＬがハイ・インピーダンス（Ｈｉ－Ｚ）からグランドＧＮＤになり、セット電圧ＶＳＥＴとグランドＧＮＤとが記憶素子２０の両端に印加され、記憶素子２０が高抵抗（ＯＦＦ）状態から低抵抗（ＯＮ）状態に遷移する。その後、非活性電極２０Ｃに印加される電圧ＳＬがハイ・インピーダンス（Ｈｉ－Ｚ）に戻り、第二のトランジスタＭ１のソース端子に印加される電圧ＢＬと選択信号ＶＧが順次グランドＧＮＤに立下り、セット動作が終了する。

次に、図３Ａ、図３Ｂを用いて、記憶セルＣのセット電流の制御について説明する。図３Ａに示したように、引き上げたオーバードライブ電圧ＶＢＯＯＴは記憶素子２０の抵抗ＲＮＢの減少に応じて下がる。図３Ｂに示したように、記憶素子２０が高抵抗状態（＞１００ＫΩ）の時に、オーバードライブ電圧ＶＢＯＯＴが十分高いため、第二のトランジスタＭ１の抵抗が低くなり、セット電圧ＶＳＥＴがほぼ記憶素子２０に印加される。そして、記憶素子２０が高抵抗状態から低抵抗状態に変化した時に、オーバードライブ電圧ＶＢＯＯＴが低くなり、記憶素子２０の活性電極２０Ｂと非活性電極２０Ｃの電位差である電圧ＶＮＢが低くなり、記憶素子２０に流れる電流を制御できる。

このように、ブートストラップで持ち上がったオーバードライブ電圧ＶＢＯＯＴは記憶素子２０の抵抗減少に応じて下がるため、セット動作時、自動的に記憶素子２０の印加電圧と流れる電流とを制御できる。

次に、図４を用いて、記憶セルＣのリセット電流の制御について説明する。リセット動作時に、図１１Ｂに示した従来のリセット動作と同じように、選択信号ＶＧの電圧調整によるリセット電流の制御ができる。すわなち、選択信号ＶＧとして印加するＶＤＤの電圧レベルを調整して、リセット電流を制御することができる。

さらに、高いリセット電流を得るため、図５の信号シーケンスを投入する。選択信号ＶＧがグランドＧＮＤから電源電圧ＶＤＤに立ち上がる時に、リセット動作を開始する。ＮＭＯＳトランジスタの閾値電圧をＶＴＨとするとき、第二のトランジスタＭ１のゲート電圧ＶＢＳＴはＶＤＤ－ＶＴＨとなる。第二のトランジスタＭ１のソース端子に印加される電圧ＢＬがＨｉ－Ｚになるため、記憶素子２０の非活性電極２０Ｃに印加される電圧ＳＬが、グランドＧＮＤから、電源電圧ＶＤＤより高く、かつＮＭＯＳトランジスタのＤＳ間耐圧より低いリセット電圧ＶＲＳＴに立ち上がる際に、第二のトランジスタＭ１のドレーン端子もグランドＧＮＤからリセット電圧ＶＲＳＴに立ち上がり、ソース－ゲート間の容量のカップリングによってゲート電圧ＶＢＳＴが、リセット電圧ＶＲＳＴより高いオーバードライブ電圧ＶＢＯＯＴに引き上げられる。なお、オーバードライブ電圧ＶＢＯＯＴの電圧レベルは、電源電圧ＶＤＤの調整により制御可能である。

その後、第二のトランジスタＭ１のソース端子に印加される電圧ＢＬがＨｉ－ＺからグランドＧＮＤになり、高いリセット電流が低抵抗状態の記憶素子２０に流れ、低抵抗状態から高抵抗状態に遷移する。その後、非活性電極２０Ｃに印加される電圧ＳＬと選択信号ＶＧが順次グランドＧＮＤに立下り、リセット動作が終了する。

ここで、リセット電流を制御する理由について説明する。リセット動作の時に、記憶素子２０が、低抵抗（ＯＮ）状態から高抵抗（ＯＦＦ）状態に遷移し、高抵抗（ＯＦＦ）状態の抵抗値はリセット動作時に流れる電流（リセット電流）で決まる。すなわち、リセット電流が大きいほど、高抵抗（ＯＦＦ）状態の抵抗値が大きくなる。また、応用によって、必要なＯＦＦ抵抗値が変わる。例えば、メモリとして使用する時に、ＯＦＦ抵抗値が１０ＫΩ以下であるが、ＦＰＧＡのルーティングスイッチとして使用する時に、ＯＦＦ抵抗値が１ＭΩ以上必要となる。

図６は、本実施形態の記憶回路１００の回路図である。記憶回路１００は、２次元状に配列された複数の記憶セルＣ００～Ｃ１２を有し、複数の記憶セルＣ００～Ｃ１２は、ワード線ＷＬ０～ＷＬ２、ビット線ＢＬ０、ＢＬ１、ソース線ＳＬ０、ＳＬ１と接続されている。なお、図６では、記憶回路１００が、６つの記憶セルを有する場合を例に説明するが、これに限定されるものではなく、５つ以下でもよいし、７つ以上であってもよい。なお、特定の記憶セルを指すのではなく、記憶セルＣ００～Ｃ１２を総称する場合には、記憶セルＣとも称する。また、特定のワード線、ビット線、ソース線を指すのではなく、ワード線ＷＬ０～ＷＬ２、ビット線ＢＬ０、ＢＬ１、ソース線ＳＬ０、ＳＬ１を各々総称する場合には、ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬとも称する。

各記憶セルＣは、第一のトランジスタＭ０のソース端子が、記憶セルＣの第一端子となり、第二のトランジスタＭ１のソース端子が、記憶セルＣの第二端子となり、記憶素子２０の第二端子が、記憶セルＣの第三端子となる。

また、同じ行に配列された複数の記憶セルＣの第一端子が同じワード線ＷＬと接続され、同じ列に配列された複数の記憶セルＣの第二端子が同じビット線ＢＬと接続され、同じ列に配列された複数の記憶セルＣの第三端子が同じソース線ＳＬと接続される。

次に、第二のトランジスタＭ１の信頼性を向上させる原理について説明する。

記憶セルＣ０１を選択セルとしてセットする時に、ワード線ＷＬ１、ビット線ＢＬ０、ソース線ＳＬ０に、上記図２に示したシーケンスで信号を投入する。

すなわち、ワード線ＷＬ１により、第一のトランジスタＭ０のソース端子に入力される選択信号ＶＧがグランドＧＮＤから電源電圧ＶＤＤに立ち上がる。また、ビット線ＢＬ０により、第二のトランジスタＭ１のソース端子に印加される電圧ＢＬが、グランドＧＮＤからセット電圧ＶＳＥＴに立ち上がる。また、ソース線ＳＬ０により、記憶素子２０の非活性電極２０Ｃに印加される電圧ＳＬがハイ・インピーダンス（Ｈｉ－Ｚ）からグランドＧＮＤになる。

また、記憶セルＣ０１を選択セルとしてリセットする時に、ワード線ＷＬ１、ビット線ＢＬ０、ソース線ＳＬ０に、上記図５に示したシーケンスで信号を投入する。

すなわち、ワード線ＷＬ１により、第一のトランジスタＭ０のソース端子に入力される選択信号ＶＧがグランドＧＮＤから電源電圧ＶＤＤに立ち上がる。また、ビット線ＢＬ０により、第二のトランジスタＭ１のソース端子に印加される電圧ＢＬがＨｉ－Ｚになる。また、ソース線ＳＬ０により、記憶素子２０の非活性電極２０Ｃに印加される電圧ＳＬが、グランドＧＮＤからリセット電圧ＶＲＳＴに立ち上がる。

上記のセット動作及びリセット動作において、他のワード線ＷＬ０、ＷＬ２、ビット線ＢＬ１、ソース線ＳＬ１によりグランドＧＮＤが印加される。

上記のように、選択セルである記憶セルＣ０１の第二のトランジスタＭ１にオーバードライブ電圧ＶＢＯＯＴが印加される。一方、同じ行の非選択セルである記憶セルＣ１１にはカップリングが発生しないため、記憶セルＣ１１の第二のトランジスタＭ１のゲート電圧はＶＤＤ－ＶＴＨとなる。

このように、記憶セルＣに第一のトランジスタＭ０、第二のトランジスタＭ１を設けて、上記図２あるいは図５に示したシーケンスで信号を投入すると、選択セルの第二のトランジスタＭ１のカップリングが発生し、セット動作あるいはリセット動作を行う。同じ行の非選択セルに対応するビット線ＢＬ１とソース線ＳＬ１によりグランドＧＮＤが印加されるため、第一のトランジスタＭ０のゲート端子とソース端子に電源電圧ＶＤＤを印加しても、第二のトランジスタＭ１のカップリングが発生せず、第二のトランジスタＭ１のゲート電圧がＶＤＤ－ＶＴＨとなる。

また、リセット時間あるいはセット時間をＴ、同じ行のリセットあるいはセットする記憶セル数をＮとするとき、選択セルの第二のトランジスタＭ１だけにＴの時間でオーバードライブ電圧ＶＢＯＯＴを印加するため、第二のトランジスタＭ１の信頼性を向上できる。

以上説明したように、本実施形態に係る記憶回路１００によれば、二つの端子を持つ記憶素子と、第一のトランジスタと、第二のトランジスタと、を備える記憶セルを有し、第一のトランジスタのゲート端子に電源電圧が印加され、ドレーン端子が第二のトランジスタのゲート端子に接続され、第二のトランジスタのドレーン端子が記憶素子の第一端子に接続される。これにより、セット動作及びリセット動作において、記憶素子に流れる電流を制御できる。

また、記憶回路１００では、選択セルである記憶セルをセットする時及びリセットする時に、選択セルの第二のトランジスタのゲート端子には、オーバードライブ電圧が印加されるが、同じ行の非選択セルである記憶セルの第二のトランジスタのゲート端子にはオーバードライブ電圧が印加されない。これにより、記憶セルのトランジスタの信頼性を向上させることができる。

［第２の実施形態］
第２の実施形態の記憶回路について説明する。なお、第１の実施形態と同様の構成となる部分については、同一符号を付して詳細な説明を省略する。

記憶素子のセット電圧とリセット電圧がトランジスタのドレーン－ソース間耐圧より高い時に、上記の１Ｔ１Ｒメモリセルと２Ｔ１Ｒメモリセルのトランジスタを高電圧トランジスタで構成する必要がある。そこで、第２の実施形態では、高電圧トランジスタの面積を低減するため、第二のトランジスタの代わりに、第二のトランジスタと第三のトランジスタとの直列回路を用いる。

図７は、本発明の第２の実施形態の記憶回路の記憶セルＣ部分の回路を示す回路図である。

記憶セルＣは、記憶素子２０と、第一のトランジスタＭ０と、第二のトランジスタＭ１と、第三のトランジスタＭ２とを備える。この記憶セルＣは３Ｔ１Ｒメモリセルと呼ばれる。記憶素子２０は固体電解質２０Ａを活性電極２０Ｂと非活性電極２０Ｃで挟む構造を持つ。第一のトランジスタＭ０のゲート端子に電源電圧ＶＤＤが印加され、ドレーン端子が第二のトランジスタＭ１と第三のトランジスタＭ２のゲート端子に接続される。第三のトランジスタＭ２のソース端子が第二のトランジスタＭ１のドレーン端子に接続され、ドレーン端子が記憶素子２０の活性電極２０Ｂに接続される。

図８は、本実施形態の記憶回路２００の回路図である。記憶回路２００は、２次元状に配列された複数の記憶セルＣ００～Ｃ１２を有し、ワード線ＷＬ０～ＷＬ２、ビット線ＢＬ０、ＢＬ１、ソース線ＳＬ０、ＳＬ１と接続されている。なお、図８では、記憶回路１００が、６つの記憶セルを有する場合を例に説明するが、これに限定されるものではなく、５つ以下でもよいし、７つ以上であってもよい。なお、特定の記憶セルを指すのではなく、記憶セルＣ００～Ｃ１２を総称する場合には、記憶セルＣとも称する。また、特定のワード線、ビット線、ソース線を指すのではなく、ワード線ＷＬ０～ＷＬ２、ビット線ＢＬ０、ＢＬ１、ソース線ＳＬ０、ＳＬ１を各々総称する場合には、ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬとも称する。

上記第１の実施形態と同様に、セットする時に、ワード線ＷＬ１、ビット線ＢＬ０、ソース線ＳＬ０に上記図２に示したシーケンスで信号を投入する。

また、上記第１の実施形態と同様に、リセットする時に、ワード線ＷＬ１、ビット線ＢＬ０、ソース線ＳＬ０に上記図５に示したシーケンスで信号を投入する。

上記のように、セット動作及びリセット動作において、選択セルである記憶セルＣ０１の第二のトランジスタＭ１と第三のトランジスタＭ２にオーバードライブ電圧ＶＢＯＯＴが印加される。仮に非選択セルである記憶セルＣ０２の記憶素子２０が低抵抗（ＯＮ）状態となると、トランジスタのドレーン－ソース間耐圧より高いセット電圧ＶＳＥＴあるいはリセット電圧ＶＲＳＴが、第二のトランジスタＭ１と第三のトランジスタＭ２の直列回路の両端に印加される。第二のトランジスタＭ１と第三のトランジスタＭ２は直列接続構造のため、セット電圧ＶＳＥＴあるいはリセット電圧ＶＲＳＴが分圧され、第二のトランジスタＭ１と第三のトランジスタＭ２それぞれのドレーン－ソース間の電圧が安全動作領域となる。

表１を用いて、高電圧トランジスタの１Ｔ１Ｒメモリセルと、高電圧トランジスタの２Ｔ１Ｒメモリセルと、コア電圧トランジスタの３Ｔ１Ｒメモリセルの面積を比較した結果について説明する。

高電圧トランジスタの１Ｔ１Ｒメモリセルの面積を１とした時に、高電圧トランジスタの２Ｔ１Ｒメモリセルとコア電圧トランジスタの３Ｔ１Ｒメモリセルの面積はそれぞれ１．２４と０．７６となる。このように、二つのトランジスタの直列回路を用いる構造で記憶セルの面積を削減できることが分かった。

以上説明したように、第２の実施形態に係る記憶回路２００によれば、二つの端子を持つ記憶素子と、第一のトランジスタと、第二のトランジスタと、第三のトランジスタと、を備える記憶セルを有し、第一のトランジスタのゲート端子に電源電圧が印加され、ドレーン端子が第二のトランジスタのゲート端子及び第三のトランジスタのゲート端子に接続され、第三のトランジスタのドレーン端子が第二のトランジスタのソース端子に接続され、第二のトランジスタのドレーン端子が記憶素子の第一端子に接続される。これにより、セット動作及びリセット動作において、記憶素子に流れる電流を制御できる。

また、記憶回路２００では、選択セルである記憶セルをセットする時及びリセットする時に、選択セルの第二のトランジスタ及び第三のトランジスタのゲート端子には、オーバードライブ電圧が印加されるが、同じ行の非選択セルである記憶セルの第二のトランジスタ及び第三のトランジスタのゲート端子にはオーバードライブ電圧が印加されない。これにより、記憶セルのトランジスタの信頼性を向上させることができる。

また、記憶回路２００では、第二のトランジスタと第三のトランジスタが直列接続構造のため、セット電圧あるいはリセット電圧を分圧することができる。これにより、記憶セルの面積を削減できる。

なお、上記の第１の実施形態及び第２の実施形態では、ＮＭＯＳトランジスタが活性電極と接続される接続方式を採用した場合を例に説明したが、これに限定されるものではない。ＮＭＯＳトランジスタが非活性電極と接続される接続方式を用いてもよい。

また、上記の第１の実施形態及び第２の実施形態では、セルトランジスタを、ＮＭＯＳトランジスタを用いて構成する場合を例に説明したが、これに限定されるものではない。セルトランジスタを、ＰＭＯＳトランジスタを用いて構成するようにしてもよい。

２０記憶素子
２０Ａ固体電解質
２０Ｂ活性電極
２０Ｃ非活性電極
１００、２００記憶回路
２００記憶回路
ＢＬビット線
Ｃ記憶セル
Ｍ０第一のトランジスタ
Ｍ１第二のトランジスタ
Ｍ２第三のトランジスタ
ＳＬソース線
ＷＬワード線

Claims

二つの端子を持つ記憶素子と、
第一のトランジスタと、
第二のトランジスタと、
を備える記憶セルを有し、
前記第一のトランジスタのゲート端子に電源電圧が印加され、ドレーン端子が前記第二のトランジスタのゲート端子に接続され、
前記第二のトランジスタのドレーン端子が前記記憶素子の第一端子に接続される
記憶回路。
請求項１に記載の記憶回路であって、
前記記憶素子は、固体電解質を活性電極と非活性電極で挟む構造を有し、
前記活性電極が前記記憶素子の第一端子となり、
前記非活性電極が前記記憶素子の第二端子となる
記憶回路。
請求項１又は２に記載の記憶回路であって、
前記記憶セルを複数有し、
前記第一のトランジスタのソース端子が、前記記憶セルの第一端子となり、
前記第二のトランジスタのソース端子が、前記記憶セルの第二端子となり、
前記記憶素子の第二端子が、前記記憶セルの第三端子となり、
前記複数の記憶セルが２次元状に配列され、
同じ行に配列された複数の前記記憶セルの第一端子が同じワード線と接続され、
同じ列に配列された複数の前記記憶セルの第二端子が同じビット線と接続され、
同じ列に配列された複数の前記記憶セルの第三端子が同じソース線と接続される
記憶回路。
請求項１又は２に記載の記憶回路であって、
前記記憶セルは、第三のトランジスタを更に備え、
前記第三のトランジスタのゲート端子が前記第一のトランジスタのドレーン端子に接続され、ドレーン端子が前記第二のトランジスタのソース端子に接続される
記憶回路。
請求項４に記載の記憶回路であって、
前記記憶セルを複数有し、
前記第一のトランジスタのソース端子が、前記記憶セルの第一端子となり、
前記第三のトランジスタのソース端子が、前記記憶セルの第二端子となり、
前記記憶素子の第二端子が、前記記憶セルの第三端子となり、
前記複数の記憶セルが２次元状に配列され、
同じ行に配列された複数の前記記憶セルの第一端子が同じワード線と接続され、
同じ列に配列された複数の前記記憶セルの第二端子が同じビット線と接続され、
同じ列に配列された複数の前記記憶セルの第三端子が同じソース線と接続される
記憶回路。