CN113257850B - 电阻式存储器胞及其相关的阵列结构 - Google Patents

电阻式存储器胞及其相关的阵列结构 Download PDF

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Abstract

一种电阻式存储器胞及其相关的阵列结构，电阻式存储器胞包括一井区、第一掺杂区、第二掺杂区、第三掺杂区、第一栅极结构、第二栅极结构与第三栅极结构。第一栅极结构形成于该第一掺杂区与该第二掺杂区之间的井区的该表面上方。第二栅极结构形成于第二掺杂区上方。第三栅极结构形成于第二掺杂区与第三掺杂区之间的井区的表面上方。第一金属层连接至第一掺杂区以及第三掺杂区。第二金属层，连接至第一栅极结构的导电层与第三栅极结构的导电层。

Description

电阻式存储器胞及其相关的阵列结构
技术领域
本发明涉及一种非易失性存储器(Non-volatile memory)的存储器胞，且特别涉及一种电阻式存储器的存储器胞(resistive random-access memory cell)及其相关的阵列结构。
背景技术
电阻式存储器(resistive random-access memory，简称ReRAM)是一种非易失性存储器(non-volatile memory)，其由多个电阻式存储器胞(ReRAM cell)所组成。由于电阻式存储器的工艺步骤较少且具备较快的写入速度，所以电阻式存储器非常适合取代系统单芯片(SOC)中的嵌入式快闪存储器(embedded flash memory)。因此，存储器厂商以及代工厂已经开始投入电阻式存储器的开发与研究。
请参照图1，其所绘示为已知电阻式存储器胞。如图1所示，电阻式存储器胞100包括堆迭的下电极106、绝缘层104、上电极102。当电阻式存储器制造完成之后，其为初始状态(initial state)。
在电阻式存储器胞100开始正式运作之前，需要先进行一形成动作(formingaction)。在形成动作时，在上电极102与下电极106之间提供形成电压(forming voltage)。此时，绝缘层104中聚集的氧空位会形成可导电的裂缝(conducting filament)108，且可导电的裂缝108连接在上电极102与下电极106之间。
当电阻式存储器胞100经过形成动作之后，进一步提供低于形成电压的多种偏压，可使得电阻式存储器胞100在设定状态(set state)与重置状态(reset state)之间随意地切换。其中，电阻式存储器胞100在设定状态具有较小的电阻值，在重置状态具有较大的电阻值。说明如下。
在低电阻值的设定状态时，可经由一重置动作(reset action)将电阻式存储器胞100变更为高电阻值的重置状态。在重置动作时，在上电极102与下电极106之间提供重置电压(reset voltage)。此时，绝缘层104中的裂缝108会经由氧化还原程序(redox process)，造成得裂缝108几乎不连接在上电极102与下电极106之间。也就是说，当重置动作完成后，上电极102与下电极106之间为高电阻值的重置状态。
在高电阻值的重置状态时，可经由一设定动作(set action)将电阻式存储器胞100变更为低电阻值的设定状态。在设定动作时，在上电极102与下电极106之间提供设定电压(set voltage)。此时，绝缘层104中的裂缝108会完整地连接在上电极102与下电极106之间。也就是说，当设定动作完成后，上电极102与下电极106之间为低电阻值的设定状态。
由以上的说明可知，在编程周期(program cycle)的编程动作(program action)时，电阻式存储器胞100可经由设定动作或者重置动作而成为设定状态或者重置状态。而上述设定状态与重置状态即为电阻式存储器胞100的二种存储状态。
再者，在读取周期(read cycle)的读取动作(read action)时，在上电极102与下电极106之间提供读取电压(read voltage)，如此，即可根据电阻式存储器胞100所产生的读取电流来判定电阻式存储器胞100为设定状态或者重置状态。
发明内容
本发明的主要目的在于提出一种电阻式存储器胞及其相关的阵列结构。其中，电阻式存储器胞为三个晶体管架构的存储器胞(3T cell)，或者五个晶体管架构的存储器胞(5T cell)。再者，本发明更利用以上二种电阻式存储器胞来组成阵列结构。
本发明涉及一种电阻式存储器胞的阵列结构，该阵列结构具有一第一电阻式存储器胞，该第一电阻式存储器胞包括:一井区；一第一掺杂区、一第二掺杂区与一第三掺杂区，形成于该井区的一表面下方；一第一栅极结构，形成于该第一掺杂区与该第二掺杂区之间的该井区的该表面上方，其中该第一栅极结构包括堆迭的一第一绝缘层位与一第一导电层；一第二栅极结构，形成于该第二掺杂区上方，其中该第二栅极结构包括堆迭的一第二绝缘层位与一第二导电层，且该第二导电层作为一第一源极线；一第三栅极结构，形成于该第二掺杂区与该第三掺杂区之间的该井区的该表面上方，其中该第三栅极结构包括堆迭的一第三绝缘层位与一第三导电层；一第一金属层，连接至该第一掺杂区与该第三掺杂区，且该第一金属层作为一第一位线；一第二金属层，连接至该第一导电层与该第三导电层，且该第二金属层作为一第一字线；其中，在一形成动作时，该第一源极线接收一形成电压，该第一字线接收一开启电压，该第一位线接收一接地电压，该第二绝缘层形成可导电的一裂缝。
本发明涉及一种电阻式存储器胞的阵列结构，该阵列结构具有一第一电阻式存储器胞，该第一电阻式存储器胞包括:一井区；一第一掺杂区、一第二掺杂区、一第三掺杂区、一第四掺杂区与一第五掺杂区，形成于该井区的一表面下方；一第一栅极结构，形成于该第一掺杂区与该第二掺杂区之间的该井区的该表面上方，其中该第一栅极结构包括堆迭的一第一绝缘层与一第一导电层；一第二栅极结构，形成于该第二掺杂区与该第三掺杂区之间的该井区的该表面上方，其中该第二栅极结构包括堆迭的一第二绝缘层与一第二导电层；一第三栅极结构，形成于该第三掺杂区上方，其中该第三栅极结构包括堆迭的一第三绝缘层与一第三导电层；一第四栅极结构，形成于该第三掺杂区与该第四掺杂区之间的该井区的该表面上方，其中该第四栅极结构包括堆迭的一第四绝缘层与一第四导电层；一第五栅极结构，形成于该第四掺杂区与该第五掺杂区之间的该井区的该表面上方，其中该第五栅极结构包括堆迭的一第五绝缘层与一第五导电层；一第一金属层，连接至该第一掺杂区与该第五掺杂区，且该第一金属层作为一第一位线；一第二金属层，连接至该第一导电层与该第五导电层，其中该第二金属层作为一第一字线；一第三金属层，连接至该第二导电层与该第四导电层，其中该第三金属层作为一第二字线；其中，在一形成动作时，该第一源极线接收一形成电压，该第一字线接收一第一开启电压，该第二字线接收一第二开启电压，该第一位线接收一接地电压，该第三绝缘层形成可导电的一裂缝。
为了对本发明的上述及其他方面有更佳的了解，下文特举优选实施例，并配合附图，作详细说明如下:
附图说明
图1为已知电阻式存储器胞；
图2A至图2E为本发明第一实施例电阻式存储器胞的制造方法流程图、俯视图及其等效电路；
图3A与图3B为由电阻式存储器胞所组成的阵列结构之俯视图与等效电路；
图4A至图4D为本发明阵列结构进行各式动作的偏压示意图；
图5A与图5B为本发明第二实施例电阻式存储器胞及其等效电路；
图6为由电阻式存储器胞所组成的阵列结构的等效电路；以及
图7A至图7D为本发明阵列结构进行各式动作的偏压示意图。
【符号说明】
100，200，600:电阻式存储器胞
102，106:电极
104:绝缘层
108:可导电的裂缝
210，220，230，611，612，613，614，615:掺杂区
212，232:穿透洞
222，619:延伸的轻掺杂漏区
250，260，270，650，660，670，680，690:栅极结构
252，262，272，652，662，672，682，692:绝缘层
255，265，275，655，665，675，685，695:导电层
280，302，304，630:金属层
300，700:阵列结构
具体实施方式
请参照图2A至图2E，其所绘示为本发明第一实施例电阻式存储器胞的制造方法流程图、俯视图及其等效电路。
如图2A所示，在P型井区PW的表面上方形成多个栅极结构(gate structure)250、260、270，每个栅极结构250、260、270有相同的构造。再者，栅极结构250、260、270包括绝缘层252、262、272以及导电层255、265、275。以第二栅极结构260为例，绝缘层262位于P型井区PW的表面上方，且导电层265位于绝缘层262上方。
根据本发明的第一实施例，绝缘层262由多个材料层堆迭(stack)而成，导电层265由多个材料层堆迭而成。举例来说，绝缘层262包括二氧化硅层(SiO2)与二氧化铪层(HfO2)；导电层265包括钛层(Ti)、氮化钛层(TiN)与钨层(W)。其中，二氧化铪(HfO2)为高介电系数材料层(high-k material layer)，适用于电阻式存储器。二氧化硅层(SiO2)位于P型井区PW的表面上方，二氧化铪层(HfO2)位于二氧化硅层(SiO2)上方，钛层(Ti)位于二氧化铪层(HfO2)上方，氮化钛层(TiN)位于钛层(Ti)上方，钨层(W)位于氮化钛层(TiN)上方。
当然，本发明并不限定于上述材料堆迭的栅极结构。在此领域的技术人员也可以修改上述的材料层，并达成本发明的目的。举例来说，绝缘层262中的高介电系数材料层可由氧化钽(Ta2O5)层来取代。另外，导电层265中也可以修改成利用钛层(Ti)与钨层(W)堆迭而成。
如图2B所示，接着进行掺杂工艺，在P型井区PW暴露的表面下方形成第一掺杂区210、第二掺杂区220、第三掺杂区230。其中，第二掺杂区220为一合并掺杂区(merged dopedregion)。
举例来说，在半导体的CMOS工艺中，可在掺杂区中形成轻掺杂漏(lightly dopeddrain、简称LDD)区。以图2B为例来说明，在进行掺杂工艺时，在五个栅极结构之间共可形成分离的四个掺杂区。再者，在第二栅极结构260二侧的二个掺杂区形成延伸的轻掺杂漏(extended LDD)区222，使得第二栅极结构260二侧的二个掺杂区互相重叠(overlap)而形成合并掺杂区220。当然，在其他的实施例中，也可以不用进行延伸的轻掺杂漏区工艺。
如图2C与图2D所示，形成一第一金属层280位于三个栅极结构250、260、270的上方，经由二个穿透洞(via)212、232连接至第一掺杂区210与第三掺杂区230。再者，更形成一第二金属层(未绘示)连接于二个导电层255、275。因此，本发明第一实施例的电阻式存储器胞200即制造完成。其中，图2D沿着CC'虚线的剖面图即为图2C。
根据本发明的第一实施例，第一金属层280作为电阻式存储器胞200的位线(bitline)BL。再者，第二金属层(未绘示)作为电阻式存储器胞200的字线(word line)WL。导电层265作为电阻式存储器胞200的源极线(source line)SL。
如图2C所示，第一掺杂区210、第二掺杂区220与第一栅极结构250形成第一晶体管M1；第二掺杂区220与第二栅极结构260形成第二晶体管M2；第二掺杂区220、第三掺杂区230与第三栅极结构270形成第三晶体管M3。另外，由于第二掺杂区220为合并掺杂区(mergeddoped region)，所以可视为第二晶体管M2的二个漏/源端(drain/source terminal)相互连接。
如图2E所示，电阻式存储器胞200包括三个晶体管M1～M3。第一晶体管M1的第一漏/源端连接至位线BL，第一晶体管M1的栅极端(gate terminal)连接至字线WL；第二晶体管M2的第一漏/源端与第二漏/源端相互连接，第二晶体管M2的第一漏/源端连接至第一晶体管M1的第二漏/源端，第二晶体管M2的栅极端连接至源极线SL；第三晶体管M3的第一漏/源端连接至位线BL，第三晶体管M3的第二漏/源端连接至第二晶体管M2的第二漏/源端，第三晶体管M3的栅极端连接至字线WL。换句话说，本发明第一实施例的电阻式存储器胞为三个晶体管架构的存储器胞(3T cell)。
再者，多个电阻式存储器胞可组成电阻式存储器胞的阵列结构。请参照图3A与图3B，其所绘示为由电阻式存储器胞所组成的阵列结构的俯视图与等效电路。阵列结构300由2×2个电阻式存储器胞c11～c22所组成。每一个电阻式存储器胞c11～c22的结构相同于图2D与图2E，其详细结构不再赘述。当然，本发明并不限定于2×2个电阻式存储器胞c11～c22的阵列结构300，在此领域的技术人员可以根据本发明的说明来组成m×n个电阻式存储器胞的阵列结构，且m与n为正整数。
如图3A所示，金属层302连接至存储器胞c11中的第一晶体管与第三晶体管的栅极端，且金属层302可作为字线WL1。同理，金属层304连接至存储器胞c21中的第一晶体管与第三晶体管的栅极端，且金属层304可作为字线WL2。
如图3B所示，在阵列结构300中，第一行的二个电阻式存储器胞c11～c12连接至字线WL1与源极线SL1，第一行的二个电阻式存储器胞c11～c12连接至对应的位线BL1、BL2。再者，第二行的二个电阻式存储器胞c21～c22连接至字线WL2与源极线SL2，第二行的二个电阻式存储器胞c11～c12连接至对应的位线BL1、BL2。
再者，对阵列结构300的字线WL1～WL2、源极线SL1～SL2、位线BL1～BL2提供适当的偏压，可对电阻式存储器胞c21～c22进行形成动作、重置动作、设定动作、读取动作。以下详细说明之。
请参照图4A至图4D，其所绘示为本发明阵列结构进行各式动作的偏压示意图。其中，阵列结构300每次动作时，会有一条字线会动作，用以决定一选定行(selected row)，其他字线则为非选定行(unselected row)。
当阵列结构300制造完成后，电阻式存储器胞c21～c22皆为初始状态(initialstate)，因此需要先进行形成动作(forming action)。如图4A所示，其为阵列结构进行形成动作的偏压示意图。
在形成动作时，字线WL1接收开启电压(Von)，字线WL2接收关闭电压(Voff)，源极线SL1接收形成电压(Vpp)，源极线SL2接收接地电压(0V)，位线BL1接收接地电压(0V)，位线BL2接收控制电压(Vdd)。因此，阵列结构300中，连接至字线WL1的第一行为选定行，连接至字线WL2的第二行为非选定行。其中，形成电压(Vpp)、开启电压(Von)与控制电压(Vdd)皆为正电压，形成电压(Vpp)大于开启电压(Von)，且形成电压(Vpp)大于控制电压(Vdd)。举例来说，形成电压(Vpp)为4V，开启电压(Von)与控制电压(Vdd)为0.8V，关闭电压(Voff)为接地电压(0V)。
在选定行中，由于源极线SL1接收形成电压(Vpp)且位线BL1为接地电压(0V)，所以存储器胞c11为选定存储器胞(selected cell)。另外，由于位线BL2接收控制电压(Vdd)，所以存储器胞c12为非选定存储器胞(unselected cell)。再者，在非选定行中，由于字线WL2接收关闭电压(Voff)，所以存储器胞c21、c22为非选定存储器胞(unselected cell)。
在选定存储器胞c11中，第一晶体管M1与第三晶体管M3开启，使得第二晶体管M2栅极结构中的绝缘层承受形成电压(forming voltage)，源极线SL1与位线BL1之间产生形成电流(forming current)。其中，第一部分的形成电流If1经由第一晶体管M1流向位线BL1，第二部分的形成电流If2经由第三晶体管M3流向位线BL1。而形成电流通过第二晶体管M2的绝缘层时，即可在绝缘层中形成可导电的裂缝。同理，其他电阻式存储器胞c12～c22也可以利用类似的偏压方式来进行形成动作。此处不再赘述。
再者，如果形成动作所产生的形成电流太大时，可能造成选定存储器胞c11中的绝缘层被烧毁(burn-out)。当选定存储器胞c11中的绝缘层被烧毁后，选定存储器胞c11将无法再切换其状态。为了防止形成动作时，形成电流过大造成在选定存储器胞c11中的绝缘层烧毁。本发明可以在选定存储器胞c11的源极线SL1或者位线BL1上连接一限流器(currentlimiter)，用以限制形成电流的大小，以防止选定存储器胞c11中的绝缘层被烧毁。
如图4B所示，其为阵列结构进行重置动作的偏压示意图。在重置动作时，字线WL1接收开启电压(Von)，字线WL2接收关闭电压(Voff)，源极线SL1接收重置电压(Vreset)，源极线SL2接收接地电压(0V)，位线BL1接收接地电压(0V)，位线BL2接收控制电压(Vdd)。因此，电阻式存储器胞c11为选定存储器胞(selected cell)，其他电阻式存储器胞c12～c22为非选定存储器胞。举例来说，重置电压(Vreset)为1.65V，开启电压(Von)与控制电压(Vdd)为0.8V，关闭电压(Voff)为接地电压(0V)。
在选定存储器胞c11中，第一晶体管M1与第三晶体管M3开启，使得第二晶体管M2栅极结构中的绝缘层承受重置电压(reset voltage)，使得第二晶体管M2呈现高电阻值的重置状态(reset state)，亦即选定存储器胞呈现高电阻值的重置状态(reset state)。同理，其他电阻式存储器胞c12～c22也可以利用类似的偏压方式来进行重置动作。此处不再赘述。
如图4C所示，其为阵列结构进行设定动作的偏压示意图。在设定动作时，字线WL1接收开启电压(Von)，字线WL2接收关闭电压(Voff)，源极线SL1接收设定电压(Vset)，源极线SL2接收接地电压(0V)，位线BL1接收接地电压(0V)，位线BL2接收控制电压(Vdd)。因此，电阻式存储器胞c11为选定存储器胞(selected cell)，其他电阻式存储器胞c12～c22为非选定存储器胞。举例来说，设定电压(Vset)为2.15V，开启电压(Von)与控制电压(Vdd)为0.8V，关闭电压(Voff)为接地电压(0V)。
在选定存储器胞c11中，第一晶体管M1与第三晶体管M3开启，使得第二晶体管M2栅极结构中的绝缘层承受设定电压(set voltage)，使得第二晶体管M2呈现低电阻值的设定状态(set state)，亦即选定存储器胞呈现低电阻值的设定状态(set state)。同理，其他电阻式存储器胞c12～c22也可以利用类似的偏压方式来进行设定动作。此处不再赘述。
如图4D所示，其为阵列结构进行读取作的偏压示意图。在读取动作时，字线WL1接收开启电压(Von)，字线WL2接收关闭电压(Voff)，源极线SL1、SL2接收接地电压(0V)，位线BL1接收读取电压(Vr)，位线BL2接收接地电压(0V)。因此，电阻式存储器胞c11为选定存储器胞(selected cell)，其他电阻式存储器胞c12～c22为非选定存储器胞。举例来说，读取电压(Vr)为0.7V～1.2V，开启电压(Von)为0.8V，关闭电压(Voff)为接地电压(0V)。亦即，形成电压(Vpp)大于设定电压(Vset)，设定电压(Vset)大于重置电压(Vreset)，重置电压(Vreset)大于读取电压(Vr)。
在选定存储器胞c11中，第一晶体管M1与第三晶体管M3开启，使得第二晶体管M2栅极结构中的绝缘层承受读取电压(read voltage)，因此位线BL1与源极线SL1之间产生读取电流。
当第二晶体管M2为低电阻值的设定状态(set state)时，选定存储器胞c11会产生较大的读取电流。当第二晶体管M2为高电阻值的重置状态(reset state)时，选定存储器胞会产生较小的读取电流。换句话说，根据选定存储器胞c11所产生的读取电流即可判断选定存储器胞c11为设定状态或者重置状态。同理，其他电阻式存储器胞c12～c22也可以利用类似的偏压方式来进行读取动作。此处不再赘述。
请参照图5A与图5B，其所绘示为本发明第二实施例电阻式存储器胞及其等效电路。
如图5A所示，P型井区PW的表面下方有五个掺杂区611～615，P型井区PW的表面上方有五栅极结构650、660、670、680、690。其中，第一栅极结构650位于第一掺杂区611与第二掺杂区612之间；第二栅极结构660位于第二掺杂区612与第三掺杂区613之间；第三栅极结构670位于第三掺杂区613上方；第四栅极结构680位于第三掺杂区613与第四掺杂区614之间；第五栅极结构690位于第四掺杂区614与第五掺杂区615之间。再者，第三掺杂区613中包括延伸的轻掺杂漏(extended LDD)区619，所以第三掺杂区613为一合并掺杂区(mergeddoped region)。当然，在其他的实施例中，也可以不用进行延伸的轻掺杂漏区工艺。
再者，每个栅极结构650、660、670、680、690有相同的构造。栅极结构650、660、670、680、690包括绝缘层652、662、672、682、692以及导电层655、665、675、685、695。以第三栅极结构670为例，绝缘层672位于第三掺杂区613上方，且导电层675位于绝缘层672上方。
根据本发明的第二实施例，绝缘层672由多个材料层堆迭(stack)而成，导电层675由多个材料层堆迭而成。举例来说，绝缘层672包括二氧化硅层(SiO2)与二氧化铪层(HfO2)；导电层275包括钛层(Ti)、氮化钛层(TiN)与钨层(W)。其中，二氧化铪(HfO2)为高介电系数材料层(high-k material layer)，适用于氧化物材料的(oxide-based)电阻式存储器。二氧化硅层(SiO2)位于P型井区PW的表面上方，二氧化铪层(HfO2)位于二氧化硅层(SiO2)上方，钛层(Ti)位于二氧化铪层(HfO2)上方，氮化钛层(TiN)位于钛层(Ti)上方，钨层(W)位于氮化钛层(TiN)上方。
当然，本发明并不限定于上述材料堆迭的栅极结构。在此领域的技术人员也可以修改上述的材料层，并达成本发明的目的。举例来说，绝缘层672中的高介电系数材料层可由Ta2O5来取代。另外，导电层675中也可以修改成利用钛层(Ti)与钨层(W)堆迭而成。
再者，在图5A中，一第一金属层630位于五个栅极结构650、660、670、680、690的上方，经由二个穿透洞(via)连接至第一掺杂区611与第五掺杂区615，第一金属层630作为电阻式存储器胞600的位线(bit line)BL。一第二金属层(未绘示)连接在二个导电层655、695，且第二金属层(未绘示)作为电阻式存储器胞600的第一字线(word line)WL1。再者，一第三金属层(未绘示)连接在二个导电层665、685，且第二金属层(未绘示)作为电阻式存储器胞600的第二字线WL2。另外，导电层675作为电阻式存储器胞600的源极线(source line)SL。
如图5A所示，第一掺杂区611、第二掺杂区612与第一栅极结构650形成第一晶体管M1；第二掺杂区612、第三掺杂区613与第二栅极结构660形成第二晶体管M2；第三掺杂区613与第三栅极结构670形成第三晶体管M3；第三掺杂区613、第四掺杂区614与第四栅极结构680形成第四晶体管M4；第四掺杂区614、第五掺杂区615与第五栅极结构690形成第五晶体管M5。另外，由于第三掺杂区613为合并掺杂区(merged doped region)，所以可视为第三晶体管M3的二个漏/源端(drain/source terminal)相互连接。
如图5B所示，电阻式存储器胞600包括五个晶体管M1～M5。第一晶体管M1的第一漏/源端连接至位线BL，第一晶体管M1的栅极端(gate terminal)连接至第一字线WL1；第五晶体管M5的第一漏/源端连接至位线BL，第五晶体管M5的栅极端连接至第一字线WL1；第二晶体管M2的第一漏/源端连接至第一晶体管M1的第二漏/源端，第二晶体管M2的栅极端连接至第二字线WL2；第四晶体管M4的第一漏/源端连接至第五晶体管M5的第二漏/源端，第四晶体管M4的栅极端连接至第二字线WL2；第三晶体管M3的第一漏/源端与第二漏/源端相互连接，第三晶体管M3的第一漏/源端连接至第二晶体管M2的第二漏/源端，第三晶体管M3的栅极端连接至源极线SL，第三晶体管M3的第二漏/源端连接至第四晶体管M4的第二漏/源端。换句话说，本发明第二实施例的电阻式存储器胞为五个晶体管架构的存储器胞(5T cell)。
再者，多个电阻式存储器胞可组成电阻式存储器胞的阵列结构。请参照图6，其所绘示为由电阻式存储器胞所组成的阵列结构的等效电路。阵列结构700由2×2个电阻式存储器胞c11～c22所组成。每一个电阻式存储器胞c11～c22的结构相同于图5A与图5B，其详细结构不再赘述。当然，本发明并不限定于2×2个电阻式存储器胞c11～c22的阵列结构700，在此领域的技术人员可以根据本发明的说明来组成m×n个电阻式存储器胞的阵列结构，且m与n为正整数。
如图6所示，在阵列结构700中，第一行的二个电阻式存储器胞c11～c12连接至第一字线WL1、第二字线WL1与源极线SL1，第一行的二个电阻式存储器胞c11～c12连接至对应的位线BL1、BL2。再者，第二行的二个电阻式存储器胞c21～c22连接至第三字线WL3、第四字线WL4与源极线SL2，第二行的二个电阻式存储器胞c11～c12连接至对应的位线BL1、BL2。
再者，对阵列结构700的字线WL1～WL4、源极线SL1～SL2、位线BL1～BL2提供适当的偏压，可对电阻式存储器胞c21～c22进行形成动作、重置动作、设定动作、读取动作。以下详细说明之。
请参照图7A至图7D，其所绘示为本发明阵列结构进行各式动作的偏压示意图。其中，阵列结构700每次动作时，会有二条字线动作，用以决定一选定行(selected row)，其他字线则为非选定行(unselected row)。
当阵列结构700制造完成后，电阻式存储器胞c21～c22皆为初始状态(initialstate)，因此需要先进行形成动作(forming action)。如图7A所示，其为阵列结构进行形成动作的偏压示意图。
在形成动作时，第一字线WL1接收第一开启电压(Von1)，第二字线WL2接收第二开启电压(Von2)，第三字线WL3与第四字线WL4接收关闭电压(Voff)，源极线SL1接收形成电压(Vpp)，源极线SL2接收接地电压(0V)，位线BL1接收接地电压(0V)，位线BL2接收控制电压(Vdd)。因此，阵列结构700中，连接至第一字线WL1与第二字线WL2的第一行为选定行，连接至第三字线WL4与第四字线WL4的第二行为非选定行。其中，形成电压(Vpp)、第一开启电压(Von1)、第二开启电压(Von2)与控制电压(Vdd)皆为正电压，形成电压(Vpp)大于第二开启电压(Von2)，第二开启电压(Von2)大于第一开启电压(Von1)，且形成电压(Vpp)大于控制电压(Vdd)。举例来说，形成电压(Vpp)为4V，第二开启电压(Von2)为2V，第一开启电压(Von1)与控制电压(Vdd)为0.8V，关闭电压(Voff)为接地电压(0V)。
在选定行中，由于源极线SL1接收形成电压(Vpp)且位线BL1为接地电压(0V)，所以存储器胞c11为选定存储器胞(selected cell)。另外，由于位线BL2接收控制电压(Vdd)，所以存储器胞c12为非选定存储器胞(unselected cell)。再者，在非选定行中，由于第三字线WL3与第四字线WL4接收关闭电压(Voff)，所以存储器胞c21、c22为非选定存储器胞(unselected cell)。
在选定存储器胞c11中，第一晶体管M1、第二晶体管M2、第四晶体管M4与第五晶体管M5开启，使得第三晶体管M3栅极结构中的绝缘层承受形成电压(forming voltage)，源极线SL1与位线BL1之间产生形成电流(forming current)。其中，第一部分的形成电流If1经由第二晶体管M2与第一晶体管M1流向位线BL1，第二部分的形成电流If2经由第四晶体管M4与第五晶体管M5流向位线BL1。而形成电流通过第三晶体管M3的绝缘层时，即可在绝缘层中形成可导电的裂缝。同理，其他电阻式存储器胞c12～c22也可以利用类似的偏压方式来进行形成动作。此处不再赘述。
相同地，如果形成动作所产生的形成电流太大时，可能造成选定存储器胞c11中的绝缘层被烧毁(burn-out)。当选定存储器胞c11中的绝缘层被烧毁后，选定存储器胞c11将无法再切换其状态。为了防止形成动作时，形成电流过大造成在选定存储器胞c11中的绝缘层烧毁。本发明可以在选定存储器胞c11的源极线SL1或者位线BL1上连接一限流器(current limiter)，用以限制形成电流的大小，以防止选定存储器胞c11中的绝缘层被烧毁。
如图7B所示，其为阵列结构进行重置动作的偏压示意图。在重置动作时，第一字线WL1接收第一开启电压(Von1)，第二字线WL2接收第二开启电压(Von2)，第三字线WL3与第四字线WL4接收关闭电压(Voff)，源极线SL1接收重置电压(Vreset)，源极线SL2接收接地电压(0V)，位线BL1接收接地电压(0V)，位线BL2接收控制电压(Vdd)。因此，电阻式存储器胞c11为选定存储器胞(selected cell)，其他电阻式存储器胞c12～c22为非选定存储器胞。举例来说，重置电压(Vreset)为1.65V，第二开启电压(Von2)为2V，第一开启电压(Von)与控制电压(Vdd)为0.8V，关闭电压(Voff)为接地电压(0V)。
在选定存储器胞c11中，第一晶体管M1、第二晶体管M2、第四晶体管M4、第五晶体管M5开启，使得第三晶体管M3栅极结构中的绝缘层承受重置电压(reset voltage)，使得第三晶体管M3呈现高电阻值的重置状态(reset state)，亦即选定存储器胞呈现高电阻值的重置状态(reset state)。同理，其他电阻式存储器胞c12～c22也可以利用类似的偏压方式来进行重置动作。此处不再赘述。
如图7C所示，其为阵列结构进行设定动作的偏压示意图。在设定动作时，第一字线WL1接收第一开启电压(Von1)，第二字线WL2接收第二开启电压(Von2)，第三字线WL3与第四字线WL4接收关闭电压(Voff)，源极线SL1接收设定电压(Vset)，源极线SL2接收接地电压(0V)，位线BL1接收接地电压(0V)，位线BL2接收控制电压(Vdd)。因此，电阻式存储器胞c11为选定存储器胞(selected cell)，其他电阻式存储器胞c12～c22为非选定存储器胞。举例来说，设定电压(Vset)为2.15V，第二开启电压(Von2)为2V，第一开启电压(Von1)与控制电压(Vdd)为0.8V，关闭电压(Voff)为接地电压(0V)。
在选定存储器胞c11中，第一晶体管M1、第二晶体管M2、第四晶体管M4与第五晶体管M5开启，使得第三晶体管M3栅极结构中的绝缘层承受设定电压(set voltage)，使得第三晶体管M3呈现低电阻值的设定状态(set state)，亦即选定存储器胞呈现低电阻值的设定状态(set state)。同理，其他电阻式存储器胞c12～c22也可以利用类似的偏压方式来进行设定动作。此处不再赘述。
如图7D所示，其为阵列结构进行读取作的偏压示意图。在读取动作时，第一字线WL1接收第一开启电压(Von1)，第二字线WL2接收第二开启电压(Von2)，第三字线WL3与第四字线WL4接收关闭电压(Voff)，源极线SL1、SL2接收接地电压(0V)，位线BL1接收读取电压(Vr)，位线BL2接收接地电压(0V)。因此，电阻式存储器胞c11为选定存储器胞(selectedcell)，其他电阻式存储器胞c12～c22为非选定存储器胞。举例来说，读取电压(Vr)为0.7V～1.2V，第一开启电压(Von1)与第二开启电压(Von2)为0.8V。亦即，形成电压(Vpp)大于设定电压(Vset)，设定电压(Vset)大于重置电压(Vreset)，重置电压(Vreset)大于读取电压(Vr)。
在选定存储器胞c11中，第一晶体管M1、第二晶体管M2、第四晶体管M4与第五晶体管M5开启，使得第三晶体管M3栅极结构中的绝缘层承受读取电压(read voltage)，因此位线BL1与源极线SL1之间产生读取电流。
当第三晶体管M3为低电阻值的设定状态(set state)时，选定存储器胞c11会产生较大的读取电流。当第三晶体管M3为高电阻值的重置状态(reset state)时，选定存储器胞会产生较小的读取电流。换句话说，根据选定存储器胞c11所产生的读取电流即可判断选定存储器胞c11为设定状态或者重置状态。同理，其他电阻式存储器胞c12～c22也可以利用类似的偏压方式来进行读取动作。此处不再赘述。
由以上的说明可知，本发明提出一种电阻式存储器胞及其相关的阵列结构。其中，电阻式存储器胞可为三个晶体管架构的存储器胞(3T cell)，或者五个晶体管架构的存储器胞(5T cell)。再者，提供适当的偏压，可对电阻式存储器胞进行形成动作、重置动作、设定动作与读取动作。
综上所述，虽然本发明已以优选实施例公开如上，然其并非用以限定本发明。本发明所属领域技术人员在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视所附权利要求书界定范围为准。

Claims (19)

1.一种电阻式存储器胞的阵列结构，该阵列结构具有第一电阻式存储器胞，该第一电阻式存储器胞包括:
井区；
第一掺杂区、第二掺杂区与第三掺杂区，形成于该井区的表面下方；
第一栅极结构，形成于该第一掺杂区与该第二掺杂区之间的该井区的该表面上方，其中该第一栅极结构包括堆迭的第一绝缘层位与第一导电层；
第二栅极结构，形成于该第二掺杂区上方，其中该第二栅极结构包括堆迭的第二绝缘层位与第二导电层，且该第二导电层作为第一源极线；
第三栅极结构，形成于该第二掺杂区与该第三掺杂区之间的该井区的该表面上方，其中该第三栅极结构包括堆迭的第三绝缘层位与第三导电层；
第一金属层，连接至该第一掺杂区与该第三掺杂区，且该第一金属层作为第一位线；
第二金属层，连接至该第一导电层与该第三导电层，且该第二金属层作为第一字线；
其中，在形成动作时，该第一源极线接收形成电压，该第一字线接收开启电压，该第一位线接收接地电压，该第二绝缘层形成可导电的裂缝；
其中，在该形成动作时，该第一源极线或该第一位线连接至限流器，用以限制该第一电阻式存储器胞产生的形成电流。
2.一种电阻式存储器胞的阵列结构，该阵列结构具有第一电阻式存储器胞，该第一电阻式存储器胞包括:
井区；
第一掺杂区、第二掺杂区与第三掺杂区，形成于该井区的表面下方；
第一栅极结构，形成于该第一掺杂区与该第二掺杂区之间的该井区的该表面上方，其中该第一栅极结构包括堆迭的第一绝缘层位与第一导电层；
第二栅极结构，形成于该第二掺杂区上方，其中该第二栅极结构包括堆迭的第二绝缘层位与第二导电层，且该第二导电层作为第一源极线；
第三栅极结构，形成于该第二掺杂区与该第三掺杂区之间的该井区的该表面上方，其中该第三栅极结构包括堆迭的第三绝缘层位与第三导电层；
第一金属层，连接至该第一掺杂区与该第三掺杂区，且该第一金属层作为第一位线；
第二金属层，连接至该第一导电层与该第三导电层，且该第二金属层作为第一字线；
其中，在形成动作时，该第一源极线接收形成电压，该第一字线接收开启电压，该第一位线接收接地电压，该第二绝缘层形成可导电的裂缝；
其中，该第二绝缘层包括高介电系数材料层。
3.如权利要求2所述的电阻式存储器胞的阵列结构，其中该高介电系数材料为二氧化铪层或氧化钽层。
4.如权利要求2所述的电阻式存储器胞的阵列结构，在重置动作时，该第一源极线接收重置电压，该第一字线接收该开启电压，该第一位线接收该接地电压，使得该第一电阻式存储器胞呈现高电阻值的重置状态。
5.如权利要求2所述的电阻式存储器胞的阵列结构，在设定动作时，该第一源极线接收设定电压，该第一字线接收该开启电压，该第一位线接收该接地电压，使得该第一电阻式存储器胞呈现低电阻值的设定状态。
6.如权利要求2所述的电阻式存储器胞的阵列结构，在读取动作时，该第一源极线接收该接地电压，该第一字线接收该开启电压，该第一位线接收读取电压，使得该第一电阻式存储器胞产生读取电流，且根据该读取电流决定该第一电阻式存储器胞的状态。
7.如权利要求2所述的电阻式存储器胞的阵列结构，其中该第一掺杂区、该第二掺杂区与该第一栅极结构形成第一晶体管；该第二掺杂区与该第二栅极结构形成第二晶体管；该第二掺杂区、该第三掺杂区与该第三栅极结构形成第三晶体管；该第一晶体管的第一漏/源端连接至该第一位线，该第一晶体管的栅极端连接至该第一字线，该第三晶体管的第一漏/源端连接至该第一位线，该第三晶体管的栅极端连接至该第一字线，该第二晶体管的第一漏/源端连接至该第一晶体管的第二漏/源端，该第二晶体管的第二漏/源端连接至该第三晶体管的第二漏/源端，该第二晶体管的栅极端连接至该第一源极线，且该第二晶体管的该第一漏/源端与该第二晶体管的该第二漏/源端互相连接。
8.如权利要求7所述的电阻式存储器胞的阵列结构，还包括第二电阻式存储器胞，具有第四晶体管、第五晶体管与第六晶体管；其中该第四晶体管的第一漏/源端连接至第二位线，该第四晶体管的栅极端连接至该第一字线，该第六晶体管的第一漏/源端连接至该第二位线，该第六晶体管的栅极端连接至该第一字线，该第五晶体管的第一漏/源端连接至该第四晶体管的第二漏/源端，该第五晶体管的第二漏/源端连接至该第六晶体管的第二漏/源端，该第五晶体管的栅极端连接至该第一源极线，且该第五晶体管的该第一漏/源端与该第五晶体管的该第二漏/源端互相连接。
9.如权利要求8所述的电阻式存储器胞的阵列结构，还包括第三电阻式存储器胞，具有第七晶体管、第八晶体管与第九晶体管；其中该第七晶体管的第一漏/源端连接至该第一位线，该第七晶体管的栅极端连接至第二字线，该第九晶体管的第一漏/源端连接至该第一位线，该第九晶体管的栅极端连接至该第二字线，该第八晶体管的第一漏/源端连接至该第七晶体管的第二漏/源端，该第八晶体管的第二漏/源端连接至该第九晶体管的第二漏/源端，该第八晶体管的栅极端连接至第二源极线，且该第八晶体管的该第一漏/源端与该第八晶体管的该第二漏/源端互相连接。
10.一种电阻式存储器胞的阵列结构，该阵列结构具有第一电阻式存储器胞，该第一电阻式存储器胞包括:
井区；
第一掺杂区、第二掺杂区、第三掺杂区、第四掺杂区与第五掺杂区，形成于该井区的表面下方；
第一栅极结构，形成于该第一掺杂区与该第二掺杂区之间的该井区的该表面上方，其中该第一栅极结构包括堆迭的第一绝缘层与第一导电层；
第二栅极结构，形成于该第二掺杂区与该第三掺杂区之间的该井区的该表面上方，其中该第二栅极结构包括堆迭的第二绝缘层与第二导电层；
第三栅极结构，形成于该第三掺杂区上方，其中该第三栅极结构包括堆迭的第三绝缘层与第三导电层，且该第三导电层作为第一源极线；
第四栅极结构，形成于该第三掺杂区与该第四掺杂区之间的该井区的该表面上方，其中该第四栅极结构包括堆迭的第四绝缘层与第四导电层；
第五栅极结构，形成于该第四掺杂区与该第五掺杂区之间的该井区的该表面上方，其中该第五栅极结构包括堆迭的第五绝缘层与第五导电层；
第一金属层，连接至该第一掺杂区与该第五掺杂区，且该第一金属层作为第一位线；
第二金属层，连接至该第一导电层与该第五导电层，其中该第二金属层作为第一字线；
第三金属层，连接至该第二导电层与该第四导电层，其中该第三金属层作为第二字线；
其中，在形成动作时，该第一源极线接收形成电压，该第一字线接收第一开启电压，该第二字线接收第二开启电压，该第一位线接收接地电压，该第三绝缘层形成可导电的裂缝。
11.如权利要求10所述的电阻式存储器胞的阵列结构，其中该第三绝缘层包括高介电系数材料层。
12.如权利要求11所述的电阻式存储器胞的阵列结构，其中该高介电系数材料为二氧化铪层或者氧化钽层。
13.如权利要求10所述的电阻式存储器胞的阵列结构，在该形成动作时，该第一源极线或该第一位线连接至限流器，用以限制该第一电阻式存储器胞产生形成电流。
14.如权利要求10所述的电阻式存储器胞的阵列结构，在重置动作时，该第一源极线接收重置电压，该第一字线接收该第一开启电压，该第二字线接收该第二开启电压，该第一位线接收该接地电压，使得该第一电阻式存储器胞呈现高电阻值的重置状态。
15.如权利要求10所述的电阻式存储器胞的阵列结构，在设定动作时，该第一源极线接收设定电压，该第一字线接收该第一开启电压，该第二字线接收该第二开启电压，该第一位线接收该接地电压，使得该第一电阻式存储器胞呈现低电阻值的设定状态。
16.如权利要求10所述的电阻式存储器胞的阵列结构，在读取动作时，该第一源极线接收该接地电压，该第一字线接收该开启电压，该第二字线接收该第二开启电压，该第一位线接收读取电压，使得该第一电阻式存储器胞产生读取电流，且根据该读取电流决定该第一电阻式存储器胞的状态。
17.如权利要求10所述的电阻式存储器胞的阵列结构，其中该第一掺杂区、该第二掺杂区与该第一栅极结构形成第一晶体管；该第二掺杂区、该第三掺杂区与该第二栅极结构形成第二晶体管；该第三掺杂区与该第三栅极结构形成第三晶体管；该第三掺杂区、该第四掺杂区与该第四栅极结构形成第四晶体管；该第四掺杂区、该第五掺杂区与该第五栅极结构形成第五晶体管；该第一晶体管的第一漏/源端连接至该第一位线，该第一晶体管的栅极端连接至该第一字线，该第五晶体管的第一漏/源端连接至该第一位线，该第五晶体管的栅极端连接至该第一字线，该第二晶体管的第一漏/源端连接至该第一晶体管的第二漏/源端，该第二晶体管的栅极端连接至该第二字线，该第四晶体管的第一漏/源端连接至该第五晶体管的第二漏/源端，该第四晶体管的栅极端连接至该第二字线，该第三晶体管的第一漏/源端连接至该第二晶体管的第二漏/源端，该第三晶体管的第二漏/源端连接至该第四晶体管的第二漏/源端，该第三晶体管的栅极端连接至该第一源极线，且该第三晶体管的该第一漏/源端与该第三晶体管的该第二漏/源端互相连接。
18.如权利要求17所述的电阻式存储器胞的阵列结构，还包括第二电阻式存储器胞，具有第六晶体管、第七晶体管、第八晶体管、第九晶体管与第十晶体管，该第六晶体管的第一漏/源端连接至第二位线，该第六晶体管的栅极端连接至该第一字线，该第十晶体管的第一漏/源端连接至该第二位线，该第十晶体管的栅极端连接至该第一字线，该第七晶体管的第一漏/源端连接至该第六晶体管的第二漏/源端，该第七晶体管的栅极端连接至该第二字线，该第九晶体管的第一漏/源端连接至该第十晶体管的第二漏/源端，该第九晶体管的栅极端连接至该第二字线，该第八晶体管的第一漏/源端连接至该第七晶体管的第二漏/源端，该第八晶体管的第二漏/源端连接至该第九晶体管的第二漏/源端，该第八晶体管的栅极端连接至该第一源极线，且该第八晶体管的该第一漏/源端与该第八晶体管的该第二漏/源端互相连接。
19.如权利要求18所述的电阻式存储器胞的阵列结构，还包括第三电阻式存储器胞，具有第十晶体管、第十二晶体管、第十三晶体管、第十四晶体管与第十五晶体管，该第十晶体管的第一漏/源端连接至该第一位线，该第十晶体管的栅极端连接至第三字线，该第十五晶体管的第一漏/源端连接至该第一位线，该第十五晶体管的栅极端连接至该第三字线，该第十二晶体管的第一漏/源端连接至该第十晶体管的第二漏/源端，该第十二晶体管的栅极端连接至第四字线，该第十四晶体管的第一漏/源端连接至该第十五晶体管的第二漏/源端，该第十四晶体管的栅极端连接至该第四字线，该第十三晶体管的第一漏/源端连接至该第十二晶体管的第二漏/源端，该第十三晶体管的第二漏/源端连接至该第十四晶体管的第二漏/源端，该第十三晶体管的栅极端连接至第二源极线，且该第十三晶体管的该第一漏/源端与该第十三晶体管的该第二漏/源端互相连接。
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