JP2008503085A - 電気デバイスおよびその製造方法 - Google Patents

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Abstract

本発明は、パンチスルーダイオード（Ｓ）と直列に接続されたプログラマブル抵抗器（ＰＲ）を有する電気デバイス（図６）に関する。本発明はまた、そのような電気デバイスの製造方法に関する。前記方法は、第１の導電型とは反対の第２の導電型の半導体材料からなる第２の層と第３の層との間に配置された、第１の導電型の半導体材料からなる第１の層を含む積層体を設けるステップと、プログラマブルな抵抗率を有する材料の層であって、半導体材料の第２および第３の層のうちの１つと電気的に接触している、プログラマブルな抵抗率を有する材料の層を設けるステップとを含む。

Description

重要な新しいクラスの不揮発性メモリは、プログラマブル抵抗を有する材料の使用に基づいている。これらの材料に基づくメモリは、ＤＲＡＭなどの電荷ベースのメモリに比べて、より小さいサイズへのスケールダウンに優れているという利点を有する。主だった技術としては、ＭＲＡＭ、相変化メモリ、プログラマブルメタライゼーションセル（ＰＭＣ）、ＲＲＡＭ、および分子記憶がある。
一般的に言えば、上記技術の記憶素子は、少なくとも２つの不揮発性の抵抗状態を有する抵抗器である。特定の抵抗状態は、電圧、電流のどちらか、または両方を印加することによりプログラムすることができる。
米国特許第５，２９６，７１６号および米国特許第６，６０７，９７４号には、カルコゲナイド材料のメモリ素子を備えるメモリマトリックスが記載されている。このタイプの材料は、その状態に応じて異なる電気的特性を示す。非晶質状態では、結晶状態よりも高い抵抗率を示す。さらに、この材料は複数の中間状態の１つになることができる。この状態は、この材料のいわゆる活性領域に、比較的強い電流を受けさせることによって制御することができる。比較的低い電流を用いて抵抗率を測定することにより、状態を変化させることなく材料の状態を特定することができる。
複数の中から特定のメモリ素子を選択するために、メモリ素子は、非線形な電気的動作を有する選択デバイスと直列に接続される。知られたメモリマトリックスに用いられる選択デバイスのタイプには、メモリマトリックスのダイオードアレイが順バイアスモードで動作するか逆バイアスモードで動作するかに応じて、通常のダイオードなどのｐｎダイオード、ツェナーダイオード、またはアバランシェダイオードがある。
知られたメモリマトリックスにおける選択デバイスは、２ポート選択デバイスである。これは、ドーピングの型が異なる半導体材料から構成される２つの端子、すなわちｐドープされた端子とｎドープされた端子を有する。これらの端子を導体に電気的に接続するには、オーミック接触を確実にするために２つの異なる材料が必要になる。これにより、知られた電気デバイスの製造は、比較的複雑になる。
本発明の一目的は、より複雑でない方法で製造することができる電気デバイスを提供することである。本発明によれば、この目的は、選択デバイスをパンチスルーダイオードとすることで実現される。パンチスルーダイオードは、少なくとも、第１の導電型を有する第１および第２の領域と、第１および第２の領域の間の第２の導電型を有する第３の領域とを含む非線形素子である。一方で第１および第３の領域が、他方で第３および第２の領域が、対向して位置する２つの整流接合を形成する。これらのうちの少なくとも１つは、逆バイアスされた他方の接合の電界によって順方向にバイアスすることができる。第３の領域の幅は十分に小さく、そのドーピングプロファイルにより、少なくとも１つのバイアス方向で接合の１つが降伏する前に、２つの接合の間でパンチスルーが生じる。パンチスルーダイオードは、ドーピングの型が同じである２つの端子を有する。したがって、生産プロセスの様々なステップで用いられる、異なる材料の数が、知られた電気デバイスの製造よりも少なく、それによって製造プロセスがより複雑でなくなる。半導体および金属電極の両方には、広い範囲の材料を用いることができる。不完全なリストとしては、元素半導体およびそれらの合金（すなわちＳｉ、Ｇｅ、ＳｉｘＧｅ１−ｘ）、III−Ｖ（すなわちＧａＡｓ、…）、II−ＶI（ＺｎＳ、…）、黄銅鉱、カルコゲナイド、金属酸化物、硫化物などを用いることができる。代替物として、上に列挙した無機半導体材料に置き換えて、ポリマーまたは有機分子を用いることができる。低温（非エピタキシャル）堆積技法が用いられるので、半導体材料はほとんど多結晶相となる。しかし、いくつかの場合には、単結晶半導体材料を得ることもできる。金属としては、たとえばＣｕ、Ａｌ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｎｉ、Ｃｏ、Ａｇ、Ｐｔ、Ｒｕ（Ｏ２）、合金から選ぶことができる。さらに、たとえばバリア金属を用いることができる。
一実施形態では、パンチスルーダイオードは、ｎドープされた２つの端子を有する。これにより、パンチスルーダイオードに接続された導体とのオーミック接触を得るための比較的容易な方法が可能になる。このことは、シリコン中のｎドーピングでは、電気的に活性なドーパント原子の濃度が比較的大きいので、シリコンパンチスルーダイオードの場合、特に魅力的である。
本発明による集積回路の別の実施形態では、パンチスルーダイオードは、少なくとも、第２の導電型の半導体材料からなる第２の領域と第３の金属領域との間の、第１の導電型の半導体材料からなる第１の領域を含む。これらの金属層の存在は、２次の動作にわずかに影響するだけである。
パンチスルーダイオードの非対称な電気的動作は、電極付近の低ドープのｎまたはｐ型領域を含む、非対称なドーピングプロファイルを用いることによって得られる。
パンチスルーダイオードは、順方向と逆方向とで交互に動作するように構成することができる。ｐｎダイオードやツェナーダイオードのような他のダイオードと違って、パンチスルーダイオードは、順方向と逆方向とで同様な電流を供給するのに特に適している。さらに、たとえばツェナーダイオードと違って、電流の大きさを比較的広い範囲にわたって良好に制御することができる。このことは、プログラマブル抵抗器を通る電流Ｊが比較的大きい場合、たとえば１０４Ａ／ｃｍ２より大きい場合、に特に有用である。比較的大きな電流では、たとえばエレクトロマイグレーションによって、電気デバイスの劣化が生じ得る。これらの影響は、極性が交替する電流を用いることによって低減される。パンチスルーダイオードは、他の知られた２ポート選択デバイスに比べて、大きさが同様の両極性の電流を供給できるという利点がある。
両極性の電流を供給できる能力に関する、パンチスルーダイオードの他の利点は、プログラマブル抵抗器が、第１の状態と第２の状態を有し、第１の状態から第２の状態へ、および第２の状態から第１の状態への遷移に、極性が反対の電気信号を必要とする場合には、明らかである。このタイプのプログラマブル抵抗器の例としては、プログラマブルメタライゼーションセル、および分子記憶セルがある。これらの抵抗器は、第１の状態から第２の状態へ、およびその逆へ切り換えるのに、極性が異なる電流を必要とする。他の知られた２端子選択デバイスと違って、パンチスルーダイオードは、これらの極性が交替する電流を制御された形で送出する能力を有する。特に、パンチスルーは、相変化技術（溶融および再結晶）、プログラマブルメタライゼーションセル技術（フィラメント形成）、および分子セル技術（分子の酸化／還元）に基づいたプログラム抵抗器で必要とされる１０４Ａ／ｃｍ２より大きい、比較的大きな電流密度Ｊを送出することができる。
一実施形態では、パンチスルーダイオードは、多結晶シリコンのような多結晶材料を有する。このような選択デバイスでは、正孔の比較的高速な捕捉が可能であるため、比較的短いスイッチオフ時間が得られる。
パンチスルーダイオードとプログラマブル抵抗器は、電流を用いて好都合にプログラムされ読み出されるメモリセルを構成することができる。
集積回路のような電気デバイスは、複数のこのようなメモリ素子を含むことができる。集積回路は、プロセッサユニット、クロック、電源ユニットなどのような追加回路を含んでもよい。メモリ素子は、たとえば、各メモリ素子に共通な１つの第１の導体と、メモリ素子ごとの個別の第２の導体とによって、アクセス可能とすることができる。
本発明は、このようなメモリセルのアレイと、導体の第１の組と、導体の第２の組とを含み、メモリ素子はメモリマトリックスに構成され、各メモリ素子は第１の組の１つの導体と第２の組の１つの導体の間に接続される電気デバイスでの応用例に特に有利である。本発明者らにより、プログラマブル抵抗が選択デバイスとしてのパンチスルーダイオードと組み合わせられたメモリにおいて、漏れ電流を大幅に低減できることが認められた。パンチスルーダイオードは、プログラマブル抵抗器をプログラムしかつ読み出すのに必要な電圧−電流範囲において、非常に好ましい電気特性を有することが判明した。パンチスルーダイオードは、急峻な電流対電圧勾配を有しながら、大きな電流密度を可能とする。急峻な電流対電圧勾配は、半選択モードでの漏れ電流の大幅な低減に寄与する。
米国特許第４，２５４，４２７号には、選択デバイスとしてのパンチスルーダイオードを有するＲＯＭについて記載されていることが認められる。しかし、ＲＯＭデバイスでは選択デバイスは、メモリ素子からデータが読み出されるか否かを選択するためだけに用いられる。書き換え型メモリでは、メモリ素子から読み出すだけでなく、他のメモリ素子の状態に影響せずに、過度な漏れ電流を避けて、少なくとも２つの異なる状態を書き込む必要があるので、状況は著しくもっと複雑である。
メモリマトリックスでは、選択されたメモリ素子に接続された第１の組の導体と第２の組の導体に、基準電圧から互いに反対方向に偏移する電圧を供給することにより、メモリ素子の書込み、消去、または読出しができる。他のメモリ素子が書込みまたは消去されたり、非選択のメモリセルを介した漏れ電流によって読出し動作が妨げられるのを防止するために、メモリマトリックスは半選択モードで動作させることができる。このモードでは、他の導体には基準電圧が供給される。好ましくは、このモードは、対称型メモリ素子を含む一実施形態、すなわち、抵抗素子が書込みに用いられるのと反対の電圧または電流によって消去することができ、かつ、選択デバイスが対称型のＩ−Ｖ特性を有する、実施形態で使用される。
代替実施形態では、メモリ素子は非対称型、すなわちメモリ素子を消去するのに用いられる電圧または電流の極性は書込みに用いられるものと同じである。非対称型の実施形態では、通常、選択デバイスは非対称型のＩ−Ｖ特性を有する。好ましくは、この代替実施形態では、メモリマトリックスは全選択モードで駆動される。ここでは、選択されたメモリ素子に関連する第１の組の導体、ならびに選択されたメモリ素子に関連しない第２の組の各導体が第１の電圧で駆動され、選択されたメモリ素子に関連する第２の組の導体、ならびに選択されたメモリ素子に関連しない第１の組の各導体が第２の電圧で駆動される。第１および第２の電圧は、基準電圧から互いに反対方向に偏移する。
全選択モードでは、メモリマトリックスは、選択されたメモリ素子に関連する第２の組の導体が基準電圧から偏移した第１の電圧で駆動され、他のすべての導体は基準電圧で駆動される動作モードで駆動されるように構成される。このようにして、列全体を消去することができる。
本発明による電気デバイスを製造する方法は、第１の導電型と反対の第２の導電型の半導体材料からなる第２の層と第３の層との間に配置された、第１の導電型の半導体材料からなる第１の層を備える積層体を設けるステップと、プログラマブルな抵抗率を有する材料の層であって、半導体材料の第２および第３の層のうちの１つと電気的に接触している、プログラマブルな抵抗率を有する材料の層を設けるステップとを含む。
積層体は、パンチスルーダイオードを構成する層を含む。積層体はパターニングすることができ、それにより、比較的コンパクトな電気デバイスが得られるパンチスルーダイオードが形成される。あるいは、パンチスルーダイオードは、設けられた層によって構成されてもよい。積層体は水平な積層体、すなわちその層が、それらが設けられる基板の主表面とほぼ平行である積層体とすることができる。あるいは、積層体は垂直な積層体、すなわちその層が、それらが設けられる基板の主表面とほぼ垂直である積層体でもよい。層は、堆積によって設けることができる。代替方法として、あるいはさらに、層は基板の領域に注入することによって設けることができ、注入された領域が層を形成する。
プログラマブルな抵抗率を有する材料の層は、パターニングし、それによってプログラマブル抵抗器を形成することができる。プログラマブルな抵抗率を有する材料の層をパターニングするステップと、積層体をパターニングするステップは、１つのステップで行ってもよく、それによってオーバーレイ誤差を回避し得るので、比較的容易なプロセスおよび比較的コンパクトな電気デバイスが可能になる。
本発明の上記その他の態様について、図面を参照しながら、より詳しく説明する。
図は、原寸に比例して描かれていない。
図１は、メモリマトリックスを概略的に示している。これは行および列に配置された、複数のメモリ素子Ｍｉｊを含んでいる。明確化のため、そのうちの２つの列、および３つの行だけが示されているが、通常のメモリマトリックスは、著しく多数の、たとえば１０，０００の行および列を含み得る。メモリセル、たとえばＭ１３、は、第１の導体（ＷＬ１、ＷＬ２）および第２の導体（ＢＬ１、ＢＬ２、ＢＬ３）の間に直列に接続された、プログラマブル抵抗ＰＲと選択デバイスＳとを含む。
図２Ａおよび２Ｂは、半選択モードでメモリ素子をどのようにして選択できるかを概略的に示している。明確化のため、図中にはメモリ素子は示されていない。選択されたメモリ素子だけを、それが接続されている導体の交点におけるドットによって記号的に示している。図２Ａに示されるように、マトリックス中のメモリ素子、ここでは列３、行３の素子は、選択されたメモリ素子に接続されている導体に、基準電圧Ｖｐ／２から互いに反対方向に偏移した電圧Ｖｐ、０をそれぞれ供給することにより、半選択モードで選択することができる。これによって、選択されたメモリ素子の選択デバイスは、導通状態をとり、その結果メモリ素子は所望の状態にプログラムされる。しかし、こうすることにより、同じ行または列中の他のメモリ素子の両端にも電位差が存在する。残念ながら、知られたデバイスでは後者のメモリ素子の選択デバイスも、選択されたメモリ素子の選択デバイスよりも低い割合ではあるが導通し始めることが分かった。この結果、電力消費が比較的大きくなり、選択されたメモリセルの内容を読み出すときにノイズを生じる。同程度の影響が、図２Ｂの状況にもあてはまる。ここでは、選択されたメモリ素子の内容は、選択されたメモリ素子に関連する導体に電圧０およびＶｅを印加し、他の導体に基準電圧Ｖｅ／２を印加することによって消去される。同じ行または同じ列のメモリ素子両端の電圧降下Ｖｅ／２によって、漏れ電流を生じる。特に大きなマトリックスでは、この結果、電力消費が相当大きなものになり得る。
図３Ａおよび３Ｂは、メモリ素子を選択する代替方法である、全選択モードを示す。やはり、選択されたメモリ素子に関連する導体には、基準電圧Ｖｐ／２から互いに反対方向に偏移した電圧（Ｖｐ、０）が供給される。半選択モードとは対照的に、選択されたメモリに関連しない行導体（非選択の行導体）には、選択された行導体の電圧と比べて反対にバイアスされた電圧（０）が供給される。同様に、非選択の列導体には、選択された行導体の電圧と比べて反対にバイアスされた電圧（Ｖｐ）が供給される。ここで、非対称型の選択デバイスが用いられれば、漏れ電流を大幅に低減することができる。全選択モードでの消去は、図３Ｂに示される。ここで、１列のメモリ素子は、その列に消去電圧（Ｖｅ）を供給することによって同時に消去される。全選択モードでは、単一のメモリ素子を消去することはできない。
図４は、プログラマブル抵抗とパンチスルーダイオードの直列接続（図６および９参照）を含む、複数のメモリ素子Ｍを有する、本発明による集積回路ＩＣを概略的に示している。
集積回路ＩＣはさらに、導体の第１の組Ｃ１（ワード線ＷＬ１、…、ＷＬ５）、および導体の第２の組Ｃ２（ビット線ＢＬ１、…、ＢＬ４）を含む。メモリ素子Ｍはメモリマトリックス中に配置され、各メモリ素子Ｍは、第１の組Ｃ１の１つの導体と第２の組Ｃ２の１つの導体との間に接続される。明確化のため、図示の集積回路ＩＣは限られた数のワード線とビット線だけを含んでいる。実用的なメモリマトリックスは、たとえば１０００〜１００００個のワード線とビット線を含み得る。図示の実施形態では、ワード線とビット線は、それぞれにメモリアドレスＡＤＤＲを受け取る第１のアドレスデコーダＡＤ１と第２のアドレスデコーダＡＤ２とによって制御される。選択されたメモリ素子の状態を特定するために、特定のビット線ＢＬ１、…、ＢＬ４を介して導通する電流が、電流検出増幅器ＣＳＡによって検出される。
当業者には、プログラマブル抵抗を有する様々な材料が知られている。例として以下の技術が挙げられる。
ＭＲＡＭ（磁気抵抗ランダムアクセスメモリ）は、局部的に存在する磁荷の方向と強さとに依存する抵抗を持つ磁気抵抗材料を使用する。ＭＲＡＭは、Ｒ． Ｓｃｈｅｕｅｒｌｅｉｎら、ＩＳＳＣＣ，Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ ｐａｐｅｒｓ、２０００年、１２８頁、およびＳ． Ｔｅｋｒａｎｉら、ＩＳＳＣＣ，Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ ｐａｐｅｒｓ ２００１年、１２８頁に、より詳しく記載されている。
ＰＣＲＡＭ（相変化ランダムアクセスメモリ）は、たとえば、Ｓ． ＬａｉおよびＴ． Ｌｏｗｒｅｙ、Ｔｅｃｈ． Ｄｉｇｅｓｔ ＩＥＤＭ、（２００１年）、ｐａｐｅｒ３６．５に記載されるように、その状態を非晶質と結晶体との間で変えることができる材料を使用する。この状態が、材料の抵抗率を決定する。
ＰＭＣメモリ素子は、溶解できるナノフィラメントを有する電極間の電気化学的セルを使用する。第１の極性の電圧を印加することによって電極間に金属線が形成され、その結果、セルは低抵抗状態をとる。反対の極性の電圧を印加することによって金属が酸化され、セルは高抵抗状態をとる。たとえば米国特許第６，０８４，７９６号を参照されたい。
これらの技術の他の例としては、Ｗ． Ｚｈｕａｎｇら、Ｔｅｃｈ． Ｄｉｇｅｓｔ ＩＥＤＭ、（２００２年）、１４３頁に記載されるような、ＲＲＡＭがある。
さらに別の種類のプログラマブル抵抗メモリは分子記憶に基づいており、ＨＰ／ＵＣＬＡ ｇｒｏｕｐ，Ｓｃｉｅｎｃｅ ２８９ ２０００ １１７２、（２００３年）に、より詳しく記載されている。
これらの材料の特性は、図５に示す表に要約される。ここで列１で参照される材料をプログラムする方法が、列２に記されている。たとえば相変化材料（ＰＣＲＡＭ）については、材料を十分な程度まで加熱するのに最小限の電力を必要とする。これが大電流で低電圧あるいはその逆によって得られるのかどうかはあまり重要ではない。ＭＲＡＭでは、プログラム電流は決定的に重要である。他のほとんどのデバイスでは、材料がどの状態をとるかを決めるのは電圧である。第４列はデバイス両端の電圧および電流密度に関して、選択デバイスに課される要件を記載している。
次に、本発明による集積回路中のメモリ素子の可能な実施形態について、図６〜１２を参照しながら、より詳細に説明する。
図６は、本発明による集積回路中の対称型メモリ素子の実施例を示している。図示のメモリ素子は、プログラマブル抵抗ＰＲとパンチスルーダイオードＳの直列接続を含む。
この実施形態では、プログラマブル抵抗ＰＲは、（溶解できる）ナノフィラメントを有する電気化学的セルである。プログラマブル抵抗素子ＰＲは、銀上部電極ＰＲ１、Ａｇ０．３３Ｇｅ０．２０Ｓｅ０．４７の固体電解質ＰＲ２、および金属下部電極ＰＲ３を含む、ＰＭＣセルである。層ＰＲ２の厚さｔ１、すなわち層ＰＲ１とＰＲ３の間隔は、通常３０ｎｍである。後者の電極は、ＴｉＷ、ＴｉＮ、Ｔａ（Ｎ）、Ｗ、ＷＳｉ２のようなバリア金属を含んでもよい。銀電極ＰＲ１に正電位を印加することによって、銀イオンが還元され、上部電極に銀線が形成される。銀線が下部電極ＰＲ３に接触すると、低抵抗経路（「１」）が生成される。逆バイアスに対しては、銀線は酸化され、銀イオンが形成され、それによって高抵抗状態（「０」）が得られる。状態「１」の通常の値は５０ＫΩである。オフ抵抗は、ずっと高い。この実施例では１０ＭΩの値をとる。
この実施形態でのパンチスルーダイオードＳは対称型であり、第２の導電型の半導体材料からなる第２の領域Ｓ１と第２の導電型の半導体材料からなる第３の領域Ｓ３との間の、第１の導電型の半導体材料からなる第１の領域Ｓ２を含む。パンチスルーダイオードＳ１〜Ｓ３は、通常の寸法でよい。例として、これは濃度１０２０ｃｍ−３でＡｓによってドープされたｎ＋層Ｓ１と、濃度５×１０１８ｃｍ−３でＢによってドープされたｐ層Ｓ２と、濃度１０２０ｃｍ−３でＡｓによってドープされたｎ＋層Ｓ３とを有するシリコンデバイスとして実施される。アノードとカソードの分離間隔、すなわち層Ｓ１とＳ３の間隔ｔ２は３０ｎｍである。メモリ素子の直径ｄは５０ｎｍである。読出し、書込み、および消去には、図２Ａ、２Ｂに概略的に示されたような半選択方式が使用される。プログラムされるべきメモリ素子は、全電圧Ｖｐを受ける。他のメモリ素子は、０、正の半バイアスＶｐ／２、および負の半バイアス−Ｖｐ／２をとり得る。
図７には、ＰＴダイオードのＩ−Ｖ特性ＤＩＶが示されている。さらに、Ｖｐ＝２．５Ｖでの書込み時（ワード線極性が正）の、全選択条件ＬＳおよびＨＳのそれぞれ、ならびに半選択条件ＬＨおよびＨＨのそれぞれについて、低抵抗および高抵抗状態の負荷線を示す。負荷線は、選択デバイスＳとプログラマブル抵抗ＰＲの直列配列を通る電流をＩとし、プログラマブル抵抗の瞬時値をＲとしたときの関係、Ｖ＝Ｖp−Ｉ×Ｒを示す。該当する負荷線と特性ＤＩＶの交点が、動作状態における選択デバイスの電流および電圧を特定する。デバイスは対称型であるので、メモリ素子Ｍの消去にも同じ考察があてはまる。
まず書込み動作について説明する。開始条件は、高抵抗状態と仮定する（ブロックへ書き込む前は、すべてのビットが消去されると仮定する）。図７から、１０ＭΩ（ＨＳ）から５０ＫΩ（ＬＳ）の範囲にわたって、抵抗器両端の電圧ＶＲＥＳは、０．３Ｖより大きいことが明らかである。したがって、プログラマブル抵抗器は低抵抗状態をとることになる。さらに電流は、（ｓｕｂ）μｓの範囲でプログラマブル抵抗器ＰＲをプログラムするのに十分な程度に大きい（＞１００ｎＡ）。次に、半選択されたデバイス（両極性）に対しては、電流は最大電流に対するものと比較して、１／１０４より小さいことが分かる。半選択されたメモリ素子では、抵抗器両端の電圧降下は１０ｍＶ未満である。したがって、寄生的に流れるプログラム電流はほとんどなく、擾乱（disturbs）（すなわち意図しない書込みまたは消去）は無視できるものになる。消去動作については、状況は同様である。したがって、短時間で、プログラムすること、すなわちビットを選択的に書込みまたは消去することが可能である。次に読出しについて説明する。抵抗器両端の電圧降下は、（さらにプログラムするのを避けるために）より小さくするべきである。
図８に、読出し時（ワード線極性が正）のＰＴダイオードＩ−Ｖ特性（ＤＩＶ）と、全選択条件ＬＳ、ＨＳ、および半選択条件ＬＨ、ＨＨの両方に対する、低抵抗および高抵抗の抵抗器の負荷線を示す。読出し電圧は２．１Ｖである。選択された低抵抗セルの読出し電流は１．７μＡであり、読出しには十分である。抵抗器両端の電圧降下は０．１Ｖ未満であり、望ましくないプログラム動作を低減するのに十分な程度に小さい。
高抵抗に対する読出し電流は１／５０であり、したがって読出しに対して十分なマージンがある。最後に、半選択されたデバイスを通る寄生電流は、読出し電流よりも４〜５桁小さい。このことは、メガビットアレイでの読出しが可能であることを示している。
上記の結果から、対称型ＰＴ選択デバイスが電気化学的セルに適切であることは明らかである。
以下では図９を参照しながら、プログラマブル抵抗メモリでの、非対称型パンチスルーデバイスの応用の実施例を説明する。パンチスルーデバイスＳは続けて、濃度１０２０ｃｍ−３でＡｓによってドープされたｎ＋層Ｓ１と、濃度５×１０１８ｃｍ−３でＢによってドープされたｐ＋層Ｓ２と、ｐ＋層Ｓ２の濃度より大幅に低い、たとえば濃度５×１０１７ｃｍ−３でＢによってドープされたｐ層Ｓ３と、濃度１０２０ｃｍ−３でＡｓによってドープされたｎ＋層Ｓ４とを有し、アノードとカソードの分離間隔、すなわち層Ｓ１とＳ４の間隔ｔ１は、全体で６２ｎｍであり、そのうちの２０ｎｍはｐ＋ドープ領域Ｓ２の厚さｔ２による。
プログラマブル抵抗ＰＲは、Ｗベースの材料ＴｉＷ、Ｗ、ＷＳｉ２、またはＴｉＮ、Ｔａ、ＴａＮのような他の適切な材料からなる電極層ＰＲ１、ＰＲ３の間に挟まれた、カルコゲナイドＧｅ２Ｓｂ２Ｔｅ５合金（厚さｔ３が１０〜２０ｎｍ）ＰＲ２を有するＰＣＲＡＭである。電極の１つＰＲ３の面積は、電極ＰＲ１の面積と等しくすることができ、あるいは代替方法として、通常５０μＡとなり得るプログラム電流を低減するために、ＰＲ１の面積より小さく、たとえば（５０ｎｍ）２未満としてもよい。低抵抗および高抵抗状態は、それぞれ１０ＫΩおよび２５０ＫΩに設定される。プログラム電流が大きいので、パンチスルーダイオードは比較的大きい１００ｎｍの直径ｄを有する。ＰＣＲＡＭは、同じ極性のパルスを用いて書き込まれかつ消去される。したがって非対称型パンチスルーダイオードが望ましい。
図１０にＰＴダイオードのＩ−Ｖ特性ＤＩＶと、高抵抗および低抵抗の負荷線ＨＳ、ＬＳを示す。プログラム、消去、および読出しは、すべて順方向で行われる。プログラム電圧は２．５Ｖである。低抵抗の場合、抵抗器両端の電圧降下は０．７５Ｖである。高抵抗の場合、それは０．８７Ｖである。電流能力（current capability）は、縮小された電極に対してリセットするのに十分である（１Ｄリミット（1D limit））。非選択のデバイスの電流は非常に小さい（０．１ｐＡ）ので、抵抗器両端の電圧降下はほとんどない（逆特性については図１１を参照されたい）。したがって、非対称型ＰＴデバイスの場合は、望ましくないプログラミングは無視できるものになる。セルは、材料の急速な加熱およびそれに続く急速な冷却によって消去することができる。
デバイスの読出しには、低減された電流が必要である。図１２に、読出し電圧が１．８Ｖの場合のＩ−Ｖ特性と負荷線を示す。低抵抗および高抵抗の抵抗器両端の電圧降下は、それぞれ０．１３Ｖおよび０．２３Ｖである。読出し電流は１２．６μＡである。消費電力は、擾乱（disturbances）なしでの読出しを確実にするのに十分な程度に小さい。読出し電流はまた、十分高い読出し速度（＞ＭＨｚ）に対して十分な程度に大きい。逆方向の漏れ電流は、読出し電流より５〜６桁小さい。したがって非対称型ＰＴデバイスは、単極性アレイでの使用に適切である。
図１３Ａ〜１３Ｇおよび図１４Ａ〜１４Ｃを参照しながら、本発明によるメモリを製造する２つの可能な方法について説明する。第１の方法は、たとえばタングステンベースの相互接続技術での、比較的高温度のバックエンドプロセスが可能になる。第２の方法は、低温度の銅のバックエンド技術と調和する。
図１３Ａ〜１３Ｇは、タングステンメタライゼーション技術に基づく第１の製造方法を示している。タングステンメタライゼーションは、比較的高温度の実行計画を用いることが可能になる。この実施形態は、確立されたＣＭＯＳ適合型技術と２端子デバイス用の材料を用いて製作された、非対称型デバイスを扱う。プログラマブル抵抗はＰＭＣセルとするが、代替方法として他の適切な材料を用いることができる。
この電気デバイスは、たとえばシリコンまたはＧａＡｓウェハのような図示されていない基板を含むことができ、その中にたとえばトランジスタや抵抗器のような他の電気素子を形成することができる。この基板には誘電体層を設けることができ、その中に、たとえば他の電気素子があればそれらを相互に接続するための導電層が配置される。この導電層は、相互接続層と、隣接する相互接続層を接続するプラグとを含むことができる。これらの素子は、半導体製造の分野で良く知られている。図１３Ａには単一の相互接続層１０と、対応するタングステンのプラグ１１が示されているが、本発明は１つの相互接続層および／または１つのプラグだけに限定されない。図１３Ａに示されるように、タングステンプラグ形成後に、結合されたバリア層／接触抵抗層１２、たとえばＴｉ／ＴｉＮ／Ｔｉの積層体、がスパッタリングによって堆積される。この層の上に、全体の厚さが約２００ｎｍの非晶質シリコン層２０が、ＬＰＣＶＤタイプのプロセスによる単一の堆積ステップで堆積される。非晶質シリコン層の下部部分２１は厚さが３０ｎｍであり、１０２０〜１０２１ｃｍ−３の範囲のドーピング濃度で砒素またはリンによって原位置で（in-situ）高度にドープされる。ドーピング濃度はドーパントの固溶度までとすることができる。非晶質シリコン層（ｉ）の上部部分２２は意図的にドープされない。
図１３Ｂにその結果が示されている後続のステップで、非晶質シリコン層の上部部分２２に、たとえば１０〜２０ＫｅＶの注入エネルギーと約１０１３ｃｍ−２のドーズ量を用いたＢまたはＢＦ２のボディドーピング（body doping）によって、ｐ型注入がもたらされ、たとえば１０ＫｅＶ未満の注入エネルギーと約３×１０１５ｃｍ−２のドーズ量を有するＡｓのｎ型注入がもたらされる。このようにして非対称なｐ型ボディドーピングおよびエミッタドーピングが形成される。
続いて、後続のエッチングステップ時にハードマスクとして働き、またＣＭＰストップ層として働く、薄いプラズマ窒化物層１４をキャップ層として堆積することができる。次いで、このように形成された積層体は、図１３Ｃに示されるようにエッチングされて２端子選択デバイスを形成する。このステップの後に、低温（約４００℃）の金属間誘電体堆積および酸化物ＣＭＰステップが続き、そこでは窒化物層１４がＣＭＰストップ層として働く（図１３Ｄ参照）。
その後、非晶質層２０は低温（約５００〜７００℃）で再結晶される。この加熱はパルス式エキシマレーザを用いて行うことができる。ＲＴＰアニール、ＲＴＯステップ（活性化させ、薄い酸化物を成長させることによってその側壁を不動態化する）、さらには熱処理炉アニール（Ｔ＜７５０°）がその他の選択肢である。その結果、非晶質層２０は再結晶され、多結晶構造が得られる。再結晶時にドーパントは、非晶質から結晶相への転移により（固相エピタキシと同様に）高度に活性化される。窒化物除去後に、薄い金属／バリア層１７（たとえばＮｉ、Ｃｏ、Ｔｉ、…／ＴｉＮ）が堆積され、それにサリサイド形成ステップが後続し、その結果が図１３Ｅに示される。さらに、ｎ＋シリコン−サリサイド境界面でのシリサイド形成により、低い接触抵抗が得られる。したがって、加熱実行計画を注意深く最適化することによって、電気的活性化を高めることができ、ドーパント拡散は無視できるものになる。活性化を向上させ、漏れ電流を低減するために、オプションの水素（熱処理炉またはプラズマ）アニールを利用することもできる。
図１３Ｆに示されるように、金属電極３１と、特定数の金属イオンを有する非晶質固体電解質３２と、第２の金属電極３３とを含む積層体３０が、この順にスパッタリングによって堆積される。この後にプラズマ窒化物キャップ層１８が堆積される。メモリ素子をパターニングした後、金属間誘電体１６’が堆積される（ＨＤＰ−ＣＶＤ酸化物、または窒化物／酸化物からなる積層体とし得る）。トポグラフィを平坦化するためにＣＭＰが使用され、窒化シリコン層１８がＣＭＰストップ層として働く（図１３Ｇ参照）。その後、第２の金属間誘電体が堆積され、溝１５がエッチングされ、バリア１３で充填され、ＣＶＤ堆積されたタングステンおよび後続するタングステンＣＭＰステップによってＷ相互接続部１９が形成される。これにより、メモリ素子の処理が終わる。その結果得られる、プログラマブル抵抗器３０とパンチスルーダイオード２０とを含むメモリ素子が、図１３Ｈに示される。
銅ダマシーン技術（a Copper Damascene technology）に適合する低温プロセスについて、図１４Ａ〜１４Ｃを参照しながら説明する。銅メタライゼーション層４０および対応するプラグ４１が仕上げられた後、第１の積層体５０が、バリア層５１（たとえばＴａ）、コンタクト層５２（ＡｕＧｅＮｉとし得る）、シリコンによって原位置でドープ（＞５×１０１７ｃｍ−３）された半導体５３（ｎ型ＧａＡｓとし得る）、再びコンタクト層５４、およびバリア層５５の堆積によって形成される。バリア層５１、５５、およびコンタクト層５２、５４はスパッタリングされ、ＧａＡｓ層５３はＭＯＣＶＤによって堆積される。ＧａＡｓ層５３は多結晶である。このようにしてパンチスルーダイオードが形成される。その後、バリア層６１、電極層６２、ＰＭＣ材料６３、コンタクト層６４、およびバリア層６５からなる、第２の積層体６０がスパッタリングによって堆積される。バリア層５５と６１は組み合わせてもよい。第２の積層体６０の上に、薄いプラズマ窒化物層４２が堆積される。積層体５０、６０はパターニングされ（図１４Ｂ参照）、その後、金属間誘電体層が堆積される。誘電体ＣＭＰ（窒化物層４２で止まる）の後、窒化物層４２が選択的に除去される。
その後、第３のＩＭＤ層４３が堆積され、溝４４がエッチングされ、溝はバリア層４５および銅によって充填され、それに銅ＣＭＰが後続する。このようにして、第２の銅相互接続層４６が形成される。この手順は複数回繰り返すことができる。これにより、個々にアクセス可能なメモリ素子の複数の層を有する電気デバイスの製造が可能になり、すなわちメモリ素子の３次元アレイが可能になる。
この実施形態では、２つの金属コンタクト層５２、５４の間に挟まれた半導体５３が、選択素子５０を構成する。半導体層５３と、金属層５２、５４のそれぞれとの間の境界面は、背中合わせに配置された２つのダイオードを形成し、これは実効的にパンチスルーダイオードに類似している。半導体層は、たとえば濃度＞５×１０１７ｃｍ−３でＳｉによってｎドープすることができる。半導体層５３の厚さは、＜１００ｎｍとすることができる。
別の実施形態ではパンチスルーダイオードは、たとえばシリコンウェハまたはＧａＡｓウェハのような半導体基板中に集積される。実施例として、最先端のＳＯＩ ＣＭＯＳ技術での実施形態について、図１５Ａ、１５Ｂを参照しながら以下に説明する。この実施形態では、選択デバイスはラテラルパンチスルーダイオードであり、これはたとえば９０ｎｍのＣＭＯＳ技術のような標準のＩＣプロセス技術を使用し、プロセスを大きく変更せずに容易に製作することができる。
たとえば標準のＳＯＩによって厚さ６０ｎｍのシリコンアイランドを形成した後、埋め込み酸化物からなる基板７０上のＳＴＩ分離７１、修正ｐウェル基体８１、アノード８２、およびカソード８３が、イオン注入および急速熱アニーリングによって形成される。ｐウェル８１は、注入エネルギー１０ＫｅＶおよびドーズ量１０１３ｃｍ−２でＢを注入することができる。カソード８３およびアノード８２は、注入エネルギー１０ＫｅＶおよびドーズ量３×１０１５ｃｍ−２でＡｓを注入することができる。注入の後に、１０００℃で１秒間のアニーリングを後続させることができる。アノードとカソードの分離間隔は７０ｎｍ未満である。図１５Ａに示されるシリサイド保護層８４は、カソード８３およびアノード８２がサリサイド層によって短絡されないことを確実にするために、堆積されパターニングされる。代替方法として、シリサイド形成を阻止するために、トランジスタのゲートを用いてもよい。その後、標準のコンタクト技術により、第１のタングステンプラグ７２が形成され、アノード８２を露出させ、それに、カルコゲナイド相変化材料のようなメモリ材料層９２の堆積が後続し、このメモリ材料層はＧｅ２Ｓｂ２Ｔｅ５とすることができ、かつ、たとえばＴｉＷからなる２つの電極９１、９３の間に挟むことができる。層９１、９２、９３によって形成されたプログラマブル抵抗器９０をパターニングした後、プログラマブル抵抗器９０の上部電極９３に第２のコンタクト７３が作られる。選択素子８０のカソード８３を露出させるために、第３のコンタクト７４が作られる。コンタクト７３および７４の形成は、同じステップ中で行ってもよい。このようにしてマスクを１つ回避することができる。このプロセスは、コンタクト７３および７４をそれぞれワード線７５およびビット線７６に接続するために、標準の銅メタライゼーションプロセスによって仕上げられる。このようにして得られた、パンチスルーダイオード８０に直列接続されたプログラマブル抵抗器９０を含むデバイスを図１５Ｂに断面図で示す。
本発明の保護の範囲は、本明細書に記載された実施形態に限定されないことに留意されたい。本発明による電気デバイス中のパンチスルーダイオードは、当分野における普通の一般的知識を基にして当業者なら思いつく任意の機能的実装形態を有することができる。同様に、プログラマブル抵抗器は、プログラマブル抵抗器メモリの分野の技術者なら思いつく任意の機能的実装形態を有することができる。本発明の保護の範囲は、特許請求の範囲中の参照番号によって限定されない。「含む（comprising）」という語は、特許請求の範囲に記載されたもの意外の部分を除外するものではない。１つの要素に先行する（‘a(n)'）という語は、複数のそれらの素子を除外するものではない。本発明は、それぞれの新しい特徴あるいは特徴の組合せにある。
抵抗ベースのメモリを、概略的に示す図である。 そのようなメモリの半選択モードでの動作を、概略的に示す図の１つである。 そのようなメモリの半選択モードでの動作を、概略的に示す図の１つである。 そのようなメモリの全選択モードでの動作を、概略的に示す図の１つである。 そのようなメモリの全選択モードでの動作を、概略的に示す図の１つである。 本発明によるメモリマトリックスを、概略的に示す図である。 プログラマブル抵抗を有するメモリ、およびそれらの特性の概要を示す図である。 本発明によるメモリ素子の第１の実施形態を、概略的に示す図である。 図６に示されるメモリ素子からなるメモリアレイの、書込みおよび消去時の電気的動作を示す図である。 図６に示されるメモリ素子からなるメモリアレイの、読出し時の電気的動作を示す図である。 本発明によるメモリ素子の第２の実施形態を、概略的に示す図である。 図９によるメモリ素子からなるメモリアレイの、プログラム時の電気的動作を示す図である。 図９によるメモリ素子からなるメモリアレイの、プログラム時における電気的動作の別の側面を示す図である。 やはり図９によるメモリ素子からなるメモリアレイの、読出し時における電気的動作の別の側面を示す図である。 本発明によるメモリアレイを製造する、第１の方法を示す図の１つである。 本発明によるメモリアレイを製造する、第１の方法を示す図の１つである。 本発明によるメモリアレイを製造する、第１の方法を示す図の１つである。 本発明によるメモリアレイを製造する、第１の方法を示す図の１つである。 本発明によるメモリアレイを製造する、第１の方法を示す図の１つである。 本発明によるメモリアレイを製造する、第１の方法を示す図の１つである。 本発明によるメモリアレイを製造する、第１の方法を示す図の１つである。 本発明によるメモリアレイを製造する、第１の方法を示す図の１つである。 本発明によるメモリアレイを製造する、第２の方法を示す図の１つである。 本発明によるメモリアレイを製造する、第２の方法を示す図の１つである。 本発明によるメモリアレイを製造する、第２の方法を示す図の１つである。 本発明によるメモリアレイを製造する、第３の方法を示す図の１つである。 本発明によるメモリアレイを製造する、第３の方法を示す図の１つである。

Claims (12)

  1. パンチスルーダイオード（Ｓ）と直列に接続されたプログラマブル抵抗器（ＰＲ）を有する電気デバイス（図６）。
  2. 前記パンチスルーダイオード（Ｓ）が、２つのｎドープされた端子を有する、請求項１に記載の電気デバイス（図６）。
  3. 前記パンチスルーダイオード（Ｓ）が、順方向および逆方向で交互に動作するように構成される、請求項１に記載の電気デバイス（図６）。
  4. 前記プログラマブル抵抗器（ＰＲ）が第１の状態および第２の状態を有し、前記第１の状態から前記第２の状態への遷移と前記第２の状態から前記第１の状態への遷移とに、極性が反対の電気信号を必要とする、請求項３に記載の電気デバイス（図６）。
  5. 前記パンチスルーダイオード（２０）が多結晶材料を含む、請求項１に記載の電気デバイス。
  6. 前記パンチスルーダイオード（Ｓ）と前記プログラマブル抵抗器（ＰＲ）がメモリセルを構成する、請求項１に記載の電気デバイス（図６）。
  7. メモリセル（Ｍ）のアレイと、導体の第１の組（Ｃ１）と、導体の第２の組（Ｃ２）とを含み、前記メモリ素子（Ｍ）はメモリマトリックスに構成され、各メモリ素子が前記第１の組（Ｃ１）の１つの導体と、前記第２の組（Ｃ２）の１つの導体の間に接続される、請求項６に記載の電気デバイス（ＩＣ）。
  8. ・第１の導電型と反対の第２の導電型の半導体材料の第２の層と第３の層の間に配置された、第１の導電型の半導体材料からなる第１の層を含む積層体を設けるステップと、
    ・プログラマブルな抵抗率を有する材料の層であって、前記半導体材料の前記第２および前記第３の層のうちの１つと電気的に接触している、前記プログラマブルな抵抗率を有する材料の層を設けるステップと
    を含む、請求項１に記載の電気デバイスを製造する方法。
  9. 前記積層体がパターニングされ、それによって前記パンチスルーダイオードを形成する、請求項８に記載の方法。
  10. 前記プログラマブルな抵抗率を有する材料の層がパターニングされ、それによって前記プログラマブル抵抗器が形成される、請求項８に記載の方法。
  11. 前記プログラマブルな抵抗率を有する材料の層をパターニングするステップと、前記積層体をパターニングするステップとが１つのステップで行われる、請求項９または１０に記載の方法。
  12. 前記積層体が、基板の主表面上に横方向に設けられる、請求項８に記載の方法。
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