KR20140053037A - 비-선형 엘러먼트를 갖는 스위칭 디바이스 - Google Patents

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Abstract

스위칭 디바이스는, 기판; 기판 위에 형성된 제 1 전극; 제 1 전극 위에 형성된 제 2 전극; 제 1 및 제 2 전극 사이에 배치된 스위칭 매체; 및 제 1 및 제 2 전극들 사이에 배치되며, 제 1 전극 및 스위칭 매체에 직렬로 전기적으로 연결된 비선형 엘러먼트를 포함한다. 비선형 엘러먼트는 임계값보다 큰 전압의 인가시 제 1 저항 상태로부터 제 2 저항 상태로 변화하도록 구성된다.

Description

비-선형 엘러먼트를 갖는 스위칭 디바이스{SWITCHING DEVICE HAVING A NON-LINEAR ELEMENT}
본 발명은 스위칭 디바이스들에 관한 것이다. 보다 구체적으로, 본 발명은 낮은 바이어스 및 측정된 높은 온/오프 저항비에 의해 특징지어지는 비-휘발성 저항성 스위칭 메모리 디바이스들의 구조 및 이를 형성하기 위한 방법을 제공한다.
반도체 디바이스들의 성공은 주로 집중적인 트랜지스터 다운-스케일링 프로세스에 의해 이루어져 왔다. 그러나, 전계 효과 트랜지스터들(FET) 처리방식들이 100 nm 미만의 크기를 가짐에 따라, 쇼트 채널 효과(short channel effect)와 같은 문제들이 적절한 디바이스 동작을 방해하기 시작하였다. 또한, 100 nm 아래의 디바이스 크기는 임계-아래 기울기 비-스케일링(sub-threshold slope non-scaling) 및 증가된 소비 전력을 초래할 수 있다. 플래시 메모리로서 일반적으로 알려진 것들과 같은 트랜지스터 기반 메모리들은 십년 내에 스케일링의 끝에 도달할 수 있을 것으로 일반적으로 믿어진다. 플래시 메모리는 비-휘발성 메모리 디바이스의 일 유형이다.
무엇보다도, 강 유전체 램(FeRAM), 자기-저항성 램(MRAM), 유기 램(ORAM), 및 상 변화 램(PCRAM)과 같은 다른 비-휘발성 랜덤 액세스 메모리(RAM) 디바이스들이 차세대 메모리 디바이스들로서 탐구되어 왔다. 이러한 디바이스들은 흔히 메모리 셀을 형성하기 위하여 실리콘 기반 디바이스들에 연결하기 위한 새로운 재료들 및 디바이스 구조들을 요구하며, 이들은 하나 이상의 주요 속성(key attribute)들이 결여되어 있다. 예를 들어, Fe-RAM 및 MRAM은 고속 스위칭 특성들 및 양호한 프로그램 내구성을 가지지만, 그러나 이들의 제조가 CMOS 호환이 아니며 크기가 일반적으로 크다. PCRAM 디바이스에 대한 스위칭은 줄 가열(Joule heating)을 사용하며, 이는 본질적으로 높은 전력 소비를 갖는다. 유기 RAM 또는 ORAM은 대량 실리콘 기반 제조와 맞지 않으며, 디바이스 신뢰성이 일반적으로 열악하다.
메모리 디바이스들의 집적이 증가함에 따라, 엘러먼트들의 크기가 감소되며 반면 주어진 영역 내의 엘러먼트들의 밀도는 증가된다. 결과적으로, 암전류 또는 누설 전류가 더 문제가 되며, 여기서 누설 전류는 판독 동작에 대하여 잘못된 결과를 반환할 수 있거나 또는 셀의 의도되지 않은 상태 변화를 초래할 수 있다. 누설 전류의 문제는 특히 2-단자 디바이스들에서 극심하며, 여기에서 복수의 메모리 셀들이 상부 및 하부 전극들의 상호연결을 통해 누설 경로들을 형성할 수 있다.
스위칭 디바이스들 내의 누설 전류를 억제하기 위한 종래의 처리방법들은 수직 다이오드를 메모리 엘러먼트에 연결하는 것을 포함한다. 그러나 외부 다이오드 처리방법은 몇몇 단점들을 갖는다. 일반적으로, 다이오드 제조 프로세스는, 전형적으로 섭씨 500도 이상에서 수행되는 고온 프로세스이다. 대부분의 다이오드들이 P/N 접합에 의존하기 때문에, 희망되는 종횡비로 메모리 및 다이오드 구조를 달성하기 위해 다이오드 높이를 스케일링하는 것이 어렵다. 그리고 마지막으로, 종래의 다이오드는 단극성 스위칭 디바이스와만 호환될 뿐, 양방향 양극성 디바이스와는 호환되지 않는다. 따라서 누설 전류들에 의해 부정적인 영향을 받지않는 고도로 집적된 메모리를 위한 견고하고 스케일가능한 방법 및 구조를 가지는 것이 바람직하다.
본 발명은 전반적으로 스위칭 디바이스들에 관한 것이다. 보다 구체적으로, 본 발명은 저항성 스위칭을 사용하는 비-휘발성 메모리 셀을 형성하기 위한 구조 및 방법을 제공한다. 본 발명에 따른 실시예들이 더 넓은 범위의 적용가능성을 갖는다는 것이 인식되어야 한다.
특정 실시예에 있어, 스위칭 디바이스는 기판; 기판 위에 형성된 제 1 전극; 제 1 전극 위에 형성된 제 2 전극; 제 1 및 제 2 전극 사이에 배치된 스위칭 매체; 및 제 1 및 제 2 전극들 사이에 배치되며, 제 1 전극 및 스위칭 매체에 직렬로 전기적으로 연결된 비선형 엘러먼트를 포함한다. 비선형 엘러먼트는 임계값보다 큰 전압의 인가시 제 1 저항 상태로부터 제 2 저항 상태로 변화하도록 구성된다.
일 실시예에 있어 스위칭 디바이스는 RRAM을 포함한다.
일 실시예에 있어 스위칭 디바이스는 PCRAM을 포함한다.
본 발명은 종래의 기술들을 뛰어넘는 다수의 장점들을 갖는다. 예를 들어, 본 발명의 실시예들은 높은 스위칭 속도, 낮은 누설 전류 특성, 및 높은 디바이스 수율에 의해 특징지어지는 고 밀도 비-휘발성 메모리를 가능하게 한다. 실시예에 따라, 이러한 것들 중 하나 이상이 달성될 수 있다. 이러한 그리고 다른 장점들이 본 명세서 내에서 이하에서 보다 상세하게 설명될 것이다.
예시적인 실시예들이 이하에서 첨부된 도면들과 함께 설명될 것이며, 도면들 내에서 동일한 도면부호들은 동일한 구성요소들을 지시한다.
도 1은 본 발명의 일 실시예에 따른 하부 전극, 스위칭 매체, 및 상부 전극을 갖는 메모리 셀을 포함하는 비-휘발성 메모리 디바이스를 예시한다.
도 2는 저항성 메모리 셀의 I-V 저항 스위칭 특성들을 예시한다.
도 3a는 상부 전극으로의 프로그램 전압(VPROGRAM)의 인가에 의해 온 상태가 된 2-단자 메모리 셀을 예시한다;
도 3b는 상부 전극으로의 소거 전압(VERASE)의 인가에 의해 오프 상태가 된 2-단자 메모리 셀을 예시한다.
도 4는 누설 전류를 포함하는 메모리 어레이를 예시한다.
도 5는 본 발명의 일 실시예에 따른 비선형 엘러먼트를 포함하는 비-휘발성 메모리 셀을 예시한다.
도 6a는 전압 스왑(voltage swap)을 겪는 디지털 비선형 엘러먼트의 I-V 특성들을 예시한다.
도 6b는 포지티브(positive) 전압 스왑을 겪는 초기에 오프 상태에 있는 디지털 비선형 엘러먼트와 결합된 스위치의 I-V 특성들을 예시한다.
도 6c는 네거티브(negative) 전압 스왑을 겪는 초기에 오프 상태에 있는 디지털 비선형 엘러먼트와 결합된 스위치의 I-V 특성들을 예시한다.
도 6d는 포지티브 전압 스왑을 겪는 초기에 온 상태에 있는 디지털 비선형 엘러먼트와 결합된 스위치의 I-V 특성들을 예시한다.
도 6e는 네거티브 전압 스왑을 겪는 초기에 온 상태에 있는 디지털 비선형 엘러먼트와 결합된 스위치의 I-V 특성들을 예시한다.
도 7a는 포지티브 전압 스왑을 겪는 아날로그 비선형 엘러먼트의 I-V 특성들을 예시한다.
도 7b는 포지티브 전압 스왑을 겪는 초기에 오프 상태에 있는 아날로그 비선형 엘러먼트와 결합된 스위치의 I-V 특성들을 예시한다.
도 7c는 네거티브 전압 스왑을 겪는 초기에 오프 상태에 있는 아날로그 비선형 엘러먼트와 결합된 스위치의 I-V 특성들을 예시한다.
도 7d는 포지티브 전압 스왑을 겪는 초기에 온 상태에 있는 아날로그 비선형 엘러먼트와 결합된 스위치의 I-V 특성들을 예시한다.
도 7e는 네거티브 전압 스왑을 겪는 초기에 온 상태에 있는 아날로그 비선형 엘러먼트와 결합된 스위치의 I-V 특성들을 예시한다.
본 발명은 전반적으로 메모리 디바이스에 관한 것이다. 보다 구체적으로, 본 발명은 비선형 엘러먼트를 갖는 저항성 스위칭 셀을 위한 구조 및 방법을 제공한다. 스위칭 셀은 저항성 랜덤 액세스 메모리(Resistive Random Access Memory: RRAM) 또는 임의의 고도로 집적된 디바이스에 사용될 수 있다. 본 발명의 실시예들이 더 넓은 범위의 적용가능성을 가질 수 있다는 것이 인식되어야 한다. 본 발명이 특정 실시예들에 대하여 설명되지만, 실시예들은 예시적인 목적들만을 위한 것이며, 제한적으로 해석되어서는 안 된다.
RRAM은 스위칭 엘러먼트가 상부 전극과 하부 전극 사이에 샌드위치되는 전형적인 2 단자 디바이스이다. 스위칭 엘러먼트의 저항은 전압을 전극들에 인가함으로써 또는 스위칭 엘러먼트를 통한 전류에 의해 변화된다. 저항성 스위칭은 양극성 또는 단극성일 수 있다. 양극성 스위칭에 있어, 스위칭 엘러먼트의 저항의 변화는 인가되는 전기 신호에 기반되는 전압 또는 전류의 극성 및 크기에 의존한다. 단극성 스위칭의 경우에 있어, 스위칭 엘러먼트의 저항의 변화는 인가되는 전압 또는 전류의 크기에만 의존하며, 전형적으로 스위칭 엘러먼트 내의 줄 가열의 결과이다. 본 발명의 실시예들이 양극성 스위칭을 사용하는 2-단자 RRAM 디바이스에 대하여 설명되지만, 본 발명이 이에 한정되는 것은 아니다. 본 명세서에서 사용되는 바와 같은, 용어 "RRAM" 또는 "저항성 메모리 셀"은, 스위칭 매체의 강유전화(ferroelectricity), 자화(magnetization) 및 상 변화(phase change) 없이, 그 저항이 전기 신호의 인가에 의해 제어될 수 있는 스위칭 매체를 사용하는 메모리 셀 또는 메모리 디바이스를 지칭한다. 본 발명이 RRAM으로의 구현에 한정되지 않으며, 예를 들어, 본 발명은 상변화 RAM을 사용하여 구현될 수 있다.
도 1은 예를 들어, 반도체 메모리 칩과 같은 비-휘발성 메모리 디바이스 내의 메모리 셀(100)을 예시한다. 본 발명의 일 실시예에 따른 메모리 셀은 하부 전극(bottom electrode)(102), 스위칭 매체(switching medium)(104), 및 상부 전극(top electrode)(106)을 포함한다. 스위칭 매체(104)는 적절한 제어 회로부(circuitry)를 사용하여 다양한 값들로 선택적으로 셋팅되고 리셋될 수 있는 저항을 보인다. 본 실시예에 있어, 메모리 셀(100)은 2-단자 저항성 메모리 디바이스, 예를 들어, RRAM이다. "상부" 또는 "하부"와 같은 용어들은 예시적인 목적을 위해서만 사용되며, 제한적으로 해석되지 않아야 한다.
본 실시예에 있어, 메모리 셀(100)은 비정질-실리콘-기반(amorphous-silicon-based) 저항성 메모리 셀이며, 스위칭 매체(104)로서 비정질 실리콘(a-Si)을 사용한다. 스위칭 매체(104)의 저항은 전극들에 인가되는 전압에 따른 스위칭 매체(104) 내의 전도성 필라멘트(conductive filament)의 형성 또는 회수(retrieval)에 따라 변화한다. 일 실시예에 있어, 스위칭 매체(104)는 실질적으로 도펀트들이 없다. 다른 실시예에 있어, 스위칭 매체(104)는 붕소로 도핑된 a-Si이다. 상부 전극(106)은 은(Ag)을 포함하는 전도성 층이고, a-Si 구조 내에서 필라멘트-형성 이온들의 소스(source)로서 기능한다. 본 실시예에 있어 은이 사용되었으나, 상부 전극(106)이 금(Au), 니켈(Ni), 알루미늄(Al), 크롬(Cr), 철(Fe), 망간(Mn), 텅스텐(W), 바나듐(vanadium)(V), 및 코발트(Co)와 같은 다른 다양한 적합한 금속들로부터 형성될 수 있다는 것이 이해될 수 있을 것이다. 특정 실시예들에 있어, 하부 전극(102)은 a-Si 구조의 하부 단부면(lower end face)과 접촉하는 순금속(pure metal), 붕소-도핑된 전극 또는 다른 p-형 폴리실리콘 또는 실리콘-게르마늄이다. 일 실시예에 있어, 메모리 셀(100)은, 예를 들어, 그 전체가 참조로써 통합되며, "Silicon-Based Nanoscale Resistive Device with Adjustable Resistance"라는 명칭으로 2009년 10월 9일에 출원된 미국 출원번호 제12/575,921호에 설명된 바와 같이, 외부 회로 저항을 조정함으로써, 정보의 단일 비트 이상을 저장하도록 구성된다.
도 2는 본 발명의 일 실시예에 따른 메모리 셀(100)의 저항 스위칭 특성들을 예시한다. 스위칭 매체(104)는 양극성 스위칭 효과를 보여준다. 스위칭 매체(104)의 저항은 상부 전극(106) 및 하부 전극(102)을 통해 스위칭 매체(104)에 인가되는 전압 신호의 극성 및 크기(magnitude)에 기초하여 변화한다. 임계 프로그램 전압(또한 "프로그램 전압"으로서 지칭되는)(VPROGRAM) 이상의 포지티브(positive) 전압이 인가되는 경우, 메모리 셀(100)은 온 상태(ON state)(저 저항 상태)로 변화된다. 일 실시예에 있어 프로그램 전압은 스위칭 매체(104) 및 상부 전극(106)에 사용된 재료들에 기초하여 1V 내지 5V 사이의 범위를 가진다. 다른 실시예에 있어, 프로그램 전압은 1V 내지 3V 사이의 범위를 가진다. 임계 소거 전압(또한 "소거 전압"으로서 지칭되는)(VERASE) 이상의 네거티브(negative) 전압이 인가되는 경우, 메모리 셀(100)은 다시 오프 상태(OFF state)(고 저항 상태)로 스위칭된다. 일 실시예에 있어, 소거 전압은 -2V로부터 -5V까지의 범위를 가질 수 있다. 인가되는 전압이 2개의 임계 전압들(VPROGRAM 및 VERASE) 사이에 있는 경우 셀 상태는 영향을 받지 않으며, 이는 저-전압 판독 프로세스(low-voltage read process)를 가능하게 한다. 일단 메모리 셀(100)이 특정 저항 상태로 설정되면, 메모리 셀(100)은 전력 없이 소정의 기간(또는 보유 시간(retention time)) 동안 정보를 보유한다.
도 2는 비-정류(non-rectifying) 메모리 셀(100)의 스위칭 동작을 통한 전류-전압(I-V) 관계를 예시한다. 상부 전극(106)에 인가되는 전위가 하부 전극(102)에 대하여 포지티브 전위(positive potential)일 때, 전류가 상부 전극(106)으로부터 하부 전극(102)으로 흐른다. 반면, 상부 전극(106)에 인가되는 전위가 하부 전극(102)에 대하여 네거티브 전위(negative potential)인 경우, 전류가 반대 방향으로 흐른다.
도 3a 및 3b는 본 발명의 일 실시예에 따른 온 상태 및 오프 상태 동안의 메모리 셀(100)의 스위칭 메커니즘을 예시한다. 스위칭 매체(104) 내의 스위칭은 메모리 셀(100)의 하부 전극(102) 및 상부 전극(106)에 인가되는 프로그램 및 소거 전압들에 따른 스위칭 매체(104) 내의 필라멘트 영역에서의 전도성 필라멘트 또는 복수의 필라멘트들의 형성 및 회수에 기반한다.
도 3a는 상부 전극(106)으로의 프로그램 전압(VPROGRAM)의 인가에 의해 온 상태가 된 메모리 셀(100)을 예시한다. a-Si로 만들어진 스위칭 매체(104)가 하부 전극(102)과 상부 전극(106) 사이에 제공된다. 스위칭 매체(104)의 상부는 상부 전극(106)으로부터 하부 전극(102)의 약 10 nm 위까지 연장하는 금속 영역(또는 전도성 경로)(302)을 포함한다. 금속 영역(302)은 상부 전극(106)에 후속(subsequent) 스위칭 전압, 예를 들어, 3 ~ 5V의 전압보다 약간 큰 전압이 인가될 때 전주(electroforming) 프로세스 동안 형성된다. 이러한 큰 전압은 상부 전극(106)으로부터 하부 전극(102)을 향한 금속 이온들의 전기장 유도 확산(electric field induced diffusion)을 야기하며, 그럼으로써 연속적인 전도성 경로(312)를 형성한다. 스위칭 매체(104)의 하부는 필라멘트 영역(304)을 규정(define)하며, 필라멘트(310)는 전주 프로세스 후 프로그램 전압(VPROGRAM)이 인가될 때 형성된다. 연속적인 전도성 경로(312) 및 필라멘트(310)가 또한 전주 프로세스 동안 함께 형성될 수도 있다. 필라멘트(310)는, 인가되는 프로그램 전압(VPROGRAM)이 금속 영역(302)으로부터 하부 전극(102)을 향해 복수의 금속 이온들을 푸쉬(push)하기에 충분한 활성화 에너지(activation energy)를 공급할 때 스위칭 매체(104)의 하부의 결함 사이트(defect site)들에 트랩(trap)되는, 일련의 금속 입자들을 포함한다.
필라멘트(310)는, 금속 영역(302)의 연속적인 전도성 경로(312)와 달리, 비-전도성 스위칭 매체(104)에 의해 서로 분리되며 연속적인 전도성 경로를 규정하지 않는 금속 입자들의 집합(collection)으로 이루어지는 것으로 생각된다. 필라멘트(310)는 구현예에 따라 약 2 내지 10 nm로 연장한다. 온 상태에서의 전도 메커니즘은 필라멘트(310) 내의 금속 입자들을 통한 전자 터널링(electrons tunneling)이다. 셀 저항은 금속 입자(306)와 하부 전극(102) 사이의 터널링 저항에 의해 좌우(dominate)된다. 금속 입자(306)는 하부 전극(102)에 최근접한 필라멘트 영역(304) 내의 금속 입자이며, 온 상태에서 필라멘트 영역(304) 내의 마지막 금속 입자이다.
도 3b는 소거 전압(VERASE)을 상부 전극(106)에 인가함으로써 오프 상태가 된 메모리 셀(100)을 예시한다. 소거 전압은 a-Si의 결함 사이트들 내에 트랩된 금속 입자들을 이탈시키기(dislodge) 위하여 충분한 전자기력(electromagnetic force)을 가하며, 필라멘트 영역(304)으로부터 필라멘트(310)의 적어도 일부를 회수한다. 오프 상태에서 하부 전극(102)에 최근접한 금속 입자(308)는 온 상태 동안의 금속 입자(306)보다 더 큰 거리로 하부 전극(102)으로부터 분리된다. 금속 입자(308)와 하부 전극(102) 사이의 이러한 증가된 거리는 메모리 셀(100)을 온 상태에 비하여 고 저항 상태에 있도록 한다. 일 실시예에 있어, 온/오프 상태들 사이의 저항 비(resistance ratio)는 10E3으로부터 10E7까지의 범위이다. 메모리 셀(100)은 온 상태에서 저항기(resistor)와 유사하게 거동(behave)하며, 오프 상태에서 커패시터와 유사하게 거동한다(즉, 스위칭 매체(104)는 오프 상태에서 임의의 유의미한 양의 전류를 전도하지 않으며, 유전체(dielectric)로서 거동한다). 일 구현예에 있어, 저항은 온 상태에서 10E5 옴(Ohm), 오프 상태에서 10E10 옴이다. 다른 구현예에 있어, 저항은 온 상태에서 10E4 옴, 오프 상태에서 10E9 옴이다. 또 다른 구현예에 있어, 저항은 오프 상태에서 적어도 10E7 옴이다.
도 4는 본 발명의 일 실시예에 따른 상부 전극과 하부 전극이 직교하는 방식으로 배열된 크로스바(crossbar) 구성 내의 어레이(400)의 일 부분을 예시한다. 이러한 크로스바 구조들 내의 임의의 어레이는 상부 전극들과 하부 전극들의 교차 영역들 사이에 배치된 스위칭 엘러먼트들을 갖는 복수의 평행한 상부 전극들 및 복수의 평행한 하부 전극들을 포함한다. 이러한 구성에 있어, 이하에서 설명되는 바와 같은 특정 제한들이 존재할 수 있다.
4개의 메모리 셀들(402, 404, 406, 및 408)이 도시된다. 메모리 셀들(404 및 406)은 제 1 공통 상부 전극(410)을 공유하며, 반면 메모리 셀들(420 및 408)은 제 2 공통 상부 전극(418)을 공유한다. 제 1 상부 전극(410) 및 제 2 상부 전극(418)은 서로 평행하게 배열된다. 메모리 셀들(402 및 404)은 제 1 공통 하부 전극(412)을 공유하며, 셀들(406 및 408)은 제 2 공통 하부 전극(420)을 공유한다. 제 1 하부 전극(412)과 제 2 하부 전극(420)은 공간적으로 서로 평행하게 배열된다. 또한, 상부 전극들의 각각은 하부 전극들의 각각에 대하여 비-평행이 되도록 구성된다.
고 저항 상태를 갖는 목표 셀의 상태를 결정하기 위하여, 전압이 인가되고, 목표 셀을 통해 흐르는 전류가 측정된다. 크로스바 어레이 내의 일부 셀들이 저 저항 상태들에 있는 경우, 목표 셀에 인가된 전압은 누설 전류가 대신 목표되지 않은 셀을 통해 흐르게 한다. 이러한 경우에 있어, 목표 셀을 포함하는 누설을 야기하는 셀들은 공유된 전극들을 통해 상호연결된다. 누설 전류는, 일반적으로 스닉(sneak) 전류 또는 스닉 전류 경로로서 알려진, 이러한 목표되지 않은 셀들을 통한 전류 경로를 형성할 수 있다. 이러한 스닉 전류는 스위칭 어레이 내의 바람직하지 않은 거동을 야기할 수 있다.
예를 들어, 예시적인 일 어레이에 있어, 셀들(402, 404, 및 406)이 저 저항 온 상태에 있으며, 셀(408)이 고 저항 오프 상태에 있다. 온 상태가 저 저항에 의해 특징지어지므로, 셀들(402, 404, 및 406)을 통해 전류가 흐르게 하는 스닉 경로(416)가 형성될 수 있다. 따라서, 판독 전압이 목표 셀(408)에 인가될 때, 스닉 경로(416)를 따라 흐르는 누설 전류는 온 상태 결과의 잘못된 판독을 초래할 수 있다.
일부 실시예들에 있어, 스닉 경로는, 겨우 2개의 순방향 바이어스된 셀들 및 하나의 역방향 바이어스된 셀에서 존재하는 것과 같이, 매우 짧을 수 있다. 또한, 일단 시작되면, 스닉 경로가 온 상태의 셀들을 통해 에레이의 도처에 전파될 수 있다. 스위칭 어레이 내의 대부분의 공통 전도성 경로는 공유된 상부 및 하부 전극들이다. 스닉 경로(416)는 누설 전류를 어레이를 통해 이동시키는 스닉 경로의 일 예에 불과하다.
스위칭 어레이 내에서 누설 전류에 의해 초래되는 문제들을 완화하기 위하여, 비선형 엘러먼트(nonlinear element: NLE)가 저항성 스위칭 디바이스 내에 포함될 수 있다. NLE들은 일반적으로 2개의 카테고리로 나뉠 수 있다: 디지털-유사 거동을 보이는 NLE 또는 "디지털 NLE", 및 아날로그-유사 거동을 보이는 NLE 또는 "아날로그 NLE"로서, 이들 둘 모두가 이하에서 개별적으로 상세하게 설명된다. 디지털 및 아날로그 거동의 카테고리들이 엄격하게 정의되는 것은 아니며, 따라서 특정 NLE가 디지털 및 아날로그 둘 모두의 거동의 특성들인 속성들을 갖는 것, 또는 이들 사이의 속성들을 갖는 것이 가능하다. 대부분의 기본 형태에 있어, NLE는 전압에 대하여 비선형 응답을 갖는, 예를 들어, 비선형 I-V 관계를 갖는 엘러먼트이다. 대부분의 실시예들에 있어, 관계는, 고 저항 상태로부터 저 저항 상태로의 비선형 변화(transition)를 갖는 낮은 진폭 전압들에서의 높은 저항 및 더 높은 진폭 전압들에서의 더 낮은 저항에 의해 특징지어진다. 스위칭 매체와 달리, NLE는 메모리 특성을 갖지 않는다: NLE는 전압이 더 이상 인가되지 않을 때 원래 상태로 복귀한다. 누설 전류를 억제하는데 적절한 NLE는 낮은 바이어스에서의 높은 저항 상태, 더 높은 바이어스에서의 더 낮은 저항 상태, 및 이 상태들 사이의 임계에 의해 특징지어진다.
일 실시예에 있어, NLE는 제 1 전압 아래의 전압에서 측정된 저항이 제 2 전압 이상의 전압에서 측정된 저항보다 크게 높을 수 있도록 하는 명백한 임계 효과를 보이는 2 단자 디바이스이다. 전형적인 실시예에 있어, 제 1 전압 아래의 전압에서의 저항은 제 2 전압 위의 전압에서의 저항보다 100배 이상 크다. 일부 실시예들에 있어, 제 1 및 제 2 전압들이 상이하며, 이들은 전형적으로 각기 홀드 전압(hold voltage)(VHOLD) 및 임계 전압(VTH)으로 지칭된다. 다른 실시예들에 있어, 제 1 전압 및 제 2 전압이 동일할 수 있다. 다양한 실시예들에 있어, 이러한 관계들이 전압의 두가지 극성들에 존재할 수 있거나, 또는 오로지 하나의 극성에만 존재할 수 있고, NLE는 단일 재료이거나 또는 상이한 재료들의 복수의 층들일 수 있다.
도 5에 도시된 바와 같이, 메모리 셀(500) 내의 누설 전류의 영향들을 완화하기 위하여, NLE(504)가 상부 전극(508), 하부 전극(502), 및 스위칭 매체(506)에 직렬로 전기적으로 연결된다. NLE(504)는 하부 전극(502)과 스위칭 매체(506) 사이에 배치될 수 있다. 다른 실시예에 있어, NLE는 상부 전극(508)과 스위칭 매체(506) 사이에 배치된다. 다양한 반도체 프로세스들 동안 반도체 디바이스의 하부 부분들이 더 높은 온도들을 경험하게 될 수 있으며, 따라서 스택 구조의 하부에 위치되는 NLE가 기판으로부터 더 멀리 위치되는 NLE보다 더 높은 온도들에서 견딜 수 있게 설계될 수 있다.
디지털 NLE의 거동은 임계 전압들로서 지칭될 수 있는 특정 전압들에서의 전류의 급격한 변화들에 의해 특징지어진다. 이러한 거동이 도 6a에 예시되며, 이는 저항성 스위칭 디바이스에 연결되지 않은 NLE 상의 전류에 대한 일 실시예에 있어서의 전압 스윕(voltage sweep)의 결과들을 도시한다. 포지티브 바이어스 전압이 NLE에 인가될 때, NLE는 전압이 임계 전압(VTH1)에 도달할 때까지 고 저항에 의해 특징지어지는 저항성 상태에 있다. 이러한 임계 전압에 도달한 후, NLE는 인가되는 전압이 홀드 전압(VHOLD1) 밑으로 떨어질 때까지 전도성 상태를 유지할 것이다. 따라서, VTH1 이상의 인가되는 전압을 갖는 것에 의해 전도성 상태에 있는 NLE는, 그 이후 NLE이 원래의 고 저항 상태로 복귀하는 VHOLD1 이상의 전압이 NLE에 인가되는 한 저 저항을 계속해서 가질 것이다. NLE는 메모리 특성을 갖지 않으며, 따라서 동일한 I-V 관계가 전압이 인가될 때마다 원래의 상태로부터 경험된다.
다시 도 6a를 참조하면, 임계 전압(VTH2)보다 더 네거티브한 네거티브 바이어스 전압이 인가될 때, 급격한 변화가 경험되며, NLE의 저항이 크게 감소된다. NLE은, 전압이 NLE가 원래의 고 저항 상태로 복귀하는 값 VHOLD2보다 덜 네거티브하게 될 때까지 저 저항 상태를 유지한다. 도 6a가 포지티브 및 네거티브 바이어스 성능 사이의 대칭적인 I-V 거동을 갖는 일 실시예를 도시하였지만, 다른 실시예들에 있어 관계가 대칭적이지 않을 수 있다.
도 6b 내지 도 6e는 디지털 NLE인 NLE가 메모리 셀에 연결된 일 실시예("결합형 디바이스")의 I-V 관계들을 도시한다. 메모리 셀(500)은 이러한 결합형 디바이스의 일 예이다. 이러한 도면들에 도시된 메모리 셀이 NLE에 연결되지 않은 경우, 메모리 셀은 도 2에 따른 I-V 응답을 가질 것이다. 도 6b로 돌아가면, 셀을 초기의 오프 상태로부터 온 상태로 스위칭하는 프로그램 동작을 도시하는 I-V 커브가 도시된다. 셀 내에 전도성 온 상태를 수립하기 위하여, VPROGRAMC 이상의 전압이 인가된다. VPROGRAMC는 결합형 디바이스에 대한 프로그램 전압이며, 이는 결합형 디바이스를 오프 상태로부터 온 상태로 스위칭한다. VHOLDC1은 결합형 디바이스의 홀드 전압이며, 이는 본질적으로 이상에서 설명된 VHOLD1과 동일한 방식으로 작용한다. 바람직한 실시예에 있어, VHOLD1은 VPROGRAM 보다 작은 VTH1 보다 더 작다.
메모리 셀 내의 I-V 성능, NLE, 및 결합형 디바이스 사이의 관계들이 또한 수학식들을 통해 설명될 수 있다. 수학식들은 임계 전압을 경험할 때 NLE 및 스위칭 매체 둘 모두가 즉각적으로(예를 들어, 수 나노초 ~ 수백 나노초) 스위칭되는 것을 가정한다. 이상에서 주어진 정의들에 더하여, 다음의 변수들이 지정된다:
RMOFF = 메모리 엘러먼트의 오프 상태 저항
RMON = 메모리 엘러먼트의 온 상태 저항
RNOFF = NLE의 오프 상태 저항
RNON = NLE의 온 상태 저항
이러한 변수들을 사용하면, 결합형 디바이스의 홀드 전압과 NLE의 홀드 전압 사이의 관계가 다음과 같이 표현될 수 있다:
Figure pct00001
결합형 디바이스의 프로그램 전압에 대한 값은 다음과 같이 표현될 수 있다:
Figure pct00002
여기에서, "small"은 집합 내의 2개의 값들 중 더 작은 것을 나타내며, "large"는 집합 내의 2개의 값들 중 더 큰 것을 나타낸다. 대부분의 실시예들에 있어, VPROGRAM은 VTH1 보다 훨씬 크며, 따라서 VPROGRAMC는 VPROGRAM과 유사하다.
도 6c는 오프 상태의 동일한 스위치의 네거티브 전압 스왑의 결과를 도시한다. 이미 오프 상태에 있기 때문에, 네거티브 전압이 소거 동작을 야기하지 않으며, 셀이 고 저항 오프 상태를 유지한다.
도 6d 및 도 6e는 메모리 셀이 초기에 저-저항 온 상태에 있는 결합형 디바이스(예를 들어, 메모리 셀(500))의 I-V 관계들을 도시한다. 도 6d는 정확한 판독 값을 반환하기 위하여 판독 전압이 임계 전압(VTHC1)보다 커야만 하는, 판독 동작을 도시한다. 판독 전압이 홀드 전압(VHOLDC1) 밑으로 떨어짐에 따라, 셀 내의 저항이 실질적으로 증가한다. 결합형 디바이스의 임계 전압은 다음의 수학식을 통해 NLE의 임계 전압과 연관된다:
Figure pct00003
따라서, 결합형 디바이스의 판독 임계 전압은 NLE의 임계 전압과 대략 동일하거나, 또는
Figure pct00004
이다.
유사하게, 도 6e에 도시된 바와 같이, 소거 동작은 전류가 셀을 통해 흐르기 시작하게 하기 위하여 제 2 임계 값(VTHC2)을 넘어서야만 하며, 스위치는 전압(VERASEC)에서 고-저항 오프 상태로 변화된다. 포지티브 임계 전압과 유사하게, 결합형 디바이스의 네거티브 임계 전압은 NLE의 네거티브 임계 전압과 대략 동일하다. 결합형 디바이스의 소거 전압(VERASEC)의 값은 다음과 같이 표현될 수 있다:
Figure pct00005
별개의 네거티브 임계 전압들과 결합형 디바이스 사이의 관계는 다음과 같이 표현될 수 있다:
Figure pct00006
따라서, 대부분의 실시예들에 있어,
Figure pct00007
이다.
디지털 NLE의 다양한 실시예들은 다수의 상이한 재료들로 만들어질 수 있다. 예를 들어, 디지털 NLE는 필드-구동형 금속-절연성(field-driven metal-insulating)(Mott) 변화를 경험하는 필름과 같은 임계 디바이스일 수 있다. 이러한 재료들이 당업계에 공지되어 있으며, 이들은 VO2 및 도핑된 반도체들을 포함한다. 다른 임계 디바이스들은, 금속 산화물들 및 다른 비정질 필름들, 또는 산화물들, 산화물 헤테로구조(heterostructure)들, 또는 비정질 필름들 내의 음이온 또는 양이온 움직임 기반 디바이스들과 같은 다른 휘발성 저항성 스위칭 디바이스들에서 관찰되는 전기적 메커니즘들에 기인하는 저항 스위칭을 경험하는 재료를 포함한다. 디지털 NLE는 또한 SiO2, HfO2, 및 다른 유전체들과 같은 소프트 항복(breakdown)을 보이는 항복 엘러먼트의 형태일 수 있다. 이러한 항복 엘러먼트들의 예들은, 그 전체가 참조로써 통합된, "Rectification Element for Resistive Switching for Non-volatile Memory Device and Method"라는 명칭으로, 2010년 6월 29일에 출원된, 미국 출원번호 제12/826,653호에 의해 더 상세히 설명된다.
당업계에 공지된 바와 같이, 임계, 홀드, 프로그램 및 소거의 정밀한 값들이 NLE 및 메모리 셀의 형태 및 이들에 사용된 재료들을 변화시킴으로써 상이한 실시예들에 대하여 조정될 수 있다. 다양한 실시예들에 있어, NLE에 대한 임계 전압은 홀드 전압, 프로그램 전압, 또는 이들 둘 모두와 대략 동일할 수 있다. 다른 실시예들에 있어, NLE에 대한 임계 전압은 저항성 스위칭 디바이스의 프로그램 및 소거 전압들을 초과할 수 있다.
아날로그 NLE의 I-V 관계가 엘러먼트를 통해 전류가 흐르기 시작할 때 더 점진적인 변화에 의해 특징지어진다는 점에 있어 아날로그 NLE는 디지털 NLE와 상이하다. 전압 스윕에 대한 아날로그 NLE의 응답을 예시하는 도 7a에 도시된 바와 같이, 전류 변화가 지수-유사 커브를 따른다. 따라서, 변화 또는 임계가 디지털 NLE보다 덜 급격하다. 실질적인 전류가 아날로그 NLE를 통해 흐르기 시작할 때 임계 전압 값들이 포지티브 및 네거티브 바이어스 값들에 대하여 각기 VA 및 VB로 지정된다. 아날로그 NLE와 디지털 NLE 사이의 다른 중요한 차이는 아날로그 NLE가 디지털 NLE의 이력적(hysteretic) 홀드 전압 특성을 경험하지 않는다는 것이다.
도 7b 내지 도 7e는, 아날로그 NLE를 갖는 결합형 디바이스의 I-V 특성들을 도시한다. 도 7b에 도시된 바와 같이, 프로그램 전압(VPROGRAMC)이 스위치가 초기에 오프 상태에 있는 결합형 디바이스에 인가될 때, 스위치는 저 저항 온 상태로 변화한다. VPROGRAMC는 대략 도 2에 도시된 바와 같은 스위치의 VPROGRAM과 NLE의 VA의 합이거나, 또는
Figure pct00008
이다. 결과적으로, 아날로그 NLE를 갖는 결합형 디바이스의 프로그래밍 전압은 전형적으로 스위칭 엘러먼트 단독의 프로그래밍 전압보다 크다.
이제 도 7c를 참조하면, 오프 상태의 결합형 디바이스의 네거티브 전압 스왑이 도시된다. 스위치가 이미 오프 상태에 있기 때문에, 네거티브 전압이 상태 변화를 유도하지 않으며, 스위치는 고 저항 상태로 남아 있는다.
도 7d는 온 상태에 있는 결합형 스위치 내의 판독 동작의 결과를 도시한다. 본 실시예에 있어, VAC < VREAD < VPROGRAMC이다. 스위치가 이미 저-저항 온 상태에 있기 때문에, 임계 전압(VAC) 이상에서의 전류 흐름은 저 저항으로 특징지어진다. 회로부가 전류 흐름을 검출할 수 있으며, 이는 포지티브 판독 결과를 야기한다. 대부분의 실시예들에 있어 VA에 대한 값이 스위칭 장치에 의해 영향을 받지 않으며, 따라서 전형적으로
Figure pct00009
이다.
도 7e는 결합형 디바이스의 소거 동작에 대한 I-V 커브를 도시한다. 스위치를 온 상태로부터 오프 상태로 변화시키기 위하여, VERASEC가 결합형 디바이스에 인가되며, 그럼으로써 스위치의 저항을 증가시킨다. 결합형 디바이스에서 소거 동작을 완료하기 위하여 요구되는 전압은 일반적으로 이산 스위치의 소거 값과 아날로그 NLE의 임계값의 합이거나, 또는
Figure pct00010
이다.
아날로그 NLE는 이상에서 설명된 거동을 보이는 임의의 엘러먼트일 수 있다. 적절한 재료들의 예들은 펀치-스루(punch-through) 다이오드, 제너 다이오드, 충돌 이온화(impact ionization)(또는 아발란치(avalanche)) 엘러먼트, 터널링 장벽층과 같은 터널링 엘러먼트를 포함한다. 이러한 엘러먼트들은 표준 제조 기술들을 사용하여 제조될 수 있다.
대부분의 실시예들에 있어,
Figure pct00011
이다. 당업계에 공지된 바와 같이, VA, VB, 프로그램 및 소거의 정밀한 임계 값들이 NLE 및 메모리 셀의 형태 및 이들에 사용된 재료들을 변화시킴으로써 상이한 실시예들에 대하여 조정될 수 있다. 다양한 실시예들에 있어, NLE에 대한 임계 전압은 프로그램 전압과 대략 동일할 수 있다. 다른 실시예들에 있어, 임계 전압이 프로그램 및 소거 전압들을 초과할 수 있다.
다른 실시예들에 있어, 저항성 스위칭 셀은 복수의 저항성 상태들을 보유하도록 구성될 수 있다. 즉, 온 및 오프의 2진 상태들을 갖도록 구성되는 대신, 셀이 복수의 저항성 상태들을 보유할 수 있다. 이러한 스위치들의 어레이는 누설 전류에 관하여 동일한 제한들을 가지며, NLE를 포함하는 것으로부터 유사한 이점을 가질 것이다.
본 명세서에서 설명된 예들 및 실시예들이 예시적인 목적들만을 위한 것이며, 제한적으로 의도되지 않는다. 따라서, 다양한 수정예들 또는 대안예들이 명백하게 당업자들에게 제안될 것이며, 본 출원 및 첨부된 청구항들의 범위의 사상과 영역 내에 포함될 것이다.

Claims (11)

  1. 기판;
    상기 기판 위에 형성된 제 1 전극;
    상기 제 1 전극 위에 형성된 제 2 전극;
    상기 제 1 및 제 2 전극 사이에 배치된 스위칭 매체; 및
    상기 제 1 및 제 2 전극들 사이에 배치되며, 상기 제 1 전극과 상기 스위칭 매체에 직렬로 전기적으로 연결되는 비선형 엘러먼트(element)로서, 상기 비선형 엘러먼트는 임계 전압보다 큰 전압의 인가시 제 1 저항 상태로부터 제 2 저항 상태로 변화하도록 구성된, 상기 비선형 엘러먼트를 포함하는, 스위칭 디바이스.
  2. 청구항 1에 있어서,
    상기 스위칭 디바이스는 2-단자 메모리 셀을 포함하는, 스위칭 디바이스.
  3. 청구항 2에 있어서,
    상기 2 단자 메모리 셀은 RRAM(Resistive Random Access Memory)인, 스위칭 디바이스.
  4. 청구항 1에 있어서,
    상기 비선형 엘러먼트의 상기 제 1 저항 상태와 상기 제 2 저항 상태 사이의 변화(transition)는 급격한 디지털-유사 상태 변화인, 스위칭 디바이스.
  5. 청구항 1에 있어서,
    상기 제 1 전극 또는 상기 제 2 전극은 은을 포함하는, 스위칭 디바이스.
  6. 청구항 1에 있어서,
    상기 비선형 엘러먼트는 펀치-스루(punch-through) 다이오드, 제너 다이오드, 또는 터널링 장벽층(tunneling barrier layer)인, 스위칭 디바이스.
  7. 청구항 1에 있어서,
    상기 비선형 엘러먼트의 상기 제 1 저항 상태와 상기 제 2 저항 상태 사이의 변화(transition)는 전류와 전압 사이의 지수적인 관계에 의해 특징지어지는, 스위칭 디바이스.
  8. 청구항 1에 있어서,
    상기 스위칭 디바이스는 PCRAM(Phase Change Random Access Memory)을 포함하는, 스위칭 디바이스.
  9. 청구항 1에 있어서,
    상기 스위칭 매체는 비정질 실리콘을 포함하는, 스위칭 디바이스.
  10. 청구항 1에 있어서,
    상기 비선형 엘러먼트는, VO2 필름, 휘발성 저항성 스위칭 디바이스, 및 항복(breakdown) 엘러먼트 중 하나인, 스위칭 디바이스.
  11. 청구항 1에 있어서,
    상기 제 1 저항 상태는 상기 제 2 저항 상태보다 적어도 100배 큰 저항을 갖는, 스위칭 디바이스.
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