DE102004041330B3 - Speicherschaltung mit ein Widerstandsspeicherelement aufweisenden Speicherzellen - Google Patents

Speicherschaltung mit ein Widerstandsspeicherelement aufweisenden Speicherzellen Download PDF

Info

Publication number
DE102004041330B3
DE102004041330B3 DE102004041330A DE102004041330A DE102004041330B3 DE 102004041330 B3 DE102004041330 B3 DE 102004041330B3 DE 102004041330 A DE102004041330 A DE 102004041330A DE 102004041330 A DE102004041330 A DE 102004041330A DE 102004041330 B3 DE102004041330 B3 DE 102004041330B3
Authority
DE
Germany
Prior art keywords
memory
memory cells
switch
memory cell
resistance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE102004041330A
Other languages
English (en)
Inventor
Thomas Dr. Röhr
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Polaris Innovations Ltd
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE102004041330A priority Critical patent/DE102004041330B3/de
Priority to US11/213,372 priority patent/US7251152B2/en
Application granted granted Critical
Publication of DE102004041330B3 publication Critical patent/DE102004041330B3/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0011—RRAM elements whose operation depends upon chemical change comprising conductive bridging RAM [CBRAM] or programming metallization cells [PMCs]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0014—RRAM elements whose operation depends upon chemical change comprising cells based on organic memory material
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0014—RRAM elements whose operation depends upon chemical change comprising cells based on organic memory material
    • G11C13/0016—RRAM elements whose operation depends upon chemical change comprising cells based on organic memory material comprising polymers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8416—Electrodes adapted for supplying ionic species
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8822—Sulfides, e.g. CuS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/75—Array having a NAND structure comprising, for example, memory cells in series or memory elements in series, a memory element being a memory cell in parallel with an access transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

Bei Speicherschaltung mit in Reihe zwischen einer Masseleitung PL und einer Bitleitung BL geschalteten Speicherzellen 1, die jeweils ein Widerstandspeicherlement 3, das ein bipolares Schaltverhalten mit einer Anodenelektrode 32 und einer Kathodenelektrode 31 besitzt, und einen parallel zum Widerstandsspeicherelement geschalteten Ansteuertransistor ausweisen, sind die Ansteuertransistoren 2 der Speicherzellen jeweils mit einer Wortleitung verbunden, um den Ansteuertransistor so ein- und auszuschalten, dass in einem nicht aktivierten Zustand einer Speicherzelle ein Strompfad über den zugehörigen Ansteuertransistor und in einem aktivierten Zustand einer Speicherzelle ein Strompfad über das zugehörige Widerstandsspeicherelement ausgebildet ist, wobei ein erster Umschalter 4 an einem Ende und ein zweiter Umschalter 5 an anderen Enden der Reihe von Speicherzellen angeordnet ist, um in Abhängigkeit von einer angelegten Adresse wechselweise eine Verbindung der in Reihe geschalteten Speicherzellen zu der Masseleitung und der Bitleitung herzustellen.

Description

  • Die Erfindung betrifft eine Speicherschaltung mit ein Widerstandsspeicherelement aufweisenden Speicherzellen, wobei das Widerstandspeicherelement ein bipolares Schaltverhalten zeigt.
  • Die Entwicklung der Halbleiterspeichertechnik wird im Wesentlichen angetrieben durch die Forderung, die Leistungsfähigkeit der Halbleiterspeicher bei gleichzeitiger Verkleinerung der Strukturgrößen zu erhöhen. Eine weitere Miniaturisierung der auf Speicherkondensatoren basierenden Halbleiterspeicherkonzepte ist jedoch insbesondere wegen der großen Ladungsmenge, die zum Beschreiben bzw. Auslesen der Speicherkondensatoren erforderlich ist und die zu einem hohen Strombedarf führt, schwierig. Es wird deshalb zunehmend über neue Zellkonzepte nachgedacht, die sich durch eine deutlich geringere Ladungsmenge für den Schreib- und Lesevorgang auszeichnen. Halbleiterspeicher mit einem Widerstandsspeicherelement, das ein bipolares Schaltverhalten zeigt, sind eine solche neue erfolgversprechende Schaltungsarchitektur.
  • Ein mögliches Speicherkonzept mit einem Widerstandsspeicherelement ist die sog. CBRAM-(conductive bridging RAM)-Zelle, bei der das Widerstandsspeicherelement aus einer inerten Kathodenelektrode, einer reaktiven Anodenelektrode sowie einem porösen, hochresistiven ionenleitfähigen Trägermaterial dazwischen besteht. Durch Anlegen eines elektrischen Feldes zwischen den beiden Elektroden kann ein leitender Pfad durch das Trägermaterial erzeugt und wieder zurückgebildet werden. Je nach Polung der zwischen Anodenelektrode und Kathodenelektrode angelegten elektrischen Pulse wird die reaktive Anodenelektrode elektrochemisch aufgelöst und die metallreichen Ausscheidungen von Trägermaterial verstärkt, was dann zu einer elektrisch leitfähigen Verbindung zwischen den Elektroden führt, oder wird diese leitfähige Verbindung wieder aufgelöst, wobei sich die Metallionen aus dem Trägermaterial an der Anodenelektrode niederschlagen.
  • CBRAM-Speicherzellen lassen sich also durch elektrische Pulse zwischen einem hoch- und niederohmigen Zustand hin- und herschalten, wobei den verschiedenen Widerstandswerten dann jeweils ein logischer Zustand zugeordnet ist. Weiterhin zeichnen sich CBRAM-Zellen durch einen niedrigen Flächenbedarf, der minimal 4 F2 beträgt, aus, wobei F die Strukturgröße der betrachteten Herstellungstechnologie ist.
  • Neben CBRAM-Zellen werden gegenwärtig weitere resistive Speicherzellenkonzepte untersucht, wie beispielsweise das Phasenwechselspeicherprinzip (PCRAM), bei dem mittels elektrischer Pulse eine Metalllegierung erhitzt und dabei zwischen einem amorphen und kristallinen Phasenzustand geschaltet wird. Die beiden Zustände zeichnen sich durch einen starken Unterschied in ihrer Leitfähigkeit aus, was zum elektrischen Auslesen des Speicherzellenzustandes genutzt werden kann. Ein weiteres resistives Speicherkonzept ist die Perovskit-Zelle, bei der in einer Perovskit-Schicht durch Ladungsinjektion ein Strukturübergang zwischen einem hoch- und einem niedrigohmigen Zustand hergestellt wird. Als Trägermaterial für ein Widerstandsspeicherelement in einer resistiven Speicherzelle wird weiterhin amorphes Silizium eingesetzt, das nach einem Formierschritt durch elektrische Pulse zwischen einem hoch- und einem niedrigohmigen Zustand hin- und hergeschaltet werden kann. Angedacht werden gegenwärtig auch Speicherkonzepte mit Polymer- oder organischen Speicherschichten, bei denen auf der Basis von durch elektrische Pulse beeinflussten Charge-Transfer-Komplexen Zustände unterschiedlicher Leitfähigkeiten in der Schicht erzeugt werden können.
  • Kommerzielle Produkte auf der Basis von Speicherkonzepten mit Widerstandsspeicherelement sind bislang aber nicht bekannt.
  • Es werden jedoch verschiedene Schaltungsarchitekturen mit resistiven Speicherzellen diskutiert, die ein Speicherzellenfeld mit einem sehr kompakten und platzsparenden Aufbau ermöglichen und gleichzeitig einen zuverlässigen Lese- und Schreibvorgang garantieren. Aus der Literatur sind gegenwärtig zwei verschiedene Schaltungsvarianten für den Aufbau hochintegrierter resistiver Speicher bekannt. Die sog. Cross-Point-Cell-(XPC)-Architektur, wie sie von R.G. Neale, D.L. Nelson, G. Moore, „Nonvolatile and reprogrammable, the read mostly memory is here", Electronics 28 (9), 56, 1970, diskutiert wird, zeichnet sich durch eine Diodenisolation der einzelnen Speicherzellen aus. Dies erlaubt eine sehr kompakte Zellfeldaufbau, bei der jede Speicherzelle nur eine Fläche von 4 F2 (F ist die Strukturgröße der verwendeten Herstellungstechnologie) benötigt. Bei dieser Zellenfeldarchitektur besteht jedoch das Problem, dass insbesondere beim Schreiben einzelner Zellen leicht Störeffekte in benachbarten Zellen, die an der gleichen Bit- bzw. Wortleitung liegen, auftreten können.
  • Alternativ wird deshalb eine 1-Transistor/1-Resistor-Anordnung diskutiert, die an den Kreuzungspunkten von Bit- und Wortleitungen angeordnet sind. Das 1-Transistor/1-Resistor-Zellenkonzept zeichnet sich zwar durch eine verbesserte Isolation der einzelnen Speicherzellen gegen Störeffekte aus, kann aber einen Störpegel an mindestens einem Ende des Widerstandspeicherelements der Speicherzelle nicht verhindern. Dies wirkt sich insbesondere sehr ungünstig bei Speicherkonzepten mit geringer Betriebsspannung, wie dem CBRAM-Speicher, bei dem die Speicherzellen mit einer geringen Schaltspannung von ca. 300 mV angesteuert werden, aus. Zudem lässt sich das 1-Transistor/1-Resistor-Zellenkonzept nur auf einen Flächenbedarf von 6 F2 reduzieren.
  • Aus der WO 2004/001760 A1 ist eine Speicherschaltung bekannt mit in Reihe zwischen einer Plattenleitung und einer Bitleitung geschalteten Speicherzellen, die jeweils ein kapazitives Speicherelement mit einer Anodenelektrode und einer Kathodenelektrode aufweisen, wobei das Speicherelement ein bipolares Schaltverhalten besitzt und einen parallel zum Speicherelement geschalteten Ansteuertransistor aufweist. Die Ansteuertransistoren der Speicherzellen sind dabei mit einer Wortleitung verbunden, um den Ansteuertransistor so ein- und auszuschalten, dass ein Strompfad entweder über den zugehörigen Ansteuertransistor oder über den zugehörigen Kondensator ausgebildet werden kann. Ferner ist ein Umschalter an einem Ende der Reihe von Speicherzellen angeordnet, um eine Verbindung der in Reihe geschalteten Speicherzellen zu der Bitleitung herzustellen.
  • Aus der WO 2004/017328 A1 ist weiterhin eine Speicherschaltung bekannt, bei der die Speicherzellen aus einzelnen Widerstandsspeicherelementen bestehen, welche jeweils über Kreuz mit den Bit- und Wortleitungen verschaltet sind.
    •
  • Es ist die Aufgabe der vorliegenden Erfindung, eine verbesserte Speicherarchitektur für eine Speicherschaltung mit Speicherzellen, die ein Widerstandsspeicherelement mit einem bipolaren Schaltverhalten aufweisen, bereit zu stellen, das sich durch einen minimalen Flächenbedarf und eine wirksame Abschirmung gegen Störung beim Schreiben bzw. Lesen auszeichnet.
  • Diese Aufgabe wird erfindungsgemäß mit einer Speicherschaltung gemäß Anspruch 1 gelöst. Bevorzugte Weiterbildungen sind in den abhängigen Ansprüchen angegeben.
  • Die erfindungsgemäße Speicherschaltung ist eine sog. Chain-Architektur, bei der die Speicherzellen in einer Reihe zwischen einer Masseleitung und einer Bitleitung geschaltet sind. Die einzelnen Speicherzellen weisen dabei ein Widerstandsspeicherelement mit einer Anodenelektrode und einer Kathodenelektrode, das ein bipolares Schaltverhalten besitzt, und einen parallel zum Widerstandsspeicherelement geschalteten Ansteuertransistor auf, wobei die Ansteuertransistoren der Speicherzellen jeweils mit einer Wortleitung verbunden sind, um den Ansteuertransistor so ein- und auszuschalten, dass in einem nicht-aktiven Zustand einer Speicherzelle ein Strompfad über den zugehörigen Ansteuertransistor und in einem aktiven Zustand einer Speicherzelle ein Strompfad über das zugehörige Widerstandsspeicherelement ausgebildet ist. Weiterhin ist ein erster und ein zweiter Umschalter jeweils an einem Ende der Speicherzellenreihe angeordnet, um in Abhängigkeit von einer angelegten Adresse wechselweise eine Verbindung der in Reihe geschalteten Speicherzellen zu der Masseleitung und der Bitleitung herzustellen.
  • Bei der erfindungsgemäßen Speicherarchitektur wird pro Speicherzelle nur eine Fläche von 4 F2, wobei F die Strukturgröße der verwendeten Herstellungstechnologie ist, benötigt. Gleichzeitig wird jede Speicherzelle im Ruhezustand, bei dem das Widerstandsspeicherelement über den zugehörigen Ansteuertransistor kurzgeschlossen ist, wirksam gegen Potentialfluktuationen und ähnliche Störsignale abgeschirmt. Zur Aktivierung einer Speicherzelle innerhalb der Speicherzellenkette wird der entsprechende Ansteuertransistor abgeschaltet, so dass ein an die Speicherzellenkette angelegtes Spannungssignal vollständig über die ausgewählte Speicherzelle abfällt, bzw. ein Strompfad über die nicht ausgewählten Ansteuertransistoren der Speicherzellenkette sowie den ausgewählten Speicherwiderstand ausgebildet wird. Die beiden an den Enden der Reihe von Speicherzellen vorgesehenen Umschalter sorgen dafür, dass in Abhängigkeit von der Position einer aktivierten Speicherzelle in der Reihe von Speicherzellen wechselweise eine Verbindung der in Reihe geschalteten Speicherzellen zu der Masseleitung und der Bitleitung hergestellt wird. Das bipolare Schaltverhalten der Widerstandsspeicherelemente erfordert es, beim Lese- und/oder Schreibprozess die Polarität des Widerstandspeicherelements zu beachten. Die beiden Umschalter sorgen dafür, dass bei der Aktivierung der Speicherzelle das Spannungssignal über die Bit- bzw. Masseleitung mit der richtigen Polarität angelegt und damit eine entsprechende Stromrichtung durch das Widerstandsspeicherelement vorgegeben wird.
  • Gemäß einer bevorzugten Ausführungsform weist die Speicherschaltung eine Decoderschaltung auf, mit der mit den Ansteuertransistoren der Speicherzellen verbundene Wortleitungen angesteuert werden. Die Decoderschaltung schaltet in Abhängigkeit von einer angelegten Adresse einer Speicherzelle den Ansteuertransistor der Speicherzelle über die zugehörige Wortleitung aus, wobei die Ansteuertransistoren der weiteren Speicherzellen in der Reihe von Speicherzellen über die zugehörigen Wortleitungen eingeschaltet bleiben. Diese Auslegung ermöglicht eine einfache Ansteuerung der einzelnen Speicherzellen über die Wortleitungen, wobei im nicht aktivierten Zustand die Ansteuertransistoren leitfähig geschaltet sind und damit den zugehörigen Speicherwiderstand kurzschließen. Um eine Speicherzelle dann auszulesen bzw. zu beschreiben, schaltet der Decoder über die zugehörige Wortleitung dann den entsprechenden Ansteuertransistor aus, wodurch die Überbrückung des Widerstandsspeicherelementes aufgehoben wird. In dieser Weise kann auf jedes Widerstandselement und damit auf jede Speicherzelle in der Kette von Speicherzellen einzeln und wahlfrei zugegriffen werden.
  • Gemäß einer weiteren bevorzugten Ausführungsform weist der erste und der zweite Umschalter jeweils einen ersten Auswahltransistor, der zwischen die Reihe von Speicherzellen und die Masseleitung geschaltet ist und einen zweiten Auswahltransistor, der zwischen die Reihen von Speicherzellen und die Bitleitung geschaltet ist, auf, wobei die ersten und zweiten Auswahltransistoren der Umschalter in Abhängigkeit der angelegten Adresse der Speicherzelle von der Decoderschaltung so geschaltet sind, dass das Widerstandsspeicherelement beim Aktivieren der Speicherzelle mit seiner Anodenelektrode an die Bitleitung und mit seiner Kathodenelektrode an die Masseleitung angeschlossen ist. Mit dieser Auslegung der Umschalter kann auf einfache Weise beim Aktivieren einer Speicherzelle dafür gesorgt werden, dass immer die Anodenelektrode des Widerstandsspeicherelementes beim Aktivierungsvorgang mit der Bitleitung verbunden ist, wodurch gewährleistet wird, dass beim Aktivieren die Polarität des Widerstandspeicherelementes beachtet wird.
  • Bevorzugt ist dabei weiterhin, dass die beiden Umschalter abhängig vom Anliegen einer geraden oder ungeraden Wortleitungsadresse so von der Decoderschaltung angesteuert werden, dass beim Anliegen des einen Wortleitungsadresstyps der erste Auswahltransistor des ersten Umschalters und der zweite Auswahltransistor des zweiten Umschalters und beim Anliegen des anderen Wortleitungsadresstyps der zweite Auswahltransistor des ersten Umschalters und der erste Auswahltransistor des zweiten Umschalters geschalten sind. Die Unterscheidung nach gerader oder ungerader Wortleitungsadresse ermöglicht eine besonders einfache Ansteuerung der Umschalter.
  • Bevorzugt ist es dabei weiterhin, dass die Decoderschaltung in Abhängigkeit des niederwertigsten Bits der angelegten Wortleitungsadresse ein Auswahlsignal auf den zweiten Auswahltransistor des ersten bzw. des zweiten Umschalters, der zwischen die Reihe von Speicherzellen und die Bitleitung geschaltet ist, durchschaltet und den ersten Auswahltransistor des zweiten Umschalters bzw. des ersten Umschalters, der zwischen die Reihe von Speicherzellen und die Masseleitung geschaltet ist, aktiviert. Mit dieser Auslegung lässt sich eine besonders einfache Ansteuerung des Umschalters durch Auswertung nur eines einzelnen Adressbits erreichen.
  • Für eine platzsparende Speicherzellenarchitektur weisen die Widerstandselemente benachbarter Speicherzellen jeweils einen gemeinsamen Kontakt auf, so dass für zwei nebeneinander liegende Widerstandsspeicherelemente immer nur drei Kontakte ausgebildet werden müssen.
  • Die erfindungsgemäße Speicherzellenarchitektur lässt sich vorzugsweise bei CBRAM-Speicherzellen mit einem porösen, hochresistiven ionenleitfähigen Widerstandsspeicher-Trägermaterial, bei Phasenspeicherzellen mit einem zwischen einem amorphen und kristallinen Phasenzustand schaltenden Widerstandsspeicher-Trägermaterial, bei Perovskit-Speicherzellen mit einem Perovskit-Widerstandsspeicher-Trägermaterial, bei Si:H Speicherzellen mit amorphem Silizium als Widerstandsspeicher-Trägermaterial, bei Polymerspeicherzellen mit einem Polymer-Widerstandsspeicher-Trägermaterial oder bei organischen Speicherzellen mit einem organischen Trägermaterial als Widerstandsspeicher-Trägermaterial einsetzen.
    •
  • Die Erfindung wird anhand der beigefügten Zeichnungen näher erläutert. Es zeigen:
  • 1 schematisch eine erfindungsgemäße Chain-Architektur für eine Speicherschaltung mit ein Widerstandsspeicherelement aufweisenden Speicherzellen;
  • 2 einen Querschnitt durch die erfindungsgemäße Chain-Architektur;
  • 3A und B schematisch die Kennlinie eines PMC-Widerstands-speicherelementes und eines Polymer-Widerstandsspeicherele-mentes, wie es in der erfindungsgemäße Chain-Architektur verwendet werden kann;
  • 4A und B die erfindungsgemäße Chain-Architektur bei der Aktivierung einer geraden und einer ungeraden Wortleitungsadresse;
  • 5 eine Decoderschaltung zum Einsatz in der erfindungsgemäßen Chain-Architektur; und
  • 6A bis 6C mögliche Ausführungsformen der Anordnung Speicherzellenkette in der erfindungsgemäßen Chain-Architektur im Querschnitt und in der Aufsicht.
  • 1 zeigt schematisch einen Ausschnitt einer erfindungsgemäßen Speicherschaltung mit acht in Reihe zwischen eine Masseleitung PL und eine Bitleitung BL geschalteten Speicherzellen 1. Jede Speicherzelle 1 weist einen Ansteuertransistor 2 und ein Widerstandsspeicherelement 3 auf, die parallel geschaltet sind. Das Widerstandsspeicherelement 3 setzt sich dabei aus einer Kathodenelektrode 31, einer Anodenelektrode 32 und einer dazwischen liegenden Speicherschicht 33 zusammen und zeichnet sich durch ein bipolares Schaltverhalten aus, d. h. die Polarität der zwischen die Elektroden des Widerstandsspeicherelements angelegten Spannung hat Einfluss auf den Aktivierungsvorgang des Widerstandspeicherelementes.
  • Das bipolare Widerstandsspeicherelement 3 ist dabei vorzugsweise ein auch als PMC (programmable metallization cell) bekanntes Widerstandsspeicherelement, bei dem die Anodenelektrode 32 eine reaktive Elektrode und die Kathodenelektrode 31 eine inerte Elektrode ist, zwischen denen als Speichermaterial ein poröses, hochresistives ionenleitfähiges Festkörperelektrolyt vorgesehen ist. Durch Anlegen einer positiven Spannung zwischen reaktiver Anodenelektrode 32 und negativer Kathodenelektrode 31 wird die reaktive Anodenelektrode elekt rochemisch aufgelöst und metallreiche Abscheidungen in der Festkörperelektrolytmatrix verstärkt, so dass schließlich ein leitfähiger Pfad zwischen der Anodenelektrode und der Kathodenelektrode durch das Festkörperelektrolyt entsteht. Dieser leitfähige Pfad kann dann durch Anlegen einer negativen Spannung zwischen Anodenelektrode 32 und Kathodenelektrode 31 wieder zurückgebildet werden, wobei sich die von der reaktiven Anodenelektrode in das Elektrolytmaterial abgegebenen Ionen wieder an der Anodenelektrode anlagern. Die PMC-Widerstandsspeicherzellen lassen sich so durch elektrische Pulse, die wechselweise zwischen der Anodenelektrode und der Kathodenelektrode angelegt werden, zwischen eine hochohmigen und einem niederohmigen Zustand hin- und herschalten.
  • Als Festkörperelektrolyt zum Einsatz in PMC-Widerstandsspeicherelementen eignet sich vor allem Chalkogenid-Verbindungen mit Elementen der sechsten Hauptgruppe, wie Arsen, Selen, Schwefel, Tellur und dabei insbesondere Verbindungen mit Halbleitereigenschaften, die sich im Rahmen der Speicherzellenherstellung leicht zusammen mit Silizium verarbeiten lassen. Als Elektrolytmaterial wird deshalb vorzugsweise GeS oder GeSe verwendet. Als reaktive Anodenelektrode, die durch die elektrischen Pulse Metallionen in das Elektrolytmaterial abgibt, kann z. B. Silber oder auch Kupfer eingesetzt werden.
  • 3A zeigt schematisch die Strom/Spannungskennlinie eines PMC-Widerstandsspeicherelementes. Die Kennlinie ist stark asymmetrisch, wobei der Betrag der Schreibspannung, d. h. der positiven Spannung VTHWR, bei der das PMC-Widerstandsspeicherelement von einem hochohmigen in den niederohmigen Zustand durch Ausbilden eines Strompfads durch das Elektrolytmaterial umgeschaltet wird, sehr viel größer ist als der Betrag der Löschspannung, d. h. der negativen Spannung VERASE, bei der ein Zurückschalten aus dem niederohmigen Zustand in den hochohmigen Zustand durch Rückbilden des Strompfades durch das Elektrolytmaterial erfolgt. Wie die 3A weiter zeigt, ist das Lesen, d. h. das Feststellen durch Anliegen einer Spannung, ob das PMC-Widerstandsspeicherelement sich im hochohmigen oder im niederohmigen Zustand befinden, wegen der stark asymmetrischen Kennlinie nur mit einer positiven Lesespannung VREAD sinnvoll. Dies hat zur Konsequenz, dass sowohl beim Schreiben als auch beim Auslesen die Polarität der an das PMC-Widerstandsspeicherelement angelegten Spannung zu beachten ist.
  • Die Notwendigkeit, die Polarität der angelegten Spannung zu beachten, gilt auch für andere mögliche bipolare Widerstandsspeicherelement, so z. B. einem Polymer-Widerstandsspeicherelemente, das zwischen Anoden- und Kathodenelektrode ein Polymer als Speichersubstanz aufweist, in der sich durch elektrische Pulse die Charge-Transfer-Komplexe in der Speichersubstanz ausbilden lassen, um zwischen einem niederohmigen und einem hochohmigen Zustand hin- und herzuschalten. Auch ein solches Polymer-Widerstandsspeicherelement zeichnet sich durch einen asymmetrischen Kennlinienverlauf aus, wobei die Kennlinie jedoch, wie in 3B gezeigt, spannungssymmetrisch ausgelegt ist. Bei der Polymer-Widerstandsspeicherzelle ist zwar der Betrag der Löschspannung VERASE und der Betrag der Schreibspannung VTHWR in der Regel gleich. Der Schreib- bzw. Löschprozess ist jedoch asymmetrisch, d. h. bei einer positiven Schreibspannung VTHWR wird das Polymer-Widerstandsspeicherelement vom hochohmigen in den niederohmigen Zustand umgeschaltet und bei einer negativen Löschspannung VERASE erfolgt das Zurückschalten vom niederohmigen in den hochohmigen Zustand. Der Lesebetrieb dagegen ist grundsätzlich symmetrisch, d. h. es kann sowohl bei einer positiven als auch bei einer negativen Lesespannung VREAD bzw. –VREAD der Zustand der Widerstandsspeicherzelle bewertet werden.
  • Neben den PMC- oder Polymer-Widerstandsspeicherelementen können auch weitere Widerstandsspeicherelemente, die sich durch ein bipolares Schaltverhalten auszeichnen, in einer erfin dungsgemäßen Speicherschaltung eingesetzt werden. Als Widerstandsspeicherkonzepte kommen dabei u. a. Phasenwechselspeicher in Frage, bei denen mittels elektrischer Pulse eine Metalllegierung z. B. eine Chalkogenidlegierung, wie GeSbTe erhitzt und zwischen einem amorphen und einem kristallinen Zustand geschaltet wird. Die beiden Zustände weisen starke Unterschiede in ihrer Leitfähigkeit auf, die mithilfe einer Lesespannung bewertet werden können.
  • Ein weiteres Speicherzellenkonzept auf der Basis eines bipolaren Widerstandsspeicherelementes ist eine Perovskit-Zelle, bei der zwischen den Elektroden eine Perovskit-Schicht verwendet wird, bei der durch Anlegen einer Spannung zwischen den Elektroden eine Ladungsträgerinjektion erfolgt, die für einen Strukturübergang zwischen einem hochohmigen und einem niederohmigen Zustand in der Perovskit-Schicht sorgt.
  • Daneben besteht die Möglichkeit, als Trägermaterial zwischen zwei Metallelektroden bei einem bipolaren Widerstandsspeicherelement amorphes Silizium einzusetzen, das sich durch elektrische Pulse zwischen einem hoch- und einem niederohmigen Zustand schalten lässt. Dieses Konzept ist auch als Si:H Speicherzellenkonzept bekannt.
  • Bei allen bipolaren Widerstandsspeicherelementen lässt sich durch Anlegen elektrischer Pulse die Leitfähigkeit verändern, d. h. das Speichermaterial wird zwischen einem nieder- und einem hochohmigen Zustand umgeschaltet. Speicherzellen auf der Basis von bipolaren Widerstandsspeicherelementen können sowohl als nicht-flüchtige Speicherzellen (wie in Flash-Speichern) als auch als flüchtige Speicherzellen (wie in dynamischen Speichern) eingesetzt werden.
  • Der Ansteuertransistor 2 der Speicherzelle 1 mit bipolarem Widerstandsspeicherelement 3 ist, wie 1 zeigt, vorzugsweise ein Feldeffekttransistor, dessen Source-Drain-Kontakte 21, 22 jeweils mit der Anodenelektrode 32 bzw. Kathodenelekt rode 31 des Widerstandsspeicherelementes 3 verbunden sind. Die Ansteuertransistoren 2 der acht gezeigten Speicherzellen werden dabei über zugeordneten Wortleitungen WL <0>-<7>, die jeweils mit der Gate-Elektrode 23 verbunden sind, ein- und ausgeschaltet. Dabei kann sowohl ein Feldeffekttransistor vom Anreicherungstyp (normally off), als auch vom Verarmungstyp (normally on) eingesetzt werden. Es ist dann nur eine entsprechende Invertierung des Wortleitungsansteuerpegels zum Ein- und Ausschalten der unterschiedlichen Feldeffekttransistortypen erforderlich.
  • Die acht seriell miteinander verbundenen Speicherzellen 1, die jeweils eine aus einer parallel geschaltete Ansteuertransistor-Widerstandsspeicherelement-Kombination aufweisen, sind, wie 1 zeigt, jeweils über einen Umschalter 4, 5 an den Enden der Speicherzellenreihe mit der Bitleitung BL und der Masseleitung PL verbunden. Jeder der beiden Umschalter 4, 5 besteht aus zwei parallel geschalteten Auswahltransistoren 41, 42, 51, 52, die vorzugsweise wiederum Feldeffekttransistoren sind. Der erste Auswahltransistor 41, 51 jedes Umschalters 4, 5 ist dabei so angeordnet, dass er die Reihe von Speicherzellen 1 mit der Masseleitung PL verbindet. Der zweite Auswahltransistor 42, 52 jedes Umschalters 4, 5 ist dagegen zwischen die Reihe von Speicherzellen 1 und die Bitleitung BL geschaltet. Die Auswahltransistoren der Umschalter werden über Signalleitungen so angesteuert, dass wechselweise immer nur ein Auswahltransistor jedes Umschalters durchgeschaltet ist, der andere Auswahltransistor des Umschalters dagegen sperrt.
  • Wie der Schaltaufbau in 1 und der Querschnitt in 2 zeigen, sind die Speicherzellen 1 so miteinander verkettet, dass jeweils die Anodenelektrode 31 des Widerstandsspeicherelementes 3 einer Speicherzelle 1 mit der Anodenelektrode des Widerstandsspeicherelementes der benachbarten Speicherzelle verbunden ist. Dies wird, wie der Querschnitt in 2 genauer zeigt, dadurch erreicht, dass die Speicherzellen vor zugsweise in einem Halbleitersubstrat so ausgebildet sind, dass in einer ersten Ebene die Ansteuertransistoren 2 der Speicherzellen 1 und die Auswahltransistoren der Umschalter 4, 5 angeordnet sind, in einer zweiten darüber liegenden Ebene die Widerstandsspeicherelemente 3 der Speicherzellen 1 und über diesen Widerstandsspeicherelementen 3 wiederum die Bit- bzw. Massenleitungen. Die Speicherzellen sind dabei so ausgebildet, dass der Flächenbedarf pro Speicherzelle durch den zugehörigen Ansteuertransistor bestimmt wird. Es lassen sich so Speicherzellen mit einem Flächenbedarf von 4 F2, wobei F die Strukturgröße der für die Ausbildung der Schaltanordnung verwendeten Halbleitertechnologie ist, ausbilden.
  • Die Speicherzellen sind dabei weiter so ausgebildet, das über dem aus zwei Source/Drain-Kontakten 21, 22 sowie einer dazwischen liegenden Gate-Elektrode 23 bestehende Ansteuertransistor 2 das Widerstandsspeicherelement 3 als Schichtenaufbau aus Kathodenelektrode 31, Speicherschicht 33 und Anodenelektrode 32 angeordnet ist. Die Ansteuertransistoren 2 benachbarter Speicherzellen 1 teilen sich dabei jeweils die Source-/Drain-Kontakte. Das Widerstandsspeicherelement 3 einer Speicherzelle 1 weist dagegen eine gemeinsame Kathodenelektrode mit dem Widerstandsspeicherelement 3 der einen benachbarten Speicherzelle 1, sowie eine Brückenverbindung 34 der Anodenelektrode 32 mit dem Widerstandsspeicherelement 3 der anderen benachbarten Speicherzelle 1 auf.
  • Der Ansteuertransistor 2 jeder Speicherzelle 1 ist weiterhin über zwei senkrechte Verbindungsleitungen 24, 25 mit dem Widerstandsspeicherelement verbunden, wobei die eine Verbindungsleitung 24 an den gemeinsamen Source-/Drain-Kontakt 21 mit dem Ansteuertransistor der einen benachbarten Speicherzelle an die gemeinsame Kathodenelektrode 31 der zugehörigen Widerstandsspeicherelemente 3 angeschlossen ist, die andere Verbindungsleitung 25 dagegen den gemeinsamen Source-/Drain-Kontakt 22 mit den Ansteuertransistor der anderen benachbarten Speicherzelle mit der Brückenverbindung 34 zwischen den Anodenelektroden der zugehörigen Widerstandsspeicherelemente verbindet. Die beiden äußeren Speicherzellen sind über eine weitere Brückenverbindung, 43, 53, jeweils an den an diesem Ende der Speicherzellenreihe angeordneten Umschalter 4, 5 angeschlossen. 2 zeigt im Querschnitt den Anschluss an den ersten Auswahltransistor 51 des zweiten Umschalters, der die Speicherzellenreihe mit der Masseleitung PL verbindet. Dieser Auswahltransistor ist dabei mit einem ersten Source-/Drain-Kontakt an die Brückenverbindung 53 angeschlossen, wohingegen der zweite Source-/Drain-Kontakt mit der Masseleitung PL verbunden ist. Die Gate-Elektroden der Ansteuertransistoren sind weiterhin Teil der Wortleitungen WL (0)-(7). Die Gate-Elektroden der Auswahltransistoren der Umschalter 4, 5 dagegen sind mit den zugehörigen Steuerleitungen PLEVN, BSODD, PLODD, BSEVN verbunden.
  • 5 zeigt eine Spaltendecoderschaltung 6 zur Ansteuerung der an die Ansteuertransistoren 2 der Speicherzellen 1 angeschlossenen Wortleitungen WL (0)-(7) und der an die Auswahltransistoren 41, 42, 52, 53 der Umschalter 4, 5 angeschlossenen Signalleitungen PLEVN, BSODD, PLODD, BSEVN. Die Spaltendecoderschaltung 6 erhält als Eingangssignale ein Aktivierungssignal EN sowie eine Wortleitungsadresse, die zur Ansteuerung der in 1 gezeigten acht Speicherzellen eine 3 Bit Adresse AR <0>, AR <1>, AR <2> ist. Auf der Grundlage dieser beiden Eingangssignale schaltet der Spaltendecoder 6 die acht Wortleitungen WL (0)-(7) der Ansteuertransistoren 2 der Speicherzellen 1 und die vier an die Auswahltransistoren 41, 42, 52, 53 der Umschalter 4, 5 angeschlossenen Signalleitungen PLEVN, BSODD, PLODD, BSEVN.
  • Die Ansteuertransistoren 2 der Speicherzellen 1 sind so ausgelegt, dass diese im nicht-aktiven Zustand angeschaltet, d.h. leitend sind und damit das zugehörige Widerstandsspeicherelement 3 kurzschließen. Ein möglicher Strom fließt so ausschließlich über die Ansteuertransistoren. Die überbrückten Widerstandsspeicherelemente 3 sind transparent und tragen nicht zum Stromfluss bei. Zur Aktivierung einer Speicherzelle wird der zur Aktivierung gehörende Ansteuertransistor vom Spaltendecoder 6 ausgeschaltet, wohingegen die Ansteuertransistoren der anderen Speicherzellen angeschaltet bleiben. Der über den Decoder 6 abgeschaltete Ansteuertransistor sperrt dann, so dass ein Stromfluss durch die Speicherzellenreihe nun statt über den Ansteuertransistor der Speicherzelle über das zugehörige Widerstandsspeicherelement erfolgt.
  • In diesem Schaltzustand kann das Widerstandsspeicherelement beschrieben, d. h. vom niederohmigen in den hochohmigen Zustand versetzt werden, oder gelöscht werden, d. h. vom hochohmigen in den niederohmigen Zustand zurückgeführt werden, oder der Speicherzustand des Widerstandsspeicherelementes kann gelesen werden, d. h. festgestellt werden, ob das Widerstandsspeicherelement sich im hochohmigen oder niederohmigen Zustand befindet.
  • Die parallele Verschaltung des Ansteuertransistors mit dem Widerstandsspeicherelement in der Speicherzelle sorgt für einen zuverlässigen Schutz des Widerstandsspeicherelementes vor Störpegeln beim Zugriff auf eine benachbarte Speicherzelle sowie vor externen Rauschsignalspitzen, die zu einer Zerstörung des gespeicherten Zustands des Widerstandsspeicherelementes führen könnten. Gleichzeitig sorgt die Parallelschaltung von Ansteuertransistor und Widerstandsspeicherelement mit dem in 2 gezeigten geschichteten Aufbau für eine extrem kompakte Einzelspeicherzelle, die sich darüber hinaus einfach ausbilden lässt. So können die Verbindungsleitungen 24, 25 der Source/Drain-Kontakte der Ansteuertransistoren 2 mit den Anoden- bzw. Kathodenelektroden 32, 31 der Widerstandsspeicherelemente 3 selbstjustierend realisiert werden.
  • Für einen zusätzlichen Flächenbedarf in der Speicherzellenreihe sorgen die seitlichen Auswahltransistoren der beiden Umschalter 4, 5 an den beiden Enden der Speicherzellenreihe, so dass sich ein effektiver Flächenbedarf von 4 (+X)F2 pro Speicherzelle ergibt, wobei X den effektiven Anteil der zusätzlich zur Speicherzellenreihe benötigten Auswahltransistoren der Umschalter, wie auch evtl. zusätzlich benötigte Justiertoleranzen zur Strukturierung der Gate-Elektrode und der Widerstandsspeicherelemente enthält.
  • 4A und 4B zeigen beispielhaft die Ansteuerung einer Speicherzelle in der Speicherzellenkette zum Ausführen eines Schreib/Löschvorgangs oder eines Lesevorgangs. Im Ruhezustand der Speicherzellen, d. h. im nichtaktivierten Zustand, steuert der Spaltendecoder 6 alle an die Ansteuertransistoren angeschlossenen Wortleitungen WL <0>-<7> so an, dass die Ansteuertransistoren 2 angeschaltet sind, d. h. die zugehörigen Widerstandsspeicherelemente 3 überbrückt werden. Da die Ansteuertransistoren in der Regel Feldeffekttransistoren vom Verarmungstyp sind, werden die Wortleitungen im nichtaktivierten Zustand der Speicherzellen hierzu auf einem hohen Spannungspotential vom Spaltendecoder 6 gehalten.
  • Um auf eine bestimmte Speicherzelle innerhalb der Speicherzellenkette zuzugreifen, wird dann vom Spaltendecoder 6 der der Speicherzelle 1 zugeordnete Ansteuertransistor 2 über die zugeordnete Wortleitung WL gesperrt und über die beiden Umschalter 4, 5 eine Verbindung zur Masseleitung PL und zur Bitleitung BL hergestellt. Die Ansteuerung der Umschalter 4, 5 erfolgt dabei so, dass bei der zu aktivierenden Speicherzelle immer die Anodenelektrode 32 des Widerstandspeicherelementes 3 an der Bitleitung BL und die Kathodenelektrode 31 an die Masseleitung PL angeschlossen ist.
  • 4A zeigt die vom Spaltendecoder 6 ausgeführte Ansteuerung der Ansteuertransistoren 2 der Speicherzellen 1 sowie der Auswahltransistoren 41, 42, 51, 52 der Umschalter 4, 5 zum Aktivieren der an die Wortleitung WL <2> angeschlossenen Speicherzelle. In diesem Fall liegt an dem Spaltendecoder 6 am drei-Bit-breiten Wortleitungsadresseingang die entspre chende Wortleitungsadresse der Wortleitung WL <2> an. Wie die Wahrheitstabelle in 5 zeigt, hat die drei-Bit-breite Wortleitungsadresse zur Auswahl der an die Wortleitung WL <2> ausgewählten Speicherzelle den Aufbau AR<0> = 0; AR<1> = 1; AR<2> = 0.
  • Der Spaltendecoder 6 zieht beim Anlegen dieser Wortleitungsadresse und zusätzlich des Aktivierungssignals EN die Wortleitung WL <2> dann auf ein niedriges Spannungspotential, hält aber die anderen Wortleitungen WL <0>, WL <1>, WL <3>, WL <4>, WL <5>, WL <6>, WL <7> auf dem hohen Spannungspotential. Hierdurch wird der Ansteuertransistor der ausgewählten Speicherzelle gesperrt, während die Ansteuertransistoren der weiteren Speicherzellen leitend und somit transparent bleiben.
  • Gleichzeitig wird vom Spaltendecoder 6 der erste Umschalter 4 so geschaltet, dass der zweite Auswahltransistor 42, der die Speicherzellenreihe mit der Bitleitung BL verbindet, angeschaltet ist, d. h. auf einem hohen Spannungspotential liegt, der erste Auswahltransistor 41, der die Speicherzellenreihe mit der Masseleitung PL verbindet, aber durch Anlegen eines niedrigen Spannungspotentials gesperrt bleibt. Gleichzeitig wird der erste Auswahltransistor 51 des zweiten Umschalters 5, der die Speicherzellenreihe mit der Masseleitung PL verbindet, gesperrt, der zweite Auswahltransistor 52 des zweiten Umschalters 5, der die Speicherzellenreihe mit der Bitleitung BL verbindet, vom Spaltendecoder 6 dagegen durchgeschalten. Mit dieser Ansteuerung wird gewährleistet, dass die Anodenelektrode 32 des Widerstandspeicherelementes 3 der ausgewählten Speicherzelle an die Bitleitung BL angeschlossen ist, die Masseleitung PL dagegen an die Kathodenelektrode 31 des Widerstandsspeicherelements 3.
  • Die Ansteuerung der Auswahltransistoren der beiden Umschalter 4, 5 erfolgt dabei vorzugsweise über den Spaltendecoder 6 so, dass der Spaltendecoder zusätzlich das niederwertigste Bit der Wortleitungsadresse zur Unterscheidung einer geraden (EVEN) oder einer ungeraden (ODD) Wortleitung nutzt. Hierzu sind an die Adressleitung AR<0> mit dem niederwertigsten Wortleitungsadressbit parallel ein Verstärker 61 und ein Inverter 62 geschaltet, wobei der Inverter 62 über die Steuerleitung PLEVN an den ersten Auswahltransistor 41 des ersten Umschalters 4 und der Verstärker 61 über die Steuerleitung PLODD an den ersten Auswahltransistor 51 des zweiten Umschalters 5 angeschlossen ist. Gleichzeitig sind sowohl der Verstärker 61 als auch der Inverter 62 jeweils an ein UND-Glied 63, 64 angeschlossen, an dem zusätzlich ein Bitleitungsaktivierungssignal BS anliegt. Das Aktivierungssignal BS wird dann vom ersten UND-Glied 63 beim gleichzeitigen Anlegen eines Signals über den Verstärker 61 über die Signalleitung BSODD auf den zweiten Auswahltransistor 42 des ersten Umschalters 4 durchgeschaltet. Wenn dagegen gleichzeitig mit dem Bitleitungsaktivierungssignal BS ein Signal am zweiten UND-Glied 64 über den Inverter 62 anliegt, wird das Bitleitungsaktivierungssignal BS über die Signalleitung BSEVN auf den zweiten Auswahltransistor 52 des zweiten Umschalters 5 durchgeschaltet. Am Verstärker 61 wird dabei immer dann ein Signal erzeugt, wenn das niederwertigste Wortadressbit 1 ist, also eine ungerade Wortleitungsadresse vorliegt. Der Inverter 62 dagegen erzeugt immer dann ein Signal, wenn das niederwertigste Wortleitungsadressbit 0, also eine gerade Wortleitungsadresse ist.
  • Mit dieser Auslegung der Spaltendecoder-Ansteuerung der Auswahltransistoren der beiden Umschalter wird gewährleistet, dass bei einer geraden Wortleitungsadresse, wie in 4A gezeigt, das Bitleitungsaktivierungssignal BS auf den zweiten Auswahltransistor 52 des zweiten Umschalters 5 durchgeschaltet und gleichzeitig der erste Auswahltransistor 41 des ersten Umschalters 4 aktiviert wird. Bei einer ungeraden Wortleitungsadresse wird dagegen, wie in 4B gezeigt, das Bitleitungsaktivierungssignal BS auf den zweiten Auswahltransistor 42 des ersten Umschalters 4 durchgeschaltet und gleichzeitig der erste Auswahltransistors 51 des zweiten Umschalters 5 aktiviert.
  • Durch den erfindungsgemäßen Schaltaufbau mit einer Reihe von Speicherzellen bestehend aus einer parallelen Ansteuertransistor-Widerstandsspeicherelement-Kombination, bei der das bipolare Widerstandsspeicherelement 3 über seinen Ansteuertransistor 2 im Ruhezustand kurzgeschlossen ist, lassen sich zuverlässig Potentialfluktuation und ähnliche Störsignale verhindern. Gleichzeitig ermöglicht die parallele Anordnung von Ansteuertransistor und Widerstandsspeicherelement einen minimalen Flächenbedarf pro Speicherzelle. Zur Aktivierung einer Speicherzelle innerhalb der Reihe von Speicherzellen wird der zugehörige Ansteuertransistor abgeschaltet, so dass ein über die Speicherzellenreihe angelegtes Spannungssignal vollständig über das Widerstandsspeicherelement der ausgewählten Speicherzelle abfällt, bzw. ein Stromsignal den Weg über die nicht ausgewählten Ansteuertransistoren sowie das ausgewählte Widerstandsspeicherelement nimmt. Die zusätzlich an den beiden Enden der Speicherzellenreihe zur Anbindung von Bit- bzw. Masseleitung vorgesehenen Umschalter 4, 5 sorgen dafür, dass die bipolar ausgelegten Widerstandsspeicherelemente beim Aktivieren immer so mit der Bitleitung bzw. Massenleitung verbunden sind, dass die Anodenelektrode des Widerstandsspeicherelementes an die Bitleitung BL und die Kathodenelektrode an die Masseleitung PL angeschlossen ist.
  • Eine erfindungsgemäße Speicherschaltung weist dabei in der Regel eine Vielzahl parallel angeordneter Speicherzellenreihen auf, wie sie in 1 gezeigt sind, die jeweils über Umschalter zwischen die zugehörige Bitleitung und die Masseleitung geschaltet sind. Es besteht natürlich die Möglichkeit in jeder Speicherzellenreihe mehr oder weniger als acht Speicherzellen in der Kette anzuordnen. Die Dimensionierung der Länge der Speicherzellen hängt dabei von den Widerstandswert der verwendeten Ansteuertransistoren ab.
  • 6A, 6B und 6C zeigen mögliche Layouts zur Verbindung der Speicherzellenketten mit der Bitleitung BL und der Massenleitung PL jeweils in einer Aufsicht und im Querschnitt, wobei jeweils ein Endabschnitt zweier benachbarter Speicherzellenreihen gezeigt ist. Der in den 6A, 6B und 6C gezeigte Endabschnitt der zwei benachbarten Speicherzellenreihen zeigt dabei jeweils die drei äußersten Speicherzellen mit den zugeordneten parallel zueinander verlaufenden Wortleitungen WL <0>, WL <1>, WL <2> und einem zugeordneten Umschalter 5 mit den ebenfalls senkrecht verlaufenden Signalleitungen BSEVN und PLODD. Parallel zu den Signalleitungen, jedoch seitlich versetzt verläuft weiterhin die Masseleitung PL. Die den zwei Speicherzellenreihen zugeordneten Bitleitungen BL <0>, BL <1> verlaufen jeweils parallel zu den Speicherzellenreihen senkrecht zu den Wortleitungen, den Signalleitungen bzw. der Massenleitung.
  • Der in den 6A, 6B und 6C gezeigte zweite Umschalter 5 ist dabei so ausgelegt, dass die beiden Auswahltransistoren 51, 52 des zweiten Umschalters 5 auf einer gemeinsamen aktiven Schicht 7 mit einem gemeinsamen mittleren Source-/Drain-Kontakt ausgebildet sind, an der die Brückenverbindung 53 zur äußersten Speicherzelle der Speicherzellenreihe angeschlossen ist. Der zweite Source-/Drain-Kontakt des ersten Auswahltransistors 51 des gezeigten Umschalters 5 ist mit der Masseleitung PL verbunden, wohingegen der zweite Source-/Drain-Kontakt des zweiten Auswahltransistors 52 des zweiten Umschalters 5 mit der zugeordneten Bitleitung verbunden ist. Die Speicherzellen der in den 6A, 6B und 6C gezeigten Speicherzellenreihen entsprechen im Querschnitt den in 2 gezeigten Speicherzellen, wobei die Ansteuertransistoren 2 in einer gemeinsamen aktiven Schicht 8 ausgebildet sind, über denen sich die zugeordneten Widerstandsspeicherelemente 3 befinden.
  • 6A, 6B und 6C zeigen verschiedene mögliche Ausgestaltungen des Verlaufes des aktiven Bereichs 7 der beiden Aus wahltransistoren 51, 52 des zweiten Umschalters 5 relativ zur Lage der Speicherzellenreihe und der Brückenverbindung 53 zur äußersten Speicherzelle. Wie die Aufsicht in 6A zeigt, sind bei dieser Ausführungsform die Speicherzellenreihe und die Auswahltransistoren 51, 52 des zweiten Umschalters 5 überlappend seitlich versetzt gegenüber der zugehörigen Bitleitung angeordnet, wobei der aktive Bereich 7 der Auswahltransistoren und die Brückenverbindung 53 zur äußersten Speicherzelle am Beginn eines Überlappungsbereich zangenförmig gegeneinander versetzt verlaufen. Hierdurch wird erreicht, dass die Brückenverbindung 53 um den Bitleitungskontakt des Source-/Drainanschluss des zweiten Auswahltransistors 52 des ersten Umschalters 5 herum verläuft und der gemeinsame Source-/Drain-Kontakt des ersten und des zweiten Auswahltransistors 51, 52 des ersten Umschalters anschließt. Der erste Auswahltransistor 51 und der zweite Auswahltransistor 52 des zweiten Umschalters 5 sind somit winklig zueinander angeordnet, wobei die Brückenverbindung einen gebogenen Verlauf zeigt, um den Bitleitungskontakt des zweiten Auswahltransistors 52 des zweiten Umschalters 5 zu umgehen.
  • Bei der in 6B gezeigten Ausführungsform sind die beiden Auswahltransistoren 51, 52 der Umschalter 5 wiederum winkelförmig zueinander angeordnet, wobei jedoch die Speicherzellenreihen, sowie der erste Auswahltransistor parallel zu der zur Speicherzellenreihe zugeordneten Bitleitung versetzt verlaufen, ohne diese zu überlappen. Die Brückenverbindung 53, die die äußere Speicherzelle mit dem gemeinsamen Source-/Drain-Kontakt der beiden Auswahltransistoren 51, 52 des zweiten Umschalters 5 verbindet, ist bei der in 6B gezeigten Ausführungsform geradlinig ausgelegt, wobei sie aufgrund der winkelförmigen Anordnung der Auswahltransistoren den Bitleitungskontakt des zweiten Auswahltransistors des zweiten Umschalters umgeht.
  • 6C zeigt eine weitere Ausführungsform, bei der die Speicherzellenreihen und die Auswahltransistoren 51, 52 des zweiten Umschalters 5 unterhalb der zugehörigen Bitleitung angeordnet sind, wobei der aktive Bereich 7 der Auswahltransistoren 51, 52 des zweiten Umschalters 5 geradlinig verläuft. Die Brückenverbindung 53, die die äußerste Speicherzelle der Speicherzellenreite dann mit dem gemeinsamen Source-/Drain-Kontakt der beiden Auswahltransistoren 51, 52 des zweiten Umschalters verbindet, ist dann so stark gebogen ausgeführt, dass sie den Bitleitungskontakt des Source-/Drainanschlusses des zweiten Auswahltransistors 52 des zweiten Umschalters 5 umgeht.
  • In den 6A, 6B und 6C ist jeweils nur ein Endbereich der Speicherzellenkette mit dem zweiten Umschalter gezeigt. Der erste Umschalter ist in Bezug auf sein Layout und seine Brückenverbindung mit der benachbarten äußersten Speicherzelle der Speicherzellenkette symmetrisch zu den jeweils gezeigten Ausgestaltungen ausgeführt. Die in 6 gezeigten Ausführungsformen ermöglichen einen kompakten und platzsparenden Speicherschaltungsaufbau. Es sind jedoch auch andere Layouts zur Ausführung der erfindungsgemäßen Speicherschaltung möglich.

Claims (12)

  1. Speicherschaltung mit in Reihe zwischen einer Masse-Leitung (PL) und einer Bitleitung (BL) geschalteten Speicherzellen (1), die jeweils ein Widerstandspeicherelement (3) mit einer Anodenelektrode (32) und einer Kathodenelektrode (31), das ein bipolares Schaltverhalten besitzt, und einen parallel zum Widerstandsspeicherelement geschalteten Ansteuertransistor (2) aufweisen, wobei die Ansteuertransistoren der Speicherzellen jeweils mit einer Wortleitung (WL) verbunden sind, um den Ansteuertransistor so ein- und auszuschalten, dass in einem nicht aktivierten Zustand einer Speicherzelle ein Strompfad über den zugehörige Ansteuertransistor und in einem aktivierten Zustand einer Speicherzelle ein Strompfad über das zugehörige Widerstandsspeicherelement ausgebildet ist, und wobei ein erster Umschalter (4) an einem Ende und ein zweiter Umschalter (5) am anderen Ende der Reihe von Speicherzellen angeordnet ist, um in Abhängigkeit von einer Position der zu aktivierenden Speicherzelle wechselweise eine Verbindung der in Reihe geschalteten Speicherzellen zu der Masseleitung und der Bitleitung herzustellen.
  2. Speicherschaltung nach Anspruch 1, mit einer Decoderschaltung (6) zum Ansteuern der mit den Ansteuertransistoren (2) der Speicherzellen (1) verbundenen Wortleitung (WL), die ausgelegt ist, um in Abhängigkeit einer angelegten Wortleitungsadresse einer Speicherzelle den Ansteuertransistor der Speicherzelle über die zugehörige Wortleitung auszuschalten und die Ansteuertransistoren der weiteren Speicherzellen in der Reihe von Speicherzellen über die zugehörigen Wortleitungen einzuschalten.
  3. Speicherschaltung nach Anspruch 2, wobei der erste Umschalter (4) und der zweite Umschalter (5) jeweils einen ersten Auswahltransistor (41, 51), der zwischen die Rei he von Speicherzellen (1) und die Masseleitung (PL) geschaltet ist, und einen zweiten Auswahltransistor (42, 52), der zwischen die Reihe von Speicherzellen (1) und die Bitleitung (BL) geschaltet ist, aufweisen, wobei die ersten und zweiten Auswahltransistoren der Umschalter in Abhängigkeit der angelegten Wortleitungsadresse (AR) der Speicherzelle von der Decoderschaltung (6) so geschaltet sind, dass das Widerstandspeicherelement beim Aktivieren der Speicherzelle mit seiner Anodenelektrode (32) an die Bitleitung (BL) und mit seiner Kathodenelektrode (31) an die Masseleitung (PL) angeschlossen ist.
  4. Speicherschaltung nach Anspruch 3, wobei der erste Umschalter (4) und der zweite Umschalter (5) von der Decoderschaltung (6) abhängig von einem Anliegen einer geraden oder ungeraden Wortleitungsadresse (AR) so angesteuert werden, dass beim Anliegen des einen Wortleitungsadresstyps der erste Auswahltransistor (41) des ersten Umschalters (4) und der zweite Auswahltransistors (52) des zweiten Umschalters (5) und beim Anliegen des anderen Wortleitungsadresstyps der zweite Auswahltransistor (52) des ersten Umschalters (4) und der erste Auswahltransistors (51) des zweiten Umschalters (5) geschaltet sind.
  5. Speicherschaltung nach Anspruch 4, wobei die Decoderschaltung (6) in Abhängigkeit des niederwertigsten Bits (AR<0>) der angelegten Wortleitungsadresse ein Auswahlsignal (BS) auf den zweiten Auswahltransistor des ersten Umschalters (4) bzw. des zweiten Umschalters (5), der zwischen die Reihe von Speicherzellen (1) und die Bitleitung (BL) geschaltet ist, durchschaltet und den ersten Auswahltransistor des zweiten Umschalters (5) bzw. des ersten Umschalters (4), der zwischen die Reihe von Speicherzellen (1) und die Masseleitung (PL) geschaltet ist, aktiviert.
  6. Speicherschaltung nach einem der Ansprüche 1 bis 5, wobei die Widerstandspeicherelemente (3) der Speicherzellen so in Reihe geschaltet sind, dass die Widerstandspeicherelemente benachbarter Speicherzellen sich jeweils eine gemeinsame Elektrode (31) aufweisen.
  7. Speicherschaltung nach einem der Ansprüche 1 bis 6, wobei die Speicherzellen (1) jeweils CBRAM-Speicherzellen mit einem Widerstandspeicherelement (3), das eine inerte Kathodenelektrode (31), eine reaktive Anodenelektrode (32) sowie eine poröses, hochresistives ionenleitfähiges Trägermaterial (33) zwischen den Elektroden aufweist, sind.
  8. Speicherschaltung nach einem der Ansprüche 1 bis 6, wobei die Speicherzellen (1) jeweils Phasenwechselspeicherzellen mit einem Widerstandspeicherelement (3), das ein zwischen einem amorphen und einem kristallinen Phasezustand schaltendes Trägermaterial (33) zwischen den Elektroden (31, 32) aufweist, sind.
  9. Speicherschaltung nach einem der Ansprüche 1 bis 6, wobei die Speicherzellen (1) jeweils Perovskit-Speicherzellen mit einem Widerstandspeicherelement (3), das ein Perovskit-Trägermaterial (33) zwischen den Elektroden (31, 32) aufweist, sind.
  10. Speicherschaltung nach einem der Ansprüche 1 bis 6, wobei die Speicherzellen (1) jeweils Si:H-Speicherzellen mit einem Widerstandspeicherelement (3), das ein amorphes Si-Trägermaterial (33) zwischen den Elektroden (31, 32) aufweist, sind.
  11. Speicherschaltung nach einem der Ansprüche 1 bis 6, wobei die Speicherzellen (1) jeweils Polymer-Speicherzellen mit einem Widerstandspeicherelement (3), das ein Polymer-Trägermaterial (33) zwischen den Elektroden (31, 32) aufweist, sind.
  12. Speicherschaltung nach einem der Ansprüche 1 bis 6, wobei die Speicherzellen (1) jeweils organische Speicherzellen mit einem Widerstandspeicherelement (3), das ein organisches Trägermaterial (33) zwischen den Elektroden (31, 32) aufweist, sind.
DE102004041330A 2004-08-26 2004-08-26 Speicherschaltung mit ein Widerstandsspeicherelement aufweisenden Speicherzellen Expired - Fee Related DE102004041330B3 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE102004041330A DE102004041330B3 (de) 2004-08-26 2004-08-26 Speicherschaltung mit ein Widerstandsspeicherelement aufweisenden Speicherzellen
US11/213,372 US7251152B2 (en) 2004-08-26 2005-08-26 Memory circuit having memory cells which have a resistance memory element

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102004041330A DE102004041330B3 (de) 2004-08-26 2004-08-26 Speicherschaltung mit ein Widerstandsspeicherelement aufweisenden Speicherzellen

Publications (1)

Publication Number Publication Date
DE102004041330B3 true DE102004041330B3 (de) 2006-03-16

Family

ID=35853793

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102004041330A Expired - Fee Related DE102004041330B3 (de) 2004-08-26 2004-08-26 Speicherschaltung mit ein Widerstandsspeicherelement aufweisenden Speicherzellen

Country Status (2)

Country Link
US (1) US7251152B2 (de)
DE (1) DE102004041330B3 (de)

Families Citing this family (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004026003B3 (de) * 2004-05-27 2006-01-19 Infineon Technologies Ag Resistive Speicherzellen-Anordnung
JP4189395B2 (ja) * 2004-07-28 2008-12-03 シャープ株式会社 不揮発性半導体記憶装置及び読み出し方法
DE102004041907B3 (de) 2004-08-30 2006-03-23 Infineon Technologies Ag Resistive Speicheranordnung, insbesondere CBRAM-Speicher
US7339813B2 (en) * 2004-09-30 2008-03-04 Sharp Laboratories Of America, Inc. Complementary output resistive memory cell
DE102004047638B4 (de) * 2004-09-30 2011-12-01 Qimonda Ag Nichtflüchtige Speicherzelle
US7795617B2 (en) * 2004-10-29 2010-09-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, IC card, IC tag, RFID, transponder, paper money, valuable securities, passport, electronic device, bag, and clothes
US7289350B2 (en) * 2005-04-05 2007-10-30 Infineon Technologies Ag Electronic device with a memory cell
JP2007115956A (ja) * 2005-10-21 2007-05-10 Toshiba Corp 半導体記憶装置
US7450411B2 (en) * 2005-11-15 2008-11-11 Macronix International Co., Ltd. Phase change memory device and manufacturing method
US7522444B2 (en) * 2006-03-13 2009-04-21 Infineon Technologies Ag Memory circuit, method for operating a memory circuit, memory device and method for producing a memory device
US7474555B2 (en) 2006-03-17 2009-01-06 Thomas Nirschl Integrated circuit including resistivity changing material element
US7495971B2 (en) * 2006-04-19 2009-02-24 Infineon Technologies Ag Circuit and a method of determining the resistive state of a resistive memory cell
US8014199B2 (en) * 2006-05-22 2011-09-06 Spansion Llc Memory system with switch element
US20100030557A1 (en) * 2006-07-31 2010-02-04 Stephen Molloy Voice and text communication system, method and apparatus
WO2008068801A1 (ja) * 2006-11-30 2008-06-12 Fujitsu Limited 不揮発性半導体記憶装置並びにその書き込み方法、読み出し方法及び消去方法
US7961534B2 (en) * 2007-09-10 2011-06-14 Hynix Semiconductor Inc. Semiconductor memory device for writing data to multiple cells simultaneously and refresh method thereof
US7961507B2 (en) 2008-03-11 2011-06-14 Micron Technology, Inc. Non-volatile memory with resistive access component
US8107273B1 (en) 2008-07-28 2012-01-31 Adesto Technologies Corporation Integrated circuits having programmable metallization cells (PMCs) and operating methods therefor
US7830693B2 (en) * 2008-11-12 2010-11-09 Seagate Technology Llc NAND based resistive sense memory cell architecture
US8331128B1 (en) 2008-12-02 2012-12-11 Adesto Technologies Corporation Reconfigurable memory arrays having programmable impedance elements and corresponding methods
JP5462490B2 (ja) * 2009-01-19 2014-04-02 株式会社日立製作所 半導体記憶装置
US7978510B2 (en) * 2009-03-01 2011-07-12 International Businesss Machines Corporation Stochastic synapse memory element with spike-timing dependent plasticity (STDP)
US8463723B2 (en) * 2009-03-01 2013-06-11 International Business Machines Corporation Electronic synapse
EP2436011B1 (de) * 2009-05-29 2017-11-22 Forschungszentrum Jülich GmbH Speichereiement, stapelung, speichermatrix und verfahren zum betreiben
US8269203B2 (en) 2009-07-02 2012-09-18 Actel Corporation Resistive RAM devices for programmable logic devices
KR20110074354A (ko) 2009-12-24 2011-06-30 삼성전자주식회사 메모리소자 및 그 동작방법
EP2548238B8 (de) * 2010-03-16 2015-06-17 SanDisk 3D, LLC Verfahren zur herstellung von bodenelektroden zur verwendung mit metalloxidwiderstandsschaltschichten
US8947913B1 (en) 2010-05-24 2015-02-03 Adesto Technologies Corporation Circuits and methods having programmable impedance elements
US9570678B1 (en) 2010-06-08 2017-02-14 Crossbar, Inc. Resistive RAM with preferental filament formation region and methods
US9601692B1 (en) 2010-07-13 2017-03-21 Crossbar, Inc. Hetero-switching layer in a RRAM device and method
US8946046B1 (en) 2012-05-02 2015-02-03 Crossbar, Inc. Guided path for forming a conductive filament in RRAM
US8411485B2 (en) 2010-06-14 2013-04-02 Crossbar, Inc. Non-volatile variable capacitive device including resistive memory cell
US9013911B2 (en) 2011-06-23 2015-04-21 Crossbar, Inc. Memory array architecture with two-terminal memory cells
US8884261B2 (en) 2010-08-23 2014-11-11 Crossbar, Inc. Device switching using layered device structure
US8569172B1 (en) 2012-08-14 2013-10-29 Crossbar, Inc. Noble metal/non-noble metal electrode for RRAM applications
US8619457B2 (en) 2010-09-13 2013-12-31 Hewlett-Packard Development Company, L.P. Three-device non-volatile memory cell
US8315079B2 (en) 2010-10-07 2012-11-20 Crossbar, Inc. Circuit for concurrent read operation and method therefor
US8389971B2 (en) 2010-10-14 2013-03-05 Sandisk 3D Llc Memory cells having storage elements that share material layers with steering elements and methods of forming the same
US8841648B2 (en) 2010-10-14 2014-09-23 Sandisk 3D Llc Multi-level memory arrays with memory cells that employ bipolar storage elements and methods of forming the same
US8502185B2 (en) 2011-05-31 2013-08-06 Crossbar, Inc. Switching device having a non-linear element
USRE46335E1 (en) 2010-11-04 2017-03-07 Crossbar, Inc. Switching device having a non-linear element
US8426306B1 (en) 2010-12-31 2013-04-23 Crossbar, Inc. Three dimension programmable resistive random accessed memory array with shared bitline and method
US8427203B2 (en) * 2011-02-25 2013-04-23 The United States Of America As Represented By The Secretary Of The Air Force Reconfigurable memristor-based computing logic
US8320160B2 (en) * 2011-03-18 2012-11-27 Crossbar, Inc. NAND architecture having a resistive memory cell connected to a control gate of a field-effect transistor
US9620206B2 (en) 2011-05-31 2017-04-11 Crossbar, Inc. Memory array architecture with two-terminal memory cells
US8619459B1 (en) 2011-06-23 2013-12-31 Crossbar, Inc. High operating speed resistive random access memory
US9058865B1 (en) 2011-06-30 2015-06-16 Crossbar, Inc. Multi-level cell operation in silver/amorphous silicon RRAM
US8946669B1 (en) 2012-04-05 2015-02-03 Crossbar, Inc. Resistive memory device and fabrication methods
US9166163B2 (en) 2011-06-30 2015-10-20 Crossbar, Inc. Sub-oxide interface layer for two-terminal memory
US9564587B1 (en) 2011-06-30 2017-02-07 Crossbar, Inc. Three-dimensional two-terminal memory with enhanced electric field and segmented interconnects
US9059705B1 (en) 2011-06-30 2015-06-16 Crossbar, Inc. Resistive random accessed memory device for FPGA configuration
US9627443B2 (en) 2011-06-30 2017-04-18 Crossbar, Inc. Three-dimensional oblique two-terminal memory with enhanced electric field
US8730752B1 (en) * 2012-04-02 2014-05-20 Adesto Technologies Corporation Circuits and methods for placing programmable impedance memory elements in high impedance states
US9685608B2 (en) 2012-04-13 2017-06-20 Crossbar, Inc. Reduced diffusion in metal electrode for two-terminal memory
US8658476B1 (en) 2012-04-20 2014-02-25 Crossbar, Inc. Low temperature P+ polycrystalline silicon material for non-volatile memory device
US9001552B1 (en) 2012-06-22 2015-04-07 Crossbar, Inc. Programming a RRAM method and apparatus
US10096653B2 (en) 2012-08-14 2018-10-09 Crossbar, Inc. Monolithically integrated resistive memory using integrated-circuit foundry compatible processes
US9583701B1 (en) 2012-08-14 2017-02-28 Crossbar, Inc. Methods for fabricating resistive memory device switching material using ion implantation
US9576616B2 (en) 2012-10-10 2017-02-21 Crossbar, Inc. Non-volatile memory with overwrite capability and low write amplification
US10290801B2 (en) 2014-02-07 2019-05-14 Crossbar, Inc. Scalable silicon based resistive memory device
TWI727960B (zh) 2015-07-21 2021-05-21 美商愛德斯托科技公司 具形成於位元線下共用導體之具可程式阻抗元件記憶體裝置
US10270451B2 (en) 2015-12-17 2019-04-23 Microsemi SoC Corporation Low leakage ReRAM FPGA configuration cell
US10147485B2 (en) 2016-09-29 2018-12-04 Microsemi Soc Corp. Circuits and methods for preventing over-programming of ReRAM-based memory cells
CN110036484B (zh) * 2016-12-09 2021-04-30 美高森美SoC公司 电阻式随机存取存储器单元
CN111033624B (zh) 2017-08-11 2023-10-03 美高森美SoC公司 用于对电阻随机存取存储器设备进行编程的电路和方法
US10283562B2 (en) 2017-08-23 2019-05-07 Sandisk Technologies Llc Process for fabricating three dimensional non-volatile memory system
US10249682B2 (en) * 2017-08-23 2019-04-02 Sandisk Technologies Llc Non-volatile memory system with serially connected non-volatile reversible resistance-switching memory cells
US10217795B1 (en) 2017-08-23 2019-02-26 Sandisk Technologies Llc Memory cell for non-volatile memory system

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004001760A1 (en) * 2002-06-20 2003-12-31 Infineon Technologies Ag Ferroelectric memory with series connected memory cells
WO2004017328A1 (en) * 2002-08-14 2004-02-26 Intel Corporation Method for reading a structural phase-change memory

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7068533B2 (en) * 2004-09-30 2006-06-27 Infineon Technologies Ag Resistive memory cell configuration and method for sensing resistance values

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004001760A1 (en) * 2002-06-20 2003-12-31 Infineon Technologies Ag Ferroelectric memory with series connected memory cells
WO2004017328A1 (en) * 2002-08-14 2004-02-26 Intel Corporation Method for reading a structural phase-change memory

Also Published As

Publication number Publication date
US20060050546A1 (en) 2006-03-09
US7251152B2 (en) 2007-07-31

Similar Documents

Publication Publication Date Title
DE102004041330B3 (de) Speicherschaltung mit ein Widerstandsspeicherelement aufweisenden Speicherzellen
DE102004026003B3 (de) Resistive Speicherzellen-Anordnung
DE102006038899B4 (de) Festkörperelektrolyt-Speicherzelle sowie Festkörperelektrolyt-Speicherzellenarray
DE102004020575B3 (de) Halbleiterspeicherbauelement in Cross-Point-Architektur
EP2436011B1 (de) Speichereiement, stapelung, speichermatrix und verfahren zum betreiben
DE102004040750B4 (de) Speicherzellenanordnung mit Speicherzellen vom CBRAM-Typ und Verfahren zum Programmieren derselben
DE102007015540A1 (de) Speicherzelle, Speichervorrichtung und Verfahren zu deren Betätigung
DE102004047666B4 (de) Speicher mit Widerstandsspeicherzelle und Bewertungsschaltung
WO2006042828A1 (de) Nor- und nand-speicheranordnung von resistiven speicherelementen
DE102004018715B3 (de) Speicherzelle zum Speichern einer Information, Speicherschaltung sowie Verfahren zum Herstellen einer Speicherzelle
DE102008026432A1 (de) Integrierte Schaltung, Speichermodul sowie Verfahren zum Betreiben einer integrierten Schaltung
DE102007001222A1 (de) Festkörperelektrolyt-Speichervorrichtung
DE102004040752A1 (de) Integrierte Speicheranordnung auf der Basis resistiver Speicherzellen und Herstellungsverfahren dafür
EP1202283B1 (de) MRAM-Anordnung
DE102006010531A1 (de) Speichervorrichtung und Verfahren zum Betreiben einer solchen Speichervorrichtung
DE102009023153B4 (de) Speicherelement, Speichermatrix und Verfahren zum Betreiben
DE102005003025B4 (de) PMC-Speicherschaltung sowie Verfahren zum Speichern eines Datums in einer PMC-Speicherschaltung
DE10207300B4 (de) Integrierter Festwertspeicher, Verfahren zum Betreiben eines solchen Festwertspeichers sowie Herstellungsverfahren
DE102006061720B4 (de) Speichervorrichtung zum Lesen/Schreiben von Daten
DE602005005676T2 (de) Mikroelektronische Vorrichtung mit Speicherelementen und Verfahren zu ihrer Herstellung
DE102004059642B4 (de) Verfahren zum Schalten eines resistiven Speicherelements
DE102007015281A1 (de) Resistiv schaltende Speicherzelle und Verfahren zum Betreiben einer resistiv schaltenden Speicherzelle
DE102007006567B3 (de) Resistive Speicherzelle
EP3011567B1 (de) Nichtflüchtige, kapazitiv auslesbare speicherelemente
DE102004010243A1 (de) Statische Speicherzelle mit einem PMC-Widerstandsbauelement

Legal Events

Date Code Title Description
8100 Publication of patent without earlier publication of application
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: QIMONDA AG, 81739 MUENCHEN, DE

R081 Change of applicant/patentee

Owner name: INFINEON TECHNOLOGIES AG, DE

Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE

Owner name: POLARIS INNOVATIONS LTD., IE

Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE

R081 Change of applicant/patentee

Owner name: POLARIS INNOVATIONS LTD., IE

Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 85579 NEUBIBERG, DE

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee