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HINTERGRUND DER ERFINDUNG
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Die
Erfindung betrifft eine resistiv schaltende Speicherzelle, insbesondere
einen Phasenwechselspeicher mit wahlfreiem Zugriff (Phase Change
Random Access Memory, „PCRAM") und eine Speichervorrichtung,
die solche Speicherzellen beinhaltet. Die Erfindung betrifft ferner
ein Verfahren zur Betätigung einer
resistiv schaltenden Speicherzelle und ein Verfahren zur Betätigung einer
resistiv schaltenden Speichervorrichtung. Die Erfindung betrifft
ferner ein Verfahren zur Herstellung einer Speichervorrichtung.
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Im
Fall von herkömmlichen
Speichervorrichtungen, insbesondere herkömmlichen Halbleiter-Speichervorrichtungen,
wird zwischen sogenannten funktionalen Speichervorrichtungen (z.
B. PLAs, PALs, etc.) und sogenannten Tabellen-Speichervorrichtungen,
z. B. ROM-Vorrichtungen (ROM = Read Only Memory bzw. Nur-Lese-Speicher – insbesondere
PROMs, EPROMs, EEPROMs, Flash-Speicher, etc.) und RAM-Vorrichtungen
(RAM = Random Access Memory bzw. Speicher mit wahlfreiem Zugriff – insbesondere
z. B. DRAMs und SRAMs), unterschieden.
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Eine
RAM-Vorrichtung ist ein Speicher, in dem unter einer vorgegebenen
Adresse Daten abgespeichert werden und die Daten später unter
dieser Adresse wieder ausgelesen werden. Bei SRAMs (SRAM = Static
Random Access Memory bzw. statischer Speicher mit wahlfreiem Zugriff)
bestehen die einzelnen Speicherzellen z. B. aus wenigen, beispielsweise
6, Transistoren, und bei sog. DRAMs (DRAM = Dynamic Random Access
Memory bzw. dynamischer Speicher mit wahlfreiem Zugriff) im Allgemeinen
nur aus einem einzigen, entsprechend gesteuerten kapazitiven Element.
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Des
Weiteren sind seit neuerem auch sogenannte „resistive" oder „resistiv schaltende" Speichervorrichtungen
bekannt, z. B. sogenannte Phase Change Random Access Memories bzw.
Phasenwechselspeicher mit wahlfreiem Zugriff („PCRAMs"), Conductive Bridging Random Access
Memories bzw. leitend verbrückende
Speicher mit wahlfreiem Zugriff („CBRAMs"), magnetoresistive Random Access Memories
(„MRAM") etc., etc.
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Bei „resistiven" bzw. „resistiv
schaltenden" Speichervorrichtungen
wird ein „aktives" bzw. „schaltaktives" Material, das beispielsweise
zwischen zwei geeigneten Elektroden angeordnet ist, durch entsprechende
Schaltvorgänge
in einen mehr oder weniger leitfähigen
Zustand versetzt (wobei z. B. der mehr leitfähige Zustand einer gespeicherten
logischen „Eins" entspricht, und
der weniger leitfähige Zustand
einer gespeicherten logischen „Null", oder umgekehrt).
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Bei
Phase Change Random Access Memories (PCRAMs) kann als „schaltaktives" Material z. B. ein
geeignetes Chalkogenid- oder
Chalkogenidverbindungs-Material verwendet werden (z. B. ein Ge-Sb-Te
(„GST") oder ein Ag-In-Sb-Te-Verbindungsmaterial,
etc.). Das Chalkogenidverbindungs-Material kann durch entsprechende
Schaltvorgänge
in einen amorphen, d. h. relativ schwach leitfähigen, oder einen kristallinen,
d. h. relativ stark leitfähigen,
Zustand versetzt werden (wobei z. B. der relativ stark leitfähige Zustand
einer gespeicherten logischen „Eins" entsprechen kann,
und der relativ schwach leitfähige
Zustand einer gespeicherten logischen „Null", oder umgekehrt).
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Bei
den oben genannten Conductive Bridging Random Access Memories (CBRAMs)
erfolgt das Speichern von Daten unter Verwendung eines Schaltmechanismus,
der auf dem statistischen Überbrücken mehrfacher
metallreicher Ablagerungen in dem „schaltaktiven" Material basiert.
Bei Anlegen eines Schreibimpulses (positiver Impuls) an zwei entsprechende
Elektroden, die mit dem „schaltaktiven" Material in Kontakt
stehen, wächst
die Dichte der Ablagerungen an, bis sie einander schließlich berühren und
so durch das „schaltaktive" Material eine leitende
Brücke
bilden, was zu einem stark leitfähigen
Zustand der entsprechenden CBRAM-Speicherzelle führt. Durch Anlegen eines negativen
Impulses an die entsprechenden Elektroden kann dieser Vorgang umgekehrt
werden, wodurch die CBRAM Speicherzelle wieder in den schwach leitfähigen Zustand zurückversetzt
wird.
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Ähnlich wie
bei den oben genannten PCRAMs kann auf entsprechende Weise für CBRAM-Speicherzellen
ein geeignetes Chalkogenid oder eine Chalkogenidverbindung (z. B.
GeSe, GeS, AgSe, CuS, etc.) als „schaltaktives" Material verwendet
werden.
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Bei
PCRAMs muss, um mit einer entsprechenden PCRAM-Speicherzelle eine Änderung
aus dem oben genannten amorphen, d. h. einem relativ schwach leitfähigen, Zustand
des schaltaktiven Materials, in den oben genannten kristallinen,
d. h. einen relativ stark leitfähigen
Zustand, des schaltaktiven Materials, zu erreichen, ein geeigneter,
relativ hoher Heizstromimpuls an die Elektroden angelegt werden, wobei
der Heizstromimpuls dazu führt,
dass das schaltaktive Material über
seine Kristallisationstemperatur hinaus erwärmt wird und kristallisiert („Schreibvorgang").
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Umgekehrt
kann ein Zustandswechsel des schaltaktiven Materials vom kristallinen,
d. h. einem relativ stark leitfähigen,
Zustand in einen amorphen, d. h. relativ schwach leitfähigen, Zustand
z. B. dadurch erreicht werden, dass – wiederum mittels eines geeigneten
(relativ hohen) Heizstromimpulses – das schaltaktive Material über seine
Schmelztemperatur hinaus erwärmt
wird und anschließend
durch schnelles Abkühlen
in einen amorphen Zustand „abgeschreckt" wird („Löschvorgang").
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In
der Regel werden die genannten Lösch- oder
Schreib-Heizstromimpulse über entsprechende Quellleitungen
und Bitleitungen und entsprechende FET- oder Bipolarzugriffstransistoren,
die den jeweiligen Speicherzellen zugeordnet sind, bereitgestellt und über entsprechende
Wortleitungen gesteuert.
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Um
die Kosten niedrig zu halten, ist eine kleine Zelle gewünscht, was
eine hohe Dichte der Speicherzellenanordnung verlangt. Mit Plananordnungstransistoren
oder mit einem Transistor, wo die Source/Drain-Kontakte in der gleichen
horizontalen Ebene liegen (zum Beispiel FinFET), ist die Zellengröße aus geometrischen
Gründen
auf 6F2 beschränkt.
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Um
bei einer 1T1R-Zelle unter 6F2 zu gehen, ist ein Transistor mit
vertikalem Stromfluss gewünscht,
der eine diffundierte, vergrabene, plattenförmige Masseelektrode aufweist.
Jedoch weist eine diffundierte Platte keine unbegrenzte Leitfähigkeit auf.
An den Rändern
der Anordnung kann eine Masseplattenverbindung über implantierte Wannenverbindungen
eingerichtet werden. Jedoch verbraucht eine solche Verdrahtung in
einer Anordnung viel Platz.
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Somit
besteht nach wie vor ein Bedarf an einer Speichervorrichtung, die
flüchtige
Speicherzellen mit geringer Zellengröße und kompakter Anordnung beinhaltet.
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KURZE ZUSAMMENFASSUNG DER
ERFINDUNG
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Gemäß einem
Aspekt der Erfindung beinhaltet eine resistiv schaltende Speicherzelle
einer Speichervorrichtung:
eine Bitleitungselektrode und eine
zweite Elektrode mit einem niedrigeren Spannungspotential als die Bitleitungselektrode;
ein
schaltaktives Volumen und einen Auswahltransistor, die in Reihe
zwischen die Bitleitungselektrode und die zweite Elektrode geschaltet
sind;
wobei die zweite Elektrode über einen Verbindungstransistor
mit einer dritten Elektrode verbunden ist, deren Spannungspotential
bei oder unter demjenigen der zweiten Elektrode liegt; wobei die
zweite Elektrode eine vergrabene Elektrode beinhaltet, die zumindest
teilweise unter der Bitleitungselektrode und der dritten Elektrode
angeordnet ist.
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KURZE BESCHREIBUNG DER VERSCHIEDENEN ANSICHTEN
DER ZEICHNUNG
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Die
begleitende Zeichnung ist einbezogen, um ein umfassenderes Verständnis der
vorliegenden Erfindung zu ermöglichen,
und ist in diese Patentschrift aufgenommen und bildet einen Teil
davon. Die Zeichnung stellt schematisch die Ausführungsformen der vorliegenden
Erfindung dar und dient zusammen mit der Beschreibung dazu, die
Grundlagen der Erfindung zu erklären.
Andere Ausführungsformen
der vorliegenden Erfindung und viele der angestrebten Vorteile der
vorliegen den Erfindung werden deutlich, wenn sie durch Bezugnahme
auf die folgende ausführliche
Beschreibung besser verständlich
werden. Um der Klarheit willen werden in sämtlichen Figuren gegebenenfalls
gleiche Bezugszeichen verwendet, um identische oder funktional ähnliche
Elemente zu bezeichnen.
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1.
zeigt eine schematische Anordnung eines ersten Ausführungsbeispiels
einer Speichervorrichtung, die ein gitterartiges Feld bzw. Array
von Speicherzellen aufweist;
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2.
stellt einen Schaltplan dar, der dem ersten Ausführungsbeispiel von 1 entspricht.
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2A zeigt
eine alternative Ausführungsform
der Ausführungsform
von 2;
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3 stellt
ein Array-Layout dar, das der ersten beispielhaften Ausführungsform
von 1 in einer Sicht von oben nach unten entspricht;
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4 stellt
einen Teilquerschnitt des Array-Layouts von 3 dar;
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5 stellt
einen anderen Teilquerschnitt des Array-Layouts von 3 dar;
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6 stellt
einen weiteren Teilquerschnitt des Array-Layouts von 3 dar;
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7 zeigt
eine schematische Anordnung eines zweiten Ausführungsbeispiels einer Speichervorrichtung,
die ein anderes gitterartiges Array von Speicherzellen beinhaltet;
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8 stellt
einen Schaltplan dar, der dem zweiten Ausführungsbeispiel von 7 entspricht;
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9 stellt
ein Array-Layout dar, das dem zweiten Ausführungsbeispiel von 7,
gesehen von oben nach unten, entspricht;
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10 stellt
einen Teilquerschnitt des Array-Layouts von 9 dar;
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11 stellt
einen anderen Teilquerschnitt des Array-Layouts von 9 dar;
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12 stellt
einen weiteren Teilquerschnitt des Array-Layouts von 9 dar.
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AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
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Gemäß einem
ersten Aspekt der Erfindung beinhaltet eine resistiv schaltende
Speicherzelle einer Speichervorrichtung:
eine Bitleitungselektrode
und eine zweite Elektrode mit einem niedrigeren Spannungspotential
als die Bitleitungselektrode;
ein schaltaktives Volumen und
einen Auswahltransistor, die zwischen die Bitleitungselektrode und
die zweite Elektrode in Reihe geschaltet sind;
wobei die zweite
Elektrode über
einen Verbindungstransistor mit einer dritten Elektrode verbunden
ist, deren Spannungspotential bei oder unter demjenigen der zweiten
Elektrode liegt; wobei die zweite Elektrode eine vergrabene Elektrode
beinhaltet, die zumindest teilweise unter der Bitleitungselektrode
und der dritten Elektrode angeordnet ist.
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Vorteilhafterweise
ist eine Wortleitung mit einem Gate des Auswahltransistors verbunden.
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Vorteilhafterweise
kann die gleiche Wortleitung mit einem Gate des Verbindungstransistors
verbunden sein.
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Vorteilhafterweise
kann eine andere Wortleitung mit einem Gate des Verbindungstransistors
verbunden sein.
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Vorteilhafterweise
handelt es sich bei dem Auswahltransistor und/oder dem Verbindungstransistor
um einen vertikalen Transistor, der zumindest teilweise einen im
Wesentlichen vertikalen Stromfluss aufweist.
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Vorteilhafterweise
sind ein weiteres schaltaktives Volumen und der Verbindungstransistor
zwischen der zweiten Elektrode und der dritten Elektrode in Reihe
geschaltet.
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Vorteilhafterweise
sind die erste und die dritte Elektrode über einem Substrat angeordnet,
und die zweite Elektrode ist in dem Substrat angeordnet.
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Vorteilhafterweise
beinhaltet die zweite Elektrode dotiertes Silizium.
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Vorteilhafterweise
werden der Verbindungstransistor und der Auswahltransistor zumindest
teilweise unter Verwendung der gleichen Herstellungsschritte hergestellt.
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Vorteilhafterweise
beinhaltet das schaltaktive Volumen ein Phasenänderungselement.
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Vorteilhafterweise
wird der Verbindungstransistor immer aktiviert, wenn der Auswahltransistor
aktiviert wird.
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Vorteilhafterweise
ist der Verbindungstransistor während
des Betriebs der Speicherzelle immer aktiviert.
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Gemäß einem
anderen Aspekt der Erfindung beinhaltet eine Speichervorrichtung
eine Vielzahl von resistiv schaltenden Speicherzellen, wobei jede
der resistiv schaltenden Speicherzellen folgendes aufweist:
eine
Bitleitungselektrode und eine zweite Elektrode, die dem Satz aus
Speicherzellen gemeinsam ist, mit einem niedrigeren Spannungspotential
als die Bitleitungslelektrode;
ein schaltaktives Volumen und
einen Auswahltransistor, die zwischen der entsprechenden Bitleitungselektrode
und der gemeinsamen zweiten Elektrode in Reihe geschaltet sind;
wobei
die gemeinsame zweite Elektrode über
mindestens einen zugehörigen
Verbindungstransistor mit einer dritten Elektrode verbunden ist,
deren Spannungspotential bei oder unter demjenigen der gemeinsamen
zweiten Elektrode liegt;
wobei die gemeinsame zweite Elektrode
eine vergrabene Elektrode beinhaltet, die zumindest teilweise unter
den einzelnen Bitleitungselektroden und der dritten Elektrode angeordnet
ist.
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Vorteilhafterweise
ist bei jeder Speicherzelle Folgendes gegeben:
das schaltaktive
Material beinhaltet ein Phasenänderungselement;
der
Auswahltransistor ist mit einer ersten Wortleitung verbunden;
die
aktive Verbindung beinhaltet einen Transistor, der mit einer zweiten
Wortleitung verbunden ist;
und dabei
sind die Auswahltransistoren
jeweils mit einer anderen ersten Wortleitung verbunden.
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Vorteilhafterweise
ist eine gleiche Wortleitung mit einem Gate mindestens eines der
Auswahltransistoren und einem Gate eines der Verbindungstransistoren
verbunden.
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Vorteilhafterweise
ist eine gleiche Wortleitung mit Gates einer Vielzahl der Verbindungstransistoren
verbunden.
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Vorteilhafterweise
unterscheidet sich die Wortleitung, die mit den Gates der Vielzahl
von Verbindungstransistoren verbunden ist, von einer entsprechenden
Wortleitung von zugehörigen
Auswahltransistoren, und dabei handelt es sich bei den jeweiligen
Wortleitungen der zugehörigen
Auswahltransistoren jeweils um andere Wortleitungen.
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Vorteilhafterweise
ist mindestens einer von den Auswahltransistoren und den Verbindungstransistoren
ein vertikaler Transistor, der zumindest teilweise einen im Wesentlichen
vertikalen Stromfluss aufweist.
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Vorteilhafterweise
sind ein weiteres schaltaktives Volumen und der Verbindungstransistor
zwischen der zweiten Elektrode und der dritten Elektrode in Reihe
geschaltet.
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Vorteilhafterweise
sind die ersten und die dritten Elektroden über einem Substrat angeordnet, und
die zweiten Elektroden sind in dem Substrat angeordnet.
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Vorteilhafterweise
beinhalten die zweiten Elektroden dotiertes Silizium.
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Vorteilhafterweise
werden die Verbindungstransistoren und die Auswahltransistoren zumindest teilweise
unter Verwendung der gleichen Herstellungsschritte hergestellt.
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Vorteilhafterweise
beinhalten die schaltaktiven Volumina Phasenänderungselemente.
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Vorteilhafterweise
sind die Verbindungstransistoren während des Betriebs der Auswahltransistoren
immer aktiviert.
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Vorteilhafterweise
sind die Verbindungstransistoren während des Betriebs der Speichervorrichtung
immer aktiviert.
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Gemäß einem
weiteren Aspekt der Erfindung beinhaltet eine Speichervorrichtung
ein gitterartiges Muster aus resistiv schaltenden Speicherzellen, wobei
das gitterartige Muster von einer Zeile aus parallelen Wortleitungen
und von einer Spalte aus parallelen ersten Elektroden, die im Wesentlichen
senkrecht zu den Wortleitungen sind, gebildet wird, wobei jede der
resistiv schaltenden Speicherzellen folgendes aufweist:
ein
schaltaktives Volumen und einen Transistor, die zwischen einer der
ersten Elektroden und einer zweiten Elektrode, die den Speicherzellen
gemeinsam ist, in Reihe geschaltet sind; und
wobei jeder Transistor
von einer der Wortleitungen Gateangesteuert wird;
wobei mindestens
eine der ersten Elektroden eine Bitleitung ist und mindestens eine
der ersten Elektroden eine Masseelektrode mit dem gleichen oder
einem niedrigeren Spannungspotential als die gemeinsamen zweiten
Elektroden ist.
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Vorteilhafterweise
beinhaltet der Schritt des Aktivierens der aktiven Verbindung den
folgenden Schritt:
- – Aktivieren eines Transistors,
so dass der Transistor selektiv einen Stromfluss zwischen den zweiten
und dritten Elektroden zulässt.
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Vorteilhafterweise
werden die Transistoren, die zwischen die Masseelektrode und die
zweite Elektrode geschaltet sind, zumindest während des Betriebs einer der
resistiv schaltenden Speicherzellen, die zwischen eine Bitleitung
und die zweite Elektrode geschaltet sind, aktiviert.
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Vorteilhafterweise
sind die Transistoren, die zwischen die Masseelektrode und die zweite
Elektrode geschaltet sind, immer aktiviert.
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Vorteilhafterweise
handelt es sich bei den Transistoren um vertikale Transistoren,
die jeweils zumindest teilweise einen im Wesentlichen vertikalen Stromfluss
aufweisen.
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Vorteilhafterweise
beinhalten die schaltaktiven Volumina Phasenänderungselemente.
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Vorteilhafterweise
sind die ersten und Masseelektroden über einem Substrat angeordnet,
und die zweite Elektrode ist in dem Substrat angeordnet.
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Gemäß einem
weiteren Aspekt der Erfindung beinhaltet eine Speichervorrichtung
ein gitterartiges Muster aus resistiv schaltenden Speicherzellen, wobei
das gitterartige Muster von einer Zeile aus parallelen Wortleitungen
und von einer Spalte aus parallelen Bitleitungen, die im Wesentlichen
senkrecht zu den Wortleitungen sind, gebildet wird, wobei jede der
resistiv schaltenden Speicherzellen folgendes beinhaltet: ein schaltaktives
Volumen und einen Transistor, die zwischen eine der Bitleitungen
und eine zweite Elektrode, die den Speicherzellen gemeinsam ist,
geschaltet ist; und wobei jeder Transistor von einer der Wortleitungen
Gate-angesteuert wird; wobei die Transistoren, die zwischen mindestens
eine der Wortleitungen und die zweite Elektrode geschaltet sind,
zumindest während
der Aktivierung eines der anderen von den Transistoren aktiviert
werden.
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Vorteilhafterweise
sind die Transistoren, die zwischen die mindestens eine von den
Wortleitungen und die zweite Elektrode geschaltet sind, immer aktiviert.
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Vorteilhafterweise
handelt es sich bei den Transistoren um vertikale Transistoren,
die jeweils zumindest teilweise einen im Wesentlichen vertikalen Stromfluss
aufweisen.
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Vorteilhafterweise
beinhaltet das schaltaktive Element Phasenänderungselemente.
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Vorteilhafterweise
sind die Bitleitungen und Wortleitungen über einem Substrat angeordnet,
und die zweite Elektrode ist in dem Substrat angeordnet.
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Vorteilhafterweise
wird die mindestens eine Wortleitung, die Speicherzellen zumindest
während des
Betriebs des anderen von den Transistoren aktiviert, als elektrisch
kontinuierliche Leitung hergestellt.
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Gemäß noch einem
weiteren Aspekt der Erfindung wird ein Verfahren zur Betätigung einer
resistiv schaltenden Speicher zelle einer Speichervorrichtung offenbart,
wobei die resistiv schaltende Speicherzelle folgendes beinhaltet:
eine
Bitleitungselektrode und eine zweite Elektrode mit einem niedrigeren
Spannungspotential als die Bitleitungselektrode;
ein schaltaktives
Volumen und einen Auswahltransistor, die zwischen der Bitleitungselektrode
und der zweiten Elektrode in Reihe geschaltet sind;
wobei die
zweite Elektrode über
einen Verbindungstransistor mit einer dritten Elektrode in Reihe
geschaltet ist, deren Spannungspotential bei oder unter demjenigen
der zweiten Elektrode liegt; wobei die zweite Elektrode eine vergrabene
Elektrode beinhaltet und zumindest teilweise unter der Bitleitungselektrode
und der dritten Elektrode angeordnet ist,
wobei das Verfahren
die folgenden Schritte beinhaltet:
- – Aktivieren
des Auswahltransistors, um einen Stromfluss zwischen der Bitleitungselektrode
und der zweiten Elektrode durch das schaltaktive Volumen hindurch
zuzulassen;
- – Aktivieren
des Verbindungstransistors, so dass er selektiv einen Stromfluss
zwischen den zweiten und dritten Elektroden zulässt;
so dass durch
gleichzeitige Aktivierung des Auswahltransistors und des Verbindungstransistors
ein Strom von der Bitleitungselektrode zur dritten Elektrode fließen kann.
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Vorteilhafterweise
beinhalten die Aktivierungsschritte eine gleichzeitige Aktivierung
des Auswahltransistors und der aktiven Verbindung.
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Vorteilhafterweise
wird die Aktivierung des Auswahltransistors und der aktiven Verbindung
der einen von den Spei cherzellen von einer Wortleitung durchgeführt, die
den Speicherzellen gemeinsam ist.
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Vorteilhafterweise
beinhaltet die gleichzeitige Aktivierung des Auswahltransistors
und des Verbindungstransistors eine permanente Aktivierung des Verbindungstransistors.
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Vorteilhafterweise
wird die Aktivierung des Auswahltransistors und der aktiven Verbindung
von einer gleichen Wortleitung durchgeführt.
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Vorteilhafterweise
wird die Aktivierung des Auswahltransistors und der aktiven Verbindung
von unterschiedlichen Wortleitungen durchgeführt.
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Vorteilhafterweise
fließt
ein Strom durch die Transistoren zumindest teilweise auf im Wesentlichen
vertikale Weise.
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Gemäß einem
anderen Aspekt der Erfindung wird ein Verfahren zur Betätigung einer
Speichervorrichtung, die eine Vielzahl von resistiv schaltenden Speicherzellen
aufweist, offenbart, wobei jede der resistiv schaltenden Speicherzellen
folgendes beinhaltet:
eine Bitleitungselektrode und einen zweite
Elektrode, die dem Satz aus Speicherzellen gemeinsam ist, mit einem
niedrigeren Spannungspotential als die Bitleitungselektrode;
ein
schaltaktives Volumen und einen Auswahltransistor, die zwischen
die entsprechende Bitleitungselektrode und die gemeinsame zweite
Elektrode in Reihe geschaltet sind;
wobei die gemeinsame zweite
Elektrode über
mindestens einen zugehörigen
Verbindungstransistor mit einer dritten Elektrode verbunden ist,
deren Spannungspotential bei oder unter demjenigen der gemeinsamen
zweiten Elektrode liegt;
wobei die gemeinsame zweite Elektrode
eine vergrabene Elektrode beinhaltet, die zumindest teilweise unter
den einzelnen Bitleitungselektroden und der dritten Elektrode angeordnet
sind,
wobei das Verfahren die folgenden Schritte beinhaltet:
- – Aktivieren
des Auswahltransistors von einer der Speicherzellen, um einen Stromfluss
zwischen der Bitleitungselektrode und der gemeinsamen zweiten Elektrode
durch das aktive Volumen hindurch zuzulassen;
- – Aktivieren
des Verbindungstransistors einer der Speicherzellen, so dass der
Verbindungstransistor selektiv einen Stromfluss zwischen den zweiten
und dritten Elektroden zulässt;
so
dass durch gleichzeitige Aktivierung des Auswahltransistors und
des Verbindungstransistors einer der Speicherzellen ein Strom von
der Bitleitungselektrode zur dritten Elektrode fließen kann.
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Vorteilhafterweise
beinhaltet die gleichzeitige Aktivierung des Elektronentransistors
und des Verbindungstransistors die permanente Aktivierung des Verbindungstransistors.
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Vorteilhafterweise
wird die Aktivierung des Auswahltransistors und der aktiven Verbindung
von einer gleichen Wortleitung durchgeführt.
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Vorteilhafterweise
wird die Aktivierung des Auswahltransistors und der aktiven Verbindung
von unterschiedlichen Wortleitungen durchgeführt.
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Vorteilhafterweise
fließt
ein Strom durch die Transistoren zumindest teilweise auf im Wesentlichen
vertikale Weise.
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Gemäß einem
noch weiteren Aspekt der Erfindung beinhaltet eine resistiv schaltende
Speicherzelle einer Speichervorrichtung folgendes:
ein erstes
elektrisches Verbindungsmittel und ein zweites elektrisches Verbindungsmittel
mit einem niedrigeren Spannungspotential als das erste elektrische
Verbindungsmittel;
ein schaltaktives Mittel und ein Auswahlmittel,
die selektiv zuzulassen, dass ein Strom hindurch fließt, und die
zwischen das erste elektrische Verbindungsmittel und das zweite
elektrische Verbindungsmittel in Reihe geschaltet sind;
wobei
das zweite elektrische Verbindungsmittel über ein Verbindungsmittel,
das selektiv zulässt,
dass ein Strom hindurchfließt,
mit einem dritten elektrischen Verbindungsmittel verbunden ist,
das das gleiche oder ein niedrigeres Spannungspotential aufweist
als das zweite elektrische Verbindungsmittel;
wobei das zweite
elektrische Verbindungsmittel eine vergrabene Elektrode beinhaltet,
die zumindest teilweise unter dem ersten elektrischen Verbindungsmittel
und dem dritten elektrischen Verbindungsmittel angeordnet.
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Vorteilhafterweise
ist ein elektrisches Steuermittel mit einem Steuereingang des Auswahlmittels verbunden.
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Vorteilhafterweise
ist das gleiche elektrische Steuermittel mit einem Steuereingang
des Verbindungsmittels verbunden.
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Vorteilhafterweise
ist ein weiteres elektrisches Steuermittel mit einem Steuereingang
des Verbindungsmittels verbunden.
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Vorteilhafterweise
erzwingt das Auswahlmittel und/oder das Verbindungsmittel einen
im Wesentlichen vertikalen Stromfluss.
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Vorteilhafterweise
sind ein weiteres schaltaktives Element und das Auswahlmittel in
Reihe zwischen das zweite elektrische Verbindungsmittel und das
dritte elektrische Verbindungsmittel geschaltet.
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Vorteilhafterweise
sind das erste und das dritte elektrische Verbindungsmittel über einem
Substrat angeordnet, und das zweite elektrische Verbindungsmittel
ist in dem Substrat angeordnet.
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Vorteilhafterweise
beinhaltet das zweite elektrische Verbindungsmittel dotiertes Silizium.
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Vorteilhafterweise
beinhaltet zumindest eines von den zweiten elektrischen Verbindungsmitteln und
den dritten elektrischen Verbindungsmitteln mindestens ein Element
aus einer Gruppe, die aus einer vergrabenen Masseplatte, einer vergrabenen
Masseleitung und einem vergrabenen Massegitter besteht.
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Vorteilhafterweise
werden das Verbindungsmittel und das Auswahlmittel zumindest teilweise
anhand der gleichen Herstellungsschritte durchgeführt.
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Vorteilhafterweise
beinhaltet das schaltaktive Mittel ein Phasenänderungselement.
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Vorteilhafterweise
wird das Verbindungsmittel immer aktiviert, wenn das Auswahlmittel
aktiviert wird.
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Vorteilhafterweise
ist das Verbindungsmittel während
des Betriebs der Speicherzelle immer aktiviert.
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Gemäß einem
weiteren Aspekt der Erfindung wird ein Verfahren zur Herstellung
einer Speichervorrichtung offenbart, wobei die Speichervorrichtung
einen Satz aus mindestens zwei resistiv schaltenden Speicherzellen
beinhaltet, wobei jede der resistiv schaltenden Speicherzellen folgendes
aufweist:
eine Bitleitungselektrode und eine zweite Elektrode, die
dem Satz aus Speicherzellen gemeinsam ist, mit einem niedrigeren
Spannungspotential als die Bitleitungselektrode;
ein schaltaktives
Volumen und einen Auswahltransistor, die zwischen der entsprechenden
Bitleitungselektrode und der gemeinsamen zweiten Elektrode in Reihe
geschaltet sind;
wobei die gemeinsame zweite Elektrode über zumindest
einen zugehörigen
Verbindungstransistor mit einer dritten Elektrode verbunden ist,
deren Spannungspotential bei oder unter demjenigen der gemeinsamen
zweiten Elektrode liegt;
wobei die gemeinsame zweite Elektrode
eine vergrabene Elektrode beinhaltet, die zumindest teilweise unter
den einzelnen Bitleitungselektroden und der dritten Elektrode angeordnet
ist;
wobei das Verfahren zumindest einen Schritt der gleichzeitigen
Herstellung eines Teils des Verbindungstransistors und eines funktional
entsprechenden Teils des Auswahltransistors beinhaltet.
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Vorteilhafterweise
wird das Verbindungsmittel immer aktiviert, wenn das Auswahlmittel
aktiviert wird.
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Vorteilhafterweise
beinhaltet das Verfahren den Schritt der gleichzeitigen Herstellung
einer unteren dotierten Region des Verbindungstransistors und des
Auswahltransistors.
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Vorteilhafterweise
beinhaltet das Verfahren den Schritt der gleichzeitigen Herstellung
einer Transistor-Body-Region des Verbindungstransistors und einer
Transistor-Body-Region des Auswahltransistors.
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Vorteilhafterweise
beinhaltet das Verfahren den Schritt der gleichzeitigen Herstellung
einer Gate-Oxid-Region des Verbindungstransistors und eine Gate-Oxid-Region
des Auswahltransistors.
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Vorteilhafterweise
beinhaltet das Verfahren den Schritt der gleichzeitigen Herstellung
einer oberen dotierten Region des Verbindungstransistors und einer
oberen dotierten Region des Auswahltransistors.
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Vorteilhafterweise
beinhaltet das Verfahren den Schritt der gleichzeitigen Herstellung
eines dritten Elektrodenteils des Verbindungstransistors und einer
Verbindungsregion des Auswahltransistors.
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1 zeigt
eine schematische Anordnung eines ersten Ausführungsbeispiels einer Speichervorrichtung
MD1, die ein gitterförmiges
Array A aus Speicherzellen beinhaltet, wie von Kreisen angezeigt.
Die Speicherzellen sind in Regionen angeordnet, wo, von oben nach
unten betrachtet, Bitleitungen BL und Wortleitungen WL einander
kreuzen. Die Bitleitungen, von denen um der Klarheit willen nur
ein Beispielssatz BLn – 1,
BLn und BLn + 1 mit Bezugszahlen versehen ist, sind parallel und
gleichmäßig beabstandet
und verlaufen im Wesentlichen senk recht zu den Wortleitungen, von
denen nur ein Beispielssatz WLn – 1, WLn und WLn + 1 mit Bezugszahlen
versehen ist. Die Wortleitungen sind ebenfalls parallel angeordnet
und sind gleichmäßig beabstandet.
In dieser Darstellung bilden die Bitleitungen eine Spalte aus parallelen
Leitungen, während
die Wortleitungen eine Zeile aus parallelen Leitungen bilden.
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In 1 ist
eine Beispielsspeicherzelle MC1 in einer Region angeordnet, wo die
Bitleitung BLn und die Wortleitung WLn einander kreuzen, und eine benachbarte
Speicherzelle MC2 ist in einer Region angeordnet, wo die Bitleitung
BLn und die Wortleitung WLn – 1
einander kreuzen. Wie nachstehend näher beschrieben wird, liefert
die Bitleitung BLn ein Spannungspotential für die Ansprechung (Lesung und
Beschreibung) der Speicherzelle MC1 bzw. MC2, während die zughörige Wortleitung
WLn bzw. WLn – 1
als Steuerleitung dient, um zuzulassen, dass ein Strom durch die
entsprechende Speicherzelle MC1 bzw. MC2 fließt. Alle Speicherzellen des
Array A sind durch eine gemeinsame zweite Elektrode (nicht dargestellt)
verbunden, die ein niedrigeres Spannungspotential V2 als die Bitleitungselektrode aufweist,
wenn die Bitleitung aktiviert ist. Eine Speicherzelle kann aus einem
schaltaktiven Volumen, z. B. einem Phasenänderungselement, und einem
Verbindungstransistor bestehen, die zwischen eine der Bitleitungen
und die zweite Elektrode in Reihe geschaltet sind und von einer
der Wortleitungen Gate-angesteuert werden.
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In
bekannten Entwürfen
sind alle Leitungen in einer Spalte des Array A Bitleitungen BL,
während alle
Leitungen in einer Zeile Wortleitungen sind. Somit beinhalten alle
Kreuzungsregionen Speicherzellen. Bei diesem bekannten Entwurf entsteht
das Problem, dass, falls die zweite Elektrode in dem Substrat 'vergraben' ist, die zweite
Elektrode einen zu hohen Widerstand für lange Leitungswege zeigen
kann und somit die Zuverlässigkeit
des Schaltvorgangs bestimmter Speicherzellen verringert. Die zweite
Elektrode besteht aus dotiertem Substratmaterial, z. B. dotiertem
Silizium. Das dotierte Silizium kann mit jeder dem Fachmann bekannten
Technik implementiert werden.
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Der
in 1 dargestellte Entwurf löst das Problem durch Verwendung
von einer der Leitungen der Spaltenleitungen als Masseelektrode
GND. Hierbei muss die Masseelektrode GND nur ein Spannungspotential
VGND aufweisen, das höchstens so hoch ist wie das
der zweiten Elektrode, d. h. VGND </= V2.
Durch Verwendung dieser Masseleitung GND im Array A der Speicherzellen
kann die maximale Länge eines
Leitungswegs durch die relativ resistive zweite Elektrode hindurch
begrenzt werden. Dies gilbt besonders dann, wenn die Masseelektrode
GND aus Metall besteht. Natürlich
kann die Masseelektrode GND ordnungsgemäß mit der Masse verbunden werden.
Die (als Quadrate dargestellten) Verbindungselemente C1, C2, welche
die zweite Elektrode mit der Masseelektrode GND verbinden, können nur
aus einem Transistor bestehen, was den Widerstand durch das Verbindungselement
C1, C2 hindurch verringert. Dieser Transistor wird von der entsprechenden
Wortleitung WLn, WLn – 1
geschaltet oder Gate-angesteuert.
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In
einer alternativen Ausführungsform
können
die Verbindungselemente C1, C2 reguläre Speicherzellen sein, was
die Herstellung erleichtert, da das Array-Layout an sich im Vergleich
zu einem bekannten Array nicht geändert werden muss. Stattdessen
muss nur die Verbindung der Elektrode/Leitung mit einer externen
Schaltung neu entworfen werden. Natürlich können auch andere Verbindungselemente C1,
C2 verwendet werden.
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Wenn
eine Beispielsspeicherzelle MC1 angesprochen wird, insbesondere
wenn sie von einem Zustand in den anderen geschaltet wird (d. h.
zwischen einem leitenden Zustand und einem weniger leitenden Zustand),
wird die entsprechende Bitleitung daher dadurch aktiviert, dass
sie auf ein relativ hohes Potential gesetzt wird. Gleichzeitig wird
die Wortleitung WLn aktiviert, so dass ein Strom von der Bitleitung
BLn mit dem relativ hohen Potential durch die Speicherzelle zu der
zweiten Elektrode mit einem relativ niedrigeren Potential fließen kann.
Bei aktivierter Wortleitung WLn ist auch das Verbindungselement C1
aktiviert, um zuzulassen, dass ein Strom von der zweiten Elektrode
zur Masseleitung GND fließt,
deren Spannungspotential bei oder vorzugsweise unter dem der zweiten
Elektrode liegt. Infolgedessen fließt ein Strom von der Bitleitung
BLn durch die Speicherzelle MC1 – wodurch die Speicherzelle
MC1 je nach Wunsch geschaltet oder gelesen wird – zur zweiten Elektrode an
der Speicherzelle MC1, durch die zweite Elektrode zum Verbindungselement
C1 und durch das Verbindungselement C1 zur Masseleitung GND. Die
Länge des
Stromwegs durch die zweite Elektrode an sich mit ihrem relativ hohen
Widerstand kann somit auf einen gewünschten maximalen Wert eingestellt
werden.
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Falls
die zweite Elektrode eine vergrabene Elektrode ist, die zumindest
in einer Region, wo die Speicherzelle MC1 und das Verbindungselement
C1 vorgesehen sind, unter der Bitleitung BL und der Masseleitung
GND angeordnet ist, dann fließt
der Strom zumindest teilweise in einer vertikalen Richtung, d. h.
von oben nach unten oder von unten nach oben. Dies gilt insbesondere
für den
Fall, dass die Speicherzelle MC1 sich im Wesentlichen unter der Bitleitung
BLn und über
der zweiten Elektrode befindet, und ebenso dass das Verbin dungselement
C1 sich im Wesentlichen unter der Masseleitung GND und über der
zweiten Elektrode befindet.
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In
der Praxis unterliegt die Zahl der Bitleitungen und Wortleitungen
eines Array A und die Zahl und die relative Position der Masseleitung
GND den spezifischen Implementierungen. Das Layout der zweiten Elektrode
und der Masseelektrode GND kann auch zumindest ein Element aus der
Gruppe beinhalten, die eine Platte, eine Leitung und ein Gitter einschließt. Somit
kann die vergrabene zweite Elektrode die Form einer vergrabenen
Masseplatte, einer vergrabenen Masseleitung und/oder eines vergrabenen
Massegitters aufweisen.
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2 stellt
einen Array-Plan dar, der dem ersten Ausführungsbeispiel entspricht.
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Zwei
Beispielsspeicherzellen MC1, MC2 sind zwischen eine Bitleitungselektrode
BLn und eine zweite Elektrode 2 geschaltet. Jede Speicherzelle MC1,
MC2 beinhaltet ein schaltaktives Material, das aus einem Phasenänderungselement
PC1, PC2 und einem entsprechenden Auswahltransistor T1, T2, die in
Reihe geschaltet sind, gebildet ist. Der Auswahltransistor T1, T2
lässt selektiv
einen Stromfluss zwischen der Bitleitungselektrode BLn und der zweiten Elektrode 2 durch
das jeweilige Phasenänderungselement
PC1, PC2 hindurch zu, um dessen Zustand zu bestimmen, d. h. stärker leitend
oder weniger leitend, oder um es zu lesen. Der Auswahltransistor
T1, T2 wird durch den Zustand der Steuerleitung (Wortleitung WLn
bzw. WLn – 1),
z. B. 'hoch' oder 'niedrig', '1' oder '0' etc.,
die mit einem Gate des Transistors T1, T2 verbunden ist, zwischen
einem stromleitenden Zustand (Strom kann durch die Transistoren
T1, T2 fließen)
und einem stromsperrenden Zustand (Strom kann nicht durch die Transistoren
T1, T2 fließen)
geschaltet.
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Das
Phasenänderungselement
PC1, PC2 kann über
eine Metallverbindung elektrisch mit dem entsprechenden Auswahltransistor
T1, T2 verbunden sein.
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Die
zweite Elektrode 2 ist über
Verbindungstransistoren T3, T4, die jeweils selektiv einen Stromfluss
zwischen den zweiten und Masseelektroden 2, GND zulassen,
mit einer Masseelektrode GND verbunden. Der entsprechende Verbindungstransistor T3,
T4 wird von dem Zustand einer Wortleitung WLn, WLn – 1, z.
B. 'hoch' oder 'niedrig', '1' oder '0' etc.,
die mit einem Gate des Verbindungstransistors T3, T4 verbunden ist,
zwischen einem stromleitenden Zustand (Strom kann durch den Transistor
T3, T4 fließen)
und einem stromsperrenden Zustand (Strom kann nicht durch den Transistor
T3, T4 fließen)
geschaltet.
-
In
einer alternativen Ausführungsform
können
die Schaltungseigenschaften der Verbindungstransistoren T3, T4 auf
solche Weise geändert
werden, dass sie sich von den Schaltungseigenschaften unterscheiden,
wobei beispielsweise verschiedene Schaltschwellen vorhanden sind.
Insbesondere können
die Verbindungstransistoren T3, T4 'immer an' sein, d. h. sie sind auch bei niedrigen
Betriebsspannungen, wie 0 V oder Masse, in einem stromleitenden
Zustand. Die Leitfähigkeit
kann von einem leitenden Niveau auf ein noch stärker leitendes Niveau angehoben
werden, wenn die Gate-Elektrode mit einer höheren Spannung verbunden wird.
Um den Satz aus Verbindungstransistoren T3, T4 und den Satz aus
Verbindungstransistoren T1, T2 unterschiedlich zu implementieren,
ist nur ein zusätzlicher
modifizierter Implantationsschritt für einen der Sätze nötig.
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Wenn
ein Phasenänderungselement
PC1, PC2 angesprochen wird, wird der zugehörige Auswahltransistor T1,
T2 durch die entsprechende Wortleitung WLn, WLn – 1 aktiviert. Während der
Auswahltransistor T1, T2 aktiviert ist, fließt ein Strom durch das entsprechende
Phasenänderungselement PC1,
PC2 und schaltet oder liest das Phasenänderungselement PC1, PC2.
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Gleichzeitig
wird der zugehörige
benachbarte Transistor T3 bzw. T4 eingeschaltet, so dass ein Strom,
der vom Phasenänderungselement
PC1, PC2 kommt, zumindest teilweise durch den Transistor T3 bzw.
T4 zur Masseelektrode GND geleitet wird. Dies hat den Vorteil, dass
eine mögliche
Beschränkung des
Stroms, der durch das Phasenänderungselement
PC1, PC2 fließt,
aufgrund einer beschränkten Leitfähigkeit
einer vergrabenen Masseelektrode 2, verringert oder eliminiert
werden kann.
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Alternativ
dazu können
die Verbindungstransistoren mit einem speziellen Phasenänderungselement
auf die gleiche Weise, in der die Auswahltransistoren mit ihren
jeweiligen Phasenänderungselementen
verbunden werden, in Reihe geschaltet werden. Tatsächlich kann
der Aufbau des Satzes aus dem Auswahltransistor und dem entsprechenden Phasenänderungselement
und des Satzes aus dem Verbindungstransistor und dem entsprechenden Phasenänderungselement
identisch sein. Dies erleichtert den Entwurf der Speicherzelle,
da das gesamte Speicher-Array identisch mit nur einer unterschiedlichen
Verdrahtung entworfen werden kann, d. h. dass die leitfähige Leitung,
bei der es sich um eine Bitleitung für Speicherzellen handelt, eine
Masseleitung für
die 'Verbindungszellen', d. h. auf einer
relativ niedrigeren Spannung, ist.
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In 2A ist
eine alternative Ausführungsform
für einen
Array-Plan dargestellt, wobei die Verbindungstransistoren T3, T4
nunmehr jeweils mit Phasenänderungselementen
PC3, PC4 in Reihe geschaltet sind, die vorteilhafterweise immer
im leitfähigen
Zustand sind. Während
somit die Phasenänderungselemente
PC3, PC4 einen Stromfluss zwischen der zweiten Elektrode 2 und
der Masse GND durch den Verbindungstransistor T3 bzw. T4 hindurch
nicht nennenswert behindern (die zweite Elektrode 2 und die
Masse GND können
das gleiche Spannungsniveau aufweisen), erleichtern sie die Herstellung
der Speichervorrichtung, da die Transistoren T1–T4 und die zugehörigen Phasenänderungselemente PC1–PC4 anhand
der gleichen Schritte hergestellt werden können und identische oder nur
leicht modifizierte Komponenten zum Ergebnis haben.
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3 zeigt
eine Ansicht auf mehrere Komponenten der Speichervorrichtung MD1
entsprechend 1 von oben nach unten.
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Zwei
parallel beabstandete Bitleitungen BLn, BLn – 1 verlaufen von links nach
rechts, mit einem Versatzmaß von
2F (wobei F ein Strukturmaß ist). Zwei
parallel beabstandete Wortleitungen WLn, WLn – 1 verlaufen von oben nach
unten. Jede Wortleitung WLn, WLn – 1 ist eine Abstandhalter-Wortleitung
und besteht aus zwei parallelen Nebenleitungen Wlna, WLnb bzw. WLn – 1a, WLn – 1b. Zwischen
den Nebenleitungen Wlna, WLnb, WLn – 1a, WLn – 1b ist ein Gate-Oxid 4 angeordnet.
Unter der Region, wo die Bitleitungen BLn, BLn – 1 ein Gate-Oxid 4 kreuzen (von
oben betrachtet), ist auch ein entsprechendes Phasenänderungselement
PC1, PC2 angeordnet (schraffierte Quadrate).
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Parallel
zu den beiden Bitleitungen BLn, BLn – 1 ist eine Masseleitung GND
angeordnet. In der Praxis werden die Bitlei tungen BLn, BLn – 1 und
die Masseleitung GND im gleichen Schritt angeordnet. Nur um der
Klarheit willen ist die Masseelektrode GND neben der Bitleitung
BLn angeordnet. In der dargestellten Ausführungsform ist kein Phasenänderungselement
zwischen die Masseleitung GND und die zweite Elektrode geschaltet.
In einer alternativen Ausführungsform
kann ein Phasenänderungselement
zwischen die Masseleitung GND und die zweite Elektrode geschaltet
sein, wie nachstehend ausführlicher
beschrieben.
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Das
in 3 dargestellte Muster kann nach Wunsch ausgeweitet
werden, um z. B. eine Anordnung A der Speichervorrichtung MD1 zu
bilden.
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4 stellt
einen Querschnitt dar, der parallel zur Bitleitung BLn von 3 und
durch diese hindurch verläuft.
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Ein
Substrat 6 beinhaltet N+–dotierte Regionen 7 und
relativ schwach dotierte oder gegensätzlich (N–) dotierte Regionen 8.
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Genauer
ist auf einer schwach dotierten Basisregion 8a eine tiefer
angeordnete N+–dotierte
Region 7a, die von oben gesehen plattenförmig ist
und als vergrabene Masseplatte 2 dient, angeordnet. Über der
tiefer angeordneten N+–dotierten
Region 7a schließen
sich höher
positionierte (obere) schwach dotierte oder gegensätzlich dotierte
Regionen 8b an (die (p)–dotiert sein können), die
durch ein Gate-Oxid 4 getrennt sind, das auch als Transistor-Body 4 bezeichnet
wird. Enthalten in dem Gate-Oxid 4 sind die Abstandhalter-Wortleitungen
Wlna, WLnb, WLn–1a, WLn–1b. Über den
oberen schwach dotierten Regionen 8b sind jeweils obere
N+–dotierte
Regionen 7b angeordnet, auf denen wiederum Metallverbindungsregionen 9 ange ordnet
sind. Über
den Verbindungsregionen 9 sind entsprechende Phasenänderungselemente
PC1, PC2 angeordnet, über
denen wiederum eine gemeinsame Bitleitung 1 angeordnet
ist.
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4 zeigt,
dass die Verbindungsregionen 9 direkt unter den Phasenänderungselementen
PC1, PC2 angeordnet sind und ungefähr den gleichen Durchmesser
in einer Ebene parallel zur Oberfläche des Substrats aufweisen.
Somit fließt
ein Strom auf im Wesentlichen vertikale Weise (d. h. senkrecht zur Oberfläche des
Substrats 6, die in dieser Figur eine horizontale Ebene
ist) durch die Phasenänderungselemente
PC1, PC2 und ihre zugehörigen
Transistoren.
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5 zeigt
einen Querschnitt parallel zur Masseleitung GND von 3 und
durch diese hindurch.
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Dieser
Querschnitt ist dem Querschnitt von 4 ähnlich,
mit der Ausnahme, dass in einer Ausführungsform die Phasenänderungselemente
fehlen und dass die Masseleitung GND direkt mit den oberen N+–dotierten
Regionen 7b verbunden ist.
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In
einer alternativen Ausführungsform
können
die Querschnitte parallel über
die Masseleitung mit dem Querschnitt gemäß 4 identisch
sein, wie er von den (optionalen) Phasenänderungselementen PC3 und PC4
(durch Punktelinien dargestellt) angezeigt ist, die vorteilhafterweise
zulassen sollten, dass ein Strom hindurch fließt, sobald der Auswahltransistor
eingeschaltet wird. Anders ausgedrückt sind diese Phasenänderungselemente
PC3, PC4 vorteilhafterweise immer im leitenden Zustand, der beispielsweise
auf den Anfangsbetrieb, den Start der Speichervorrichtung oder in
regelmäßigen Abständen eingestellt
werden kann.
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6 stellt
einen Querschnitt des Array Layout gemäß 3 durch
die Bitleitungen BLn, BLn–1 und
die Masseleitung GND zwischen den Abstandhalter-Wortleitungen Wlna,
WLnb oder WLn – 1a, WLn – 1b dar.
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6 zeigt
in Zusammenschau mit 4 und 5, dass
die zweite Elektrode 2 plattenförmig ist und unter den Bitleitungen
BLn, BLn – 1
und der Masseleitung GND und quer zu diesen verläuft. Die optionale Ausführungsform,
die ein Phasenänderungselement
PC3 ähnlich
dem von 4 zeigt, ist ebenfalls dargestellt.
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Im
Folgenden wird der Betrieb der Beispielsspeichervorrichtung von 1 bis 6 beispielhaft anhand
des Betriebs der ersten Speicherzelle MC1 beschrieben.
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Der
Betrieb der anderen Speicherzellen ist ähnlich und wird daher um der
Klarheit willen nicht wiederholt.
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Falls
die Wortleitung WLn, WLn, Wlna, WLnb der ersten Speicherzelle MC1
nicht aktiviert ist, z. B. weil sie auf eine vorgegebene niedrige
Spannung gesetzt ist, kann kein nennenswerter Strom von der oberen
dotierten Region 7b zur weiter unten angeordneten dotierten
Region 7a/Masseplatte 2 fließen. Wenn die Wortleitung WLn,
Wlna, WLnb der ersten Speicherzelle MC1 aktiviert wird, z. B. dadurch,
dass sie auf eine vorgegebene höhere
Spannung gesetzt wird, kann ein nennenswerter Strom von der oberen dotierten
Region 7b zur weiter unten angeordneten dotierten Region 7a/Masseplatte 2 fließen.
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Die
obere schwach dotierte Region 8b wirkt somit als transistorartige
Verbindung, die vom Gate-Oxid 4, das als transistorartiges
Gate wirkt, geschaltet wird. Zumindest die obere dotierte Region 7b,
die obere schwach dotierte (oder entgegengesetzt dotierte) Region 8b,
die Gate-Oxid-Region 4, und das Gate (oder die Gate-Elektrode)
sind Bestandteile eines vertikalen Auswahltransistors, der mit einer
der Metallverbindungsregionen 9, der vergrabenen Masseplatte 2,
in Kontakt steht.
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Da
zum Schalten und Lesen des Zustands der Speicherzelle MC1 auch eine
entsprechende vorgegebene Spannungsdifferenz zwischen der Bitleitung
BL und der vergrabenen Masseplatte 2 vorhanden ist, fließt ein Strom
durch das Phasenänderungselement
PC1 zum Lesen bzw. Schalten.
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Analog
dazu kann, wenn die Wortleitung WLn, Wlna, WLnb nicht aktiviert
ist, kein nennenswerter Strom von der Masseplatte (der zweiten Elektrode) 2 zur
Masseleitung GND fließen
(4). Demgemäß kann,
wenn die Wortleitung WLn, Wlna, WLnb aktiviert wird, ein nennenswerter
vertikaler Strom von der Masseplatte 2 zur Metall-Masseleitung GND
fließen.
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Alles
in Allem wird durch Aktivieren der Wortleitung WLn, Wlna, WLnb ein
Strom erzeugt, der vertikal von der Bitleitung BLn durch das Phasenänderungselement
PC1, durch den vertikalen Auswahltransistor 4, 7b, 8b zur
Masseebene 2 fließt
und der in der Masseebene 2 zumindest teilweise horizontal zum
vertikalen Transistor der aktiven Verbindung zwischen der vergrabenen
Masseplatte 2 und der Masseleitung GND und von da vertikal
durch diesen Transistor zur Masseleitung GND fließt (wie
vom Pfeil in 6 dargestellt). Da die Masseleitung
GND zumindest teilweise an der Oberfläche des Substrats 6 angeordnet
ist, kann sie leicht kontaktiert werden.
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7 zeigt
eine schematische Anordnung ähnlich 1 eines
zweiten Ausführungsbeispiels
einer Speichervorrichtung MD2, die ein weiteres gitterartiges Array
A' von Speicherzellen,
wie durch Kreise angezeigt, und von Verbindungselementen, wie durch
Quadrate angezeigt, beinhaltet. Im Gegensatz zu der Anordnung von 1 ist
nun eine zusätzliche Masseleitung
GND parallel zu einer Wortleitung WL an den Verbindungselementen
(durch Quadrate angezeigt) eingeführt. Die Verbindungselemente,
die mit der zusätzlichen
Masseleitung GND verbunden sind, werden alle durch die gleiche Wortleitung
WLP aktiviert. Im Gegensatz dazu sind alle Leitungen senkrecht zu
den Wortleitungen reguläre
Bitleitungen, z. B. BLn, BLn + 1, BLn – 1, die mit den entsprechenden
Speicherzellen verbunden sind, aber nicht mit den Verbindungselementen
C1. Somit teilen sich alle Speicherzellen MC1, MC2 des Array dasselbe Verbindungselement
C1.
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8 zeigt
einen Array-Plan des zweiten Ausführungsbeispiels von 7.
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Der
Array-Plan von 8 unterscheidet sich von dem
Array-Plan gemäß 2 darin,
dass die Speicherzellen MC1, MC2 sich das Verbindungselement C1,
das vom Transistor T3 zwischen der zweiten Elektrode 2 und
der Masseleitung GND2 gebildet wird, teilen. Alle Verbindungstransistoren
des Array A' werden
nun durch eine gemeinsame Wortleitung WLP aktiviert, die sich von
den Wortleitungen WLn, WLn – 1,
welche einen entsprechenden Auswahltransistor T1, T2 des Satzes
von Speicherzellen MC1, MC2 Gate-ansteuern, unterscheidet.
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9 stellt
ein Array-Layout dar, das dem zweiten Ausführungsbeispiel von 7,
gesehen von oben nach unten, entspricht.
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Im
Vergleich zu dem Array-Layout von 3 verläuft in dem
Array-Layout von 9 eine zusätzliche Masseleitung GND2 parallel
zu den Wortleitungen WLn, WLn – 1
(d. h. von oben nach unten in dieser Ansicht), genauer ist sie zumindest
teilweise über einer
Platten-Wortleitung WLP angeordnet, die ihrerseits zwei Abstandhalter-Wortleitungen
WLPa, WLPb beinhaltet. Die Wortleitungen WLn, WLn – 1, WLP
haben identische Eigenschaften und sind in einem regelmäßigen Muster
angeordnet. Demgemäß verläuft auch
die Masseleitung GND2 quer zu den Bitleitungen BL. Das gezeigte
Array-Layout A' kann je
nach Wunsch in horizontalen und vertikalen Richtungen erweitert
werden. Ebenso werden im Vergleich zu 3 die in
dieser Ansicht horizontal verlaufenden Leitungen alle als Bitleitungen
BL, nicht als Masseleitungen genutzt.
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10 zeigt
einen Querschnitt des Array-Layouts gemäß 9 entlang
einer Bitleitung BLn. Die Anordnung ähnelt der von 4,
mit der Ausnahme, dass an der Masseleitung GND2 ein Phasenänderungselement
fehlt und stattdessen von einer Verbindungsregion 9 (ähnlich 4)
die entsprechende Verbindung als Masseleitung GND2 verwendet wird,
so dass die Masseleitung GND2 elektrisch gegen die Bitleitung BLn
isoliert ist. Die Bereiche der vertikalen Transistoren T1, T2 und
T3 sind durch die Pfeile angezeigt. Die vertikalen Transistoren
T1, T2, T3 wirken grundsätzlich
auf ähnliche
Weise wie in 1 bis 6 beschrieben.
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11 und 12 stellen
andere entsprechende Querschnitte des Array-Layouts gemäß 9 dar,
nämlich
senkrecht zu den Bitleitungen durch die schaltaktiven Bereiche (11)
und durch die Masseleitung GND2 (12).
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Diese
Anordnung ähnelt
der von 6, wobei 11 dem
rechten Teil von 6 entspricht, der die Phasenänderungselemente
PC1, PC2 beinhaltet, und die Elemente von 12 entsprechen
dem linken Teil von 6, der die Masseleitung GND
beinhaltet. Der Pfeil stellt einen schematischen Stromweg dar.
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Obwohl
die Erfindung beispielhaft beschrieben wurde, sei klargestellt,
dass sie nicht auf die beschriebenen Ausführungsformen beschränkt ist.
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Zum
Beispiel kann die Masseleitung jede geeignete Verbindung sein, z.
B. eine Masseleitung, eine Masseplatte, ein Massegitter etc. Außerdem kann
das schaltaktive Material ein leitfähiges verbrückendes Material oder ein magneto-resistives
Material sein.