DE102007012781A1 - Speicherarray mit hoher Dichte zur Niedrigenergie-Anwendung - Google Patents

Speicherarray mit hoher Dichte zur Niedrigenergie-Anwendung Download PDF

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Abstract

Eine Phasenwechselspeicherzelle weist einen MOS-Auswahltransistor mit einem Gate auf, das mit einer Wortleitung gekoppelt ist, sowie einem Source- und einen Drainbereich, die jeweils zwischen erste und zweite Bitleitungen geschaltet sind. Ein erstes Phasenwechselelement ist zwischen die erste Bitleitung und den Sourcebereich des MOS-Auswahltransistors geschaltet. Ein Verfahren zum Lesen einer ausgewählten Zelle in dem Array wird bereitgestellt durch Auswerten des Einflusses des Körpereffekts des Zustands des Phasenwechselelements, das mit der ausgewählten Zelle assoziiert ist, auf einen MOS-Auswahltransistor.

Description

  • GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung bezieht sich im Allgemeinen auf eine Speicherzellarray-Architektur und auf Verfahren zum Adressieren von Zellen in einer derartigen Architektur, und insbesondere auf eine Pseudo Virtual Ground Architektur für ein Phasenwechselspeicherbauelement.
  • HINTERGRUND DER ERFINDUNG
  • Bei herkömmlichen Speicherbauelementen, insbesondere herkömmlichen Halbleiter-Speicherbauelementen, unterscheidet man manchmal zwischen Funktionsspeicher-Bauelementen (z.B. PLAs, PALs, etc.) und Tabellenspeicher-Bauelementen. Einige Tabellenspeicher-Bauelemente umfassen beispielsweise ROM-Bauelemente (Read Only Memory) wie z.B. PROMs, EPROMs, EEPROMs, Flash-Speicher, etc., und RAM-Bauelemente (Random Access Memory oder Schreib-Lese-Speicher) wie z.B. DRAMs und SRAMs.
  • Bei SRAMs (Static Random Access Memory) bestehen die einzelnen Speicherzellen aus mehreren, beispielsweise sechs, Transistoren, die als kreuzgekoppeltes Latch konfiguriert sind. Bei DRAMs (Dynamic Random Access Memory) wird im Allgemeinen nur ein einziges, entsprechend angesteuertes kapazitives Element verwendet (z.B. die Gate-Source-Kapazität eines MOSFETs), wobei Ladung in der Kapazität gespeichert werden kann. In einem DRAM bleibt die Ladung jedoch nur für kurze Zeit erhalten, so dass ein periodisches Auffrischen („Refresh") durchgeführt werden muss, um einen Datenzustand zu erhalten. Im Unterschied zum DRAM ist beim SRAM kein Auffrischen erforderlich, und die in der Speicherzelle gespeicherten Daten bleiben gespeichert, solange dem SRAM eine entsprechende Versorgungsspannung zugeführt wird. Sowohl SRAMs als auch DRAMs sind flüchtige Speicher, wobei ein Datenzustand nur solange erhalten bleibt, wie ihnen Energie zugeführt wird.
  • Im Gegensatz zu flüchtigen Speichern weisen nicht-flüchtige Speichervorrichtungen (Non-Volatile Memories (NVMs)), z.B. EPROMs, EEPROMs und Flash-Speicher, eine andere Eigenschaft auf, wobei die gespeicherten Daten auch erhalten bleiben, wenn die damit assoziierte Versorgungsspannung abgeschaltet wird. Diese Art Speicher hat mehrere Vorteile für verschiedene Arten mobiler Kommunikationsgeräte, z.B. in einem elektronischen Rolodex in Mobiltelefonen, wobei die Daten auch dann erhalten bleiben, wenn das Mobiltelefon ausgeschaltet wird.
  • Eine Art nicht-flüchtigen Speichers, die jüngst entwickelt worden ist, sind resistive oder resistiv schaltende Speicherbauelemente. In einem derartigen resistiven Speicher wird ein zwischen zwei entsprechenden Elektroden (d.h. einer Anode und einer Kathode) befindliches Speichermaterial durch entsprechende Schaltprozesse in einen mehr oder weniger leitfähigen Zustand versetzt, wobei beispielsweise der mehr leitfähige Zustand einer logischen „1" und der weniger leitfähige Zustand einer logischen „0" entspricht (oder umgekehrt). Geeignete resistive Speicher sind beispielsweise der Perovskit-Speicher, der in W.W. Zhuamg et al, "Novell Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory (RRAM)", IEDM 2002, beschrieben ist, die resistive Schaltung in binären Oxiden (OxRAM), beispielsweise beschrieben in I.G. Baek et al., "Multi-layer crosspoint binary Oxide resistive memory (OxRAM) for post-NAND storage application", IEDM 2005, oder der Phasenwechselspeicher.
  • Bei Phasenwechselspeichern kann beispielsweise eine geeignete Chalkogenidverbindung (z.B. eine GeSbTe oder eine AgInSbTe Verbindung) als aktives Material verwendet werden, das zwischen die beiden entsprechenden Elektroden geschaltet wird. Das Chalkogenidverbindungs-Material kann mittels entsprechender Schaltprozesse in einen amorphen, d.h. relativ schwach leitfähigen Zustand, oder in einen kristallinen, d.h. relativ stark leitfähigen Zustand, versetzt werden, und verhält sich somit wie ein variables Widerstandselement, was, wie oben erwähnt, für unterschiedliche Datenzustände verwendet werden kann.
  • Um in dem Phasenwechselmaterial einen Wechsel von einem amorphen Zustand in einen kristallinen Zustand zu erreichen, kann ein entsprechender Heizstrom an die Elektroden angelegt werden, wobei der Strom das Phasenwechselmaterial über dessen Kristallisationstemperatur hinaus erhitzt. Diese Operation wird manchmal als SET-Operation bezeichnet. Ähnlich kann ein Zustandswechsel von einem kristallinen Zustand in einen amorphen Zustand durch Anlegen eines entsprechenden Heiz-Strom-Impulses erreicht werden, wobei das Phasenwechselmaterial über seine Schmelztemperatur hinaus erhitzt wird und der amorphe Zustand durch das schnelle Abkühlen erreicht wird. Diese Operation wird manchmal als RESET-Operation bezeichnet. Die Kombination von SET- und RESET-Operationen ist ein Mittel zum Schreiben von Daten in eine Phasenwechselspeicherzelle.
  • Herkömmlich wurden Phasenwechselspeicherbauelemente in einem oder mehreren Arrays von Phasenwechselzellen in einem Kernbereich des Bauelements organisiert, wobei jede Phasenwechselspeicherzelle aus einem mit einer Auswahl-Schaltvorrichtung gekoppelten Phasenwechselspeicherelement aufgebaut war. Eine herkömmliche Anordnung ist in 1 gezeigt, wobei ein Phasenwechselelement 10 zwischen eine Bitleitung 12 und einen bipolaren Auswahltransistor 14 gekoppelt ist. Eine Wortleitung 16 ist an den Basisanschluss des Transistors 14 gekoppelt. Durch geeignetes Adressieren der Bitleitung 12 und der damit verbundenen Wortleitung 16 können Daten hineingeschrieben und ausgelesen werden. Ein Array von in der oben beschriebenen Art und Weise konfigurierten Phasenwechselspeicherzellen wird manchmal als Speicherarray des NOR-Typs bezeichnet.
  • Es ist häufig wünschenswert, die Dichte in einem Speicher zu erhöhen, d.h., die Menge von Daten, die in einem gegebenen Bereich gespeichert werden kann, zu vergrößern. In einigen Fällen wurde versucht, die Speicherdichte durch Speichern mehrerer Datenbits in einer einzigen Speicherzelle zu erhöhen. Eine solche Lösung führt jedoch bei Phasenwechselspeicherzellen nachteilig zu einem erhöhten Energieverbrauch beim Auslesen von Daten aus der oder beim Schreiben von Daten in die Zelle. Folglich ist eine andere Lösung, die Speicherdichte zu erhöhen, die physikalische Größe einer einzelnen Speicherzelle zu reduzieren.
  • Bei einem Versuch zur Reduzierung der Größe einer einzelnen Phasenwechselspeicherzelle wurde eine arrayartige Kreuzungspunkt-Struktur verwendet, bei der eine Bitleitung und eine Wortleitung verwendet werden, um eine Phasenwechselzelle unter Verwendung eines zusätzlichen Zweiport-Elements, das ähnlich einer Diode ist, auszuwählen. Diese Lösung hat jedoch eine Vielzahl von Nachteilen, beispielsweise Signalintegrität, und es ergeben sich Schwierigkeiten bei der Integration der diodenartigen Struktur in einen standardmäßigen Verfahrensfluss. Es besteht daher ein Bedarf an verbesserten Speicherzellarchitekturen für Phasenwechselspeicherbauelemente.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Es folgt nun eine vereinfachte Zusammenfassung, um ein grundlegendes Verständnis eines oder mehrerer Aspekte der Erfindung zu geben. Diese Zusammenfassung ist kein ausführlicher Überblick über die Erfindung und soll auch keine Schlüssel- oder entscheidenden Elemente der Erfindung identifizieren, noch deren Umfang abgrenzen. Der primäre Zweck der Zusammenfassung ist vielmehr, einige Konzepte der Erfindung in vereinfachter Form als Auftakt zu der später folgenden ausführlichen Beschreibung darzulegen.
  • Die vorliegende Erfindung bezieht sich auf eine Phasenwechselspeicherzellarray-Architektur und auf ein Verfahren zum Adressieren einer derartigen Architektur. Bei einer Ausführungsform der Erfindung ist ein Phasenwechselspeicherarray in einer Pseudo Virtual Ground Architektur konfiguriert und weist eine Vielzahl von MOS-Auswahltransistoren auf, die in Reihe zu einem Transistorstrang zusammengeschaltet sind. Jeder der MOS-Auswahltransistoren in dem Strang weist einen Gateanschluss auf, der mit einer einzelnen, einzigen Wortleitung gekoppelt ist. Die MOS-Transistoren können planare Transistoren oder 3D-Strukturen sein, z.B. FinFETs, Drei-Gate- oder Mehrgate-Transistoren. Das Array weist des Weiteren eine Vielzahl von Phasenwechselelementen auf, die zwischen eine einzige Bitleitung und einen Sourcebereich eines jeweiligen MOS-Auswahltransistors in dem Transistorstrang geschaltet sind. Mit einem jeweiligen Phasenwechselelement assoziierte Daten werden in der erfindungsgemäßen Architektur durch Abfühlen der Auswirkung eines Widerstandszustands des Phasenwechselelements auf die Schwellspannung des MOS-Auswahltransistors abgefühlt.
  • Die folgende Beschreibung und die beigefügten Zeichnungen legen gewisse illustrative Aspekte und Implementierungen der Erfindung im Einzelnen dar. Diese geben nur einige der verschiedenen Arten, in denen die Grundlagen der Erfindung verwendet werden können, an.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist ein schematisches Diagramm, das eine herkömmliche Phasenwechselspeicherzelle des Stands der Technik in einer NOR-Typ-Architektur zeigt;
  • 2 ist ein schematisches Diagramm, das einen Teil eines Phasenwechselspeicherarrays zeigt, das in einer Pseudo Virtual Ground Arrayarchitektur konfiguriert ist, gemäß einer Ausführungsform der Erfindung;
  • 3A ist ein schematisches Diagramm, das einen Teil des Phasenwechselspeicherarrays gemäß einer anderen Ausführungsform der Erfindung in einer Lese-Operation zeigt;
  • 3B ist ein fragmentarischer Querschnitt eines Teils eines Phasenwechselspeicherarrays in einer Pseudo Virtual Ground Architektur gemäß einer anderen Ausführungsform der Erfindung;
  • 4 ist ein Flussdiagramm, das ein Verfahren zum Adressieren eines Pseudo Virtual Ground Phasenwechselspeicherarrays in einem Lese-Kontext gemäß einer noch anderen Ausführungsform der Erfindung zeigt;
  • 5 ist ein Flussdiagramm, das ein Verfahren zum Adressieren eines Pseudo Virtual Ground Phasenwechselspeicherarrays in einem Schreib-Kontext gemäß einer anderen Ausführungsform der Erfindung zeigt;
  • 6 ist ein Flussdiagramm, das ein Verfahren zum Setzen einer Zeile oder Seite von Phasenwechselspeicherzellen in einer Pseudo Virtual Ground Arrayarchitektur gemäß einer anderen Ausführungsform der Erfindung zeigt;
  • 7 ist ein schematisches Diagramm, das den Stromfluss durch eine Zeile oder Seite von Phasenwechselspeicherzellen in einer Pseudo Virtual Ground Arrayarchitektur in einer SET-Operation gemäß einer noch weiteren Ausführungsform der Erfindung zeigt;
  • 8 ist ein Flussdiagramm, das ein Verfahren zum Rücksetzen einer oder mehrerer ausgewählter Phasenwechselspeicherelemente entlang einer Zeile oder Seite des Phasenwechselspeichers in einer Pseudo Virtual Ground Arrayarchitektur gemäß einer anderen Ausführungsform der Erfindung zeigt; und
  • 9 und 10 sind schematische Diagramme, die die Vorspannungs- und Stromflusszustände für eine erste und folgende beispielhafte RESET-Operationen für ausge wählte Phasenwechselspeicherelemente in einer Zeile oder Seite von Zellen zeigen, die in einer Pseudo Virtual Ground Arrayarchitektur konfiguriert sind, gemäß einer weiteren Ausführungsform der Erfindung.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • Eine oder mehrere Implementierungen der vorliegenden Erfindung werden nun unter Bezug auf die beigefügten Zeichnungen beschrieben, wobei durchwegs gleiche Bezugszeichen verwendet werden, um auf gleiche Elemente Bezug zu nehmen. Die Erfindung bezieht sich auf eine Pseudo Virtual Ground Speicherarchitektur und ein Verfahren zum Adressieren derselben. 2 zeigt ein schematisches Diagramm, das eine Seite oder Zeile 100 einer erfindungsgemäßen Phasenwechselspeicherarchitektur zeigt. Die Zeile 100 von Speicherzellen weist einen Transistorstrang 102 einer Vielzahl von in Reihe geschalteten MOS-Auswahltransistoren 104 auf. In der gezeigten Ausführungsform sind die MOS-Auswahltransistoren 104 miteinander in Reihe geschaltet, indem sie eine Source-/Drain-Diffusion in einem Halbleiterkörper teilen. In dem gezeigten Ausführungsbeispiel ist jedes Ende des Transistorstrangs 102 durch einen Ground-Auswahltransistor 106 selektiv mit einem niedrigen Potential, beispielsweise der Schaltungsmasse, verbunden.
  • Mit jedem der MOS-Auswahltransistoren 104 in 2 ist eine einzelne Bitleitung 108 assoziiert und ist durch ein assoziiertes Phasenwechselelement 110 daran gekoppelt. In 2 sind die Phasenwechselelemente zur Vereinfachung der Darstellung als variable Widerstände gezeigt, da derartige Elemente so konfiguriert sind, dass sie die Konduktanz ändern, die den Zustand der Speicherzelle angibt. Wie oben erwähnt, kann das Element basierend auf einem Strom, der durch das Phasenwechselelement geschickt wird, zwischen polykristallinen und amorphen Zuständen wechseln.
  • Im Gegensatz zu herkömmlichen Virtual Ground Speicherarchitekturen, bei denen alle Gateanschlüsse von Speicherbauelementen entlang einer gegebenen Zeile mit einer gemeinsamen Wortleitung verbunden sind, ist bei der Pseudo Virtual Ground Architektur der Erfindung ein Gateanschluss jedes der MOS-Auswahltransistoren 104 mit einer einzelnen Wortleitung verbunden. Demgemäß ist bei einem Beispiel das Gate des MOS-Auswahltransistors #1 mit WL1 gekoppelt, das Gate des MOS-Auswahltransistors #2 ist mit WL2 gekoppelt, usw. Wie unten erläutert werden wird, erleichtert die Pseudo Virtual Ground Architektur das Lesen einer Phasenwechselspeicherzelle durch Ausnutzen des Körpereffekts des assoziierten MOS-Auswahltransistors.
  • Wie für eine herkömmliche Transistorvorrichtung des MOS-Typs bekannt ist, wird der Körperteil (manchmal das Substrat) des Transistors häufig mit dem Sourceanschluss des Transistors gekoppelt, was zu der pn-Verbindung zwischen dem Substrat und dem induzierten Kanal mit konstanter Sperrvorspannung führt. In solchen Fällen hat der Körper keinen Einfluss auf den Betrieb der Vorrichtung und kann ignoriert werden. Gemäß der Erfindung ist jedoch der Körper jedes Auswahl-Transistors in dem Transistorstrang nicht an den Sourceanschluss gekoppelt, sondern ist stattdessen an die negativste Versorgungsspannung oder ein anderes geeignetes Potential in der Schaltung gekoppelt, um den Sperrvorspannungszustand der Substrat-Kanal-Verbindung aufrecht zu erhalten. Die sich ergebende Sperrvorspannung zwischen der Source und dem Körper (VSB) beeinflusst den Betrieb der Transistorvorrichtung, und dieser „Körpereffekt" wird von der Erfindung ausgenutzt. Genauer gesagt verringert, da VSB die Kanaltiefe in dem jeweiligen MOS-Auswahltransistor beeinflusst, das Erhöhen von VSB die Ladungsträger in dem Kanal, während das Erniedrigen von VSB die Träger vermehrt. Folglich kann der Körperanschluss so angesehen werden, dass er wie ein zweites Gate für den Transistor fungiert und infolge dessen die Schwellspannung (Vt) der Transistorvorrichtung beeinflusst. Das Verhältnis zwischen VSB und Vt kann wie folgt charakterisiert werden: Vt ~ K + γ(VSB)1/2 (Gleichung 1),wobei K eine Konstante ist und γ ein Vorrichtungsparameter, der von der Substratdotierung und anderen Vorrichtungsparametern abhängt. Wie jedoch aus der obigen Gleichung (1) ersichtlich ist, kann der Körpereffekt die Schwellspannungseigenschaften des MOS-Auswahltransistors verändern.
  • Die vorliegende Erfindung nutzt den oben beschriebenen Körpereffekt durch Verwenden des Widerstands des jeweiligen Phasenwechselelements aus, um das effektive VSB des assoziierten MOS-Auswahltransistors zu ändern. Daher ist in einem Zustand das Phasenwechselelement weniger resistiv, was zu einem kleineren VSB und einem niedrigeren Vt (z.B. Vt1) führt, während es in einem anderen Zustand resistiver ist, was zu einem größeren VSB und einem höheren Vt (z.B. Vt2) führt. Wie aus Gleichung (1) ersichtlich ist, wird durch Ändern des Zustands des Phasenwechselelements die Schwell spannung (Vt) des MOS-Auswahltransistors geändert. Folglich kann durch Anlegen einer Lesespannung an das Gate des MOS-Auswahltransistors, die größer ist als Vt1 und kleiner als Vt2, ein Datenzustand der Phasenspeicherzelle durch Auswerten des Stroms des Transistors ermittelt werden.
  • In 3A und 3B ist mit dem Bezugszeichen 120 eine Phasenwechselspeicherzelle gemäß einer beispielhaften Ausführungsform der Erfindung gezeigt. Der jte MOS-Auswahltransistor 122 in einer Zeile oder Seite weist einen Gateanschluss 124 auf, der mit einer einzelnen Wortleitung WLj, einem Drainanschluss 126, der mit einer benachbarten Bitleitung BLj+1 über ein benachbartes Phasenwechselelement 128 gekoppelt ist, und einen Sourceanschluss 130, der mit der assoziierten Bitleitung BLj der Zelle durch das jeweilige Phasenwechselelement 132 gekoppelt ist, auf. Wie in dem Beispiel von 3B gezeigt ist, ist der MOS-Auswahltransistor auf und in einem Halbleiterkörper 134 ausgebildet und ist durch Kontakte 138 mit den Phasenwechselelementen 128, 132 in einer oberen dielektrischen Schicht 136 verbunden.
  • Ein Verfahren zum Lesen des Zustands der Phasenwechselspeicherzelle 120 der 3A und 3B in der Pseudo Virtual Ground Architektur 100 von 2 ist in dem Flussdiagramm von 4 bei Bezugszeichen 150 gezeigt. Obwohl das Verfahren 150 und andere Verfahren der Erfindung unten als eine Reihe von Handlungen oder Ereignissen gezeigt und beschrieben sind, ist es selbstverständlich, dass die vorliegende Erfindung nicht durch die gezeigte Reihenfolge derartiger Handlungen oder Ereignisse eingeschränkt wird. Einige Handlungen können beispielsweise erfindungsgemäß in anderer Reihenfolge und/oder gleichzeitig mit anderen Handlungen oder Ereignissen außer den hier gezeigten und/oder beschriebenen auftreten. Außerdem kann es sein, dass nicht alle gezeigten Handlungen erforderlich sind, um eine erfindungsgemäße Methodik zu implementieren.
  • Zunächst wird bei 152 eine Phasenwechselspeicherzelle ausgewählt, aus der Daten auszulesen sind. Bei einer beispielhaften Ausführungsform kann eine (nicht gezeigte) Dekoderschaltung verwendet werden, um die entsprechende Wortleitung und die Bitleitungen für die ausgewählte Zelle geeignet vorzuspannen. Wie beispielsweise bei 154 von 4 gezeigt ist, wird, wenn die Speicherzelle "m" in einer gegebenen Zeile (z.B. der in 2 gezeigten Zeile) ausgewählt ist, die mte Wortleitung (WLm) mit einem Lesespannungspegel VR gekoppelt (z.B. einem Wert, der größer ist als Vt1 und kleiner als Vt2), die mit dem Sourceanschluss des mten MOS-Auswahltransistors (BLm) assoziierte Bitleitung wird mit einem niedrigen Potential (L) gekoppelt, und die mit dem Drainanschluss des mten MOS-Auswahltransistors (BLm+1) gekoppelte Bitleitung wird mit einem hohen Potential (H) gekoppelt. Bei einer derartigen Vorspannungsanordnung fließt Strom (IR) in Abhängigkeit von der Zellen-Schwellspannung durch den ausgewählten MOS-Transistor, wie in 3A gezeigt ist.
  • Bei 156 von 4 wird der Einfluss des Körpereffekts des Zustands des mit der mten Zelle assoziierten Phasenwechselelements ausgewertet, indem beispielsweise der Strom durch den MOS-Transistor bei 158 gemessen wird. Bei einem Beispiel wird der Strom IR mit einer Leseverstärkerschaltung ermittelt, es kann jedoch jede beliebige Art der Auswertung des Einflusses des Körpereffekts verwendet werden und ist durch die vorliegende Erfindung vorgesehen. Auf der Grundlage des gemessenen Stroms IR wird beispielsweise ein Rückschluss auf den Datenzustand der ausgewählten Zelle basierend auf der Auswertung bei 160 von 4 gezogen. Bei einer beispielhaften Ausführungsform wird der Rückschluss durch Vergleich des gemessenen Stroms IR mit einem Schwellstrom ITH bei 162 gezogen, wobei der Pegel des Schwellstroms so ausgewählt wird, dass er zwischen der tatsächlichen Leitung des MOS-Transistors und einem Transistorleck unterscheidet.
  • Wenn der gemessene Strom IR bei 162 größer ist, als der Schwellstrom ITH, dann ist der Körpereffekt des Phasenwechselelements gering und Vt = Vt1. Folglich ist die an dem Gate anliegende Lesespannung VR größer als Vt1, und der MOS-Auswahltransistor leitet einen nennenswerten Strombetrag. Folglich befindet sich das Phasenwechselelement im polykristallinen Zustand, und die gelesenen Daten sind beispielsweise eine "1" bei 164. Im Gegensatz dazu ist, wenn der gemessene Strom IR bei 162 kleiner ist, als der Schwellstrom ITH, der Körpereffekt des Phasenwechselelements signifikant und Vt = Vt2. Folglich ist die an dem Gate des MOS-Auswahltransistors anliegende Lesespannung VR kleiner als Vt2, und der Transistor leitet nicht nennenswert (z.B. ist jeder ermittelbare Strom auf Lecken zurückzuführen). Daher befindet sich das Phasenwechselelement im amorphen Zustand, und die gelesenen Daten sind beispielsweise eine "0" bei 166.
  • Unter kurzer Bezugnahme auf 2 und 3A sollte beachtet werden, dass bei einem Beispiel die MOS-Auswahltransistoren 104 symmetrische Vorrichtungen sind, was bedeutet, dass die damit assoziierten Source- und Draingebiete-/anschlüsse untereinander auswechselbar sind. Bei einer anderen Ausführungsform sind die Auswahltransistoren 104 asymmetrische Vorrichtungen, die verwendet werden können, um während des Lesens die Unterscheidung zwischen dem linken und dem rechten Phasenwechselelement zu erleichtern. Demgemäß kann bei einer anderen Ausführungsform der Erfindung das mit der Bitleitung an der rechten Seite eines gegebenen MOS-Auswahltransistors assoziierte Phasenwechselelement die Bitleitung sein, die nur mit dem MOS-Auswahltransistor assoziiert ist, indem die Bitleitungen entgegengesetzt vorgespannt werden. In 3A können beispielsweise, anstatt dass BLj+1 = H und BIj = L und das Phasenwechselelement 132 das Leseelement ist, die Bitleitungen entgegengesetzt vorgespannt werden, wobei BLj+1 = L und BLj = H und das Phasenwechselelement 128 das Leseelement ist. Des Weiteren weist, wie in 2 ersichtlich ist, der letzte MOS-Auswahltransistor (der Transistor, dessen Gateanschluss mit WLn gekoppelt ist) zwei damit assoziierten Phasenwechselelemente auf. Folglich sieht eine Ausführungsform der Erfindung eine Dekoderschaltung vor, um das Vorspannen der Bitleitungen BLn und BLn+1 auf geeignete Weise durchzuführen, um beide Datenbits zu lesen.
  • Gemäß einer weiteren Ausführungsform der Erfindung ist ein Verfahren zum Adressieren des Pseudo Virtual Ground Phasenwechselspeichers von 2 vorgesehen, wie in 5 mit Bezugszeichen 200 gezeigt ist. Das Verfahren 200 umfasst das Schreiben von Daten in die Seite oder Zeile von Speicherzellen, beispielsweise die Seite des in 2 gezeigten Speichers. Bei 202 wird für alle Phasenwechselelemente in der ausgewählten Zeile oder Seite eine SET-Operation durchgeführt. Eine Art und Weise, in der eine derartige SET-Operation durchgeführt werden kann, ist in 6 bzw. 7 gezeigt.
  • In 6 weist die SET-Operation bei einer Ausführungsform das Aktivieren aller Wortleitungen entlang der Zeile auf, beispielsweise indem jeder mit der Zeile assoziierte MOS-Auswahltransistor-Gateanschluss auf hoch gezogen wird. Eine der Bitleitungen entlang der Zeile wird dann bei 206 mit einem hohen Potential (H) gekoppelt, während die anderen Bitleitungen entlang der Zeile bei 208 mit einem niedrigen Potential (L) gekoppelt werden, während die Ground-Auswahltransistoren abgeschaltet sind. Ein derartiger Schaltungszustand ist in 7 gezeigt. Wie aus 7 ersichtlich ist, existiert, bei jeder auf hoch (H) gezogenen Wortleitung, ein Strompfad 210, der bei BL3 (der einen Bitleitung, die auf hoch gezogen ist) beginnt und das damit assoziierte Phasenwechsel element durchläuft. Des Weiteren erstreckt sich der Strompfad 210 in beide Richtungen 212 und 214 entlang des MOS-Auswahltransistorstrangs und in jede der anderen Bitleitungen, weil jede der anderen Bitleitungen (z.B. BL1, BL2, BLn und BLn+1) auf niedrig gezogen ist (L). Folglich läuft der SET-Strom 210 durch die mit jeder dieser Bitleitungen assoziierten Phasenwechselelemente. Der SET-Strom führt dazu, dass das Phasenwechselmaterial kristallisiert, wodurch sich in jedem der Phasenwechselelemente entlang der gesamten Zeile ein polykristalliner Zustand niedrigen Widerstands ergibt.
  • In 5 fährt das Verfahren 200 zum Adressieren des Phasenwechselspeichers bei 220 fort, wobei für ausgewählte Zellen in der Zeile ein RESET durchgeführt wird (d.h. ein anderes Bit wird in sie geschrieben). Eine beispielhafte Ausführungsform eines derartigen RESET-Verfahrens ist in 8 gezeigt. Zunächst werden die Ground-Auswahltransistoren am Ende des MOS-Transistorstrangs bei 221 aktiviert oder angeschaltet, wodurch jedes Ende des Transistorstrangs mit einem Ground-Potential gekoppelt wird. Ein derartiger Vorspannungszustand ist in 9 schematisch gezeigt, wobei die Ground-Auswahltransistoren sich wie aktivierte Schalter verhalten. Wie unten ersichtlich ist, startet bei einem Beispiel das Verfahren 220 in einem Mittelabschnitt der ausgewählten Zeile bei 222 (z.B. BLn+1/2) und die mit dem Phasenwechselelement in der Mitte der Zeile assoziierte Bitleitung wird ausgewählt, indem diese Bitleitung bei 224 mit einer (nicht gezeigten) Reset-Steuerschaltung gekoppelt wird. Die mit nicht ausgewählten Phasenwechselelementen assoziierten Bitleitungen werden bei 226 offen oder potentialfrei (floating) (F) gelassen. Ein RESET-Impuls wird dann bei 228 durch das ausgewählte Phasenwechselelement entlang der ausgewählten Bitleitung geschickt. Der RESET-Impuls ist ausreichend groß, um ein Schmelzen des Phasenwechselmaterials zu verursachen. Die fallende Flanke des Impulses ist ausreichend kurz, um zu veranlassen, dass sich das geschmolzene Material schnell abkühlt oder abgeschreckt wird, wodurch ein RESET-Zustand erreicht wird, wobei sich das Phasenwechselmaterial in einem amorphen Zustand mit relativ hohem Widerstand befindet.
  • Wie aus 9 ersichtlich ist, läuft, während alle nicht ausgewählten Bitleitungen (alle Bitleitungen außer BL3) potentialfrei (F) und die Ground-Auswahltransistoren aktiviert sind (Gates mit hohem (H) Potential gekoppelt), der Reset-Strom 229 durch die ausgewählte Bitleitung, das ausgewählte Phasenwechselelement und die aktivierten MOS-Auswahltransistoren (z.B. in beiden Richtungen 212 und 214) nach Ground, ohne andere nicht ausgewählte Phasenwechselelemente zu beeinflussen. Auf die oben dargestellte Weise kann jedes Phasenwechselelement individuell zurückgesetzt werden. Bei dem oben genannten Beispiel sind beide Ground-Auswahltransistoren aktiviert, wobei der Strom von dem RESET-Impuls in den Richtungen 212 und 214 entlang des Transistorstrangs verteilt wird, bei einem anderen Beispiel kann jedoch nur einer der Ground-Auswahltransistoren aktiviert sein; in diesem Fall wird der gesamte RESET-Impulsstrom durch diesen geleitet und somit nur in einer Richtung entlang des Strangs.
  • In 8 wird die mit dem vorher ausgewählten Phasenwechselelement assoziierte Wortleitung bei 230 von dem hohen Potential abgekoppelt und entweder nach unten gezogen oder potentialfrei gelassen. Die mit dem nächsten ausgewählten Phasenwechselelement, das der Mitte der Reset-Steuerschaltung am nächsten ist, assoziierte Bitleitung wird bei 232 ausgewählt. In diesem Fall müssen nur die Wortleitungen zwischen dieser Zelle und der nächstgelegenen Flanke (Ground-Auswahltransistor) hoch gekoppelt werden. Gleichzeitig kann bei einer alternativen Ausführungsform die der vorher ausgewählten Zelle auf der gegenüberliegenden Seite (der Mitte der Zeile) nächstgelegene ausgewählte Zelle (d.h. für RESET ausgewählt) ähnlich ausgewählt werden; in diesem Fall werden die Wortleitungen zwischen dieser ausgewählten Zelle und ihrer entsprechenden Flanke der Zeile aktiviert, und die assoziierte ausgewählte Bitleitung wird auf hoch gezogen. Die anderen Bitleitungen bleiben potentialfrei. Der RESET-Impulsstrom 233 wird bei 234 durch die ausgewählte(n) Bitleitung(en) und durch die/das entsprechende(n) Phasenwechselelement(e) geschickt. Der mit den Reset-Phasenwechselelementen PC2 and PCn assoziierte RESET-Strom 233 ist in 10 gezeigt.
  • In 8 wird bei 236 eine Anfrage durchgeführt, um zu ermitteln, ob alle ausgewählten Zellen zurückgesetzt worden sind. Wenn die Antwort auf die Anfrage negativ ist (NEIN bei 236), dann geht das RESET-Verfahren 220 zu 230 zurück und das geeignete Vorspannen für die nächste ausgewählte Zelle wird für deren RESET durchgeführt. Alternativ endet, wenn die Antwort auf die Anfrage positiv ist (JA bei 236), das RESET-Verfahren bei 238.
  • Gemäß einer noch weiteren Ausführungsform der Erfindung ist eine inhaltsabhängige Schreiboperation vorgesehen. In einer Situation, in der beispielsweise die mit einer gegebenen Seite oder Zeile des Speichers assoziierte Anzahl von Zellen, für die ein RESET durchzuführen ist, größer ist, als die Anzahl von Zellen für die ein SET durchzuführen ist, kann ein Bit, das mit einer derartigen Zeile oder Seite assoziiert ist, gewechselt werden, um eine Dateninversion anzugeben, wenn daraus gelesen wird. Wenn beispielsweise die Anzahl der mit einer Seite des Speichers assoziierten Phasenwechselelemente 100 ist, und die Anzahl der in einen RESET-Zustand zu versetzenden Zellen größer als 50 (z.B. 75) ist, kann gemäß einer Ausführungsform der Erfindung eine inhaltsabhängige Schreiboperation durchgeführt werden. Da das RESET solcher Zellen jeweils für eine Zelle durchgeführt wird, ist es effizienter, stattdessen für die 25 Phasenwechselelemente, für die kein RESET durchzuführen ist, eine RESET-Operation durchzuführen, und dann zu beachten, dass die Daten in einer solchen Zeile durch Wechseln eines damit assoziierten „Inversionsbits" invertiert werden. Dann wird, wenn die Seite zu lesen ist, der Zustand des Inversionsbits beachtet und Leseoperationen werden gemäß dem oben beschriebenen Verfahren durchgeführt, und nachdem Daten abgerufen worden sind, wird das resultierende Datenwort invertiert, um die tatsächlichen Daten zu erhalten.
  • Obwohl die Erfindung im Hinblick auf eine oder mehrere Implementierungen erläutert und beschrieben worden ist, können Änderungen und/oder Modifikationen der erläuterten Beispiele vorgenommen werden, ohne vom Geist und Umfang der angehängten Ansprüche abzuweichen. Insbesondere hinsichtlich der verschiedenen Funktionen, die von den oben beschriebenen Bestandteilen oder Strukturen (Komponenten, Vorrichtungen, Schaltungen, Systemen, etc.) erfüllt werden, ist beabsichtigt, dass die Begriffe (einschließlich der Bezugnahme auf eine „Einrichtung"), die zur Beschreibung derartiger Bestandteile verwendet werden, wenn nichts anderes erwähnt ist, jedem Bestandteil oder jeder Struktur entsprechen, der/die die spezifizierte Funktion des beschriebenen Bestandteils erfüllt (z.B. funktional äquivalent ist), obwohl sie mit der offenbarten Struktur, die die Funktion in den hier erläuterten beispielhaften Implementierungen der Erfindung erfüllt, strukturell nicht äquivalent ist. Außerdem kann, obwohl ein bestimmtes Merkmal der Erfindung nur im Hinblick auf eine von mehreren Implementierungen offenbart sein kann, ein solches Merkmal mit einem oder mehreren anderen Merkmalen der anderen Implementierungen kombiniert werden, wie es für eine beliebige gegebene oder bestimmte Anwendung erwünscht und von Vorteil sein kann. Des Weiteren ist, soweit die Begriffe „einschließlich", „umfasst", „hat", „mit" oder Variationen davon entweder in der detaillierten Beschreibung oder in den Ansprüchen verwendet werden, beabsichtigt, dass diese Begriffe auf eine dem Begriff „aufweisen" ähnliche Art umfassend sind.

Claims (24)

  1. Phasenwechselspeicherzelle mit: einem MOS-Auswahltransistor mit einem Gate, das mit einer Wortleitung gekoppelt ist, sowie einem Source- und einem Drainbereich, die jeweils zwischen erste und zweite Bitleitungen geschaltet sind; und einem ersten Phasenwechselelement, das zwischen die erste Bitleitung und den Sourcebereich des MOS-Auswahltransistors geschaltet ist.
  2. Phasenwechselspeicherzelle nach Anspruch 1, die des Weiteren ein zweites Phasenwechselelement aufweist, das zwischen den Drainbereich und die zweite Bitleitung geschaltet ist.
  3. Phasenwechselspeicherzelle nach Anspruch 1, die des Weiteren eine Abtastschaltung aufweist, die so konfiguriert ist, dass sie den Zustand des ersten Phasenwechselelements durch Bestimmen eines Schwellspannungszustands des MOS-Auswahltransistors ermittelt.
  4. Phasenwechselspeicherzelle nach Anspruch 1, wobei der MOS-Auswahltransistor des Weiteren einen Körperbereich aufweist, der mit einem vorgegebenen Potential gekoppelt ist, und wobei der Widerstand des ersten Phasenwechselelements den Schwellspannungswert des MOS-Auswahltransistors beeinflusst.
  5. Phasenwechselspeicherarray mit: einer Vielzahl von MOS-Auswahltransistoren, die in Reihe zu einem Transistorstrang zusammengeschaltet sind, wobei jeder Transistor in dem Transistorstrang ein Gate aufweist, das an eine einzelne Wortleitung gekoppelt ist; und einer Vielzahl von Phasenwechselelementen, wobei jedes Phasenwechselelement zwischen eine einzelne Bitleitung und einen Sourcebereich eines jeweiligen MOS-Auswahltransistors in dem Transistorstrang geschaltet ist.
  6. Phasenwechselspeicherarray nach Anspruch 5, das des Weiteren einen Ground-Transistor aufweist, der zwischen den jeweiligen Enden des Transistorstrangs und einem Ground-Potential in Reihe geschaltet ist, wobei jeder Ground-Transistor so konfiguriert ist, dass er ein jeweiliges Ende des Transistorstrangs selektiv mit dem Ground-Potential koppelt.
  7. Phasenwechselspeicherarray nach Anspruch 6, das des Weiteren eine Steuerschaltung aufweist, die so konfiguriert ist, dass sie die Ground-Transistoren während einer Reset-Operation selektiv aktiviert, wodurch jedes Ende des Transistorstrangs mit dem Schaltungs-Ground-Potential gekoppelt wird, und gleichzeitig eine mit einer zurückzusetzenden Zelle assoziierte Bitleitung auf ein logisch hohes Potential zieht und alle anderen Bitleitungen entlang des Transistorstrangs während der Reset-Operation potentialfrei lässt.
  8. Phasenwechselspeicherarray nach Anspruch 5, das des Weiteren eine Steuerschaltung aufweist, die so konfiguriert ist, dass sie alle Wortleitungen entlang des Transistorstrangs während einer Set-Operation aktiviert, während sie gleichzeitig eine Bitleitung entlang des Transistorstrangs an ein logisch hohes Potential koppelt und die anderen Bitleitungen entlang des Transistorstrangs an ein logisch niedriges Potential koppelt.
  9. Verfahren zum Adressieren eines in einer Pseudo Virtual Ground Architektur konfigurierten Phasenwechselspeicherarrays, mit einer Vielzahl von MOS-Auswahltransistoren, die in Reihe zu einem Transistorstrang zusammengeschaltet sind, wobei jeder Transistor in dem Transistorstrang ein Gate aufweist, das an eine einzelne Wortleitung gekoppelt ist, sowie einer Vielzahl von Phasenwechselelementen, wobei jedes Phasenwechselelement zwischen eine einzelne Bitleitung und einen Sourcebereich eines jeweiligen MOS-Auswahltransistors in dem Transistorstrang geschaltet ist, wobei das Verfahren das Lesen einer ausgewählten Zelle in dem Array durch Auswerten des Einflusses des Körpereffekts des Zustands des mit der ausgewählten Zelle assoziierten Phasenwechselelements auf einen damit assoziierten MOS-Auswahltransistor umfasst.
  10. Verfahren nach Anspruch 9, wobei das Lesen der ausgewählten Zelle des Weiteren umfasst: Anlegen eines logisch niedrigen Potentials an eine Bitleitung, die mit einem Sourcebereich des MOS-Auswahltransistors assoziiert ist, der mit der ausgewählten Zelle assoziiert ist; Anlegen eines logisch hohen Potentials an eine Bitleitung, die mit einem Drainbereich des MOS-Auswahltransistors assoziiert ist, der mit der ausgewählten Zelle assoziiert ist; Anlegen einer Lesespannung an einen Gatebereich des mit der ausgewählten Zelle assoziierten MOS-Auswahltransistors; und Bestimmen des Zustands der ausgewählten Zelle durch Ermitteln des Leitungspegels durch den mit der ausgewählten Zelle assoziierten MOS-Auswahltransistor.
  11. Verfahren zum Adressieren eines in einer Pseudo Virtual Ground Architektur konfigurierten Phasenwechselspeicherarrays, mit einer Vielzahl von MOS-Auswahltransistoren, die in Reihe zu einem Transistorstrang zusammengeschaltet sind, wobei jeder Transistor in dem Transistorstrang ein Gate aufweist, das mit einer einzelnen Wortleitung gekoppelt ist, sowie einer Vielzahl von Phasenwechselelementen, wobei jedes Phasenwechselelement zwischen eine einzelne Bitleitung und einen Sourcebereich eines jeweiligen MOS-Auswahltransistors in dem Transistorstrang geschaltet ist, wobei das Verfahren das Durchführen einer Schreib-Operation für eine ausgewählte Zelle in dem Array umfasst, mit: Durchführen einer Set-Operation für alle Phasenwechselelemente entlang des Transistorstrangs; und selektives Durchführen einer Reset-Operation für die ausgewählte Zelle entlang des Transistorstrangs.
  12. Verfahren nach Anspruch 11, wobei das Durchführen der Set-Operation für alle Phasenwechselelemente entlang des Transistorstrangs umfasst: Aktivieren jedes MOS-Auswahltransistors in dem Transistorstrang; Koppeln einer mit dem Transistorstrang assoziierten Bitleitung mit einem hohen Potential; und Koppeln aller anderen mit dem Transistorstrang assoziierten Bitleitungen mit einem niedrigen Potential, wobei Bitleitung-zu-Bitleitung-Strom verursacht, dass jedes mit dem Transistorstrang assoziierte Phasenwechselelement einen ersten Zustand erreicht.
  13. Verfahren nach Anspruch 11, wobei das Durchführen der Set-Operation für alle Phasenwechselelemente entlang des Transistorstrangs jeweils für ein Wort durchgeführt wird, wobei ein Wort die mit einem Bitleitungspaar assoziierten Zellen umfasst, mit: (a) Aktivieren eines MOS-Auswahltransistors, der mit einem zu setzenden ausgewählten Wort assoziiert ist; (b) Deaktivieren der anderen MOS-Auswahltransistoren des Transistorstrangs; und (c) Koppeln einer ersten Bitleitung, die mit dem Wort assoziiert ist, mit einem hohen Potential, und Koppeln einer zweiten Bitleitung, die mit dem Wort assoziiert ist, mit einem niedrigen Potential, wobei der Bitleitung-zu-Bitleitung-Strom verursacht, dass jedes Phasenwechselelement, das mit dem ausgewählten Wort assoziiert ist, einen ersten Zustand erreicht.
  14. Verfahren nach Anspruch 13, das des Weiteren das Wiederholen der Handlungen (a), (b) und (c) für jedes Wort entlang des Transistorstrangs umfasst, bis alle damit assoziierten Phasenwechselelemente sich im ersten Zustand befinden.
  15. Verfahren nach Anspruch 11, wobei das Durchführen der Reset-Operation für die ausgewählte Zelle umfasst: Koppeln eines Endes des Transistorstrangs an ein niedriges Potential; Koppeln einer mit der ausgewählten Zelle assoziierten Bitleitung an ein hohes Potential; Aktivieren jedes MOS-Auswahltransistors in dem Transistorstrang zwischen der ausgewählten Zelle und dem Ende des Transistorstrangs, das mit dem niedrigen Potential gekoppelt ist; und Potentialfrei-lassen aller anderen mit den aktivierten MOS-Auswahltransistoren assoziierten Bitleitungen, wobei ein Stromfluss zwischen der Bitleitung mit hohem Potential und dem niedrigen Potential am Ende des Transistorstrangs so betreibbar ist, dass er den Zustand des Phasenwechselelements der ausgewählten Zelle in einen zweiten Zustand wechselt.
  16. Verfahren nach Anspruch 11, wobei das Durchführen der Reset-Operation für die ausgewählte Zelle des Weiteren das Durchführen der Reset-Operation für eine Vielzahl von Zellen entlang des Transistorstrangs umfasst, mit: (a) Identifizieren einer ausgewählten Zelle der Vielzahl von zum Reset ausgewählten Zellen in der Mitte des Transistorstrangs; (b) Koppeln jedes Endes des Transistorstrangs an ein niedriges Potential; (c) Aktivieren jedes MOS-Auswahltransistors entlang des Transistorstrangs; (d) Anlegen eines Reset-Zustands an eine mit der identifizierten Zelle assoziierte Bitleitung; und (e) Potentialfrei-lassen der anderen Bitleitungen, wobei der Reset-Zustand verursacht, dass ein Reset-Strom durch das Phasenwechselelement der identifizierten Zelle fließt, wodurch der Zustand von einem ersten Zustand in einen zweiten Zustand wechselt.
  17. Verfahren nach Anspruch 16, das des Weiteren umfasst: (f) Identifizieren einer weiteren ausgewählten Zelle, die der Mitte des Transistorstrangs am nächsten liegt; und (g) Wiederholen der Handlungen (b), (c), (d) und (e), um den Zustand der weiteren ausgewählten Zelle in den zweiten Zustand zu wechseln.
  18. Verfahren nach Anspruch 17, das des Weiteren das Wiederholen der Handlungen (f) und (g) umfasst, bis alle der Vielzahl von zum Reset ausgewählten Zellen in den zweiten Zustand gewechselt sind.
  19. Verfahren nach Anspruch 11, das des Weiteren umfasst: Bestimmen der Anzahl ausgewählter Zellen entlang des Transistorstrangs, für die ein Reset durchzuführen ist; und Ersetzen der selektiven Reset-Operation durch eine invertierte Reset-Operation, wenn die Anzahl ausgewählter Zellen, für die ein Reset durchzuführen ist, größer ist, als ein vorgegebener Schwellwert.
  20. Verfahren nach Anspruch 19, wobei die invertierte Reset-Operation umfasst: Durchführen einer Reset-Operation für alle nicht zum Reset ausgewählten Zellen entlang des Transistorstrangs; und Bereitstellen einer Angabe der invertierten Reset-Operation für ein Folgelesen der Zellen entlang des Transistorstrangs.
  21. Phasenwechselspeicherarray mit: einer Vielzahl von Schalteinrichtungen, die zu einem Schalteinrichtungsstrang zusammengeschaltet sind, wobei jede Schalteinrichtung in dem Strang eine Steuereinrichtung aufweist, die an eine einzelne Wortleitung gekoppelt ist; einer Vielzahl von Phasenwechseleinrichtungen, wobei jede Phasenwechseleinrichtung zwischen eine einzelne Bitleitung und eine jeweilige Schalteinrichtung in dem Strang geschaltet ist; und einer Einrichtung zum unabhängigen Adressieren jeder der Vielzahl von Wortleitungen entlang des Strangs.
  22. Phasenwechselspeicherarray nach Anspruch 21, das des Weiteren aufweist: eine Einrichtung zum selektiven Koppeln einer Bitleitung an ein hohes Potential und einer benachbarten Bitleitung an ein niedriges Potential; eine Einrichtung zum Koppeln einer Lesespannung an eine Steuereinrichtung einer Schalteinrichtung zwischen den selektiv gekoppelten Bitleitungen; und eine Einrichtung zum Ermitteln des Datenzustands eines Phasenwechselelements, das mit der Bitleitung mit niedrigem Potential assoziiert ist.
  23. Phasenwechselspeicherarray nach Anspruch 21, das des Weiteren aufweist: eine Einrichtung zum Koppeln aller Wortleitungen entlang des Strangs an ein hohes Potential, wodurch alle Schalteinrichtungen entlang des Strangs aktiviert werden; und eine Einrichtung zum gleichzeitigen Koppeln einer Bitleitung an ein hohes Potential und der anderen Bitleitungen an ein niedriges Potential, wodurch verursacht wird, dass ein Set-Strom durch jede Phasenwechseleinrichtung entlang des Strangs fließt.
  24. Phasenwechselspeicherarray nach Anspruch 23, das des Weiteren aufweist: eine Einrichtung zum Koppeln eines oder mehrerer Enden des Strangs an ein niedriges Potential; eine Einrichtung zum Koppeln aller Wortleitungen entlang des Strangs an ein hohes Potential; eine Einrichtung zum Potentialfrei-lassen aller Bitleitungen außer einer Bitleitung, die mit einer ausgewählten Phasenwechseleinrichtung assoziiert ist; und eine Einrichtung zum Schicken eines Reset-Stroms durch die ausgewählte Phasenwechseleinrichtung über die damit assoziierte Bitleitung.
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