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Hintergrund der Erfindung
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Bereich der
Erfindung
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Die
vorliegende Erfindung bezieht sich im Allgemeinen auf eine Ladungsfalle-
bzw. Ladung-Trap-Isolator-Speichereinrichtung,
und spezieller ausgedrückt
auf eine Ladung-Trap-Isolator-Speichereinrichtung
im Nanobereich, welche eine verbesserte Speichercharakteristik und
zellintegrierte Kapazität
besitzt, welche durch Ausbringen einer Vielzahl von Ladung-Trap-Isolator-Zellfeldern
in vertikaler Richtung mit einer Vielzahl von Zellisolierschichten erreicht
wird.
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1 ist eine Querschnittszeichnung,
welche eine Speicherzelle einer herkömmlichen Ladung-Trap-Isolator-Speichereinrichtung
zeigt.
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Eine
Speicherzelle der herkömmlichen
Ladung-Trap-Isolator-Speichereinrichtung weist auf: einen Drain-Bereich 4 vom
N-Typ und einen Quellbereich 6 vom N-Typ, welche in einem
Substrat 2 vom P-Typ gebildet sind, eine erste Isolierschicht 8,
einen Ladung-Trap-Isolator 10, eine zweite Isolierschicht 12 und
eine Wortleitung 14, welche sequenziell auf dem Kanalbereich
gebildet sind.
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In
der oben beschriebenen Speicherzelle der herkömmlichen Ladung-Trap-Isolator-Speichereinrichtung
unterscheidet sich ein Kanalwiderstand der Speicherzelle durch einen
Ladungszustand, welcher in dem Ladung-Trap-Isolator 10 gespeichert
ist.
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D.h.,
da positive Kanalladungen in dem Kanal induziert werden, wenn Elektronen
in dem Ladung-Trap-Isolator 10 gespeichert sind, wird die Speicherzelle
bei einem hohen Widerstandszustand ausgeschaltet.
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In
der Zwischenzeit werden negative Kanalladungen in dem Kanal induziert
werden, wenn positive Löcher
in dem Ladung-Trap-Isolator 10 gespeichert sind, so dass
die Speicherzelle bei einem niedrigen Widerstandszustand eingeschaltet
wird.
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Auf
diese Weise werden Daten in die Speicherzelle durch Auswählen von
Ladungsarten bzw. -zuständen
des Ladung-Trap-Isolators 10 geschrieben, so dass die Speicherzelle
als eine nichtflüchtige Speicherzelle
betrieben werden kann.
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Da
jedoch die Speichercharakteristik nachlässt, wenn die Größe der Speicherzelle
der herkömmlichen
Ladung-Trap-Isolator-Speichereinrichtung kleiner wird, ist es schwierig,
einen Normalbetrieb durchzuführen.
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Da
speziell die Speichercharakteristik der Speicherzelle, welche eine
Ladung-Trap-Isolator-Struktur
im Nanobereich besitzt, schwächer
wird, auch bei einer niedrigen Spannungsbeanspruchung, kann eine
zufällige
bzw. beliebige Spannung nicht an der Wortleitung in einem Lesemodus
angelegt werden.
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Zusammenfassung
der Erfindung
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Entsprechend
ist es eine Aufgabe der vorliegenden Erfindung, eine Speicherzelle
zu betreiben, welche eine Ladung-Trap-Isolator-Struktur im Nanobereich
bei einer niedrigen Spannung besitzt.
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Es
ist eine weitere Aufgabe der vorliegenden Erfindung, die zellintegrierte
Kapazität
durch Aufbringen einer Vielzahl von Ladung-Trap-Isolator-Zellfeldern
in vertikaler Richtung mit einer Vielzahl von Zellisolierschichten
zu verbessern.
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In
einer Ausführungsform
weist eine Ladung-Trap-Isolator-Speichereinrichtung auf eine Vielzahl
von Speicherzellen, welche seriell miteinander verbunden sind, ein
erstes Schaltelement und ein zweites Schaltelement. In der Vielzahl
von Speicherzellen werden Daten, welche über eine Bitleitung abhängig von
Potenzialen, welche an einer oberen Wortleitung und an einer unteren
Wortleitung aufgebracht wurden, in einem Ladung-Trap-Isolator gespeichert,
oder die in dem Ladung-Trap-Isolator gespeicherten Daten werden
an die Bitleitung ausgegeben. Das erste Schaltelement schließt die Vielzahl der
Speicherzellen selektiv an die Bitlei tung abhängig von einem ersten Auswahlsignal
an. Das zweite Schaltelement schließt die Vielzahl der Speicherzellen
an eine Sensor- bzw. Leseleitung in Abhängigkeit von einem zweiten
Auswahlsignal selektiv an. Hier weist jede aus der Vielzahl der
Speicherzellen auf: eine erste Isolierschicht, welche aus der unteren Wortleitung
gebildet ist, einen schwebenden Kanal vom P-Typ, einen Drain-Bereich
vom P-Typ und einen Quellbereich vom P-Typ, welche auf beiden Seiten
des schwebenden Kanals vom P-Typ gebildet sind, eine zweite Isolierschicht,
welche auf dem schwebenden Kanal vom P-Typ gebildet ist, den Ladung-Trap-Isolator, welcher
auf der zweiten Isolierschicht gebildet ist, und eine dritte Isolierschicht,
welche auf dem Ladung-Trap-Isolator und unter der oberen Wortleitung
gebildet ist. Der Widerstand des schwebenden Kanals vom P-Typ, welcher
auf der ersten Isolierschicht gebildet ist, wird abhängig von der
Polarität
des Ladung-Trap-Isolators verändert.
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In
einer anderen Ausführungsform
weist eine Ladung-Trap-Isolator-Speichereinrichtung auf: eine Vielzahl
von oberen Wortleitungen und eine Vielzahl von unteren Wortleitungen,
welche parallel zueinander und in Zeilenrichtung angeordnet sind,
eine Vielzahl von Bitleitungen, welche in einer Spaltenrichtung
angeordnet sind, eine Vielzahl von Leseleitungen, welche senkrecht
zu der Vielzahl der Bitleitungen angeordnet sind, eine Vielzahl
von Speicherzellfeldern, welche dort angeordnet sind, wo die Vielzahl der
oberen Wortleitungen, die Vielzahl der unteren Wortleitungen und
die Vielzahl der Bitleitungen sich kreuzen, und eine Vielzahl von
Leseverstärkern,
welche eins zu eins der Vielzahl von Bitleitungen entsprechen, die
Daten in der Bitleitung lesen und verstärken. Hier weist jede aus der
Vielzahl der Speicherzellfelder eine Vielzahl von seriell angeschlossenen
Speicherzellen, ein erstes Schaltelement und ein zweites Schaltelement
auf. In der Vielzahl der seriell angeschlossenen Speicherzellen
werden Daten, welche über
eine Bitleitung angelegt werden, in einem Ladung-Trap-Isolator abhängig von
den Potenzialen, welche an einer oberen Wortleitung und an einer
unteren Wortleitung angelegt wurden, gespeichert, oder es werden
Daten, welche in dem Ladung-Trap-Isolator
gespeichert sind, an die Bitleitung ausgegeben. Das erste Schaltelement
schließt
die Vielzahl der Speicherzellen an eine Bitleitung in Antwort auf
ein erstes Auswahlsignal an. Das zweite Schaltelement schließt selektiv
die Vielzahl der Speicherzellen an eine Leseleitung in Antwort auf
ein zweites Auswahlsignal an. Hier weist jede aus der Vielzahl der
Speicherzellen auf: eine erste Isolierschicht, welche auf der unteren
Wortleitung gebildet ist, einen schwebenden bzw. Float-Kanal vom
P-Typ, einen Drain-Bereich vom P-Typ, einen Quellbereich vom P-Typ,
welche auf beiden Seiten des Float-Kanals vom P-Typ gebildet sind,
eine zweite Isolierschicht, welche auf dem Float-Kanal vom P-Typ
gebildet ist, den Ladung-Trap- Isolator,
welcher auf der zweiten Isolierschicht gebildet ist, und eine dritte
Isolierschicht, welche auf dem Ladung-Trap-Isolator und unter der
oberen Wortleitung gebildet ist. Der Widerstand des Float-Kanals
vom P-Typ, welcher auf der ersten Isolierschicht gebildet ist, wird
abhängig
von der Polarität
des Ladung-Trap-Isolators geändert.
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Kurze Beschreibung
der Zeichnungen
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Andere
Gesichtspunkte und Vorteile der vorliegenden Erfindung werden beim
Lesen der folgenden detaillierten Beschreibung und mit Bezug auf
die Zeichnungen offensichtlich, in welchen:
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1 eine
Querschnittszeichnung ist, welche eine Speicherzelle einer herkömmlichen
Ladung-Trap-Isolator-Speichereinrichtung zeigt;
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2a und 2b Querschnittszeichnungen
sind, welche eine Einheitsspeicherzelle einer Ladung-Trap-Isolator-Speichereinrichtung
entsprechend einer Ausführungsform
der vorliegenden Erfindung zeigt;
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3a und 3b Zeichnungen
sind, welche Schreib- und Lesevorgänge auf hohem Datenwertpegel "1" einer Ladung-Trap-Isolator-Speichereinrichtung
entsprechend einer Ausführungsform
der vorliegenden Erfindung zeigen;
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4 eine
Zeichnung ist, welche den Lesevorgang beim Datenwert "1" der 3b zeigt;
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5a und 5b Zeichnungen
sind, welche Lese- und Schreiboperationen bzw. -vorgänge bei
einem niedrigen Datenwertpegel "0" einer Ladung-Trap-Isolator-Speichereinrichtung
entsprechend einer Ausführungsform
der vorliegenden Erfindung zeigen;
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6 eine
Zeichnung ist, welche die Leseoperation beim Datenwert "0" der 5b zeigt;
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7 eine
Zeichnung der Layout-Ebene ist, welche eine Ladung-Trap-Isolator-Speichereinrichtung
entsprechend einer Ausführungsform
der vorliegenden Erfindung zeigt;
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8a eine
Querschnittsansicht in einer Richtung A-A' parallel mit einer Wortleitung WL der 7 ist;
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8b eine
Querschnittszeichnung in einer Richtung B-B' senkrecht zu einer Wortleitung WL der 7 ist;
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9 eine
Querschnittszeichnung ist, welche eine Ladung-Trap-Isolator-Speichereinrichtung zeigt,
welche eine Vielfachschichtstruktur besitzt, entsprechend einer
Ausführungsform
der vorliegenden Erfindung;
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10 eine
Zeichnung ist, welche ein Einheitsspeicherzellfeld einer Ladung-Trap-Isolator-Speichereinrichtung
entsprechend einer Ausführungsform
der vorliegenden Erfindung zeigt;
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11 eine
Zeichnung ist, welche die Leseoperation beim niedrigen Datenwert "0" in dem Einheitsspeicherzellfeld der 10 zeigt;
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12 eine
weitere Zeichnung ist, welche die Leseoperation beim niedrigen Datenwert "0" in dem Einheitsspeicherzellenfeld der 10 zeigt;
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13a und 13b Zeichnungen
sind, welche die Anschlussverhältnisse
der Speicherzellen Q1, Qm und der Schaltelemente N1, N2 der 10 zeigen;
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14 ein
Schaltbild ist, welches ein Speicherzellfeld einer Ladung-Trap-Isolator-Speichereinrichtung
entsprechend einer Ausführungsform
der vorliegenden Erfindung zeigt;
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15 eine
Zeichnung ist, welche eine Schreiboperation der Ladung-Trap-Isolator-Speichereinrichtung
entsprechend einer Ausführungsform der
vorliegenden Erfindung zeigt;
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16 ein
Zeitverlaufdiagramm ist, welches die Schreiboperation beim Datenwert "1" der Ladung-Trap-Isolator-Speichereinrichtung
entsprechend einer Ausführungsform
der vorliegenden Erfindung zeigt;
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17 ein
Zeitablaufdiagramm ist, welches die Speicheroperation beim Datenwert "1" und die Schreiboperation beim Datenwert "0" der Ladung-Trap-Isolator-Speichereinrichtung
entsprechend einer Ausführungsform
der vorliegenden Erfindung zeigt; und
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18 ein
Zeitablaufdiagramm ist, welches eine Leseoperation von Daten zeigt,
welche in einer Speicherzelle der Ladung-Trap-Isolator-Speichereinrichtung
entsprechend einer Ausführungsform
der vorliegenden Erfindung gespeichert sind.
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Detaillierte
Beschreibung der bevorzugten Ausführungsformen
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Die
vorliegende Erfindung wird im Detail mit Bezug auf die beigefügten Zeichnungen
beschrieben.
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2a ist
eine Querschnittszeichnung, welche eine Einheitsspeicherzelle zeigt,
welche in einer Richtung parallel zu einer Wortleitung in einer
Ladung-Trap-Isolator-Speichereinrichtung entsprechend einer Ausführungsform
der vorliegenden Erfindung geschnitten ist.
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In
der Einheitsspeicherzelle ist eine untere Wortleitung 16 in
der Grundschicht gebildet, und eine obere Wortleitung 18 ist
in der Deckschicht gebildet. Die untere Wortleitung 16 ist
parallel zu der oberen Wortleitung 18 angeordnet und sie
wird durch den gleichen Zeilenadressdecoder getrieben.
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Eine
erste Isolierschicht 20, ein Float-Kanal 22, eine
zweite Isolierschicht 24, ein Ladung-Trap-Isolator 26 und eine dritte
Isolierschicht 28 sind sequenziell auf der unteren Wortleitung 16 gebildet.
Hier ist der Float-Kanal 22 durch einen Halbleiter vom
P-Typ gebildet.
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2b ist
eine Querschnittszeichnung, welche die Einheitsspeicherzelle zeigt,
welche in einer Richtung senkrecht zu der Wortleitung in der Ladung-Trap-Isolator-Speichereinrichtung
entsprechend einer Ausführungsform
der vorliegenden Erfindung geschnitten ist.
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In
der Einheitsspeicherzelle ist die untere Wortleitung 16 in
der Grundschicht gebildet, und die obere Wortleitung 18 ist
in der Deckschicht gebildet. Die untere Wortleitung 16 ist
parallel zu der oberen Wortleitung 18 angeordnet.
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Die
erste Isolierschicht 20, der Float-Kanal 22, die
zweite Isolierschicht 24, der Ladung-Trap-Isolator 26 und
die dritte Isolierschicht 28 sind sequenziell auf der unteren
Wortleitung 16 gebildet. Hier sind ein Drain 30 vom
P-Typ und eine Quelle 32 vom P-Typ auf beiden Seiten des
Float-Kanals 22 gebildet.
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Der
Float-Kanal 22, der Drain 30 vom P-Typ und die
Quelle 32 vom P-Typ sind aus wenigstens einem der folgenden
Materialien, entweder aus Kohlenstoff-Nano-Welle, Silicium, Germanium,
organischen Halbleitern oder anderen Materialien gebildet.
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Ein
Kanalwiderstand der Einheitsspeicherzelle der Ladung-Trap-Isolator-Speichereinrichtung wird
abhängig
von einem Zustand der Ladungen verändert, welche in dem Ladung-Trap-Isolator 26 gespeichert
sind.
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Mit
anderen Worten, da positive Kanalladungen in dem Kanal der Speicherzelle
induziert werden, wenn Elektronen in dem Ladung-Trap-Isolator 26 gespeichert
sind, wird die Speicherzelle bei einem hohen Kanalwiderstandszustand
bzw. -wert ausgeschaltet.
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Da
währenddessen
die negativen Ladungen in den Kanal induziert werden, wenn positive
Löcher in
dem Ladung-Trap-Isolator 26 gespeichert sind, wird die
Speicherzelle bei einem niedrigen Kanalwiderstandswert eingeschaltet.
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Auf
diese Weise werden die Daten durch Auswählen von Ladungsarten bzw.
-zuständen
des Ladung-Trap-Isolators 26 geschrieben, so dass die Speicherzelle
wie eine nichtflüchtige
Speicherzelle betrieben werden kann.
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Die
oben beschriebene Einheitsspeicherzelle entsprechend der Ausführungsform
der vorliegenden Erfindung wird durch ein Symbol dargestellt, welches
in 2c gezeigt ist.
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3a und 3b sind
Zeichnungen, welche die Schreib- und Leseoperationen bei hohem Datenwertpegel "1" einer Ladung-Trap-Isolator-Speichereinrichtung
entsprechend einer Ausführungsform
der vorliegenden Erfindung zeigen.
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3a ist
eine Zeichnung, welche die Schreiboperation bei hohem Datenwertpegel "1" zeigt.
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Eine
Erdspannung GND ist an der unteren Wortleitung 16 angelegt,
und eine negative Spannung –V
ist an der oberen Wortleitung 18 angelegt. Hier gehen der
Drain-Bereich 30 und der Quellbereich 32 in einen
Erdspannungszustand GND über.
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In
diesem Fall, wenn eine Spannung zwischen dem Ladung-Trap-Isolator 26 und
dem Kanalbereich 22 durch Spannungsteilung eines Kondensators
aus der ersten Isolierschicht 20, der zweiten Isolierschicht 24 und
der dritten Isolierschicht 28 angelegt ist, werden Elektronen
in den Kanalbereich 22 emittiert. Als Ergebnis werden die
positiven Ladungen in dem Ladung-Trap-Isolator 26 angehäuft.
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3b ist
eine Zeichnung, welche die Leseoperation des hohen Datenwertpegels "1" zeigt.
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Wenn
die Erdspannung GND an der oberen Wortleitung 18 angelegt
ist und eine positive Spannung +Vread an der unteren Wortleitung 16 angelegt ist,
werden negative Ladungen in einem oberen Teil 22a und in
einen niedrigeren Teil 22b der Kanalregion 22 induziert,
so dass eine Verarmungsschicht gebildet wird, um einen Strompfad
zu unterbrechen. Als Ergebnis wird der Kanalbereich 22 ausgeschaltet.
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4 ist
eine Zeichnung, welche die Leseoperation bei dem Datenwert "1" der 3b zeigt.
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Die
Verarmungsschicht ist in dem oberen Teil 22a des Kanals 22 durch
positive Ladungen gebildet, welche in dem Ladung-Trap-Isolator 26 gespeichert sind.
Die Verarmungsschicht ist auch in dem unteren Teil 22b des
Kanals 22 gebildet, wenn die positive Spannung +Vread an
der unteren Wortleitung 16 angelegt ist. Als ein Ergebnis
wird ein Strompfad des Kanals 22 durch die Verarmungsschichten 22a und 22b abgefangen,
so dass der Kanal 22 bei einem hohen Widerstandswert ausgeschaltet
wird.
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Wenn
hier eine leichte Spannungsdifferenz an den Drain 30 und
die Quelle 32 angelegt wird, fließt ein kleiner Betrag an Aus-schaltstrom,
da der Kanal 22 abgeschaltet wird.
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5a und 5b sind
Zeichnungen, welche Schreib- und Leseoperationen bei niedrigem Datenwertpegel "0" einer Ladung-Trap-Isolator-Speichereinrichtung
entsprechend einer Ausführungsform
der vorliegenden Erfindung zeigen.
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5a ist
eine Zeichnung, welche die Schreiboperation des niedrigen Datenwertpegels "0" zeigt.
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Eine
negative Spannung –V
ist an den Drain-Bereich 30, den Quellbereich 32 und
die untere Wortleitung 18 angelegt, und eine Erdspannung
GND ist an die obere Wortleitung 18 angelegt, Elektronen des
Kanalbereiches 22 bewegen sich in Richtung des Ladung-Trap-Isolators 26,
so dass die Elektronen in dem Ladung-Trap-Isolator 26 angehäuft werden.
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5b ist
eine Zeichnung, welche die Leseoperation der niedrigen Datenwertpegels "0" zeigt.
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Wenn
die Erdspannung GND an der unteren Wortleitung 16 und der
oberen Wortleitung 18 angelegt ist und eine leichte Spannungsdifferenz
zwischen dem Drain-Bereich 30 und dem Quellbereich 32 angelegt
ist, ist der Kanal abgeschaltet, so dass ein großer Einschaltstrom fließt.
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6 ist
eine Zeichnung, welche die Leseoperation bei dem Datenwert "0" der 5b zeigt.
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Die
positive Spannung +Vread ist an der unteren Wortleitung 16 angelegt,
um die Verarmungsschicht in dem unteren Teil 22b des Kanals 22 zu
bilden. Jedoch ist die Verarmungsschicht nicht in dem oberen Teil
des Kanals 22 gebildet, so dass Strom durch den Kanalbereich
fließt.
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Wenn
hier eine leichte Spannungsdifferenz zwischen dem Drain 30 und
der Quelle 32 angelegt wird, fließt ein großer Betrag an Einschaltstrom,
da der Kanal 22 eingeschaltet wird.
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Auf
diese Weise sind im Lesemodus die obere Wortleitung 18 und
die untere Wortleitung 16 auf den Erdspannungspegel GND
gesetzt, um keine Spannungsbeanspruchung an den Ladung-Trap-Isolator 26 anzulegen,
so dass die Speichercharakteristik der Speicherzelle verbessert
wird.
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Als
Ergebnis führt
eine Speicherzelle mit Verarmungskanal, welche einen Ladung-Trap-Isolator mit Abmessungen
im Nanobereich besitzt, einen Niederspannungsbetrieb aus.
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7 ist
eine Zeichnung der Layout-Ebene, welche eine Ladung-Trap-Isolator-Speichereinrichtung
entsprechend einer Ausführungsform
der vorliegenden Erfindung zeigt.
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Mit
Bezug auf 7 sind eine Vielzahl von Einheitsspeicherzellen
UC dort angeordnet, wo eine Vielzahl von Wortleitungen WL und eine
Vielzahl von Bitleitungen BL sich kreuzen.
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Die
obere Wortleitung WL ist parallel zu der unteren Wortleitung BWL
in gleicher Richtung angeordnet und senkrecht zur der Bitleitung
BL platziert.
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8a ist
eine Querschnittszeichnung in einer Richtung A-A' parallel zu einer Wortleitung WL der 7.
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Mit
Bezug auf 8a ist eine Vielzahl von Einheitsspeicherzellen
UC zwischen der gleichen unteren Wortleitung 16 BWL_1 und
der oberen Wortleitung 18 WL_1 in Spaltenrichtung gebildet.
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8b ist
eine Querschnittszeichnung in einer Richtung B-B', senkrecht zu einer Wortleitung WL der 7.
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Mit
Bezug auf 8b ist eine Vielzahl von Einheitsspeicherzellen
in der gleichen Bitleitung BL_1 in Zeilenrichtung gebildet.
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9 ist
eine Querschnittszeichnung, welche eine Ladung-Trap-Isolator-Speichereinrichtung zeigt,
welche eine Vielfachschichtstruktur entsprechend einer Ausführungsform
der vorliegenden Erfindung zeigt.
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Mit
Bezug auf 9 sind eine Vielzahl von Zelloxidschichten
COL_1~COL_4 gebildet, und eine Vielzahl von Ladung-Trap-Isolator-Zellfeldern
sind in einer Querschnittsrichtung abgelegt. Als Ergebnis kann die
integrierte Kapazität
der Zellen in dem gleichen Bereich entsprechend der Anzahl der abgelegten
Zellfelder erhöht
werden.
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10 ist
eine Zeichnung, welche ein Einheitsspeicherzellfeld 44 einer
Ladung-Trap-Isolator-Speichereinrichtung
entsprechend einer Ausführungsform
der vorliegenden Erfindung zeigt.
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In
der Ausführungsform
weist das Einheitsspeicherzellfeld 44 der 10 eine
Vielzahl von Speicherzellen Q1-Qm, welche seriell angeschlossen
ist, und Schaltelemente N1, N2 auf. Hier besitzt das erste Schaltelement
N1 ein Gate, um ein erstes Auswahlsignal Sel_1 zu empfangen, um
selektiv die Speicherzelle Q1 mit der Bitleitung BL zu verbinden, und
das zweite Schaltelement N2 besitzt ein Gate, um ein zweites Auswahlsignal
SEL_2 zu empfangen, um selektiv die Speicherzelle Qm mit einer Leseleitung
S/L zu verbinden.
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Die
Vielzahl von Speicherzellen Q1-Qm, welche seriell zwischen den Schaltelementen
N1 und N2 angeschlossen sind, führen
selektiv eine Schaltoperation über
eine Vielzahl von oberen Wortleitungen WL_1~WL_m und eine Vielzahl
von unteren Wortleitungen BWL_1~BWL_m aus, welche durch den gleichen
Zeilenadressdecoder getrieben werden. Hier wird die detaillierte
Struktur jeder Speicherzelle Q1~Qm in 2a und 2b gezeigt.
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11 ist
eine Zeichnung, welche die Leseoperation des niedrigen Datenwertes "0" in dem Einheitsspeicherfeld der 10 zeigt.
Hier zeigt 11 ein Beispiel, wenn der hohe
Datenwertpegel "1" in allen der Speicherzellen
Q1~Q5 gespeichert wird.
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Die
Erdspannung GND ist an alle der oberen Wortleitungen WL_1~WL_5 angelegt,
und die Lesespannung +Vread, welche einen positiven Wert besitzt,
ist an die untere Wortleitung BWL_1 der ausgewählten Speicherzelle Q1 angelegt.
Dann wird die Erdspannung GND an der nicht ausgewählten unteren
Wortleitung BWL_2~BWL_5 angelegt.
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In
den nicht ausgewählten
Speicherzellen Q2~Q5 ist die Erdspannung GND an die oberen Wortleitungen
WL_2~WL_5 und an die unteren Wortleitungen BWL_2~BWL_5 angelegt.
Obwohl die Verarmungsschicht in dem oberen Teil 22a des
Kanalbereichs 22 durch Ladungen gebildet ist, welche in
dem Ladung-Trap-Isolator 26 gespeichert sind, wird als Ergebnis
keine Verarmungsschicht in dem unteren Teil 22b gebildet,
so dass der Kanal eingeschaltet wird.
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Auf
der anderen Seite ist in der ausgewählten Speicherzelle Q1 die
Verarmungsschicht 22b in dem unteren Bereich des Kanalbereiches 22 durch die
Lesespannung +Vread gebildet, welche an die untere Wortleitung BWL_1
angelegt ist, und die Verarmungsschicht 22b ist in dem
oberen Teil des Kanalbereiches 22 durch die Polarität der Ladungen
gebildet, welche in dem Ladung-Trap-Isolator 26 gespeichert
sind. Dann wird der Kanal 22 durch die Verarmungsschichten 22a und 22b ausgeschaltet,
welche in dem Kanalbereich 22 gebildet sind, so dass der Strompfad
von dem Quellbereich 32 zu dem Drain-Bereich 30 abgefangen
wird. Als Ergebnis wird der Datenwert "1",
welcher in der ausgewählten
Speicherzelle Q1 gespeichert ist, im Lesemodus gelesen.
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12 ist
eine Zeichnung, welche die Leseoperation mit niedrigem Datenwert "0" in dem Einheitsspeicherzellfeld der 10 zeigt.
Hier zeigt 12 ein Beispiel, wenn der niedrige
Datenwertpegel "0" in der ausgewählten Speicherzelle
Q1 gespeichert ist und der hohe Datenwertpegel "1" in
den restlichen Speicherzellen Q1~Q5 gespeichert ist.
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In
diesem Fall ist die Erdspannung GND an alle Wortleitungen WL_1~WL_5
angelegt, und die Lesespannung +Vread, welche einen positiven Wert besitzt,
ist an die untere Wortleitung BWL_1 der ausgewählten Speicherzelle Q1 angelegt.
Dann wird die Erdspannung GND an die nicht ausgewählten unteren
Wortleitungen BWL_2~BWL_5 angelegt.
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Als
Ergebnis ist die Lesespannung +Vread, welche einen positiven Wert
besitzt, an die untere Wortleitung BWL_1 der ausgewählten Speicherzelle Q1
angelegt, so dass die Verarmungsschicht in dem unteren Teil 22b des
Kanalbereiches 22 gebildet wird. Jedoch ist der Kanal eingeschaltet,
da die Verarmungsschicht nicht in dem oberen Teil 22a des
Kanalbereichs 22 durch die Polarität der Ladungen gebildet ist,
welche in dem Ladung-Trap-Isolator 26 gespeichert sind.
In der Zwischenzeit wird die Verarmungsschicht in dem oberen Teil 22a des
Kanalbereiches 22 durch die Polarität der Ladungen gebildet, welche
in den nicht ausgewählten
Speicherzellen Q2~Q5 gespeichert sind. Jedoch wird der Kanal eingeschaltet,
da die Erdspannung GND an der unteren Wortleitung BWL_2~BWL_5 angelegt
ist, so dass die Verarmungsschicht in dem unteren Teil 22b des
Kanalbereiches 22 nicht gebildet wird.
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Als
Ergebnis ist der Kanalbereich 22 der Speicherzellen Q1~Q5
angeschaltet, so dass Strom von dem Quellbereich 22 zu
dem Drain-Bereich 30 fließt. Dadurch kann der Datenwert "0", welcher in der ausgewählten Speicherzelle
Q1 gespeichert ist, im Lesemodus gelesen werden.
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13a und 13b sind
Zeichnungen, welche die Anschlussverhältnisse der Speicherzellen Q1,
Qm und der Schaltelemente N1, N2 der 10 zeigen.
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Jedes
der Schaltelementen N1 und N2 weist auf einen Kanalbereich 38 vom
P-Typ, welcher auf einer Isolierschicht 36 gebildet ist,
einen Drain-Bereich 40 vom N-Typ und einen Quellbereich 42 vom
N-Typ, welche zu beiden Seiten des Kanalbereichs 38 vom P-Typ
angeschlossen sind.
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Mit
Bezug auf 13a ist der Quellbereich 42 vom
N-Typ des Schaltelementes N1 mit der Bitleitung BL über einen
Anschlussstecker verbunden. Der Drain-Bereich 40 vom N-Typ
ist mit dem Quellbereich 32 vom P-Typ der Speicherzelle
Q1 über
den Anschlussstecker und eine Verbindungsleitung CL1 angeschlossen.
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Mit
Bezug auf 13b ist der Quellbereich 42 vom
N-Typ des Schaltelements N2 an die Bitleitung BL über den
Anschlussstecker angeschlossen, und der Drain-Bereich 40 vom
N-Typ ist mit dem Quellbereich 32 vom
P-Typ der Speicherzelle Qm über
den Anschlussstecker und die Verbindungsleitung CL1 angeschlossen.
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Hier
ist die Verbindungsleitung CL1 zum Verbinden der Schaltelemente
N1, N2 mit den Speicherzellen Q1, Qm durch einen Metallleiter gebildet.
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14 ist
ein Schaltbild, welches ein Speicherzellenfeld einer Ladung-Trap-Isolator-Speichereinrichtung
entsprechend einer Ausführungsform
der vorliegenden Erfindung zeigt.
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In
der Ausführungsform
weist die Ladung-Trap-Isolator-Speichereinrichtung der 14 auf:
eine Vielzahl von Einheitsspeicherzellfeldern 44 der 7,
welche gewöhnlich
mit einer Vielzahl von Bitleitungen BL_1~BL_n in Spaltenrichtung
und im Allgemeinen mit einer Vielzahl von oberen Wortleitungen WL_1~WL_m
verbunden sind, eine Vielzahl von unteren Wortleitungen BWL_1~BWL_m,
ein erstes Auswahlsignal SEL_1, ein zweites Auswahlsignal SEL_2
und eine Vielzahl von Leseleitungen S/L_1~S/L_n in Zeilenrichtung.
Hier ist die Vielzahl der Bitleitungen BL_1~BL_n eins zu eins mit
einer Vielzahl von Lese- bzw. Messverstärkern 46 verbunden.
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15 ist
eine Zeichnung, welche eine Schreiboperation der Ladung-Trap-Isolator-Speichereinrichtung
entsprechend einer Ausführungsform der
vorliegenden Erfindung zeigt.
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In
der Ladung-Trap-Isolator-Speichereinrichtung entsprechend der Ausführungsform
der vorliegenden Erfindung kann ein Schreiboperationsablauf in zwei
Unteroperationsbereiche bzw. Unterbetriebsabläufe geteilt werden. D.h., der
Datenwert "1" wird in den ersten
Teiloperationsbereich eingeschrieben. In dem zweiten Teiloperationsbereich
wird der Datenwert "1 ", welcher in dem
ersten Teiloperationsbereich geschrieben ist, beibehalten oder der
Datenwert "0" wird geschrieben.
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Wenn
eine hohe Spannung an der Bitleitung BL in einer vorher festgelegten
Periode angelegt ist, wenn es erforderlich ist, dass der Datenwert "1" beibehalten wird, kann ein Wert mit
dem Datenwert "1", welcher in den
ersten Teiloperationsbereich geschrieben ist, in der Speicherzelle
beibehalten werden.
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16 ist
ein Zeitablaufdiagramm, welches die Schreiboperation beim Datenwert "1" der Ladung-Trap-Isolator-Speichereinrichtung
entsprechend einer Ausführungsform
der vorliegenden Erfindung zeigt. Hier zeigt 16 ein
Beispiel, bei welchem die erste Speicherzelle Q1 des ersten Einheitsspeicherfeldes 44 der 14 ausgewählt ist.
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Zuerst
sind in einer Periode t0, welche eine Voraufladeperiode der Speicherzelle
ist, alle Signale und Leitungen auf Erdspannung VSS vorgeladen.
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Bei
den Perioden t1 und t2, wenn das erste Auswahlsignal SEL_1 und das
zweite Auswahlsignal SEL_2 nach 'hoch' übergehen, um die Schaltelemente
N1 und N2 einzuschalten, ist die Bitleitung BL_1 an eine Quelle
der Speicherzelle Q1 angeschlossen und die Leseleitung S/L ist an
einen Drain der Speicherzelle Qm angeschlossen. Hier verbleiben
die Vielzahl der oberen Wortleitungen WL_1~WL_m, die Vielzahl der
unteren Wortleitungen BWL_1~BWL_m, die Bitleitung BL_1 und die Leseleitung
S/L_1 bei einem niedrigen Pegel.
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In
den Perioden t3 und t4, wenn eine negative Spannung VNEG an der
Wortleitung WL_1 angelegt ist, welche mit der ausgewählten Speicherzelle Q1
verbunden ist, wie dies in 3a gezeigt
wird, werden Elektronen in den Kanalbereich 22 emittiert, da
eine hohe Spannung an die Verarmungsschicht zwischen der oberen
Wortleitung WL_1 und dem Kanalbereich 22 angelegt ist,
so dass der Datenwert "1" geschrieben wird.
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In
den Perioden t5 und t6 geht die Wortleitung WL_1 zum Pegel der Erdspannung
VSS über, um
die Schreiboperation auszuführen.
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In
einer Periode t7 gehen das erste Auswahlsignal SEL_1 und das zweite
Auswahlsignal SEL_2 zum niedrigen Pegel über, die Schaltelemente N1 und
N2 sind ausgeschaltet, um die Vorladeoperation zu starten.
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17 ist
ein Zeitablaufdiagramm, welches die Speicheroperation des Datenwertes "1" und die Schreiboperation beim Datenwert "0" der Ladung-Trap-Isolator-Speichereinrichtung
entsprechend einer Ausführungsform
der vorliegenden Erfindung zeigt. 17 zeigen
ein Beispiel, bei welchem die erste Speicherzelle Q1 des ersten
Einheitspeicherzellenfeldes 44 der 14 ausgewählt ist.
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Zuerst
werden in einer Periode t0, welche eine Vorladeperiode der Speicherzelle
ist, alle Signale und Leitungen auf die Erdspannung VSS voraufgeladen.
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In
den Perioden t1 und t2, wenn das erste Auswahlsignal SEL_1 nach 'hoch' übergeht, ist das erste Schaltelement
N1 eingeschaltet, so dass die Bitleitung BL_1 an die Quelle der
ausgewählten
Speicherzelle Q1 angeschlossen wird.
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Hier
wird das zweite Auswahlsignal SEL_2 zur negativen Spannung VNEG,
so dass die zweite Schaltvorrichtung N2 ausgeschaltet wird. Dann
werden die unteren Wortleitungen BWL_2~BWL_m, welche nicht an der
ausgewählten
Speicherzelle Q1 angeschlossen sind, auf die negative Spannung VNEG gebracht,
um einen Strompfad zu bilden.
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Als
Ergebnis werden die an der Bitleitung BL angelegten Daten zu allen
Speicherzellen Q1~Qm übertragen.
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Die
Vielzahl der oberen Wortleitungen WL_1~WL_m, die Bitleitung BL_1
und die Leseleitung S/L_1 verbleiben auf dem niedrigen Pegel.
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In
einer Periode t3, wenn die Daten in die Speicherzelle Q1 "0" zu schreiben sind, ist die Bitleitung
BL_1 zum negativen Spannungspegel VNEG übergegangen. Auf der anderen
Seite verbleibt die Bitleitung BL_1 auf dem niedrigen Pegel, wenn
der Datenwert "1", welcher in der
Speicherzelle Q1 gespeichert ist, erforderlicherweise beizubehalten
ist.
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In
einer Periode t4 geht die untere Wortleitung BWL_1, welche an der
ausgewählten
Speicherzelle Q1 angeschlossen ist, auf den negativen Spannungspegel
VNEG über.
Wie in 5a gezeigt wird, sind die Elektronen
in dem Kanalbereich 22 vom P-Typ der Speicherzelle Q1 durch
die Wortleitung Wl_1 angehäuft.
Wenn dann die negative Spannung VNEG an der oberen Wortleitung BWL_1
angelegt wird, um eine Schwellwertspannungsdifferenz zu erzeugen,
werden die Kanalelektronen zu dem Ladung-Trap-Isolator 26 eingeführt. Als
Ergebnis wird der Datenwert "0" in der ausgewählten Speicherzelle Q1
geschrieben.
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Wenn
der Datenwert "1", welcher in der
ausgewählten
Speicherzelle Q1 gespeichert ist, erforderlicherweise beizubehalten
ist, verbleibt in der Zwischenzeit die Bitleitung BL_1 auf dem Erdspannungspegel
VSS. Da es keine Spannungsdifferenz zwischen der oberen Wortleitung
WL_1 der ausgewählten
Speicherzelle Q1 und der Kanalregion 22 vom P-Typ gibt,
bleibt der Datenwert "1" erhalten.
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Die
untere Wortleitung BWL_1 geht in einer Periode t5 wieder in den
Erdspannungszustand VSS über,
und die Bitleitung BL_1 geht in einer Periode t6 zum Erdspannungszustand
VSS über,
wodurch die Speicheroperation des hohen Datenwerts "1" oder die Schreiboperation des niedrigen
Datenwerts "0" vollendet wird.
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In
einer Periode t7 werden das Auswahlsignal SEL_1, das zweite Auswahlsignal
SEL_2 und die nicht ausgewählten
unteren Wortleitungen BWL_2~BWL_m auf den niedrigen Pegel übergeführt. Als
Ergebnis wird die Periode t7 die Voraufladeperiode.
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18 ist
ein Zeitablaufdiagramm, welches eine Lese- bzw. Abtastoperation
von Daten zeigt, welche in einer Speicherzelle der Ladung-Trap-Isolator-Speichereinrichtung
entsprechend einer Ausführungsform
der vorliegenden Erfindung gespeichert sind. Hier zeigt 18 ein
Beispiel, in welchem die erste Speicherzelle Q1 des ersten Einheitsspeicherzellfeldes 44 der 14 ausgewählt ist.
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Zuerst
werden alle Signale und Leitungen in einer Periode t0, welche eine
Voraufladeperiode der Speicherzelle ist, auf die Erdspannung VSS
voraufgeladen.
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In
einer Periode t1 wird die Bitleitung BL1 an die Quelle der ausgewählten Speicherzelle
Q1 angeschlossen, wenn das erste Auswahlsignal SEL_1 und das zweite
Auswahlsignal SEL_2 zum hohen Pegel übergegangen sind, so dass die
Schaltelemente N1 und N2 eingeschaltet sind, und die Leseleitung S/L
ist an dem Drain der Speicherzelle Qm angeschlossen. Hier bleiben
die Vielzahl der oberen Wortleitungen WL_1~WL_m, die Vielzahl der
unteren Wortleitungen BWL_1~BWL_m, die Bitleitung BL_1 und die Leseleitung
S/L_1 auf dem niedrigen Pegel.
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In
einer Periode t2 werden die unteren Wortleitungen BWL_1, welche
an die ausgewählte
Speicherzelle Q1 angeschlossen sind, zu dem hohen Pegel überführt, und
die unteren Wortleitungen BWL_2~BWL_m verbleiben auf dem niedrigen
Pegel. Als Ergebnis werden alle Speicherzellen Q2~Qm außer der
ausgewählten
Speicherzelle Q1 angeschaltet, so dass die Quelle der ausgewählten Speicherzelle
Q1 an die Erdspannung VSS angeschlossen ist.
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Hier
verbleiben alle Wortleitungen WL_1~WL_m auf dem Erdspannungszustand
VSS, so dass der Stromfluss zwischen der Bitleitung BL_1 und der
Leseleitung S/L, abhängig
von der Polarität, welche
in der ausgewählten
Speicherzelle Q1 ausgewählt
ist, bestimmt wird
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In
einer Periode t3 geht das Leseverstärker-Freigabesignal S/A zu
einem hohen Pegel über, um
den Abtastverstärker 46 zu
betreiben. Wenn eine Abtastspannung VS an der Bitleitung BL_1 angelegt ist,
dann wird der Stromfluss in der Bitleitung BL_1 abhängig von
der Polarität
der gewählten
Speicherzelle Q1 bestimmt.
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D.h.,
wie in 3b gezeigt wird, ist davon auszugehen,
wenn kein Strom an die Bitleitung BL_1 angelegt wird, dass der Datenwert "1" in der ausgewählten Speicherzelle Q1 gespeichert
ist.
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Auf
der anderen Seite, wie in 5b gezeigt wird,
ist davon auszugehen, dass der Datenwert "0" in
der ausgewählten
Speicherzelle Q1 gespeichert ist, wenn ein Strom oberhalb eines
vorher festgelegten Wertes an die Bitleitung BL_1 angelegt wird.
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In
einer Periode t4 wird die Bitleitung BWL_1 zum niedrigen Pegel überführt, wenn
das Leseverstärker-Freigabesignal
S/A auf der Erdspannung VSS ist, so dass die Operation des Abtastverstärkers 46 gestoppt
ist.
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In
einer Periode t5 geht die untere Wortleitung BWL_1, welche an der
ausgewählten
Speicherzelle Q1 angeschlossen ist, auf den Erdspannungspegel über.
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In
einer Periode t6 gehen das erste Auswahlsignal SEL_1 und das zweite
Auswahlsignal SEL_2 auf den niedrigen Pegel über, so dass die Schaltelemente
N1 und N2 ausgeschaltet sind.
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Als
Ergebnis werden die Daten der Zelle nicht zerstört, indem ein NDRO (Non Destructive Read
Out bzw. Zerstörungsfreies
Auslesen) im Lesemodus in der Ausführungsform der vorliegenden
Erfindung genutzt wird.
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Wie
oben beschrieben, besitzt eine Ladung-Trap-Isolator-Speichereinrichtung
entsprechend einer Ausführungsform
der vorliegenden Erfindung eine Speicherzellenstruktur, wobei ein
Ladung-Trap-Isolator im Nanobereich benutzt wird, um ein Verkleinerungsphänomen zu überwinden.
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Zusätzlich ist
in der Ladung-Trap-Isolator-Speichereinrichtung eine Vielzahl von
Ladung-Trap-Isolator-Zellfeldern
vertikal abgelegt, wobei eine Vielzahl von Zelloxidschichten benutzt
wird, um die zellintegrierte Kapazität entsprechend der Anzahl von
abgelegten Zellfeldern zu verbessern.
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Während die
Erfindung auf verschiedene Modifikationen und alternative Formen
angewendet werden kann, wurden spezifische Ausführungsformen anhand eines Beispiels
in den Zeichnungen und hier im Detail beschrieben. Es ist jedoch
davon auszugehen, dass die Erfindung nicht auf die veröffentlichten
speziellen Formen begrenzt ist. Sondern die Erfindung deckt alle
Modifikationen, Äquivalente
und Alternativen ab, welche in den Geist und Umfang der Erfindung
fallen, wie dies in den angehängten
Ansprüchen
definiert ist.