DE68918830T2 - Nichtflüchtige Halbleiterspeicheranordnung, fähig um einen durch einen Überlöschungszustand verursachten Lesefehler zu verhindern. - Google Patents

Description

• Die vorliegende Erfindung betrifft einen Halbleiter-Festwertspeicher und insbesondere einen elektrisch lösch- und programmierbaren Nurlese-Speicher (der hier nachfolgend als EEPROM bezeichnet wird) mit einer Gate-Elektrode in Zweischichtausführung.
• Die herkömmlichen elektrisch löschbaren EEPROM-Zellen werden in die beiden folgenden Typen eingeteilt: Zellen mit einem Zweischicht-Polysilizium-Gate- Eletrodenaufbau, die eine Floating- und eine Steuer-Gate-Elektrode aufweisen und Zellen mit einem Dreischicht-Polysilizium-Gate-Elektrodenaufbau, die zusätzlich zur Floating - und Steuer-Gate-Elektrode noch eine Lösch-Gate-Elektrode aufweisen.
• Die erstgenannte EEPROM-Zelle ist beispielsweise in IEDM TECHNICAL DIGEST, 1985, S. 616 - 619 in dem Aufsatz "A SINGLE TRANSITOR EEPROM CELL AND ITS IMPLEMENTATION IN A 512K CMOS EEPROM" von Satyen Mukherjee und Mitautoren offenbart. Diese EEPROM-Zelle wird von einem Transistor gebildet. Daher hat diese EEPROM-Zelle kleine Flächenabmessungen und ist für einen hohen Integrationsgrad geeignet. Zusätzlich offenbart das US-Patent Nr. 4.467.453 eine gleichartige Schaltung und einige periphere Schaltungen in einer Speicheranordnung mit EEPROM-Zellen, die in Matrixform angeordnet sind.
• Wenn jedoch eine EEPROM-Zelle dieses Typs nach einem Löschvorgang einem Überlöschen ausgesetzt wird, so wird eine Schwellenspannung VTH des Zellentransistors negativ eingestellt, was einen Lesefehler verursacht. Der oben erwähnte Überlöschzustand wird durch den folgenden Mechanismus verursacht. Speziell in den herkömmlichen EEPROMs werden die in den Zellentransistoren gespeicherten Daten vor dem Schreiben von Daten im voraus gemeinsam gelöscht. Eine Speicherzellenanordnung weist vor einem Löschvorgang eine Zelle auf, die den Wert "0" speichert (Die Zelle hat ein Floating-Gate, in dem Elektronen gespeichert sind) und eine Zelle, die den Wert "1" speichert (Die Zelle hat ein Floating-Gate, in dem keine Elektronen gespeichert sind): Wenn im zuvor genannten Zustand alle gespeicherten Daten gemeinsam gelöscht werden, dann können oft überschüssige Elektronen aus dem Floating-Gate der Zelle entladen werden. Der Zustand, bei dem überschüssige elektrische Ladungen vom Floating-Gate entladen werden, ist äquivalent zu einem Zustand, bei dem positive Ladungen im Floating-Gate gespeichert werden. Die Zelle mit einem Floating-Gate, aus dem überschüssige Elektronen entladen wurden, ist eine Zelle im Überlöschzustand. In einer Zelle in einem derartigen Überlöschzustand, wird ein in einem Substrat unter der Floating-Gate-Elektrode befindlicher Kanal derart umgekehrt, das ein Zellentransistor vom Verarmungstyp erhalten wird. Es wird nun angenommen, daß eine Speicherzelle im Lesemodus an einen Bitleiter angeschlossen ist, an den auch die gewählte Speicherzelle im Überlöschzustand angeschlossen ist. Sogar wenn diese Speicherzelle im Überlöschzustand nicht gewählt ist (sie ist an eine nicht gewählte Wortleitung angeschlossen) und die gewählte Zelle sich in einem Schreibzustand "0" befindet, wird festgestellt, daß der in der gewählten Zelle gespeicherte Werte "1" ist. Dies wird durch folgende Grund verursacht. Die gewählte Speicherzelle wird nicht eingeschaltet. Da jedoch die Speicherzelle im Überlöschzustand (normalerweise EIN) an die Bitleitung angeschlossen ist, an die auch die gewählte Speicherzelle angeschlossen ist, wird die Bitleitung über den Strompfad zwischen Drain und Source der Speicherzelle im Überlöschzustand entladen. Daher werden zur Vermeidung derartiger Lesefehler gewöhnlich die Entladebedingungen der Elektronen vom Floating-Gate im Löschmodus optimiert und somit die Schwellenspannung VTH des Zellentransistors so eingestellt, daß sie nach einem Lesevorgang positiv ist.
• Wie oben beschrieben, müssen die Elekfronen jedoch zur Optimierung der Elektronenentladebedingungen entladen werden, während ein Tel der im Floating-Gate gespeicherten Elektronen überwacht wird. Aus diesem Grund wird ein Löschvorgang kompliziert und es ist schwierig, das Löschen von Daten zu steuern.
• Die letztgenannte EEPROM-Zelle ist in NIKKEI MICRODEVICES, März 1986 in dem Aufsatz "A tendency toward a one transistor-cell EEPROM" offenbart.
• Bei dieser EEPROM-Zelle wird eine angehobene Hochspannung nach einem Löschvorgang des gespeicherten Wertes an eine Lösch-Gate-Elektrode angelegt. Entsprechend einem in dieser Literaturstelle beschriebenen Aufbau ist auf einem Teil des Kanalbereiches ein versetzter Bereich ausgebildet, in dem die Floating-Gate-Elektrode nicht ausgebildet wird, um einen Lesefehler zu verhindern, selbst wenn die Schwellenspannung VTH des Zellentransistors nach einem Löschvorgang infolge des oben erwähnten Überlöschzustandes negativ wird. In diesem versetzen Bereich liegt der Kanalbereich entgegengesetzt zu einer Steuer-Gate-Elektrode durch eine Gateisolierschicht und bildet somit einen versetzten MOS-Transistor. Selbst wenn der Kanalbereich unter der Floating-Gate-Elektrode infolge des Überlöschzustandes invertiert wird, wird der Kanalbereich unter dem versetzen Bereich nicht invertiert, es sei denn, die Zelle wird gewählt und eine Spannung an die Steuer-Gate-Elektrode angelegt. Mit anderen Worten: Der versetzte MOS-Transistor wird nicht eingeschaltet, es sei denn die EEPROM-Zelle wird gewählt. Daher fließt, sogar wenn sich die Zelle im Überlöschzustand befindet, kein Strom durch den Strompfad zwischen Darin und Source. Im Ergebnis kann eine Lesefehler vermieden werden.
• Diese EEPROM-Zelle besteht jedoch im wesentlichen aus zwei Transistoren. Daher ist die Zellenfläche unerwünscht groß.
• Es ist daher eine Aufgabe der vorliegenden Erfindung, einen Halbleiter-Festwertspeicher zu schaffen, bei dem ein Lesefehler ohne die Notwendigkeit einer Optimierung der Löschzeit und ohne Vergrößerung der Zellenfläche vermieden werden kann, sogar wenn ein Überlöschzustand eingestellt wird und ein Zellentransistor mit einer negativen Schwellenspannung vorliegt.
• Um die obige Aufgabe der vorliegenden Erfindung zu lösen, wird ein Halbleiter- Festwertspeicher mit einer Speicherzellenanordnung, in der Festwertspeicherzellen zwischen Sourceleitungen und Bitleitungen angeschlossen und in Matrixform angeordnet sind, Zeilenwahleinrichtungen zum Wählen einer Zeile von Festwertspeicherzellen in der Speicherzellenanordnung, Spaltenwahleinrichtungen zum Wählen einer Spalte von Festwertspeicherzellen in der Speicherzellenanordnung, einer an die Bitleitungen angeschlossenen Eingabe-/Ausgabeeinrichtung, einer ersten Spannungspegelschalteinrichtung zum Schalten eines Ausgabespannungspegels der Zeilenwahleinrichtungen, einer zweiten Spannungspegelschalteinrichtung zum Schalten eines Ausgabespannungspegels der Spaltenwahleinrichtungen und einer Spannungsversorgungseinrichtung zur Steuerung der ersten und zweiten Spannungspegelschalteinrichtungen vorgesehen, die dadurch gekennzeichnet ist, daß im Datenlesemodus die Spannungsversorgungseinrichtung eine erste positive Spannung an die Sourceleitungen und die Eingabe-/Ausgabeeinrichtung eine zweite, gegenüber der ersten Spannung positivere Spannung an die gewählte Bitleitung liefert.
• Mit der oben beschriebenen Anordnung liefert die Spannungsversorgungsschaltung im Datenlesemodus eine positive Spannung an die Sourceleitungen, an die normalerweise eine niedrige Vorspannung bezüglich aller Zellen angelegt wird, und die Eingabe/Ausgabeeinrichtung liefert eine positivere Spannung an die Bitleitungen. Im Ergebnis kann der gleiche Effekt wie mit einer Gate-Sperrvorspannung hinsichtlich aller Zellentransistoren erreicht werden. Daher wird im Lesemodus die Schwellenspannung des Zellentransistors, die nach einem Löschvorgang infolge eines Überlöschzustandes negativ verschoben worden ist, wesentlich zu einem positiven Wert verschoben und somit der Wert ausgelesen. Daher kann eine Lesefehler, der dadurch verursacht wird, daß ein Zellentransistor im Überlöschzustand an die gleiche Bitleitung angeschlossen ist wie der gewählte Zellentransistor, ohne die Notwendigkeit einer Optimierung der Löschzeit, vermieden werden. Anzumerken ist, daß die Zellenfläche nicht vergrößert wird, da die Speicherzelle nur einen Zellentransistor aufweist.
• Diese Erfindung wird aus der folgenden detaillierten Beschreibung vollkommen verständlich, wenn sie im Zusammenhang mit den beigefügten Zeichnungen betrachte wird, welche darstellen:
• Fig. 1 ist ein schematischer Schaltplan, der eine Speicherzellenanordnung und einige periphere Schaltungen zeigt, um einen Halbleiter-Festwertspeicher entsprechend einer Ausführungsform der vorliegenden Erfindung zu erläutern.
• Fig. 2 ist ein Schaltplan, der eine Schaltungsanordnung von Fig. 1 mit mehr Einzelheiten zeigt.
• Fig. 3 ist ein Schaltplan, der die Anordnung einer Spannungspegelschalteinrichtung in der in Fig. 2 dargestellten Schaltung zeigt.
• Fig. 4A ist eine Draufsicht auf eine Struktur, welche die Anordnung eines Speicherzellentransistors in der in Fig. 1 und 2 dargestellten Schaltung zeigt.
• Fig. 4B ist ein Schnitt durch die in Fig. 4A dargestellte Struktur entlang der Linie X - X'.
• Fig. 4C ist ein Schnitt durch die in Fig. 4A dargestellte Struktur entlang der Linie Y - Y'.
• Fig. 5 ist ein Schnitt, der einen anderen Querschnitt der in Fig. 4A dargestellten Struktur entlang der Linie X - X' zeigt
• und
• Fig. 6 ist eine graphische Darstellung der VG- [ID]-Charakteristik, welche die Beziehung zwischen einer an ein Steuer-Gate der Speicherzelle angelegten Spannung VG und einem Wurzelwert [ID] des Drainstromes ID der Zelle zeigt, um die Wirkungsweise der Verhinderung eines Lesefehlers nach der vorliegenden Erfindung zu erläutern.
• Fig. 1 ist ein schematischer Schaltplan, der eine Speicherzelle und einige periphere Schaltungen in einer integrierten Halbleiterschaltung (z.B. eine integrierte EEPROM- Schaltung und eine integrierte EEPROM-Hybridlogikschaltung, allgemein als EEPROM bezeichnet) mit einer EEPROM-Zellenanordnung zeigt. In einer Speicherzellenanordnung MCA sind Speicherzellen (Zellentransistoren) MC11 bis MCmn in Matrixform angeordnet. Jede der Bitleitungen BL1 bis BLn ist an die Drains der Zellentransistoren MC11 bis MCmn in Spalteneinheiten angeschlossen. Jede der Wortleitungen WL1 bis WLm ist an die Steuer-Gates der Zellentransistoren MC11 bis MCmn in Zeileneinheiten angeschlossen. Jede der Sourceleitungen SL1, SL2, ... ist an die Sources der Zellentransistoren MC11 bis MCmn in Einheiten von zwei Zeilen angeschlossen. Somit sind die Sources von zwei Zellentransistoren, die einander benachbart sind, z.B. MC11 und MC21, MC12 und MC22 MC1n und MC2n, an die gemeinsame Sourceleitung SL1 angeschlossen. Die Sources der Zellentransistoren MC31 und MC41, MC32 und MC42, ..., MC3n und MC4n sind an die gemeinsame Sourceleitung SL2 angeschlossen. Eine Spaltenwahltorschaltung 11 ist an ein Ende jeder der Bitleitungen BL1 bis BLn angeschlossen. Eine erste Spannungspegelschalteinrichtung 12 ist an die Spaltenwahltorschaltung 11 angeschlossen. Die Spannungspegelschalteinrichtung 12 ist an einen Spaltendekoder 13 angeschlossen und wird in Abhängigkeit von der Ausgabe eines Arbeitsmoduskennzeichnungssignals SM von einer Spannungsversorgungsschaltung 14 gesteuert. Ein Spannungspegel einer Dekodiersignalausgabe aus dem Spaltendekoder 13 wird mittels der Spannungspegelschalteinrichtung 12 auf eine niedrige Stromquellenspannung VCC von bis 2 V oder eine hohe Stromquellenspannung VPP eingestellt.
• Eine zweite Spannungspegelschalteinrichtung 15 ist an ein Ende jeder der Wortleitungen WL1 bis WLm angeschlossen. Diese Einrichtung 15 empfängt eine Ausgabe vom einem Zeilendekoder 16 und wird in Abhängigkeit von der Ausgabe eines Arbeitsmoduskennzeichnungssignals SM von der Spannungsversorgungsschaltung 14 gesteuert. Ein Spannungspegel einer Dekodiersignalausgabe aus dem Zeilendekoder 16 wird durch die Spannungspegelschalteinrichtung 15 auf den Pegel der Stromquellenspannung VCC oder den Pegel der hohen Stromquellenspannung VPP eingestellt.
• Die Spannungsversorgungsschaltung 14 liefert das Arbeitsmoduskennzeichnungssignal SM an die erste und die zweite Spannungspegelschalteinrichtung 12 und 15 um sie zu steuern. Die Spannungsversorgungsschaltung 14 legt im Schreibmodus auch ein Massepotential an die Sourceleitungen SL1, SL2, ... und im Lesemodus eine Spannung von 2 V an diese Leitungen, wodurch ein Zustand hoher Impedanz in einen Löschmodus versetzt wird.
• Eine Leseverstarker- und Schreibschaltung 17 ist an den Spaltendekoder 13 angeschlossen. Schreibdaten Din werden in die Leseverstärker- und Schreibschaltung 17 eingegeben und in die gewählte Speicherzelle MC eingeschrieben. Lesedaten Dout aus der gewählten Speicherzelle MC werden von Leseverstärker- und Schreibschaltung 17 verstärkt und ausgegeben.
• Die Fig. 2 ist ein Schaltbild, das eine detaillierte Anordnung der in Fig. 1 dargestellten Schaltung zeigt. Die Spaltenwahltorschaltung 11 besteht aus Spaltenwahltransistoren CST1 bis CSTn und ein Ende des Strompfades eines jeden ist an die entsprechenden Bitleitungen BL1 bis BLn angeschlossen. Die anderen Enden des Strompfades eines jeden Transistors CST1 bis CSTn sind zusammengeschaltet. Das Gate jedes Transistors CST1 bis CSTn empfängt die Ausgabe der ersten Spannungspegelschalteinrichtung 12 und wird EIN-/AUS-gesteuert. Diese Schalteinrichtung 12 enthält Spannungspegelschaltbereiche 12-1 bis 12-n entsprechend den Transistoren CST1 bis CSTn. Diese Schaltbereiche 12-1 bis 12-n schalten eine Ausgabe vom Spaltendekoder 13 vom/zum VCC- oder VPP-Pegel gesteuert in Abhängigkeit vom Arbeitsmoduskennzeichnungssignal SM ausgegeben von der Spannungsversorgungsschaltung 14. Der Spaltendekoder 13 empfängt die Ausgabe eines Spaltenadressenpuffers 18. Der Spaltenadressenpuffer 18 ein Spaltenadressensignal CAdd und speichert es zeitweise.
• Die Anordnungen der zweiten Spannungspegelschalteinrichtungen 15 und der Zeilendekoder 16 entsprechen prinzipiell denjenigen der ersten Spannungspegelschalteinrichtungen 12 und der Spaltendekoder 13. Die Schalteinrichtungen 15 enthalten Spannungspegelschaltbereiche 15-2 bis 15-m entsprechend den Wortleitungen WL1 bis WLm. Diese Schaltbereiche 15-1 bis 15-m schalten eine Ausgabe vom Zeilendekoder 16 vom/zum VCC- oder VPP-Pegel gesteuert in Abhängigkeit vom Arbeitsmoduskennzeichnungssignal SM ausgegeben von der Spannungsversorgungsschaltung 14. Der Zeilendekoder 16 empfängt eine Ausgabe vom Zeilenadressenpuffer 19. Der Zeilenadressenpuffer 19 empfängt ein Zeilenadressensignal RAdd und speichert es zeitweise.
• Die Spannungsversorgungsschaltung 14 weist einen Spannungspegelschaltbereich 20, MOS-Transistoren Q1 und Q2 vom Verarmungstyp, einen Inverter 21 und MOS- Transistoren Q3 und Q4 vom Anreicherungstyp auf. Der Eingabeanschluß des Spannungspegelschaltbereiches 20 empfängt ein Programmsignal PR, sein Ausgabeanschluß ist an das Gate des MOS-Transistors Q1 angeschlossen und sein Steuereingabeanschluß ist an die Stromquelle hoher Spannung VPP angeschlossen. Die Stromquelle hoher Spannung VPP ist an ein Ende des Strompfades des MOS-Transistors Q1 angeschlossen. Der Eingabeanschluß des Inverters 21 emptängt das Programmsignal PR und sein Ausgabeanschluß ist an das Gate des MOS-Transistors Q2 angeschlossen. Ein Ende des Strompfades des MOS-Transistors Q2 ist an eine Stromquelle VCC und sein anderes Ende ist an das andere Ende des Strompfades des MOS-Transistors Q1 angeschlossen. Ein Potential am gemeinsamen Anschlußpunkt, der das jeweils andere Ende des Strompfades des MOS-Transistors Q1 und des MOS-Transistors Q2 verbindet, ist wegen des Arbeitsmoduskennzeichnungssignals zu einem Eingabeanschluß eines jeden der Spannungspegelschaltbereiche 12-1 bis 12-n sowie 15-1 bis 15-n geführt. Eine Spannung VCS wird an einem Ende des Strompfades des MOS-Transistors Q3 angelegt und dessen Gate empfängt ein Lesefreigabesignal RE, um damit EIN-/AUS-gesteuert zu werden. Die Spannung VCS wird durch Spannungsteilung beispielsweise der Stromquellenspannung VCC erzeugt und auf etwa 2 V festgesetzt. Die Stromquellenspannung VCC kann an den Transistor Q3 über der Spannung VCS angelegt werden, um die Spannung VCC infolge einer Schwellenspannung des MOS- Transistors Q3 um etwa 2 V zu vermindern. Ein Ende eines Strompfades des MOS- Transistors Q4 wird auf Masse geschaltet, sein anderes Ende ist an das andere Ende des Strompfades des MOS-Transistors Q3 angeschlossen und sein Gate empfängt ein Schreibfreigabesignal WE, um EIN-/AUS-gesteuert zu werden. Der gemeinsame Verbindungspunkt, der das jeweils andere Ende des Strompfads des MOS-Transistors Q3 und des MOS-Transistors Q4 verbindet, ist an die gemeinsamen Sourceleitungen SL1, SL", ... angeschlossen. Somit wird wahlweise die Spannung VCS (2 V) oder das Massepotential entsprechend einem Arbeitsmodus an die gemeinsamen Sourceleitungen SL1, SL2, ... angelegt.
• Die Leseverstärker- und Schreibschaltung 17 weist einen Spannungspegelschaltbereich 22, MOS-Transistoren Q5 und Q6 vom Anreicherungstyp, Inverter 23 und 25 und einen Widerstand 24 auf. Der Eingabeanschluß des Spannungspegelschaltbereiches 22 empfängt das Eingabesignal (Schreibdaten) Din über den Inverter 25, sein Ausgabesignal ist an das Gate des MOS-Transistors Q5 angeschlossen und sein Steuereingabeanschluß ist mit dem gemeinsamen Anschlußpunkt verbunden, der die jeweils anderen Enden der Strompfade der MOS-Transistoren Q1 und Q2 verbindet und somit das Arbeitsmoduskennzeichnungssignal SM empfängt. Die Strompfade der MOS- Transistoren Q5 und Q6 und der Widerstand 24 sind in Reihe zwischen einer Stromquelle hoher Spannung VPP und der Stromquelle VCC geschaltet. Das Lesefreigabesignal RE wird an das Gate des MOS-Transistors Q6 geliefert. Der Verbindungspunkt der MOS-Transistoren Q5 und Q6 ist an den gemeinsamen Verbindungspunkt der anderen Enden der Strompfade eines jeden der Spaltenwahltransistoren CST1 bis CSTn angeschlossen. Der Verbindungspunkt des MOS-Transistors Q6 mit dem Widerstand 24 ist an den Eingabeanschluß des Inverters 24 für das Datenlesen angeschlossen. Die gelesenen Daten Dout werden vom Ausgabeanschluß des Inverters 23 ausgegeben.
• Anzumerken ist, daß wahlweise eine Spannung von 0 V oder 12,5 V im Lösch- oder Schreibmodus "0" an die Stromquelle hoher Spannung VPP angelegt wird. Eine Spannung von 10 V oder 20 V wird wahlweise an die Stromquelle hoher Spannung VPP, im Lösch- oder Schreibmodus "0" angelegt. Die Spannung von 12,5 V wird von außen angelegt und die Spannung von 20 V wird durch Anheben der Spannung von 12,5 V oder Stromquellenspannung von 5 V iniierhalb des Speichers erzeugt. Die Spannung von 10 V wird durch Vermindern der Spannung von 12,5 V erzeugt.
• Fig. 3 zeigt eine Anordnung von Spannungspegelschaltbereichen 12-1 bis 12-n, 15-1 bis 15-m, 20 und 22 in der in Fig. 2 dargestellten Schaltung. Ein Eingabeanschluß 30 ist mit dem Gate eines n-Kanal-MOS-Transistors Q7 und dem Eingabeanschluß eines Inverters 31 verbunden. Der Ausgabeanschluß des Inverters 31 ist mit dem Gate eines n-Kanal- MOS-Transistors Q8 verbunden. Ein Ende eines Strompfades des MOS-Transistors Q7 ist mit einem Ende desjenigen des MOS-Transistors Q8 verbunden und der Verbindungspunkt ist auf Massepotential geschaltet. Das andere Ende des Strompfades jedes der MOS-Transistoren Q7 und Q8 ist mit einem Ende des Strompfades entsprechender p-Kanal-MOS-Transistoren Q9 und Q10 verbunden. Das andere Ende des Strompfades des MOS-Transistors Q9 ist mit dem anderen Ende desjenigen des MOS- Transistors Q10 verbunden und der Verbindungspuhkt ist an den Steueranschluß 32 angeschlossen. Das Gate des MOS-Transistors Q10 ist mit dem gemeinsamen Verbindungspunkt der MOS-Transistoren Q7 und Q9 verbunden. Das Gate des MOS- Transistors Q9 ist mit dem gemeinsamen Verbindungspunkt der MOS-Transistoren Q8 und Q10 sowie einem Ausgabeanschluß 33 verbunden.
• Jeder Speicherzellentransistor MC ist, wie zum Beispiel in den Fig. 4A bis 4C dargestellt, aufgebaut. Fig. 4A ist eine Draufsicht auf die Struktur und die Fig. 4B und 4C sind Schnittdarstellungen entlang der Schnittlinien X - X' und Y - Y' in Fig. 4A.
• Eine Feldisolierschicht 41 für ein Isolierelement ist auf der Hauptoberfläche eines p- Silzium-Substrats 40 ausgebildet und eine aktive Elementarregion ist durch die Feldisolierschicht 41 begrenzt. Die n-Typ-Source und der Drainbereich 43 bzw. 44 sind in einem vorbestimmten Abstand voneinander im Oberflächenbereich des Substrates 40 in einem aktiven Elementenbereich ausgebildet. Eine erste Gateisolierschicht 45, eine Floating-Gate-Elektrode 46, eine zweite Gateisolierschicht 47 und eine Steuer-Gate- Elektrode 48 sind auf dem Substrat 40 übereinander angeordnet und dienen als Kanalbereich zwischen Source- und Drainbereich 43 bzw. 44. Die Steuer-Gate-Elektrode 48 ist entlang der Zeilenrichtung der Speicherzellenanordnung MCA ausgebildet. Eine Zwischenisolierschicht 49 ist auf der fertigen Struktur ausgebildet. Über dem Drainbereich 44 ist ein Kontaktloch 50 in einem Teil der Zwischenisolierschicht 49 angebracht. Eine Bitleitung 51 ist entlang der Spaltenrichtung der Speicherzellenanordnung MCA auf der Zwischenisolierschicht 49 ausgebildet und durch das Kontaktloch 50 mit dem Drainbereidh 44 verbunden.
• Wie in Fig. 5 dargestellt, kann zur Verbesserung der Löschwirksamkeit ein relativ dünner Bereich 45A in einem Teil der ersten Gateoxidschicht 45 zwischen der Floating- Gate-Elektrode 46 und dem Drainbereich 44 (oder dem Sourcebereich 43) ausgebildet sein, um unter Nutzung des Bereichs 45A Elektronen von der Floating-Gate-Elektrode 46 abzuleiten.
• Eine Wirkungsweise des EEPROM mit dem oben beschriebenen Aufbau wird nachfolgend beschrieben.
• Ein Merkmal der vorliegenden Erfindung ist das folgende. Die Spannungsversorgungsschaltung 14 sowie die erste und zweite Spannungspegelschalteinrichtung 12 und 15 sind nach der vorliegenden Erfindung vorgesehen und die dem Speicherzellentransistor MC im Lesemodus zugeführte Spannung unterscheidet sich von derjenigen nach dem Stand der Technik.
• Eine Beziehung zwischen dem jeweiligen Arbeitsmodus und der Steuer-Gate-, der Drain - und der Sourcespannung VG, VD und VS ist in der folgenden Tabelle aufgeführt: Tabelle Gatespannung VG Drainspannung VD Sourcespannung VS Arbeitsmodus Löschmodus Schreibmodus Lesemodus offen
• Der Arbeitsablauf im Lösch- und Schreibmodus erfolgt grundsätzlich wie beim Stand der Technik. Insbesondere, wenn gespeicherte Daten gemeinsam gelöscht werden, nehmen das Programmsignal PR hohen Pegel sowie das Lese- und Schreibfreigabesignal RE und WE niedrigen Pegel ein. Eine Spannung von beispielsweise 20 V wird als Spannung der Stromquelle hoher Spannung VPP angewandt. Diese Spannung wird durch Anheben der Stromquellenspannung von 5 V oder der von außen angelegten Spannung von 12,5 V innerhalb des Speichers erzeugt. Alle Ausgaben des Spaltendekoders 13 nehmen hohen Pegel ein und alle Ausgaben des Zeilendekoders 16 nehmen niedrigen Pegel ein. Eine "0"-Ausgabe (niedriger Pegel) wird bei Schreibdaten Din geliefert. Daher wird die hohe Spannung VPP an das Gate des MOS-Transistors Q1 angelegt und der MOS-Transistor Q1 eingeschaltet. Der MOS-Transistor Q1 wird eingeschaltet und daher geht das Moduskennzeichnungssignal SM auf einen VPP-(20 V)Pegel über. Da alle Ausgaben des Spaltendekoders 13 auf hohen Pegel gesetzt sind, gehen alle Ausgaben von der Spannungspegelschalteinrichtung 12 auf den VPP-Pegel über und die Spannung VPP wird an die Gates der Spaltenwahltransistoren CST1 bis CSTn angelegt. Im Ergebnis werden alle Spaltenwahltransistoren CST1 bis CSTn eingeschaltet. Zur gleichen Zeit geht das Moduskennzeichnungssignal auf VPP-Pegel, so daß die Ausgabe vom Schaltbereich 22 auf einen VPP-Pegel geht und der MOS-Transistor Q5 eingeschaltet wird (der Transistor Q6 ist AUS), wodurch die hohe Spannung VPP (20 V) an alle Bitleitungen BL1 bis BLn angelegt wird. Da andererseits alle Ausgaben vom Zeilendekoder auf niedrigen Pegel gesetzt sind, werden auch alle Ausgaben der Spannungsschalteinrichtung 15 auf niedrigen Pegel gesetzt, d.h. auf Massepotential und dieses Massepotential wird an alle Wortleitungen WL1 bis WLm angelegt. Zu diesem Zeitpunkt werden die MOS-Transistoren Q3 und Q4 entsprechend dem niedrigen Pegel der Lese- und Schreibfreigabesignale RE und WE auf AUS geschaltet und damit werden alle Sourceleitungen SL1, SL2, ... geöffnet. Als Ergebnis wird in jedem Speicherzellentransistor MC (Fig. 4B) eine hohe Spannung über den Drainbereich 44 und die Steuer-Gate-Elektrode 48 angelegt und die Elektronen in der Floating-Gate- Elektrode 46 werden durch einen Tunnelstrom in der ersten Gateisolierschicht 45 in den Drainbereich 44 entladen, wodurch der Löschzustand aller Speicherzellen MC11 bis MCmn eingestellt wird. lnsbesondere wird im Speicherzellentransistor MC eine Schwellenspannung in Bezug auf die Steuer-Gate-Elektrode 48 vermindert und der Transistor wird leicht in den Verarmungstyp versetzt und somit eingeschaltet ("1").
• Wenn nach dem Löschvorgang ein Datenschreibvorgang "0" ausgeführt wird, gehen das Programmsignal PR und das Schreibfreigabesignal WE auf hohen Pegel, das Lesefreigabsignal RE geht auf niedrigen Pegel. Als Schreibwert Din wird der Wert "0" (niedriger Pegel) geliefert. An die Stromquellen hoher Spannung VPP und VPP werden Spannungen von 12,5 V beziehungsweise 10 V angelegt. Daher wird die hohe Spannung VPP (12,5 V) an das Gate des MOS-Transistors Q1 angelegt und der Transistor Q1 eingeschaltet. Die MOS-Transistoren Q2, Q3 und Q6 werden ausgeschaltet sowie die MOS-Transistoren Q4 und Q5 eingeschaltet. Wenn beispielsweise der Speicherzellentransistor MC22 gewählt und der Wert "0" in diesen Transistor geschrieben wird, geht eine Ausgabe voin Spaltendekoder 13 entsprechend der zweiten Spalte der Speicherzellenanordnung MCA auf hohen Pegel, alle anderen Ausgaben gehen auf niedrigen Pegel. In gleicher Weise geht eine Ausgabe vom Zeilendekoder 16 entsprechend der zweiten Zeile der Speicherzellenanordnung auf hohen Pegel, alle anderen Ausgaben gehen auf niedrigen Pegel. Wenn der MOS-Transistor Q1 eingeschaltet ist, geht das Moduskennzeichnungssignal SM auf VPP-Pegel (12,5 V). Da eine Ausgabe vom Spaltendekoder 13 entsprechend der zweiten Spalte der Speicherzellenanordnung MCA auf hohem Pegel ist, nimmt eine Ausgabe des Spannungspegelschaltbereiches 12-2 den VPP-Pegel ein und diese Spannung VPP wird an das Gate des Spaltenwahltransistors CST2 angelegt. Daher wird der Spaltenwahltrans istor CST2 eingeschaltet. Wenn das Moduskennzeichnungssignal SM den VPP-Pegel einnimmt, geht eine Ausgabe der Spannungspegelschalteinrichtung 22 auf den VPP'-Pegel (10 V) und diese hohe Spannung VPP' wird an die Bitleitung BL2 angelegt. Da andererseits eine Ausgabe des Zeilendekoders 16 entsprechend der zweiten Zeile der Speicherzellenanordnung MCA auf hohen Pegel gesetzt ist, wird auch eine Ausgabe des Spannungspegelschaltbereiches 15-2 auf hohen Pegel, d.h. VPP-Pegel (12,5 V) gesetzt und dieser VPP-Pegel wird an die Wortleitung WL2 angelegt. Somit wird der MOS-Transistor Q4 auf EIN geschaltet und alle Sourceleitungen SL1, SL2, ... auf Massepotential gelegt. Es muß angemerkt werden, daß die nicht gewählten Wort- und Bitleitungen auf Massepotential liegen.
• Somit wird über Drain und Source der gewählten Speicherzelle MC22 eine elektrisches Feld hoher Intensität angelegt und die Elektronen erhalten eine hohe Energie, welche eine Barriere (3,1 eV) überschreitet, die zwischen dem Substrat 40 und der ersten Gateisolierschicht 45 ausgebildet wird, so daß heiße Elektronen in die Floating-Gate- Elektrode 46 der Speicherzelle MC22 injiziert werden. Nachdem somit der Wert "0" geschrieben worden ist, wird eine Schwellenspannug in Bezug auf die Steuer-Gate- Elektrode 48 der gewählten Speicherzelle MC22 vergrößert und dies stellt einen AUS- ("0")Zustand ein.
• Wie oben beschrieben, wird der Zustand "0" in den Transistor MC22 geschrieben, wenn heiße Elektronen in die Floating-Gate-Elektrode 46 des gewählten Speicherzellentransistors MC22 injiziert werden. In gleicher Weise wird der Wert "0" in einen gewählten beliebigen Speicherzellentransistor MCij (i = 1 bis m, j = 1 bis n) geschrieben.
• Beim Schreibvorgang "1" wird im Grunde genommen der gelöschte Zellentransistor, d.h. der Zellentransistor in den der Weit "0" nicht eingeschrieben ist, als Zellentransistor genommen, in den der Wert "1" geschrieben wird. Zu diesem Zeitpunkt wird eine "0"- Ausgabe (niedriger Pegel) als Schreibwert Din geliefert.
• Andererseits nimmt in einem Datenlesemodus das Lesefreigabesignal RE den hohen Pegel ein und das Programmsignal PR sowie das Schreibfreigabesignal WE gehen auf niedrigen Pegel. Als Ergebnis werden der MOS-Transistor Q3 eingeschaltet und der MOS-Transistor Q4 ausgeschaltet. Eine auf VCS-Pegel eingestellte Spannung (2 V) wird an die Sourceleitungen SL1, SL2, ... angelegt. Das Programmsignal PR mit niedrigem Pegel schaltet den MOS-Transistor Q1 aus und den MOS-Transistor Q2 ein. Das Moduskennzeichnungssignal SM geht auf VCC-Pegel und die Ausgabepegel der Spannungspegelschalteinrichtungen 12 und 15 werden auf den VCC-Pegel (5 V) gesetzt. Der Datenwert Din auf hohem Pegel schaltet den MOS-Transistor Q5 aus und das Lesefreigabesignal RE auf hohem Pegel schaltet den MOS-Transistor Q6 sein. Wenn beispielsweise der Zellentransistor MC12 zum Datenlesen gewählt wird, geht eine Ausgabe des Spaltendekoders 13 entsprechend der zweiten Spalte der Speicherzellenanordnung MCA auf hohem Pegel und die anderen Ausgaben gehen auf niedrigen Pegel. In gleicher Weise nimmt eine Ausgabe des Zeilendekoders 16 entsprechend der ersten Zeile der Speicherzellenanordnung MCA hohen Pegel ein und der anderen Ausgaben gehen auf niedrigen Pegel. Da die Ausgabe des Spaltendekoders 13 entsprechend der zweiten Spalte der Speicherzellenanordnung MCA auf hohen Pegel gesetzt ist, geht eine Ausgabe des Spannungspegelschaltbereiches 12-2 auf den VCC- Pegel und diese Spannung VCC wird an das Gate des Spaltenwahltransistors CST2 angelegt. Daher wird der Spaltenwahltransistor CST2 eingeschaltet. Da andererseits eine der ersten Zeile der Speicherzellenanordnung MCA entsprechende Ausgabe vom Zeilendekoder 16 auf hohen Pegel gesetzt ist, wird auch eine Ausgabe vom Spannungspegelschaltbereich 15-1 auf hohen Pegel (VCC) gesetzt und dieser VCC-Pegel wird an die Wortleitung WL1 angelegt. Es ist anzumerken, daß die nicht gewählten Wort- und Bitleitungen auf Massepotential gelegt sind. Im Ergebnis wird der Zellentransistor MC12 gewählt und der im Zellentransistor gespeicherte Wert ausgelesen. Wenn heiße Elektronen in das Floating-Gate des Zellentransistors MC12 injiziert werden, dann ist dieser Transistor MC12 auf AUS. Daher wird ein Zustand, bei dem ein Eingabeknoten des Inverters 23 von der Stromquelle VCC über den Widerstand 24 aufgeladen wird, aufrechterhalten. Nun geht das Ausgabesignal des Inverters 23 Dout auf "0"-Pegel. Wenn andererseits keine heißen Elektronen in das Floating-Gate des Zellentransistors MC12 injiziert werden, wird der Transistor MC12 eingeschaltet und von der Stromquelle VCC ein Strom über den Widerstand 24, den Strompfad zwischen Drain und Source des MOS-Transistors Q6, den Strompfad zwischen Drain und Source im Spaltenwahltransistor CST2 und den Strompfad zwischen Drain und Source im Zellentransistor MC2 geliefert. Im Ergebnis wird das Potential am Eingabeknoten des Inverters 23 abgesenkt und das Ausgabesignal Dout geht auf "1"-Pegel.
• In gleicher Weise werden die gespeicherten Daten ("0" oder "1") auf die Bitleitung BL aus einem beliebigen, gewählten Speicherzellentransistor MCij (i = 1 bis m, j = 1 bis n) ausgelesen und die ausgelesenen Daten von der Leseverstärker- und Schreibschaltung 17 zur Ausgabe verstärkt.
• Beim oben genannten EEPROM entsprechend der vorliegenden Erfindung wird im Lesemodus eine positive Spannung (bei dieser Ausführungsform 2 V) bezüglich aller Zellentransistoren MC an die Source- oder Bitleitung angelegt, an die normalerweise eine geringe Vorspannung angelegt wird (bei dieser Ausführungsform ist es die Sourceleitung) und eine Drainspannung (bei dieser Ausführungsform 5 V), die höher ist als die oben genannte positive Spannung wird an die Zellentransistoren in der gewählten Spalte angelegt, wodurch eine für einen Lesevorgang erforderliche Drain-Source- Spannung gesichert wird. Im Ergebnis kann bezüglich der an diejenige Spalte (Bitleitung) angeschlossenen Transistoren, an die auch der gewählte Transistor angeschlossen ist, eine Gate-Sperrvorspannung erreicht werden. Daher kann, sogar wenn eine Schwellenspannung VTH des Zellentransistors infolge Überlöschens negativ wird, diese negative Spannung VTH im Lesemodus im wesentlichen auf einen positiven Wert verschoben und somit die Daten gelesen werden. Daher kann ein Lesefehler, der dadurch verursacht wird, daß eine Zelle im Überlöschzustand an die gleiche Bitleitung angeschlossen ist, wie der gewählte Zellentransistor, vermieden werden.
• Eine Auswirkung der Verhinderung eines Lesefehlers entsprechend der vorliegenden Erfindung, wenn eine Schwellenspannung VTH eines beliebigen Zellentransistors infolge Überlöschens negativ eingestellt wird, soll nachfolgend beschrieben werden. Fig. 6 zeigt eine Beziehung zwischen der Spannung VG, die an die Steuer-Gate-Elektrode der Zelle angelegt ist und einem Wurzelwert [ID]eines Drainstromes ID der Zelle (Sourcespannung VS = 2,0 V, Drainspannung VD = 5,0 V und Substratspannung = 0 V). Bei diesen VG- [ID]-Charakteristiken zeigt eine gestrichelte Kurve die Charakteristik, die erhalten wird, wenn die Schwellenspannung der Zelle infolge Überlöschens negativ eingestellt wird und eine ausgezogene Kurve zeigt die Charakteristik, die erhalten wird, wenn die Schwellenspannung VTH des oben erwähnten Zellentransistors entsprechend der vorliegenden Erfindung im Lesemodus wesentlich zu einem positiven Wert verschoben wird. Bei den oben genannten Kurven ist die durch Extrapolation berechnete Schwellenspannung VTH infolge Überlöschens auf etwa - 1,6 V angesetzt worden. Der Drainstrom ID von 100 uA oder mehr wird an diesen Zellentransistor geliefert, wenn die Gatespannung VG = 0 V ist. Aus diesem Grund wird dieser Zellentransistor, wie oben beschrieben, im Lesemodus unerwünscht eingeschaltet, sogar wenn die Gatespannung VG des Zellentransistors 0 V ist. Wenn ein Zellentransistor an die Spalte angeschlossen ist, an der auch der solcherart fehlerhaft eingeschaltete Transistor angeschlossen ist, gewählt wird, so kann der Drainstrom ID des genannten, fehlerhaft eingeschalteten Zellentransistors einen Lesefehler verursachen.
• Im Gegensatz dazu werden nach der vorliegenden Erfindung Spannungen von 2 V beziehungsweise 5 V an Source und Drain jedes Zellentransistors in der im Lesemodus gewählten Spalte angelegt, um eine Drain-Source-Spannung von 3 V zu gewährleisten. Im Ergebnis kann eine gleichwertige Wirkung bei den Zellentransistoren in der gewählten Spalte erreicht werden, wie bei einer Gate-Sperrvorspannung. Somit kann als Schwellenspannung VTH' ein positiver Wert (bei dieser Ausführungsform 0,7 V) erreicht werden und der Drainstrom ID fließt bei einer Gatespannung VG = 0 V nicht. Wenn dementsprechend der gewählte Zellentransistor im Lesemodus AUS ist, dann werden andere nicht gewählte, an die gleiche Spalte wie der gewählte Transistor angeschlossene Transistoren ausgeschaltet, sogar wenn die Schwellenspannung VTH in folge Überlöschens negativ wird. Deshalb wird ein Datenlesevorgang des gewählten Zellentransistors nicht nachteilig beeinflußt und demzufolge ein zuverlässiges Datenlesen gesichert.
• Anzumerken ist, daß bei der obigen Ausführungsform im Lesemodus eine Spannung von 5 V an den Drain des gewählten Zellentransistors angelegt wird. Wenn jedoch die Spannung von 5 V eine Lesezurückhaltung verursachen kann (eine Erscheinung, bei der im Lesemodus Elektronen von der Floating-Gate-Elektrode 46 zum Drainbereich 44 entladen werden), kann das Sourcepotential VS innerhalb des Bereiches vermindert werden, in dem die Schwellenspannung VTH der Zelle zu einem positiven Wert verschoben wird, um die Wirkung entsprechend der vorliegenden Erfindung zu erzielen. Da der Drainstrom ID des Zellentransistors in den erlaubten Empfindlichkeitsgrenzen des Leseverstärkers vermindert werden kann, kann die Drain-Source-Spannung auf 3 V und weniger vermindert werden. Daher ist eine Verminderung der Drain-Source-Spannung VDS eine wirksame Gegenmaßnahme, um das heimliche Schreiben zu verhindern, wenn im Lesemodus heiße Elektronen in die Floating-Gate-Elektrode 46 des Zellentransistors injiziert werden.
• Um ein solches heimliches Schreiben, wie eben beschrieben, zu verhindern, ist es ratsam, Elektronen von der Floating-Gate-Elektrode in den Sourcebereich zu entladen, wenn die Daten gleichzeitig gelöscht werden. Wenn die Elektronen auf diese Weise entladen werden, dann ist die an den Sourcebereich angelegte Spannung in den meisten Fällen der oben beschriebenen Ausführungsform nur 2 V. Es ist wünschenswert, daß die Diffusionsschicht, die den dünnen, auf einem Teil der ersten Gasteoxidschicht 45 ausgebildeten Bereich 45A berührt, auf einem Potential liegt, das so niedrig wie möglich ist. Das Potential der Diffusionsschicht kann durch eine geringfügige Schaltungsänderung vermindert werden.
• Wie in der obigen Tabelle dargestellt, ist die für das Datenschreiben erforderliche Drainspannung VD = 10 V. Diese Spannung kann auf 7 bis 8 V vermindert werden, wenn dafür gesorgt ist, daß immer eine ausreichende Anzahl heißer Elektronen erzeugt worden ist. Um die Spannung von 10 auf 4 bis 8 V zu vermindern, reicht eine Spannungsteiler mit Belastungselementen aus (entweder Widerstände oder Transistoren).
• Bezugszeichen in den Ansprüchen sind zum besseren Verständnis gedacht und sollen nicht den Schutzumfang begrenzen.

Claims (10)

1. Halbleiter-Festwertspeicher mit

einer Speicherzellenanordnung (MCA), in der Festwertspeicherzellen (MC11 bis MCmn) zwischen Sourceleitungen (SL1, SL2, ...) und Bitleitungen (BL1, BL2, ...) angeschlossen und in Matrixform angeordnet sind,

Zeilenwahleinrichtungen (16, 19) zum Wählen einer Zeile von Festwertspeicherzellen (MC11 bis MCmn) in der Speicherzellenanordnung (MCA),

Spaltenwahleinrichtungen (11, 13, 18) zum Wählen einer Spalte von Festwertspeicherzellen (MC11 bis MCmn) in der Speicherzellenanordnung (MCA),

einer an die Bitleitungen angeschlossenen Eingabe-/Ausgabeeinrichtung (17),

einer ersten Spannungspegelschalteinrichtung (15) zum Schalten eines Ausgabespannungspegels der Zeilenwahleinrichtungen (16, 19),

einer zweiten Spannungspegelschalteinrichtung (12) zum Schalten eines Ausgabespannungspegels der Spaltenwahleinrichtungen (11, 13, 18)

und

einer Spannungsversorgungseinrichtung (14) zur Steuerung der ersten und zweiten Spannungspegelschalteinrichtungen (12, 15),

dadurch gekennzeichnet, daß im Datenlesemodus die Spannungsversorgungseinrichtung (14) eine erste positive Spannung (VCS) an die Sourceleitungen und die Eingabe-/Ausgabeeinrichtung (17) eine zweite, gegenüber der ersten Spannung positivere Spannung (VCC) an die gewählte Bitleitung liefert.

2. Einrichtung nach Anspruch 1, bei der jede der Festwertspeicherzellen (MC11) bis (MCmn) in einem Hauptoberflächenbereich eines Halbleitersubstrats (40) eines ersten Leitfahigkeitstyps ausgebildete, in einem vorbestimmten Abstand voneinander angeordnete Source- und Drainbereiche (43, 44) eines zweiten Leitfahigkeitstyps, eine auf dem Halbleitersubstrat (40) zwischen den Source- und Drainbereichen ausgebildete erste Gateisolierschicht (45), eine auf der ersten Gateisolierschicht (45) ausgebildete Floating-Gate-Elektrode (46), eine auf der Floating-Gate-Elektrode (46) ausgebildete zweite Isolierschicht (47) und eine auf der zweiten Gateisolierschicht (47) ausgebildete Steuer-Gate-Elektrode (47) aufweist.

3. Einrichtung nach Anspruch 2, bei der die Gateisolierschicht (45) einen entweder dem Sourcebereich (43) oder dem Drainbereich (44) benachbarten Bereich (45A) geringerer Dicke aufweist als der übrige Bereich.

4. Einrichtung nach einem der Ansprüche 1 bis 3, bei der jede der Sourceleitungen (SL1, SL", ...) gemeinsam an ein Ende jeder entsprechenden Festwertspeicherzelle (MC11 bis MCmn) zweier in der Speicherzellenanordnung (MCA) benachbarter Zeilen angeschlossen ist, wobei die Sourceleitungen (SL1, SL2, ...) von der Spannungsversorgungseinrichtung (14) die erste positive Spannung (VCS) erhalten.

5. Einrichtung nach einem der Ansprüche 1 bis 4, bei der die Zeilenwahleinrichtungen Zeilendekoder (16, 19) zur Dekodierung des Zeilenadressensignals (RAdd) zum Wählen einer von mehreren Wortleitungen (WL1 bis WLm) zum Wählen einer Zeile der Speicherzellenanordnung (MCA) und die Spaltenwahleinrichtungen Spaltendekoder (13, 18) zur Dekodierung des Spaltenadressensignals (CAdd) sowie eine Spaltenwahltorschaltung (11) aufweisen, die in Abhängigkeit von einer Ausgabe der Spaltendekoder (13, 18) gesteuert wird, um eine Spalte der Speicherzellenanordnung (MCA) zu wählen.

6. Einrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die Zeilendekoder einen Zeilenadressenpuffer (19) zur zeitweiligen Speicherung des Zeilenadressensignals (RAdd) und einen Zeilendekoder (16) zur Dekodierung des vom Zeilenadressenpuffers (19) gelieferten Zeilenadressensignals (RAdd), die Spaltendekoder einen Spaltenadressenpuffer (18) zur zeitweiligen Speicherung des Spaltenadressensignals (CAdd) und einen Spaltendekoder (13) zur Dekodierung des vom Spaltenadressenpuffer (18) gelieferten Spaltenadressensignals (CAdd) sowie die Spaltenwahltorschaltungen (11) MOS-Transistoren (CST bis CSTn) aufweisen, deren eines Ende des Strompfades eines jeden von ihnen an die entsprechende Bitleitung (BL1 bis BLn) und deren anderes Ende des Strompfades eines jeden von ihnen zusammengeschaltet und in Abhängigkeit von der Ausgabe des Spaltendekoders (13) EIN-/AUS-gesteuert wird.

7. Einrichtung nach einem der Ansprüche 1 bis 6, bei der die erste Spannungspegelschalteinrichtung (15) an den Zeilenwahleinrichtungen (16, 19) einen Ausgabespannungspegel von 0 V im Löschmodus, von 12,5 V im Schreibmodus "0", von 0 V im Schreibmodus "1" und von 5 V im Lesemodus sowie die zweite Spannungspegelschalteinrichtung (12) an den Spaltenwahleinrichtungen einen Ausgabespannungspegel von 20 V im Löschmodus, von 10 V im Schreibmodus "0", von 0 V im Schreibmodus "1" und von 5 V im Lesemodus einstellt.

8. Einrichtung nach einem der Ansprüche 1 bis 7, bei der die Spannungsversorgungseinrichtung (14) Einrichtungen zur Ausgabe von Moduskennzeichnungssignalen (20, 21. Q1, Q2) zum Schalten eines Ausgabespannungspegels sowohl der ersten als auch der zweiten Spannungspegelschalteinrichtung (15, 12), Spannungsanlegeeinrichtungen (Q3, Q4) zum Anlegen der ersten positiven Spannung (VCS) im Datenlesemodus an eine Source jeder der Festwertspeicherzellen (MC11 bis MCmn) und zum Anlegen einer Massespannung an die Source im Datenschreibmodus, wodurch der Zustand hoher Impedanz in den Löschmodus versetzt wird.

9. Einrichtung nach Anspruch 8, bei der die Einrichtungen zur Ausgabe von Moduskennzeichnungssignalen (20, 21, Q1, Q2) ein Moduskennzeichnungssignal (SM) von 20 V im Löschmodus, von 12,5 V im Schreibmodus und von 5 V im Lesemodus gesteuert in Abhängigkeit von einem Programmsignal (PR) ausgeben.

10. Einrichtung nach Anspruch 1, bei der die Spannungsanlegeeinrichtungen (Q3, Q4) die erste Spannung (VCS) von 2 oder 0 V im Datenlese- oder Datenschreibmodus gesteuert in Abhängigkeit von einem Lese- oder Schreibfreigabesignal (RE, WE) ausgeben und damit den Zustand hoher Impedanz in den Löschzustand versetzen.