CN103730145A - 快闪存储器及其电压控制方法 - Google Patents

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胡洪
王林凯
刘铭
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Abstract

本发明提供了一种快闪存储器及其电压控制方法。其中，该方法包括：当快闪存储器处于待命状态时，生成待命正电压和待命负电压；接收读操作指令，根据读操作指令选择存储单元；将待命正电压施加到选择的存储单元的栅极，将待命负电压施加到未被选中的存储单元的栅极。本发明可以在不影响快闪存储器读取速度的条件下，降低读操作过程中未选中的存储单元的漏电流，减轻这些漏电流对读操作过程的影响，保证读出结果的可靠性。

Description

快闪存储器及其电压控制方法
技术领域
本发明涉及信息存储领域，更具体地，涉及一种快闪存储器及其电压控制方法。
背景技术
快闪存储器是目前应用比较广泛的一类存储器，而且随着消费电子市场的发展，它的市场规模还在不断的扩大。如图1所示的快闪存储器的结构示意图，其中，包括电压生成模块和存储阵列(包括多个存储单元)。通常，快闪存储器具有读、编程和擦除的功能。这些功能通过电压生成模块向存储阵列施加相应的电压实现。当将电子注入到存储单元的浮栅时，存储单元的开关阈值电压增加，这时存储单元处于已编程状态。当将浮栅中俘获的电子去除后，存储单元的开关阈值电压降低，这时存储单元处于已擦除状态。为了读取存储单元中存储的信息，将预定的电压施加在存储单元的栅极上。由于已编程单元和已擦除单元的阈值电压不同，可以通过比较流经存储单元的电流的大小，来判断存储单元所处的状态。
快闪存储器要求有比较快的读取速度，因此当芯片处于待命状态(standby)，电压生成模块产生预设电压，并将生成的电压传给存储阵列。这样，一旦接收到读操作指令，存储阵列可以及时将待命电压施加到需要读取信息的存储单元的栅极上，保证了快速的读取速度。
在实际应用中，存储单元一般处于一个大的存储阵列中，如图2所示的施加电压的存储阵列示意图，当接收到读操作指令后，为了读出存储单元中存储的信息，如上图中的N1，存储阵列将待命的预设电压加到其栅极上，即在N1所在的字线(WL)上加电压。然后根据位线BL1上的电流大小，判断N1的状态。在存储阵列中，同一根位线上连接有很多存储单元，例如上图中N1、N2、N3、N4都使用同一根位线BL1。在传统的读操作过程中，未选中的存储单元的栅极接地(0V)，以保证这些存储单元不会产生电流，影响读出结果。
但是由于同一根BL线上会连接很多(一般有几千个)存储单元，当对其中一个单元进行读操作时，剩余大量未选中的单元的漏电流已经十分的明显。这些漏电流在读操作的过程中也为BL线提供了电流，从而影响了当前单元的读出结果。而且随着工艺尺寸的不断缩小，存储单元的漏电流变得越来越大。另外，与进行读操作的单元相邻的单元还会受到耦合电容的影响，如上图中N2与N1之间的耦合电容C。耦合电容的存在会影响N2浮栅上的电压，从而使N2的漏电流进一步加大，影响读操作的输出结果。
针对相关技术对快闪存储器进行读操作过程中，未被选中的存储单元存在较大漏电流的问题，目前尚未提出有效解决方案。
发明内容
本发明提供了一种快闪存储器及其电压控制方法，以降低对快闪存储器进行读操作过程中未被选中的存储单元存在较大漏电流的问题。
根据本发明的一方面，提供了一种快闪存储器的电压控制方法，包括：当快闪存储器处于待命状态时，生成待命正电压和待命负电压；接收读操作指令，根据读操作指令选择存储单元；将待命正电压施加到选择的存储单元的栅极，将待命负电压施加到未被选中的存储单元的栅极。
根据本发明的另一方面，提供了一种快闪存储器，包括：电压生成模块，用于当快闪存储器处于待命状态时，生成待命正电压和待命负电压；存储阵列模块，用于接收读操作指令，根据读操作指令选择存储单元；以及将电压生成模块生成的待命正电压施加到选择的存储单元的栅极，将电压生成模块生成的待命负电压施加到未被选中的存储单元的栅极。
本发明通过在快闪存储器处于待命状态时，生成待命正电压和待命负电压，并在读操作过程中，对未选中的存储单元的栅极上施加该待命负电压，而不是0V电压，可以在不影响快闪存储器读取速度的条件下，降低读操作过程中未选中的存储单元的漏电流，减轻这些漏电流对读操作过程的影响，保证读出结果的可靠性。
附图说明
构成本申请的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1是根据相关技术的快闪存储器的结构示意图；
图2是根据相关技术的施加电压的存储阵列示意图；
图3是根据本发明实施例的快闪存储器的电压控制方法流程图；
图4是根据本发明实施例的快闪存储器的结构框图；以及
图5是根据本发明实施例的施加电压的存储阵列示意图。
具体实施方式
下文中将参考附图并结合实施例来详细说明本发明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
本发明实施例改进了快闪存储器(或称芯片)的电压控制方案，芯片在处于待命状态(standby)时，内部的电压生成模块生成的待命电压除了读操作所需的预设正电压外，还有一个负电压。这样，在读操作过程中，未选中的存储单元的栅极上可以加该负电压，而不是0V电压，大大降低了这些单元的漏电流，从而减轻了它们对读操作过程的影响，保证了读出结果的可靠性。基于此，本发明实施例提供了一种快闪存储器及其电压控制方法。
参见图3所示的一种快闪存储器的电压控制方法流程图，该方法包括以下步骤：
步骤S302，当快闪存储器处于待命状态时，生成待命正电压和待命负电压；
步骤S304，接收读操作指令，根据该读操作指令选择存储单元；
步骤S306，将上述待命正电压施加到选择的存储单元的栅极，将上述待命负电压施加到未被选中的存储单元的栅极。
本实施例通过在快闪存储器处于待命状态时，生成待命正电压和待命负电压，并在读操作过程中，对未选中的存储单元的栅极上施加该待命负电压，而不是0V电压，可以在不影响快闪存储器读取速度的条件下，降低读操作过程中未选中的存储单元的漏电流，减轻这些漏电流对读操作过程的影响，保证读出结果的可靠性。
如图4所示的快闪存储器的结构框图，该快闪存储器包括：电压生成模块42，用于当快闪存储器处于待命状态时，生成待命正电压和待命负电压；存储阵列模块44，用于接收读操作指令，根据读操作指令选择存储单元；以及将电压生成模块42生成的待命正电压施加到选择的存储单元的栅极，将电压生成模块生成的待命负电压施加到未被选中的存储单元的栅极。
由图4所示的快闪存储器可知，在快闪存储器处于待命状态(standby)时，电压生成模块产生一待命正电压和待命负电压。在接收到读操作指令后，存储阵列模块将预设的待命正电压加到被选中的存储单元的栅极上，而对未选中的存储单元的栅极上加待命的负电压。
如图5所示的本实施例施加待命电压的存储阵列示意图，在读操作的过程中，为了读出存储单元中存储的信息，需在其栅极上加一个预先设定的正电压(即上述待命正电压)。为了保证读取速度，芯片在读操作之前，预先准备设定的正电压，即芯片在待命状态下电压生成模块就产生一待命的正电压。同时，为了降低未选中单元的漏电流，读操作过程中对未选中的单元，如图中的N2、N3、N4……，在其栅极上加一个适当的负电压(即上述待命负电压)。为了保证读操作的反应速度，该负电压也需要在芯片处于待命(standby)状态下就准备好，即芯片在待命状态下内部生成一待命的正电压和负电压，以便快速响应读操作指令。
快闪存储器的存储单元在电流与电压关系上类似于n沟道的MOS管，它在负栅压下漏电流要比栅压为0时小的多。所以，当对未选中的存储单元的栅极上加负压时，它们所产生的漏电流大大减小。在读操作过程中，未选中单元的漏电流与通过N1的电流相比可以忽略不计，位线BL1上的电流与通过N1的电流基本相同。比较模块在这种情况下对位线BL1上的电流进行评价，其输出结果可以更真实的反应N1所处的状态，提升了读出结果的可靠性。
另外，读操作过程中在未选中的单元栅极上加负压，还有利于擦除算法的优化。传统方法在未选中的存储单元栅极上加0V，这就要求这些单元的阈值大于0V，否则将会产生非常大的漏电流，导致读出结果错误。所以在擦除过程中，需要将过擦除(over erase)的单元(阈值电压小于0V)重新编程(program)到阈值大于0V，这就增加了擦除(erase)操作的时间。读操作过程中在未选中的单元栅极上加负压，可以在一定程度上容忍过擦除(over erase)的单元，部分阈值在0V以下的单元可以不用重新编程(program)，从而可以优化擦除算法，缩短了擦除(erase)操作的时间。
本发明实施例中的上述待命负电压可以选取合适的负值，例如可以是根据经验和实际应用选取该负值，其均能实现上述效果。
显然，本领域的技术人员应该明白，上述的本发明的各模块或各步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，可选地，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储在存储装置中由计算装置来执行，并且在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本发明不限制于任何特定的硬件和软件结合。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (2)

1.一种快闪存储器的电压控制方法，其特征在于，包括：
当所述快闪存储器处于待命状态时，生成待命正电压和待命负电压；
接收读操作指令，根据所述读操作指令选择存储单元；
将所述待命正电压施加到选择的所述存储单元的栅极，将所述待命负电压施加到未被选中的存储单元的栅极。
2.一种快闪存储器，其特征在于，包括：
电压生成模块，用于当所述快闪存储器处于待命状态时，生成待命正电压和待命负电压；
存储阵列模块，用于接收读操作指令，根据所述读操作指令选择存储单元；以及将所述电压生成模块生成的待命正电压施加到选择的所述存储单元的栅极，将所述电压生成模块生成的待命负电压施加到未被选中的存储单元的栅极。
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