KR101679251B1 - 플래시 메모리, 메모리 모듈, 프로그램 및 동작 방법 - Google Patents

플래시 메모리, 메모리 모듈, 프로그램 및 동작 방법 Download PDF

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Abstract

플렉서블한 클록 스킴에 의해 유연한 셋업을 행할 수 있는 플래시 메모리, 메모리 모듈, 프로그램 및 동작 방법을 제공한다. 본 발명의 NAND형 플래시 메모리(100)는, NAND형 메모리 셀을 가지는 메모리 어레이(110)와, 프로세서 및 ROM/RAM를 포함하는 컨트롤러(150)와, 내부 시스템 클록을 발생하는 시스템 클록 발생 회로(200)를 포함한다. ROM/RAM에는 적어도 플래시 메모리의 셋업을 위한 셋업 커맨드가 저장되고, 프로세서는 셋업 기간 중에 내부 시스템 클록 신호에 기초하여 셋업 커맨드를 처리한다. 또, 컨트롤러(150)는 셋업 기간 중에 내부 시스템 클록 신호의 주파수가 고속화되도록 시스템 클록 발생 회로(200)를 제어한다.

Description

플래시 메모리, 메모리 모듈, 프로그램 및 동작 방법{Flash memory, memory module, computer program product and operating method}
본 발명은 NAND형 플래시 메모리와 같은 반도체 기억 장치에 관한 것으로, 특히 반도체 기억 장치에서 사용되는 플렉서블한 클록 스킴에 관한 것이다.
휴대형 다기능 단말(스마트폰), 태블릿 단말 등의 모바일 기기용 기억 매체로서 플래시 메모리가 이용되고 있다. 이러한 모바일 기기의 저소비전력화의 요구에 응하기 위해, 플래시 메모리에도 저소비전력화가 요구되고 있다.
특허문헌 1에 개시되는 플래시 메모리는, 외부로부터의 전원 전압을 감시하고 전원 전압이 특정 레벨보다 낮아졌음을 검지하면, 차지 펌프를 동작시키는 클록의 주파수를 저감시켜 소비전력을 억제하고 있다. 또한, 특허문헌 2에 개시되는 플래시 메모리는, 메모리 셀의 소거 동작시 등 장기간에 걸쳐 동작시킬 필요가 없는 스테이트 머신의 클록을 정지시킴으로써 소비전력의 저감을 도모하고 있다.
특허문헌 1: 일본공개특허 2012-190501호 공보 특허문헌 2: 일본공개특허 2013-89138호 공보
NAND형 플래시 메모리는 NOR형 플래시 메모리와는 달리 여러 가지 복잡한 오퍼레이션이 요구된다. 이 때문에, NOR형 플래시 메모리에서는 일반적으로 스테이트 머신에 의한 제어가 행해지고 있지만, NAND형 플래시 메모리에서는 프로그램 데이터를 실행 가능한 프로세서(CPU)를 이용한 제어가 행해지고 있다. 프로그램 데이터는 ROM 또는 RAM에 저장되고, 프로세서는 ROM 또는 RAM으로부터 독출된 프로그램 데이터를 실행하여 메모리 어레이 유닛, 주변 회로, 전압 발생 회로, 데이터 입출력 등의 여러 가지 동작을 제어한다. 단, NAND형 플래시 메모리이어도 스테이트 머신에 의한 처리가 행해지는 것도 있다.
이러한 프로세서의 동작이나 스테이트 머신에 의한 처리는 통상 클록 신호에 동기하여 행해진다. 즉, 프로세서에 의한 처리이면, 클록 신호에 동기하여 프로그램 카운터의 어드레스가 인크리먼트되고, ROM/RAM으로부터 하나씩 프로그램 데이터가 독출되어 프로그램 데이터의 커맨드가 디코드 내지 처리되며, 스테이트 머신에 의한 처리이면, 미리 결정된 동작이 클록 신호에 동기하여 순차적으로 실행된다. 이 때문에, 프로세서나 스테이트 머신에 의한 처리 시간은 클록 신호의 주파수에 의존하고, 프로세서나 스테이트 머신은 클록 신호의 주파수보다 고속으로 커맨드를 실행하거나 처리를 실행할 수는 없다.
일반적으로 NAND형 플래시 메모리는 그 자신이 내부에 클록 발생기를 구비하고, 클록 발생기로부터 발생된 클록 신호에 기초하여 내부 시스템 클록 신호를 생성하고 있다. 혹은 다른 사양의 NAND형 플래시 메모리는, 외부로부터 클록 신호를 수취하고, 그 외부 클록 신호를 이용하여 내부 시스템 클록 신호를 생성하고 있다. NAND형 플래시 메모리의 내부 시스템 클록 신호의 주파수는, 소비전력이나 신호의 인테그리티(노이즈)를 고려하면서 내부의 최소 오퍼레이션 단위를 만족하도록 설정된다. 즉, 클록 신호의 주파수가 커질수록 소비전력이 커지고, 또한 노이즈도 커지기 때문에, 이들을 고려하면서 클록 주파수가 설정된다.
도 1은, 종래의 NAND형 플래시 메모리의 처리 시퀀스의 일례를 나타내는 도면이다. 이 예에서는, 기간 T1에서 오퍼레이션 셋업(operation set up)이 실행되고, 다음 기간 T2에서 셀 어레이에의 스트레스(stress)(예를 들어, 데이터 독출, 프로그램, 소거, 베리파이)가 실행되며, 다음 기간 T3에서 베리파이를 위한 셋업(verify set up)이 실행되고, 다음 기간 T4에서 베리파이(verify)가 실행된다. 프로세서는 기간 T1 내지 T4에서 내부 시스템 클록 신호(CLK)를 이용하여 각 커맨드를 실행한다.
NAND형 플래시 메모리에서는, 메모리 어레이에의 스트레스 동작을 위해 독출, 프로그램, 소거, 베리파이 등의 동작에 따라 여러 가지 전압(예를 들어, 프로그램 전압(Vpp), 독출 전압(Vread), 패스 전압(Vpass), 선택 게이트 전압(VSGS, VSDG) 등)을 생성해야 한다. 통상 플래시 메모리는 차지 펌프 회로 또는 레벨 시프터 회로 등을 포함하는 전압 발생 회로를 구비하고 있고, 이들 회로를 이용하여 외부 전원 단자로부터 공급된 전원 전압(Vdd)을 원하는 전압으로 변환하고 있다. 도 1에 도시된 예에서는, 플래시 메모리의 스트레스 동작에 필요한 전압(Vpp, Vread, Vpass, VSGS, VSDG 등)을 생성시키기 위해, 기간 T1, T3에서 승압된 전압(HV1, HV2, HV3, HV4, HV5)의 커맨드를 실행하는 예가 나타나 있다. 프로세서는 하나의 클록에 대해 하나의 커맨드를 실행하기 때문에, 프로세서는 5개의 HV1~HV5의 커맨드를 실행하기 위해 5개의 클록을 필요로 한다.
기간 T1, T3에서 프로세서가 HV1~HV5의 커맨드를 실행함으로써, 전압 발생 회로에서 스트레스 동작에 필요한 고전압이 생성되는데, 이들 고전압에 의해 메모리 어레이가 악영향을 받지 않게 하기 위해 발생된 고전압은 셀 어레이로부터 전기적으로 이격된다. 기간 T1이 종료되면, 프로세서는 기간 T2에서 예를 들어 5클록에 상당하는 커맨드를 실행함으로써 플래시 메모리의 프로그램, 독출, 소거 등의 동작을 제어한다. 다음 기간 T3에서 기간 T1과 마찬가지로 HV1~HV5의 커맨드가 프로세서에 의해 실행되고, 기간 T3이 종료되면, 기간 T4에서 프로세서는 예를 들어 5클록에 상당하는 커맨드를 실행함으로써 베리파이 등의 동작을 제어한다.
셋업 기간 T1, T3의 시간은 프로세서가 처리하는 커맨드의 수에 비례하고, 커맨드수가 많아지면 클록수가 많아지고 기간 T1, T3의 시간이 길어지고 플래시 메모리의 동작 시간도 길어진다. 그래서, 셋업 기간 T1, T3에서 몇 개의 커맨드를 병합함으로써 커맨드수를 줄이는 것도 생각할 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 기간 T1의 셋업과 기간 T3의 셋업에서 HV1과 HV2의 셋업 커맨드를 병합하고 HV3과 HV4의 셋업 커맨드를 병합함으로써, 기간 T1, T3의 클록수를 3으로 감소시켜 전체 클록수를 16으로 하는 것도 가능하다. 도 1의 경우와 비교하여 4클록만큼 기간이 단축되지만, 그 반면 HV1 및 HV2, HV3 및 HV4, HV2 및 HV3, HV4 및 HV5의 병합의 조합을 가지는 셋업 커맨드를 준비해야 하고, 이에 따라 디코드 회로가 증대한다.
이와 같이, 종래의 NAND형 플래시 메모리에서는, 셋업 기간에서 프로세서가 처리할 수 있는 커맨드수는 시스템 클록 신호의 주파수에 의해 제한되고, 그 때문에 셋업의 유연성이 부족한 것이었다.
본 발명은 이러한 종래의 과제를 해결하여 플렉서블한 클록 스킴에 의해 유연한 셋업을 행할 수 있는 반도체 기억 장치를 제공하는 것을 목적으로 한다.
본 발명에 관한 NAND형 플래시 메모리는, NAND형 메모리 셀을 가지는 메모리 어레이와, 클록 신호를 발생하는 클록 신호 발생 수단과, 상기 클록 신호 발생 수단에 의해 발생된 클록 신호를 수취하고, 그 클록 신호에 동기하여 플래시 메모리의 미리 규정된 처리를 실행하는 실행 수단과, 상기 실행 수단이 행하는 셋업 기간 중에 상기 클록 신호 발생 수단에 의해 발생되는 클록 신호의 주파수가 고속화되도록 상기 클록 신호 발생 수단을 제어하는 제어 수단을 가진다.
바람직하게는, 상기 실행 수단은, 플래시 메모리의 미리 규정된 처리를 실행하기 위한 커맨드를 저장하는 저장 수단을 포함하고, 상기 실행 수단이 셋업을 위한 커맨드를 실행하는 기간에 상기 클록 신호의 주파수가 고속화된다. 바람직하게는, 상기 실행 수단은, 플래시 메모리의 미리 규정된 처리를 실행하는 스테이트 머신을 포함하고, 상기 실행 수단이 셋업을 위한 처리를 실행하는 기간에 상기 클록 신호의 주파수가 고속화된다. 바람직하게는, 상기 제어 수단은, 외부로부터 수신한 커맨드 데이터에 기초하여 셋업의 유무를 판정한다. 바람직하게는, 상기 제어 수단은, 외부 단자로부터 수신한 인에이블 신호에 기초하여 셋업의 유무를 판정한다. 바람직하게는, 상기 클록 신호 발생 수단은 클록 신호를 발생하는 클록 발생기와, 상기 클록 발생기에 결합되어 상기 클록 신호를 체배하는 체배 회로와, 상기 클록 발생기 및 상기 체배 회로에 결합되어 상기 클록 신호 또는 체배된 클록 신호 중 어느 하나를 선택하는 클록 선택 회로를 포함하고, 상기 클록 선택 회로에 의해 선택된 클록 신호는 상기 실행 수단에 공급되고, 상기 실행 수단은 셋업 기간 중에 체배된 클록 신호에 기초하여 처리를 실행한다. 바람직하게는, 상기 제어 수단은 상기 체배 회로에 의해 상기 클록 신호를 체배하는 값을 설정하고, 또한 상기 클록 선택 회로의 선택을 제어하는 제어 신호를 상기 클록 신호 발생 수단에 출력한다. 바람직하게는, 상기 실행 수단은 셋업 기간 후에 독출, 프로그램, 소거 또는 베리파이 중 어느 하나의 동작을 위한 커맨드를 통상의 클록 신호에 동기하여 실행한다. 바람직하게는, 플래시 메모리는, 외부 단자로부터 공급된 전원 전압에 기초하여 전압을 발생하는 전압 발생 회로를 포함하고, 상기 실행 수단은 셋업 기간 중에 상기 전압 발생 회로에 고전압을 발생시킨다. 바람직하게는, 상기 전압 발생 회로는 프로그램 전압, 소거 전압, 독출 전압, 패스 전압 중 어느 하나를 발생시킨다. 바람직하게는, 상기 제어 수단은, 복수의 셋업 각각에 대응하는 체배하는 값을 규정한 테이블과, 상기 커맨드 데이터에 기초하여 셋업을 식별하는 식별 수단을 포함하고, 상기 제어 수단은 식별된 셋업에 대응하는 체배하는 값을 상기 체배 회로에 설정한다.
본 발명에 관한 NAND형 플래시 메모리의 컨트롤러가 실행하는 셋업을 위한 프로그램은, 상기 셋업의 유무를 판정하는 단계와, 상기 셋업이 있다고 판정되었을 때, 셋업 기간 중에만 내부 시스템 클록 신호가 고속화되도록 클록 발생 회로를 제어하는 단계와, 상기 고속화된 클록 신호에 의해 셋업을 위한 커맨드를 프로세서에 실행시키는 단계를 가진다.
본 발명에 관한 NAND형 플래시 메모리에서의 클록 신호를 이용한 동작 방법은, 상기 셋업의 유무를 판정하는 단계와, 상기 셋업이 있다고 판정되었을 때, 셋업 기간 중에만 내부 시스템 클록 신호가 고속화되도록 클록 발생 회로를 제어하는 단계와, 상기 고속화된 클록 신호에 의해 셋업을 위한 커맨드를 프로세서에 실행시키는 단계를 가진다. 바람직하게는, 동작 방법은 셋업 기간 후에 독출, 프로그램, 소거 또는 베리파이 중 어느 하나의 동작을 위한 커맨드를 통상의 클록 신호에 동기하여 실행하는 단계를 더 포함한다.
본 발명에 의하면, 셋업 기간 중에 고속화된 클록 신호를 이용하여 셋업을 실행하도록 하였으므로, 셋업 기간 중에 처리 가능한 셋업을 위한 처리수를 적절히 설정할 수 있고 셋업에 유연성을 가지게 할 수 있다. 또, 종래와 비교하여 셋업 기간 중에 실행하는 셋업의 처리수가 동일하면 셋업 기간의 시간을 단축할 수 있고, 나아가서는 플래시 메모리의 액세스 시간의 단축을 도모할 수 있다.
도 1은 종래의 NAND형 플래시 메모리의 처리 시퀀스의 일례를 나타내는 도면이다.
도 2는 종래의 NAND형 플래시 메모리의 처리 시퀀스의 일례를 나타내는 도면이다.
도 3은 본 발명의 실시예에 관한 시스템의 일 구성예를 나타내는 도면이다.
도 4는 본 발명의 실시예에 관한 NAND형 플래시 메모리의 일 구성예를 나타내는 블록도이다.
도 5는 본 발명의 실시예에 관한 NAND 스트링의 구성을 나타내는 회로도이다.
도 6은 본 발명의 실시예에 관한 플래시 메모리의 동작시에 각 부에 인가되는 전압의 일례를 나타내는 도면이다.
도 7은 본 발명의 실시예에 관한 시스템 클록 발생 회로의 내부 구성을 나타내는 도면이다.
도 8은 본 발명의 제1 실시예에 관한 플래시 메모리의 동작을 설명하는 흐름도이다.
도 9는 본 발명의 실시예에 관한 처리 시퀀스의 일례를 나타내는 도면이다.
도 10은 본 발명의 실시예에 관한 클록 주파수의 설정예를 나타내는 도면이다.
도 11은 본 발명의 제2 실시예에 관한 플래시 메모리의 동작을 설명하는 흐름도이다.
이하, 본 발명의 실시형태에 대해 도면을 참조하여 상세하게 설명한다. 또, 도면은 알기 쉽게 하기 위해 각 부를 강조하여 나타내고 있고, 실제 디바이스의 스케일과는 동일하지 않은 것에 유의해야 한다.
도 3은, 본 발명의 실시예에 관한 플래시 메모리를 포함하는 시스템의 일례를 나타내는 도면이다. 본 실시예의 시스템(10)은 호스트 디바이스(20)와, 그 호스트 디바이스(20)에 접속된 메모리 모듈(30)을 포함한다. 호스트 디바이스(20)는 특별히 한정되는 것은 아니지만, 컴퓨터, 디지털 카메라, 프린터 등의 전자 장치 혹은 칩 세트에 탑재된 칩이다. 메모리 모듈(30)은 메모리 컨트롤러(40) 및 플래시 메모리(100)를 포함한다. 메모리 컨트롤러(40)는, 호스트 디바이스(20)와 플래시 메모리(100) 간의 데이터 전송 등을 제어한다.
본 발명의 실시예에 관한 NAND형 플래시 메모리(100)의 구성을 도 4에 나타낸다. 도 4에 도시된 바와 같이, 본 실시예의 플래시 메모리(100)는, 행렬형상으로 배열된 복수의 메모리 셀이 형성된 메모리 어레이(110)와, 외부 입출력 단자(I/O)에 접속되어 입출력 데이터를 보유하는 입출력 버퍼(120)와, 입출력 버퍼(120)로부터의 어드레스 데이터를 수취하는 어드레스 레지스터(130)와, 입출력되는 데이터를 보유하는 데이터 레지스터(140)와, 입출력 버퍼(120)로부터의 커맨드 데이터 및 외부 제어 신호(도시되지 않은 칩 인에이블이나 어드레스 래치 인에이블 등)에 기초하여 각 부를 제어하는 제어 신호(C1, C2, C3, C4) 등을 생성하는 컨트롤러(150)와, 어드레스 레지스터(130)로부터의 행 어드레스 정보(Ax)를 디코드하여 디코드 결과에 기초하여 블록의 선택 및 워드라인의 선택 등을 행하는 워드라인 선택 회로(160)와, 비트라인을 통해 독출된 데이터를 보유하거나 비트라인을 통해 프로그램 데이터 등을 보유하는 페이지 버퍼/센스 회로(170)와, 어드레스 레지스터(130)로부터의 열 어드레스 정보(Ay)를 디코드하여 그 디코드 결과에 기초하여 비트라인의 선택 등을 행하는 열 선택 회로(180)와, 데이터 독출, 프로그램 및 소거 등을 위해 필요한 전압(프로그램 전압(Vpgm), 패스 전압(Vpass), 독출 전압(Vread), 소거 전압(Vers) 등)을 생성하는 내부 전압 발생 회로(190)와, 내부 시스템 클록(CLK)을 발생하는 시스템 클록 발생 회로(200)를 포함하여 구성된다.
하나의 메모리 블록에는, 도 5에 도시된 바와 같이 복수의 메모리 셀을 직렬로 접속한 NAND 스트링 유닛(NU)이 복수 형성되고, 하나의 블록 내에 n+1개의 스트링 유닛(NU)이 행방향으로 배열되어 있다. 스트링 유닛(NU)은 직렬로 접속된 복수의 메모리 셀(MCi(i=0, 1, …, 31))과, 한쪽 단부인 메모리 셀(MC31)의 드레인 측에 접속된 비트라인 선택 트랜지스터(TD)와, 다른 쪽 단부인 메모리 셀(MC0)의 소스 측에 접속된 소스라인 선택 트랜지스터(TS)를 포함한다. 비트라인 선택 트랜지스터(TD)의 드레인은 대응하는 하나의 비트라인(GBL)에 접속되고, 소스라인 선택 트랜지스터(TS)의 소스는 공통 소스라인(SL)에 접속된다.
메모리 셀(MCi)의 컨트롤 게이트는 워드라인(WLi)에 접속되고, 선택 트랜지스터(TD, TS)의 게이트는 워드라인(WL)과 병행하는 선택 게이트라인(SGD, SGS)에 접속된다. 워드라인 선택 회로(160)는, 행 어드레스(Ax)에 기초하여 블록을 선택할 때, 그 블록의 선택 게이트 신호(SGS, SGD)를 통해 선택 트랜지스터(TD, TS)를 선택적으로 구동한다.
메모리 셀은 전형적으로 P웰 내에 형성된 N형 확산 영역인 소스/드레인과, 소스/드레인 사이의 채널 상에 형성된 터널 산화막과, 터널 산화막 상에 형성된 플로팅 게이트(전하 축적층)와, 플로팅 게이트 상에 유전체막을 통해 형성된 컨트롤 게이트를 포함하는 MOS 구조를 가진다. 플로팅 게이트에 전하가 축적되지 않을 때, 즉 데이터 「1」이 기입되어 있을 때, 문턱값은 음 상태에 있고, 메모리 셀은 노멀리 온이다. 플로팅 게이트에 전자가 축적되었을 때, 즉 데이터 「0」이 기입되어 있을 때, 문턱값은 양으로 시프트하고, 메모리 셀은 노멀리 오프이다. 단, 메모리 셀은 단비트를 기억하는 것에 한정하지 않고, 다비트를 기억하는 것이어도 된다.
도 6은, 플래시 메모리의 각 동작시에 인가되는 바이어스 전압의 일례를 나타낸 테이블이다. 독출 동작에서는, 비트라인에 어떤 양의 전압을 인가하고, 선택된 워드라인에 어떤 전압(예를 들어 0V)을 인가하며, 비선택 워드라인에 패스 전압(Vpass)(예를 들어 4.5V)을 인가하고, 선택 게이트라인(SGD, SGS)에 양의 전압(예를 들어 4.5V)을 인가하며, 비트라인 선택 트랜지스터(TD), 소스라인 선택 트랜지스터(TS)를 온하고, 공통 소스라인에 0V를 인가한다. 프로그램(기입) 동작에서는, 선택된 워드라인에 고전압의 프로그램 전압(Vpgm(15~20V))을 인가하고, 비선택 워드라인에 중간의 패스 전압(예를 들어 10V)을 인가하며, 비트라인 선택 트랜지스터(TD)를 온하고, 소스라인 선택 트랜지스터(TS)를 오프시키며, 「0」 또는 「1」의 데이터에 따른 전위를 비트라인(GBL)에 공급한다. 소거 동작에서는, 블록 내의 선택된 워드라인에 0V를 인가하고, P웰에 고전압의 소거 전압(Vers)(예를 들어 20V)을 인가하며, 플로팅 게이트의 전자를 기판에 뽑아냄으로써 블록 단위로 데이터를 소거한다.
내부 전압 발생 회로(190)는, 플래시 메모리의 외부 전원 단자로부터 공급된 전원 전압(Vdd)을 수취한다. 내부 전압 발생 회로(190)는 차지 펌프 회로 또는 레벨 시프터 회로 등을 포함하고, 이들 회로의 동작은 컨트롤러(150)가 실행하는 셋업 커맨드에 의해 제어된다.
도 7은, 도 4에 도시된 시스템 클록 발생 회로의 구성예를 나타내는 도면이다. 시스템 클록 발생 회로(200)는, 주파수(f)의 클록 신호(CLK)를 발생하는 클록 발생기(210)와, 컨트롤러(150)로부터의 제어 신호(C4)에 기초하여 클록 신호(CLK)를 체배하여 f×n(주기 T/n)의 주파수의 클록 신호(CLKn)를 생성하는 체배 회로(220)와, 클록 발생기(210)로부터의 클록 신호(CLK) 및 체배 회로(220)로부터의 클록 신호(CLKn)를 수취하여 클록 신호(CLK) 또는 클록 신호(CLKn)를 선택하는 클록 선택 회로(230)를 가진다. 클록 선택 회로(230)에 의해 선택된 클록 신호(CLC/CLKn)는 컨트롤러(150)에 제공된다. 여기서 유의해야 할 것은, 컨트롤러(150)에의 클록 신호의 공급은 클록 선택 회로(230)를 통해 행해지고, 다시 말하면 컨트롤러(150)의 프로세서는 클록 신호(CLK) 또는 체배된 클록 신호(CLKn)에 동기하여 커맨드를 실행한다. 그 때문에, 컨트롤러(150) 이외의 다른 회로에는 항상 클록 신호(CLK)가 내부 시스템 클록 신호로서 공급된다.
컨트롤러(150)는 프로세서와 ROM 및/또는 RAM를 포함하여 구성된다. ROM/RAM에는 프로그램 데이터가 저장되고, 프로세서는 ROM/RAM으로부터 프로그램 데이터를 독출하여 프로그램 데이터에 포함되는 커맨드를 실행한다. 프로세서는, 시스템 클록 발생 회로(200)에 의해 발생된 클록 신호(CLK/CLKn)를 수취하고 클록 신호(CLK/CLKn)에 동기하여 하나씩 커맨드를 실행한다.
컨트롤러(150)는, 후술하는 바와 같이 플래시 메모리(100)가 특정 동작, 즉 셋업을 행할 때, 체배 회로(220)가 체배하는 값(n)을 설정하고, 또한 클록 선택 회로(230)가 체배한 클록 신호(CLKn)를 선택하는 것과 같은 제어 신호(C4)를 시스템 클록 발생 회로(200)에 출력한다. 체배하는 값(n)은 특별히 제한되는 것은 아니지만, 예를 들어 1보다 큰 양의 수일 수 있다. 또한, 체배하는 값(n)은 항상 일정할 필요는 없고, 플래시 메모리의 셋업 종류에 따라 가변되는 것이어도 된다.
바람직한 태양에서는, 컨트롤러(150)는 플래시 메모리(100)의 셋업의 유무를 판정하여 셋업이 있다고 판정하였을 때, 클록 신호(CLK)의 주파수가 nf에 체배되도록 체배 회로(220)를 제어한다. 여기서, 셋업이란 플래시 메모리를 동작시키기 위해 필요한 처리로서, 메모리 어레이(110)의 동작에는 직접적으로 관계없는 동작이다. 보다 구체적으로, 셋업은 메모리 어레이(110)로부터 전기적으로 이격된 회로에서의 동작이며, 예를 들어 내부 전압 발생 회로(190)에 의한 전압의 발생 동작이다. 이러한 셋업 기간 중이면, 만약 고속의 클록 신호(CLKn)에 의한 커맨드를 실행하여 내부 전압 발생 회로(190)를 고속으로 동작시켰다고 해도, 여기서 발생하는 노이즈가 메모리 셀 어레이의 데이터에 직접적인 악영향을 미치는 일은 없다.
다른 바람직한 태양에서는, 컨트롤러(150)는 예를 들어 ROM/RAM에 셋업의 종류에 따라 체배하는 값(n)을 관련지은 테이블을 포함할 수 있다. 도 8은 이러한 테이블의 일례이다. 도 8에 도시된 바와 같이, 셋업의 종류가 1이면 체배하는 값은 n1이고, 셋업의 종류가 2이면 체배하는 값은 n2이다. 컨트롤러(150)는 메모리 컨트롤러로부터 수취한 커맨드의 해석 결과에 기초하여 셋업의 종류를 식별하고, 식별된 셋업에 대응하는 체배하는 값을 체배 회로(220)에 설정할 수 있다. 또한, 클록 선택 회로(230)는, 체배 회로(220)로부터 체배된 클록 신호(CLKn)를 수취한 경우에는 컨트롤러(150)로부터의 제어 신호(C4)에 따르지 않고 체배 회로(220)의 클록 신호(CLKn)를 선택하도록 해도 된다.
다음에, 본 실시예의 플래시 메모리의 동작을 도 9의 흐름도를 참조하여 설명한다. 도 3에 도시된 시스템(10)에 있어서, 메모리 컨트롤러(40)는 호스트 디바이스(20)의 요구에 응답하여 플래시 메모리(100)에 커맨드를 송신한다. 그 커맨드는 플래시 메모리(100)의 입출력 버퍼(120)에서 수신되고(S100), 다음에 수신된 커맨드는 컨트롤러(150)에 의해 해석된다(S102). 컨트롤러(150)는, 커맨드의 해석 결과에 기초하여 셋업이 발생하는지 여부를 판정한다(S104). 예를 들어, 커맨드가 메모리 셀에의 프로그램(기입)일 때, 컨트롤러(150)는 프로그램에 필요한 전압의 생성을 위한 셋업이 발생한다고 판정한다. 혹은, 커맨드가 메모리 셀로부터의 데이터 독출, 블록 소거, 베리파이 등일 때에도 셋업이 발생한다고 판정한다. 단, 셋업이 발생하는지 여부는 플래시 메모리(100)의 동작 사양에 따라 적절히 선택될 수 있는 것이다.
셋업이 발생한다고 판정된 경우, 컨트롤러(150)는 시스템 클록 발생 회로(200)에 대해 고속 클록의 생성을 지시하는 제어 신호(C4)를 발생한다(S106). 구체적으로, 컨트롤러(150)는 체배 회로(220)에 체배하는 값(n)을 설정하고, 체배 회로(220)에 체배된 클록 신호(CLKn)를 생성시키며, 또한 클록 선택 회로(230)에 클록 신호(CLKn)를 선택시킨다.
클록 선택 회로(230)는 체배된 클록 신호(CLKn)를 컨트롤러(150)에 제공하고, 컨트롤러(150)의 프로세서는 셋업 기간 중에 클록 신호(CLKn)를 이용하여 셋업을 위한 커맨드를 실행한다(S108). 클록 신호(CLKn)는, 클록 선택 회로(230)에 의해 컨트롤러(150)에만 제공되고 메모리 어레이(110)에 공급되지 않는다. 그 때문에, 고속의 클록 신호(CLKn)에 의해 메모리 셀의 데이터가 악영향을 받는 일은 없다.
다음에, 컨트롤러(150)는 셋업이 종료되었는지 여부를 판정한다(S112). 예를 들어, 컨트롤러(150)는 셋업을 위한 모든 커맨드의 처리를 완료하였을 때, 셋업이 종료되었다고 판정한다. 혹은, 컨트롤러(150)는 셋업을 위한 커맨드수에 대응하는 클록수를 카운터 등에 의해 카운트하고, 그 카운트값이 클록수에 도달하였을 때, 셋업이 종료되었다고 판정한다.
컨트롤러(150)는 셋업이 종료되었다고 판정하면, 시스템 클록 발생 회로(200)에 대해 클록 신호의 체배 종료를 지시한다(S112). 구체적으로, 컨트롤러(150)는 제어 신호(C4)에 의해 체배 회로(220)의 동작을 정지시키거나 체배를 정지시키고, 또한 클록 선택 회로(230)에 클록 발생기(210)에서 발생된 클록 신호(CLK)를 선택시킨다. 이에 의해, 컨트롤러(150)에는 통상의 시스템 클록 신호(CLK)가 공급된다.
다음에, 본 실시예에 의한 컨트롤러의 처리 시퀀스의 일례를 도 10에 나타낸다. 도 10에 도시된 처리 시퀀스는 도 1 및 도 2의 처리 시퀀스에 대응하는 것으로, 컨트롤러(150)는 기간 T1, T3에서 셋업을 실행하고, 기간 T2, 기간 T4에서 메모리 셀에 관한 동작을 실행한다.
컨트롤러(150)는, 메모리 컨트롤러(40)로부터 스트레스 기간 T2에서 실시되어야 할 커맨드를 수취하면 셋업이 필요하다고 판정하고, 기간 T2보다 전의 기간 T1에서 셋업의 처리를 실행한다. 이 때문에, 컨트롤러(150)는 시스템 클록 발생 회로(200)에 제어 신호(C4)를 출력하고, 시스템 클록 발생 회로(200)로부터 체배된 클록 신호(CLKn)를 수취한다. 컨트롤러(150)는, 도 8에 도시된 테이블을 참조하여 기간 T1의 셋업의 종류를 식별하고, 이에 대응하는 체배하는 값을 설정할 수 있다.
컨트롤러(150)에 의해 예를 들어 체배하는 값(n)이 2로 설정되면, 2f의 주파수의 클록 신호(CLKn)가 생성되고, 이것이 컨트롤러(150)에 제공된다. 마찬가지로 n=3, n=4이면, 3f, 4f의 고속화된 클록 신호(CLKn)가 생성된다. 셋업 기간 T1에서 고전압 HV1 내지 HV5의 셋업 커맨드가 순차적으로 실행되는데, 클록 신호(CLKn)는 클록 신호(CLK)보다 고속이기 때문에 셋업 기간 T1을 단축시킬 수 있다. 한편, 셋업 기간 T1이 도 1의 셋업 기간 T1과 같은 시간이 허용된다면, 본 실시예에서는 도 1의 셋업 기간 T1에서 실행되는 커맨드수보다 많은 커맨드수를 실행시킬 수 있다. 또, 셋업 기간 T1에서 생성된 클록 신호(CLKn)는 컨트롤러(150)에만 공급되기 때문에, 메모리 셀에 보유된 데이터나 신호의 인테그리티 등에 악영향을 미치는 것이 회피된다.
셋업 기간 T1이 종료되고, 스트레스 기간 T2에서 컨트롤러(150)에는 통상의 내부 시스템 클록 신호(CLK)가 공급된다. 컨트롤러(150)는, 클록 신호(CLK)에 기초하여 기간 T2의 스트레스 동작에 필요한 커맨드를 실행한다.
다음에, 컨트롤러(150)는 베리파이의 커맨드를 수취하면 베리파이의 셋업이 필요하다고 판정하고, 셋업 기간 T3에서 체배된 클록 신호(CLKn)가 공급되도록 시스템 클록 발생 회로(200)를 제어한다. 셋업이 종료되면, 다시 통상의 내부 시스템 클록 신호(CLK)가 공급되도록 시스템 클록 발생 회로(200)를 제어한다. 도 10의 처리 시퀀스에 있어서, 클록 신호(CLK)를 n=2로 체배한 경우(주파수=2×f, 주기=1/2T), 도 1에서는 합계로 20클록을 필요로 하는 데에 대해, 본 실시예에서는 체배 전의 시스템 클록으로 환산하면 15클록으로 충분하다.
이와 같이 본 실시예에 의하면, 셋업 기간에서 프로세서의 처리에 사용되는 클록 주파수를 통상의 내부 시스템 클록 주파수보다 고속으로 함으로써, 셋업하는 내용을 플렉서블하게 설정하는 것이 가능하게 된다. 동시에 셋업 기간을 종래의 셋업 기간보다 단축시킴으로써, 플래시 메모리의 동작을 고속화시킬 수 있다.
다음에, 본 발명의 제2 실시예에 대해 설명한다. 제1 실시예에서는, 컨트롤러(150)가 메모리 컨트롤러로부터의 커맨드에 따라 셋업 기간 중에 클록 신호를 고속화하는 예를 나타내었지만, 제2 실시예에서는, 컨트롤러(150)는 메모리 컨트롤러로부터의 외부 제어 신호에 따라 셋업 기간 중에 클록 신호를 고속화시킨다.
도 11은, 제2 실시예의 동작을 나타내는 흐름도이다. 메모리 컨트롤러(40)는, 외부 제어 신호로서 셋업 인에이블(SUEN) 신호를 플래시 메모리(100)에 송신한다(S200). 컨트롤러(150)는 외부 제어 단자로부터 셋업 인에이블 신호를 수신하였는지 여부를 판정한다(S202). 셋업 인에이블 신호를 수신하였다고 판정하면, 컨트롤러(150)는 제1 실시예와 마찬가지로 제어 신호(C4)를 통해 시스템 클록 제어 회로(200)에 고속 클록 신호를 생성시키고(S204), 컨트롤러(150)는 생성된 클록 신호(CLKn)에 의해 셋업 동작을 위한 커맨드를 실행한다(S206).
다음에, 컨트롤러(150)는 셋업이 종료되었는지 여부를 판정한다(S208). 이 판정 방법은, 제1 실시예와 마찬가지로 셋업의 동작을 위한 모든 커맨드의 실행이 완료되었을 때, 혹은 셋업의 동작을 위한 모든 커맨드수에 일치하는 클록수가 경과하였을 때에 셋업이 종료되었다고 판정할 수 있다. 또한, 다른 방법으로서, 컨트롤러(150)는 메모리 컨트롤러(40)로부터 셋업을 종료시키기 위한 셋업 디스에이블 신호를 수신하였음에 응답하여 셋업이 종료되었다고 판정하는 것도 가능하다. 이 경우, 메모리 컨트롤러(40)와 플래시 메모리(100)는 공통의 외부 시스템 클록으로 동기하여 동작되고, 메모리 컨트롤러(40)는 외부 시스템 클록 신호와 동기하는 내부 시스템 클록 신호의 클록수 또는 시간에 기초하여 셋업 시간을 감시하도록 해도 된다.
상기 실시예에서는, 도 7에 도시된 시스템 클록 발생 회로(200)가 클록 발생기(210)로부터의 클록 신호(CLK)를 체배 회로(220)에 의해 체배하도록 하였지만, 이는 일례이며, 본 실시예의 시스템 클록 발생 회로(200)는 이러한 구성에 한정되지 않고, 클록 주파수를 임의의 주파수로 가변하는 것이어도 된다. 예를 들어, 시스템 클록 발생 회로(200)는, 기준 클록을 발생하는 수정 발진자로부터의 클록을 원하는 주파수 클록으로 가변시키는 PLL 회로에 의해 구성되도록 해도 된다. 바람직하게는, PLL 회로는 컨트롤러(150)로부터의 제어 신호(C4)에 응답하여 셋업 기간 중에만 기준 클록의 주파수가 고속으로 가변된 클록 신호를 출력하고, 스트레스 기간 중에는 통상의 주파수의 클록을 출력한다. 이 경우, 시스템 클록 발생 회로는 도 7에 도시된 바와 같은 클록 선택 회로(230)는 필요 없다. 나아가 본 실시예의 시스템 클록 발생 회로는, PLL 회로를 이용하지 않고 하나 또는 복수의 분주 회로나 체배 회로를 적절히 조합함으로써 원하는 주파수의 클록 신호를 생성하는 것이어도 된다.
또, 상기 실시예에서는, NAND형 플래시 메모리가 프로세서에 의해 커맨드를 실행하는 예를 나타내었지만, 이에 한정하지 않고, 본 발명에 관한 NAND형 플래시 메모리는 프로세서가 아니라 클록 신호에 동기하여 미리 정해진 처리 시퀀스를 실행하는 스테이트 머신이어도 된다. 스테이트 머신의 경우에는, 미리 정해진 셋업 기간에 대응하는 각 처리를 실행할 때, 체배 클록을 이용하여 처리의 고속화를 도모할 수 있다. 예를 들어, 도 10에 도시된 바와 같은 처리이면, 셋업 기간 T1, T3의 각 처리를 실행하는 데에 체배 클록이 이용되고, 셋업 기간 T1, T3의 종료가 검출되었을 때, 체배 클록이 원래대로 되돌려진다. 예를 들어, 도 7에 도시된 시스템 클록 발생 회로는 스테이트 머신이 처리하는 내용에 기초하여 셋업 기간 T1, T3을 검출하고, 이 동안에 체배 클록을 발생시킨다. 이와 같이 스테이트 머신에 의한 처리이어도, 셋업 기간 중에 고속화된 클록을 사용함으로써 셋업 시간의 단축을 도모할 수 있다.
이상과 같이 본 발명의 바람직한 실시형태에 대해 상술하였지만, 본 발명은 특정 실시형태에 한정되는 것은 아니고, 특허청구범위에 기재된 본 발명의 요지 범위 내에서 여러 가지 변형·변경이 가능하다.
100 플래시 메모리
110 메모리 어레이
120 입출력 버퍼
130 어드레스 레지스터
140 데이터 레지스터
150 컨트롤러
160 워드라인 선택 회로
170 페이지 버퍼/센스 회로
180 열 선택 회로
190 내부 전압 발생 회로
200 시스템 클록 발생 회로
210 클록 발생부
220 체배 회로
230 클록 선택 회로

Claims (15)

  1. NAND형 플래시 메모리로서,
    NAND형 메모리 셀을 가지는 메모리 어레이;
    클록 신호를 발생하는 클록 신호 발생 수단;
    상기 클록 신호 발생 수단에 의해 발생된 클록 신호를 수취하고, 상기 클록 신호에 동기하여 플래시 메모리의 미리 규정된 처리를 실행하는 실행 수단;
    상기 실행 수단이 행하는 셋업 기간 중에 상기 클록 신호 발생 수단에 의해 발생되는 상기 클록 신호의 주파수가 고속화되도록 상기 클록 신호 발생 수단을 제어하는 제어 수단; 및
    외부 단자로부터 공급된 전원 전압에 기초하여 전압을 발생하는 전압 발생 회로를 가지고,
    상기 클록 신호 발생 수단은 클록 신호를 발생하는 클록 발생기와, 상기 클록 발생기에 결합되어 상기 클록 신호를 체배하는 체배 회로와, 상기 클록 발생기 및 상기 체배 회로에 결합되어 상기 클록 신호 또는 체배된 클록 신호 중 어느 하나를 선택하는 클록 선택 회로를 포함하고,
    상기 클록 선택 회로에 의해 선택된 클록 신호는 상기 실행 수단에 공급되고,
    상기 실행 수단은, 셋업 기간 중에 체배된 클록 신호에 기초하여 처리를 실행하며, 상기 셋업 기간 중에 상기 전압 발생 회로에 고전압을 발생시키는 것을 특징으로 하는 플래시 메모리.
  2. 청구항 1에 있어서,
    상기 실행 수단은, 플래시 메모리의 미리 규정된 처리를 실행하기 위한 커맨드를 저장하는 저장 수단을 포함하고, 상기 실행 수단이 셋업을 위한 커맨드를 실행하는 기간에 상기 클록 신호의 주파수가 고속화되는 것을 특징으로 하는 플래시 메모리.
  3. 청구항 1에 있어서,
    상기 실행 수단은, 플래시 메모리의 미리 규정된 처리를 실행하는 스테이트 머신을 포함하고, 상기 실행 수단이 셋업을 위한 처리를 실행하는 기간에 상기 클록 신호의 주파수가 고속화되는 것을 특징으로 하는 플래시 메모리.
  4. 청구항 1 내지 3 중 어느 한 항에 있어서,
    상기 제어 수단은, 외부 단자로부터 수신한 인에이블 신호에 기초하여 셋업의 유무를 판정하는 것을 특징으로 하는 플래시 메모리.
  5. 삭제
  6. 청구항 1에 있어서,
    상기 제어 수단은, 상기 체배 회로에 의해 상기 클록 신호를 체배하는 값을 설정하고, 또한 상기 클록 선택 회로의 선택을 제어하는 제어 신호를 상기 클록 신호 발생 수단에 출력하는 것을 특징으로 하는 플래시 메모리.
  7. 삭제
  8. 청구항 6에 있어서,
    상기 제어 수단은, 복수의 셋업 각각에 대응하는 체배하는 값을 규정한 테이블과, 외부 단자로부터 수신한 커맨드 데이터에 기초하여 셋업을 식별하는 식별 수단을 포함하고, 상기 제어 수단은 식별된 셋업에 대응하는 체배하는 값을 상기 체배 회로에 설정하는 것을 특징으로 하는 플래시 메모리.
  9. 청구항 1에 기재된 플래시 메모리;
    상기 플래시 메모리에 결합된 메모리 컨트롤러;를 포함하고,
    상기 메모리 컨트롤러는, 상기 플래시 메모리에 외부 단자로부터 수신한 커맨드 데이터 또는 인에이블 신호를 송신하는 것을 특징으로 하는 메모리 모듈.
  10. NAND형 플래시 메모리의 컨트롤러가 실행하는 셋업을 위한 프로그램을 기록한 컴퓨터 판독 가능한 기록 매체로서,
    상기 셋업의 유무를 판정하는 단계;
    상기 셋업이 있다고 판정되었을 때, 셋업 기간 중에만 내부 시스템 클록 신호가 고속화되도록 클록 발생 회로를 제어하는 단계;
    상기 고속화된 클록 신호에 의해 셋업을 위한 커맨드를 프로세서에 실행시키는 단계;를 가지고,
    상기 클록 발생 회로는 체배 회로와 클록 선택 회로를 포함하고, 상기 제어하는 단계는 상기 체배 회로가 체배하는 값을 설정하고, 또한 체배된 클록 신호가 상기 프로세서에 제공하도록 상기 클록 선택 회로를 제어하며,
    상기 셋업 기간 중에 상기 셋업을 위한 커맨드를 실행함으로써 상기 플래시 메모리의 동작에 필요한 복수의 고전압이 생성되는 것을 특징으로 하는 프로그램을 기록한 컴퓨터 판독 가능한 기록 매체.
  11. 청구항 10에 있어서,
    상기 셋업의 유무를 판정하는 단계는, 메모리 컨트롤러로부터 수신한 외부 인에이블 신호에 기초하여 행해지는 것을 특징으로 하는 프로그램을 기록한 컴퓨터 판독 가능한 기록 매체.
  12. 삭제
  13. 삭제
  14. NAND형 플래시 메모리에서의 클록 신호를 이용한 동작 방법으로서,
    셋업의 유무를 판정하는 단계;
    상기 셋업이 있다고 판정되었을 때, 셋업 기간 중에만 내부 시스템 클록 신호가 고속화되도록 클록 발생 회로를 제어하는 단계;
    상기 고속화된 클록 신호에 의해 셋업을 위한 커맨드를 프로세서에 실행시키는 단계;를 가지고,
    상기 클록 발생 회로는 체배 회로와 클록 선택 회로를 포함하고, 상기 제어하는 단계는 상기 체배 회로가 체배하는 값을 설정하고, 또한 체배된 클록 신호가 상기 프로세서에 제공하도록 상기 클록 선택 회로를 제어하며,
    상기 셋업 기간 중에 상기 셋업을 위한 커맨드를 실행함으로써 상기 플래시 메모리의 동작에 필요한 복수의 고전압이 생성되는 것을 특징으로 하는 동작 방법.
  15. 삭제
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