JP2013157070A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】誤書き込みの発生を抑制し、消費電力を低減させる。
【解決手段】選択ワード線WLnに隣接するワード線を含む第1非選択ワード線には第1の書き込みパス電圧Vpass2を印加する。更に、第1非選択メモリセルMns1を除いた非選択ワード線である第2非選択ワード線にはプログラム電圧Vpgmよりも小さい第2の書き込みパス電圧Vpass3又はVpass1を印加する。制御回路は、前記書き込み動作において、第1の電圧上昇幅による電圧上昇動作をX回に亘って実行することにより第1の書き込みパス電圧を第1の目標値に向けて上昇させ、且つ第2の電圧上昇幅による電圧上昇動作をY回に亘って実行することにより第2の書き込みパス電圧を第2の目標値に向けて上昇させる。第1の電圧上昇幅は、第2の電圧上昇幅よりも大きく、X回は、Y回よりも少ない。
【選択図】図6
【解決手段】選択ワード線WLnに隣接するワード線を含む第1非選択ワード線には第1の書き込みパス電圧Vpass2を印加する。更に、第1非選択メモリセルMns1を除いた非選択ワード線である第2非選択ワード線にはプログラム電圧Vpgmよりも小さい第2の書き込みパス電圧Vpass3又はVpass1を印加する。制御回路は、前記書き込み動作において、第1の電圧上昇幅による電圧上昇動作をX回に亘って実行することにより第1の書き込みパス電圧を第1の目標値に向けて上昇させ、且つ第2の電圧上昇幅による電圧上昇動作をY回に亘って実行することにより第2の書き込みパス電圧を第2の目標値に向けて上昇させる。第1の電圧上昇幅は、第2の電圧上昇幅よりも大きく、X回は、Y回よりも少ない。
【選択図】図6
Description
本明細書に記載の実施の形態は、不揮発性半導体記憶装置に関する。
近年、NAND型フラッシュメモリの微細化が進む中、データの書き込み動作時の信頼性が問題になっている。NAND型フラッシュメモリは、直列に接続されたメモリセル、その直列に接続されたメモリセルの一端側に接続されたソース線、及びその他端側に接続されたビット線を有する。
このNAND型フラッシュメモリでデータを書き込む際、次の順序でメモリセルへの印加電圧を変化させる。すなわち、非選択メモリセルのゲートに閾値電圧を変化させない程度の書き込みパス電圧Vpass(例えば8V程度)を印加して、非選択メモリセルをオン状態とする。そして、選択メモリセルのゲートにプログラム電圧Vpgm(例えば20Vかそれ以上の電圧)を印加して、選択メモリセルのフローティングゲートに電荷を蓄積させる。これにより、選択メモリセルの閾値電圧は上昇する(選択メモリセルに“0”データが書き込まれる)。以上が書き込みの手順である。
このような書き込み動作において、誤書き込みの発生を抑制することが出来るとともに、消費電力を低減させることができる不揮発性半導体装置を提供することを目的とする。
以下に説明する実施の形態の不揮発性半導体記憶装置は、直列接続された複数のメモリセルからなるメモリストリングを配列してなるメモリセルアレイと、メモリセルの制御ゲートに接続される複数のワード線と、メモリセルへのデータ書き込みを制御する制御回路とを備える。
制御回路は、メモリセルへの書き込み動作を実行する場合、選択メモリセルに接続される選択ワード線にはプログラム電圧を印加する。一方、選択ワード線に隣接するワード線を含む第1非選択ワード線には前述のプログラム電圧よりも小さい第1の書き込みパス電圧を印加する。更に、第1非選択ワード線を除いた非選択ワード線である第2非選択ワード線には前述のプログラム電圧よりも小さい第2の書き込みパス電圧を印加する。
制御回路は、メモリセルへの書き込み動作を実行する場合、選択メモリセルに接続される選択ワード線にはプログラム電圧を印加する。一方、選択ワード線に隣接するワード線を含む第1非選択ワード線には前述のプログラム電圧よりも小さい第1の書き込みパス電圧を印加する。更に、第1非選択ワード線を除いた非選択ワード線である第2非選択ワード線には前述のプログラム電圧よりも小さい第2の書き込みパス電圧を印加する。
制御回路は、前記書き込み動作において、第1の電圧上昇幅による電圧上昇動作をX回に亘って実行することにより前記第1の書き込みパス電圧を第1の目標値に向けて上昇させ、且つ第2の電圧上昇幅による電圧上昇動作をY回に亘って実行することにより前記第2の書き込みパス電圧を第2の目標値に向けて上昇させるように構成される。第1の電圧上昇幅は、第2の電圧上昇幅よりも大きく、X回は、Y回よりも少ない。
以下、添付した図面を参照して、本発明の実施の形態を説明する。
[第1の実施の形態]
まず、図1及び図2を参照して、第1の実施の形態に係る不揮発性半導体記憶装置の構成を説明する。図1は、第1の実施の形態に係る不揮発性半導体記憶装置(NAND型フラッシュメモリ)の構成を示すブロック図である。図2は、後述するメモリセルアレイ11を示す回路図である。
まず、図1及び図2を参照して、第1の実施の形態に係る不揮発性半導体記憶装置の構成を説明する。図1は、第1の実施の形態に係る不揮発性半導体記憶装置(NAND型フラッシュメモリ)の構成を示すブロック図である。図2は、後述するメモリセルアレイ11を示す回路図である。
第1の実施の形態に係る不揮発性半導体記憶装置は、図1に示すように、メモリセルアレイ11、センスアンプ12、ロウデコーダ13、データ線14、I/Oバッファ15、制御信号発生回路16、アドレスレジスタ17、カラムデコーダ18、内部電圧発生回路19、及び基準電圧発生回路20を有する。
メモリセルアレイ11は、図2に示すように、NANDセルユニットNUをマトリクス配列して構成されている。各NANDセルユニットNUは、例えば64個の直列接続された電気的書き換え可能な不揮発性メモリセルM0〜M63と、その両端に接続されるダミーメモリセルDMS、DMDとからなるメモリストリングMSを含む。ダミーメモリセルDMS、DMDは、メモリセルM0〜63と同様の構成を有しているが、データ記憶には用いられない。換言すれば、本実施の形態では、メモリストリングMSの端部のメモリセルがダミーメモリセルDMS、DMDとされ、データ記憶用としては用いられない構成が採用されている。
また、メモリストリングMSの両端には、共通ソース線SRC及びビット線BLを接続するための選択トランジスタS1、S2が接続されている。これらメモリセルM0〜63、ダミーメモリセルDMS、DMD、及び選択トランジスタS1、S2により、1つのNANDセルユニットNUが形成される。
NANDセルユニットNU内のメモリセルM0〜M63の制御ゲートは、図2に示すように、異なるワード線WL0〜WL63に接続されている。ダミーセルメモリDMS、DMDの制御ゲートは、ダミーワード線WLDS、WLDDに接続されている。また選択トランジスタS1、S2のゲートは、それぞれ選択ゲート線SGS、SGDに接続されている。
1つのワード線WLを共有するNANDセルユニットNUの集合は、データ消去の単位となるブロックBLKを構成する。ビット線方向に複数のブロックBLKが配置される。各ビット線BLは、センスアンプ12に接続される。1つのワード線WLに共通に接続されたメモリセルが1ページ、または複数ページを構成する。
再び、図1を参照して、メモリセルアレイ11以外の不揮発性半導体記憶装置の構成について説明する。センスアンプ12は、図1に示すように、ビット線BLに接続されてページ単位のデータ読み出しを行うと共に、1ページの書き込みデータを保持するデータラッチを兼ねる。即ち、読み出し及び書き込みはページ単位で行われる。センスアンプ12には、入出力データを一時保持するデータキャッシュ及びカラム選択を行うカラム選択ゲート回路が付属する。
ロウデコーダ13は、図1に示すように、ロウアドレスに従ってワード線WL及び選択ゲート線SGD、SGSを選択駆動する。このロウデコーダ13は、ワード線ドライバ及び選択ゲート線ドライバを含む。また、センスアンプ12内のカラム選択ゲート回路を制御するカラムデコーダ18が、センスアンプ12に付随して設けられている。ロウデコーダ13、カラムデコーダ18及びセンスアンプ12は、メモリセルアレイ11のデータ読み出しと書き込みを行うための読み出し/書き込み回路を構成している。
外部入出力ポートI/Oとセンスアンプ12との間では、入出力バッファ15及びデータ線14によりデータ転送が行われる。即ち、センスアンプ12に読み出されたページデータは、データ線14に出力され、入出力バッファ15を介して入出力ポートI/Oに出力される。また入出力ポートI/Oから供給される書き込みデータは、入出力バッファ15を介し、センスアンプ12にロードされる。
入出力ポートI/Oから供給されるアドレスデータAddは、アドレスレジスタ17を介してロウデコーダ13及びカラムデコーダ18に供給される。入出力ポートI/Oから供給されるコマンドデータComはデコードされて制御信号発生回路16にセットされる。
チップイネーブル信号/CE、アドレスラッチイネーブル信号ALE、コマンドラッチイネーブル信号CLE、書き込みイネーブル信号/WE、読み出しイネーブル信号/REの各外部制御信号は、制御信号発生回路16に供給される。制御信号発生回路16は、コマンドCom及び外部制御信号に基づいて、メモリ動作全般の動作制御を行う他、内部電圧発生回路19を制御して、データ読み出し、書き込み及び消去に必要な各種内部電圧を発生させる。また、制御信号発生回路16は、基準電圧生成回路20から基準電圧を印加される。制御信号発生回路16は、ソース線SL側の選択メモリセルMから書き込みを行ない且つ読み出し動作を制御する。
次に、図3〜図4を参照して、メモリセルM、ダミーセルDMS、DMD及び選択トランジスタS1、S2の断面構造を説明する。
メモリセルM及びダミーセルDMS、DMDは、図3に示すように、基板31上にMOSFETのソース、ドレインとして機能するn型拡散層32を有する。また、メモリセルM及びダミーセルDMS、DMDは、基板31の上に、ゲート絶縁膜33を介して浮遊ゲート(FG)34、及びこの浮遊ゲート34の上に絶縁膜35を介して制御ゲート(CG)36を有する。
選択トランジスタS1、S2は、図4に示すように、基板31と、この基板31に形成されたソース、ドレインとしてのn型拡散層37を有する。また、選択トランジスタS1、S2は、基板31の上に、ゲート絶縁膜38を介して制御ゲート39を有する。
図5は、メモリセルアレイ11内の1つのNANDセルユニットNUの断面を示している。1つのNANDセルユニットNUは、図3に示す構成の64個のメモリセルM0〜M63及びダミーセルDMS、DMDが直列接続されて構成されている。ダミーセルDMS、DMDの他端には、図4に示す構成の選択トランジスタS1、S2が設けられている。
次に、第1の実施の形態の不揮発性半導体記憶装置における書き込み動作を、図6を参照して説明する。図6は、第1の実施の形態の書き込み動作時において1つのNANDセルユニットNUに印加される電圧を示している。
以下の説明では、1つのNANDセルユニットNU中のメモリセルを「選択メモリセルMs」、「第1非選択メモリセルMns1」、又は「第2非選択メモリセルMns2」に分類して説明する。「選択メモリセルMs」とは、書き込み対象とされるメモリセルを意味する。図6では、メモリセルMnが選択メモリセルMsとされている。
また、「第1非選択メモリセルMns1」は、少なくとも選択メモリセルMsに隣接するメモリセルを含む。場合により、選択メモリセルMsに隣接するメモリセルに加え、これに近接する1又は複数の非選択メモリセルが「第1非選択メモリセルMns1」とされることもある。図6では、選択メモリセルMnに隣接するメモリセルMn−1及びMn+1のみが第1非選択メモリセルMns1とされている。メモリセルMn−1及びMn+1に加え、例えばこれらに隣接するメモリセルMn+2、Mn−2が第1非選択メモリセルMns1とされても良い。
また、「第2非選択メモリセルMns2」とは、NANDメモリユニットNU中のメモリセルのうち、選択メモリセルMs及び第1非選択メモリセルMns1を除いた非選択メモリセルを意味する。図6では、メモリセルM0〜Mn−2、Mn+2〜M63及びダミーセルDMD,DMSが第2非選択メモリセルMns2とされている。
次に、上記のように定義されたメモリセルに印加される電圧を図6を参照して説明する。
選択メモリセルMs(図6ではメモリセルMn)のワード線(選択ワード線WLn)に印加される電圧は、プログラム電圧Vpgmに設定される。プログラム電圧Vpgmは、例えば20V以上の電圧である。口述するように、プログラム電圧Vpgmは、書き込み動作の進展に応じて徐々に所定のステップアップ幅ずつその電圧値が上昇する。
選択メモリセルMs(図6ではメモリセルMn)のワード線(選択ワード線WLn)に印加される電圧は、プログラム電圧Vpgmに設定される。プログラム電圧Vpgmは、例えば20V以上の電圧である。口述するように、プログラム電圧Vpgmは、書き込み動作の進展に応じて徐々に所定のステップアップ幅ずつその電圧値が上昇する。
一方、第1非選択メモリセルMns1には、書き込みパス電圧Vpass2が印加される。書き込みパス電圧Vpass2は、非選択メモリセルを導通させ、且つ書き込みを生じさせない程度の電圧であり、例えば8〜8.5V程度の電圧である。
また、第2非選択メモリセルMns2には、その位置に応じて書き込みパス電圧Vpass3又はVpass1が印加される。書き込みパス電圧Vpass3及び書き込みパス電圧Vpass1は、書き込みパス電圧Vpass2と同様に、非選択メモリセルを導通させ、且つ書き込みを生じさせない程度の電圧である。ただし、書き込みパス電圧Vpass3は、書き込みパス電圧Vpass2よりも大きな電圧であり、例えば9〜10V程度の電圧である。書き込みパス電圧Vpass1は、書き込みパス電圧Vpass2よりも小さい電圧であり、例えば7.0〜7.5V程度の電圧である。書き込みパス電圧Vpass3がVpass2に比べ大きくされているのは、容量カップリングにより第1非選択メモリセルMns1の導通を補助するためである。書き込みパス電圧Vpass3は、第1非選択メモリセルMns1に近接する1又は複数の第2非選択メモリセルMns2に印加される。書き込みパス電圧Vpass1は、それ以外の第2非選択メモリセルMns2に印加される。図6では、一例としてメモリセルMn−2及びMn+2にのみ書き込みパス電圧Vpass3が印加されているが、これに限定する趣旨ではない。例えば、メモリセルMn−2にのみ書込みパス電圧Vpass3が印加されるなど、電圧の与え方は選択メモリセルMsに関し非対称であってもかまわない。
選択ゲート線SGDには電源電圧Vddが印加される一方、選択ゲート線SGSには接地電位Vssが印加される。ビット線BLには、選択メモリセルMsに書き込むデータが”1”か”0”かによって電源電圧Vdd又は接地電位Vssが与えられる。
次に、プログラム電圧Vpgm、書き込みパス電圧Vpass1〜Vpass3の印加方法について図7及び図8を参照して説明する。図7は、複数回(図7では4回)の書き込み動作がされる場合の波形図を示している。また、図8は、1回の書き込み動作における各電圧の波形図を示している。
プログラム電圧Vpgmは、図7に示すように、パルス状の電圧として印加される。1回のパルス状のプログラム電圧Vpgmの印加の後、図示は省略するが、周知のベリファイ読出し動作(選択メモリセルにおいて所望のデータの書き込みが完了しているか否かを検証するための読み出し動作)が行われる。ベリファイ読出し動作により書き込みが完了していないことが検知された場合には、プログラム電圧Vpgmを初期値Vpgm0からステップアップ幅ΔVpgmだけ増加させて(ステップアップ動作)、再び書き込み動作を行う(すなわち、最大値Vpgm0+ΔVpgmのパルス状のプログラム電圧Vpgmを印加する)。このような書き込みベリファイ動作、ステップアップ動作、及び書き込み動作が、書き込み動作が完了するまで繰り返される。
1回のプログラム電圧Vpgmの印加毎に(1回の書き込み動作毎に)、書き込みパス電圧Vpass1〜Vpass3が第1非選択メモリセルMns1及び第2非選択メモリセルMns2に印加される。第2非選択メモリセルMns2の制御ゲートに印加される書き込みパス電圧Vpass1及びVpass3は、図7に示すように、一気に目標値Vpass1x及びVpass3xに到達させるのではなく、一旦中間値Vpass1m及びVpass3mまで上昇させた後、複数回(図7及び図8では3回)に亘って電圧を階段状に目標値Vpass1x及びVpass3xまで上昇させる。1回の電圧上昇動作における電圧上昇幅は、それぞれVstp1、Vstp3である。
このように、書き込みパス電圧Vpass1及びVpass3を複数回の電圧上昇動作により階段状に目標値まで上昇させる理由は、次の通りである。書き込みパス電圧Vpass1及びVpass3の電圧を上昇させると、図8の下のグラフにおいて点線で示すように、書き込み禁止のNANDセルユニットNUにおいてチャネル電位Vcn1が容量カップリングにより上昇するが、このチャネル電位Vcn1は、ジャンクションリークその他により徐々に下降する。下降の程度が大きいと、書き込み禁止のNANDセルユニットNUにおいて誤書き込みが生じる虞がある。
上述のように、書き込みパス電圧Vpass1及びVpass3を複数回の電圧上昇動作により階段状に目標値まで上昇させることにより、このようなチャネル電位Vcn1の低下を抑制することができる。すなわち、複数回の電圧上昇動作の各々において、チャネルの容量カップリングを生じさせ、これによりチャネル電位Vcn1を上昇させることができる。
一方、第1非選択メモリセルMns1の制御ゲートに印加される書き込みパス電圧Vpass2の電圧印加方法は、上記とは異なっている。すなわち、書き込みパス電圧Vpass2は、図7に示すように、一旦中間値Vpass2mまで上昇させる。その後、再度の電圧上昇動作により階段状に目標値Vpass2xまで上昇させる。図7及び図8の例では、中間値Vpass2mへ上昇させた後、更に1回の電圧上昇動作により電圧Vpass2を目標値Vpass2xへ上昇させている。1回の電圧上昇動作における電圧上昇幅はVstp2である。このように、書き込みパス電圧Vpass2の電圧上昇幅Vstp2は、電圧上昇幅Vstp1及びVstp3よりも大きい。好適には、電圧上昇幅Vstp2は、電圧上昇幅Vstp1及びVstp3の2倍以上である。また、書き込みパス電圧Vpass2の電圧上昇動作の回数は、書き込みパス電圧Vpass1又は3の電圧上昇動作の回数よりも少ない(図8では、前者が1回で、後者が3回)。
このように、書き込みパス電圧Vpass2の電圧上昇回数が、書き込みパス電圧Vpass1及びVpass3の電圧上昇回数よりも少なく設定され、代りに書き込みパス電圧Vpass2の電圧上昇幅Vstp2が、書き込みパス電圧Vpass1及びVpass3の電圧上昇幅Vstp1及びVstp3よりも大きくされているのは、次の理由からである。
書き込みパス電圧Vpass2は、少なくとも選択メモリセルMsに隣接する第1非選択メモリセルMns1に印加される。このため、書き込みパス電圧Vpass2の印加は、選択メモリセルMsとの容量カップリングを生じさせやすい。
書き込みパス電圧Vpass2は、少なくとも選択メモリセルMsに隣接する第1非選択メモリセルMns1に印加される。このため、書き込みパス電圧Vpass2の印加は、選択メモリセルMsとの容量カップリングを生じさせやすい。
書き込みパス電圧Vpass2を所定のタイミング(例えば図8の時刻t1)で電圧上昇させれば、そのときに選択ワード線WLsにおいて容量カップリングを生じさせ、実効的にプログラム電圧Vpgmの電圧値を上昇させることができる。このときの電圧上昇幅Vstp2を大きく設定することで、プログラム電圧Vpgmの電圧上昇幅も大きくすることができる。これにより、プログラム電圧Vpgmの昇圧回路にて発生させる電圧を上昇させなくてもよいので、消費電力を低減することができる。
なお、書込みパス電圧Vpass2を上昇させる時刻t1(図8参照)は、書き込みパス電圧Vpass1やVpass3の電圧上昇のタイミングと同じであってもよいし、異なっていてもよい。一例として、書き込みパス電圧Vpass2を電圧上昇させる時刻t1は、書き込みパス電圧Vpass1及びVpass3の電圧上昇動作が行われる期間の後半であるのが好ましい。典型的には、時刻t1は、プログラム電圧Vpgmが0Vから中間値Vpgmmへ向けて上昇を開始する時刻t0と書き込みパス電圧Vpass1又はVpass3が階段状に電圧上昇する最後の時刻t4との中間の時刻よりも遅い時刻であるのが好ましい(すなわち、t1の値は、(t4−t0)/2より大なる値であることが好ましい)。
なお、書込みパス電圧Vpass2を上昇させる時刻t1(図8参照)は、書き込みパス電圧Vpass1やVpass3の電圧上昇のタイミングと同じであってもよいし、異なっていてもよい。一例として、書き込みパス電圧Vpass2を電圧上昇させる時刻t1は、書き込みパス電圧Vpass1及びVpass3の電圧上昇動作が行われる期間の後半であるのが好ましい。典型的には、時刻t1は、プログラム電圧Vpgmが0Vから中間値Vpgmmへ向けて上昇を開始する時刻t0と書き込みパス電圧Vpass1又はVpass3が階段状に電圧上昇する最後の時刻t4との中間の時刻よりも遅い時刻であるのが好ましい(すなわち、t1の値は、(t4−t0)/2より大なる値であることが好ましい)。
図9を参照して、図7、図8に示すようなプログラム電圧Vpgm及び書き込みパス電圧Vpass1〜3を発生させるための回路構成を説明する。図9は、プログラム電圧Vpgm及び書き込みパス電圧Vpass1〜3を発生させるための構成を抜粋したものである。本実施の形態の装置は、図9に図示されたもの以外にも、例えば読出し動作時に選択メモリセル及び非選択メモリセルに印加される電圧を発生させる構成も有しているが、これらの図示は省略する。
本実施の形態の不揮発性半導体記憶装置は、図1に示す内部電圧発生回路19の一部として、プログラム電圧発生回路19A、書き込みパス電圧発生回路19B〜19Dを備えている。プログラム電圧発生回路19Aは、プログラム電圧Vpgmを発生させるための回路である。また、書き込みパス電圧発生回路19B〜19Dは、それぞれ書き込みパス電圧Vpass1〜3を発生させるための回路である。プログラム電圧発生回路19A、及び書き込みパス電圧発生回路19B〜19Dは、一例として、周知のD/Aコンバータ、チャージポンプ回路、及びチャージポンプ回路の発生電圧の最大値を設定するリミッタを備えたものとすることができる(図示略)。
プログラム電圧発生回路19A、及び書き込みパス電圧発生回路19B〜19Dは、それぞれ制御信号発生回路16から、活性化信号Act0〜Act3、及び電圧上昇指示信号Bnr0〜3を供給される。活性化信号Act0〜3は、”H”とされた場合にそれぞれの電圧発生回路19A〜19D内のチャージポンプ回路の動作を開始させるための活性化信号として機能する。
また、電圧上昇指示信号Bnr0〜3は、”H”とされることにより、電圧発生回路19A〜19D内のリミッタ回路(図示せず)に設定されている上限値を切り上げることを指示する信号である。すなわち、活性化信号Act0〜3が”H”に切り替わった直後に電圧上昇指示信号Bnr0〜3が”H”になると、リミッタ回路の上限値が接地電位Vssから中間値Vpgmm、Vpass1m、Vpass2m、Vpass3mに切り替わる。その後は、新たに電圧上昇指示信号Bnr0〜3が”H”に立ち上がるたびに、リミッタ回路の上限値が、上述の電圧上昇幅の分だけ切り上がる。これにより、図7、図8に示すような波形を得ることができる。
続いて、第1の実施の形態の効果を説明する。この第1の実施の形態によれば、書き込みパス電圧Vpass1、Vpass3が複数回の電圧上昇動作により階段状に電圧上昇されることにより、チャネル電位の低下を抑制し、誤書き込みの発生を防止することができる。また、書き込みパス電圧Vpass2が同様に複数回(中間値への上昇も含む)の電圧上昇動作により階段状に電圧上昇されることにより、プログラム電圧Vpgmの容量カップリングによる電圧上昇を促すことができ、これにより消費電力の低減を図ることができる。
[第2の実施の形態]
次に、第2の実施の形態に係る不揮発性半導体記憶装置を、図10を参照して説明する。装置の構成は第1の実施の形態と同様である。ただし、この第2の実施の形態では、書き込み動作時の動作が第1の実施の形態と異なる。
次に、第2の実施の形態に係る不揮発性半導体記憶装置を、図10を参照して説明する。装置の構成は第1の実施の形態と同様である。ただし、この第2の実施の形態では、書き込み動作時の動作が第1の実施の形態と異なる。
この実施の形態では、書き込みパス電圧Vpass1〜3の電圧上昇動作の回数、並びに電圧上昇幅Vstp1〜3が、第1の実施の形態と異なっている。書き込みパス電圧Vpass1及びVpass3では、中間値Vpass1m、Vpass3mへの上昇後の電圧上昇動作(電圧上昇幅Vstp1、Vstp3)の回数が8回に設定されている。一方、書込みパス電圧Vpass2では、中間値Vpass2mへの上昇後の電圧上昇動作(電圧上昇幅Vstp2)の回数が2回に設定されている。この場合にも、第1の実施の形態と同等の効果を奏することが可能である。なお、書き込みパス電圧Vpass2が最後に電圧上昇動作を行う時刻t3は、プログラム電圧Vpgmが0Vから中間値Vpgmmへ向けて上昇を開始する時刻t0と書き込みパス電圧Vpass1又はVpass3が階段状に電圧上昇する最後の時刻t4との中間の時刻よりも遅い時刻であるのが好ましい。
[第3の実施の形態]
次に、第3の実施の形態に係る不揮発性半導体記憶装置を、図11を参照して説明する。装置の構成は第1の実施の形態と同様である。ただし、この実施の形態では、書き込み動作時の動作が第1の実施の形態と異なる。
この実施の形態では、プログラム電圧Vpgmだけでなく、書き込みパス電圧Vpass1〜3についてもステップアップ動作を実行する構成を採用している点において、第1の実施の形態と異なる。この構成によっても、第1の実施の形態と同等の効果を奏することが可能である。
次に、第3の実施の形態に係る不揮発性半導体記憶装置を、図11を参照して説明する。装置の構成は第1の実施の形態と同様である。ただし、この実施の形態では、書き込み動作時の動作が第1の実施の形態と異なる。
この実施の形態では、プログラム電圧Vpgmだけでなく、書き込みパス電圧Vpass1〜3についてもステップアップ動作を実行する構成を採用している点において、第1の実施の形態と異なる。この構成によっても、第1の実施の形態と同等の効果を奏することが可能である。
[第4の実施の形態]
次に、第4の実施の形態に係る不揮発性半導体記憶装置を、図12を参照して説明する。装置の構成は第1の実施の形態と同様である。ただし、この実施の形態では、書き込み動作時の動作が第1の実施の形態と異なる。
次に、第4の実施の形態に係る不揮発性半導体記憶装置を、図12を参照して説明する。装置の構成は第1の実施の形態と同様である。ただし、この実施の形態では、書き込み動作時の動作が第1の実施の形態と異なる。
この実施の形態では、書き込みパス電圧Vpass2の電圧上昇動作が第1の実施の形態と異なっている。すなわち、図12に示すように、書き込み動作の実行回数が所定回数以下(図12では2回)の場合には、書き込みパス電圧Vpass2の電圧上昇動作の回数、及び電圧上昇幅Vpass2’を、書き込みパス電圧Vpass1及びVpass3のそれと略同一とする。一方、書込み動作の実行回数が所定回数を超えた場合には、第1の実施の形態と同様とする。換言すれば、この実施の形態では、書き込みパス電圧Vpass2の電圧上昇幅を、書き込み動作の実行回数が所定回数以下か否かにより変化させる。
上記のように書き込みパス電圧Vpass2の電圧上昇幅を書き込み動作の実行回数(繰り返し回数)の増加に従って(又はプログラム電圧が増加するに従って)変化させることにより、以下のような効果を得ることができる。
書き込み動作の実行回数が少ない場合には、プログラム電圧Vpgmの目標値も小さい値に設定される。このため、プログラム電圧Vpgmの電圧を容量カップリングにより上昇させる要請はあまり大きくない
一方、書込み動作の実行回数が所定回数を超え、プログラム電圧Vpgmの値がVpgm+n・ΔVpgmまで上昇した場合、プログラム電圧Vpgmの電圧を容量カップリングにより上昇させる必要性が強くなる。このため、本実施の形態では、書き込み動作の実行回数が所定回数を超えた場合に限り、前述の実施の形態と同様の動作を実行する。書き込み動作の実行回数が所定回数以下の場合には、書き込みパス電圧Vpass2もチャネル電位の低下の抑制に寄与させることができるので、誤書き込みの発生の虞が一層小さくなる。
書き込み動作の実行回数が少ない場合には、プログラム電圧Vpgmの目標値も小さい値に設定される。このため、プログラム電圧Vpgmの電圧を容量カップリングにより上昇させる要請はあまり大きくない
一方、書込み動作の実行回数が所定回数を超え、プログラム電圧Vpgmの値がVpgm+n・ΔVpgmまで上昇した場合、プログラム電圧Vpgmの電圧を容量カップリングにより上昇させる必要性が強くなる。このため、本実施の形態では、書き込み動作の実行回数が所定回数を超えた場合に限り、前述の実施の形態と同様の動作を実行する。書き込み動作の実行回数が所定回数以下の場合には、書き込みパス電圧Vpass2もチャネル電位の低下の抑制に寄与させることができるので、誤書き込みの発生の虞が一層小さくなる。
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
例えば、上述の実施の形態では、メモリアレイ11は2次元構造を持つものとして説明したが、これに限らず3次元構造を持つものであってもよい。例えば、3次元構造を持つメモリアレイ11は、図13に示すように、半導体層SC、及び導電層CLを有する。半導体層SCは、半導体基板Baに対して垂直方向(Z方向)に延び且つメモリセルMCのボディとして機能する。導電層CLは、電荷蓄積層を介して半導体層SCの側面を取り囲む。導電層CLは、メモリセルMCのゲート及びワード線WLとして機能する。
例えば、上述の実施の形態では、メモリアレイ11は2次元構造を持つものとして説明したが、これに限らず3次元構造を持つものであってもよい。例えば、3次元構造を持つメモリアレイ11は、図13に示すように、半導体層SC、及び導電層CLを有する。半導体層SCは、半導体基板Baに対して垂直方向(Z方向)に延び且つメモリセルMCのボディとして機能する。導電層CLは、電荷蓄積層を介して半導体層SCの側面を取り囲む。導電層CLは、メモリセルMCのゲート及びワード線WLとして機能する。
11…メモリセルアレイ、 12…センスアンプ、 13…ロウデコーダ、 14…データ線、 15…I/Oバッファ、 16…制御信号発生回路、 17…アドレスレジスタ、 18…カラムデコーダ、 19…内部電圧発生回路、 20…基準電圧生成回路、 NU…NANDセルユニット、 BLK…ブロック、 M0−Mm…メモリセル、 DMS,DMD・・・ダミーメモリセル、 S1、S2…選択トランジスタ、 BL…ビット線、 WL0−WL63…ワード線、 SRC…共通ソース線、 SGD、SGS…選択ゲート線。
Claims (5)
- 直列接続された複数のメモリセルからなるメモリストリングを配列してなるメモリセルアレイと、
前記メモリセルの制御ゲートに接続される複数のワード線と、
前記メモリセルへのデータ書き込みを制御する制御回路と
を備え、
前記制御回路は、前記メモリセルへの書き込み動作を実行する場合、 選択メモリセルに接続される選択ワード線にはプログラム電圧を印加し、
前記選択ワード線に隣接するワード線を含む第1非選択ワード線には前記プログラム電圧よりも小さい第1の書き込みパス電圧を印加し、
前記第1非選択ワード線を除いた非選択ワード線である第2非選択ワード線には前記プログラム電圧よりも小さい第2の書き込みパス電圧を印加し、
前記制御回路は、前記書き込み動作において、
第1の電圧上昇幅による電圧上昇動作をX回に亘って実行することにより前記第1の書き込みパス電圧を第1の目標値に向けて上昇させ、且つ
第2の電圧上昇幅による電圧上昇動作をY回に亘って実行することにより前記第2の書き込みパス電圧を第2の目標値に向けて上昇させるように構成され、
前記第1の電圧上昇幅は、前記第2の電圧上昇幅よりも大きく、
前記X回は、前記Y回よりも少ない
ことを特徴とする不揮発性半導体記憶装置。 - 前記第1の電圧上昇幅は、前記第2の電圧上昇幅の2倍以上である
請求項1記載の不揮発性半導体記憶装置。 - 前記第1の書き込みパス電圧の前記第1の電圧上昇幅による電圧上昇動作が行われる時刻は、前記第2の書き込みパス電圧の電圧上昇動作が行われる期間の後半である
ことを特徴とする請求項2記載の不揮発性半導体記憶装置。 - 前記制御回路は、
前記書き込み動作の繰り返し回数の増加に従って、前記第1の電圧上昇幅を大きくする
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記第2非選択メモリセルは、
前記第1非選択メモリセルに近接する1又は複数の第3非選択メモリセルと、
前記第3非選択メモリセルを除く第4非選択メモリセルとを含み、
前記第3非選択メモリセルに印加される前記第2の書き込みパス電圧は、書き込み動作時において第1の電圧値まで上昇し、
前記第4非選択メモリセルに印加される前記第2の書き込みパス電圧は、書き込み動作時において前記第1の電圧値よりも小さい第2の電圧値まで上昇する
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。
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