JP5238741B2 - 不揮発性半導体記憶装置 - Google Patents

Description

本発明は、側壁加工プロセスを用いた不揮発性半導体記憶装置に関する。

ＥＥＰＲＯＭの１つとして、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリは、直列接続された複数のメモリセルを有する、単位面積の小さいＮＡＮＤセルユニットにより、メモリセルアレイを構成する。したがって、ＮＡＮＤ型フラッシュメモリは、ＮＯＲ型フラッシュメモリと比べて、大きな記憶容量を実現することが可能である。

近年、ＮＡＮＤ型フラッシュメモリにおいて、さらなる記憶容量の増大を実現するために、メモリセルの微細化が求められている。このようなメモリセルの微細化のための製造方法として、側壁加工プロセスが提案されている。

側壁加工プロセスは、被加工膜上にリソグラフィなどによりパターニングされた芯材となる第１膜を形成し、第１膜の側壁に第２膜を形成し、第１膜を除去し、その後、残存した第２膜をマスクとして被加工膜をエッチングすることによりゲート電極を形成するプロセスである。この側壁加工プロセスにより、リソグラフィの解像度の限界を超えたゲート電極パターンを形成することができる。

しかしながら、側壁加工プロセスを行うと、隣接した２つのメモリセルにおいて、ゲート電極に寸法差が生じてしまう。この寸法差により、各ワード線に電圧が印加される所定の動作（書き込み、読み出し、消去動作）において、不良が生じる。

例えば、プログラム動作時において、通常、非書き込み対象セルの全てのワード線に同一の書き込みパス電圧ＶＰＡＳＳが印加される。しかし、ゲート電極に生じた寸法差のため、ワード線に印加されるＶＰＡＳＳの最適な値が、隣接メモリセル間で異なる。このため、最適な値のＶＰＡＳＳが印加されていないワード線側に、ＦＢＣ（Failure bit count）が大幅に増大してしまう問題が生じる。

なお、特許文献１では、各メモリセルのプログラムが完了しているか否かによって、ワード線に印加されるＶＰＡＳＳの値を変える技術が開示されている。

特開２００９−５２０３１４号公報

本発明は、動作の信頼性を向上することが可能な不揮発性半導体記憶装置を提供する。

本発明の第１の視点による不揮発性半導体記憶装置は、第１ワード線に接続された第１メモリセルと、前記第１ワード線に隣接する第２ワード線に接続され、前記第１メモリセルと幅が異なる第２メモリセルと、前記第１ワード線に第１電圧を印加し、前記第２ワード線に前記第１メモリセルの幅と前記第２メモリセルの幅との差に基づき補正された前記第１電圧と異なる第２電圧を印加する制御回路と、を具備し、前記第１電圧および前記第２電圧は、書き込み動作時に、前記第１メモリセルおよび前記第２メモリセルが非書き込み対象セルである場合に印加される書き込みパス電圧であり、前記第２電圧は、前記書き込み動作時に、前記第２メモリセルが書き込み対象セルである場合に前記第２ワード線に印加される書き込み電圧に基づいて、補正された電圧である。

本発明によれば、動作の信頼性を向上することが可能な不揮発性半導体記憶装置を提供できる。

本実施形態に係る不揮発性半導体記憶装置のブロック図。 図１におけるメモリセルアレイの一例を示す回路図。 図１におけるメモリセルアレイの他の例を示す回路図。 本実施形態に係るメモリセルアレイのカラム方向に沿った断面図。 図５（ａ）は、本実施形態に係るメモリセルの第１の書き込み方法の一例を示す図、図５（ｂ）は、本実施形態に係るメモリセルの第１の書き込み方法の他の例を示す図。 本実施形態に係るメモリセルの第１の書き込み方法の変形例を示す図。 本実施形態に係るメモリセルの第２の書き込み方法におけるフローチャート。 図８（ａ）は、本実施形態に係るメモリセルの第２の書き込み方法における第１ページ書き込みの一例を示す図。図８（ｂ）は、本実施形態に係るメモリセルの第２の書き込み方法における第１ページ書き込みの他の例を示す図。 図９（ａ）は、本実施形態に係るメモリセルの第２の書き込み方法における第２ページ書き込みの一例を示す図。図９（ｂ）は、本実施形態に係るメモリセルの第２の書き込み方法における第２ページ書き込みの他の例を示す図。 本実施形態に係るメモリセルの読み出し方法の一例を示す図。 図１１（ａ）は、本実施形態に係るメモリセルの消去方法の一例を示す図、図１１（ｂ）は、本実施形態に係るメモリセルの消去方法の他の例を示す図。

本発明の実施の形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。

［全体構成例］
まず、本実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。

図１は、本実施形態に係る不揮発性半導体記憶装置のブロック図を示している。図１に示すように、不揮発性半導体記憶装置は、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、データ入出力端子５、ワード線制御回路６、制御信号及び制御電圧発生回路７、および制御信号入力端子８を備えている。

メモリセルアレイ１は、複数のビット線と複数のワード線と共通ソース線を含み、マトリクス状に配置された複数のメモリセルを備えている。メモリセルは、例えばＥＥＰＲＯＭセルからなり、カラム方向に配置された複数のメモリセルによりＮＡＮＤユニットが構成される。このメモリセルアレイ１には、ビット線を制御するためのビット線制御回路２およびワード線制御回路６が接続されている。

ビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルのデータを読み出したり、ビット線を介してメモリセルアレイ１中のメモリセルの状態を検出したり、ビット線を介してメモリセルアレイ１中のメモリセルに書き込み制御電圧を印加してメモリセルにデータを書き込んだりする。ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２内のデータ記憶回路は、カラムデコーダ３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。データ入出力端子５は、メモリチップ外部の図示せぬホストに接続される。このホストは、例えばマイクロコンピュータにより構成され、データ入出力端子５から出力されたデータを受ける。さらに、ホストは、ＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、およびデータＤＴを出力する。ホストからデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択されたデータ記憶回路に供給され、コマンドおよびアドレスは制御信号及び制御電圧発生回路７に供給される。

ワード線制御回路６は、メモリセルアレイ１に接続されている。このワード線制御回路６は、メモリセルアレイ１中のワード線を選択し、選択されたワード線に読み出し、書き込み、または消去に必要な電圧を印加する。

制御信号及び制御電圧発生回路７は、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、およびワード線制御回路６に接続され、これらを制御する。制御信号及び制御電圧発生回路７は、制御信号入力端子８に接続され、ホストから制御信号入力端子８を介して入力される制御信号ＡＬＥ（アドレス・ラッチ・イネーブル）、ＣＬＥ（コマンド・ラッチ・イネーブル）、ＷＥ（ライト・イネーブル）、ＲＥ（リード・イネーブル）によって制御される。この制御信号及び制御電圧発生回路７は、データの書き込み時にワード線やビット線の電圧を発生するとともに、ウェルに供給される電圧を発生する。制御信号及び制御電圧発生回路７は、例えばチャージポンプ回路のような昇圧回路を含み、プログラム電圧やその他高電圧を生成可能である。また、制御信号及び制御電圧発生回路７は、メモリセルアレイ１中の各領域に応じて、発生する電圧を制御することもできる。

ビット線制御回路２、カラムデコーダ３、ワード線制御回路６、制御信号及び制御電圧発生回路７は書き込み回路、および読み出し回路を構成している。

図２は、図１に示すメモリセルアレイ１およびビット線制御回路２の構成の一例を示している。図２に示すように、メモリセルアレイ１には複数のＮＡＮＤユニットが配置されている。１つのＮＡＮＤユニットは、例えば直列接続された例えば６４個のＥＥＰＲＯＭからなるメモリセルＭＣと、選択ゲートＳ１、Ｓ２とにより構成されている。選択ゲートＳ２はビット線ＢＬ０ｅに接続され、選択ゲートＳ１はソース線ＳＲＣに接続されている。各ロウに配置されたメモリセルＭＣの制御ゲートはワード線ＷＬ０〜ＷＬ６３に共通に接続されている。また、選択ゲートＳ２はセレクト線ＳＧＤに共通に接続され、選択ゲートＳ１はセレクト線ＳＧＳに共通に接続されている。

ビット線制御回路２は複数のデータ記憶回路９を有している。各データ記憶回路９には、一対のビット線（ＢＬ０ｅ、ＢＬ０ｏ）、（ＢＬ１ｅ、ＢＬ１ｏ）…（ＢＬｉｅ、ＢＬｉｏ）…（ＢＬｎｅ、ＢＬｎｏ）が接続されている。

メモリセルアレイ１は、破線で示すように、複数のブロックを含んでいる。各ブロックは、複数のＮＡＮＤユニットにより構成され、例えばこのブロック単位でデータが消去される。また、消去動作は、データ記憶回路９に接続されている２本のビット線について同時に行なわれる。

また、ビット線の１つおきに配置され、１つのワード線に接続された複数のメモリセル（破線で囲まれた範囲のメモリセル）は、１セクタを構成する。このセクタ毎にデータが書き込まれ、読み出される。すなわち、ロウ方向に配置された複数のメモリセルのうち半数のメモリセルが対応するビット線に接続される。このため、ロウ方向に配置された複数のメモリセルの半数ずつに対して書き込み又は読み出し動作が実行される。

リード動作、プログラムベリファイ動作およびプログラム動作時において、データ記憶回路１０に接続されている２本のビット線（ＢＬｉｅ、ＢＬｉｏ）のうち外部より供給されるアドレス信号（ＹＡ０、ＹＡ１…ＹＡｉ…ＹＡｎ）に応じて１本のビット線が選択される。さらに、外部アドレスに応じて、１本のワード線が選択され、破線で示す、２ページが選択される。この２ページの切り替えはアドレスによって行われる。

１セルに２ビット記憶する場合は２ページであるが、１セルに１ビット記憶する場合は１ページ、１セルに３ビット記憶する場合は３ページ、１セルに４ビット記憶する場合は４ページとなる。

図３は、図１に示すメモリセルアレイ１およびビット線制御回路２の構成の他の例を示している。図２に示す構成の場合、データ記憶回路９に２本のビット線（ＢＬｉｅ、ＢＬｉｏ）が接続されていた。これに対して、図３に示す構成の場合、各ビット線にデータ記憶回路９が接続され、ロウ方向に配置された複数のメモリセルは、全て対応するビット線に接続される。このため、ロウ方向に配置された全てのメモリセルに対して書き込み又は読み出し動作を行うことができる。

なお、本発明における実施形態は、図２に示す構成、および図３に示す構成のいずれも適用可能である。

［第１の書き込み方法］
以下に、図４および図５を用いて、本実施形態に係る第１の書き込み方法について説明する。

図４は、本実施形態に係るメモリセルおよび選択ゲートのカラム方向に沿った断面図を示している。ここでは、図２または図３に示す、例えばセレクト線ＳＧＳに接続された選択ゲートＳ１、およびワード線ＷＬ０〜３にそれぞれ接続されたメモリセルＭＣを示している。

図４に示すように、各メモリセルは、基板１０、ゲート絶縁膜１１、浮遊ゲート１２、絶縁膜１３、および制御ゲート電極としてのワード線ＷＬで構成されている。

基板１０には、メモリセルのソース、ドレインとなる拡散層１４が形成され、それぞれの拡散層１４の間にチャネル領域ＣＨが形成されている。この基板１０のチャネル領域ＣＨ上に、ゲート絶縁膜１１を介して浮遊ゲート１２が形成されている。この浮遊ゲート１２上に、絶縁膜１３を介してワード線ＷＬとしての制御ゲート電極が形成されている。

ここで、ワード線ＷＬ０〜３にそれぞれ接続されたメモリセルは、１つおきに寸法が異なる。具体的には、例えば、偶数番目のワード線ＷＬ０，２に接続されたメモリセルのゲート電極の寸法（カラム方向における幅）は、奇数番目のワード線ＷＬ１，３に接続されたメモリセルのゲート電極の寸法よりも大きい。すなわち、カラム方向において隣接するメモリセル間で寸法が異なる。このようなメモリセルの寸法差は、上述した側壁加工プロセスに起因するものである。なお、本実施形態では、主に隣接する２つのメモリセル間において寸法差が生じる場合を記載するが、側壁加工プロセスによって、隣接する３つ以上のメモリセル間において寸法差が生じる場合もある。

図５（ａ）および（ｂ）は、本実施形態に係るメモリセルの第１の書き込み方法を示している。図５（ａ）はワード線ＷＬ３（奇数番目のワード線ＷＬ）に接続されたメモリセルにデータを書き込む場合を示し、図５（ｂ）はワード線ＷＬ２（偶数番目のワード線ＷＬ）に接続されたメモリセルにデータを書き込む場合を示している。

図５（ａ）に示すように、ワード線ＷＬ３に接続されたメモリセルにデータを書き込む場合、ワード線ＷＬ３に書き込み電圧が印加され、ワード線ＷＬ０〜２に書き込みパス電圧が印加され、セレクト線ＳＧＳにセレクトゲート電圧ＶＳＧが印加される。

具体的には、書き込み対象セルに接続されたワード線ＷＬ３に、通常の書き込み電圧ＶＰＧＭと異なる書き込み電圧ＶＰＧＭ−ｂが印加される。この値ｂは、正または負の電圧値であり、書き込み対象セル（ここでは、奇数ワード線ＷＬに接続されたメモリセル）の書き込み特性に応じて決められる補正値である。具体的には、値ｂは、例えばチップ毎、あるいは図２および図３に示すブロック毎にテストされ、テスト結果に基づいて予めトリミングされて設定される値である。値ｂは、例えばチップ内の３つのブロックに対して、それぞれ設定される。また、この値ｂは、例えばＲＯＭＦＵＳＥに記憶されている。

一方、非書き込み対象セルに接続されたワード線ＷＬ０，２に書き込みパス電圧ＶＰＡＳＳが印加され、ワード線ＷＬ１に通常のＶＰＡＳＳと異なるＶＰＡＳＳ−ａが印加される。この値ａは、正または負の電圧値であり、補正値ｂに応じて決められる。すなわち、奇数ワード線ＷＬ１，３において、書き込み電圧ＶＰＧＭだけでなく、書き込みパス電圧ＶＰＡＳＳにも書き込み特性に応じた補正を施している。また、値ａは、例えば値ｂと比例関係にあるが、主にメモリセルの寸法（特に、チャネル長および例えば拡散層の幅や不純物濃度）によって規定される。図示はしないが、非書き込み対象セルに接続された奇数ワード線ＷＬの全てに、ＶＰＡＳＳ−ａが印加される。

また、図５（ｂ）に示すように、ワード線ＷＬ２に接続されたメモリセルにデータを書き込む場合、ワード線ＷＬ２に書き込み電圧が印加され、ワード線ＷＬ０，１，３に書き込みパス電圧が印加される。

具体的には、書き込み対象セルに接続されたワード線ＷＬ２に、書き込み電圧ＶＰＧＭが印加される。

一方、非書き込み対象セルに接続されたワード線ＷＬ０に書き込みパス電圧ＶＰＡＳＳが印加され、ワード線ＷＬ１，３にＶＰＡＳＳ−ａ（ａは正または負の電圧値）が印加される。すなわち、奇数ワード線ＷＬよりも幅が広い偶数ワード線ＷＬに接続されたメモリセルにデータを書き込む場合も、図５（ａ）と同様に、非書き込み対象セルに接続された奇数ワード線ＷＬの全てにＶＰＡＳＳ−ａが印加される。

なお、図５（ａ）および（ｂ）において、書き込み電圧ＶＰＧＭおよび書き込みパス電圧ＶＰＡＳＳが偶数番目のワード線ＷＬに最適な値として用いられ、奇数番目のワード線ＷＬに印加される電圧を補正したが、これに限らない。すなわち、書き込み電圧ＶＰＧＭおよび書き込みパス電圧ＶＰＡＳＳが奇数番目のワード線ＷＬに最適な値として用いられ、偶数番目のワード線ＷＬに印加される電圧を補正してもよい。

［効果］
上記第１の書き込み方法によれば、隣接する２つのメモリセル（偶数ワード線ＷＬおよび奇数ワード線ＷＬに接続されるメモリセル）の寸法が異なる場合、書き込み電圧または書き込みパス電圧を書き込み特性に応じて補正する。すなわち、例えば予めトリミングされた奇数ワード線ＷＬに印加される書き込み電圧の補正値ｂに応じて、奇数ワード線ＷＬに印加される書き込みパス電圧の補正値ａを設定する。これにより、偶数ワード線ＷＬおよび奇数ワード線ＷＬに、最適な値の書き込みパス電圧が印加される。したがって、隣接する２つのメモリセル間のゲート電極の寸法差によって生じる不良ビット数を低減し、書き込み動作の信頼性を向上することができる。

なお、本実施形態では、隣接する２つのメモリセルの寸法が異なる場合について記載したが、これに限らない。隣接する３つ以上のメモリセルの寸法が異なる場合であっても、書き込みパス電圧を書き込み特性に応じて補正することができる。例えば、図６に示すように、ワード線ＷＬ０，１，２のそれぞれに接続された隣接する３つのメモリセルのゲート電極の寸法が異なる場合、ワード線ＷＬ０に書き込みパス電圧ＶＰＡＳＳが印加され、ワード線ＷＬ１に書き込みパス電圧ＶＰＡＳＳ−ｘ（ｘは正または負の値）が印加され、ワード線ＷＬ２に書き込みパス電圧ＶＰＡＳＳ−ｙ（ｙは正または負の値）が印加される。値ｘとｙは、例えば異なる値である。この構成によれば、３つの異なる寸法を有するゲート電極に最適な書き込みパス電圧を設定することが可能である。

また、本実施形態は、２値および多値書き込みの場合において適用可能である。

［第２の書き込み方法］
以下に、図７乃至図９を用いて、本実施形態に係る第２の書き込み方法について説明する。第２の書き込み方法は、多値書き込みの場合に本実施形態を適用した場合である。ここでは、４値書き込みの場合について説明するが、これに限らず、８値以上においても適用可能である。

図７は、第２の書き込み方法におけるフローチャートを示している。図８（ａ）はワード線ＷＬ１に接続されたメモリセルの第１ページ書き込みを示し、図８（ｂ）はワード線ＷＬ２に接続されたメモリセルの第１ページ書き込みを示している。図９（ａ）はワード線ＷＬ１に接続されたメモリセルの第２ページ書き込みを示し、図９（ｂ）はワード線ＷＬ２に接続されたメモリセルの第２ページ書き込みを示している。

図７に示すように、まず、ステップＳ１において、ワード線ＷＬ１に接続されたメモリセルの第１ページ書き込みが実行される。具体的には、図８（ａ）に示すように、ワード線ＷＬ１に書き込み電圧ＶＰＧＭが印加され、ワード線ＷＬ０，２，３に書き込みパス電圧ＶＰＡＳＳが印加され、セレクト線ＳＧＳにセレクトゲート電圧ＶＳＧが印加される。この書き込み動作後、ベリファイ動作が行われ、メモリセルの閾値電圧がベリファイレベルに達していない場合、書き込み電圧がステップアップされ、再度書き込み動作が行われる。メモリセルの閾値電圧がベリファイレベルに達するまで、上記動作が繰り返される。このとき、繰り返し回数（ループ回数）が計数される。

次に、ステップＳ２において、ワード線ＷＬ２に接続されたメモリセルの第１ページ書き込みが実行される。具体的には、図８（ｂ）に示すように、ワード線ＷＬ２に書き込み電圧ＶＰＧＭが印加され、ワード線ＷＬ０，１，３に書き込みパス電圧ＶＰＡＳＳが印加され、セレクト線ＳＧＳにセレクトゲート電圧ＶＳＧが印加される。この書き込み動作後、上記と同様に、メモリセルの閾値電圧がベリファイレベルに達するまで書き込み動作が繰り返され、ループ回数が計数される。

次に、ステップＳ３において、ワード線ＷＬ１に接続されたメモリセルの第１ページ書き込みのループ回数と、ワード線ＷＬ２に接続されたメモリセルの第１ページ書き込みのループ回数とを比較する。このとき、奇数ワード線ＷＬと偶数ワード線ＷＬに寸法差が生じていることにより、書き込みのループ回数がそれぞれ異なる。

ステップＳ３で、例えばワード線ＷＬ１に接続されたメモリセルの第１ページ書き込みのループ回数が４回で、ワード線ＷＬ２に接続されたメモリセルの第１ページ書き込みのループ回数が５回である場合、ステップＳ４において、ループ回数の差に応じて例えば奇数ワード線ＷＬ１，３（または偶数ワード線ＷＬ２，４）に印加されるＶＰＧＭおよびＶＰＡＳＳの補正値が設定される。

次に、ステップＳ４で設定された補正値を反映して、ステップＳ５において、ワード線ＷＬ１に接続されたメモリセルの第２ページ書き込みが実行される。具体的には、図９（ａ）に示すように、ワード線ＷＬ１に書き込み電圧ＶＰＧＭ−ｄ（ｄは正または負の値）が印加され、ワード線ＷＬ０，２に書き込みパス電圧ＶＰＡＳＳが印加され、ワード線ＷＬ３に書き込みパス電圧ＶＰＡＳＳ−ｃ（ｃは正または負の値）が印加され、セレクト線ＳＧＳにセレクトゲート電圧ＶＳＧが印加される。

次に、ステップＳ４で設定された補正値を反映して、ステップＳ６において、ワード線ＷＬ２に接続されたメモリセルの第２ページ書き込みが実行される。具体的には、図９（ｂ）に示すように、ワード線ＷＬ２に書き込み電圧ＶＰＧＭが印加され、ワード線ＷＬ０に書き込みパス電圧ＶＰＡＳＳが印加され、ワード線ＷＬ１，３に書き込みパス電圧ＶＰＡＳＳ−ｃが印加され、セレクト線ＳＧＳにセレクトゲート電圧ＶＳＧが印加される。

［効果］
上記第２の書き込み方法によれば、隣接する２つの多値メモリセルのゲート電極の寸法が異なる場合、それぞれのメモリセルの第１ページ書き込みにおけるループ回数を比較することにより、書き込みパス電圧の補正値ｃを検出し、この補正値ｃに基づいて、例えば奇数ワード線ＷＬに印加される書き込みパス電圧を設定している。この補正値ｃは、実際にメモリセルに書き込み動作を行うことによって、検知された値である。このため、テスト結果に基づき予めトリミングされた書き込み電圧の補正値ｂに応じて設定される補正値ａよりも、補正値ｃは高精度に設定できる。したがって、第１の書き込み方法よりもさらなる書き込み動作の信頼性を向上することができる。

なお、書き込み／消去を繰り返すと、第１ページ書き込みのループ回数の差がなくなり、偶数ワード線ＷＬおよび奇数ワード線ＷＬの検知が困難になる。このため、フレッシュ状態（１回目の書き込み）での第１ページ書き込みのループ回数の差を比較し、その結果をデータとして記憶しておくことで、その後の書き込み（１回目の第２ページ書き込み、書き込みループ回数の比較を行ったページ以降のページの書き込み、およびデータ消去後の２回目以降の書き込み）における補正値を設定することが望ましい。

また、第１ページ書き込みよりも第２ページ書き込みのほうが、偶数ワード線ＷＬおよび奇数ワード線ＷＬのループ回数の差が顕著に現れる。このため、第２ページ書き込みのループ回数の差を比較し、その結果をデータとして記憶しておくことで、その後の書き込み（データ消去後の２回目以降）における補正値を設定することも可能である。

また、本実施形態では、主に多値の場合を例に記載したが、２値の場合であっても、１回目の書き込みのループ回数の差を比較し、その結果をデータとして記憶しておくことで、その後の書き込み（書き込みループ回数の比較を行ったページ以降のページの書き込み、およびデータ消去後の２回目以降）における補正値を設定することも可能である。

さらに、本実施形態では、隣接する２つのメモリセルの寸法が異なる場合について記載したが、これに限らない。隣接する３つ以上のメモリセルの寸法が異なる場合であっても、書き込みパス電圧を書き込み特性に応じて補正することができる。

［読み出し方法］
以下に、図１０を用いて、本実施形態に係る読み出し方法について説明する。

図１０は、本実施形態に係るメモリセルの読み出し方法を示している。ここでは、読み出し動作時において、ワード線ＷＬ０〜３に接続されたメモリセルがともに非読み出し対象セルの場合を示している。

図１０に示すように、読み出し動作時において、ワード線ＷＬ０〜３に接続されたメモリセルが非読み出し対象セルである場合、ワード線ＷＬ０〜３に読み出しパス電圧が印加され、セレクト線ＳＧＳにセレクトゲート電圧ＶＳＧが印加される。

具体的には、非読み出し対象セルに接続された偶数ワード線ＷＬ０，２に、読み出しパス電圧Ｖｒｅａｄが印加される。一方、非読み出し対象セルに接続された奇数ワード線ＷＬ０，２に、読み出しパス電圧Ｖｒｅａｄ−ｅ（ｅは正または負の値）が印加される。この値ｅは、第１の書き込み方法において用いられた補正値ｂに応じて決められる。また、値ｅは、例えば値ｂと比例関係にあるが、主にメモリセルの寸法（特に、チャネル長および拡散層の幅や不純物濃度）によって規定される。

［効果］
上記読み出し方法によれば、隣接する２つのメモリセルの寸法が異なる場合、読み出しパス電圧を特性に応じて補正する。すなわち、例えば予めトリミングされた奇数ワード線に印加される書き込み電圧の補正値ｂに応じて、奇数ワード線に印加される読み出しパス電圧の補正値ｅを設定する。これにより、偶数ワード線および奇数ワード線に、最適な値の読み出しパス電圧が印加される。したがって、隣接する２つのメモリセル間の寸法差によって読み出しストレス後に生じる不良ビット数を低減し、読み出し動作の信頼性を向上することができる。

なお、本実施形態では、隣接する２つのメモリセルの寸法が異なる場合について記載したが、これに限らない。隣接する３つ以上のメモリセルの寸法が異なる場合であっても、読み出しパス電圧を特性に応じて補正することができる。

［消去方法］
以下に、図１１を用いて、本実施形態に係る消去方法について説明する。

図１１（ａ）および（ｂ）は、本実施形態に係るメモリセルの消去方法を示している。

通常、メモリセルを消去する場合、ワード線が０Ｖに設定され、ウェルに消去電圧Ｖｅｒａが印加される。これに対し、本実施形態では、図１１（ａ）に示すように、メモリセルのデータを消去する場合、セレクト線ＳＧＳにセレクトゲート電圧ＶＳＧが印加され、偶数ワード線ＷＬ０，２に１Ｖが印加される。一方、奇数ワード線ＷＬ１，３に、１−ｆ（ｆは絶対値が１より小さい正または負の値）が印加される。また、ウェルに消去電圧Ｖｅｒａ＋１Ｖが印加される。値ｆは、第１の書き込み方法において用いられた補正値ｂに応じて決められる。また、値ｆは、例えば値ｂと比例関係にあるが、主にメモリセルの寸法（特に、チャネル長および拡散層の幅や不純物濃度）によって規定される。ワード線ＷＬ０乃至３に１Ｖを基準として電圧を印加する理由は、補正値ｆによって、ワード線ＷＬに負電荷を印加しないためである。

図１１（ｂ）は、図１１（ａ）の変形例であり、値ｆが正の場合を示している。この場合、セレクト線ＳＧＳにセレクトゲート電圧ＶＳＧが印加され、偶数ワード線ＷＬ０，２にｆＶが印加される。一方、奇数ワード線ＷＬ１，３は、０Ｖに設定される。すなわち、ワード線ＷＬに負電圧を印加することはできないため、偶数ワード線ＷＬまたは奇数ワード線ＷＬに印加する電圧の低いほうを０Ｖに設定し、高いほうに補正値ｆを印加する。

［効果］
上記消去方法によれば、隣接する２つのメモリセルの寸法が異なる場合、消去時のワード線ＷＬの電圧を特性に応じて補正する。すなわち、例えば予めトリミングされた奇数ワード線ＷＬ（または偶数ワード線ＷＬ）に印加される書き込み電圧の補正値ｂに応じて、奇数ワード線ＷＬ（または偶数ワード線ＷＬ）に印加される消去時の電圧の補正値ｆを設定する。これにより、偶数ワード線ＷＬおよび奇数ワード線ＷＬに、最適な値の電圧が印加される。したがって、隣接する２つのメモリセル間の寸法差によって生じる消去後の閾値電圧の誤差を低減し、消去動作の信頼性を向上することができる。

なお、本実施形態では、隣接する２つのメモリセルの寸法が異なる場合について記載したが、これに限らない。隣接する３つ以上のメモリセルの寸法が異なる場合であっても、消去時のワード線ＷＬの電圧を特性に応じて補正することができる。

その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

１…メモリセルアレイ、２…ビット線制御回路、３…カラムデコーダ、４…データ入出力バッファ、５…データ入出力端子、６…ワード線制御回路、７…制御信号及び制御電圧発生回路、８…制御信号入力端子、９…データ記憶回路、１０…基板、１１…トンネル絶縁膜、１２…浮遊ゲート、１３…絶縁膜、１４…拡散層、ＭＣ…メモリセル、Ｓ１，Ｓ２…選択ゲート、ＳＲＣ…ソース線、ＳＧＤ，ＳＧＳ…セレクト線、ＷＬ０〜ＷＬ６３…ワード線、ＢＬ０〜ＢＬｎ…ビット線、ＹＡ０〜ＹＡｎ…アドレス信号、ＣＨ…チャネル。

Claims (6)

1. 第１ワード線に接続された第１メモリセルと、
   前記第１ワード線に隣接する第２ワード線に接続され、前記第１メモリセルと幅が異なる第２メモリセルと、
   前記第１ワード線に第１電圧を印加し、前記第２ワード線に前記第１メモリセルの幅と前記第２メモリセルの幅との差に基づき補正された前記第１電圧と異なる第２電圧を印加する制御回路と、
   を具備し、
   前記第１電圧および前記第２電圧は、書き込み動作時に、前記第１メモリセルおよび前記第２メモリセルが非書き込み対象セルである場合に印加される書き込みパス電圧であり、
   前記第２電圧は、前記書き込み動作時に、前記第２メモリセルが書き込み対象セルである場合に前記第２ワード線に印加される書き込み電圧に基づいて、補正された電圧である
   ことを特徴とする不揮発性半導体記憶装置。
2. 第１ワード線に接続された第１メモリセルと、
   前記第１ワード線に隣接する第２ワード線に接続され、前記第１メモリセルと幅が異なる第２メモリセルと、
   前記第１ワード線に第１電圧を印加し、前記第２ワード線に前記第１メモリセルの幅と前記第２メモリセルの幅との差に基づき補正された前記第１電圧と異なる第２電圧を印加する制御回路と、
   を具備し、
   前記第１電圧および前記第２電圧は、書き込み動作時に、前記第１メモリセルおよび前記第２メモリセルが非書き込み対象セルである場合に印加される書き込みパス電圧であり、
   前記第２電圧は、前記書き込み動作時に、前記第１メモリセルおよび前記第２メモリセルが書き込み対象セルである場合に前記第１メモリセルおよび前記第２メモリセルの書き込みループ回数に基づいて、補正された電圧である
   ことを特徴とする不揮発性半導体記憶装置。
3. 第１ワード線に接続された第１メモリセルと、
   前記第１ワード線に隣接する第２ワード線に接続され、前記第１メモリセルと幅が異なる第２メモリセルと、
   前記第１ワード線に第１電圧を印加し、前記第２ワード線に前記第１メモリセルの幅と前記第２メモリセルの幅との差に基づき補正された前記第１電圧と異なる第２電圧を印加する制御回路と、
   を具備し、
   前記第１電圧および前記第２電圧は、読み出し動作時に、前記第１メモリセルおよび前記第２メモリセルが非読み出し対象セルである場合に印加される読み出しパス電圧であり、
   前記第２電圧は、前記書き込み動作時に、前記第２メモリセルが書き込み対象セルである場合に前記第２ワード線に印加される書き込み電圧に基づいて、補正された電圧である
   ことを特徴とする不揮発性半導体記憶装置。
4. 第１ワード線に接続された第１メモリセルと、
   前記第１ワード線に隣接する第２ワード線に接続され、前記第１メモリセルと幅が異なる第２メモリセルと、
   前記第１ワード線に第１電圧を印加し、前記第２ワード線に前記第１メモリセルの幅と前記第２メモリセルの幅との差に基づき補正された前記第１電圧と異なる第２電圧を印加する制御回路と、
   を具備し、
   前記第１電圧および前記第２電圧は、消去動作時に印加される電圧であり、
   前記第２電圧は、前記書き込み動作時に、前記第２メモリセルが書き込み対象セルである場合に前記第２ワード線に印加される書き込み電圧に基づいて、補正された電圧である
   ことを特徴とする不揮発性半導体記憶装置。
5. 第１ワード線に接続された第１メモリセルと、
   前記第１ワード線に隣接する第２ワード線に接続され、前記第１メモリセルと幅が異なる第２メモリセルと、
   前記第１ワード線に第１電圧を印加し、前記第２ワード線に前記第１メモリセルの幅と前記第２メモリセルの幅との差に基づき補正された前記第１電圧と異なる第２電圧を印加する制御回路と、
   を具備し、
   前記制御回路は、
   ｎページ（ｎは自然数）書き込みにおいて、前記第１メモリセルおよび前記第２メモリセルが書き込み対象である場合の前記第１メモリセルおよび前記第２メモリセルの書き込みループ回数に基づき前記第２電圧を補正し、
   ｍページ（ｍはｎより大きい自然数）書き込みにおいて、補正された前記第２電圧を前記第２ワード線に印加する
   ことを特徴とする不揮発性半導体記憶装置。
6. 前記第２ワード線に隣接する第３ワード線に接続され、前記第１メモリセルおよび前記第２メモリセルと幅が異なる第３メモリセルをさらに具備し、
   前記第３ワード線に前記第１メモリセルおよび前記第２メモリセルの幅と前記第３メモリセルとの差に基づき補正された前記第１電圧および前記第２電圧と異なる第３電圧が印加される
   ことを特徴とする請求項１乃至請求項５のいずれか１項に記載の不揮発性半導体記憶装置。

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