CN113345503A - 半导体存储装置以及读出方法 - Google Patents

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Abstract

本发明提供一种能够降低因大量W/E循环后的源极端效应引起的故障的半导体存储装置以及读出方法。NAND型快闪存储器的读出方法将连接于NAND串的各存储单元的多个字线划分为字线(WL0～WLi‑1)的群组1、字线(WLi～WLj)的群组2、…、字线(WLj+1～WLk‑1)的群组y、字线(WLk～WLn)的群组x，并预先设定与各群组对应的各读出电压(Vread1、Vread2、…、Vready、Vreadx)随着朝向位线侧而变大的关系，依据此设定来对选择字线施加读出电压。

Description

半导体存储装置以及读出方法
技术领域
本发明涉及一种与非(Not AND，NAND)型快闪存储器(flash memory)等半导体存储装置，尤其涉及半导体存储装置以及读出方法。
背景技术
NAND型快闪存储器是以页面(page)为单位来进行读出或编程，而且以区块为单位来进行擦除。关于此种NAND型快闪存储器，例如日本专利第5952366号公报公开了一种擦除方法，可抑制因数据反复重写引起的栅极氧化膜的劣化，增加数据重写次数，日本专利第5992983号公报公开了一种编程方法，能够实现阈值分布幅度的窄带化。
发明内容
在NAND型快闪存储器中，如图1所示，一个NAND串(string)具有：串联连接的多个存储单元、连接于位线BL的位线侧选择晶体管、以及连接于源极线SL的源极线侧选择晶体管。存储单元各自连接于对应的字线WLi(i＝0、1、2、…、n)。此处，为便于说明，将连接于字线WLi的存储单元称作存储单元i。此外，NAND串也可以包含与位线侧选择晶体管或源极线侧选择晶体管邻接的虚设(dummy)存储单元(图1未示出)。
存储数据“0”的存储单元的阈值Vt是比存储数据“1”的存储单元的阈值Vt高且为正的值。图2示出在读出动作时，当在读出连接于选择字线WLn的存储单元n的数据而对各字线施加的偏压电压的示例。其中，为了读出存储单元n而选择的字线为选择字线，而其他的字线为非选择字线。如图2所示，对选择字线WLn施加读出电压Vread，对其他非选择字线施加读出通过电压Vpassr，对位线侧选择晶体管及源极线侧选择晶体管的栅极SGD施加用于使晶体管导通的某正电压，并对位线BL施加比对源极线SL施加的偏压大的正偏压电压。此处，读出通过电压Vpassr用于使非选择存储单元导通，因此比数据“0”的阈值Vt高。
大体上，字线WL的偏压电压-阈值Vt的大小越大，各存储单元沟道电阻越小。由于数据“0”的存储单元的阈值Vt比数据“1”的存储单元的阈值Vt大，因此数据“0”的存储单元的沟道电阻比数据“1”的存储单元的沟道电阻大。
读出的存储单元的阈值Vt是根据读出电压Vread的大小来定义。数据“0”的存储单元具有比某默认值大的阈值Vt，数据“1”的存储单元具有比此默认值小或相同的阈值Vt。
NAND型快闪存储器具有背图案效应(back pattern effect)，会使得所读出的存储单元的阈值Vt对于NAND串的其他存储单元的数据有强相关性。例如，与其他存储单元全部为数据“1”的情况相比，当其他存储单元全部为数据“0”时，所读出的存储单元的阈值Vt更高。亦即，其他存储单元全部为数据“0”时整体的沟道电阻比其他存储单元全部为数据“1”时整体的沟道电阻高，故其他存储单元全部为数据“0”时流经NAND串的电流比其他存储单元全部为数据“1”时流经NAND串的电流小，结果，在页面缓冲器/读出电路中所读出的存储单元的阈值Vt看起来变高。
此外，在读出存储单元i时，由于存储单元i的金属氧化物半导体场效应晶体管的基体效应(body effect)，相较于存储在存储单元i+1与存储单元n之间的数据，存储在存储单元0与存储单元i-1之间的数据对于存储单元i的阈值Vt具有更大的影响。这被称作“源极端效应(source side effect)”。具体来说，即便当NAND串中所有存储单元的数据皆相同，源极端效应也会使位线BL附近的存储单元的阈值Vt偏移(shift)得比源极线附近的存储单元的阈值Vt高。
参照图3解释背图案效应对阈值的影响，图3的(A)及图3的(B)示出了在存储单元0与存储单元n-1之间具有不同的数据模式的NAND串。当对数据“1”的存储单元n进行读出时，因背图案效应，从图3的(A)的存储单元0直至存储单元n-1为止的源极侧的存储单元的电阻变得比图3的(B)的电阻高，因此图3的(A)存储单元n的阈值Vt变得比图3的(B)的存储单元n的阈值Vt高。
大体上，存储单元的沟道电阻会随着写入及擦除循环(以下称作W/E循环)的次数增加而变大。因此，经过大量W/E循环后的NAND串的整体电阻会比经过较少W/E循环少的NAND串高。举例来说，在图3的(A)的NAND串经过大量W/E循环后，存储单元n的阈值Vt随着W/E循环的增加而变高，进而使得在读出存储单元n的数据时因源极端效应而产生读出错误(位线侧的存储单元的数据“1”偏移至数据“0”)。
本发明解决此种以往的问题，其目的在于提供一种能够降低因大量W/E循环后的源极端效应引起的故障的半导体存储装置以及读出方法。
本发明的NAND型快闪存储器的读出方法在对选择字线施加读出电压时，将所述读出电压设定为随着朝向位线侧而变大。一实施方式中，将连接于NAND串的各存储单元的多个字线划分为至少三个群组(group)，并预先设定与各群组对应的各读出电压随着朝向位线侧而变大的关系，基于所述关系来决定所述读出电压。
本发明的半导体存储装置包括：NAND型的存储单元阵列，形成有NAND串；读出部件，对所述存储单元阵列的页面进行读出；以及设定部件，将连接于NAND串的各存储单元的多个字线划分为至少三个群组，并设定与各群组对应的各读出电压随着朝向位线侧而变大的关系，所述读出部件基于由所述设定部件所设定的关系来对选择字线施加读出电压。
本发明通过使施加至选择字线的读出电压随着朝向位线侧而变大，或通过使施加至非选择字线的读出通过电压随着朝向位线侧而变大，能够降低因源极端效应引起的读出错误。
此外，本发明中亦可根据选择字线的位置，动态设定对非选择字线的施加的读出通过电压，具体而言，可使得对介于选择字线与源极线间的非选择字线施加的读出通过电压比对介于选择字线与位线间的非选择字线施加的读出通过电压大，来降低因源极端效应引起的读出错误。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是表示NAND型快闪存储器的一个NAND串的结构的图；
图2是例示在读出动作时对NAND串施加的偏压电压的图；
图3的(A)是例示存储单元0至存储单元n-1具有数据“0”的NAND串的图，图3的(B)是例示存储单元0至存储单元n-1具有数据“1”的NAND串的图；
图4是表示本发明的实施例的NAND型快闪存储器的内部结构的图；
图5是说明本发明的实施例的NAND快闪存储器的写入动作与写入校验的图；
图6是表示本发明的第一实施例的经划分的字线的群组与读出电压的关系的表；
图7是表示本发明的第二实施例的经划分的字线的群组与读出通过电压的关系的表；
图8是说明本发明的第三实施例的读出通过电压的施加例的图。
具体实施方式
本发明的半导体存储装置是在NAND型快闪存储器或者嵌入此种快闪存储器的微控制器(micro controller)、微处理器(micro processor)、逻辑等中实施。
接着，将本发明的实施例的NAND型快闪存储器的内部结构示于图4。快闪存储器100是包含下述部分而构成，即：存储单元阵列110，由多个存储单元呈矩阵状地排列而成；输入/输出缓冲器120，连接于外部输入/输出端子I/O；地址缓存器130，从输入/输出缓冲器120接收地址数据；控制器140，从输入/输出缓冲器120接收命令数据等，对各部进行控制；字线选择电路150，从地址缓存器130接收行地址信息Ax，对行地址信息Ax进行解码，并基于解码结果来进行区块的选择及字线的选择等；页面缓冲器/读出电路160，保持从由字线选择电路150所选择的页面读出的数据，或者保持应编程至所选择的页面的输入数据；列选择电路170，从地址缓存器130接收列地址信息Ay，对列地址信息Ay进行解码，并基于所述解码结果来选择页面缓冲器/读出电路160内的列地址的数据；以及内部电压产生电路180，生成数据的读出、编程及擦除等所需的各种电压(写入电压Vprog、通过电压Vpass-prog，读出通过电压Vpassr、读出电压Vread、擦除电压Vers等)。
存储单元阵列110包含多个区块BLK(0)～BLK(m-1)，在各区块内形成多个NAND串。NAND串既可二维地形成于基板上，也可从基板的主面沿垂直方向三维地形成。而且，一个存储单元可存储2值数据或多值数据。
控制器140可使用硬件和/或软件而构成，例如可包含微电脑、状态机、逻辑等。控制器140基于从外部输入的命令和/或控制信号(地址锁存使能(address latch enable)信号或命令锁存使能(command latch enable)信号)来控制读出、写入(编程)、擦除动作等。
在读出动作中，对选择字线施加读出电压Vread，对非选择字线施加读出通过电压Vpassr，对选择栅极线SGD施加正电压，使位线侧选择晶体管及源极线侧选择晶体管导通，对位线施加某正电压，对共用源极线施加例如0V。在写入(编程)动作中，对选择字线施加高电压的编程电压Vprog，对非选择字线施加中间的通过电压Vpass-prog，使位线侧选择晶体管导通，将源极线侧选择晶体管设为非导通，将与数据“0”或“1”相应的电位供给至位线。在擦除动作中，对区块内的选择字线施加某电压，对P阱(well)施加高电压的擦除脉冲(pulse)，将浮置栅极的电子抽出至基板，由此来进行以区块为单位的擦除。
接着，对本实施例的NAND型快闪存储器的动作进行说明。在对本实施例的新颖的读出方法进行说明之前，先说明作为前提的读出方法。读出动作有两种，一个是根据读出命令而实施的读出，另一个是根据编程命令而实施的写入动作中的校验读出。图5例示在写入动作时对选择字线与非选择字线施加的偏压电压。对于选择字线，在写入时施加高电压脉冲(编程电压Vprog)，在所述脉冲施加后的校验读出时施加校验读出电压Vverify，对于非选择字线，在写入时施加用于编程的中间电压脉冲(通过电压Vpass-prog)，在所述脉冲施加的校验读出时施加读出通过电压Vpassr。
当连接于选择字线的各存储单元同时受到编程，称之为页面编程。而校验读出是对各个经编程的存储单元的阈值Vt进行检测。其中，当检测到经编程为数据“0”的存储单元的阈值Vt高于校验读出电压Vverify时，校验读出通过，对所述存储单元的编程停止。另一方面，当检测到经编程为数据“0”的存储单元的阈值Vt低于校验读出电压Vverify时，则施加高出ΔV的下个高电压脉冲(编程电压Vprog)，进一步对所述存储单元进行编程，最终，当所述存储单元的阈值Vt变得高于校验读出电压Vverify时，编程动作结束。通过使用编程校验序列，能够缩窄编程有数据“0”的存储单元的阈值Vt的分布。而且，为了获得校验读出电压Vverify与读出电压Vread之间的电压裕度(margin)，校验读出电压Vverify低于读出电压Vread。
本发明的第一实施例中，在读出动作时，施加于选择字线的读出电压Vread是根据选择字线的编号或位置来变更。另一方面，校验读出电压Vverify是与编程时的选择字线无关地设定为固定的大小。
图6所示的表是表示将选择字线划分为多个群组时的各群组与施加至选择字线的读出电压Vread的关系。本实施例中，字线WLi(i＝0、1、2、…、n)从源极线侧开始依序具有0、1、2、...、n的编号，在读出动作时，所有字线WL被划分为比2大的若干个群组。举例来说，最开头的群组1包括字线WL0至字线WLi-1，群组2包括字线WLi至字线WLj…等，以此类推，最后的群组x则包括字线WLk至字线WLn。此处，i大于2，j大于i，k大于j。
请参照图6，本实施例中，施加至选择字线的读出电压Vread的大小被设定为，随着选择字线位于的群组向位线侧偏移而阶段性地增加。即，当选择字线位于群组1时，对选择字线施加读出电压Vread1，当选择字线位于群组2时，对选择字线施加读出电压Vread2，…以此类推，当选择字线位于群组y时，对选择字线施加读出电压Vready，当选择字线位于群组x时，对选择字线施加读出电压Vreadx。其中，读出电压Vread1<Vread2<…<Vready<Vreadx。表中所示的读出电压Vread与字线群组的关系的设定，例如能够保存在对与快闪存储器的动作相关的设定信息进行存储的熔断单元(fuse cell)中。保存在熔断单元中的设定信息例如在快闪存储器的电源接通时被加载(load)至缓存器中，控制器140在读出动作时，依据由缓存器中的设定信息来决定读出电压Vread的大小。
由于经过大量W/E循环后的位线BL附近的数据“1”的存储单元的阈值Vt存在变得比W/E循环前高的倾向，容易造成将数据“1”的存储单元误读为数据“0”。此时，通过本实施例的读出方式，增加位线BL附近的读出电压Vread，能够有效地抵消位线附近的存储单元的阈值Vt的增加，减少读出错误的数量。
值得一提的是，若位线BL附近的读出电压Vread的增加过大，则在校验读出电压Vverify与读出电压Vread之间读出的存储单元的阈值裕度将变小。因而，在一实施例中，位线侧的字线的读出电压Vread的增加存在最佳值。例如，字线WLn的读出电压Vreadx与字线WL0的读出电压Vread1的差值为Vreadx－Vread1＝0.2V～0.4V。
在进行读出动作时，经由输入/输出缓冲器120而将读出命令及地址信息导入至内部。控制器140根据图6所示的设定，基于行地址来决定施加至选择字线的读出电压Vread的大小。具体而言，内部电压产生电路180生成图6的表中所设定的读出电压Vread，字线选择电路150基于行地址来使连接于选择字线的晶体管导通，并经由所述晶体管来将由内部电压产生电路180所生成的读出电压Vread施加至选择字线。
接着说明本发明的第二实施例。第二实施例中，在读出动作时，对非选择字线施加的读出通过电压Vpassr是根据选择字线的位置或编号来变更。
图7所示的表是表示将选择字线划分为多个群组时的各群组与施加至非选择字线的读出通过电压Vpassr的关系。第二实施例中，字线WLi(i＝0、1、2、…、n)从源极线侧开始依序具有0、1、2、...、n的编号时，在读出动作时，所有字线WL被划分为比1大的若干个群组。举例来说，最开头的群组1包括字线WL0至字线WLi-1，群组2包括字线WLi至字线WLj…等，以此类推，最后的群组x则包括字线WLk至字线WLn，此处，i大于2，j大于i，k大于j。
请参照图7，本实施例中，施加至非选择字线的读出通过电压Vpassr的大小被设定为，随着选择字线位于的群组向位线侧偏移而阶段性地增加。即，当选择字线位于群组1时，对非选择字线施加读出电压Vpassr1，当选择字线位于群组2时，对非选择字线施加读出电压Vpassr2，…以此类推，当选择字线位于群组y时，对非选择字线施加读出电压Vpassry，当选择字线位于群组x时，对非选择字线施加读出电压Vpassrx。其中，读出通过电压Vpassr1＜Vpassr2＜…＜Vpassry＜Vpassrx。
本实施例的读出通过电压Vpassr的设定是在读出动作时使用，也可在编程动作中的校验读出时使用。即，如图5所示，在写入动作时的校验读出中，对非选择字线施加的读出通过电压Vpassr是根据选择字线的位置来变更。与以往使用较低且固定的读出通过电压的设定相比，通过使用本实施例的读出通过电压的设定，当读出在位线附近的存储单元时，NAND串的整体电阻会变低，进而，能够抵消大量W/E循环后的NAND串的电阻的增加，减少读出错误(将数据“1”误读为数据“0”)的数量。
图7所示的表的设定与第一实施例同样地，例如能够作为与快闪存储器的动作相关的设定信息而保存在熔断单元内。保存在熔断单元中的设定信息例如在快闪存储器的电源接通时被加载至缓存器，控制器140在读出动作时，依据由缓存器中的设定信息来决定读出通过电压Vpassr的大小。
在进行读出动作时，经由输入/输出缓冲器120而将读出命令及地址信息导入至内部。控制器140基于行地址，对选择字线施加读出电压Vread，并根据图7所示的设定，来决定对非选择字线施加的读出通过电压Vpassr的大小。具体而言，内部电压产生电路180生成在图7的表中所设定的读出通过电压Vpassr，对于由字线选择电路150所选择的选择字线施加读出电压Vread，对于非选择字线施加读出通过电压Vpassr。此外，对于写入动作中的校验读出也同样地，控制器140在对为了写入而选择的选择字线进行校验读出时，根据图7所示的设定将读出通过电压Vpassr施加至非选择字线。
接着说明本发明的第三实施例。第三实施例中，在读出动作时，对非选择字线施加的读出通过电压Vpassr根据选择字线的位置或编号来变更。此处，跟第二实施例不同的是，第二实施例中，对于所有非选择字线施加的读出通过电压是单一的值。而第三实施例中，对于介于选择字线与位线间的非选择字线所施加的读出通过电压以及对于介于选择字线及源极线间的非选择字线所施加的读出通过电压为不同的值。
图8表示了对NAND串的选择字线WLi连接的存储单元i进行读出时，对非选择字线施加的读出通过电压Vpassr1与读出通过电压Vpassr2。如图所示，本实施例中，在进行读出动作，非选择字线被划分为两个群组，第1个群组是介于选择字线WLi与位线BL间的非选择字线，包括字线WLi+1至字线WLn，对第1个群组中的非选择字线所施加的读出通过电压为Vpassr1；第2个群组则是介于选择字线WLi与源极线SL间的非选择字线，包括字线WL0至字线WLi-1，对第2个群组中的非选择字线施加的读出通过电压为Vpassr2。
本实施例中，读出通过电压Vpassr2被设置为比读出通过电压Vpassr1高(Vpassr2＞Vpassr1)。因此，在对连接于位线BL附近的字线的存储单元进行读出时，施加于大部分的非选择字线的读出通过电压都会被设置为读出通过电压Vpassr2。与以往使用较低且固定的读出通过电压的设定相比，通过使用本实施例的读出通过电压Vpassr的设定，当读出在位线BL附近的存储单元时，NAND串的整体电阻会变低，进而，能够抵消大量W/E循环后的NAND串的电阻的增加，减少读出错误(将数据“1”误读为数据“0”)的数量。与第二实施例同样地，本实施例的读出通过电压Vpassr的设定是在读出动作时使用，此外也可在编程动作中的校验读出时使用。
此外，读出通过电压Vpassr1、读出通过电压Vpassr2的大小的设定与第一实施例时同样地，例如能够作为与快闪存储器的动作相关的设定信息而保存在熔断单元内。保存在熔断单元中的设定信息例如在快闪存储器的电源接通时被加载至缓存器，控制器140在读出动作时，依据保持在缓存器中的设定信息来决定读出通过电压Vpassr1、读出通过电压Vpassr2的大小。
在进行读出动作时，经由输入/输出缓冲器120而将读出命令及地址信息导入至内部。控制器140基于行地址，对为了读出而选择的选择字线施加读出电压Vread，而且，根据选择字线的位置，对介于选择字线与位线之间的非选择字线施加读出通过电压Vpassr1，对介于选择字线与源极线之间的非选择字线施加读出通过电压Vpassr2。此外，对于写入动作中的校验读出也同样地，控制器140在对为了写入而选择的选择字线进行校验读出时，对介于选择字线与位线之间的非选择字线施加读出通过电压Vpassr1，对介于选择字线与源极线之间的非选择字线施加读出通过电压Vpassr2。
接着说明本发明的变形例。NAND串整体电阻随着W/E循环数的增加而变高。并且，在大量W/E循环后，在位线附近的存储单元中会引起将数据“1”误读出为数据“0”的读出错误。为了抑制此种读出错误，所述第一实施例至第三实施例提出了读出电压Vread及读出通过电压Vpassr的新颖的偏压方法。第一实施例是提供为了读出而对字线施加的读出电压Vread的设定。第二实施例及第三实施例是为了读出而对非选择字线施加的读出通过电压Vpassr的设定。这些实施例皆具有下述效果，即，减少在大量W/E循环后于位线侧附近的存储单元中引起的读出错误。因此，本发明的变形例，也能够将所述第一至第三实施例加以组合使用。例如为第一与第二实施例的组合、第一与第三实施例的组合、第二与第三实施例的组合、或者第一到第三实施例的组合。
此外，所述实施例中，为了简化而在NAND串中不包含虚设存储单元，但也可与位线侧选择晶体管和/或源极线侧选择晶体管邻接地设置虚设存储单元。以上对本发明的实施例进行了详述，但本发明并不限定于特定的实施方式，能够在权利要求所记载的发明主旨的范围内进行各种变形、变更。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (15)

1.一种读出方法，其是与非型快闪存储器的读出方法，其特征在于，包括：
当对选择字线施加读出电压时，将所述读出电压设定为随着朝向位线侧而变大。
2.根据权利要求1所述的读出方法，其特征在于，包括：
将连接于与非串的各存储单元的多个字线划分为至少三个群组，并预先设定与各群组对应的各读出电压随着朝向位线侧而变大的关系，基于所述关系来决定所述读出电压。
3.根据权利要求1所述的读出方法，其特征在于，包括：
当对所述选择字线施加所述读出电压，对非选择字线施加读出通过电压时，将所述读出通过电压设定为随着所述选择字线朝向位线侧而变大。
4.根据权利要求3所述的读出方法，其特征在于，包括：
将连接于与非串的各存储单元的多个字线划分为至少两个群组，并对各群组预先设定与随着所述选择字线朝向位线侧而变大的所述读出通过电压的关系，基于所述关系来决定所述读出通过电压。
5.根据权利要求1所述的读出方法，其特征在于，包括：
当对所述选择字线施加所述读出电压，对非选择字线施加读出通过电压时，将所述读出通过电压设定为，对介于所述选择字线与源极线侧之间的非选择字线施加的读出通过电压比对介于所述选择字线与位线之间的非选择字线施加的读出通过电压大。
6.根据权利要求1所述的读出方法，其特征在于，包括：
将连接于与非串的各存储单元的多个字线划分为至少三个群组，并预先设定与各群组对应的各读出电压随着朝向位线侧而变大的第一关系，且将连接于与非串的各存储单元的多个字线划分为至少两个群组，对各群组预先设定与随着所述选择字线朝向位线侧而变大的读出通过电压的第二关系，当对所述选择字线施加所述读出电压，对非选择字线施加读出通过电压时，基于所述第一关系来决定所述读出电压，并基于所述第二关系来决定所述读出通过电压。
7.根据权利要求1所述的读出方法，其特征在于，包括：
将连接于与非串的各存储单元的多个字线划分为至少三个群组，并预先设定与各群组对应的各读出电压随着朝向位线侧而变大的关系，当对所述选择字线施加所述读出电压，对非选择字线施加读出通过电压时，基于所述关系来决定所述读出通过电压，所述读出通过电压被设定为，对介于所述选择字线与源极线之间的非选择字线施加的读出通过电压比对介于所述选择字线与位线之间的非选择字线施加的读出通过电压大。
8.根据权利要求3至5中任一项所述的读出方法，其特征在于，所述读出方法包括写入动作中的校验读出。
9.一种半导体存储装置，其特征在于，包括：
与非型的存储单元阵列，形成有与非串；
读出部件，对选择字线施加读出电压，以对所述存储单元阵列的页面进行读出，；以及
设定部件，将所述读出电压设定为随着朝向位线侧而变大。
10.根据权利要求9所述的半导体存储装置，其特征在于，所述设定部件将连接于与非串的各存储单元的多个字线划分为至少三个群组，并设定与各群组对应的各读出电压随着朝向位线侧而变大的关系，
所述读出部件基于由所述设定部件所设定的关系来对选择字线施加读出电压。
11.根据权利要求9所述的半导体存储装置，其特征在于，所述设定部件将连接于与非串的各存储单元的多个字线划分为至少两个群组，并对各群组设定与随着选择字线朝向位线侧而变大的读出通过电压的关系，
所述读出部件基于由所述设定部件所设定的关系来对非选择字线施加读出通过电压。
12.根据权利要求9所述的半导体存储装置，其特征在于，所述读出部件以对介于所述选择字线与源极线之间的非选择字线施加的读出通过电压比对介于所述选择字线与位线之间的非选择字线施加的读出通过电压大的方式，来对非选择字线施加读出通过电压。
13.根据权利要求9所述的半导体存储装置，其特征在于，所述设定部件将连接于与非串的各存储单元的多个字线划分为至少三个群组，并设定与各群组对应的各读出电压随着朝向位线侧而变大的第一关系，且将连接于与非串的各存储单元的多个字线划分为至少两个群组，并对各群组设定与随着选择字线朝向位线侧而变大的读出通过电压的第二关系，
所述读出部件基于由所述设定部件所设定的所述第一关系来对所述选择字线施加读出电压，且基于所述第二关系来对非选择字线施加读出通过电压。
14.根据权利要求9所述的半导体存储装置，其特征在于，所述设定部件将连接于与非串的各存储单元的多个字线划分为至少三个群组，并设定与各群组对应的各读出电压随着朝向位线侧而变大的关系，
所述读出部件基于由所述设定部件所设定的关系来对选择字线施加读出电压，且以对介于所述选择字线与源极线之间的非选择字线施加的读出通过电压比对介于所述选择字线与位线之间的非选择字线施加的读出通过电压大的方式，来对非选择字线施加读出通过电压。
15.根据权利要求9所述的半导体存储装置，其特征在于，所述读出部件在写入动作中进行校验读出。
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