TWI740780B - 半導體儲存裝置以及讀出方法 - Google Patents

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Abstract

一種能夠降低因大量W/E循環後的源極端效應引起的故障的半導體儲存裝置。NAND型快閃記憶體的讀出方法將連接於NAND串的各儲存胞的多個字元線劃分為字元線（WL0～WLi-1）的群組1、字元線（WLi～WLj）的群組2、…、字元線（WLj+1～WLk-1）的群組y、字元線（WLk～WLn）的群組x，並預先設定與各群組對應的各讀出電壓（Vread1、Vread2、…、Vready、Vreadx）隨著朝向位元線側而變大的關係，依據此設定來對選擇字元線施加讀出電壓。

Description

半導體儲存裝置以及讀出方法
本發明是有關於一種反及（Not AND，NAND）型快閃記憶體（flash memory）等半導體儲存裝置，尤其涉及其讀出方法。
NAND型快閃記憶體是以頁面（page）為單位來進行讀出或程式化，而且以區塊為單位來進行擦除。關於此種NAND型快閃記憶體，例如日本專利第5952366號公報公開了一種擦除方法，可抑制因資料反復重寫引起的閘極氧化膜的劣化，增加資料重寫次數，日本專利第5992983號公報公開了一種程式化方法，能夠實現閾值分佈幅度的窄帶化。
在NAND型快閃記憶體中，如圖1所示，一個NAND串（string）具有：串聯連接的多個儲存胞、連接於位元線BL的位元線側選擇電晶體、以及連接於源極線SL的源極線側選擇電晶體。儲存胞各自連接於對應的字元線WLi（i=0、1、2、…、n）。此處，為便於說明，將連接於字元線WLi的儲存胞稱作儲存胞i。此外，NAND串也可以包含與位元線側選擇電晶體或源極線側選擇電晶體鄰接的虛設（dummy）儲存胞（圖1未繪示）。
儲存資料“0”的儲存胞的閾值Vt是比儲存資料“1”的儲存胞的閾值Vt高且為正的值。圖2繪示在讀出動作時，當在讀出連接於選擇字元線WLn的儲存胞n的資料而對各字元線施加的偏壓電壓的示例。其中，為了讀出儲存胞n而選擇的字元線為選擇字元線，而其他的字元線為非選擇字元線。如圖2所示，對選擇字元線WLn施加讀出電壓Vread，對其他非選擇字元線施加讀出通過電壓Vpassr，對位元線側選擇電晶體及源極線側選擇電晶體的閘極SGD施加用於使電晶體導通的某正電壓，並對位元線BL施加比對源極線SL施加的偏壓大的正偏壓電壓。此處，讀出通過電壓Vpassr用於使非選擇儲存胞導通，因此比資料“0”的閾值Vt高。
大體上，字元線WL的偏壓電壓-閾值Vt的大小越大，各儲存胞通道電阻越小。由於資料“0”的儲存胞的閾值Vt比資料“1”的儲存胞的閾值Vt大，因此資料“0”的儲存胞的通道電阻比資料“1”的儲存胞的通道電阻大。
讀出的儲存胞的閾值Vt是根據讀出電壓Vread的大小來定義。資料“0”的儲存胞具有比某預設值大的閾值Vt，資料“1”的儲存胞具有比此預設值小或相同的閾值Vt。
NAND型快閃記憶體具有背圖案效應（back pattern effect），會使得所讀出的儲存胞的閾值Vt對於NAND串的其他儲存胞的資料有強依存性。例如，與其他儲存胞全部為資料“1”的情況相比，當其他儲存胞全部為資料“0”時，所讀出的儲存胞的閾值Vt更高。亦即，其他儲存胞全部為資料“0”時整體的通道電阻比其他儲存胞全部為資料“1”時整體的通道電阻高，故其他儲存胞全部為資料“0”時流經NAND串的電流比其他儲存胞全部為資料“1”時流經NAND串的電流小，結果，在頁面緩衝器/讀出電路中所讀出的儲存胞的閾值Vt看起來變高。
此外，在讀出儲存胞i時，由於儲存胞i的金屬氧化物半導體場效應電晶體的基體效應（body effect），相較於儲存在儲存胞i+1與儲存胞n之間的資料，儲存在儲存胞0與儲存胞i-1之間的資料對於儲存胞i的閾值Vt具有更大的影響。這被稱作“源極端效應（source side effect）”。具體來說，即便當NAND串中所有儲存胞的資料皆相同，源極端效應也會使位元線BL附近的儲存胞的閾值Vt偏移（shift）得比源極線附近的儲存胞的閾值Vt高。
參照圖3解釋背圖案效應對閾值的影響，圖3的（A）及圖3的（B）繪示了在儲存胞0與儲存胞n-1之間具有不同的資料模式的NAND串。當對資料“1”的儲存胞n進行讀出時，因背圖案效應，從圖3的（A）的儲存胞0直至儲存胞n-1為止的源極側的儲存胞的電阻變得比圖3的（B）的電阻高，因此圖3的（A）儲存胞n的閾值Vt變得比圖3的（B）的儲存胞n的閾值Vt高。
大體上，儲存胞的通道電阻會隨著寫入及擦除循環（以下稱作W/E循環）的次數增加而變大。因此，經過大量W/E循環後的NAND串的整體電阻會比經過較少W/E循環少的NAND串高。舉例來說，在圖3的（A）的NAND串經過大量W/E循環後，儲存胞n的閾值Vt隨著W/E循環的增加而變高，進而使得在讀出儲存胞n的資料時因源極端效應而產生讀出錯誤（位元線側的儲存胞的資料“1”偏移至資料“0”）。
本發明解決此種以往的問題，其目的在於提供一種能夠降低因大量W/E循環後的源極端效應引起的故障的半導體儲存裝置以及讀出方法。
本發明的NAND型快閃記憶體的讀出方法在對選擇字元線施加讀出電壓時，將所述讀出電壓設定為隨著朝向位元線側而變大。一實施方式中，將連接於NAND串的各儲存胞的多個字元線劃分為至少三個群組（group），並預先設定與各群組對應的各讀出電壓隨著朝向位元線側而變大的關係，基於所述關係來決定所述讀出電壓。
本發明的半導體儲存裝置包括：NAND型的儲存胞陣列，形成有NAND串；讀出部件，對所述儲存胞陣列的頁面進行讀出；以及設定部件，將連接於NAND串的各儲存胞的多個字元線劃分為至少三個群組，並設定與各群組對應的各讀出電壓隨著朝向位元線側而變大的關係，所述讀出部件基於由所述設定部件所設定的關係來對選擇字元線施加讀出電壓。
本發明透過使施加至選擇字元線的讀出電壓隨著朝向位元線側而變大，或透過使施加至非選擇字元線的讀出通過電壓隨著朝向位元線側而變大，能夠降低因源極端效應引起的讀出錯誤。
此外，本發明中亦可根據選擇字元線的位置，動態設定對非選擇字元線的施加的讀出通過電壓，具體而言，可使得對介於選擇字元線與源極線間的非選擇字元線施加的讀出通過電壓比對介於選擇字元線與位元線間的非選擇字元線施加的讀出通過電壓大，來降低因源極端效應引起的讀出錯誤。
本發明的半導體儲存裝置是在NAND型快閃記憶體或者嵌入此種快閃記憶體的微控制器（micro controller）、微處理器（micro processor）、邏輯等中實施。
接著，將本發明的實施例的NAND型快閃記憶體的內部結構示於圖4。快閃記憶體100是包含下述部分而構成，即：儲存胞陣列110，由多個儲存胞呈矩陣狀地排列而成；輸入/輸出緩衝器120，連接於外部輸入/輸出端子I/O；地址暫存器130，從輸入/輸出緩衝器120接收地址資料；控制器140，從輸入/輸出緩衝器120接收命令資料等，對各部進行控制；字元線選擇電路150，從地址暫存器130接收列地址資訊Ax，對列地址資訊Ax進行解碼，並基於解碼結果來進行區塊的選擇及字元線的選擇等；頁面緩衝器/讀出電路160，保持從由字元線選擇電路150所選擇的頁面讀出的資料，或者保持應程式化至所選擇的頁面的輸入資料；行選擇電路170，從地址暫存器130接收行地址資訊Ay，對行地址資訊Ay進行解碼，並基於所述解碼結果來選擇頁面緩衝器/讀出電路160內的行地址的資料；以及內部電壓產生電路180，生成資料的讀出、程式化及擦除等所需的各種電壓（寫入電壓Vprog、通過電壓Vpass-prog，讀出通過電壓Vpassr、讀出電壓Vread、擦除電壓Vers等）。
儲存胞陣列110包含多個區塊BLK(0)~BLK(m-1)，在各區塊內形成多個NAND串。NAND串既可二維地形成於基板上，也可從基板的主面沿垂直方向三維地形成。而且，一個儲存胞可儲存2值資料或多值資料。
控制器140可使用硬體及/或軟體而構成，例如可包含微電腦、狀態機、邏輯等。控制器140基於從外部輸入的命令及/或控制信號（地址鎖存使能（address latch enable）信號或命令鎖存使能（command latch enable）信號）來控制讀出、寫入（程式化）、擦除動作等。
在讀出動作中，對選擇字元線施加讀出電壓Vread，對非選擇字元線施加讀出通過電壓Vpassr，對選擇閘極線SGD施加正電壓，使位元線側選擇電晶體及源極線側選擇電晶體導通，對位元線施加某正電壓，對共用源極線施加例如0 V。在寫入（程式化）動作中，對選擇字元線施加高電壓的程式化電壓Vprog，對非選擇字元線施加中間的通過電壓Vpass-prog，使位元線側選擇電晶體導通，將源極線側選擇電晶體設為非導通，將與資料“0”或“1”相應的電位供給至位元線。在擦除動作中，對區塊內的選擇字元線施加某電壓，對P阱（well）施加高電壓的擦除脈衝（pulse），將浮置閘極的電子抽出至基板，由此來進行以區塊為單位的擦除。
接著，對本實施例的NAND型快閃記憶體的動作進行說明。在對本實施例的新穎的讀出方法進行說明之前，先說明作為前提的讀出方法。讀出動作有兩種，一個是根據讀出命令而實施的讀出，另一個是根據程式化命令而實施的寫入動作中的校驗讀出。圖5例示在寫入動作時對選擇字元線與非選擇字元線施加的偏壓電壓。對於選擇字元線，在寫入時施加高電壓脈衝（程式化電壓Vprog），在所述脈衝施加後的校驗讀出時施加校驗讀出電壓Vverify，對於非選擇字元線，在寫入時施加用於程式化的中間電壓脈衝（通過電壓Vpass-prog），在所述脈衝施加的校驗讀出時施加讀出通過電壓Vpassr。
當連接於選擇字元線的各儲存胞同時受到程式化，稱之為頁面程式化。而校驗讀出是對各個經程式化的儲存胞的閾值Vt進行檢測。其中，當檢測到經程式化為資料“0”的儲存胞的閾值Vt高於校驗讀出電壓Vverify時，校驗讀出通過，對所述儲存胞的程式化停止。另一方面，當檢測到經程式化為資料“0”的儲存胞的閾值Vt低於校驗讀出電壓Vverify時，則施加高出ΔV的下個高電壓脈衝（程式化電壓Vprog），進一步對所述儲存胞進行程式化，最終，當所述儲存胞的閾值Vt變得高於校驗讀出電壓Vverify時，程式化動作結束。藉由使用程式化校驗序列，能夠縮窄程式化有資料“0”的儲存胞的閾值Vt的分佈。而且，為了獲得校驗讀出電壓Vverify與讀出電壓Vread之間的電壓裕度（margin），校驗讀出電壓Vverify低於讀出電壓Vread。
本發明的第一實施例中，在讀出動作時，施加於選擇字元線的讀出電壓Vread是根據選擇字元線的編號或位置來變更。另一方面，校驗讀出電壓Vverify是與程式化時的選擇字元線無關地設定為固定的大小。
圖6所示的表是表示將選擇字元線劃分為多個群組時的各群組與施加至選擇字元線的讀出電壓Vread的關係。本實施例中，字元線WLi（i=0、1、2、…、n）從源極線側開始依序具有0、1、2、...、n的編號，在讀出動作時，所有字元線WL被劃分為比2大的若干個群組。舉例來說，最開頭的群組1包括字元線WL0至字元線WLi-1，群組2包括字元線WLi至字元線WLj…等，以此類推，最後的群組x則包括字元線WLk至字元線WLn。此處，i大於2，j大於i，k大於j。
請參照圖6，本實施例中，施加至選擇字元線的讀出電壓Vread的大小被設定為，隨著選擇字元線位於的群組向位元線側偏移而階段性地增加。即，當選擇字元線位於群組1時，對選擇字元線施加讀出電壓Vread1，當選擇字元線位於群組2時，對選擇字元線施加讀出電壓Vread2，…以此類推，當選擇字元線位於群組y時，對選擇字元線施加讀出電壓Vready，當選擇字元線位於群組x時，對選擇字元線施加讀出電壓Vreadx。其中，讀出電壓Vread1＜ Vread2＜…＜Vready＜Vreadx。表中所示的讀出電壓Vread與字元線群組的關係的設定，例如能夠保存在對與快閃記憶體的動作相關的設定資訊進行儲存的熔斷胞元（fuse cell）中。保存在熔斷胞元中的設定資訊例如在快閃記憶體的電源接通時被載入（load）至暫存器中，控制器140在讀出動作時，依據由暫存器中的設定資訊來決定讀出電壓Vread的大小。
由於經過大量W/E循環後的位元線BL附近的資料“1”的儲存胞的閾值Vt存在變得比W/E循環前高的傾向，容易造成將資料“1”的儲存胞誤讀為資料“0”。此時，藉由本實施例的讀出方式，增加位元線BL附近的讀出電壓Vread，能夠有效地抵消位元線附近的儲存胞的閾值Vt的增加，減少讀出錯誤的數量。
值得一提的是，若位元線BL附近的讀出電壓Vread的增加過大，則在校驗讀出電壓Vverify與讀出電壓Vread之間讀出的儲存胞的閾值裕度將變小。因而，在一實施例中，位元線側的字元線的讀出電壓Vread的增加存在最佳值。例如，字元線WLn的讀出電壓Vreadx與字元線WL0的讀出電壓Vread1的差值為Vreadx－Vread1＝0.2 V～0.4 V。
在進行讀出動作時，經由輸入/輸出緩衝器120而將讀出命令及地址資訊導入至內部。控制器140根據圖6所示的設定，基於列地址來決定施加至選擇字元線的讀出電壓Vread的大小。具體而言，內部電壓產生電路180生成圖6的表中所設定的讀出電壓Vread，字元線選擇電路150基於列地址來使連接於選擇字元線的電晶體導通，並經由所述電晶體來將由內部電壓產生電路180所生成的讀出電壓Vread施加至選擇字元線。
接著說明本發明的第二實施例。第二實施例中，在讀出動作時，對非選擇字元線施加的讀出通過電壓Vpassr是根據選擇字元線的位置或編號來變更。
圖7所示的表是表示將選擇字元線劃分為多個群組時的各群組與施加至非選擇字元線的讀出通過電壓Vpassr的關係。第二實施例中，字元線WLi（i=0、1、2、…、n）從源極線側開始依序具有0、1、2、...、n的編號時，在讀出動作時，所有字元線WL被劃分為比1大的若干個群組。舉例來說，最開頭的群組1包括字元線WL0至字元線WLi-1，群組2包括字元線WLi至字元線WLj…等，以此類推，最後的群組x則包括字元線WLk至字元線WLn，此處，i大於2，j大於i，k大於j。
請參照圖7，本實施例中，施加至非選擇字元線的讀出通過電壓Vpassr的大小被設定為，隨著選擇字元線位於的群組向位元線側偏移而階段性地增加。即，當選擇字元線位於群組1時，對非選擇字元線施加讀出電壓Vpassr1，當選擇字元線位於群組2時，對非選擇字元線施加讀出電壓Vpassr2，…以此類推，當選擇字元線位於群組y時，對非選擇字元線施加讀出電壓Vpassry，當選擇字元線位於群組x時，對非選擇字元線施加讀出電壓Vpassrx。其中，讀出通過電壓Vpassr1＜Vpassr2＜…＜Vpassry＜Vpassrx。
本實施例的讀出通過電壓Vpassr的設定是在讀出動作時使用，也可在程式化動作中的校驗讀出時使用。即，如圖5所示，在寫入動作時的校驗讀出中，對非選擇字元線施加的讀出通過電壓Vpassr是根據選擇字元線的位置來變更。與以往使用較低且固定的讀出通過電壓的設定相比，藉由使用本實施例的讀出通過電壓的設定， 當讀出在位元線附近的儲存胞時，NAND串的整體電阻會變低，進而，能夠抵消大量W/E循環後的NAND串的電阻的增加，減少讀出錯誤（將資料“1”誤讀為資料“0”）的數量。
圖7所示的表的設定與第一實施例同樣地，例如能夠作為與快閃記憶體的動作相關的設定資訊而保存在熔斷胞元內。保存在熔斷胞元中的設定資訊例如在快閃記憶體的電源接通時被載入至暫存器，控制器140在讀出動作時，依據由暫存器中的設定資訊來決定讀出通過電壓Vpassr的大小。
在進行讀出動作時，經由輸入/輸出緩衝器120而將讀出命令及地址資訊導入至內部。控制器140基於列地址，對選擇字元線施加讀出電壓Vread，並根據圖7所示的設定，來決定對非選擇字元線施加的讀出通過電壓Vpassr的大小。具體而言，內部電壓產生電路180生成在圖7的表中所設定的讀出通過電壓Vpassr，對於由字元線選擇電路150所選擇的選擇字元線施加讀出電壓Vread，對於非選擇字元線施加讀出通過電壓Vpassr。此外，對於寫入動作中的校驗讀出也同樣地，控制器140在對為了寫入而選擇的選擇字元線進行校驗讀出時，根據圖7所示的設定將讀出通過電壓Vpassr施加至非選擇字元線。
接著說明本發明的第三實施例。第三實施例中，在讀出動作時，對非選擇字元線施加的讀出通過電壓Vpassr根據選擇字元線的位置或編號來變更。此處，跟第二實施例不同的是，第二實施例中，對於所有非選擇字元線施加的讀出通過電壓是單一的值。而第三實施例中，對於介於選擇字元線與位元線間的非選擇字元線所施加的讀出通過電壓以及對於介於選擇字元線及源極線間的非選擇字元線所施加的讀出通過電壓為不同的值。
圖8表示了對NAND串的選擇字元線WLi連接的儲存胞i進行讀出時，對非選擇字元線施加的讀出通過電壓Vpassr1與讀出通過電壓Vpassr2。如圖所示，本實施例中，在進行讀出動作，非選擇字元線被劃分為兩個群組，第1個群組是介於選擇字元線WLi與位元線BL間的非選擇字元線，包括字元線WLi+1至字元線WLn，對第1個群組中的非選擇字元線所施加的讀出通過電壓為Vpassr1；第2個群組則是介於選擇字元線WLi與源極線SL間的非選擇字元線，包括字元線WL0至字元線WLi-1，對第2個群組中的非選擇字元線施加的讀出通過電壓為Vpassr2。
本實施例中，讀出通過電壓Vpassr2被設置為比讀出通過電壓Vpassr1高（Vpassr2＞Vpassr1）。因此，在對連接於位元線BL附近的字元線的儲存胞進行讀出時，施加於大部分的非選擇字元線的讀出通過電壓都會被設置為讀出通過電壓Vpassr2。與以往使用較低且固定的讀出通過電壓的設定相比，藉由使用本實施例的讀出通過電壓Vpassr的設定，當讀出在位元線BL附近的儲存胞時，NAND串的整體電阻會變低，進而，能夠抵消大量W/E循環後的NAND串的電阻的增加，減少讀出錯誤（將資料“1”誤讀為資料“0”）的數量。與第二實施例同樣地，本實施例的讀出通過電壓Vpassr的設定是在讀出動作時使用，此外也可在程式化動作中的校驗讀出時使用。
此外，讀出通過電壓Vpassr1、讀出通過電壓Vpassr2的大小的設定與第一實施例時同樣地，例如能夠作為與快閃記憶體的動作相關的設定資訊而保存在熔斷胞元內。保存在熔斷胞元中的設定資訊例如在快閃記憶體的電源接通時被載入至暫存器，控制器140在讀出動作時，依據保持在暫存器中的設定資訊來決定讀出通過電壓Vpassr1、讀出通過電壓Vpassr2的大小。
在進行讀出動作時，經由輸入/輸出緩衝器120而將讀出命令及地址資訊導入至內部。控制器140基於列地址，對為了讀出而選擇的選擇字元線施加讀出電壓Vread，而且，根據選擇字元線的位置，對介於選擇字元線與位元線之間的非選擇字元線施加讀出通過電壓Vpassr1，對介於選擇字元線與源極線之間的非選擇字元線施加讀出通過電壓Vpassr2。此外，對於寫入動作中的校驗讀出也同樣地，控制器140在對為了寫入而選擇的選擇字元線進行校驗讀出時，對介於選擇字元線與位元線之間的非選擇字元線施加讀出通過電壓Vpassr1，對介於選擇字元線與源極線之間的非選擇字元線施加讀出通過電壓Vpassr2。
接著說明本發明的變形例。NAND串整體電阻隨著W/E循環數的增加而變高。並且，在大量W/E循環後，在位元線附近的儲存胞中會引起將資料“1”誤讀出為資料“0”的讀出錯誤。為了抑制此種讀出錯誤，所述第一實施例至第三實施例提出了讀出電壓Vread及讀出通過電壓Vpassr的新穎的偏壓方法。第一實施例是提供為了讀出而對字元線施加的讀出電壓Vread的設定。第二實施例及第三實施例是為了讀出而對非選擇字元線施加的讀出通過電壓Vpassr的設定。這些實施例皆具有下述效果，即，減少在大量W/E循環後於位元線側附近的儲存胞中引起的讀出錯誤。因此，本發明的變形例，也能夠將所述第一至第三實施例加以組合使用。例如為第一與第二實施例的組合、第一與第三實施例的組合、第二與第三實施例的組合、或者第一到第三實施例的組合。
此外，所述實施例中，為了簡化而在NAND串中不包含虛設儲存胞，但也可與位元線側選擇電晶體及/或源極線側選擇電晶體鄰接地設置虛設儲存胞。以上對本發明的實施例進行了詳述，但本發明並不限定於特定的實施方式，能夠在權利要求書所記載的發明主旨的範圍內進行各種變形、變更。
100：快閃記憶體 110：儲存胞陣列 120：輸入/輸出緩衝器 130：地址暫存器 140：控制器 150：字元線選擇電路 160：頁面緩衝器/讀出電路 170：行選擇電路 180：內部電壓產生電路 Ax：列地址資訊 Ay：行地址資訊 BL：位元線 BLK(0)~BLK(m-1)：區塊 SGD：選擇閘極線 SL：源極線 Vers：擦除電壓 Vpass-prog：通過電壓 Vpassr、Vpassr1、Vpassr2、Vpassrx、Vpassry：讀出通過電壓 Vprog：程式化電壓 Vread、Vread1、Vread2、Vreadx、Vready：讀出電壓 Vverify：校驗讀出電壓 WL0、WL1、WLi、Wli+1、WLi-1、WLj、WLj+1、WLk、WLk-1、WLn：字元線
圖1是表示NAND型快閃記憶體的一個NAND串的結構的圖。 圖2是例示在讀出動作時對NAND串施加的偏壓電壓的圖。 圖3的（A）是例示儲存胞0至儲存胞n-1具有資料“0”的NAND串的圖，圖3的（B）是例示儲存胞0至儲存胞n-1具有資料“1”的NAND串的圖。 圖4是表示本發明的實施例的NAND型快閃記憶體的內部結構的圖。 圖5是說明本發明的實施例的NAND快閃記憶體的寫入動作與寫入校驗的圖。 圖6是表示本發明的第一實施例的經劃分的字元線的群組與讀出電壓的關係的表。 圖7是表示本發明的第二實施例的經劃分的字元線的群組與讀出通過電壓的關係的表。 圖8是說明本發明的第三實施例的讀出通過電壓的施加例的圖。
Vread、Vread1、Vread2、Vreadx、Vready：讀出電壓 WL0、WLi、WLi-1、WLj、WLj+1、WLk、WLk-1、WLn：字元線

Claims (15)

  1. 一種讀出方法，其是反及型快閃記憶體的讀出方法，包括：當對選擇字元線施加讀出電壓時，將所述讀出電壓設定為隨著朝向位元線側而變大。
  2. 如請求項1所述的讀出方法，包括：將連接於反及串的各儲存胞的多個字元線劃分為至少三個群組，並預先設定與各所述群組對應的各讀出電壓隨著朝向位元線側而變大的關係，基於所述關係來決定所述讀出電壓。
  3. 如請求項1所述的讀出方法，包括：當對所述選擇字元線施加所述讀出電壓，對非選擇字元線施加讀出通過電壓時，將所述讀出通過電壓設定為隨著所述選擇字元線朝向位元線側而變大。
  4. 如請求項3所述的讀出方法，包括：將連接於反及串的各儲存胞的多個字元線劃分為至少兩個群組，並對各所述群組預先設定與隨著所述選擇字元線朝向位元線側而變大的所述讀出通過電壓的關係，基於所述關係來決定所述讀出通過電壓。
  5. 如請求項1所述的讀出方法，包括：當對所述選擇字元線施加所述讀出電壓，對非選擇字元線施加讀出通過電壓時，將所述讀出通過電壓設定為，對介於所述選擇字元線與源極線側之間的非選擇字元線施加的所述讀出通過電 壓比對介於所述選擇字元線與位元線之間的非選擇字元線施加的所述讀出通過電壓大。
  6. 如請求項1所述的讀出方法，包括：將連接於反及串的各儲存胞的多個字元線劃分為至少三個群組，並預先設定與各所述群組對應的各讀出電壓隨著朝向位元線側而變大的第一關係，且將連接於反及串的各儲存胞的多個字元線劃分為至少兩個群組，對各所述群組預先設定與隨著所述選擇字元線朝向位元線側而變大的讀出通過電壓的第二關係，當對所述選擇字元線施加所述讀出電壓，對非選擇字元線施加所述讀出通過電壓時，基於所述第一關係來決定所述讀出電壓，並基於所述第二關係來決定所述讀出通過電壓。
  7. 如請求項1所述的讀出方法，包括：將連接於反及串的各儲存胞的多個字元線劃分為至少三個群組，並預先設定與各所述群組對應的各讀出電壓隨著朝向位元線側而變大的關係，當對所述選擇字元線施加所述讀出電壓，對非選擇字元線施加讀出通過電壓時，基於所述關係來決定所述讀出通過電壓，所述讀出通過電壓被設定為，對介於所述選擇字元線與源極線之間的非選擇字元線施加的所述讀出通過電壓比對介於所述選擇字元線與位元線之間的非選擇字元線施加的所述讀出通過電壓大。
  8. 如請求項3至5中任一項所述的讀出方法，其中所述讀出方法包括寫入動作中的校驗讀出。
  9. 一種半導體儲存裝置，包括： 反及型的儲存胞陣列，形成有反及串；讀出部件，對選擇字元線施加讀出電壓，以對所述儲存胞陣列的頁面進行讀出；以及設定部件，將所述讀出電壓設定為隨著朝向位元線側而變大。
  10. 如請求項9所述的半導體儲存裝置，其中所述設定部件將連接於反及串的各儲存胞的多個字元線劃分為至少三個群組，並設定與各所述群組對應的各讀出電壓隨著朝向位元線側而變大的關係，所述讀出部件基於由所述設定部件所設定的關係來對所述選擇字元線施加所述讀出電壓。
  11. 如請求項9所述的半導體儲存裝置，其中所述設定部件將連接於反及串的各儲存胞的多個字元線劃分為至少兩個群組，並對各所述群組設定與隨著所述選擇字元線朝向位元線側而變大的讀出通過電壓的關係，所述讀出部件基於由所述設定部件所設定的關係來對非選擇字元線施加所述讀出通過電壓。
  12. 如請求項9所述的半導體儲存裝置，其中所述讀出部件以對介於所述選擇字元線與源極線之間的非選擇字元線施加的讀出通過電壓比對介於所述選擇字元線與位元線之間的非選擇字元線施加的讀出通過電壓大的方式，來對非選擇字元線施加讀出通過電壓。
  13. 如請求項9所述的半導體儲存裝置，其中所述設定部件將連接於反及串的各存胞的多個字元線劃分為至少三個群組， 並設定與各所述群組對應的各讀出電壓隨著朝向位元線側而變大的第一關係，且將連接於反及串的各儲存胞的多個字元線劃分為至少兩個群組，並對各所述群組設定與隨著所述選擇字元線朝向位元線側而變大的讀出通過電壓的第二關係，所述讀出部件基於由所述設定部件所設定的所述第一關係來對所述選擇字元線施加讀出電壓，且基於所述第二關係來對非選擇字元線施加讀出通過電壓。
  14. 如請求項9所述的半導體儲存裝置，其中所述設定部件將連接於反及串的各儲存胞的多個字元線劃分為至少三個群組，並設定與各所述群組對應的各讀出電壓隨著朝向位元線側而變大的關係，所述讀出部件基於由所述設定部件所設定的關係來對所述選擇字元線施加讀出電壓，且以對介於所述選擇字元線與源極線之間的非選擇字元線施加的讀出通過電壓比對介於所述選擇字元線與位元線之間的非選擇字元線施加的讀出通過電壓大的方式，來對非選擇字元線施加讀出通過電壓。
  15. 如請求項11或12所述的半導體儲存裝置，其中所述讀出部件在寫入動作中進行校驗讀出。
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