CN101617370B

CN101617370B - 源侧非对称预充电编程方案

Info

Publication number: CN101617370B
Application number: CN200880004505.8A
Authority: CN
Inventors: 金镇祺; 潘弘柏
Original assignee: Mosaid Technologies Inc
Current assignee: Examine Vincent Zhi Cai management company
Priority date: 2007-02-07
Filing date: 2008-02-06
Publication date: 2014-07-16
Anticipated expiration: 2028-02-06
Also published as: EP2490225A1; CA2672245A1; JP5279729B2; US8537617B2; KR101444491B1; WO2008095294A1; KR20090117794A; US7952929B2; US20110194351A1; JP2011076715A; JP2010518538A; US20120262986A1; CN103137200A; TW200901198A; JP5476572B2; EP2122628A1; EP2122628B1; CN101617370A; US20080186776A1; US8139414B2

Abstract

一种用于编程NAND闪速单元的方法，用于在允许随机页面编程操作的同时最小化编程应力。该方法包括从正偏置的源极线非对称预充电NAND串，而将位线从NAND串去耦合，随后，施加编程电压到选择的存储器单元，并且之后应用位线数据。在非对称预充电和施加编程电压之后，所有选择的存储器单元由于它们将从它们相应的NAND串去耦合而被设置为编程禁止状态，并且它们的沟道将被本地提升到有效地禁止编程的电压。VSS偏置的位线将使得本地提升的沟道放电到VSS，从而允许发生选择的存储器单元的编程。VDD偏置的位线将不对预充电的NAND串起作用，从而保持所选择的存储器单元的编程禁止状态。

Description

源侧非对称预充电编程方案

相关申请的交叉引用

本申请要求2007年2月7日提交的美国临时专利申请60/888638的优先权的权益，该申请通过引用全部包含于此。

技术领域

本发明总的涉及半导体装置。更具体地，本发明涉及闪速存储器装置和闪速装置编程方法。

背景技术

多种类型的消费电子设备产品依赖于用于保持由微控制器执行代码的数据或者软件的一些形式的大容量存储设备。这样的消费电子设备是丰富的，并且包括诸如个人数字助理(PDA)、便携式音乐播放器、便携式多媒体播放器(PMP)和数字照相机的装置。在PDA中，需要大容量存储设备用于保存应用和数据，而便携式音乐播放器和数字照相机需要大量的大容量存储设备用于保持音乐文件数据和/或图像数据。用于这样的便携式电子设备的大容量存储设备的解决方案优选尺寸小、功耗最低并且具有高存储密度。因为诸如静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)的易失性存储器为了保持数据而需要不断地电力施加，所以将对存储器的选择限制到非易失性形式的存储器。如本领域内所公知的，便携式电子设备依赖于具有有限电源供应的电池。因此，电源移除之后仍保持数据的非易失性存储器是优选的。

虽然许多消费产品使用商用闪速存储器，但消费者在诸如具有微处理功能的蜂窝电话和装置的产品中间接使用闪速存储器。更具体地，通常在消费电子设备中存在的专用集成电路(ASIC)具有集成的闪速存储器而能够使得固件升级。不用说，由于闪速存储器在尺寸、存储密度和速度方面的最佳折衷，使其成为用于消费电子设备的优选的非易失性大容量存储的解决方案，所以闪速存储器用途十分广泛。

本领域内的普通技术人员所公知，闪速存储器装置易遭受编程干扰。更具体地，当通过将相应选择的字线驱动至编程电压来编程选择的存储器单元时，沿着不被编程的该同样的字线的未选择的存储器单元可能被无意地软编程。这是由于存在对于不被编程的选择的存储器单元建立编程禁止状态的偏压不足以完全阻止这些存储器单元被编程的问题。此外，由于编程操作期间施加到未选择字线的电压过高，能够导致编程的或者擦除的阈值电压的偏移，所以闪速存储器中的未选择的存储器单元也易遭受编程干扰。已经使用顺序编程方案解决了这个问题，然而由于随机页面编程相关的操作灵活性丧失，使得随机页面编程操作的禁止导致应用中性能的降低。

发明内容

根据本发明的第一方面，提供一种用于编程具有串联在位线和源极线之间的源极线选择装置、存储器单元和串选择装置的NAND闪速串的方法。所述方法包括偏置所述位线，非对称地预充电沟道的分组，并且编程所述选择的存储器单元。所述位线被偏置到第一电源电压电平和第二电源电压电平的其中一个。沟道的分组对应于所述存储器单元，其被非对称地预充电到与所述源极线不同的电压电平，用于将选择的存储器单元沟道设置为与保存在未选择存储器单元中的后台数据无关的编程禁止状态。仅在所述位线被偏置到所述第二电源电压电平时编程所述选择的存储器单元，并且在所述位线被偏置到所述第一电源电压电平时所述选择的存储器单元保持在所述编程禁止状态。根据本方面的实施例，编程所述选择的存储器单元包括将所述串选择装置驱动至所述第一电源电压电平，用于仅在所述位线被偏置到所述第二电源电压电平时将所述位线耦合到所述选择的存储器单元。非对称预充电能够包括通过将所述源极线选择装置驱动至电源极线传递电压来将所述源极线偏置到串预充电电压并且将所述源极线耦合到所述存储器单元。

根据所述方法的一个方面，非对称预充电包括对下部沟道预充电，对中间沟道预充电和对上部沟道预充电。所述下部沟道对应于所述源极线选择装置和与所述选择的存储器单元邻接的第一存储器单元之间的所述存储器单元，其被预充电到第一预充电电压，并且所述下部沟道包括所述选择的存储器单元和与所述选择的存储器单元邻接的第二存储器单元。所述中间沟道对应于所述第一存储器单元，其被预充电到第二预充电电压。所述上部沟道对应于所述第一存储器单元和所述串选择装置之间的所述存储器单元，其被预充电到第三预充电电压。预充电所述下部沟道包括将所述源极线选择装置和所述第一存储器单元之间的所述存储器单元的栅极端子驱动至第一传递电压。预充电所述中间沟道包括将所述第一存储器单元的栅极端子驱动至第二传递电压，所述第二传递电压至少是0V，其中，所述第二传递电压大于编程的存储器单元的阈值电压并且小于所述传递电压。预充电所述上部沟道包括将所述第一存储器单元和所述串选择装置之间的所述存储器单元的栅极端子驱动至所述第一传递电压。之后，由所述第一传递电压和所述第二传递电压之间的差值来提升所述上部沟道以提供所述第三预充电电压，其中，所述第二传递电压在所述上部沟道处于所述第三预充电电压时被选择为用于关断第一存储器单元的值。

根据本发明的另一方面，预充电所述下部沟道还包括关断所述第二存储器单元，并且关断所述源极线选择装置。预充电所述下部沟道还包括通过将所选择的存储器单元的栅极驱动至编程电压来将所选择的存储器单元沟道本地提升到有效地用于禁止编程的电压。所述编程电压大于所述第一传递电压、所述串预充电电压和所述源极线传递电压，并且所述串预充电电压至少是所述源极线传递电压。在本方面的又一个实施例中，所述串预充电电压和所述源极线传递电压处于所述第一传递电压。所述选择的存储器单元和所述源极线选择装置之间的至少一个存储器单元对应于编程页面，所述至少一个存储器单元具有编程阈值电压和擦除阈值电压的其中一个。所述第一存储器单元能够对应于具有编程阈值电压和擦除阈值电压的其中一个的编程页面。所述选择的存储器单元和所述源极线选择装置之间的存储器单元对应于具有擦除阈值电压的擦除页面，或者替代地，所述选择的存储器单元和所述串选择装置之间的存储器单元对应于具有擦除阈值电压的擦除页面。

在本发明的第二方面，提供一种用于编程具有串联在位线和源极线之间的源极线选择装置、存储器单元和串选择装置的NAND闪速串的方法。所述方法包括偏置所述位线到第一电源电压电平和第二电源电压电平的其中一个；预充电对应于所述存储器单元的沟道分组到与所述源极线不同的电压电平，用于将选择的存储器单元邻接的第一存储器单元关断；响应于施加的编程电压，将选择的存储器单元预充电到编程禁止状态；并且将所述串选择装置驱动至所述第一电源电压电平，用于仅在所述位线被偏置到所述第二电源电压电平时将所述位线耦合到所述选择的存储器单元。所述选择的存储器单元在所述位线被偏置到所述第一电源电压电平时保持在编程禁止状态。

根据本发明的第三方面，提供一种用于编程具有串联在位线和源极线之间的源极线选择装置、存储器单元和串选择装置的NAND闪速串的方法。所述方法包括将所有字线驱动至第一传递电压，持续驱动除了第一字线之外的所有字线至第二传递电压，将第二字线驱动至第一电源电压，将第三字线驱动至编程电压，并且将所述位线耦合到选择的存储器单元。所有的字线被驱动至所述第一传递电压，用于将源极线提供的串预充电电压耦合到所述存储器单元，所述串预充电电压大于所述第一传递电压。除了与邻接所述选择的存储器单元的第一存储器单元对应的第一字线之外的所有字线被驱动至大于所述第一传递电压的第二传递电压，所述第一存储器单元位于所述选择的存储器单元和所述串选择装置之间。对应于与所述选择的存储器单元邻接的第二存储器单元的第二字线被驱动至所述第一电源电压，用于关断第二存储器单元。对应于所述选择的存储器单元的所述第三字线被驱动至大于所述第二传递电压的编程电压。

在本发明的实施例中，耦合所述串预充电电压包括将所述源极线选择装置驱动至源极线传递电压，并且耦合所述位线包括将串选择装置驱动至所述第二电源电压。在本方法中，所述编程电压大于所述第二传递电压、所述串预充电电压和所述源极线传递电压，所述串预充电电压至少是所述源极线传递电压，并且所述第一传递电压至少是0V。所述串预充电电压和所述源极线传递电压处于所述第一传递电压，并且所述第一传递电压大于编程存储器单元的阈值电压。在另一个实施例中，在顺序编程方向上的所述选择的存储器单元之前的所述存储器单元对应于擦除页面，其中所述顺序编程方向包括从所述选择的存储器单元到所述源极线的第一方向，和从选择的存储器单元到所述位线的第二方向。在这个实施例中，在第二编程方向中，所述第一传递电压设为0V。

在本发明的第四方面，提供一种闪速存储器装置。所述闪速存储器装置包括驱动器和控制器。所述驱动器驱动串联在位线和源极线之间的源极线选择装置、存储器单元和串选择装置。所述控制器在编程操作中控制所述驱动器，并且被配置用于驱动所述存储器单元的所有字线到第一传递电压而将所述源极线提供的串预充电电压耦合到所述存储器单元，所述串预充电电压大于所述第一传递电压；持续驱动除了与邻接所述选择的存储器单元的第一存储器单元对应的第一字线之外的所有字线至大于所述第一传递电压的第二传递电压，所述第一存储器单元位于所述选择的存储器单元和所述串选择装置之间；驱动对应于与所述选择的存储器单元邻接的第二存储器单元的第二字线至所述第一电源电压，来关断第二存储器单元，驱动对应于所述选择的存储器单元的所述第三字线至大于所述第二传递电压的编程电压，并且耦合所述位线到所述选择的存储器单元。

在本方面的实施例中，所述驱动器包括字线驱动器、块译码器和行译码器。所述字线驱动器将行信号耦合到所述存储器单元，将源极选择信号耦合到源极线选择装置并且将串选择信号耦合到串选择装置。所述块译码器响应于块地址来启用所述字线驱动器，所述行译码器响应于行地址来提供行信号、源极选择信号和串选择信号。在又一个实施例中，所述行译码器包括用于提供行信号之一的行译码器电路，所述行译码器电路包括用于选择性耦合编程电压、第一传递电压和第二传递电压的其中一个到行信号之一的多路复用器。所述行译码器可以包括用于提供源极选择信号的行译码器电路，所述行译码器电路包括用于将VSS和第二传递电压的其中一个选择性耦合到所述源极选择信号的多路复用器。所述行译码器可以提供串选择信号，所述行译码器电路包括用于将VSS和VDD的其中一个选择性耦合到所述串选择信号的多路复用器。

对本领域普通技术人员来说，通过结合附图阅读本发明具体实施例的下面描述，本发明的其他方面和特征将变得清楚。

附图说明

参考附图，将仅通过示例方式来描述本发明的实施例，其中：图1是典型的闪速存储器的框图；图2a是两个NAND存储器单元串的电路图；图2b是图2a中所示的两个NAND存储器单元串的平面布局；图2c是图2b所示的一个NAND存储器单元串沿着线A-A’的横截面图；图3是擦除存储器单元和编程存储器单元的阈值电压(Vt)的分布图；图4是对于现有技术NAND闪速编程方案的用于不同后台数据模式的提升的沟道电压对VDD关系的仿真图；图5是对于现有技术顺序编程方案的提升的沟道电压对单元位置关系的仿真图；图6是对于现有技术本地提升顺序编程方案的用于不同后台数据模式的提升的沟道电压对VDD关系的仿真图；图7是擦除存储器单元和编程存储器单元在编程干扰之后的阈值电压(Vt)的分布图；图8是示出通常的NAND闪速编程方法的实施例的流程图；图9是具有注解的两个NAND存储器单元串以示出沟道分组的相对位置的电路图；图10是示出源侧非对称预充电编程方案的实施例的流程图；图11是示出源侧非对称预充电编程方案实施例的示例操作的时序图；图12是示出源侧非对称预充电编程方案实施例的另一个示例操作的时序图；图13是示出源侧非对称预充电编程方案实施例的又一个示例操作的时序图；图14是对于源自源侧非对称预充电编程方案实施例的不同后台数据模式的提升的沟道电压对VDD关系的仿真图；图15是对于使用源侧非对称预充电编程方案的顺序编程操作的不同后台数据模式的提升的沟道电压对VDD关系的仿真图；图16是示出对于本实施例的提升的沟道电压和传递电压之间的关系的仿真图；图17是根据本发明的实施例的对于多电平闪速存储器装置的行电路的框图；图18是图17所示的块译码器和字线驱动器电路的电路图；和图19是图17所示的行译码器电路的电路图。

具体实施方式

总的来说，本发明提供一种用于编程NAND闪速存储器的方法，来在允许随机页面编程操作的同时最小化编程应力。从正偏置的源极线非对称预充电NAND串，而将位线从NAND串去耦合。随后，施加编程电压到选择的存储器单元，并且之后应用位线数据。在非对称预充电和施加编程电压之后，当所有的选择的存储器单元与在它们的相应NAND串中的其它存储器单元去耦合时，所有的选择的存储器单元将被设置为编程禁止状态，并且它们的沟道将被本地提升到有效禁止编程的电压。VSS偏置的位线将使得本地提升的沟道放电到VSS，从而允许选择的存储器单元的编程的发生。VDD偏置的位线将不对预充电的NAND串产生影响，从而保持所选择的存储器单元的编程禁止状态。这个NAND闪速存储器编程方法将被称为源侧非对称预充电编程方案。

图1是现有技术典型的闪速存储器的总的框图。闪速存储器10包括用于控制闪速电路的多种功能的逻辑电路、用于保存地址和数据的寄存器、用于产生所需的编程和擦除电压的高电压电路、和用于存取闪速存储器阵列的核心存储器电路。闪速存储器10的所示电路块的功能在本领域内应该是公知的。本领域内的普通技术人员将理解图1中所示的闪速存储器10表示许多可能配置中的一种可能的闪速存储器配置。

图2a、2b和2c是图1中所示的闪速存储器单元阵列中使用的NAND存储器单元串的示意图。图2a是两个NAND存储器单元串的电路示意图。图2b是图2a所示的两个NAND存储器单元串的物理布局。图2c是图2b所示的一个NAND存储器单元串沿着线A-A’的横截面视图。在此处所示例子中，每个NAND存储器单元串包括32个串联的浮栅存储器单元50(其中每个浮栅存储器单元连接到相应的字线WL0到WL31)、连接到位线54和第一浮栅存储器单元50之间的串选择晶体管52、和连接到公共源极线(CSL)58和最后一个浮栅存储器单元50之间的接地选择晶体管56。串选择晶体管52的栅极接收串选择信号SSL，而接地选择晶体管56的栅极接收接地选择信号GSL。NAND存储器单元串共用公共字线、串选择SSL和接地选择GSL信号线。每一个存储器单元50、串选择晶体管52和接地选择晶体管56具有在扩散区域62之间的栅极氧化物下面的沟道区域60。

所示的NAND存储器串的结构和布置在本领域内是公知的，其可以包括每串为任意数量的存储器单元。通常，并行连接到同一字线、SSL和GSL的所有的存储器串形成一个存储块，并且并行连接到同一字线的所有存储器单元形成存储块的一个存储页面。

根据本领域内的公知技术，在任意编程操作之前，首先擦除存储器阵列的NAND存储器单元串。能够选择性地擦除NAND存储器单元串的每一个块，从而可以同时擦除一个或者多个块。这意味着存储块的所有页面被同时擦除，而存储块的部分可以被选择性地擦除。当成功擦除后，所有擦除的浮栅存储器单元50将具有负阈值电压。事实上，所有擦除的存储器单元50被设置为缺省逻辑状态，诸如例如逻辑“1”。编程的存储器单元50将具有改变为正阈值电压的阈值电压，因此表示相反的“0”逻辑状态。

图3示出对于擦除的存储器单元和编程的存储器单元的阈值电压(Vt)分布图。由于处理和电压电源变化，擦除的和编程的阈值电压将分布在一个电压范围内。例如，如图3所示，擦除的存储器单元将具有在-3V到-1V之间的负阈值电压，而编程的存储器单元将具有在1V到3V之间的正阈值电压。总的来说，通过施加高电压到单元的栅极并同时保持其源极和漏极端子接地来编程该单元。高电场使得存储器单元的沟道中的电子穿过栅极氧化物并且嵌入到浮栅(公知为Fowler-Nordheim(F-N)隧穿)中，从而增加了存储器单元的有效阈值电压。

编程典型地通过页面完成，意味着连接到同一字线的块中的所有存储器单元50被选择为同时用写数据(逻辑“0”)对其编程。剩余的存储器单元因此在编程期间未被选择。由于在编程之前存储器单元开始于擦除的状态(逻辑“1”)，仅有用逻辑“0”编程的存储器单元经受促进F-N隧穿所需要的高电场。通过施加编程电压VPGM到选择的存储器单元的栅极来对选择的存储器单元进行编程。但是，由于存储器阵列的物理连接，沿着同一字线的所有存储器单元接收同样的高电压编程电平。结果，擦除的存储器单元将具有它们的阈值电压被无意中偏移的的可能性。这被称为编程干扰，其在闪速存储器领域内是公知的。存在本领域内公知的用于最小化编程干扰的编程方案。

一个公知的编程方案在June Lee等人所著的“A 90-nm CMOS1.8-V 2-Gb NAND Flash Memory for Mass Storage Applications”(IEEEJ Solid-State Circuits，第38卷，第11期第1934-1942页，2003年11月)中被描述。在这个顺序编程方案中，例如参见图2a，导通串选择晶体管52并且关断接地选择晶体管56，而对于要编程的单元的位线电压被设为VSS，对于要被编程禁止的单元的位线电压被设为VDD。VSS偏置的位线将对应的NAND串的沟道连接到地。当施加编程电压(Vpgm)到选择的存储器单元的栅极时，栅极和沟道之间的大的电势差导致电子F-N隧穿到浮栅上，从而编程该单元。在被编程禁止的存储器单元中，位线初始地预充电NAND串的沟道。当NAND串的字线电压上升到对于选择的字线的编程电压Vpgm和上升到对于未选择字线的传递电压(Vpass)时，通过控制栅、浮栅、沟道和体的串行电容被耦合并且沟道电势被自动提升。由于耦合的沟道电压上升到VDD-Vth_sst，其中Vth_sst是串选择晶体管52的阈值电压，则串选择晶体管52关断并且沟道变成浮置节点。已经确定，浮置沟道电压上升到栅极电压的大约80％。因此，编程禁止单元的沟道电压在编程Vpgm处于15.5V到20V之间并且传递电压Vpass为10V时被提升到大约8V。这个高沟道电压阻止F-N隧穿在编程禁止单元中发生。

不幸的是，这个类型的编程方案经受对于VDD的强烈依赖。更具体地，提升的沟道电压电平强烈地依赖于作为VDD的函数的初始预充电电平。当选择的NAND串中的所有单元处于擦除状态时，沟道提升之前选择的NAND串的最大预充电电平是VDD-Vth_sst(SST的Vth)。然而，为了降低功耗，很期望较低的VDD电压。在NAND闪存中，典型的VDD操作电压处于2.7V到3.6V之间，而与此时的工艺节点无关。甚至处于50nm的工艺节点的NAND闪速存储器装置使用了3.3V的VDD。即使更希望1.8V，但保持3.3V的主要原因是降低编程应力。

使用这样的方案的另一个问题是SSL到邻接字线的耦合，这能够对装置性能产生负面影响。在编程操作中，在SSL被偏置到VDD以用于将位线电压耦合到NAND串之后，WL31从0V提高到传递电压Vpass。理想地，提升的沟道将上升到关断串选择晶体管52的电平。然而，通过与WL31的电容性耦合来暂时提高SSL，引发串选择晶体管52的临时激活。应该注意到，提升的沟道电容量(5fF)比位线电容量小1万倍。因此，尽管串选择晶体管52以亚阈值的方式操作，但是沟道通过与位线共享电荷而失去其升压电荷。这很可能导致编程禁止单元通过应力被不期望地编程。

图4是June Lee等人的顺序编程方案的仿真图，示出对于和电源电压VDD相关的选择的存储器单元的提升的沟道电压Vch_boost。在这个仿真图中，Vpgm＝18V，Vpass＝10V，存储器单元的擦除阈值电压Vthc_erase＝-3V，并且存储器单元的编程阈值电压Vtch_pgm＝2V。对于三种不同的技术方案，绘制Vch_boost数据。在第一种技术方案中，擦除NAND串的所有存储器单元。在第二种技术方案中，NAND串的存储器单元具有棋盘(checkerboard)数据模式。在第三种技术方案中，在要编程的选择的存储器单元和位线之间的NAND串的未选择的存储器单元被编程。最终的提升的沟道电压(Vch_boost)应该在至少7V，以避免处于18V的Vpgm的软编程(即，Vpgm应力)。然而，在NAND串中的未选择的单元全部被编程时，Vch_boost低于6V。从而，应该增加Vpass来降低Vpgm应力，但是所增加的Vpass引入了更多的Vpass应力。因此，由于后台数据模式依赖(BDPD)，使得这样的编程方案的编程禁止的效果被降低。此外，该仿真结果示出Vch_boost依赖于VDD，并且随着VDD下降而变得不能有效禁止编程。

从而，随着工艺技术按比例减小，VDD也应该被降低。为了符合VDD比例缩放，在上述提升的沟道编程方案中禁止随机页面编程，并且为了最小化编程应力而将存储块限制到顺序编程。在顺序编程中，从耦合到WL0的底页面(LSB页面)到耦合到WL31的顶页面(MSB页面)顺序编程NAND串，其中，选择单元的上部单元总是被擦除，使得未选择的存储器单元可以完全将初始预充电电压从位线传送到NAND串沟道，并且因此导致更高的提升的编程禁止电压。本领域内的普通技术人员理解块中的随机页面编程禁止将导致特定应用中的性能削弱。此外，顺序页面编程不会消除BDPD，并且不能降低Vpass电压来最小化编程应力。存在能够影响最终的提升的沟道预充电电压的三种可能的情况。

在第一种情况中，编程对应于WL0的页面0，而所有的上部的存储器单元处于擦除状态。最终的提升的沟道电压将大约是9.6V，这是最好情况的技术方案。在第二种情况中，编程对应于WL15的页面15，而所有下部的存储器单元被编程并且所有的上部存储器单元被擦除。最终的提升的沟道电压将低于9.6V，但是大于随后的最坏情况的技术方案。在最终的第三种情况的技术方案中，编程对应于WL31的页面31，而编程所有的下部的单元。最终的提升的沟道电压将大约是6.5V。

图5是绘制出对于VDD＝3.3V和VDD＝1.8V对比BDPD的结果的提升的沟道电压的仿真结果。编程从耦合到WL0的底部存储器单元到耦合到WL31的顶部单元的NAND串。当编程达到上部存储器单元，Vch_boost的电平显著降低。此外，当从WL25到WL31编程时，对于3.3V和1.8V的VDD，提升的沟道电压低于6V，其不足以高到禁止编程。从而现有技术的顺序编程方案不能完全解决编程应力的问题。

通过本地自提升来获取上述顺序编程方案的改进，这在Tae-Sung Jung等人所著的“A117-mm2 3.3-V Only 128-Mb Multilevel NANDFlash Memory for Mass Storage Applications”(第31卷，第11期第1575-1583页，1996年11月)中描述。在Tae-Sung Jung等人的顺序编程方案中，通过将对于选择的存储器单元的上部和下部邻接的存储器单元的栅极电压降低到0V来将选择的存储器单元和NAND串去耦合，而使用本地自提升(LSB)。因此，当施加编程电压时，选择的存储器单元将在其沟道中经受相对于现有技术的NAND串沟道更高的提升。然而，对于选择的存储器单元的上部邻接的存储器单元必须被擦除以传递0V的位线电压用于编程。尽管改进了选择的存储器单元的沟道提升，但是因为上部邻接的存储器单元上所施加的0V电平仅允许其在被擦除的情况下传递位线电压，所以仍旧不能执行随机页面编程。

图6是对于使用Tae-Sung Jung等人的本地提升顺序编程方案的四种不同技术方案的作为结果的提升的沟道电压对VDD关系的仿真图。对于这个仿真，Vpgm＝18V，Vpass＝8V，存储器单元的擦除阈值电压Vthc_erase＝-3V，并且存储器单元的编程阈值电压Vtch_pgm＝2V。在第一种技术方案中，编程NAND串的选择的存储器单元的所有下部的存储器单元。这对应于图6中的标以“pppp”的绘制的曲线。在第二种技术方案中，擦除所有下部的存储器单元，这对应于标以“eeee”的绘制的曲线。在第三种技术方案中，交替地擦除和编程下部的存储器单元，这对应于标以“epep”的绘制的曲线。在第四种技术方案中，交替地编程和擦除下部的存储器单元，这对应于标以“pepe”的绘制的曲线。如图6中所示，“pppp”、“eeee”和“epep”的曲线大体上交迭，并且都强烈地依赖于VDD。“pepe”曲线由于依赖于后台数据而具有相对于其他曲线的基本较小的Vch_boost，并且也强烈地依赖于VDD。因此，这种传统的本地自提升编程方案不能持续提供足够的提升的沟道电压来禁止编程。

因此，如图7所示，使用现有技术编程方案的NAND闪速存储器装置仍旧经受编程电压应力和传递电压应力，导致对于编程和擦除存储器单元的偏移的阈值电压。此外，甚至在顺序编程NAND闪速存储器单元时还存在这些缺点，这就限制了存储器装置的操作灵活性。图7示出对于编程干扰的擦除存储器单元和编程存储器单元的阈值电压(Vt)的分布图。实线对应最初表示在图3中的阈值分布，而虚线示出由于编程干扰而偏移的阈值分布。该偏移可以是由于单元被干扰的积累数量的次数引起，或者是由于单个编程干扰事件引起。由于偏移的阈值可以影响基于图3中所示的期望的阈值电压来使用预设的字线读出电压的读出操作，所以这很成问题。随着电压源VDD也比例减小到较低的水平，则这些前面提及的缺点由于半导体制造工艺的持续比例减小而持续恶化。

在实施例的以下描述中，选择的存储器单元将是指耦合到为编程操作而寻址的相同字线的每一NAND串中的存储器单元。相应地，所有选择的存储器单元是指数据的页面。对选择的存储器单元的下部邻接的存储器单元是指位于选择的存储器单元和源极线之间的存储器单元。对选择的存储器单元的上部邻接的存储器单元是指位于选择的存储器单元和位线之间的存储器单元。数据的编程页面将对应于耦合到已经之前经受编程操作的相同的字线的存储器单元，这或者被禁止编程或者被允许编程。

图8是示出源侧非对称预充电编程方案的总的方法实施例的流程图，参见图9的NAND串的电路图。图9的电路图和图2a中之前示出的相同。图8的方法以第一预充电步骤100开始，其中在步骤100源极线被用来预充电NAND串的沟道，并且对应于NAND串的存储器单元的特定沟道区域被提升到不同的电压电平。在本实施例中，由选择的存储器单元的位置限定NAND串沟道区域，其中选择的存储器单元将被编程。在图9中示出的例子中，耦合到WL26的存储器单元是选择的存储器单元。在选择的存储器单元耦合到WL26的情况中，耦合到WL0到WL26的存储器单元的沟道将是NAND串的下部沟道200。由于这些存储器单元接近源极线CSL，所以“下部沟道”的标记专用于图9的例子。对应于耦合到WL27的选择的存储器单元的上部邻接的存储器单元的沟道是中间沟道202，并且耦合到WL28到WL31的存储器单元的沟道是上部沟道204。通常，在诸如图9中所示的NAND串布置中，下部沟道是接近源极线CSL的沟道的串行分组，上部沟道是接近位线(BL0或者BL1)的沟道的串行分组，并且中间沟道邻接于选择的存储器单元的沟道和上部沟道。

使用NAND串的沟道区域的这个限定，NAND串的非对称预充电意味着NAND串的下部、中间和上部沟道的每一个将被设置到不同的电压电平。更具体地，非对称预充电的最终结果是来自CSL的最大数量的正电压被传递到耦合到WL26的选择的存储器单元，串选择晶体管52的源电压大于VDD-Vth_sst，其中Vth_sst是串选择晶体管52的阈值电压，并且由于下部沟道200和上部沟道204被预充电，使得对应于中间沟道202的存储器单元被动关断。在本实施例中，由于CSL通过接地选择晶体管56耦合到NAND串，所以通过驱动字线到不同的传递电压来获取非对称预充电。以下讨论这些传递电压的其他细节。

一旦NAND串已经被设置为以上表示的条件，在步骤102通过将选择的存储器单元设置为缺省的编程禁止状态来执行第二预充电步骤。这通过响应于施加的编程电压来本地提升选择的存储器单元沟道来进行。当本地提升选择的存储器单元时，这将足够高到禁止F-N隧穿的发生，从而禁止选择的存储器单元的编程。下面描述本地提升的其他细节。注意到，由于此时位线和NAND串去耦合，使得对于所有选择的存储器单元设置缺省的编程禁止状态，而与位线数据无关。步骤100和102集合起来作为这里描述的源侧非对称预充电编程方案实施例的非对称预充电阶段。

随后在步骤104通过将所有的NAND串耦合到它们相应的位线而开始编程阶段。在一个实施例中，依赖于编程数据，位线已经在步骤100或者102被驱动至VDD或者VSS。如果位线处于VDD，则选择的存储器单元保持在缺省的编程禁止状态。如果位线处于VSS，则由位线通过对选择的存储器单元的上部邻接的存储器单元和对应于上部沟道的存储器单元将选择的存储器单元的沟道放电至VSS。一旦选择的存储器单元的沟道被放电至VSS，则沟道和编程电压之间的高的电势差将足以启动F-N隧穿，从而编程选择的存储器单元。

图10是根据本发明的实施例用于使用最小编程应力来编程NAND闪速存储器单元串的方法的流程图。本方法的描述将参考图9的NAND串的电路示意图和图11示出的时序图进行。图11的时序图示出串选择信号SSL、字线WL0到WL31、接地选择信号GSL和公共源极线CSL的信号迹线。这些信号在本编程方法中被驱动至电压电平V1、V2、V3、V4和V5，具有以下关系：(1)V1＞V2＞V3(2)V5＞＝V4(3)V3＞Vthc_pgm，其中Vthc_pgm是对于编程存储器单元的阈值电压。

下表1列出对于列出的参数的取样值来协助说明这里描述的编程方案的电效应。表1中的取样值可以被用于特定的处理技术和单元特性。本领域内的普通技术人员理解这些值将随着不同的处理技术、单元特性和每个NAND串的存储器单元的数量而变化。除了V3和V4之外的所有值典型地用于当前的NAND闪速存储器装置。当前的NAND闪速存储器不使用V3传递电压并且典型地使用VSS和VDD之间的V4。

表1

参数

值

参数

值

每个NAND串的单元的数量	32	V1	Vpgm＝18V
				VDD	3.3V，2.5V或1.8V	V2	Vpass＝10V
Vth_sst(晶体管52的阈值电压)	0.8V	V3	Vdcp＝4V
				Vth_gst(晶体管56的阈值电压)	0.8V	V4	Vcsl＝10V
擦除存储器单元的Vth_pgm	-3.0V	V5	Vgsl＝10V
				编程存储器单元的Vthc_erase	2.0V	位线数据逻辑“1”(编程禁止)	VDD
单元耦合率(γ)	0.7V	位线数据逻辑“0”(编程)	VSS

所有的字线、CSL、SSL和GSL的初始状态是VSS，并且在本例中的要编程的所选择的存储器单元耦合到WL26。在步骤300通过将源极线CSL偏置到V4来开始编程方法，如图11中时间T0到T1之间所示。之后在步骤302是第一非对称预充电阶段，用于将下部沟道200和上部沟道204预充电到不同的电压电平。该第一非对称预充电阶段包括通过在时间T1到T2之间将GSL驱动至V5并且在时间T1到T2之间将除了耦合到对所选择的存储器单元的上部邻接的存储器单元的字线WL28之外的所有字线驱动至V2，来将CSL耦合到NAND串。WL27被驱动至较低的电压电平V3。包括耦合到WL0到WL26的未选择的存储器单元的下部沟道200将被预充电到至少是V2-Vgst-Vthc_pgm。这假设对应于WL0到WL26的页面中的至少一个已经在之前经受了编程操作。使用表1中的值，这大约是7.2V。

因为从初始的0V电平驱动WL27和WL28到WL31，当这些字线达到3V时，中间沟道202和上部沟道204二者将被预充电到至少是V3-Vthc_pgm，其是使用表1中的值的2V。注意到这是最坏情况的条件，并且如果对应于中间沟道202的存储器单元被擦除，则上部沟道204将被预充电到不同的电压电平。在第一种情况中，如果对应于下部沟道200的所有存储器单元处于擦除状态，则上部沟道204将被预充电到或者V3+Vthc_erase(＜V4)或者V4(＜V3+Vthc_erase)。在第二种情况中，如果对应于下部沟道200的所有存储器单元处于编程状态，则上部沟道204将被预充电到或者V3+Vthc_erase(＜V2-Vthc_pgm)或者V2-Vthc_pgm(＜V3+Vthc_erase)。这假设与WL27耦合的对所选择的存储器单元的上部邻接的存储器单元是之前经受过编程以具有正阈值电压的页面的一部分。另一方面，如果对所选择的存储器单元的上部邻接的存储器单元处于擦除状态，则其沟道被预充电到V3-Vthc_erase，这是使用表1的值的5V。字线WL28到WL31的电压电平持续到V2，这导致上部沟道204中的沟道升压。更具体地，上部沟道204将被提升V2-V3，并且甚至通过上部沟道204的提升的沟道电压，对所选择的存储器单元的上部邻接的存储器单元将被动关断。

之后在步骤304是第二非对称预充电阶段，用于将选择的存储器单元的沟道预充电到编程禁止状态。当通过将WL25驱动至VSS而关断耦合到WL25的对所选择的存储器单元的下部邻接的存储器单元时，该第二非对称预充电阶段在时间T2开始，之后在时间T3到T4之间通过驱动GSL到VSS而关断接地选择晶体管56。从而，耦合到WL26的选择的存储器单元和NAND串去耦合。在时间T4到T5之间，对于选择的存储器单元的WL26被驱动至编程电压V1，从而将其沟道本地提升到大约Vbch＝Vich+γ*(V1-V2)，其中，Vich是源自步骤302的第一非对称预充电阶段的沟道的预充电电压电平。使用表1中的示例值，Vbch＝7.2V+0.7V*(18V-10V)＝12.8V。提升的沟道电压和编程电压之间的差值将禁止F-N隧穿，并且因此称为选择的存储器单元的编程禁止状态。在存在施加的编程电压中足以禁止编程的任意电压将沟道置于编程禁止状态。从而，所有选择的存储器单元将在时间T5被预充电到该编程禁止状态。

当前描述的源侧非对称预充电编程方案实施例的非对称预充电阶段以第二非对称预充电阶段的结束而结束。第二非对称预充电阶段在WL26达到V1之后立即结束，以引起选择的存储器单元沟道的本地提升。之后在步骤306是编程阶段，其中位线数据被施加到NAND串。注意到，位线在步骤306之前的任意时间被事先驱动至VDD或者VSS。在时间T5和T6之间，串选择晶体管52被驱动至VDD以将NAND串耦合到它们相应的位线。如果位线被设置到VDD，则串选择晶体管52由于其源极电压和漏极电压大于Vth_sst而保持关断。更具体地，源极电压是上部沟道204的提升的电压电平，而漏极电压处在VDD。因此保持选择的存储器单元的沟道中的提升的电荷，从而禁止编程。

另一方面，如果位线被设置为VSS，则串选择晶体管52将导通。上部沟道204将放电到VSS，这将导通对选择的存储器单元的上部邻接的存储器单元，以便将中间沟道202放电到VSS。从而，选择的存储器单元的提升的电压电平将放电到VSS，并且建立横跨其浮栅的必要的电压差。在时间T6到T7之间的周期是实际的编程周期，其中电子隧穿进入耦合到VSS偏置的位线的选择的存储器单元的浮栅氧化物，以实现编程。本领域的普通技术人员理解，时间段T6到T7大于之前示出的时间段并且被选择以便确保选择的存储器单元被充分编程。时间段T6到T7的实际长度依赖于所使用的处理技术和电压。在时间T7，通过将WL26驱动至VSS来结束编程阶段，并且在时间T8，所有剩余的字线、SSL和CSL被驱动至VSS。

之前描述的示例操作基于由上部邻接的存储器单元和下部邻接的存储器单元限制的选择的存储器单元。存在两种情况，其中选择的存储器单元仅由上部邻接的存储器单元和下部邻接的存储器单元来限制。在第一种情况中，选择的存储器单元耦合到第一字线WL0，最接近的存储器单元耦合到源极线CSL。在第二种情况中，选择的存储器单元耦合到最后一个字线WL31，最接近的存储器单元耦合到位线。图12和图13是示出本NAND串编程方法的实施例如何应用于这两种情况的时序图。

图12是与图11中所示的相似的时序图，示出当选择的存储器单元耦合到WL0时施加到图2a的NAND串的电压的序列。图12中示出图11中所示的同样的时间周期。在这种情况中，不存在对选择的存储器单元的下部邻接的存储器单元。更具体地，选择的存储器单元和源极线CSL之间仅存在接地选择晶体管56。与图11的编程序列的主要差别在于下部沟道仅由选择的存储器单元组成。因为不存在图13的步骤304中时间T2到T3之间将要关断的对选择的存储器单元的下部邻接的存储器单元，所以选择的存储器单元随后通过在时间T3到T4之间关断接地选择晶体管56的行动而被去耦合。如果需要，用于关断接地选择晶体管56的时间能够被调整以便在时间T2到T3之间更早地发生。相对于图11的序列，剩余的编程序列没有改变。

图13是与图11中所示的相似的时序图，示出当选择的存储器单元耦合到WL31时施加到图2a的NAND串的电压的序列。图13中示出图11中所示的同样的时间周期。在这种情况中，不存在对选择的存储器单元的上部邻接的存储器单元。更具体地，在选择的存储器单元和源极线CSL之间仅存在串选择晶体管52。因此在选择的存储器单元沟道和位线之间不存在中间沟道和上部沟道。相应地，不需要在步骤302中的时间T2到T3之间预充电中间沟道和上部沟道来被动地关断上部邻接的存储器单元。在对选择的存储器单元的下部邻接的存储器单元与WL30耦合的情况中，在时间T1到T5之间关断的串选择晶体管52将隔离选择的存储器单元。相对于图11的序列，剩余的编程序列没有改变。

在之前描述的实施例中，应该注意多个特性。通过将CSL、GSL和V2设置为相同，包括选择的存储器单元沟道的下部沟道200将被预充电到与VDD无关的电平，而没有任何沟道提升，这是因为在预充电阶段没有将VDD偏置的位线应用到NAND串。甚至下部沟道200中的所有存储器单元之前已经被编程到正阈值电压(这是最坏情况的预充电技术方案)，V2＝GSL＝CSL的组合将确保最坏情况的预充电电平是V2-Vgst-Vthc_pgm。当本地提升时，选择的存储器沟道将到达足以使Vpgm应力最小化的高电压电平。从而不存在影响对应于下部沟道200的存储器单元的编程或者编程禁止的后台数据模式依赖。

通过仅将对选择的存储器单元的上部邻接的存储器单元施加的字线电压限制到低于V2的电压，上部沟道204将被提升以便在上部邻接的存储器单元对应的字线持续增加达到V2时被动关断该上部邻接的存储器单元。因此，不需要上部邻接的存储器单元的主动关断，这样简化了字线译码控制逻辑。

当选择的存储器单元具有它的被驱动至编程电压Vpgm的字线时，在预充电阶段之后，预充电的NAND串仅响应于VSS偏置的位线。偏置到VDD并且施加到预充电的NAND串的任意位线不会对NAND串的预充电状态产生影响，并且更重要地，不会对编程禁止状态中的选择的存储器单元产生影响。因此，不存在后台数据模式依赖来影响对应于中间沟道202和上部沟道204的存储器单元的编程和编程禁止。

因为对选择的存储器单元的上部邻接的存储器单元的栅极被驱动至低于V2但大于编程的正阈值电压的V3，所以能够执行随机页面编程。从而上部邻接的存储器单元将一直导通以将VSS偏置的位线耦合到选择的存储器单元。当前描述的NAND闪存编程方案的有效性已经被模拟，并且在图14到16中示出结果。

图14是示出使用本发明的之前描述的源侧非对称预充电编程方案实施例和图13中所示仿真中使用的同样的电压，对于选择的存储器单元的提升的沟道电压Vch_boost关于电源电压VDD的仿真图。在此仿真图中，Vpgm＝18V，Vpass＝GSL＝CSL＝10V，V3＝4V，Vth_erase＝-3V并且Vth_pgm＝2V。绘制了三个Vch_boost曲线，一个用于擦除所有存储器单元的情况，一个用于编程所有存储器单元的情况，和一个用于NAND串包括擦除和编程存储器单元的组合的情况。对于NAND串中存在擦除和编程存储器单元的情况，最小的最终提升的沟道电压Vch_boost在8V到9V之间，这足以避免在18V的Vpgm处的软编程(即，Vpgm应力)。值得注意的是对于编程所有的存储器单元的情况，Vch_boost在9V到10V之间，而对于擦除所有的存储器单元的情况，Vch_boost在13V到14V之间。如果对于选择的存储器单元的最小所需的最终提升的沟道电压在当前描述的例子中应该是7V，则存在一个对于从10V降低Vpass的容限，来最小化对于未选择的存储器单元的Vpass应力。与图4的现有技术编程方案的仿真图比较，应该清楚的是当前描述的实施例将持续提供对于选择的存储器单元的较大的最终提升的沟道电压。

图14中所有的存储器单元处于擦除的状态的情况类似于要求某个存储器单元处于编程状态的顺序编程方案。从而，通过应用之前描述的源侧非对称预充电编程方案到顺序编程操作来进一步降低Vpass。在顺序编程操作中，对于应用图11到13中所示的信号的基本时序相同。根据本实施例，使用源侧非对称预充电编程方案的顺序编程可以以任意方向被执行。顺序页面编程的第一方向可以是从耦合到WL31的最上部存储器单元到耦合到WL0的最下部存储器单元，而第二方向是从耦合到WL0的最下部存储器单元到耦合到WL31的最上部存储器单元。从而当以第一和第二方向的任意一个方向顺序编程时，在编程方向上选择的存储器单元之前总是存在存储器单元的擦除页面。与编程方向无关，对于字线、SSL、GSL和CS1的偏置条件保持与对于具有下部沟道200、中间沟道202和上部沟道204的NAND串的前述情况一样。

返回图9，并且使用表1的示例值，由于所有的存储器单元处于擦除状态，所以下部沟道200总是被预充电达到V4。因为存在用于在对应于中间沟道202和上部沟道204的存储器单元中说明的后台数据，所以中间沟道202和上部沟道204将被预充电到至少如前所述的相同的值。本领域内的普通技术人员应该清楚，在用于选择的存储器单元的这种高的初始预充电沟道的情况中，本地提升将进一步提高其沟道电压。从而传递电压V2能够从10V下降到仍旧大于V3的电平，但足够高到确保选择的存储器单元的最终的提升的沟道能够禁止编程。从而，当使用公开的NAND闪存编程方法来顺序编程NAND串时，实现了完全无应力(Vpgm无应力和Vpass无应力)的编程。

图15是绘制对于四种不同的技术方案的选择的存储器单元的最终提升的沟道电压Vch_boost对VDD的仿真图。在此仿真图中，Vpgm＝18V，V2＝CSL＝GSL＝8V，V3＝4V，Vthc_erase＝-3V并且Vthc_pgm＝2V。在第一种技术方案中，编程NAND串的选择的存储器单元的所有下部的存储器单元。这对应于图6中的标以“pppp”的绘制的曲线。在第二种技术方案中，擦除所有下部的存储器单元，这对应于标以“eeee”的绘制的曲线。在第三种技术方案中，交替地擦除和编程下部的存储器单元，这对应于标以“epep”的绘制的曲线。在第四种技术方案中，交替地编程和擦除下部的存储器单元，这对应于标以“pepe”的绘制的曲线。该仿真结果示出即使在将传递电压V2从10V降低到8V之后，提升的沟道电压仍大于11V，而与后台数据模式无关。这足够高到禁止选择的存储器单元中的编程。因此，仍旧存在一些对于降低传递电压V2的容限，而保持选择的存储器单元的有效的编程禁止状态。

为了确定对于使用编程方法实施例的顺序编程操作的最优传递电压电平，图16中绘制出最终提升的沟道电压Vch_boost对V2的仿真图。对于此仿真图，Vpgm＝18V，V3＝4V，Vthc_erase＝-3V，Vthc_pgm＝2V，VDD＝1.8V，和CSL＝GSL＝V2。如果下部沟道200中的所有存储器单元处于擦除状态，则图16示出当V2被设置为5V时选择的存储器单元的最终的Vch_boost电平将在6V到7V之间。当这是使用在Vpgm＝18V时的最小有效编程禁止电压时，设置V2为6V将导致Vch_boost显著上升到8V以上。进一步升高到V2将进一步升高Vch_boost。从而，V2能够被选择用来最小化对于未选择的存储器单元的Vpass应力并且用于最小化Vpgm应力。例如，在这些示例条件下，当V2是7V时，未选择的擦除存储器单元将不经受任何Vpass应力，而具有11V的提升的沟道电压的所选择的存储器单元将不经受任何Vpgm应力。相应地，NAND串的编程是无应力的。

大多数NAND闪存装置执行增量步幅脉冲编程(ISPP)来实现工艺和环境变化下的快速编程性能，而保持紧的编程单元干扰。通常在ISPP操作中，初始Vpgm大约是16V。在初始16V编程脉冲之后，所需要的每一个随后的脉冲按0.5V的步幅增加达到20V。在现有技术的编程方案中，Vpass确定最终的提升的沟道电压Vch_boost。为了降低Vpgm应力，Vpass应该随着Vpgm的增加而增加。从而，Vpass将需要具有在最大Vpgm电平处对于数据“1”为足够高以禁止编程的最大值。如在本实施例的仿真结果中所示，可以选择单个Vpass电平，以使得一个最终的Vch_boost电平有效用于最小化对于Vpgm值的范围的Vpgm应力。这意味着Vpgm可以从最小值步进到最大值而不需要调整Vpass。这进一步减少了字线控制逻辑的开销。

总之，之前描述的源侧非对称预充电编程方案实施例使用NAND串的源侧预充电来非对称预充电它的沟道分组到不同的电压电平，通过要编程的选择的存储器单元的位置来准确标出这些沟道分组。非对称预充电的目标是将选择的存储器单元设置为编程禁止状态，这通过将上部邻接的存储器单元和位线之间的存储器单元的沟道提升到足以关断该上部邻接的存储器单元的电平来实现。当下部邻接的存储器单元被关断时，选择的存储器单元完全与NAND串去耦合。编程电压被施加到选择的存储器单元来本地提升其沟道到至少是在不施加位线数据下的编程禁止电压电平。从而在非对称预充电之后，所有选择的存储器单元被缺省设置为编程禁止状态。仅是之后耦合到VSS的NAND串将选择的存储器单元沟道放电到VSS，从而建立发生选择的存储器单元的编程的条件。

特定的性能优势从之前描述的NAND闪存编程实施例中产生。由于SSL在整个预充电阶段保持在VSS，则传递电压的应用几乎不会对串选择晶体管52产生电容性耦合的影响。从而，最大化NAND串沟道的提升效率。由于选择的存储器单元的提升的沟道电压将一直处于足以禁止编程的最小电平，所以可以执行随机页面编程操作，而与NAND串中的后台数据模式和VDD电平无关。使用降低的传递电压可以执行顺序编程操作，来消除对未选择的存储器单元的Vpass应力。

本领域内的普通技术人员理解可以存在多个电路用于以实施例所示方式控制字线，并且存在多种公知电压发生器用于产生和供应大于VDD的电压到字线控制电路。图17到19中示出了使用示例性行控制逻辑来根据源侧非对称预充电编程方案的之前描述的方法实施例来控制字线WL0-WL31、串选择线SSL和接地选择线GSL。

图17是示例性行控制逻辑或者驱动器的框图。驱动器400包括块译码器402、行译码器电路408和字线驱动器电路410。例如响应于诸如读和编程的命令的所接收的命令，通过诸如闪速存储器装置中的命令译码器的控制电路来控制行控制逻辑。闪速存储器装置的命令译码器将被配置为用于执行源侧非对称预充电编程方案的实施例。具有行控制逻辑400的装置具有高电压发生器4046，其可以由图17中未示出的其它电路使用。通常，高电压发生器404将产生至少编程电压V1、传递电压V2、也被称为去耦电压Vdcp的降低的传递电压V3、CSL电压V4和GSL电压V5。每一存储器块具有一个块译码器402，其接收块地址BA，用于启动字线驱动器。所有存储器块共享行译码器408，其接收行地址RA_b以及未示出的其它信号，用于产生源选择信号SSL、字线信号S[0:n]和接地选择信号GSL，统称之为行信号。在编程操作期间，响应有效的块地址BA和行译码器信号，信号SSL、GSL和WL0-WLn被设置为它们所需的电压电平。

图18是示出图17的块译码器402和字线驱动器电路410的电路细节的电路示意图。块译码器402和一个存储器块相关联，并且包括交叉耦合的反相器锁存电路和电平位移电路。锁存电路包括交叉耦合的反相器500和402、n沟道复位晶体管404以及n沟道使能晶体管406和408。当锁存使能信号LTCH_EN和块地址BA处于高逻辑电平时，使能或者设置该锁存电路。当信号RST_BD处于高逻辑电平时，反相器500和502的锁存电路被复位。电平位移电路包括一对交叉耦合的p沟道晶体管510和512，每一个被连接到相应的n沟道导引晶体管514和516。晶体管510和512的共享端子接收高电压Vh，而晶体管514和516的共享端子接收负电压Vn。节点Vh连接到正电压发生器404，而节点Vn连接到VSS或可选地连接到通过负电压发生器(未示)产生的负电压。导引晶体管514和516具有连接到反相器500和反相器518的输出端的栅极端子，反相器518的输入端连接到晶体管514的栅极。注意，如果Vn是负电压，则提供给反相器500的高电压源低于Vh，而提供到反相器502的低电压源是VSS或者高于Vn。电平位移电路的输出(使能信号)BD_out驱动字线驱动器410的所有n沟道传输晶体管520的栅极端子。所有传输晶体管520的衬底端子连接到Vn。每个传输晶体管能够选择性传输源极选择(SS)、字线(S0-Sn)和接地选择(GS)信号到存储器阵列。占位符“n”可以是任意非零整数，典型地对应于闪存单元串中的单元的最大数量。现在描述块译码电路的总操作。

例如，在编程操作中，一个存储器块被选择，而其它块保持未被选择。换句话说，一个存储器块被启用，而剩余的存储器块被禁止。为了启用一个存储器块，LTCH_EN和BA将处于高逻辑电平，从而设置电平位移电路来输出高电压Vh。因此，字线驱动器电路410的所有传输晶体管520被导通。根据之前描述的源侧非对称预充电编程方案实施例，字线信号S0-Sn和信号SS和GS将被驱动至不同的电压电平。未启用的存储器块将其对应的块译码器电路输出设置为输出低电压Vn。从而，未选择的存储器块中的所有传输晶体管520将关断。

图19是示出图17的行译码器408的一个行译码器电路的电路示意图。由于可以存在可能的不同的具体电路实现，所以图19的当前所示的示意图仅为功能性表示。图19示出用于产生一个行信号Si的一个电路，其中i可以是0到n之间的整数值，但是用于产生信号SS和GS的电路是类似的配置。行译码器电路包括用于接收在编程、编程验证、读出、擦除和擦除验证操作期间使用的所有电压的多路复用器600。为了简化图19的示意图，多路复用器600被配置用来示出仅用于源侧非对称预充电编程方案实施例的电压。这包括例如编程电压V1(Vpgm)、传递电压Vpass(V2)、降低的传递电压Vdcp(V3)、VDD和VSS。尽管没有示出，用于提供GSL的行译码器将具有多路复用器，其接收电压V5以及其他电压。类似地，用于提供SSL的行译码器将具有多路复用器，其接收电源电压VDD以及其他电压。

任何数量的电压可以被提供给多路复用器600，并且随后选择性地传输到节点Sn。电压选择信号Vselect被用于传输任意一个电压。本领域内的普通技术人员将理解Vselect将是多位信号，数量依赖于多路复用器600被配置具有的输入端口的数量。当未选择块时，当RA_b处于高逻辑电平时，n沟道禁止晶体管602将Si耦合到VSS。在编程操作中，关断禁止晶体管并且由诸如命令译码器的控制逻辑控制Vselect以将必要的电压耦合到Si。在一个实施例中，对于块的每一行译码器电路408存在一个Vselect信号。因此，对于一个块中的行S1的一个Vselect信号可以被用于其它块中的行位置S1。

在之前描述中，出于解释的目的，为了提供对本发明的实施例的全面理解而描述了多个细节。但是，对于本领域内的普通技术人员来说为了实现本发明并不一定需要这些具体细节是明显的。在其它情况中，以框图形式示出公知的电结构和电路是为了不使本发明模糊不清。例如，对于此处所述的本发明的实施例是否被实现为软件程序、硬件电路、固件或其组合，没有提供具体细节。

在上述实施例中，为了简化，装置部件以图示那样互相连接。在本发明的实际应用中，设备、装置、部件和电路等可以互相直接相连。同样，设备、装置、和电路等也可以通过对于设备的操作为必要的其他设备、装置、电路等进行间接互相连接。因此，在实际配置中，电路部件和装置之间可以直接或者间接地互相耦合或者互相连接。

本发明的上述的实施例仅用于示例。对于本领域技术人员来说，在不脱离由所附的权利要求唯一限定的本发明范围的前提下，可以实现对特定实施例的替换、修改和变更。

Claims

1.一种用于编程具有串联在位线和源极线之间的源极线选择装置、存储器单元和串选择装置的NAND闪存串的方法，包括：

将所述位线偏置到第一电源电压电平和第二电源电压电平的其中一个；

从所述源极线非对称地预充电所述NAND闪存串，用于将所述NAND闪存串中的选择的存储器单元设置为与保存在所述NAND闪存串中的未选择的存储器单元中的后台数据无关的编程禁止状态,其中,非对称地预充电所述NAND闪存串包括:

将所述NAND闪存串的下部沟道预充电到第一电压电平，所述NAND闪存串的下部沟道包括所述NAND闪存串的位于所述选择的存储器单元和所述源极线选择装置之间的至少一个或多个存储器单元；

将所述NAND闪存串的中间沟道预充电到第二电压电平，所述NAND闪存串的中间沟道包括所述NAND闪存串的与所述选择的存储器单元相邻的并且位于所述选择的存储器单元和所述串选择装置之间的至少一个存储器单元；和

将所述NAND闪存串的上部沟道预充电到第三电压电平，所述NAND闪存串的上部沟道包括所述NAND闪存串的位于所述中间沟道和所述串选择装置之间的至少一个或多个存储器单元，所述第一电压电平、所述第二电压电平和所述第三电压电平是不同的电压电平；

仅在所述位线被偏置到所述第二电源电压电平时编程所述选择的存储器单元，在所述位线被偏置到所述第一电源电压电平时所述选择的存储器单元保持在所述编程禁止状态。

2.根据权利要求1所述的方法，其中编程所述选择的存储器单元包括将所述串选择装置驱动至所述第一电源电压电平，用于仅在所述位线被偏置到所述第二电源电压电平时将所述位线耦合到所述选择的存储器单元。

3.根据权利要求1所述的方法，其中非对称地预充电所述NAND闪存串还包括将所述源极线偏置到串预充电电压。

4.根据权利要求1所述的方法，其中非对称地预充电所述NAND闪存串还包括通过将所述源极线选择装置驱动至源极线传递电压来将所述源极线耦合到所述存储器单元。

5.根据权利要求1所述的方法，其中，

所述NAND闪存串的下部沟道包括所述选择的存储器单元和所述NAND闪存串的位于所述选择的存储器单元和所述源极线选择装置之间的一个或多个存储器单元中的每一个；以及

所述NAND闪存串的上部沟道包括所述NAND闪存串的位于所述中间沟道和所述串选择装置之间的一个或多个存储器单元中的每一个。

6.根据权利要求1所述的方法，其中将所述NAND闪存串的下部沟道预充电到第一电压电平包括将所述下部沟道的所述存储器单元的栅极端子驱动至第一传递电压。

7.根据权利要求6所述的方法，其中将所述NAND闪存串的中间沟道预充电到第二电压电平包括将所述中间沟道的存储器单元的栅极端子驱动至第二传递电压，所述第二传递电压至少是0V。

8.根据权利要求7所述的方法，其中所述第二传递电压大于编程的存储器单元的阈值电压并且小于所述传递电压。

9.根据权利要求8所述的方法，其中将所述NAND闪存串的上部沟道预充电到第三电压电平包括将所述存储器单元的栅极端子驱动至所述第一传递电压。

10.根据权利要求9所述的方法，其中将所述NAND闪存串的上部沟道预充电到第三电压电平还包括所述上部沟道的电压被所述第一传递电压和所述第二传递电压之间的差值提升以提供所述第三电压。

11.根据权利要求10所述的方法，其中在所述上部沟道处于所述第三电压时将所述第二传递电压选择成一个用于关断所述中间沟道的存储器单元的值。

12.根据权利要求11所述的方法，其中将所述NAND闪存串的下部沟道预充电到第一电压电平还包括：

关断所述下部沟道的与所述选择的存储器单元相邻的存储器单元，并且

关断所述源极线选择装置。

13.根据权利要求12所述的方法，其中将所述NAND闪存串的下部沟道预充电还包括通过将所选择的存储器单元的栅极驱动至编程电压来将所选择的存储器单元本地提升到有效地用于禁止编程的电压。

14.根据权利要求13所述的方法，其中：

非对称地预充电所述NAND闪存串还包括：

将所述源极线偏置到串预充电电压；以及

将所述源极线选择装置驱动至源极线传递电压；并且

所述编程电压大于所述第一传递电压、所述串预充电电压和所述源极线传递电压，并且所述串预充电电压至少是所述源极线传递电压。

15.根据权利要求14所述的方法，其中所述串预充电电压和所述源极线传递电压处于所述第一传递电压。

16.根据权利要求1所述的方法，其中所述选择的存储器单元和所述源极线选择装置之间的至少一个存储器单元对应于编程的页面，所述至少一个存储器单元具有编程的阈值电压和擦除的阈值电压的其中一个。

17.根据权利要求1所述的方法，其中所述中间沟道的存储器单元对应于具有编程的阈值电压和擦除的阈值电压的其中一个的编程的页面。

18.根据权利要求1所述的方法，其中所述选择的存储器单元和所述源极线选择装置之间的存储器单元对应于具有擦除的阈值电压的擦除的页面。

19.根据权利要求1所述的方法，其中所述选择的存储器单元和所述串选择装置之间的存储器单元对应于具有擦除的阈值电压的擦除的页面。

20.一种用于编程具有串联在位线和源极线之间的源极线选择装置、存储器单元和串选择装置的NAND闪存串的方法，包括：

偏置所述位线到第一电源电压电平和第二电源电压电平的其中一个；

预充电对应于所述存储器单元的沟道的分组到与所述源极线不同的电压电平，用于将与选择的存储器单元邻接的第一存储器单元关断；

响应于施加的编程电压，将选择的存储器单元沟道预充电到编程禁止状态；并且

将所述串选择装置驱动至所述第一电源电压电平，用于仅在所述位线被偏置到所述第二电源电压电平时将所述位线耦合到所述选择的存储器单元，所述选择的存储器单元在所述位线被偏置到所述第一电源电压电平时保持在编程禁止状态。