CN110289034A - 非易失性存储器及其操作方法 - Google Patents

Abstract

本发明涉及一种非易失性存储器及其操作方法，该非易失性存储器包括：存储单元阵列，包括多个存储串组，每个存储串组包括多个存储串；共源端，经由第一串选择管连接到每个存储串的另一端；多条第一串选择管字线，每条第一串选择管字线连接到对应的存储串组的第一串选择管的栅极；以及控制器，配置为：在读取阶段之前的预导通阶段中，导通所述多个存储串中的选中存储串的第一串选择管和非选中存储串的第一串选择管，且对所述共源端施加持续的第一预充电压。根据本发明的非易失性存储器及其操作方法，可以通过增加非选中存储串的沟道电势，降低读干扰。

Description

非易失性存储器及其操作方法

技术领域

本发明涉及半导体器件的技术领域，尤其涉及一种非易失性存储器及其操作方法。

背景技术

半导体存储器可以包括易失性存储器(volatile memory，VM)和非易失性存储器(nonvolatile memory，NVM)。易失性存储器通常可以作为操作系统或其他正在运行程序的临时存储介质，如内存。当电源关闭时，易失性存储器不能保留数据。非易失性存储器则用于存储需长期保留的数据，如硬盘。在突然断电或关闭电源的时候，非易失性存储器仍会保留数据。非易失性存储器的示例包括闪存(Flash memory)、只读存储器ROM或电可擦出可编程只读EEPROM等。闪存包括NAND型、NOR型等。

对NAND型闪存进行读操作时，施加在选中存储单元上的导通电压需要大于该存储单元的最大阈值。以多级存储单元(MLC)技术为例，导通电压需要大于第四个态的最大阈值。该导通电压会对非选中字线上的存储单元产生读干扰，尤其是对第一个态(L1)的影响最大，会使存储单元阈值向右移动，造成读干扰。在实际的读操作中，考虑到功耗问题，位线上的驱动电压不会太高，远小于导通电压。由于非选中串的沟道没有耦合电势，其沟道电势等于位线上的驱动电压。这样，对于非选中串上的非选中存储单元来说，其沟道电势远小于导通电压，每次读操作都会受到导通电压与沟道电势之差所带来的读干扰。

发明内容

本发明所要解决的技术问题是提供一种降低非选中存储单元读干扰的非易失性存储器及其操作方法。

本发明的一个方面提出一种非易失性存储器，包括：存储单元阵列，包括多个存储串组，每个存储串组包括多个存储串；共源端，经由第一串选择管连接到每个存储串的另一端；多条第一串选择管字线，每条第一串选择管字线连接到对应的存储串组的第一串选择管的栅极；以及控制器，配置为：在读取阶段之前的预导通阶段中，导通所述多个存储串中的选中存储串的第一串选择管和非选中存储串的第一串选择管，且对所述共源端施加持续的第一预充电压。

在本发明的一实施例中，所述非易失性存储器还包括：多条位线，每条位线经由第二串选择管连接到每个存储串的一端；多条第二串选择管字线，每条第二串选择管字线连接到对应的存储串组的第一串选择管的栅极；所述控制器配置为在所述读取阶段对所述多条位线施加驱动电压，所述第一预充电压大于所述驱动电压。

在本发明的一实施例中，所述控制器配置为在所述预导通阶段结束之前，关断所述非选中存储串的第一串选择管，且保持所述第一预充电压直至所述预导通阶段结束。

在本发明的一实施例中，所述控制器还配置为在所述预导通阶段中，导通所述选中存储串的存储单元和非选中存储串的存储单元的沟道。

在本发明的一实施例中，所述控制器配置为在所述预导通阶段中，关断所述选中存储串的第二串选择管和所述非选中存储串的第二串选择管。

在本发明的一实施例中，所述控制器还配置为：在所述预导通阶段中，导通所述多个存储串中的选中存储串的第二串选择管和非选中存储串的第二串选择管，且对所述多条位线施加持续的第二预充电压。

在本发明的一实施例中，所述控制器配置为在所述预导通阶段结束之前，关断所述非选中存储串的第二串选择管，且保持所述第二预充电压直至所述预导通阶段结束。

在本发明的一实施例中，所述第二预充电压大于所述驱动电压。

在本发明的一实施例中，所述第一预充电压和所述第二预充电压相等。

本发明还提出一种非易失性存储器的操作方法，所述非易失性存储器包括存储单元阵列、共源端和多条第一串选择管字线，所述存储单元阵列包括多个存储串组，每个存储串组包括多个存储串；所述共源端经由第一串选择管连接到每个存储串的另一端；所述多条第一串选择管字线的每条第一串选择管字线连接到对应的存储串组的第一串选择管的栅极；其中所述方法包括：在读取阶段之前的预导通阶段中，导通所述多个存储串中的选中存储串的第一串选择管和非选中存储串的第一串选择管，且对所述共源端施加持续的第一预充电压。

在本发明的一实施例中，所述非易失性存储器还包括多条位线和多条第二串选择管字线，每条位线经由第二串选择管连接到每个存储串的一端，每条第二串选择管字线连接到对应的存储串组的第一串选择管的栅极；所述方法还包括在所述读取阶段对所述多条位线施加驱动电压，所述第一预充电压大于所述驱动电压。

在本发明的一实施例中，在所述预导通阶段结束之前，关断所述非选中存储串的第一串选择管，且保持所述第一预充电压直至所述预导通阶段结束。

在本发明的一实施例中，还包括在所述预导通阶段中，导通所述选中存储串的存储单元和非选中存储串的存储单元的沟道。

在本发明的一实施例中，还包括在所述预导通阶段中，关断所述选中存储串的第二串选择管和所述非选中存储串的第二串选择管。

在本发明的一实施例中，还包括在所述预导通阶段中，导通所述多个存储串中的选中存储串的第二串选择管和非选中存储串的第二串选择管，且对所述多条位线施加持续的第二预充电压。

在本发明的一实施例中，在所述预导通阶段结束之前，关断所述非选中存储串的第二串选择管，且保持所述第二预充电压直至所述预导通阶段结束。

在本发明的一实施例中，所述第二预充电压大于所述驱动电压。

在本发明的一实施例中，所述第一预充电压和所述第二预充电压相等。

本发明在对非易失性存储器进行读写操作时，通过在读写阶段之前的预导通阶段，对非易失性存储器的共源端施加第一预充电压，或同时对位线施加第二预充电压，增加了非选中存储串的沟道电势，减少了非选中存储单元的沟道电势和读取阶段的导通电压之间的电势差，从而降低了读干扰。

附图说明

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：

图1是本发明一实施例的非易失性存储器的结构示意图；

图2是本发明一实施例的非易失性存储器的部分结构示意图；

图3是对图2中所示的存储单元进行读取的时序图；

图4是读干扰所带来的存储单元阈值变化示意图；

图5是本发明一实施例的非易失性存储器中对存储单元进行读取操作的时序图；

图6是本发明另一实施例的非易失性存储器中对存储单元进行读取操作的时序图；

图7是本发明一实施例的非易失性存储器的操作方法的示例性流程图。

具体实施方式

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。

在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。

在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

应当理解，当一个部件被称为“在另一个部件上”、“连接到另一个部件”、“耦合于另一个部件”或“接触另一个部件”时，它可以直接在该另一个部件之上、连接于或耦合于、或接触该另一个部件，或者可以存在插入部件。相比之下，当一个部件被称为“直接在另一个部件上”、“直接连接于”、“直接耦合于”或“直接接触”另一个部件时，不存在插入部件。同样的，当第一个部件被称为“电接触”或“电耦合于”第二个部件，在该第一部件和该第二部件之间存在允许电流流动的电路径。该电路径可以包括电容器、耦合的电感器和/或允许电流流动的其它部件，甚至在导电部件之间没有直接接触。

图1是本发明一实施例的非易失性存储器的结构示意图。参考图1所示，该非易失性存储器包括存储单元阵列11、共源端12、多条第一串选择管字线13和控制器14。其中，存储单元阵列11中包括多个存储串组，每个存储串组包括多个存储串；共源端12经由第一串选择管15连接到每个存储串的另一端；多条第一串选择管字线13中的每条第一串选择管字线13连接到对应的存储串组的第一串选择管的栅极；控制器14配置为在读取阶段之前的预导通阶段中，导通该多个存储串中的选中存储串的第一串选择管和非选中存储串的第一串选择管，且对共源端12施加持续的第一预充电压。

图2是本发明一实施例的非易失性存储器的部分结构示意图。图2以3D NAND存储器为例对本发明的非易失性存储器进行说明。但是图2并不用于限制本发明的非易失性存储器的范围。在其他的实施例中，本发明的非易失性存储器可以是2D NAND类型。

参考图2所示，以具有垂直沟道结构的3D NAND类型存储器的块结构为例。图1中所示的存储单元阵列11可以包括若干个该块结构。在该块结构中具有多个呈垂直状的存储串210，每个存储串210中包括若干个串接在一起的存储单元，在图2中用黑色圆点表示存储单元。例如，存储串211中具有三个存储单元201。每个存储串210的一端与第二串选择管240相连接，另一端与第一串选择管230相连接。在图2中用黑色圆点表示第一串选择管230和第二串选择管240。例如，存储串211的一端与第二串选择管241相连接，另一端与第一串选择管231相连接。

每条第一串选择管字线250连接到属于同一个存储串组的第一串选择管230的栅极。参考图2所示，第一串选择管字线251与多个第一串选择管231的栅极相连接，与该多个第一串选择管231相连的多个存储串211属于同一个存储串组，可以称之为第一存储串组。参考图2所示，与多个第一串选择管232相连的多个存储串212属于另一个存储串组，可以称之为第二存储串组。

参考图2所示，第一存储串组中的存储串211的另一端经过第一串选择管231与共源端220相连接。该共源端220即图1中所示的共源端12。同理，第二存储串组中的存储串212的另一端经过第一串选择管232与共源端220相连接。不同存储串组的第一串选择管231、232都与共源端220相连接。

尽管本发明的实施例示出包括两个存储串组的器件，但是可以理解的是该实施例仅为本发明的非易失性存储器的部分结构示意图，不用于限定本发明的非易失性存储器中存储串组的数目、存储串中的存储单元的数目以及第一串选择管230、第一串选择管字线250等的数目。

对于3D NAND类型的非易失性存储器来说，第一串选择管230位于存储串210的下方，也称为下选择管；第二串选择管240位于存储串210的上方，也称为上选择管。共源端220即3D NAND型存储器中的公共源极线CSL。

参考图2所示，在一些实施例中，本发明的非易失性存储器还包括多条位线270，每条位线270经由第二串选择管240连接到每个存储串的一端。例如，位线271、272都经由第二串选择管241连接到多个存储串211的一端；位线271、272都经由第二串选择管242连接到多个存储串212的一端。对于3D NAND类型的非易失性存储器来说，一条位线270在每个存储串组里连接一个存储串。

每条第二串选择管字线260连接到属于同一个存储串组的第二串选择管240的栅极。例如，第二串选择管字线261连接到属于第一存储串组的第二串选择管241的栅极；第二串选择管字线262连接到属于第二存储串组的第二串选择管242的栅极。

参考图2所示，在该块结构中，存储单元在三维空间内按照阵列方式排布，位于同一层内的多个存储单元组成存储行，位于不同存储串但位于同一存储行内的存储单元的栅极在物理上相连接，并且都连接至同一字线280。如图2所示，字线281、字线282和字线283分别将位于不同存储行的存储单元连接起来。

图2及其所示的实施例不用于限定本发明的非易失性存储器中第二串选择管240、第二串选择管字线260、字线280等的数目。

在这些实施例中，控制器14配置为在读取阶段对多条位线270施加驱动电压，并且控制器14施加到共源端220的第一预充电压大于该驱动电压。

在对图2所示的存储器块结构中的某一存储单元进行读取操作时，需要确定选中的存储单元所在的存储串和存储行，该存储行可以通过与选中的存储单元相连接的字线来确定。例如，以图2中用圆圈圈出的存储单元201为所要进行读取操作的存储单元。存储单元201所在的存储串211为选中存储串，与存储单元201所在的选中存储行相连接的字线为字线282，称之为选中字线282。

图3是对图2中所示的存储单元进行读取的时序图。参考图3所示，通常在对存储单元201进行读取之前，有一个预导通阶段，用来打开选中存储串和非选中存储串的沟道；在对存储单元201进行读取完成之后，有一个预关断过程。其中，在预导通阶段和预关断阶段中，所有字线(包括字线280、第一串选择管字线250和第二串选择管字线260)上所加的电压都称为预导通电压，该预导通电压可以大于或等于导通电压，从而保证沟道的导通。这样做的目的是抑制非选中存储串的热载流子注入串扰。

具体地，结合图2和图3所示，在预导通阶段，对选中存储单元字线282和非选中存储单元字线281、283均施加预导通电压，以打开选中存储串和非选中存储串的沟道。在选中存储单元字线282和非选中存储单元字线281、283电压的上升时期，非选中存储串的第一串选择管和第二串选择管上施加的电压也跟随上升，使得非选中存储串的第一串选择管和第二串选择管均打开；对选中存储串的第一串选择管字线和第二串选择管字线也施加预导通电压，使选中存储串的第一串选择管和第二串选择管均打开；同时，位线和共源端都保持低电位。

在本发明的实施例中，低电位均为0V。在其他的实施例中，低电位也可以为其他电压值。

在读取阶段，对位线271、272施加驱动电压；对选中存储串的第一串选择管字线251和第二串选择管字线261施加导通电压，打开该存储单元201所在的选中存储串的第一串选择管231和第二串选择管241；对非选中存储串的第一串选择管字线232和第二串选择管字线242施加关断电压，关断非选中存储串的第一串选择管232和第二串选择管242，使非选中存储串的沟道与位线断开，非选中存储串的沟道电势被锁定为低电位，避免非选中存储串的沟道被导通；对选中存储串中的选中存储单元201所在存储行以外的非选中存储单元字线281、283施加导通电压，使选中存储串的沟道导通；在选中存储单元字线282上加读取电压，即可对存储单元201内的信息进行读取。

在读取阶段，共源端220始终处于接地状态。

在预导通阶段，选中存储串和非选中存储串的沟道分别与其所对应的位线导通，因此，选中存储串和非选中存储串的沟道电势保持和位线相同的低电位，使选中存储串和非选中存储串的沟道不会因为字线电压的变化而耦合出电压，从而避免在对非选中存储单元的字线施加导通电压时造成热载流子注入串扰的问题。

在读取阶段，对于位于非选中存储串上的非选中行的存储单元来说，例如图2中的存储单元202，由于这一类存储单元的沟道电势本来为低电压，在读取阶段受到非选中存储单元字线283上的导通电压的影响，沟道电势和导通电压之间具有电势差，从而引起读干扰；对于位于非选中存储串上的选中行的存储单元来说，例如图2中的存储单元203，这一类存储单元的沟道电势本来为低电压，在读取阶段受到选中存储单元字线282上的读取电压的影响，沟道电势和读取电压之间具有电势差，从而引起读干扰；对于位于选中存储串上的非选中存储单元来说，例如图2中的存储单元204，在读取阶段则会承受由于导通电压和驱动电压之间的电势差所引起的读干扰。

上述的读干扰与引起该读干扰的电势差正相关，该电势差越大，则读干扰越强。因此，在读取阶段所施加的导通电压越大，则对存储单元造成的读干扰越大。对于上述的三种非选中存储单元202、203、204来说，位于选中存储串上的非选中存储单元204所承受的读干扰小于另外两种存储单元202、203所受到的读干扰。

图4是读干扰所带来的存储单元阈值变化示意图。图4以多级存储单元(MLC)技术为例，存储单元可以具有四种不同的数据格式，包括00、01、10和11，则施加给存储单元的阈值电压应具有四种不同的状态，也就是四种阈值态。对应阈值电压从低到高分别用L1、L2、L3和L4表示该四种阈值态。其中L1所对应的阈值电压最低。

参考图4所示，在对选中的存储单元进行读操作时，为了使选中的存储单元打开，所加导通电压需要大于存储单元的最大阈值。由于非选中字线上的存储单元的沟道电势本来为低电压，由于导通电压和该沟道电势产生的电压差，使使非选中字线上的存储单元阈值向右移动，如图4中的虚线所示，从而产生读干扰。具有不同阈值态的存储单元的阈值向右移动的量不同，对处于L1阈值态的存储单元影响最大。

在实际的NAND读取操作中，考虑到功耗问题，驱动电压不会太高，甚至远小于导通电压。因此，会导致非选中存储串上的非选中行的存储单元在每次读操作时都会受到沟道电势和导通电压之差所带来的读干扰。

为了进一步的克服上述技术方案中的读干扰现象，本发明的非易失性存储器对控制器14进行了配置，通过在读写阶段之前的预导通阶段，对非易失性存储器的共源端施加第一预充电压，或同时对位线施加第二预充电压，增加了非选中存储串的沟道电势，减少了非选中存储单元的沟道电势和读取阶段的导通电压之间的电势差，从而降低了读干扰。具体包括两种对存储单元进行读取操作的方式，以下结合图5和图6对该两种方式进行说明。

图5是本发明一实施例的非易失性存储器中对存储单元进行读取操作的时序图。参考图5所示，该读取操作的时序图与图3所示的时序图所不同的是，本发明的非易失性存储器的控制器14配置为在预导通阶段中，对共源端220施加持续的第一预充电压510。此时，选中存储串的第一串选择管和非选中存储串的第一串选择管都被打开，处于导通状态。如图5所示，可以通过在选中存储串的第一串选择管字线施加预导通电压使选中存储串的第一串选择管导通，以及在非选中存储串的第一串选择管字线施加预导通电压使非选中存储串的第一串选择管导通。

参考图5所示，在本发明的非易失性存储器的控制器14还配置为在预导通阶段中，关断选中存储串的第二串选择管和非选中存储串的第二串选择管。参考图5所示的时序图，在预导通阶段中，控制器14可以通过给选中存储串的第二串选择管字线施加关断电压来关断选中存储串的第二串选择管，并且通过给非选中存储串的第二串选择管字线施加关断电压来关断非选中存储串的第二串选择管。并且，在预导通阶段，多条位线270保持低电位。

在图5所示的实施例中，控制器14在预导通阶段在共源端220施加第一预充电压510，直到预导通阶段结束，才将共源端220接地。同时，控制器14在预导通阶段在选中存储串的第一串选择管字线施加预导通电压使选中存储串的第一串选择管导通，以及在非选中存储串的第一串选择管字线施加预导通电压使非选中存储串的第一串选择管导通。并且在预导通阶段结束之前，关断非选中存储串的第一串选择管，还将施加在选中存储串的第一串选择管字线上的预导通电压变为导通电压。

在这些实施例中，控制器14可以是同时开始对字线和共源端220施加其各自所对应的电压。

图5所示的实施例在读取阶段和预关断阶段的时序关系和图3所示的实施例相同。

图6是本发明另一实施例的非易失性存储器中对存储单元进行读取操作的时序图。参考图6所示，该读取操作的时序图与图5所示的时序图所不同的是，本发明的非易失性存储器的控制器14配置为在预导通阶段中，导通多个存储串中的选中存储串的第二串选择管和非选中存储串的第二串选择管，且对多条位线施加持续的第二预充电压610。

参考图6所示，在一些实施例中，控制器14还可以配置为在预导通阶段结束之前，关断非选中存储串的第二串选择管，且保持第二预充电压610直至该预导通阶段结束。参考图6所示的时序图，在预导通阶段尚未结束之前，控制器14即将施加在非选中存储串的第二串选择管字线上的预导通电压关断，同时保持施加在多条位线270上的第二预充电压610，直到预导通阶段结束，位线270上的电压才变为驱动电压。并且，控制器14在预导通阶段结束之前，还将施加在选中存储串的第二串选择管字线上的预导通电压变为导通电压。

在这些实施例中，控制器14可以是同时开始对字线、位线270和共源端220施加其各自所对应的电压。

在这些实施例中，控制器14施加在多条位线270上的第二预充电压610的时间长于施加在非选中存储串的第二串选择管字线上的预导通电压的时间和施加在选中存储串的第二串选择管字线上的预导通电压的时间。

参考图6所示，在一些实施例中，控制器14还可以配置为在预导通阶段结束之前，关断非选中存储串的第一串选择管。参考图6所示的时序图，在预导通阶段尚未结束之前，控制器14即将施加在非选中存储串的第一串选择管字线上的预导通电压关断，同时保持施加在共源端220上的第一预充电压510，直到预导通阶段结束，共源端220才变为接地。并且，控制器14在预导通阶段结束之前，还将施加在选中存储串的第一串选择管字线上的预导通电压变为导通电压。

参考图6所示，在一些实施例中，控制器14同时在共源端220施加第一预充电压510和在多条位线270上施加第二预充电压610的时间，并且第一预充电压510和第二预充电压610的持续时间相同。

参考图6所示，在一些实施例中，第二预充电压610大于驱动电压。

参考图6所示，在一些实施例中，第一预充电压510和第二预充电压610可以不相等。

参考图6所示，在一些实施例中，施加在共源端220的第一预充电压510和施加在多条位线270上的第二预充电压610可以相等。在这种情况下可以避免由于电压差而产生电流，可以降低存储器的功耗，并且使整个存储器中的沟道预充的比较均匀。

参考图5-6所示，在一些实施例中，在读取阶段，施加在选中存储单元字线上的读取电压呈阶梯上升状，并且该读取电压始终小于导通电压。

图7是本发明一实施例的非易失性存储器的操作方法的示例性流程图。与图1和图2所示的实施例类似地，这里所述的非易失性存储器包括存储单元阵列11、共源端12和多条第一串选择管字线13，该存储单元阵列11包括多个存储串组，每个存储串组包括多个存储串；该共源端12经由第一串选择管15连接到每个存储串的另一端；该多条第一串选择管字线13的每条第一串选择管字线连接到对应的存储串组的第一串选择管15的栅极。在本说明书中关于图1-6所示的实施例的说明内容都适用于图7所示的实施例中的非易失性存储器。

参考图7所示，该操作方法包括：

步骤710，在读取阶段之前的预导通阶段中，导通多个存储串中的选中存储串的第一串选择管和非选中存储串的第一串选择管，且对共源端施加持续的第一预充电压。

参考图5-6所示，在预导通阶段中，可以通过在选中存储串的第一串选择管字线施加预导通电压使选中存储串的第一串选择管导通，以及在非选中存储串的第一串选择管字线施加预导通电压使非选中存储串的第一串选择管导通。可以通过控制器14对共源端220施加持续的第一预充电压510。

在一些实施例中，在预导通阶段结束之前，还包括关断非选中存储串的第一串选择管，且保持第一预充电压510直至预导通阶段结束。参考图5-6所示，在预导通阶段尚未结束之前，控制器14即将施加在非选中存储串的第一串选择管字线上的预导通电压关断，同时保持施加在共源端220上的第一预充电压510，直到预导通阶段结束，共源端220才变为接地。并且，控制器14在预导通阶段结束之前，还将施加在选中存储串的第一串选择管字线上的预导通电压变为导通电压。也就是说，在这些实施例中，控制器14施加在共源端220的第一预充电压510的时间长于施加在非选中存储串的第一串选择管字线上的预导通电压的时间和施加在选中存储串的第一串选择管字线上的预导通电压的时间。

在一些实施例中，本发明操作方法中所用到的非易失性存储器还包括多条位线和多条第二串选择管字线，每条位线经由第二串选择管连接到每个存储串的一端，每条第二串选择管字线连接到对应的存储串组的第一串选择管的栅极。与图1和图2所示的实施例类似地，相关的说明书内容都适用于这些实施例中的非易失性存储器。

在这些实施例中，对该非易失性存储器的操作方法还可以包括：

步骤720，在读取阶段对多条位线施加驱动电压。并且，对共源端220施加的持续的第一预充电压510大于该驱动电压。

进一步地，本发明的非易失性存储器的操作方法还可以包括以下的步骤：

步骤730，在预导通阶段中，导通选中存储串的存储单元和非选中存储串的存储单元的沟道。

参考图5-6所示，在这些实施例中，可以通过给选中存储串的存储单元字线和非选中存储串的存储单元字线施加预导通电压来使选中存储串的存储单元和非选中存储串的存储单元的沟道导通。并且，在预导通阶段中，该预导通电压持续的施加在选中存储串的存储单元字线和非选中存储串的存储单元字线，直到预导通阶段结束。当读取阶段开始时，非选中存储单元字线上施加的电压变为导通电压，选中存储单元字线上施加的电压变为读取电压。

步骤740，在预导通阶段中，关断选中存储串的第二串选择管和非选中存储串的第二串选择管。

参考图5所示，在这些实施例中，可以通过给选中存储串的第二串选择管字线施加关断电压来关断选中存储串的第二串选择管，并且通过给非选中存储串的第二串选择管字线施加关断电压来关断非选中存储串的第二串选择管。并且，在预导通阶段，多条位线270保持低电位。

步骤750，在预导通阶段中，导通多个存储串中的选中存储串的第二串选择管和非选中存储串的第二串选择管，且对多条位线施加持续的第二预充电压。

参考图6所示，在这些实施例中，可以通过给选中存储串的第二串选择管字线施加预导通电压来导通选中存储串的第二串选择管，并且通过给非选中存储串的第二串选择管字线施加预导通电压来导通非选中存储串的第二串选择管。可以通过控制器14对多条位线270施加持续的第二预充电压610。

在一些实施例中，本发明的非易失性存储器的操作方法还包括在预导通阶段结束之前，关断非选中存储串的第二串选择管，且保持第二预充电压直至预导通阶段结束。

参考图6所示，在这些实施例中，在预导通阶段结束之前，控制器14即将施加在非选中存储串的第二串选择管字线上的预导通电压关断，同时保持施加在多条位线270上的第二预充电压610，直到预导通阶段结束，位线270上的电压才变为驱动电压。并且，控制器14在预导通阶段结束之前，还将施加在选中存储串的第二串选择管字线上的预导通电压变为导通电压。

在这些实施例中，控制器14施加在多条位线270上的第二预充电压610的时间长于施加在非选中存储串的第二串选择管字线上的预导通电压的时间和施加在选中存储串的第二串选择管字线上的预导通电压的时间。

在本发明的非易失性存储器的操作方法的一些实施例中，第二预充电压610大于驱动电压。

在本发明的非易失性存储器的操作方法的一些实施例中，第一预充电压510和第二预充电压610可以不相等。

在本发明的非易失性存储器的操作方法的一些实施例中，施加在共源端220的第一预充电压510和施加在多条位线270上的第二预充电压610可以相等。在这种情况下可以避免由于电压差而产生电流，可以降低存储器的功耗，并且使整个存储器中的沟道预充的比较均匀。

在本发明的非易失性存储器的操作方法的实施例中，在预导通阶段所施加的预导通电压均大于或等于在读取阶段所施加的导通电压。在一些实施例中，控制器14可以是同时开始对字线、位线270和共源端220施加其各自所对应的电压。

图7使用了流程图用来说明根据本发明实施例的操作方法所执行的操作。应当理解的是，前面的操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。

虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可做出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。

Claims (18)

1.一种非易失性存储器，包括：

存储单元阵列，包括多个存储串组，每个存储串组包括多个存储串；

共源端，经由第一串选择管连接到每个存储串的另一端；

多条第一串选择管字线，每条第一串选择管字线连接到对应的存储串组的第一串选择管的栅极；以及

控制器，配置为：在读取阶段之前的预导通阶段中，导通所述多个存储串中的选中存储串的第一串选择管和非选中存储串的第一串选择管，且对所述共源端施加持续的第一预充电压。

2.如权利要求1所述的非易失性存储器，其特征在于，还包括：

多条位线，每条位线经由第二串选择管连接到每个存储串的一端；

多条第二串选择管字线，每条第二串选择管字线连接到对应的存储串组的第一串选择管的栅极；

所述控制器配置为在所述读取阶段对所述多条位线施加驱动电压，所述第一预充电压大于所述驱动电压。

3.如权利要求1所述的非易失性存储器，其特征在于，所述控制器配置为在所述预导通阶段结束之前，关断所述非选中存储串的第一串选择管，且保持所述第一预充电压直至所述预导通阶段结束。

4.如权利要求1所述的非易失性存储器，其特征在于，所述控制器还配置为在所述预导通阶段中，导通所述选中存储串的存储单元和非选中存储串的存储单元的沟道。

5.如权利要求2所述的非易失性存储器，其特征在于，所述控制器配置为在所述预导通阶段中，关断所述选中存储串的第二串选择管和所述非选中存储串的第二串选择管。

6.如权利要求2所述的非易失性存储器，其特征在于，所述控制器还配置为：在所述预导通阶段中，导通所述多个存储串中的选中存储串的第二串选择管和非选中存储串的第二串选择管，且对所述多条位线施加持续的第二预充电压。

7.如权利要求6所述的非易失性存储器，其特征在于，所述控制器配置为在所述预导通阶段结束之前，关断所述非选中存储串的第二串选择管，且保持所述第二预充电压直至所述预导通阶段结束。

8.如权利要求6所述的非易失性存储器，其特征在于，所述第二预充电压大于所述驱动电压。

9.如权利要求6所述的非易失性存储器，其特征在于，所述第一预充电压和所述第二预充电压相等。

10.一种非易失性存储器的操作方法，所述非易失性存储器包括存储单元阵列、共源端和多条第一串选择管字线，所述存储单元阵列包括多个存储串组，每个存储串组包括多个存储串；所述共源端经由第一串选择管连接到每个存储串的另一端；所述多条第一串选择管字线的每条第一串选择管字线连接到对应的存储串组的第一串选择管的栅极；其中所述方法包括：

在读取阶段之前的预导通阶段中，导通所述多个存储串中的选中存储串的第一串选择管和非选中存储串的第一串选择管，且对所述共源端施加持续的第一预充电压。

11.如权利要求10所述的方法，其特征在于，所述非易失性存储器还包括多条位线和多条第二串选择管字线，每条位线经由第二串选择管连接到每个存储串的一端，每条第二串选择管字线连接到对应的存储串组的第一串选择管的栅极；

所述方法还包括在所述读取阶段对所述多条位线施加驱动电压，所述第一预充电压大于所述驱动电压。

12.如权利要求10所述的方法，其特征在于，在所述预导通阶段结束之前，关断所述非选中存储串的第一串选择管，且保持所述第一预充电压直至所述预导通阶段结束。

13.如权利要求10所述的方法，其特征在于，还包括在所述预导通阶段中，导通所述选中存储串的存储单元和非选中存储串的存储单元的沟道。

14.如权利要求11所述的方法，其特征在于，还包括在所述预导通阶段中，关断所述选中存储串的第二串选择管和所述非选中存储串的第二串选择管。

15.如权利要求11所述的方法，其特征在于，还包括在所述预导通阶段中，导通所述多个存储串中的选中存储串的第二串选择管和非选中存储串的第二串选择管，且对所述多条位线施加持续的第二预充电压。

16.如权利要求15所述的方法，其特征在于，在所述预导通阶段结束之前，关断所述非选中存储串的第二串选择管，且保持所述第二预充电压直至所述预导通阶段结束。

17.如权利要求15所述的方法，其特征在于，所述第二预充电压大于所述驱动电压。

18.如权利要求15所述的方法，其特征在于，所述第一预充电压和所述第二预充电压相等。