TWI772063B - 半導體記憶裝置 - Google Patents

半導體記憶裝置 Download PDF

Info

Publication number
TWI772063B
TWI772063B TW110121870A TW110121870A TWI772063B TW I772063 B TWI772063 B TW I772063B TW 110121870 A TW110121870 A TW 110121870A TW 110121870 A TW110121870 A TW 110121870A TW I772063 B TWI772063 B TW I772063B
Authority
TW
Taiwan
Prior art keywords
voltage
conductive layer
supplied
conductive layers
read
Prior art date
Application number
TW110121870A
Other languages
English (en)
Other versions
TW202238584A (zh
Inventor
中澤新悟
Original Assignee
日商鎧俠股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商鎧俠股份有限公司 filed Critical 日商鎧俠股份有限公司
Application granted granted Critical
Publication of TWI772063B publication Critical patent/TWI772063B/zh
Publication of TW202238584A publication Critical patent/TW202238584A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)

Abstract

本發明之半導體記憶裝置具備：複數個第1導電層；複數個第2導電層；第1半導體層，其設置於該等導電層之間；電荷儲存層，其具備設置於複數個第1導電層與第1半導體層之間的第1部分、及設置於複數個第2導電層與第1半導體層之間的第2部分；及第1配線，其與第1半導體層電性連接。該半導體記憶裝置構成為能夠執行讀出動作與第1動作。於讀出動作中，對從第1方向之一側數起第n個(n為1以上之整數)第1導電層供給讀出電壓，且對複數個第1導電層中之至少一部分供給讀出通過電壓。於第1動作中，對第1配線供給第1電壓，對從第1方向之一側數起第n個第2導電層供給小於第1電壓之第2電壓。

Description

半導體記憶裝置
以下記載之實施方式係關於一種半導體記憶裝置。
眾所周知一種半導體記憶裝置，其具備：基板；複數個第1導電層，其等沿與該基板之表面交叉之第1方向排列；複數個第2導電層，其等於與第1方向交叉之第2方向上與複數個第1導電層相隔配置，且沿第1方向排列；第1半導體層，其設置於複數個第1導電層與複數個第2導電層之間，沿第1方向延伸，且與複數個第1導電層及複數個第2導電層對向；及電荷儲存層，其具備設置於複數個第1導電層與第1半導體層之間之第1部分、及設置於複數個第2導電層與第1半導體層之間之第2部分。
本發明提供一種可適當地動作之半導體記憶裝置。
一實施方式之半導體記憶裝置具備：複數個第1導電層；複數個第2導電層；第1半導體層，其設置於複數個第1導電層與複數個第2導電層之間；電荷儲存層，其具備設置於複數個第1導電層與第1半導體層之間的第1部分、及設置於複數個第2導電層與第1半導體層之間的第2部分；及第1配線，其與第1半導體層電性連接。複數個第1導電層沿第1方向排列。複數個第2導電層於與第1方向交叉之第2方向上與複數個第1導電層相隔配置，且沿第1方向排列。第1半導體層於第1方向延伸，且與複數個第1導電層及複數個第2導電層對向。該半導體記憶裝置構成為能夠執行讀出動作、及於讀出動作之前執行之第1動作。於讀出動作中，對複數個第1導電層中從第1方向之一側數起第n個(n為1以上之整數)第1導電層供給讀出電壓，且對複數個第1導電層中之至少一部分供給大於讀出電壓之讀出通過電壓。於第1動作中，對第1配線供給第1電壓，且對複數個第2導電層中從第1方向之上述一側數起第n個第2導電層供給小於第1電壓之第2電壓。
根據上述構成，可提供適當地動作之半導體記憶裝置。
接下來，參照附圖對實施方式之半導體記憶裝置進行詳細說明。再者，以下之實施方式只不過為一例，並未意圖限定本發明。又，以下之附圖為模式圖，有時為便於說明而省略一部分構成等。又，有時會對於複數個實施方式中共通之部分標記相同符號，並省略說明。
又，本說明書中提及「半導體記憶裝置」之情形時，有時係指記憶體晶粒，有時亦指記憶體晶片、記憶體卡、SSD(SolidStateDrive，固態驅動器)等包含控制器晶粒之記憶體系統。進而，有時亦係指智慧型手機、平板終端、個人電腦等包含主機電腦之構成。
又，本說明書中，於提及第1構成與第2構成「電性連接」時，可為第1構成與第2構成直接連接，亦可為第1構成與第2構成經由配線、半導體構件或電晶體等連接。例如於將3個電晶體串聯連接之情形時，即便第2個電晶體為斷開狀態，第1個電晶體亦可與第3個電晶體「電性連接」。
又，本說明書中，於提及第1構成「連接於」第2構成與第3構成「之間」時，有時係指第1構成、第2構成及第3構成串聯連接，且第2構成經由第1構成與第3構成連接。
又，本說明書中，於提及電路等使2個配線等「導通」時，例如有時係指該電路等包含電晶體等，該電晶體等設置於2個配線之間之電流路徑上，且該電晶體等為接通狀態。
又，本說明書中，將與基板之上表面平行之特定方向稱為X方向，將與基板之上表面平行且與X方向垂直之方向稱為Y方向，將與基板之上表面垂直之方向稱為Z方向。
又，本說明書中，有時將沿特定面之方向稱為第1方向，將沿該特定面與第1方向交叉之方向稱為第2方向，將與該特定面交叉之方向稱為第3方向。該等第1方向、第2方向及第3方向可與X方向、Y方向及Z方向中之任一方向對應，亦可不與X方向、Y方向及Z方向中之任一方向對應。
又，本說明書中，「上」、「下」等表述以基板為基準。例如，將沿上述Z方向離開基板之方向稱為「上」，將沿Z方向接近基板之方向稱為「下」。又，對於某構成，於提及下表面、下端之情形時，係指該構成之基板側之面、端部，於提及上表面、上端之情形時，係指該構成之與基板為相反側之面、端部。又，將與X方向或Y方向交叉之面稱為側面等。
[第1實施方式][構成]圖1係表示第1實施方式之記憶體系統10之構成之模式性方塊圖。
記憶體系統10根據從主機電腦20發送之信號來進行用戶資料之讀出、寫入、抹除等。記憶體系統10例如為記憶體晶片、記憶體卡、SSD或其他可記憶用戶資料之系統。記憶體系統10具備複數個記憶體晶粒MD、及控制器晶粒CD。記憶體晶粒MD記憶用戶資料。控制器晶粒CD與複數個記憶體晶粒MD及主機電腦20連接。控制器晶粒CD例如具備處理器、RAM(RandomAccessMemory，隨機存取記憶體)等。控制器晶粒CD進行邏輯位址與物理位址之轉換、位錯檢測/糾正、垃圾回收(壓縮)、損耗均衡等處理。
圖2係表示本實施方式之記憶體系統10之構成例之模式性側視圖。圖3係表示上述構成例之模式性俯視圖。為方便說明，圖2及圖3中省略一部分構成。
如圖2所示，本實施方式之記憶體系統10具備安裝基板MSB、複數個記憶體晶粒MD、及控制器晶粒CD。於安裝基板MSB之上表面中之Y方向上之端部區域設置有焊墊電極P。安裝基板MSB之上表面中之Y方向上之除端部以外之區域，經由黏結劑等黏結於記憶體晶粒MD之下表面。複數個記憶體晶粒MD積層於安裝基板MSB上。於記憶體晶粒MD之上表面中之Y方向上之端部區域設置有焊墊電極P。記憶體晶粒MD之上表面中Y方向上之除端部以外之區域，經由黏結劑等黏結於其他記憶體晶粒MD或控制器晶粒CD之下表面。控制器晶粒CD積層於記憶體晶粒MD上。於控制器晶粒CD之上表面中Y方向上之端部區域設置有焊墊電極P。
如圖3所示，安裝基板MSB、複數個記憶體晶粒MD、及控制器晶粒CD，分別具備沿X方向排列之複數個焊墊電極P。設置於安裝基板MSB、複數個記憶體晶粒MD、及控制器晶粒CD上之複數個焊墊電極P，分別經由接合線B相互連接。
再者，圖2及圖3所示之構成只不過為例示，具體構成可適當調整。例如圖2及圖3所示之例中，於複數個記憶體晶粒MD上積層有控制器晶粒CD。又，記憶體晶粒MD及控制器晶粒CD藉由接合線B連接。又，複數個記憶體晶粒MD及控制器晶粒CD包含於一個封裝內。然而，控制器晶粒CD亦可包含於與記憶體晶粒MD不同之封裝內。又，複數個記憶體晶粒MD及控制器晶粒CD亦可不經由接合線B連接，而係經由貫通電極等相互連接。
圖4係表示記憶體晶粒MD之構成之模式性方塊圖。圖5係表示記憶體晶粒MD之一部分構成之模式性等效電路圖。
如圖4所示，記憶體晶粒MD具備記憶胞陣列MCA、及控制記憶胞陣列MCA之周邊電路PC。
記憶胞陣列MCA具備複數個記憶體區塊BLK。記憶體區塊BLK具備複數個串單元SU。串單元SU例如圖5所示具備複數個記憶體單元MU。該等複數個記憶體單元MU分別具備2個記憶體串MSI、MSO。該等記憶體串MSI、MSO之一端分別連接於汲極側選擇電晶體STD、STDT，經由該等汲極側選擇電晶體STD、STDT而連接於共通之位元線BL。記憶體串MSI、MSO之另一端連接於共通之源極側選擇電晶體STS、STSb，經由該源極側選擇電晶體STS、STSb而連接於共通之源極線SL。
記憶體串MSI具備串聯連接之m+1個(m為1以上之整數)記憶胞MCI。記憶體串MSO具備串聯連接之m+1個記憶胞MCO。記憶胞MCI、MCO為場效型電晶體，分別具備半導體層、閘極絕緣層、閘極電極。半導體層作為通道區域發揮功能。閘極絕緣層具備可記憶資料之電荷儲存層。記憶胞MCI、MCO之閾值電壓會根據電荷儲存層中之電荷量而發生變化。m+1個記憶胞MCI之閘極電極分別連接於字元線WLI_0～WLI_m。又，m+1個記憶胞MCO之閘極電極分別連接於字元線WLO_0～WLO_m。字元線WLI_0～WLI_m、WLO_0～WLO_m，分別連接於記憶體區塊BLK中之所有記憶體單元MU。
又，記憶體串MSI、MSO具備一個或複數個虛設記憶胞MCDD，該等虛設記憶胞MCDD連接於複數個記憶胞MCI、MCO與汲極側選擇電晶體STD之間。又，記憶體串MSI、MSO具備一個或複數個虛設記憶胞MCDS，該等虛設記憶胞MCDS連接於複數個記憶胞MCI、MCO與源極側選擇電晶體STS之間。虛設記憶胞MCDD、MCDS與記憶胞MCI、MCO相同地構成。但，虛設記憶胞MCDD、MCDS不用於記憶資料。虛設記憶胞MCDD之閘極電極連接於虛設字元線WLDD。虛設記憶胞MCDS之閘極電極連接於虛設字元線WLDS。虛設字元線WLDD、WLDS分別連接於記憶體區塊BLK中之所有記憶體單元MU。
選擇電晶體(STD、STDT、STS、STSb)為場效型電晶體，具備半導體層、閘極絕緣層、及閘極電極。半導體層作為通道區域發揮功能。汲極側選擇電晶體STDT之閘極電極連接於汲極側選擇閘極線SGDT。汲極側選擇閘極線SGDT連接於記憶體區塊BLK中之所有記憶體單元MU。汲極側選擇電晶體STD之閘極電極連接於汲極側選擇閘極線SGD。汲極側選擇閘極線SGD連接於串單元SU中之所有記憶體單元MU。源極側選擇電晶體STS、STSb之閘極電極分別連接於源極側選擇閘極線SGS、SGSb。源極側選擇閘極線SGS、SGSb分別連接於記憶體區塊BLK中之所有記憶體單元MU。
例如圖4所示，周邊電路PC具備：列解碼器RD，其連接於記憶胞陣列MCA；感測放大器模組SAM，其連接於記憶胞陣列MCA；及電壓產生電路VG，其連接於列解碼器RD及感測放大器模組SAM。又，周邊電路PC具備未圖示之定序器、位址暫存器、狀態暫存器等。
列解碼器RD將電壓產生電路VG中產生之動作電壓，傳送至由位址資料指定之字元線WLI、WLO及選擇閘極線(SGDT、SGD、SGS、SGSb)。
感測放大器模組SAM具備與複數個位元線BL對應設置之未圖示之複數個感測放大器單元。感測放大器單元具備：感測電晶體，其具備與位元線BL電性連接之閘極電極；複數個資料鎖存電路，其等連接於感測電晶體之汲極電極；及電壓調整電路，其根據該等複數個資料鎖存電路中之一個資料鎖存電路之資料來調整位元線BL之電壓。
電壓產生電路VG具備複數個電壓產生單元。該等複數個電壓產生單元例如為電荷泵電路等升壓電路，亦可為調壓器等降壓電路。電壓產生電路VG於資料讀出動作、寫入動作等中，產生多種不同大小之電壓，並將該電壓供給至列解碼器RD及感測放大器模組SAM。
接下來，參照圖6～圖10對本實施方式之半導體記憶裝置之構成例進行說明。圖6係表示記憶體晶粒MD之一部分構成之模式性俯視圖。圖7及圖8係將圖6所示之結構中之A所示之部分及A´所示之部分放大而表示之模式性俯視圖。其中，圖8中省略圖7所示之結構之一部分。圖9係表示記憶體晶粒MD之一部分構成之模式性立體圖。圖10係將圖7及圖8中之B所示之部分放大而表示之模式性俯視圖。
如圖6所示，記憶體晶粒MD具備半導體基板100。圖示例中，於半導體基板100上設置有沿X方向排列之2個記憶胞陣列區域R MCA。於與記憶胞陣列區域R MCA在X方向上並排之位置上設置有接線區域R HU。
半導體基板100例如為包含p型雜質之單晶矽(Si)等半導體基板。於半導體基板之上表面，設置有包含n型雜質之n型井、及包含p型雜質之p型井。再者，於半導體基板100之表面，例如設置有構成周邊電路PC(圖4)之至少一部分之電晶體、配線等。
記憶胞陣列區域R MCA具備沿Y方向排列之複數個記憶體區塊BLK。記憶體區塊BLK例如圖7所示，具備沿Y方向排列之複數個串單元SU。
例如圖9所示，串單元SU具備：複數個積層體結構LSI、LSO，其等沿Y方向交替排列；及溝槽結構AT，其設置於該等複數個積層體結構LSI、LSO之間。積層體結構LSI例如具備於Z方向上積層之m+9個導電層110I。積層體結構LSO例如具備於Z方向上積層之m+9個導電層110O。溝槽結構AT具備於X方向上排列之複數個記憶體串結構MSS。各記憶體串結構MSS具備：大致有底圓筒狀之半導體層120，其於Z方向上延伸；閘極絕緣層130，其設置於積層體結構LSI、LSO與半導體層120之間；及氧化矽(SiO 2)等絕緣層140，其設置於半導體層120之中心部分。又，沿X方向排列之複數個記憶體串結構MSS之間設置有氧化矽(SiO 2)等絕緣層150。
導電層110I、110O為於X方向上延伸之大致板狀之導電層，例如為氮化鈦(TiN)與鎢(W)之積層膜、或注入有雜質之多晶矽(Si)等導電層。於Z方向上排列之複數個導電層110I、110O之間設置有氧化矽(SiO 2)等絕緣層101。
複數個導電層110I、110O中從下方數起位於第1個之導電層110I、110O，作為源極側選擇電晶體STSb之閘極電極及源極側選擇閘極線SGSb發揮功能。
複數個導電層110I、110O中從下方數起位於第2個之導電層110I、110O，作為源極側選擇電晶體STS之閘極電極及源極側選擇閘極線SGS發揮功能。
複數個導電層110I、110O中從下方數起位於第3個之導電層110I、110O，作為虛設記憶胞MCDS之閘極電極及虛設字元線WLDS發揮功能。
複數個導電層110I中從下方數起位於第4個～第m+4個之導電層110I，作為記憶胞MCI之閘極電極及字元線WLI_0～WLI_m發揮功能。
複數個導電層110O中從下方數起位於第4個～第m+4個之導電層110O，作為記憶胞MCO之閘極電極及字元線WLO_0～WLO_m發揮功能。
複數個導電層110I、110O中從下方數起位於第m+5個之導電層110I、110O，作為虛設記憶胞MCDD之閘極電極及虛設字元線WLDD發揮功能。
複數個導電層110I、110O中從下方數起位於第m+6個～第m+8個之導電層110I、110O，作為汲極側選擇電晶體STD之閘極電極及汲極側選擇閘極線SGD發揮功能。
複數個導電層110I、110O中從下方數起位於第m+9個之導電層110I、110O，作為汲極側選擇電晶體STDT之閘極電極及汲極側選擇閘極線SGDT發揮功能。
圖8係表示從下方數起第n+3個(n為1以上且m+1以下之整數)導電層110I、110O之構成之XY剖面。於圖8所示之剖面中，沿Y方向排列之複數個導電層110I中包含於一個記憶體區塊BLK中之導電層110I之X方向上之一端部(圖8之左端部)共通地連接。又，沿Y方向排列之複數個導電層110O中包含於一個記憶體區塊BLK中之導電層110O之X方向上之一端部(圖8之右端部)共通地連接。
圖7係表示從下方數起第m+5個～第m+9個導電層110I、110O之構成之模式性俯視圖。圖7所示之平面中，沿Y方向排列之複數個導電層110I中包含於一個串單元SU中之導電層110I之X方向上之一端部(圖7之左端部)共通連接。又，沿Y方向排列之複數個導電層110O中包含於一個串單元SU中之導電層110O之X方向上之一端部(圖7之右端部)共通連接。
半導體層120(圖9)例如為非摻雜多晶矽(Si)等半導體層。半導體層120如上所述具有大致有底圓筒狀之形狀。半導體層120作為與記憶體串MSI、MSO(圖4)對應之複數個記憶胞MCI、MCO、虛設記憶胞MCDD、MCDS、及選擇電晶體(STSb、STS、STD、STDT)之通道區域發揮功能。
半導體層121(圖9)連接於半導體層120之下端。半導體層121例如為包含磷(P)等n型雜質之多晶矽(Si)等半導體層。半導體層121作為源極線SL(圖4)發揮功能。
又，於省略圖示之半導體層120之上端，形成有包含磷(P)等n型雜質之多晶矽(Si)等雜質層。半導體層120經由該雜質層與位元線BL(圖4)電性連接。
閘極絕緣層130具有大致圓筒狀之形狀，沿半導體層120之外周面於Z方向延伸。閘極絕緣層130具備從半導體層120側向導電層110I、110O側設置之氧化矽(SiO 2)等隧道絕緣層131、氮化矽(SiN)等電荷儲存膜132、及氧化矽(SiO 2)等阻斷絕緣層133。
例如圖7所示，接線區域R HU具備複數個觸點CC、及設置於該等複數個觸點CC附近之支持結構HR。複數個觸點CC分別連接於導電層110I、110O。支持結構HR分別貫通沿Z方向積層之複數個導電層110I、110O。支持結構HR例如亦可為氧化矽(SiO 2)等絕緣層。
[記憶胞MCI、MCO之閾值電壓]接下來，參照圖11對記憶胞MCI、MCO之閾值電壓進行說明。
如上所述，記憶胞陣列MCA具備複數個記憶胞MCI、MCO。對該等複數個記憶胞MCI、MCO執行寫入動作時，該等記憶胞MCI、MCO之閾值電壓被控制為複數種狀態。
圖11係用以說明記錄複數位資料之記憶胞MCI、MCO之閾值電壓之模式性柱狀圖。橫軸表示字元線WLI、WLO之電壓，縱軸表示記憶胞MCI、MCO之個數。
圖11中圖示記憶胞MCI、MCO之閾值電壓之3種分佈。例如，被控制為Er狀態之記憶胞MCI、MCO之閾值電壓大於讀出斷開電壓V BB，且小於讀出電壓V CGAR。再者，Er狀態之閾值分佈中所含之最小閾值電壓之大小為驗證電壓V VFYEP之大小程度。又，被控制為A狀態之記憶胞MCI、MCO之閾值電壓大於讀出電壓V CGAR，且小於讀出電壓V CGBR。再者，A狀態之閾值分佈中所含之最小閾值電壓之大小為驗證電壓V VFYA之大小程度。又，被控制為B狀態之記憶胞MCI、MCO之閾值電壓大於讀出電壓V CGBR。再者，B狀態之閾值分佈中所含之最小閾值電壓之大小為驗證電壓V VFYB之大小程度。又，所有記憶胞MCI、MCO之閾值電壓小於讀出通過電壓V READ。
對該等閾值分佈分別分配1位或複數位資料。
例如於對記憶胞MCI、MCO分配3位資料之情形時，記憶胞MCI、MCO之閾值電壓被控制為屬於2 3＝8種閾值分佈中之任一種。又，對該等8種閾值分佈分配“0，0，0”、“0，0，1”、“0，1，0”、“0，1，1”、“1，0，0”、“1，0，1”、“1，1，0”、“1，1，1”中之任一資料。
又，例如於對記憶胞MCI、MCO分配1位資料之情形時，記憶胞MCI、MCO之閾值電壓被控制為屬於2 1＝2種閾值分佈中之任一種。又，對該等2種閾值分佈分配“0”、“1”中之任一資料。
[資料讀出動作]接下來，參照圖12對本實施方式之半導體記憶裝置之資料讀出動作進行簡單說明。圖12係用以說明上述資料讀出動作之模式性剖視圖。
再者，本實施方式之資料讀出動作係對包含於指定之記憶體區塊BLK中之指定之串單元SU中、且與指定之字元線WLI或字元線WLO連接之所有記憶胞MCI、MCO統一執行。以下，有時將這樣包含複數個記憶胞MCI、MCO之構成稱為頁。
又，以下說明中，說明對與記憶體串MSI及字元線WLI_n對應之頁執行資料讀出動作之示例。又，以下說明中，有時將汲極側選擇閘極線SGD中與所選擇之記憶體串MSI對應之汲極側選擇閘極線SGD稱為汲極側選擇閘極線SGD_SEL，將與未被選擇之記憶體串MSO對應之汲極側選擇閘極線SGD稱為汲極側選擇閘極線SGD_USEL。
於資料讀出動作時，例如圖12所示，對位元線BL供給電壓V SRC+V BL。又，對源極線SL供給電壓V SRC。電壓V SRC大於接地電壓V SS。電壓V SRC+V BL大於電壓V SRC。
又，對汲極側選擇閘極線SGDT、SGD_SEL供給電壓V SG。電壓V SG大於電壓V SRC+V BL。又，電壓V SG與電壓V SRC+V BL之差分大於使汲極側選擇電晶體STDT、STD作為NMOS(N-channel metal oxide semiconductor，N通道型金氧半導體)電晶體動作時之閾值電壓。因此，於與所選擇之記憶體串MSI對應之汲極側選擇電晶體STDT、STD之通道區域形成有電子通道。
又，對汲極側選擇閘極線SGD_USEL供給電壓V DD。電壓V DD大於電壓V SRC。又，電壓V DD與電壓V SRC+V BL之差分小於使汲極側選擇電晶體STD作為NMOS電晶體動作時之閾值電壓。因此，於與未選擇之記憶體串MSO對應之汲極側選擇電晶體STD之通道區域未形成通道。
又，對字元線WLI_0～WLI_n-2、WLI_n+2～WLI_m、及與此對應之虛設字元線WLDD供給讀出通過電壓V READ。又，對字元線WLI_n-1、WLI_n+1供給讀出通過電壓V READk。讀出通過電壓V READk大於讀出通過電壓V READ。由此，於複數個非選擇記憶胞MCI之通道區域中形成有電子通道。
又，對選擇字元線WLI_n供給讀出電壓V CGRV。讀出電壓V CGRV例如為參照圖11說明之讀出電壓V CGAR、V CGBR…中之任一者。由此，根據記錄於選擇記憶胞MCI中之資料，而於選擇記憶胞MCI之通道區域中形成電子通道，或不形成電子通道。
又，對字元線WLO_0～WLO_n-3、WLO_n+3～WLO_m、及與此對應之虛設字元線WLDD供給讀出通過電壓V READ。由此，於複數個非選擇記憶胞MCO之通道區域中形成有電子通道。
又，對字元線WLO_n-1～WLO_n+1供給讀出斷開電壓V BB。又，對字元線WLO_n-2、WLO_n+2供給接地電壓V SS。因此，於與該等字元線連接之記憶胞MCO之通道區域中未形成通道。
又，對源極側選擇閘極線SGS、SGSb供給電壓V SG_SGS。電壓V SG_SGS大於電壓V SRC+V BL。又，電壓V SG_SGS與電壓V SRC+V BL之差分大於使源極側選擇電晶體STS、STSb作為NMOS電晶體動作時之閾值電壓。因此，於源極側選擇電晶體STS、STSb之通道區域中形成有電子通道。
此處，於選擇記憶胞MCI之通道區域中形成有電子通道之情形時，電流流經位元線BL。另一方面，未於選擇記憶胞MCI之通道區域中形成電子通道之情形時，電流不流經位元線BL。於資料讀出動作中，藉由利用感測放大器模組SAM(圖4)檢測位元線BL之電流，而可讀出選擇記憶胞MCI之資料。再者，以下說明中，有時將藉由感測放大器模組SAM(圖4)檢測位元線BL之電流之動作稱為感測動作。
再者，圖12中，對字元線WLO_n-1～WLO_n+1供給讀出斷開電壓V BB，對字元線WLO_0～WLO_n-3、WLO_n+3～WLO_m供給讀出通過電壓V READ。然而，上述構成只不過為例示，具體方法可適當調整。例如亦可對所有字元線WLO_0～WLO_m供給讀出斷開電壓V BB。
[閾值電壓之變動]例如，當對連接於字元線WLI_n之記憶胞MCI寫入資料時，於記憶胞MCI之電荷儲存膜132(圖9)中儲存電子而調整記憶胞MCI之閾值電壓。接下來，當對連接於字元線WLO_n之記憶胞MCO寫入資料時，於記憶胞MCO之電荷儲存膜132(圖9)中儲存電子而調整記憶胞MCO之閾值電壓。此時，有時會因來自儲存於記憶胞MCO之電荷儲存膜132中之電子之電場而導致記憶胞MCI之閾值電壓發生變動。
此處，可藉由於記憶胞MCO之通道區域中儲存電洞而抑制此種現象。即，當於記憶胞MCO之通道區域中儲存電洞時，可藉由該等電洞而抵消從記憶胞MCO之電荷儲存膜132中之電子產生之電力線。
由此，本實施方式之半導體記憶裝置中，於對記憶胞MCI執行資料讀出動作之前，對記憶胞MCO之通道區域充入電洞。以下，將此種動作稱為電洞充入動作。
[電洞充入動作]接下來，參照圖13對本實施方式之半導體記憶裝置之電洞充入動作進行簡單說明。圖13係用以說明上述電洞充入動作之模式性剖視圖。
於電洞充入動作時，例如圖13所示對位元線BL供給電壓V DDSA。又，對源極線SL供給接地電壓V SS。電壓V DDSA大於電壓V SRC。
又，對汲極側選擇閘極線SGDT供給讀出斷開電壓V BB。由此，於汲極側選擇電晶體STDT中產生GIDL(Gate Induced Drain Leakage，閘極誘導汲極洩漏電流)，從而於汲極側選擇電晶體STDT之通道區域中產生電洞。
又，對汲極側選擇閘極線SGD_SEL供給接地電壓V SS。此處，接地電壓V SS與電壓V DDSA之差分，小於使汲極側選擇電晶體STD作為PMOS(P-channel metal oxide semiconductor，P通道型金氧半導體)電晶體動作時之閾值電壓。因此，未於與所選擇之記憶體串MSI對應之汲極側選擇電晶體STD之通道區域形成通道。
又，對汲極側選擇閘極線SGD_USEL供給讀出斷開電壓V BB。此處，讀出斷開電壓V BB與電壓V DDSA之差分，大於使汲極側選擇電晶體STD作為PMOS電晶體動作時之閾值電壓。因此，於與未選擇之記憶體串MSO對應之汲極側選擇電晶體STD之通道區域中形成有電洞通道。
又，對字元線WLI_0～WLI_m、及與該等字元線WLI_0～WLI_m對應之虛設字元線WLDD、WLDS供給接地電壓V SS。此處，接地電壓V SS與電壓V DDSA之差分，小於使記憶胞MCI及虛設記憶胞MCDD、MCDS作為PMOS電晶體動作時之閾值電壓。因此，未於與所選擇之記憶體串MSI對應之記憶胞MCI及虛設記憶胞MCDD、MCDS之通道區域中形成通道。
又，對字元線WLO_0～WLO_n-3、及與該等字元線WLO_0～WLO_n-3對應之虛設字元線WLDS供給接地電壓V SS。此處，接地電壓V SS與電壓V DDSA之差分，小於使記憶胞MCO及虛設記憶胞MCDS作為PMOS電晶體動作時之閾值電壓。因此，未於與該等字元線WLO_0～WLO_n-3及虛設字元線WLDS連接之記憶胞MCO及虛設記憶胞MCDS之通道區域中形成通道。
又，對字元線WLO_n-2～WLO_m、及與該等字元線WLO_n-2～WLO_m對應之虛設字元線WLDD供給讀出斷開電壓V BB。此處，讀出斷開電壓V BB與電壓V DDSA之差分，大於使記憶胞MCO及虛設記憶胞MCDD作為PMOS電晶體動作時之閾值電壓。因此，於與該等字元線WLO_n-2～WLO_m及虛設字元線WLDD連接之記憶胞MCO及虛設記憶胞MCDD之通道區域中形成有電洞通道。
又，對源極側選擇閘極線SGS、SGSb供給接地電壓V SS。因此，未於源極側選擇電晶體STS、STSb之通道區域中形成通道。
根據上述方法，於汲極側選擇電晶體STDT中產生電洞，可藉由該電洞對與字元線WLO_n對應之記憶胞MCO之通道區域充電。由此，可抑制記憶胞MCI中之閾值電壓之變動。
[包含電洞充入動作及資料讀出動作之動作]接下來，參照圖14更詳細地說明本實施方式之半導體記憶裝置之電洞充入動作及資料讀出動作。圖14係表示用以說明電洞充入動作及資料讀出動作之模式性波形圖。再者，圖14中亦記載有與未選擇之記憶體區塊BLK對應之汲極側選擇閘極線USGD、USGDT之電壓。
圖14之例中，於時序t101，對汲極側選擇閘極線SGDT、SGD_SEL、SGD_USEL、USGD、USGDT、虛設字元線WLDD、WLDS、字元線WLI_0～WLI_m、WLO_0～WLO_m、源極側選擇閘極線SGS、SGSb、位元線BL及源極線SL供給接地電壓V SS。
於時序t101開始電洞充入動作。於時序t101，對各配線供給參照圖13說明之電壓。又，對汲極側選擇閘極線USGD、USGDT供給電壓V SRC。
於時序t102結束電洞充入動作。於時序t102，字元線WLO_n-1～WLO_n+1之電壓維持於讀出斷開電壓V BB。又，汲極側選擇閘極線USGD、USGDT之電壓維持於電壓V SRC。對除此以外之配線供給接地電壓V SS。
於時序t103開始資料讀出動作。於時序t103，對汲極側選擇閘極線SGDT、SGD_SEL供給電壓V SG。又，對汲極側選擇閘極線SGD_USEL供給電壓V DD。但，於此時序，亦可對汲極側選擇閘極線SGD_USEL供給電壓V SG。又，對字元線WLI_0～WLI_n-2、WLI_n、WLI_n+2～WLI_m、WLO_0～WLO_n-3、WLO_n+3～WLO_m供給讀出通過電壓V READ。但，於此時序，選擇字元線WLI_n之電壓亦可維持於接地電壓V SS。又，於此時序，對字元線WLI_n-1、WLI_n+1供給電壓V READk。又，於此時序，對源極側選擇閘極線SGS、SGSb供給電壓V SG_SGS。
於時序t104，對位元線BL供給電壓V SRC。
於時序t105，對選擇字元線WLI_n供給接地電壓V SS。又，對汲極側選擇閘極線SGD_USEL供給電壓V SG之情形時，於此時序，對汲極側選擇閘極線SGD_USEL供給電壓V DD。
於時序t106，對選擇字元線WLI_n供給大於讀出電壓V CGRV之特定電壓。但，於此時序，亦可對選擇字元線WLI_n供給讀出電壓V CGRV。又，於此時序，對位元線BL供給電壓V SRC+V BL。
於時序t107，對選擇字元線WLI_n供給讀出電壓V CGRV。
於時序t107～t108之期間，利用感測放大器模組SAM(圖4)執行感測動作。
於時序t108，對選擇字元線WLI_n供給大於讀出電壓V CGRV之特定電壓。但，於此時序，亦可對選擇字元線WLI_n供給讀出電壓V CGRV。又，於此時序，對位元線BL供給電壓V SRC+V BL。
於時序t109，對選擇字元線WLI_n供給讀出電壓V CGRV。
再者，於時序t108或時序t109供給至選擇字元線WLI_n之讀出電壓V CGRV，不同於在時序t106或時序t107供給至選擇字元線WLI_n之讀出電壓V CGRV。
於時序t109～t110之期間，利用感測放大器模組SAM(圖4)執行感測動作。
於時序t110，對各配線供給接地電壓V SS。
再者，於圖示例中，於時序t103，於半導體層120之外周面形成電子通道，經由該電子通道使位元線BL與源極線SL導通。藉由此種動作，可抑制產生熱電子等，從而亦可抑制伴隨資料讀出動作而產生誤寫入等。
此處，本實施方式中，於時序t101～t102執行電洞充入動作，使電洞儲存於半導體層120之外周面之一部分。然而，當於時序t103於半導體層120之整個外周面形成電子通道時，儲存之電洞將會消失。
由此，本實施方式中，於時序t101～t110，將字元線WLO_n-1～WLO_n+1之電壓維持於讀出斷開電壓V BB。藉由此種方法，既可抑制產生熱電子等，又可於半導體層120之外周面之一部分區域中維持電洞。再者，優選字元線WLO_n-1～WLO_n+1之電壓，至少於資料讀出動作中所包含之所有感測動作結束之時序之前維持於讀出斷開電壓V BB。
又，圖14中示出如下例，即，於時序t106～t108讀出與第一個讀出電壓V CGRV對應之資料，於時序t108～t110讀出與第二個讀出電壓V CGRV對應之資料。然而，資料讀出動作中所使用之讀出電壓V CGRV之數量可適當調整。例如，於資料讀出動作中僅讀出與一個讀出電壓V CGRV對應之資料之情形時，省略於時序t108～時序t110執行之處理。又，例如於資料讀出動作中僅讀出與三個以上之讀出電壓V CGRV對應之資料之情形時，除於時序t106～t108執行之處理、於時序t108～t110執行之處理以外，還執行與上述處理相同之處理。
[第2實施方式]接下來，參照圖15及圖16對第2實施方式之半導體記憶裝置進行說明。圖15係用以說明第2實施方式之半導體記憶裝置之電洞充入動作之模式性剖視圖。圖16係用以說明電洞充入動作及資料讀出動作之模式性波形圖。
如參照圖13等所說明，第1實施方式之電洞充入動作中，於汲極側選擇電晶體STDT產生電洞。又，對字元線WLO_n-2～WLO_m供給讀出斷開電壓V BB，於與該等字元線WLO_n-2～WLO_m連接之記憶胞MCO之通道區域形成電洞通道，將電洞充入該範圍之通道區域中。
然而，上述方法只不過為例示，具體動作可適當調整。例如，亦可對字元線WLO_0～WLO_n-3中之至少一者供給讀出斷開電壓V BB而將電洞充入更廣之範圍。
第2實施方式之電洞充入動作基本上與第1實施方式之電洞充入動作相同地執行。但，如圖15及圖16所示，於第2實施方式之電洞充入動作中，對字元線WLO_0～WLO_n-3供給讀出斷開電壓V BB而不供給接地電壓V SS。
[第3實施方式]接下來，參照圖17及圖18對第3實施方式之半導體記憶裝置進行說明。圖17係用以說明第3實施方式之半導體記憶裝置之電洞充入動作之模式性剖視圖。圖18係用以說明電洞充入動作及資料讀出動作之模式性波形圖。
如參照圖13等所說明，第1實施方式之電洞充入動作中，於汲極側選擇電晶體STDT產生電洞。又，對字元線WLO_n-2～WLO_m供給讀出斷開電壓V BB，於與該等字元線WLO_n-2～WLO_m連接之記憶胞MCO之通道區域形成電洞通道，將電洞充入該範圍之通道區域。
然而，上述方法只不過為例示，具體動作可適當調整。例如亦可於源極側選擇電晶體STSb產生電洞，而不於汲極側選擇電晶體STDT產生電洞。
如圖17所示，於第3實施方式之電洞充入動作時，對位元線BL供給接地電壓V SS。又，對源極線SL供給電壓V SRC。
又，對汲極側選擇閘極線SGDT、SGD_SEL、SGD_USEL供給接地電壓V SS。因此，未於汲極側選擇電晶體STDT之通道區域形成通道。
又，對字元線WLI_0～m、及與該等字元線WLI_0～m對應之虛設字元線WLDD、WLDS供給接地電壓V SS。此處，接地電壓V SS與電壓V SRC之差分，小於使記憶胞MCI及虛設記憶胞MCDD、MCDS作為PMOS電晶體動作時之閾值電壓。因此，未於與所選擇之記憶體串MSI對應之記憶胞MCI及虛設記憶胞MCDD、MCDS之通道區域形成通道。
又，對字元線WLO_0～n+2、及與該等字元線WLO_0～n+2對應之虛設字元線WLDS供給讀出斷開電壓V BB。由此，於與該等字元線WLO_0～n+2、及虛設字元線WLDS連接之記憶胞MCO及虛設記憶胞MCDD之通道區域形成電洞通道。
又，對字元線WLO_n+3～WLO_m、及與該等字元線WLO_n+3～WLO_m對應之虛設字元線WLDD供給接地電壓V SS。因此，未於與該等字元線WLO_n+3～WLO_m、及虛設字元線WLDD連接之記憶胞MCO及虛設記憶胞MCDD之通道區域形成通道。
又，對源極側選擇閘極線SGS供給讀出斷開電壓V BB。由此，於源極側選擇電晶體STS之通道區域形成電洞通道。
又，對源極側選擇閘極線SGSb供給讀出斷開電壓V BB。由此，於源極側選擇電晶體STSb產生GIDL，從而於源極側選擇電晶體STSb之通道區域產生電洞。
如圖18所示，於第3實施方式之電洞充入動作之時序t101，對各配線供給參照圖17說明之電壓。又，對汲極側選擇閘極線USGD、USGDT供給電壓V SRC。
於時序t102結束電洞充入動作。於時序t102，將字元線WLO_n-1～WLO_n+1之電壓維持於讀出斷開電壓V BB。又，將源極線SL之電壓、及汲極側選擇閘極線USGD、USGDT之電壓維持於電壓V SRC。對除此以外之配線供給接地電壓V SS。
與第1實施方式相同地執行時序t103以下之動作。
[第4實施方式]接下來，參照圖19及圖20對第4實施方式之半導體記憶裝置進行說明。圖19係用以說明第4實施方式之半導體記憶裝置之電洞充入動作之模式性剖視圖。圖20係用以說明電洞充入動作及資料讀出動作之模式性波形圖。
如參照圖16等所說明，第3實施方式之電洞充入動作中，於源極側選擇電晶體STSb產生電洞。又，對字元線WLO_0～WLO_n+2供給讀出斷開電壓V BB，於與該等字元線WLO_0～WLO_n+2連接之記憶胞MCO之通道區域形成電洞通道，將電洞充入該範圍之通道區域。
然而，上述方法只不過為例示，具體動作可適當調整。例如可對字元線WLO_n+3～WLO_m中之至少一者供給讀出斷開電壓V BB而將電洞充入更廣範圍。
第4實施方式之電洞充入動作基本上與第3實施方式之電洞充入動作相同地執行。但，如圖19及圖20所示，第4實施方式之電洞充入動作中，對字元線WLO_n+3～WLO_m供給讀出斷開電壓V BB，而非接地電壓V SS。
[第5實施方式]接下來，參照圖21及圖22，對第5實施方式之半導體記憶裝置進行說明。圖21係用以說明第5實施方式之半導體記憶裝置之電洞充入動作之模式性剖視圖。圖22係用以說明電洞充入動作及資料讀出動作之模式性波形圖。
如參照圖13等所說明，第1實施方式之電洞充入動作中，於汲極側選擇電晶體STDT產生電洞。又，如參照圖17等所說明，第3實施方式之電洞充入動作中，於源極側選擇電晶體STSb產生電洞。
然而，上述方法僅為例示，具體動作可適當調整。例如，亦可非於汲極側選擇電晶體STDT及源極側選擇電晶體STSb之任一者產生電洞，而於雙方。
如圖21所示，於第5實施方式之電洞充入動作時，對位元線BL供給電壓V DDSA。又，對源極線SL供給電壓V SRC。
又，對汲極側選擇閘極線SGDT供給讀出斷開電壓V BB。由此，於汲極側選擇電晶體STDT產生GIDL，從而於汲極側選擇電晶體STDT之通道區域產生電洞。
又，對汲極側選擇閘極線SGD_SEL供給接地電壓V SS。因此，於與所選擇之記憶體串MSI對應之汲極側選擇電晶體STD之通道區域，不形成通道。
又，對汲極側選擇閘極線SGD_USEL供給讀出斷開電壓V BB。因此，於與未選擇之記憶體串MSO對應之汲極側選擇電晶體STD之通道區域，形成電洞通道。
又，對字元線WLI_0～WLI_m、及與該等字元線WLI_0～WLI_m對應之虛設字元線WLDD、WLDS供給接地電壓V SS。因此，於與所選擇之記憶體串MSI對應之記憶胞MCI及虛設記憶胞MCDD、MCDS之通道區域，不形成通道。
又，對字元線WLO_0～WLO_m、及、及與該等字元線WLO_0～WLO_m對應之虛設字元線WLDD、WLDS供給讀出斷開電壓V BB。由此，於與該等字元線WLO_0～WLO_m、及虛設字元線WLDD、WLDS連接之記憶胞MCO及虛設記憶胞MCDS、MCDD之通道區域形成電洞通道。
又，對源極側選擇閘極線SGS供給讀出斷開電壓V BB。由此，於源極側選擇電晶體STS之通道區域形成電洞通道。
又，對源極側選擇閘極線SGSb供給讀出斷開電壓V BB。由此，於源極側選擇電晶體STSb產生GIDL，從而於源極側選擇電晶體STSb之通道區域產生電洞。
如圖22所示，第5實施方式之電洞充入動作之時序t101中，對各配線供給參照圖21說明之電壓。又，對汲極側選擇閘極線USGD、USGDT供給電壓V SRC。
於時序t102結束電洞充入動作。於時序t102，將字元線WLO_n-1～WLO_n+1之電壓維持於讀出斷開電壓V BB。又，將源極線SL之電壓、及汲極側選擇閘極線USGD、USGDT之電壓維持於電壓V SRC。對除此以外之配線供給接地電壓V SS。
與第1實施方式相同地執行時序t103以下之動作。
[第6實施方式]如參照圖5所說明，於每個記憶體區塊BLK中均設置有汲極側選擇閘極線SGDT，該汲極側選擇閘極線SGDT連接於1個記憶體區塊BLK中所含之所有汲極側選擇電晶體STDT。
又，圖7例示之構成中，於1個記憶體區塊BLK中設置有由導電層110I構成之5個汲極側選擇閘極線SGD、及由導電層110O構成之5個汲極側選擇閘極線SGD。可將供給至該等10個汲極側選擇閘極線SGD中根據位址資料而選擇之1個汲極側選擇閘極線SGD之電壓，與供給至除此以外之9個汲極側選擇閘極線SGD之電壓獨立地控制。但，有時會對這9個汲極側選擇閘極線SGD供給相同電壓。
此處，例如參照圖13所說明，第1實施方式之電洞充入動作中，對汲極側選擇閘極線SGDT供給讀出斷開電壓V BB，由此，於汲極側選擇電晶體STDT之通道區域產生電洞。又，對汲極側選擇閘極線SGD_USEL供給讀出斷開電壓V BB，由此，於汲極側選擇電晶體STD之通道區域形成電洞通道。
上述構成於執行上述電洞充入動作之情形時，例如圖23所示亦會於除所選擇之串單元SU以外之串單元SU中所含之汲極側選擇電晶體STDT產生電洞。又，亦會於除所選擇之串單元SU以外之串單元SU中所含之汲極側選擇電晶體STD之通道區域產生電洞通道，亦會將電洞充入與此對應之半導體層120之外周面。
第6實施方式中，例示了如下方法，即，僅將電洞充入所選擇之串單元SU中所含之半導體層120之外周面，而不將電洞充入除此以外之串單元SU中所含之半導體層120之外周面。
圖24及圖25係用以說明第6實施方式之半導體記憶裝置之電洞充入動作之模式性剖視圖。圖26係用以說明電洞充入動作及資料讀出動作之模式性波形圖。
第6實施方式之電洞充入動作基本上與第1實施方式或第2實施方式之電洞充入動作相同地執行。但，如圖24～圖26所示，第6實施方式之電洞充入動作中，對汲極側選擇閘極線SGD_SEL、及與此對應之虛設字元線WLDD供給讀出斷開電壓V BB而不供給接地電壓V SS。又，對汲極側選擇閘極線SGD_USEL供給接地電壓V SS而不供給讀出斷開電壓V BB。
上述方法中，例如圖24所示於Y方向上相鄰之2個虛設記憶胞MCDD之通道區域中形成有電洞通道。此處，例如參照圖9等所說明，本實施方式之半導體層120形成大致圓筒狀。因此，當例如圖24所示於Y方向上相鄰之2個虛設記憶胞MCDD之通道區域中形成有電洞通道時，該等2個通道區域經由半導體層120之X方向之側面相互導通。因此，與第1實施方式或第2實施方式相同，可使電洞儲存於半導體層120之外周面。
又，上述方法中，於汲極側選擇閘極線SGD_USEL形成接地電壓V SS，使與該汲極側選擇閘極線SGD_USEL連接之汲極側選擇電晶體STD為斷開狀態。因此，例如圖25所示，可於未選擇之串單元SU中，將汲極側選擇電晶體STDT之通道區域與記憶胞MCI、MCO之通道區域電切斷。
因此，根據第6實施方式之電洞充入動作，僅將電洞充入所選擇之串單元SU中所含之半導體層120之外周面，而不將電洞充入除此以外之串單元SU中所含之半導體層120之外周面。
[第7實施方式]第1實施方式～第6實施方式中，於時序t101(參照圖14)開始電洞充入動作。此時，於半導體層120之外周面之設置於字元線WLO_n-2～WLO_m附近之部分形成有電洞通道。又，於時序t102結束電洞充入動作。此時，設置於字元線WLO_n-1～WLO_n+1附近之電洞通道於電性上浮動。此處，於時序t103，對字元線WLI_n-1～WLI_n+1供給讀出通過電壓V READ、V READk等。此時，電洞通道之電位有可能因與字元線WLI_n-1～WLI_n+1之電容耦合而發生變動。
第7實施方式中，例示可抑制上述電洞通道之電位變動之方法。
圖27係用以說明第7實施方式之半導體記憶裝置之電洞充入動作之模式性剖視圖。圖28係用以說明電洞充入動作及資料讀出動作之模式性波形圖。
第7實施方式之電洞充入動作基本上與第1實施方式～第6實施方式中之任一電洞充入動作相同地執行。但，如圖27及圖28所示，第7實施方式之電洞充入動作中，對選擇字元線WLI_n供給讀出通過電壓V READ。又，對字元線WLI_n-1、WLI_n+1供給讀出通過電壓V READk。又，供給至選擇字元線WLI_n之電壓於時序t101～t105之期間維持於讀出通過電壓V READ。又，供給至字元線WLI_n-1、WLI_n+1之電壓於時序t101～t110之期間維持於讀出通過電壓V READk。
根據上述方法，於上述電洞通道成為浮動狀態之時序t102以下之期間，字元線WLI_n-1、WLI_n+1之電壓維持於固定大小。因此，可抑制電洞通道之電位之變動。
再者，優選字元線WLI_n-1、WLI_n+1之電壓，至少於資料讀出動作中所含之所有感測動作結束之時序之前維持於讀出通過電壓V READk。
[第8實施方式]第1實施方式～第7實施方式中，例示了資料讀出動作作為讀出動作之一形態。又，說明了於執行資料讀出動作前執行電洞充入動作之示例。然而，半導體記憶裝置於執行資料讀出動作以外，有時亦會執行讀出動作。第1實施方式～第7實施方式之電洞充入動作，例如亦可於執行資料讀出動作以外之讀出動作之前執行。
例如，於半導體記憶裝置之寫入動作中，有時會重複執行編程動作與驗證動作。編程動作係如下動作：對選擇字元線WLI、WLO供給編程電壓V PGM而使電子儲存於電荷儲存膜132中，由此使記憶胞MCI、MCO之閾值電壓上升。再者，編程電壓V PGM大於上述讀出通過電壓V READ。驗證動作為讀出動作之一形態。驗證動作係偵測記憶胞MCI、MCO之閾值電壓是否上升至所需大小之動作。上述情形時，例如亦可於執行編程動作後至執行驗證動作之期間，執行電洞充入動作。
又，例如於半導體記憶裝置之寫入動作中，有時重複執行抹除電壓供給動作與抹除驗證動作。抹除電壓供給動作係如下動作：對字元線WLI、WLO供給接地電壓V SS，且對位元線BL及源極線SL中之至少一者供給抹除電壓而使電洞儲存於電荷儲存膜132中，由此使記憶胞MCI、MCO之閾值電壓減小。再者，抹除電壓大於上述讀出通過電壓V READ。抹除驗證動作係讀出動作之一形態。抹除驗證動作係偵測記憶胞MCI、MCO之閾值電壓是否減小至所需大小之動作。上述情形時，例如亦可於執行抹除電壓供給動作後至執行抹除驗證動作之期間，執行電洞充入動作。
以下，參照圖29～圖31例示寫入動作之方法。圖29係用以說明第8實施方式之半導體記憶裝置之寫入動作之模式性流程圖。圖30及圖31係用以說明上述寫入動作之模式性剖視圖。再者，對指定之頁內之記憶胞MCI、MCO統一執行本實施方式之寫入動作。圖30及圖31中，說明對與記憶體串MSI對應之頁執行寫入動作之例。
步驟S101(圖29)中，將循環次數n W設定為1。循環次數n W記錄於暫存器等中。
步驟S102中，執行編程動作。
編程動作時，例如對與複數個選擇記憶胞MCI、MCO中進行閾值電壓調整之選擇記憶胞MCI、MCO連接之位元線BL(圖4)供給電壓V SRC，對與複數個選擇記憶胞MCI、MCO中不進行閾值電壓調整之選擇記憶胞MCI、MCO連接之位元線BL供給電壓V DD。
又，如圖30所示，對作為選擇字元線WLI發揮功能之導電層110I供給編程電壓V PGM，對作為非選擇字元線WLI、WLO發揮功能之導電層110I、110O供給寫入通過電壓V PASS。
編程電壓V PGM係使電子儲存於選擇記憶胞MCI、MCO之電荷儲存膜132中之程度之電壓，大於上述讀出通過電壓V READ。寫入通過電壓V PASS係不管記憶胞MCI、MCO中記錄之資料為何而均使記憶胞MCI、MCO為接通狀態之程度之電壓，與上述讀出通過電壓V READ相同或大於此，且小於編程電壓V PGM。
由此，於半導體層120形成使位元線BL與選擇記憶胞MCI、MCO之通道區域導通之電子通道。又，選擇記憶胞MCI、MCO之通道區域之電子以隧道絕緣層131為隧道而儲存於電荷儲存膜132中。
步驟S103(圖29)，執行電洞充入動作。步驟S103中執行之電洞充入動作，亦可為第1實施方式～第7實施方式之任一電洞充入動作。
步驟S104(圖29)中，執行驗證動作。
驗證動作基本上與資料讀出動作相同地執行。但，例如圖31所例示，驗證動作中對作為選擇字元線WLI發揮功能之導電層110I供給驗證電壓V VFYX而不供給讀出電壓V CGRV。驗證電壓V VFYX例如為參照圖11所說明之驗證電壓V VFYA、V VFYB…中之任一者。
步驟S105(圖29)中，判定驗證動作之結果。例如於驗證動作中檢測出為接通狀態之記憶胞MCI、MCO之比率為固定數以上之情形時，判定為驗證失敗，進入步驟S106。另一方面，於驗證動作中檢測出為接通狀態之記憶胞MCI、MCO之比率低於固定數之情形時，判定為驗證通過，進入步驟S108。
步驟S106中，判定循環次數n W是否達到特定次數N W。於未達到特定次數N W之情形時進入步驟S107。於達到特定次數N W之情形時進入步驟S109。
步驟S107中，對循環次數n W加上1而進入步驟S102。又，步驟S107中，例如對編程電壓V PGM加上特定電壓ΔV。
步驟S108中，於未圖示之狀態暫存器中儲存寫入動作正常結束之意旨之狀態資料而結束寫入動作。
步驟S109中，於未圖示之狀態暫存器中儲存寫入動作未正常結束之意旨之狀態資料而結束寫入動作。
[其他實施方式]以上，例示了第1實施方式～第8實施方式之半導體記憶裝置及其控制方法。然而，以上形態只不過為例示，具體形態等可適當調整。
例如，參照圖1～圖10說明之構成只不過為例示，具體構成可適當調整。
例如，圖5例示之構成中，說明了於汲極側選擇電晶體STD與記憶胞MCI、MCO之間設置有一個虛設記憶胞MCDD。又，說明了於源極側選擇電晶體STS與記憶胞MCI、MCO之間設置有一個虛設記憶胞MCDS。然而，可省略虛設記憶胞MCDD、MCDS，亦可設置複數個虛設記憶胞MCDD、MCDS。上述情形時，可適當調整於Z方向上積層之導電層110I、110O(圖9)之數量。
又，例如圖5例示之構成中，分開設置汲極側選擇電晶體STDT與汲極側選擇電晶體STD。又，分開設置源極側選擇電晶體STS與源極側選擇電晶體STSb。然而，亦可省略汲極側選擇電晶體STDT，而由汲極側選擇電晶體STD實現汲極側選擇電晶體STDT之一部分功能。又，亦可省略源極側選擇電晶體STSb，而由源極側選擇電晶體STS實現源極側選擇電晶體STSb之一部分功能。上述情形時，可適當調整於Z方向上積層之導電層110I、110O(圖9)之數量。
又，例如圖7例示之構成中，於1個記憶體區塊BLK中設置有由導電層110I構成之5個汲極側選擇閘極線SGD、與由導電層110O構成之5個汲極側選擇閘極線SGD。然而，設置於1個記憶體區塊BLK中之汲極側選擇閘極線SGD之數量可多於10個，亦可少於10個。
又，例如圖9例示之構成中，半導體層120構成為大致圓筒狀。然而，半導體層120例如亦可具備與導電層110I之側面對向之大致平板狀之部分、及與導電層110O之側面對向之大致平板狀之部分。
又，例如圖9例示之構成中，半導體層121包含磷(P)等n型雜質，半導體層120之下端連接於該半導體層121。然而，半導體層121亦可包含硼(B)等p型雜質，半導體層120之下端亦可連接於上述半導體層121。上述構成於執行第3實施方式～第5實施方式中之任一電洞充入動作之情形時，不於源極側選擇電晶體STSb產生GIDL，亦可藉由半導體層121中之電洞對半導體層120執行充電。再者，第7實施方式及第8實施方式之動作亦可與上述動作組合執行。
又，例如參照圖12～圖31說明之動作只不過為例示，具體方法可適當調整。
例如，第1實施方式(圖13)、第2實施方式(圖15)或第5實施方式(圖21)之電洞充入動作中，對汲極側選擇閘極線SGD_SEL供給接地電壓V SS，對汲極側選擇閘極線SGD_USEL供給讀出斷開電壓V BB。然而，例如亦可對汲極側選擇閘極線SGD_SEL、SGD_USEL雙方供給讀出斷開電壓V BB。再者，第7實施方式及第8實施方式之動作亦可與上述動作組合執行。
又，例如第1實施方式～第7實施方式之資料讀出動作中，對字元線WLI_n-1、WLI_n+1供給讀出通過電壓V READk。然而，亦可對字元線WLI_n-1、WLI_n+1供給讀出通過電壓V READ。
[指令集]第1實施方式～第7實施方式中，於從控制器晶粒CD對記憶體晶粒MD輸入執行資料讀出動作之意旨之指令集之情形時，亦可對應於該指令集之輸入而執行電洞充入動作及資料讀出動作雙方。上述情形時，例如作為半導體記憶裝置之動作參數，亦可設置表示資料讀出動作時是否執行電洞充入動作之參數。又，第1實施方式～第7實施方式中，執行電洞充入動作之意旨之指令集與執行資料讀出動作之意旨之指令集亦可為不同之指令集。
第8實施方式中，於從控制器晶粒CD對記憶體晶粒MD輸入執行寫入動作等之意旨之指令集之情形時，亦可對應於該指令集之輸入而執行電洞充入動作及寫入動作等雙方。上述情形時，例如作為半導體記憶裝置之動作參數，亦可設置表示寫入動作等時是否執行電洞充入動作之參數。
[其他]對本發明之幾個實施方式進行了說明，但該等實施方式係作為示例提出者，並未意圖限定發明範圍。該等新穎實施方式可用其他各種方式實施，且可於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施方式或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍中所記載之發明及與其相同之範圍內。 相關申請案之引用
本申請案基於2021年03月23日提出申請之在先日本專利申請案第2021-049289號之優先權而主張優先權利益，藉由引用將其全部內容併入本文中。
10:記憶體系統 20:主機電腦 100:半導體基板 101:絕緣層 110I:導電層 110O:導電層 120:半導體層 121:半導體層 130:閘極絕緣層 131:隧道絕緣層 132:電荷儲存膜 133:阻斷絕緣層 140:絕緣層 150:絕緣層 A:部分 A':部分 AT:溝槽結構 B:部分 BL:位元線 BLK:記憶體區塊 CC:觸點 CD:控制器晶粒 HR:支持結構 LSI:積層體結構 LSO:積層體結構 MCA:記憶胞陣列 MCDD:虛設記憶胞 MCDS:虛設記憶胞 MCI:記憶胞 MCO:記憶胞 MD:記憶體晶粒 MSB:安裝基板 MSS:記憶體串結構 MSI:記憶體串 MSO:記憶體串 MU:記憶體單元 P:焊墊電極 PC:周邊電路 RD:列解碼器 R HU:接線區域 R MCA:記憶胞陣列區域 SAM:感測放大器模組 STD:汲極側選擇電晶體 STDT:汲極側選擇電晶體 STS:選擇電晶體 STSb:選擇電晶體 SGD:汲極側選擇閘極線 SGD_SEL:汲極側選擇閘極線 SGD_USEL:汲極側選擇閘極線 SGS:源極側選擇閘極線 SGSb:源極側選擇閘極線 SGDT:汲極側選擇閘極線 SL:源極線 SU:串單元 USGD:汲極側選擇閘極線 USGDT:汲極側選擇閘極線 VG:電壓產生電路 V BB:讀出斷開電壓 V DD:電壓 V DDSA:電壓 V CGAR:讀出電壓 V CGBR:讀出電壓 V CGRV:讀出電壓 V SS:接地電壓 V SG:電壓 V VFYEP:驗證電壓 V VFYA:驗證電壓 V VFYB:驗證電壓 V VFYX:驗證電壓 V READ:讀出通過電壓 V PASS:寫入通過電壓 V PGM:編程電壓 V SRC+V BL:電壓 V SG_SGS:電壓 V SRC+V BL:電壓 WL:字元線 WLDD:虛設字元線 WLDS:虛設字元線 WLO_m:字元線 WLO_m-1:字元線 WLO_n:字元線 WLO_n+1:字元線 WLO_n+2:字元線 WLO_n+3:～m:字元線 WLO_n-1:字元線 WLO_n-2:字元線 WLO_n-3:字元線 WLO_0:字元線 WLO_1:字元線 WLI_m:字元線 WLI_m-1:字元線 WLI_n:字元線 WLI_n+-1:字元線 WLI_n+-2:字元線 WLI_n+1:字元線 WLI_n+2:字元線 WLI_n+2~m:字元線 WLI_n-1:字元線 WLI_n-2:字元線 WLI_n-3:字元線 WLI_0:字元線 WLI_0～n-2:字元線 WLI_1:字元線 S101:步驟 S102:步驟 S103:步驟 S104:步驟 S105:步驟 S106:步驟 S107:步驟 S108:步驟 S109:步驟 S110:步驟 t101:時序 t102:時序 t103:時序 t104:時序 t105:時序 t106:時序 t107:時序 t108:時序 t109:時序 t110:時序 X:方向 Y:方向 Z:方向
圖1係表示第1實施方式之記憶體系統10之構成之模式性方塊圖。  圖2係表示上述記憶體系統10之構成例之模式性側視圖。  圖3係表示上述構成例之模式性俯視圖。  圖4係表示記憶體晶粒MD之構成之模式性方塊圖。  圖5係表示記憶體晶粒MD之一部分構成之模式性等效電路圖。  圖6係表示記憶體晶粒MD之一部分構成之模式性俯視圖。  圖7係將圖6所示之結構中之A所示之部分及A´所示之部分放大而表示之模式性俯視圖。  圖8係將圖6所示之結構中之A所示之部分及A´所示之部分放大而表示之模式性俯視圖。  圖9係表示記憶體晶粒MD之一部分構成之模式性立體圖。  圖10係將圖7及圖8中之B所示之部分放大而表示之模式性俯視圖。  圖11係用以說明記錄複數位資料之記憶胞MCI、MCO之閾值電壓之模式性柱狀圖。  圖12係用以說明第1實施方式之資料讀出動作之模式性剖視圖。  圖13係用以說明第1實施方式之電洞充入動作之模式性剖視圖。  圖14係用以說明第1實施方式之電洞充入動作及資料讀出動作之模式性波形圖。  圖15係用以說明第2實施方式之電洞充入動作之模式性剖視圖。  圖16係用以說明第2實施方式之電洞充入動作及資料讀出動作之模式性波形圖。  圖17係用以說明第3實施方式之電洞充入動作之模式性剖視圖。  圖18係用以說明第3實施方式之電洞充入動作及資料讀出動作之模式性波形圖。  圖19係用以說明第4實施方式之電洞充入動作之模式性剖視圖。  圖20係用以說明第4實施方式之電洞充入動作及資料讀出動作之模式性波形圖。  圖21係用以說明第5實施方式之電洞充入動作之模式性剖視圖。  圖22係用以說明第5實施方式之電洞充入動作及資料讀出動作之模式性波形圖。  圖23係用以說明第1實施方式之電洞充入動作之模式性剖視圖。  圖24係用以說明第6實施方式之電洞充入動作之模式性剖視圖。  圖25係用以說明第6實施方式之電洞充入動作之模式性剖視圖。  圖26係用以說明第6實施方式之電洞充入動作及資料讀出動作之模式性波形圖。  圖27係用以說明第7實施方式之電洞充入動作之模式性剖視圖。  圖28係用以說明第7實施方式之電洞充入動作及資料讀出動作之模式性波形圖。  圖29係用以說明第8實施方式之寫入動作之模式性流程圖。  圖30係用以說明上述寫入動作之模式性剖視圖。  圖31係用以說明上述寫入動作之模式性剖視圖。
120:半導體層
131:隧道絕緣層
132:電荷儲存膜
133:阻斷絕緣層
BL:位元線
SGD_SEL:汲極側選擇閘極線
SGD_USEL:汲極側選擇閘極線
SGS:源極側選擇閘極線
SGSb:源極側選擇閘極線
SGDT:汲極側選擇閘極線
SL:源極線
VBB:讀出斷開電壓
VDDSA:電壓
VSS:接地電壓
WLDD:虛設字元線
WLDS:虛設字元線
WLO_m:字元線
WLO_m-1:字元線
WLO_n:字元線
WLO_n+1:字元線
WLO_n+2:字元線
WLO_n-1:字元線
WLO_n-2:字元線
WLO_n-3:字元線
WLO_0:字元線
WLO_1:字元線
WLI_m:字元線
WLI_m-1:字元線
WLI_n:字元線
WLI_n+1:字元線
WLI_n+2:字元線
WLI_n-1:字元線
WLI_n-2:字元線
WLI_n-3:字元線
WLI_0:字元線
WLI_1:字元線
X:方向
Y:方向
Z:方向

Claims (12)

  1. 一種半導體記憶裝置，其具備：  複數個第1導電層，其等沿第1方向排列；複數個第2導電層，其等在與上述第1方向交叉之第2方向上與上述複數個第1導電層相隔配置，且沿上述第1方向排列；第1半導體層，其設置於上述複數個第1導電層與上述複數個第2導電層之間，於上述第1方向延伸，且與上述複數個第1導電層及上述複數個第2導電層對向；電荷儲存層，其具備設置於上述複數個第1導電層與上述第1半導體層之間的第1部分、及設置於上述複數個第2導電層與上述第1半導體層之間的第2部分；及第1配線，其與上述第1半導體層電性連接；且上述半導體記憶裝置構成為能夠執行讀出動作、及於上述讀出動作之前執行之第1動作；於上述讀出動作中，對上述複數個第1導電層中從上述第1方向之一側數起第n個(n為1以上之整數)上述第1導電層供給讀出電壓，對上述複數個第1導電層中之至少一部分供給大於上述讀出電壓之讀出通過電壓；於上述第1動作中，對上述第1配線供給第1電壓，對上述複數個第2導電層中從上述第1方向之上述一側數起第n個上述第2導電層供給小於上述第1電壓之第2電壓。
  2. 如請求項1之半導體記憶裝置，其中於上述讀出動作中，對上述第n個第2導電層供給上述第2電壓。
  3. 如請求項2之半導體記憶裝置，其中於上述第1動作中之第1時序至上述讀出動作中感測動作結束之第2時序之期間，對上述第n個第2導電層供給上述第2電壓。
  4. 如請求項1至3中任一項之半導體記憶裝置，其中於上述第1動作中，對相較於上述第n個第2導電層更靠近上述第1配線之複數個上述第2導電層中之至少一部分供給上述第2電壓。
  5. 如請求項1至3中任一項之半導體記憶裝置，其具備與上述第1半導體層電性連接之第2配線，於上述第1動作中，對上述第2配線供給大於上述第2電壓之第3電壓。
  6. 如請求項5之半導體記憶裝置，其中於上述第1動作中，對相較於上述第n個第2導電層更靠近上述第2配線之複數個上述第2導電層中之至少一部分供給上述第2電壓。
  7. 如請求項1至3中任一項之半導體記憶裝置，其具備：第3導電層，其於上述第1方向上與上述複數個第1導電層並排；及第4導電層，其於上述第2方向上與上述第3導電層並排，且於上述第1方向上與上述複數個第2導電層並排；上述第1半導體層設置於上述第3導電層與上述第4導電層之間，且與上述第3導電層及上述第4導電層對向；於上述讀出動作中，對上述第3導電層供給第4電壓，對上述第4導電層供給小於上述第4電壓之第5電壓，於上述第1動作中，對上述第3導電層及上述第4導電層中之至少一者供給上述第2電壓。
  8. 如請求項1至3中任一項之半導體記憶裝置，其具備：第3導電層，其於上述第1方向上與上述複數個第1導電層並排；及第4導電層，其於上述第2方向上與上述第3導電層並排，且於上述第1方向上與上述複數個第2導電層並排；上述第1半導體層設置於上述第3導電層與上述第4導電層之間，且與上述第3導電層及上述第4導電層對向；於上述讀出動作中，對上述第3導電層供給第4電壓，對上述第4導電層供給小於上述第4電壓之第5電壓；於上述第1動作中，對上述第3導電層供給上述第2電壓，對上述第4導電層供給上述第5電壓。
  9. 如請求項1至3中任一項之半導體記憶裝置，其中於上述第1動作中之第1時序至上述讀出動作中感測動作結束之第2時序之期間，對上述複數個第1導電層中從上述第1方向之上述一側數起第n-1個上述第1導電層、及第n+1個上述第1導電層，供給上述讀出通過電壓或大於上述讀出通過電壓之電壓。
  10. 如請求項1至3中任一項之半導體記憶裝置，其中上述讀出動作係資料讀出動作，對應於意指執行上述資料讀出動作之指令集之輸入，而執行上述第1動作與上述讀出動作。
  11. 如請求項1至3中任一項之半導體記憶裝置，其中上述讀出動作係資料讀出動作，對應於意指執行上述第1動作之指令集之輸入而執行上述第1動作，且對應於意指執行上述資料讀出動作之指令集之輸入而執行上述讀出動作。
  12. 如請求項1至3中任一項之半導體記憶裝置，其中上述讀出動作係寫入動作中所含之驗證動作，根據意指執行上述寫入動作之指令集之輸入，而執行上述第1動作與上述驗證動作。
TW110121870A 2021-03-23 2021-06-16 半導體記憶裝置 TWI772063B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021-049289 2021-03-23
JP2021049289A JP2022147848A (ja) 2021-03-23 2021-03-23 半導体記憶装置

Publications (2)

Publication Number Publication Date
TWI772063B true TWI772063B (zh) 2022-07-21
TW202238584A TW202238584A (zh) 2022-10-01

Family

ID=83324996

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110121870A TWI772063B (zh) 2021-03-23 2021-06-16 半導體記憶裝置

Country Status (4)

Country Link
US (1) US11727995B2 (zh)
JP (1) JP2022147848A (zh)
CN (1) CN115117087A (zh)
TW (1) TWI772063B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230066753A1 (en) * 2021-09-01 2023-03-02 Micron Technology, Inc. Electronic devices including vertical strings of memory cells, and related memory devices, systems and methods

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109065091A (zh) * 2018-08-01 2018-12-21 长江存储科技有限责任公司 3d nand闪存的读取方法
US10235294B1 (en) * 2018-04-23 2019-03-19 Sandisk Technologies Llc Pre-read voltage pulse for first read error handling
CN110289034A (zh) * 2019-06-28 2019-09-27 长江存储科技有限责任公司 非易失性存储器及其操作方法
TWI709135B (zh) * 2018-10-12 2020-11-01 旺宏電子股份有限公司 Nand快閃記憶體操作技術
US10861537B1 (en) * 2019-10-30 2020-12-08 Sandisk Technologies Llc Countermeasures for first read issue

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7906818B2 (en) 2008-03-13 2011-03-15 Micron Technology, Inc. Memory array with a pair of memory-cell strings to a single conductive pillar
US9520485B2 (en) 2014-05-21 2016-12-13 Macronix International Co., Ltd. 3D independent double gate flash memory on bounded conductor layer
US20170062456A1 (en) 2015-08-31 2017-03-02 Cypress Semiconductor Corporation Vertical division of three-dimensional memory device
JP6495852B2 (ja) * 2016-03-15 2019-04-03 東芝メモリ株式会社 記憶装置
JP6948892B2 (ja) 2017-09-19 2021-10-13 キオクシア株式会社 半導体記憶装置
JP2020047321A (ja) * 2018-09-14 2020-03-26 キオクシア株式会社 半導体記憶装置
JP7163217B2 (ja) * 2019-02-26 2022-10-31 キオクシア株式会社 半導体記憶装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10235294B1 (en) * 2018-04-23 2019-03-19 Sandisk Technologies Llc Pre-read voltage pulse for first read error handling
CN109065091A (zh) * 2018-08-01 2018-12-21 长江存储科技有限责任公司 3d nand闪存的读取方法
TWI709135B (zh) * 2018-10-12 2020-11-01 旺宏電子股份有限公司 Nand快閃記憶體操作技術
CN110289034A (zh) * 2019-06-28 2019-09-27 长江存储科技有限责任公司 非易失性存储器及其操作方法
US10861537B1 (en) * 2019-10-30 2020-12-08 Sandisk Technologies Llc Countermeasures for first read issue

Also Published As

Publication number Publication date
US11727995B2 (en) 2023-08-15
CN115117087A (zh) 2022-09-27
US20220310175A1 (en) 2022-09-29
TW202238584A (zh) 2022-10-01
JP2022147848A (ja) 2022-10-06

Similar Documents

Publication Publication Date Title
US20150036429A1 (en) Semiconductor memory device
JP6313244B2 (ja) 半導体記憶装置
TWI713038B (zh) 半導體記憶裝置
JP2021026786A (ja) 半導体記憶装置
TWI761094B (zh) 半導體記憶裝置
TWI772063B (zh) 半導體記憶裝置
CN112614526B (zh) 用于半导体器件的擦除验证方法及半导体器件
JP2022017668A (ja) 半導体記憶装置
JP2021047960A (ja) 半導体記憶装置
JP2017054565A (ja) 半導体記憶装置
JP2022052154A (ja) 半導体記憶装置
TWI822114B (zh) 半導體記憶裝置
TWI810780B (zh) 半導體記憶裝置
TWI775654B (zh) 半導體記憶裝置
TWI763279B (zh) 半導體記憶裝置
TWI817353B (zh) 半導體記憶裝置
US20240079065A1 (en) Semiconductor memory device
TWI834119B (zh) 半導體記憶裝置及其控制方法
WO2023002644A1 (ja) 半導体記憶装置
TW202405815A (zh) 半導體記憶裝置及對選擇閘極線之編程動作方法
TW202301355A (zh) 半導體記憶裝置
JP2023045292A (ja) 半導体記憶装置及びその制御方法
JP2024028040A (ja) 半導体記憶装置
TW202234406A (zh) 半導體記憶裝置