JP2024028040A - 半導体記憶装置 - Google Patents

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Abstract

【課題】好適な消去動作が可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１配線及び第２配線の少なくとも一方に供給される電圧を第１電圧とし、複数の導電層のうちの一つである第１導電層に供給される電圧を第２電圧とする。消去動作は、第１電圧を第１基準電圧から第１消去電圧まで上昇させ、第２電圧を第２基準電圧から第２消去電圧まで上昇させる第１消去電圧供給動作と、第１消去電圧供給動作の実行後、第１電圧を第１消去電圧に維持し、第２電圧を第２消去電圧から第２基準電圧又は第２基準電圧よりも大きい第１レベル電圧まで低下させる第２消去電圧供給動作と、を含む。【選択図】図９

Description

本実施形態は、半導体記憶装置に関する。
基板と、基板の表面と交差する第１方向に並ぶ複数の第１導電層と、第１方向に延伸し複数の第１導電層に対向する半導体層と、を備える半導体記憶装置が知られている。
特許第５４５００１３号公報 特許第５４５０５３８号公報 米国特許第７，３１９，６１５号明細書
好適な消去動作が可能な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に並ぶ複数の導電層と、第１方向に延伸し、複数の導電層と対向する第１半導体柱と、複数の導電層及び第１半導体柱の間に設けられた電荷蓄積層と、第１半導体柱の第１方向の一端部に接続された第１配線と、第１半導体柱の第１方向の他端部に接続された第２配線と、複数の導電層、第１配線及び第２配線に電気的に接続された制御回路と、を備える。制御回路は、消去動作を実行可能に構成されている。第１配線及び第２配線の少なくとも一方に供給される電圧を第１電圧とし、複数の導電層のうちの一つである第１導電層に供給される電圧を第２電圧とする。消去動作は、第１電圧を第１基準電圧から第１消去電圧まで上昇させ、第２電圧を第２基準電圧から第２消去電圧まで上昇させる第１消去電圧供給動作と、第１消去電圧供給動作の実行後、第１電圧を第１消去電圧に維持し、第２電圧を第２消去電圧から第２基準電圧又は第２基準電圧よりも大きい第１レベル電圧まで低下させる第２消去電圧供給動作と、を含む。
メモリシステム１０の構成を示す模式的なブロック図である。 メモリダイＭＤの構成を示す模式的なブロック図である。 メモリダイＭＤの一部の構成を示す模式的な回路図である。 センスアンプモジュールＳＡＭの構成を示す模式的なブロック図である。 メモリダイＭＤの一部の構成を示す模式的な斜視図である。 図５の一部の構成を示す模式的な拡大図である。 ３ビットのデータが記録されるメモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。 第１実施形態の消去動作について説明するためのフローチャートである。 第１実施形態の消去動作について説明するためのタイミングチャートである。 第１実施形態の第１消去電圧供給動作について説明するための模式的な断面図である。 消去ベリファイ動作について説明するための模式的な断面図である。 比較例の消去動作について説明するためのタイミングチャートである。 第２実施形態に係るメモリダイＭＤの一部の構成を示す模式的な断面図である。 第２実施形態の消去動作について説明するためのタイミングチャートである。 第３実施形態の消去動作について説明するためのタイミングチャートである。 第３実施形態の別の消去動作について説明するためのタイミングチャートである。 第４実施形態の消去動作について説明するためのタイミングチャートである。 第４実施形態の別の消去動作について説明するためのタイミングチャートである。 第５実施形態の消去動作について説明するためのタイミングチャートである。 第５実施形態の別の消去動作について説明するためのタイミングチャートである。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイ（メモリチップ）を意味する事もあるし、メモリカード、ＳＳＤ等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
また、本明細書において、構成、部材等について、所定方向の「幅」、「長さ」又は「厚み」等と言った場合には、ＳＥＭ（Scanning electron microscopy）やＴＥＭ（Transmission electron microscopy）等によって観察された断面等における幅、長さ又は厚み等を意味することがある。
［第１実施形態］
［メモリシステム１０］
図１は、メモリシステム１０の構成を示す模式的なブロック図である。
メモリシステム１０は、ホストコンピュータ２０から送信された信号に応じて、ユーザデータの読み出し、書き込み、消去等を行う。メモリシステム１０は、例えば、メモリチップ、メモリカード、ＳＳＤ又はその他のユーザデータを記憶可能なシステムである。メモリシステム１０は、ユーザデータを記憶する複数のメモリダイＭＤと、これら複数のメモリダイＭＤ及びホストコンピュータ２０に接続されるコントローラダイＣＤと、を備える。コントローラダイＣＤは、例えば、プロセッサ、ＲＡＭ、ＲＯＭ、ＥＣＣ回路等を備え、論理アドレスと物理アドレスの変換、ビット誤り検出／訂正、ウェアレベリング等の処理を行う。
［メモリダイＭＤの構成］
図２は、メモリダイＭＤの構成を示す模式的なブロック図である。図３は、メモリダイＭＤの一部の構成を示す模式的な回路図である。図４は、センスアンプモジュールＳＡＭの構成を示す模式的なブロック図である。
尚、図２には、複数の制御端子等を図示している。これら複数の制御端子は、ハイアクティブ信号（正論理信号）に対応する制御端子として表される場合と、ローアクティブ信号（負論理信号）に対応する制御端子として表される場合と、ハイアクティブ信号及びローアクティブ信号の双方に対応する制御端子として表される場合と、がある。図２において、ローアクティブ信号に対応する制御端子の符号は、オーバーライン（上線）を含んでいる。本明細書において、ローアクティブ信号に対応する制御端子の符号は、スラッシュ（“／”）を含んでいる。
尚、図２の記載は例示であり、具体的な態様は適宜調整可能である。例えば、一部又は全部のハイアクティブ信号をローアクティブ信号としたり、一部又は全部のローアクティブ信号をハイアクティブ信号としたりすることも可能である。また、後述する端子ＲＹ／（／ＢＹ）は、ハイアクティブ信号としてのレディ信号と、ローアクティブ信号としてのビジー信号と、を出力する端子である。ＲＹと（／ＢＹ）との間のスラッシュ（“／”）は、レディ信号とビジー信号との区切りを示すものである。
図２に示す様に、メモリダイＭＤは、データを記憶するメモリセルアレイＭＣＡと、メモリセルアレイＭＣＡに接続された周辺回路ＰＣと、を備える。
［メモリセルアレイＭＣＡの回路構成］
メモリセルアレイＭＣＡは、図３に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ（メモリセルトランジスタ）、及び、ソース側選択トランジスタＳＴＳを備える。以下、ドレイン側選択トランジスタＳＴＤ、及びソース側選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
メモリセルＭＣは、半導体層、ゲート絶縁膜、及びゲート電極を備える電界効果型のトランジスタ（メモリトランジスタ）である。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積膜を含む。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、通常、１ビット又は複数ビットのデータを記憶する。尚、一つのメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、一つのメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、半導体層、ゲート絶縁膜、及びゲート電極を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、ドレイン側選択ゲート線ＳＧＤ、及びソース側選択ゲート線ＳＧＳが接続される。ドレイン側選択ゲート線ＳＧＤは、ストリングユニットＳＵに対応して設けられ、一つのストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース側選択ゲート線ＳＧＳは、メモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。以下、ドレイン側選択ゲート線ＳＧＤ、及び、ソース側選択ゲート線ＳＧＳを、単に選択ゲート線（ＳＧＤ、ＳＧＳ）と呼ぶ事がある。
［周辺回路ＰＣの回路構成］
周辺回路ＰＣは、図２に示す通り、ロウデコーダＲＤと、センスアンプモジュールＳＡＭと、キャッシュメモリＣＭと、電圧生成回路ＶＧと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、を備える。
［ロウデコーダＲＤの構成］
ロウデコーダＲＤ（図２）は、例えば図３に示す様に、アドレスデータＤＡＤＤ（図２）をデコードするアドレスデコーダ２２を備える。また、ロウデコーダＲＤ（図２）は、アドレスデコーダ２２の出力信号に応じてメモリセルアレイＭＣＡに動作電圧を転送するブロック選択回路２３及び電圧選択回路２４を備える。
アドレスデコーダ２２は、複数のブロック選択線ＢＬＫＳＥＬ、及び複数の電圧選択線３３に接続される。アドレスデコーダ２２は、例えば、シーケンサＳＱＣからの制御信号に従ってアドレスレジスタＡＤＲ（図２）のロウアドレスＲＡを順次参照する。
ブロック選択回路２３は、メモリブロックＢＬＫに対応する複数のブロック選択回路３４を備える。ブロック選択回路３４は、それぞれ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に対応する複数のブロック選択トランジスタ３５を備える。
ブロック選択トランジスタ３５は、例えば、電界効果型の耐圧トランジスタである。ブロック選択トランジスタ３５のドレイン電極は、それぞれ、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ）に電気的に接続される。ブロック選択トランジスタ３５のソース電極は、それぞれ、配線ＣＧ及び電圧選択回路２４を介して電圧供給線３１に電気的に接続される。ブロック選択トランジスタ３５のゲート電極は、対応するブロック選択線ＢＬＫＳＥＬに共通に接続される。
電圧選択回路２４は、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に対応する複数の電圧選択部３６を備える。これら複数の電圧選択部３６は、それぞれ、複数の電圧選択トランジスタ３７を備える。電圧選択トランジスタ３７は、例えば、電界効果型の耐圧トランジスタである。電圧選択トランジスタ３７のドレイン端子は、それぞれ、配線ＣＧ及びブロック選択回路２３を介して、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ）に電気的に接続される。ソース端子は、それぞれ、対応する電圧供給線３１に電気的に接続される。ゲート電極は、それぞれ、対応する電圧選択線３３に接続される。
［センスアンプモジュールＳＡＭ及びキャッシュメモリＣＭの構成］
センスアンプモジュールＳＡＭは、図４に示す通り、複数のビット線ＢＬ（例えば１６本のビット線ＢＬ）に対応する複数のセンスアンプユニットＳＡＵ０～ＳＡＵ１５を備える。複数のセンスアンプユニットＳＡＵ０～ＳＡＵ１５は、それぞれ、ビット線ＢＬに接続されたセンスアンプＳＡと、センスアンプＳＡに接続された配線ＬＢＵＳと、配線ＬＢＵＳに接続されたラッチ回路ＳＤＬ，ＤＬ０～ＤＬｉと、を備える。ｉは１以上の整数である。
センスアンプＳＡは、メモリセルＭＣから読み出されたデータをセンスする。ラッチ回路ＳＤＬ，ＤＬ０～ＤＬｉは、センスアンプＳＡによってセンスされたデータを一時的に格納する。配線ＬＢＵＳは、スイッチトランジスタＤＳＷを介して配線ＤＢＵＳに接続されている。
キャッシュメモリＣＭ（データレジスタ）は、図４に示す通り、配線ＤＢＵＳに接続されている。キャッシュメモリＣＭは、複数のセンスアンプユニットＳＡＵ０～ＳＡＵ１５に対応する複数のラッチ回路ＸＤＬ０～ＸＤＬ１５を備える。複数のラッチ回路ＸＤＬ０～ＸＤＬ１５には、それぞれ、メモリセルＭＣに書き込まれるデータ又はメモリセルＭＣから読み出されたデータが格納される。
尚、これら複数のラッチ回路ＸＤＬ０～ＸＤＬ１５に含まれるデータＤＡＴは、書き込み動作の際に、センスアンプモジュールＳＡＭ内のラッチ回路（例えばラッチ回路ＳＤＬ）に順次転送される。また、センスアンプモジュールＳＡＭ内のラッチ回路ＳＤＬ，ＤＬ０～ＤＬｉに含まれるデータは、読み出し動作の際に、ラッチ回路ＸＤＬ０～ＸＤＬ１５に順次転送される。また、ラッチ回路ＸＤＬ０～ＸＤＬ１５に含まれるデータＤＡＴは、データアウト動作の際に、入出力制御回路Ｉ／Ｏに順次転送される。
［電圧生成回路ＶＧの構成］
電圧生成回路ＶＧ（図２）は、例えば図３に示す様に、複数の電圧供給線３１に接続されている。電圧生成回路ＶＧは、例えば、レギュレータ等の降圧回路及びチャージポンプ回路３２等の昇圧回路を含む。これら降圧回路及び昇圧回路は、それぞれ、電源電圧ＶＣＣ及び接地電圧ＶＳＳ（図２）が供給される電圧供給線に接続されている。電圧生成回路ＶＧは、例えば、シーケンサＳＱＣからの制御信号に従って、メモリセルアレイＭＣＡに対する読み出し動作、書き込み動作及び消去動作に際してビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、及び選択ゲート線（ＳＧＤ、ＳＧＳ）に印加される複数通りの動作電圧を生成し、複数の電圧供給線３１に同時に出力する。電圧供給線３１から出力される動作電圧は、シーケンサＳＱＣからの制御信号に従って適宜調整される。
［シーケンサＳＱＣの構成］
シーケンサＳＱＣ（図２）は、コマンドレジスタＣＭＲに格納されたコマンドデータＤＣＭＤに従い、ロウデコーダＲＤ、センスアンプモジュールＳＡＭ、及び、電圧生成回路ＶＧに内部制御号を出力する。また、シーケンサＳＱＣは、メモリダイＭＤの状態を示すステータスデータＤＳＴを、適宜ステータスレジスタＳＴＲに出力する。
また、シーケンサＳＱＣは、レディ／ビジー信号を生成し、端子ＲＹ／（／ＢＹ）に出力する。端子ＲＹ／（／ＢＹ）が“Ｌ”状態の期間（ビジー期間）では、メモリダイＭＤへのアクセスが基本的には禁止される。また、端子ＲＹ／（／ＢＹ）が“Ｈ”状態の期間（レディ期間）においては、メモリダイＭＤへのアクセスが許可される。
［アドレスレジスタＡＤＲの構成］
アドレスレジスタＡＤＲは、図２に示す様に、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏから入力されたアドレスデータＤＡＤＤを格納する。アドレスレジスタＡＤＲは、例えば、８ビットのレジスタ列を、複数備える。レジスタ列は、例えば、読み出し動作、書き込み動作又は消去動作等の内部動作が実行される際、実行中の内部動作に対応するアドレスデータＤＡＤＤを保持する。
尚、アドレスデータＤＡＤＤは、例えば、カラムアドレスＣＡ（図２）及びロウアドレスＲＡ（図２）を含む。ロウアドレスＲＡは、例えば、メモリブロックＢＬＫ（図３）を特定するブロックアドレスと、ストリングユニットＳＵ及びワード線ＷＬを特定するページアドレスと、メモリセルアレイＭＣＡ（プレーン）を特定するプレーンアドレスと、メモリダイＭＤを特定するチップアドレスと、を含む。
［コマンドレジスタＣＭＲの構成］
コマンドレジスタＣＭＲは、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏから入力されたコマンドデータＤＣＭＤを格納する。コマンドレジスタＣＭＲは、例えば、８ビットのレジスタ列を、少なくとも１セット備える。コマンドレジスタＣＭＲにコマンドデータＤＣＭＤが格納されると、シーケンサＳＱＣに制御信号が送信される。
［ステータスレジスタＳＴＲの構成］
ステータスレジスタＳＴＲは、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏへ出力するステータスデータＤＳＴを格納する。ステータスレジスタＳＴＲは、例えば、８ビットのレジスタ列を、複数備える。レジスタ列は、例えば、読み出し動作、書き込み動作又は消去動作等の内部動作が実行される際、実行中の内部動作に関するステータスデータＤＳＴを保持する。また、レジスタ列は、例えば、メモリセルアレイＭＣＡのレディ／ビジー情報を保持する。
［入出力制御回路Ｉ／Ｏの構成］
入出力制御回路Ｉ／Ｏ（図２）は、データ信号入出力端子ＤＱ０～ＤＱ７と、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳと、シフトレジスタと、バッファ回路と、を備える。
データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、論理回路ＣＴＲからの内部制御信号に応じて、バッファ回路から、キャッシュメモリＣＭ、アドレスレジスタＡＤＲ又はコマンドレジスタＣＭＲに入力される。また、データ信号入出力端子ＤＱ０～ＤＱ７を介して出力されるデータは、論理回路ＣＴＲからの内部制御信号に応じて、キャッシュメモリＣＭ又はステータスレジスタＳＴＲからバッファ回路に入力される。
データストローブ信号入出力端子ＤＱＳ，／ＤＱＳを介して入力された信号（例えば、データストローブ信号及びその相補信号）は、データ信号入出力端子ＤＱ０～ＤＱ７を介したデータの入力に際して用いられる。データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、データストローブ信号入出力端子ＤＱＳの電圧の立ち上がりエッジ（入力信号の切り換え）及びデータストローブ信号入出力端子／ＤＱＳの電圧の立ち下がりエッジ（入力信号の切り換え）のタイミング、並びに、データストローブ信号入出力端子ＤＱＳの電圧の立ち下がりエッジ（入力信号の切り換え）及びデータストローブ信号入出力端子／ＤＱＳの電圧の立ち上がりエッジ（入力信号の切り換え）のタイミングで、入出力制御回路Ｉ／Ｏ内のシフトレジスタ内に取り込まれる。
［論理回路ＣＴＲの構成］
論理回路ＣＴＲ（図２）は、複数の外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥと、これら複数の外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥに接続された論理回路と、を備える。論理回路ＣＴＲは、外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥを介してコントローラダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。
［メモリダイＭＤの構造］
図５は、メモリダイＭＤの一部の構成を示す模式的な斜視図である。図６は、図５の一部の構成を示す模式的な拡大図である。尚、図５及び図６は模式的な構成を示すものであり、具体的な構成は適宜変更可能である。また、図５及び図６においては、一部の構成が省略されている。
図５に示す通り、メモリダイＭＤは、半導体基板１００と、半導体基板１００上に設けられたトランジスタ層ＬＴＲと、トランジスタ層ＬＴＲの上方に設けられたメモリセルアレイ層ＬＭＣＡと、を備える。
［半導体基板１００の構造］
半導体基板１００は、例えば、Ｐ型の不純物を含む単結晶シリコン（Ｓｉ）等の半導体基板である。半導体基板１００の表面の一部には、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェルが設けられている。また、Ｎ型ウェルの表面の一部には、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェルが設けられている。また、半導体基板１００の表面の一部には、絶縁領域１００Ｉが設けられている。
［トランジスタ層ＬＴＲの構造］
トランジスタ層ＬＴＲには、周辺回路ＰＣを構成する複数のトランジスタＴｒが設けられている。トランジスタＴｒのソース領域、ドレイン領域及びチャネル領域は、半導体基板１００の表面に設けられている。トランジスタＴｒのゲート電極ｇｃは、トランジスタ層ＬＴＲ中に設けられている。これら複数のトランジスタＴｒのソース領域、ドレイン領域及びゲート電極ｇｃには、コンタクトＣＳが設けられている。これら複数のコンタクトＣＳは、トランジスタ層ＬＴＲ中の配線Ｄ０，Ｄ１，Ｄ２を介して、他のトランジスタＴｒ、メモリセルアレイ層ＬＭＣＡ中の構成等に接続されている。
［メモリセルアレイ層ＬＭＣＡの構造］
メモリセルアレイ層ＬＭＣＡは、Ｙ方向に交互に並ぶ複数のメモリブロックＢＬＫ及び複数のブロック間構造ＳＴを備える。メモリブロックＢＬＫは、Ｚ方向に交互に並ぶ複数の導電層１１０及び複数の絶縁層１０１と、Ｚ方向に延伸する複数の半導体柱１２０と、複数の導電層１１０及び複数の半導体柱１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。
導電層１１０は、Ｘ方向に延伸する略板状の導電層であり、Ｚ方向に複数並んでいる。導電層１１０は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含んでいても良いし、リン又はホウ素等の不純物を含む多結晶シリコン等を含んでいても良い。
複数の導電層１１０のうち、最下層に位置する一又は複数の導電層１１０は、ソース側選択ゲート線ＳＧＳ（図３）及びこれに接続された複数のソース側選択トランジスタＳＴＳのゲート電極として機能する。また、これよりも上方に位置する複数の導電層１１０は、ワード線ＷＬ（図３）及びこれに接続された複数のメモリセルＭＣ（図３）のゲート電極として機能する。また、これよりも上方に位置する一又は複数の導電層１１０は、ドレイン側選択ゲート線ＳＧＤ及びこれに接続された複数のドレイン側選択トランジスタＳＴＤ（図３）のゲート電極として機能する。
導電層１１０の下方には、導電層１１２が設けられている。導電層１１２は、半導体柱１２０の下端に接続された半導体層１１３と、半導体層１１３の下面に接続された導電層１１４と、を備える。半導体層１１３は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。導電層１１４は、例えば、タングステン（Ｗ）等の金属、タングステンシリサイド等の導電層又はその他の導電層を含んでいても良い。また、導電層１１２及び導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
導電層１１２は、ソース線ＳＬ（図３）として機能する。ソース線ＳＬは、例えば、メモリセルアレイＭＣＡ（図３）に含まれる全てのメモリブロックＢＬＫについて共通に設けられている。
半導体柱１２０は、Ｘ方向及びＹ方向に複数並ぶ。半導体柱１２０は、例えば、ノンドープの多結晶シリコン（Ｓｉ）等の半導体膜である。半導体柱１２０は、略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁膜１２５が設けられている。また、半導体柱１２０の外周面は、それぞれ導電層１１０によって囲われている。半導体柱１２０の下端部は、上記導電層１１２の半導体層１１３に接続される。半導体柱１２０の上端部は、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２１、及び、コンタクトＣｈ，Ｃｂを介してビット線ＢＬに接続される。半導体柱１２０は、それぞれ、１つのメモリストリングＭＳ（図３）に含まれる複数のメモリセルＭＣ及び選択トランジスタＳＴＤ，ＳＴＳのチャネル領域として機能する。
ゲート絶縁膜１３０は、例えば図６に示す通り、半導体柱１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（ＳｉＮ）等の電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体柱１２０の外周面に沿ってＺ方向に延伸する。
尚、図６には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示したが、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
ブロック間構造ＳＴは、例えば図５に示す通り、Ｘ方向及びＺ方向に延伸する。ブロック間構造ＳＴは、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層を含んでいても良い。また、ブロック間構造ＳＴは、例えば、Ｘ方向及びＺ方向に延伸し導電層１１２に接続された導電層と、この導電層のＹ方向における両側面に設けられた酸化シリコン（ＳｉＯ２）等の絶縁層と、を含んでいても良い。
［複数ビットを記録するメモリセルＭＣのしきい値電圧］
次に、図７を参照して、複数ビットのデータを記録するメモリセルＭＣのしきい値電圧について説明する。図７では、例として、３ビットのデータを記録するメモリセルＭＣのしきい値電圧を示している。
図７（ａ）は、３ビットのデータが記録されるメモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。横軸はワード線ＷＬの電圧を示しており、縦軸はメモリセルＭＣの数を示している。図７（ｂ）は、３ビットのデータが記録されるメモリセルＭＣのしきい値電圧及び記録されるデータの関係の一例を示す表である。図７（ｃ）は、３ビットのデータが記録されるメモリセルＭＣのしきい値電圧及び記録されるデータの関係の他の例を示す表である。
図７（ａ）の例では、メモリセルＭＣのしきい値電圧が、８通りのステートに制御されている。Ｅｒステートに制御されたメモリセルＭＣのしきい値電圧は、消去ベリファイ電圧ＶＶＦＹＥｒより小さい。また、例えば、Ａステートに制御されたメモリセルＭＣのしきい値電圧は、ベリファイ電圧ＶＶＦＹＡより大きく、ベリファイ電圧ＶＶＦＹＢより小さい。また、例えば、Ｂステートに制御されたメモリセルＭＣのしきい値電圧は、ベリファイ電圧ＶＶＦＹＢより大きく、ベリファイ電圧ＶＶＦＹＣより小さい。以下同様に、Ｃステート～Ｆステートに制御されたメモリセルＭＣのしきい値電圧は、それぞれ、ベリファイ電圧ＶＶＦＹＣ～ベリファイ電圧ＶＶＦＹＦより大きく、ベリファイ電圧ＶＶＦＹＤ～ベリファイ電圧ＶＶＦＹＧより小さい。また、例えば、Ｇステートに制御されたメモリセルＭＣのしきい値電圧は、ベリファイ電圧ＶＶＦＹＧより大きく、読み出しパス電圧ＶＲＥＡＤより小さい。読み出しパス電圧ＶＲＥＡＤは、例えば９Ｖ程度の電圧である。
また、図７（ａ）の例では、Ｅｒステートに対応するしきい値分布とＡステートに対応するしきい値分布との間に、読み出し電圧ＶＣＧＡＲが設定されている。また、Ａステートに対応するしきい値分布とＢステートに対応するしきい値分布との間に、読み出し電圧ＶＣＧＢＲが設定されている。以下同様に、Ｂステートに対応するしきい値分布とＣステートに対応するしきい値分布との間～Ｆステートに対応するしきい値分布とＧステートに対応するしきい値分布との間に、それぞれ、読み出し電圧ＶＣＧＢＲ～読み出し電圧ＶＣＧＧＲが設定されている。
例えば、Ｅｒステートは、最も低いしきい値電圧に対応している。ＥｒステートのメモリセルＭＣは、例えば、消去状態のメモリセルＭＣである。ＥｒステートのメモリセルＭＣには、例えば、データ“１１１”が割り当てられる。
また、Ａステートは、上記Ｅｒステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。ＡステートのメモリセルＭＣには、例えば、データ“１０１”が割り当てられる。
また、Ｂステートは、上記Ａステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。ＢステートのメモリセルＭＣには、例えば、データ“００１”が割り当てられる。
以下同様に、図中のＣステート～Ｇステートは、Ｂステート～Ｆステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。これらのステートのメモリセルＭＣには、例えば、データ“０１１”，“０１０”，“１１０”，“１００”，“０００”が割り当てられる。
尚、図７（ｂ）に例示した様な割り当ての場合、下位ビットのデータは１つの読み出し電圧ＶＣＧＤＲによって判別可能であり、中位ビットのデータは３つの読み出し電圧ＶＣＧＡＲ，ＶＣＧＣＲ，ＶＣＧＦＲによって判別可能であり、上位ビットのデータは３つの読み出し電圧ＶＣＧＢＲ，ＶＣＧＥＲ，ＶＣＧＧＲによって判別可能である。この様なデータの割り当てを、１－３－３コードと呼ぶ場合がある。
尚、メモリセルＭＣに記録するデータのビット数、ステートの数、各ステートに対するデータの割り当て等は、適宜変更可能である。
例えば、図７（ｃ）に例示した様な割り当ての場合、下位ビットのデータは１つの読み出し電圧ＶＣＧＤＲによって判別可能であり、中位ビットのデータは２つの読み出し電圧ＶＣＧＢＲ，ＶＣＧＦＲによって判別可能であり、上位ビットのデータは４つの読み出し電圧ＶＣＧＡＲ，ＶＣＧＣＲ，ＶＣＧＥＲ，ＶＣＧＧＲによって判別可能である。この様なデータの割り当てを、１－２－４コードと呼ぶ場合がある。
［消去動作］
次に、第１実施形態に係る半導体記憶装置の消去動作について説明する。
図８は、第１実施形態の消去動作について説明するためのフローチャートである。図９は、第１実施形態の消去動作について説明するためのタイミングチャートである。図１０は、第１実施形態の第１消去電圧供給動作について説明するための模式的な断面図である。図１１は、消去ベリファイ動作について説明するための模式的な断面図である。尚、図１０には、図９のタイミングｔ１０１における、ビット線ＢＬ、ソース線ＳＬ及びワード線ＷＬ等に供給される電圧を示している。図１１には、図９のタイミングｔ１０５～ｔ１０６における、ビット線ＢＬ、ソース線ＳＬ及びワード線ＷＬ等に供給される電圧を示している。
尚、以下の説明では、動作の対象となっているメモリブロックＢＬＫに対して消去動作を実行する例について説明する。
ステップＳ２０１においては、例えば図８に示す様に、ループ回数ｎＥが１に設定される。ループ回数ｎＥは、消去ループの回数を示す変数である。この動作は、例えば、図９のタイミングｔ１００に実行される。ＲＹ／（／ＢＹ）信号は“Ｌ”状態となり、チップへのアクセスは禁止されても良い。
ステップＳ２０２Ａにおいては、第１消去電圧供給動作が実行される。第１消去電圧供給動作は、ビット線ＢＬ及びソース線ＳＬに対して供給される第１電圧Ｖ１を、第１基準電圧（図９では電圧ＶＳＲＣ）から第１消去電圧ＶＥＲＡ０（又はＶＥＲＡ１）まで上昇させ、ワード線ＷＬに対して供給される第２電圧Ｖ２を、第２基準電圧（図９では接地電圧ＶＳＳ）から第２消去電圧ＶＥＲＡ０（又はＶＥＲＡ１）まで上昇させる動作である。この動作は、例えば、図９の例では、タイミングｔ１０１からタイミングｔ１０２までの期間、及び、タイミングｔ１０７からタイミングｔ１０８までの期間に実行されている。
尚、図９においては、ビット線ＢＬ及びソース線ＳＬの第１基準電圧を電圧ＶＳＲＣとしている。しかしながら、ソース線ＳＬの第１基準電圧を電圧ＶＳＲＣとし、ビット線ＢＬの第１基準電圧を電圧ＶＳＲＣとは異なる電圧（例えば接地電圧ＶＳＳ）としても良い。また、電圧ＶＳＲＣは、接地電圧ＶＳＳ（例えば０Ｖ）より大きくても良いし、接地電圧ＶＳＳと等しくても良い。
第１消去電圧供給動作においては、例えば図９及び図１０に示す様に、ビット線ＢＬ及びソース線ＳＬに供給される第１電圧Ｖ１が、第１基準電圧（接地電圧ＶＳＲＣ）から第１消去電圧ＶＥＲＡ０（又はＶＥＲＡ１）まで上昇される。第１消去電圧ＶＥＲＡ０（又はＶＥＲＡ１）は、例えば１７Ｖ～２５Ｖ程度の電圧である。
また、第１消去電圧供給動作においては、例えば図１０に示す様に、ドレイン側選択ゲート線ＳＧＤに電圧ＶＳＧ´が供給される。電圧ＶＳＧ´は、第１消去電圧ＶＥＲＡ０（又はＶＥＲＡ１）よりも小さい。これにより、ドレイン側選択トランジスタＳＴＤにおいてＧＩＤＬ（Gate Induced Drain Leakage）が発生し、電子－正孔対が発生する。また、電子はビット線ＢＬ側に移動し、正孔はメモリセルＭＣ側に移動する。
また、第１消去電圧供給動作においては、例えば図１０に示す様に、ソース側選択ゲート線ＳＧＳに電圧ＶＳＧ´´が供給される。電圧ＶＳＧ´´は、第１消去電圧ＶＥＲＡ０（又はＶＥＲＡ１）よりも小さい。これにより、ソース側選択トランジスタＳＴＳにおいてＧＩＤＬが発生し、電子－正孔対が発生する。また、電子はソース線ＳＬ側に移動し、正孔はメモリセルＭＣ側に移動する。
また、第１消去電圧供給動作においては、例えば図９及び図１０に示す様に、複数のワード線ＷＬに供給される第２電圧Ｖ２が、第２基準電圧（接地電圧ＶＳＳ）から第２消去電圧ＶＥＲＡ０（又はＶＥＲＡ１）まで上昇される。本実施形態では、第２消去電圧ＶＥＲＡ０（又はＶＥＲＡ１）は、第１消去電圧ＶＥＲＡ０（又はＶＥＲＡ１）と同じ電圧である。
この様に、本実施形態では、ワード線ＷＬに供給される第２電圧Ｖ２は、ビット線ＢＬ及びソース線ＳＬに供給される第１電圧Ｖ１と同じタイミングｔ１０１～ｔ１０２（又はｔ１０７～ｔ１０８）で、第１電圧Ｖ１と同じ電圧ＶＥＲＡ０（又はＶＥＲＡ１）まで立ち上げられる。ここで、第１基準電圧（ＶＳＲＣ）と第２基準電圧（ＶＳＳ）との電圧差は小さく、第１消去電圧（ＶＥＲＡ０又はＶＥＲＡ１）と第２消去電圧（ＶＥＲＡ０又はＶＥＲＡ１）との電圧差は０である。従って、第１消去電圧供給動作においては、半導体柱１２０のチャネルと複数のワード線ＷＬ（複数のメモリセルＭＣのゲート電極）との間の電圧差が小さく、チャネル－電荷蓄積膜１３２（図６）間の正孔の移動は生じない。
ステップＳ２０２Ｂにおいては、第２消去電圧供給動作が実行される。第２消去電圧供給動作は、ビット線ＢＬ及びソース線ＳＬに対して供給される第１電圧Ｖ１を、第１消去電圧ＶＥＲＡ０（又はＶＥＲＡ１）に維持し、ワード線ＷＬに対して供給される第２電圧Ｖ２を、第２消去電圧ＶＥＲＡ０（又はＶＥＲＡ１）から第１レベル電圧ＶＳ１まで低下させて、複数のメモリセルＭＣのしきい値電圧を減少させる動作である。この動作は、例えば、図９の例では、タイミングｔ１０２からタイミングｔ１０３までの期間、及び、タイミングｔ１０８からタイミングｔ１０９までの期間に実行されている。
尚、図９において、タイミングｔ１０２～ｔ１０４及びタイミングｔ１０８～ｔ１１０の実線は、ワード線ＷＬに印加される第２電圧Ｖ２の波形を示している。点線は、ビット線ＢＬ及びソース線ＳＬに印加される第１電圧Ｖ１と同じ電圧の波形を、第２電圧Ｖ２の波形に重ねて示している。
第２消去電圧供給動作においては、ビット線ＢＬ、ソース線ＳＬ、ドレイン側選択ゲート線ＳＧＤ、及びソース側選択ゲート線ＳＧＳに供給される電圧は、第１消去電圧供給動作と同じである。即ち、ビット線ＢＬ及びソース線ＳＬに第１消去電圧ＶＥＲＡ０（又はＶＥＲＡ１）が供給される。また、ドレイン側選択ゲート線ＳＧＤに電圧ＶＳＧ´が供給される。また、ソース側選択ゲート線ＳＧＳに電圧ＶＳＧ´´が供給される。
また、第２消去電圧供給動作においては、例えば図９に示す様に、ワード線ＷＬに供給される第２電圧Ｖ２が、第２消去電圧ＶＥＲＡ０（又はＶＥＲＡ１）から第１レベル電圧ＶＳ１まで、徐々に低下される。従って、半導体柱１２０のチャネルと複数のワード線ＷＬ（複数のメモリセルＭＣのゲート電極）との間の電圧差が、徐々に大きくなる。これに伴い、半導体柱１２０のチャネル中の正孔がトンネル絶縁膜１３１（図６）を介して電荷蓄積膜１３２（図６）中に、徐々にトンネルする。これにより、複数のメモリセルＭＣのしきい値電圧が減少する。
その後、タイミングｔ１０３～ｔ１０４又はｔ１０９～１１０において、第２電圧Ｖ２は、第１レベル電圧ＶＳ１から第２基準電圧（接地電圧ＶＳＳ）まで低下される。
本実施形態では、第２消去電圧供給動作において、第２電圧Ｖ２を第２消去電圧ＶＥＲＡ０（又はＶＥＲＡ１）から第１レベル電圧ＶＳ１まで低下させる時間（図９のｔ１０２～ｔ１０３、ｔ１０８～ｔ１０９）が、第２電圧Ｖ２を第２基準電圧（ＶＳＳ）から第２消去電圧ＶＥＲＡ０（又はＶＥＲＡ１）まで上昇させる時間（図９のｔ１０１～ｔ１０２、ｔ１０７～ｔ１０８）よりも長い。即ち、第２電圧Ｖ２は、第２基準電圧（ＶＳＳ）から第２消去電圧ＶＥＲＡ０（又はＶＥＲＡ１）まで急峻に立ち上げられ、第２消去電圧ＶＥＲＡ０（又はＶＥＲＡ１）から第１レベル電圧ＶＳ１までゆっくり立ち下げられる。これにより、単位時間当たりにトンネル絶縁膜１３１（図６）を通過する正孔の数が抑制される。
また、本実施形態では、第２消去電圧供給動作において、第２消去電圧ＶＥＲＡ０（又はＶＥＲＡ１）から第２基準電圧（ＶＳＳ）までの、単位時間当たりの第２電圧Ｖ２の低下量が一定又は略一定である。即ち、第２電圧Ｖ２は、第２消去電圧ＶＥＲＡ０（又はＶＥＲＡ１）から第２基準電圧（ＶＳＳ）まで、直線状に低下している。
尚、図９の例では、第２消去電圧供給動作（図９のタイミングｔ１０２～ｔ１０３、ｔ１０８～ｔ１０９）において、第２電圧Ｖ２を第２消去電圧ＶＥＲＡ０（又はＶＥＲＡ１）から第１レベル電圧ＶＳ１まで低下させている。しかしながら、第２消去電圧供給動作（図９のタイミングｔ１０２～ｔ１０３、ｔ１０８～ｔ１０９）において、第２電圧Ｖ２を第２消去電圧ＶＥＲＡ０（又はＶＥＲＡ１）から第２基準電圧（接地電圧ＶＳＳ）まで低下させても良い。また、図９の例では、タイミングｔ１０２～ｔ１０３及びｔ１０８～ｔ１０９の動作（第２電圧Ｖ２を第２消去電圧ＶＥＲＡ０（又はＶＥＲＡ１）から第１レベル電圧ＶＳ１まで低下させる動作）を第２消去電圧供給動作としている。しかしながら、タイミングｔ１０２～ｔ１０４及びｔ１０８～ｔ１１０の動作（第２電圧Ｖ２を第２消去電圧ＶＥＲＡ０（又はＶＥＲＡ１）から第２基準電圧（ＶＳＳ）まで低下させる動作）を第２消去電圧供給動作としても良い。
ステップ２０３においては、消去ベリファイ動作を行う。消去ベリファイ動作は、ワード線ＷＬに消去ベリファイ電圧ＶＶＦＹＥｒを供給し、メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出して、メモリセルＭＣのしきい値電圧が目標値に達したか否かを検出するための動作である。この動作は、例えば、図９の例では、タイミングｔ１０５からタイミングｔ１０６までの期間、及び、タイミングｔ１１１からタイミングｔ１１２までの期間に実行されている。
消去ベリファイ動作においては、例えば図１１に示す様に、ビット線ＢＬに電圧ＶＤＤを供給する。また、ソース線ＳＬに電圧ＶＳＲＣを供給する。電圧ＶＤＤは、電圧ＶＳＲＣよりも大きい。尚、図９において、ソース線ＳＬの電圧は実線で示し、ビット線ＢＬの電圧は点線で示している。
また、消去ベリファイ動作においては、例えば図１１に示す様に、ドレイン側選択ゲート線ＳＧＤに電圧ＶＳＧを供給する。電圧ＶＳＧは、電圧ＶＤＤよりも大きい。また、電圧ＶＳＧと電圧ＶＤＤとの電圧差は、ドレイン側選択トランジスタＳＴＤのしきい値電圧よりも大きい。従って、ドレイン側選択トランジスタＳＴＤのチャネル領域には電子のチャネルが形成され、電圧ＶＤＤが転送される。
また、消去ベリファイ動作においては、例えば図１１に示す様に、ソース側選択ゲート線ＳＧＳに電圧ＶＳＧを供給する。電圧ＶＳＧは、電圧ＶＳＲＣよりも大きい。また、電圧ＶＳＧと電圧ＶＳＲＣとの電圧差は、ソース側選択トランジスタＳＴＳのしきい値電圧よりも大きい。従って、ソース側選択トランジスタＳＴＳのチャネル領域には電子のチャネルが形成され、電圧ＶＳＲＣが転送される。
また、消去ベリファイ動作においては、例えば図１１に示す様に、ワード線ＷＬに消去ベリファイ電圧ＶＶＦＹＥｒ（図７）を供給する。消去ベリファイ電圧ＶＶＦＹＥｒは、例えば１．０Ｖ程度の電圧である。これにより、図１１に示す様に、しきい値電圧が消去ベリファイ電圧ＶＶＦＹＥｒ以下のメモリセルＭＣはＯＮ状態となり、しきい値電圧が消去ベリファイ電圧ＶＶＦＹＥｒよりも大きいメモリセルＭＣはＯＦＦ状態となる。これらメモリセルＭＣのＯＮ状態／ＯＦＦ状態を、ビット線ＢＬを介してセンスアンプモジュールＳＡＭ（図４）によって検出し、このメモリセルＭＣのＯＮ状態／ＯＦＦ状態を示すデータを取得する。この様な動作を、「センス動作」と呼ぶ。
センス動作では、例えば、ビット線ＢＬに電圧ＶＤＤを供給している状態において、センスアンプＳＡ（図４）のセンスノードを一定期間ビット線ＢＬと導通させる。センス動作の実行後には、センスノードの状態に応じて配線ＬＢＵＳの電荷を放電し、又は維持させる。また、センスアンプユニットＳＡＵ内のいずれかのラッチ回路が配線ＬＢＵＳと導通し、このラッチ回路によって配線ＬＢＵＳのデータがラッチされる。
上記メモリセルＭＣのＯＮ状態／ＯＦＦ状態を示すデータは、配線ＬＢＵＳ、スイッチトランジスタＤＳＷ、配線ＤＢＵＳ（図４）を介して、図示しないカウンタに転送される。
ステップＳ２０４においては、消去ベリファイ動作の結果を判定する。例えば、上記カウンタ回路を参照して、しきい値電圧が目標値に到達していないメモリセルＭＣの数が一定数以上であった場合等にはベリファイＦＡＩＬと判定し、ステップＳ２０５に進む。一方、しきい値電圧が目標値に到達していないメモリセルＭＣの数が一定数以下であった場合等にはベリファイＰＡＳＳと判定し、ステップＳ２０７に進む。
ステップＳ２０５では、ループ回数ｎＥが所定の回数ＮＥに達したか否かを判定する。達していなかった場合にはステップＳ２０６に進む。達していた場合にはステップＳ２０８に進む。
ステップＳ２０６では、ループ回数ｎＥに１を加算して、ステップＳ２０２Ａに進む。また、ステップＳ２０６では、例えば、第１消去電圧（例えばＶＥＲＡ０）及び第２消去電圧（例えばＶＥＲＡ０）に所定の電圧ΔＶＥＲＡを加算する。従って、第１消去電圧及び第２消去電圧は、ループ回数ｎＥの増大と共に増大する。
ステップＳ２０７では、ステータスレジスタＳＴＲ（図２）に、消去動作が正常に終了した旨のステータスデータＤＳＴを格納し、消去動作を終了する。尚、ステータスデータＤＳＴは、ステータスリード動作によってコントローラダイＣＤ（図１）に出力される。
ステップＳ２０８では、ステータスレジスタＳＴＲ（図２）に、消去動作が正常に終了しなかった旨のステータスデータＤＳＴを格納し、消去動作を終了する。
［比較例］
［消去動作］
次に、比較例に係る半導体記憶装置の消去動作について説明する。
図１２は、比較例の消去動作について説明するためのタイミングチャートである。
比較例の消去動作では、タイミングｔ１０１又はｔ１０７において、ワード線ＷＬに電圧ＶＷＬＥｒが供給される。この電圧ＶＷＬＥｒは、例えば０．５Ｖ程度の電圧である。尚、電圧ＶＷＬＥｒは、接地電圧ＶＳＳ（０Ｖ）であっても良く、接地電圧ＶＳＳ（０Ｖ）よりも小さい電圧でも良い。このとき、比較例の消去動作では、上述した第１実施形態の消去動作と同様、タイミングｔ１０１～ｔ１０２又はｔ１０７～ｔ１０８において、ビット線ＢＬ及びソース線ＳＬに対して供給される第１電圧Ｖ１が、第１基準電圧（電圧ＶＳＲＣ）から第１消去電圧ＶＥＲＡ０又はＶＥＲＡ１まで上昇する。従って、半導体柱１２０のチャネルと複数のワード線ＷＬ（複数のメモリセルＭＣのゲート電極）との間の電圧差が短時間に大きくなる。
また、比較例の消去動作では、タイミングｔ１０２～ｔ１０３又はｔ１０８～ｔ１０９において、ワード線ＷＬに供給される電圧が電圧ＶＷＬＥｒに維持される。
また、比較例の消去動作では、タイミングｔ１０３～ｔ１０４又はｔ１０９～ｔ１１０において、ワード線ＷＬに供給される電圧を、電圧ＶＷＬＥｒから第２基準電圧（接地電圧ＶＳＳ）まで低下させる。
この様に、比較例の消去動作では、タイミングｔ１０１～ｔ１０２又はｔ１０７～ｔ１０８において、半導体柱１２０のチャネルと複数のワード線ＷＬ（複数のメモリセルＭＣのゲート電極）との間の電圧差が短時間に大きくなる。これにより、トンネル絶縁膜１３１が受ける電圧差が急峻に変化し、単位時間当たりにトンネル絶縁膜１３１（図６）を通過する正孔の数が比較的多い。従って、トンネル絶縁膜１３１の劣化が速く進行するおそれがある。
［効果］
第１実施形態の第１消去電圧供給動作では、上述した様に、ワード線ＷＬに供給される第２電圧Ｖ２は、ビット線ＢＬ及びソース線ＳＬに供給される第１電圧Ｖ１と同じタイミングｔ１０１～ｔ１０２（又はｔ１０７～１０８）で、第１電圧Ｖ１と同じ電圧ＶＥＲＡ０（又はＶＥＲＡ１）まで立ち上げられる。これにより、半導体柱１２０のチャネルと複数のワード線ＷＬ（複数のメモリセルＭＣのゲート電極）との間の電圧差が小さくなり、単位時間当たりにトンネル絶縁膜１３１（図６）を通過する正孔の数が抑制される。
また、第１実施形態の第２消去電圧供給動作では、第２電圧Ｖ２を第２消去電圧ＶＥＲＡ０（又はＶＥＲＡ１）から第１レベル電圧ＶＳ１まで低下させる時間（図９のｔ１０２～ｔ１０３、ｔ１０８～ｔ１０９）は、第２電圧Ｖ２を第２基準電圧（ＶＳＳ）から第２消去電圧ＶＥＲＡ０（又はＶＥＲＡ１）まで上昇させる時間（図９のｔ１０１～ｔ１０２、ｔ１０７～ｔ１０８）よりも長い。これにより、単位時間当たりにトンネル絶縁膜１３１（図６）を通過する正孔の数が抑制される。従って、トンネル絶縁膜１３１の劣化が低減される。
［第２実施形態］
第１実施形態では、消去動作の対象となっているメモリブロックＢＬＫにおける複数のワード線ＷＬに対して、同一の第２電圧Ｖ２を供給していた。これに対して、第２実施形態では、消去動作の対象となっているメモリブロックＢＬＫにおける複数のワード線ＷＬに対して、異なる第２電圧Ｖ２を供給する。
［メモリセルアレイ層ＬＭＣＡの構造］
図１３は、第２実施形態に係るメモリダイＭＤの一部の構成を示す模式的な断面図である。尚、図５及び図６を参照して説明した構成と同一の構成については、同一符号を付して重複する説明を省略する。
図１３に示す様に、第２実施形態に係る半導体記憶装置は、メモリセルアレイ層ＬＭＣＡ（図５）の代わりに、メモリセルアレイ層ＬＭＣＡ１と、メモリセルアレイ層ＬＭＣＡ１の上方に設けられたメモリセルアレイ層ＬＭＣＡ２と、を備える。メモリセルアレイ層ＬＭＣＡ１及びメモリセルアレイ層ＬＭＣＡ２は、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体柱１２０と、複数の導電層１１０及び複数の半導体柱１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
メモリセルアレイ層ＬＭＣＡ１に設けられた複数の導電層１１０のうち、最下層に位置する一又は複数の導電層１１０は、ソース側選択ゲート線ＳＧＳ及びこれに接続された複数のソース側選択トランジスタＳＴＳのゲート電極として機能する。この導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。
また、メモリセルアレイ層ＬＭＣＡ１に設けられた複数の導電層１１０のうち、ソース側選択ゲート線ＳＧＳ等として機能するものよりも上方に位置する複数の導電層１１０のうちの一部は、ワード線ＷＬ及びこれに接続された複数のメモリセルＭＣのゲート電極として機能する。これら導電層１１０と半導体柱１２０との間には、メモリセルＭＣが設けられる。これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。
また、メモリセルアレイ層ＬＭＣＡ２に設けられた複数の導電層１１０のうちの一部は、ワード線ＷＬ及びこれに接続された複数のメモリセルＭＣのゲート電極として機能する。これら導電層１１０と半導体柱１２０との間には、メモリセルＭＣが設けられる。これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。
また、メモリセルアレイ層ＬＭＣＡ２に設けられた複数の導電層１１０のうち、ワード線ＷＬ等として機能するものよりも上方に位置する一又は複数の導電層１１０は、ドレイン側選択ゲート線ＳＧＤ及びこれに接続された複数のドレイン側選択トランジスタＳＴＤのゲート電極として機能する。これら複数の導電層１１０は、その他の導電層１１０よりもＹ方向の幅が小さい。また、Ｙ方向において隣り合う２つの導電層１１０の間には、ストリングユニット間絶縁層ＳＨＥが設けられている。これら複数の導電層１１０は、それぞれ、ストリングユニットＳＵ毎に電気的に独立している。
第２実施形態では、メモリセルアレイ層ＬＭＣＡ１に設けられた複数の導電層１１０のうち、ワード線ＷＬ及びこれに接続された複数のメモリセルＭＣのゲート電極として機能する複数の導電層１１０を、上方に位置する複数の導電層１１０（１）のグループと、複数の導電層１１０（１）のグループよりも下方に位置する複数の導電層１１０（２）のグループと、複数の導電層１１０（２）のグループよりも下方に位置する複数の導電層１１０（３）のグループと、に分ける。また、メモリセルアレイ層ＬＭＣＡ２に設けられた複数の導電層１１０のうち、ワード線ＷＬ及びこれに接続された複数のメモリセルＭＣのゲート電極として機能する複数の導電層１１０を、上方に位置する複数の導電層１１０（１）のグループと、複数の導電層１１０（１）のグループよりも下方に位置する複数の導電層１１０（２）のグループと、複数の導電層１１０（２）のグループよりも下方に位置する複数の導電層１１０（３）のグループと、に分ける。
半導体柱１２０は、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体柱１２０は、１つのメモリストリングＭＳに含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤ、ＳＴＳ）のチャネル領域として機能する。半導体柱１２０は、略有底円筒状の形状を有し、中心部分には酸化シリコン等の絶縁膜１２５が設けられている。
半導体柱１２０は、図１３に示す様に、メモリセルアレイ層ＬＭＣＡ１に含まれる半導体領域１２０Ｌと、メモリセルアレイ層ＬＭＣＡ２に含まれる半導体領域１２０Ｕと、を備える。また、半導体柱１２０は、半導体領域１２０Ｌの上端及び半導体領域１２０Ｕの下端に接続された半導体領域１２０Ｊを備える。
半導体領域１２０Ｌは、Ｚ方向に延伸する略円筒状の領域である。半導体領域１２０Ｌの外周面は、それぞれメモリセルアレイ層ＬＭＣＡ１に含まれる複数の導電層１１０によって囲まれており、これら複数の導電層１１０と対向している。
半導体領域１２０Ｕは、Ｚ方向に延伸する略円筒状の領域である。半導体領域１２０Ｕの外周面は、それぞれメモリセルアレイ層ＬＭＣＡ２に含まれる複数の導電層１１０によって囲まれており、これら複数の導電層１１０と対向している。
半導体領域１２０Ｊは、メモリセルアレイ層ＬＭＣＡ１に含まれる複数の導電層１１０よりも上方に設けられ、メモリセルアレイ層ＬＭＣＡ２に含まれる複数の導電層１１０よりも下方に設けられている。
［半導体領域１２０Ｌ，１２０Ｕ，１２０Ｊの径方向の幅］
次に、半導体領域１２０Ｌ，１２０Ｕ，１２０Ｊの径方向の幅について説明する。以下、本明細書では、半導体領域１２０Ｌ，１２０Ｕの延伸方向であるＺ方向に対して交差するＸ方向又はＹ方向の半導体層の幅を、径方向の幅と呼ぶ。尚、説明の都合上、図１３等においては、Ｙ方向の幅を径方向の幅として図示している。
半導体領域１２０Ｌの径方向の幅は、下方ほど小さい。例えば、複数の導電層１１０（３）のうちの所定の導電層１１０（３）と対向する半導体領域１２０Ｌの径方向の幅ＷＬ（３）は、複数の導電層１１０（２）のうちの所定の導電層１１０（２）と対向する半導体領域１２０Ｌの径方向の幅ＷＬ（２）よりも小さい。また、複数の導電層１１０（２）のうちの所定の導電層１１０（２）と対向する半導体領域１２０Ｌの径方向の幅ＷＬ（２）は、複数の導電層１１０（１）のうちの所定の導電層１１０（１）と対向する半導体領域１２０Ｌの径方向の幅ＷＬ（１）よりも小さい。
また、半導体領域１２０Ｕの径方向の幅も、下方ほど小さい。例えば、複数の導電層１１０（３）のうちの所定の導電層１１０（３）と対向する半導体領域１２０Ｕの径方向の幅ＷＵ（３）は、複数の導電層１１０（２）のうちの所定の導電層１１０（２）と対向する半導体領域１２０Ｕの径方向の幅ＷＵ（２）よりも小さい。また、複数の導電層１１０（２）のうちの所定の導電層１１０（２）と対向する半導体領域１２０Ｕの径方向の幅ＷＵ（２）は、複数の導電層１１０（１）のうちの所定の導電層１１０（１）と対向する半導体領域１２０Ｕの径方向の幅ＷＵ（１）よりも小さい。尚、半導体領域１２０Ｕの径方向の幅ＷＵ（３）は、半導体領域１２０Ｌの径方向の幅ＷＬ（１）よりも小さい。
半導体領域１２０Ｊの径方向の幅Ｗ１２０Ｊは、半導体領域１２０Ｌの径方向の幅ＷＬ、及び半導体領域１２０Ｕの径方向の幅ＷＵよりも大きい。
［消去動作］
次に、第２実施形態に係る半導体記憶装置の消去動作について説明する。
図１４は、第２実施形態の消去動作について説明するためのタイミングチャートである。図９及び図１４に示す様に、第２実施形態の消去動作は、基本的には、第１実施形態の消去動作と同じ動作である。ただし、第２消去電圧供給動作（タイミングｔ１０２～ｔ１０４及びｔ１０８～ｔ１１０）におけるワード線ＷＬに供給される第２電圧Ｖ２が異なる。
図１３の導電層１１０（１）の場合、その導電層１１０（１）に供給される第２電圧Ｖ２（１）は、図１４のタイミングｔ１０２～ｔ１０４（１）又はｔ１０８～ｔ１１０（１）において、第２消去電圧ＶＥＲＡ０又はＶＥＲＡ１から第２基準電圧（接地電圧ＶＳＳ）まで低下される。図１３の導電層１１０（２）の場合、その導電層１１０（２）に供給される第２電圧Ｖ２（２）は、図１４のタイミングｔ１０２～ｔ１０４（２）又はｔ１０８～ｔ１１０（２）において、第２消去電圧ＶＥＲＡ０又はＶＥＲＡ１から第２基準電圧（接地電圧ＶＳＳ）まで低下される。図１３の導電層１１０（３）の場合、その導電層１１０（３）に供給される第２電圧Ｖ２（３）は、図１４のタイミングｔ１０２～ｔ１０４（３）又はｔ１０８～ｔ１１０（３）において、第２消去電圧ＶＥＲＡ０又はＶＥＲＡ１から第２基準電圧（接地電圧ＶＳＳ）まで低下される。
図１４に示す様に、タイミングｔ１０４（１），ｔ１１０（１）は、タイミングｔ１０４（２），ｔ１１０（２）よりも早いタイミングである。また、タイミングｔ１０４（２），ｔ１１０（２）は、タイミングｔ１０４（３），ｔ１１０（３）よりも早いタイミングである。
また、図１４に示す様に、第２消去電圧供給動作において、第２消去電圧ＶＥＲＡ０又はＶＥＲＡ１から第２基準電圧（ＶＳＳ）までの、単位時間当たりの第２電圧Ｖ２の低下量が一定又は略一定である。即ち、第２電圧Ｖ２は、第２消去電圧ＶＥＲＡ０又はＶＥＲＡ１から第２基準電圧（接地電圧ＶＳＳ）まで、直線状に低下している。
電圧生成回路ＶＧは、シーケンサＳＱＣからの制御信号に従って、第２実施形態の第２消去電圧供給動作に際して、ワード線ＷＬ（導電層１１０（１），１１０（２），１１０（３））に印加される複数通りの第２電圧Ｖ２を生成し、複数の電圧供給線３１に出力する。電圧供給線３１から出力される第２電圧Ｖ２は、シーケンサＳＱＣからの制御信号に従って適宜調整される。
第２実施形態の第２消去電圧供給動作において、半導体柱１２０の径方向の幅に応じて、単位時間当たりの第２電圧Ｖ２の低下量を変化させる。半導体柱１２０の径方向の幅が大きい位置のワード線ＷＬ（例えば導電層１１０（１））は、半導体柱１２０の径方向の幅が小さい位置のワード線ＷＬ（例えば導電層１１０（２））よりも、チャネルとゲート電極との間の電圧差に応じて生じる電界が弱く、メモリセルＭＣのしきい値電圧が減少されにくい。反対に、半導体柱１２０の径方向の幅が小さい位置のワード線ＷＬ（例えば導電層１１０（３））は、半導体柱１２０の径方向の幅が大きい位置のワード線ＷＬ（例えば導電層１１０（２））よりも、チャネルとゲート電極との間の電圧差に応じて生じる電界が強く、メモリセルＭＣのしきい値電圧が減少されやすい。
そこで、第２実施形態の第２消去電圧供給動作では、半導体柱１２０の径方向の幅が大きい位置のワード線ＷＬ（例えば導電層１１０（１））については、単位時間当たりの第２電圧Ｖ２の低下量を大きくして、メモリセルＭＣのしきい値電圧の減少を速く進める。反対に、半導体柱１２０の径方向の幅が小さい位置のワード線ＷＬ（例えば導電層１１０（３））については、単位時間当たりの第２電圧Ｖ２の低下量を小さくして、メモリセルＭＣのしきい値電圧の減少を遅く進める。これにより、ワード線ＷＬのＺ方向の位置に応じて、適切に消去動作を行うことが可能となる。
［第３実施形態］
第２実施形態では、ワード線ＷＬのＺ方向の位置に応じて、ワード線ＷＬに供給される第２電圧Ｖ２の下げ方を変化させていた。これに対し、第３実施形態では、ワード線ＷＬのＺ方向の位置に応じて、ワード線ＷＬに供給される第２電圧（図１５のＶ１２，図１６のＶ２２）のピーク値を変化させる。
第３実施形態に係る半導体記憶装置は、図１３に示すメモリセルアレイ層ＬＭＣＡ１及びメモリセルアレイ層ＬＭＣＡ２を備えた構造である。
図１５は、第３実施形態の消去動作について説明するためのタイミングチャートである。図１４及び図１５に示す様に、第３実施形態の消去動作（図１５）は、基本的には、第２実施形態の消去動作（図１４）と同じ動作である。ただし、図１５では、第２電圧Ｖ１２のピーク値（ＶＥＲＡ１０，ＶＥＲＡ１１）が第１電圧Ｖ１１のピーク値（ＶＥＲＡ０，ＶＥＲＡ１）よりも小さい。
尚、タイミングｔ１０２～ｔ１０４及びタイミングｔ１０８～ｔ１１０において、実線は、ワード線ＷＬ（例えば図１３の導電層１１０（１））に印加される第２電圧Ｖ１２の波形を示している。点線は、ビット線ＢＬ及びソース線ＳＬに印加される第１電圧Ｖ１１と同じ電圧の波形、及びワード線ＷＬ（例えば図１３の導電層１１０（２））に印加される第２電圧の波形（図１４の第２電圧Ｖ２（３）と同じ電圧の波形）を、第２電圧Ｖ１２の波形に重ねて示している。
第３実施形態の第１消去電圧供給動作（図１５のタイミングｔ１０１～ｔ１０２又はｔ１０７～ｔ１０８）において、ビット線ＢＬ及びソース線ＳＬに対して供給される第１電圧Ｖ１１を、第１基準電圧（図１５では電圧ＶＳＲＣ）から第１消去電圧ＶＥＲＡ０（又はＶＥＲＡ１）まで上昇させ、ワード線ＷＬに対して供給される第２電圧Ｖ１２を、第２基準電圧（図１５では接地電圧ＶＳＳ）から第２消去電圧ＶＥＲＡ１０（又はＶＥＲＡ１１）まで上昇させる。
ここで、第２消去電圧ＶＥＲＡ１０（又はＶＥＲＡ１１）は、第１消去電圧ＶＥＲＡ０（又はＶＥＲＡ１）よりも小さい電圧である。
また、第３実施形態の第２消去電圧供給動作（図１５のタイミングｔ１０２～ｔ１０３又はｔ１０８～ｔ１０９）において、ビット線ＢＬ及びソース線ＳＬに対して供給される第１電圧Ｖ１１を、第１消去電圧ＶＥＲＡ０（又はＶＥＲＡ１）に維持し、ワード線ＷＬに対して供給される第２電圧Ｖ１２を、第２消去電圧ＶＥＲＡ１０（又はＶＥＲＡ１１）から第２レベル電圧ＶＳ２まで低下させて、複数のメモリセルＭＣのしきい値電圧を減少させる。
その後、タイミングｔ１０３～ｔ１０４又はｔ１０９～１１０において、第２電圧Ｖ１２は、第２レベル電圧ＶＳ２から第２基準電圧（接地電圧ＶＳＳ）まで低下される。
第３実施形態の第２消去電圧供給動作において、第２消去電圧ＶＥＲＡ１０（又はＶＥＲＡ１１）から第２基準電圧（ＶＳＳ）までの、単位時間当たりの第２電圧Ｖ１２の低下量が一定又は略一定である。
図１６は、第３実施形態の別の消去動作について説明するためのタイミングチャートである。図１４及び図１６に示す様に、第３実施形態の消去動作（図１６）は、基本的には、第１実施形態の消去動作（図１４）と同じ動作である。ただし、図１６では、第２電圧Ｖ２２のピーク値（ＶＥＲＡ２０，ＶＥＲＡ２１）が第１電圧Ｖ２１のピーク値（ＶＥＲＡ０，ＶＥＲＡ１）よりも大きい。
尚、タイミングｔ１０２～ｔ１０４及びタイミングｔ１０８～ｔ１１０において、実線は、ワード線ＷＬ（例えば図１３の導電層１１０（３））に印加される第２電圧Ｖ２２の波形を示している。点線は、ビット線ＢＬ及びソース線ＳＬに印加される第１電圧Ｖ２１と同じ電圧の波形、及びワード線ＷＬ（例えば図１３の導電層１１０（２））に印加される第２電圧の波形（図１４の第２電圧Ｖ２（３）と同じ電圧の波形）を、第２電圧Ｖ２２の波形に重ねて示している。
第３実施形態の第１消去電圧供給動作（図１６のタイミングｔ１０１～ｔ１０２又はｔ１０７～ｔ１０８）において、ビット線ＢＬ及びソース線ＳＬに対して供給される第１電圧Ｖ２１を、第１基準電圧（図１６では電圧ＶＳＲＣ）から第１消去電圧ＶＥＲＡ０（又はＶＥＲＡ１）まで上昇させ、ワード線ＷＬに対して供給される第２電圧Ｖ２２を、第２基準電圧（図１６では接地電圧ＶＳＳ）から第２消去電圧ＶＥＲＡ２０（又はＶＥＲＡ２１）まで上昇させる。
ここで、第２消去電圧ＶＥＲＡ２０（又はＶＥＲＡ２１）は、第１消去電圧ＶＥＲＡ０（又はＶＥＲＡ１）よりも大きい電圧である。
また、第３実施形態の第２消去電圧供給動作（図１６のタイミングｔ１０２～ｔ１０３又はｔ１０８～ｔ１０９）において、ビット線ＢＬ及びソース線ＳＬに対して供給される第１電圧Ｖ２１を、第１消去電圧ＶＥＲＡ０（又はＶＥＲＡ１）に維持し、ワード線ＷＬに対して供給される第２電圧Ｖ２２を、第２消去電圧ＶＥＲＡ２０（又はＶＥＲＡ２１）から第３レベル電圧ＶＳ３まで低下させて、複数のメモリセルＭＣのしきい値電圧を減少させる。
その後、タイミングｔ１０３～ｔ１０４又はｔ１０９～１１０において、第２電圧Ｖ２２は、第３レベル電圧ＶＳ３から第２基準電圧（接地電圧ＶＳＳ）まで低下される。
第３実施形態の第２消去電圧供給動作において、第２消去電圧ＶＥＲＡ２０（又はＶＥＲＡ２１）から第２基準電圧（ＶＳＳ）までの、単位時間当たりの第２電圧Ｖ２２の低下量が一定又は略一定である。
第３実施形態の第１消去電圧供給動作及び第２消去電圧供給動作において、半導体柱１２０の径方向の幅に応じて、第２電圧Ｖ１２，Ｖ２２のピーク値を変化させる。上述した第２実施形態で説明した様に、半導体柱１２０の径方向の幅が大きい位置のワード線ＷＬ（例えば導電層１１０（１））は、メモリセルＭＣのしきい値電圧が減少されにくい。反対に、半導体柱１２０の径方向の幅が小さい位置のワード線ＷＬ（例えば導電層１１０（３））は、メモリセルＭＣのしきい値電圧が減少されやすい。
そこで、第３実施形態の第１消去電圧供給動作及び第２消去電圧供給動作では、半導体柱１２０の径方向の幅が大きい位置のワード線ＷＬ（例えば導電層１１０（１））については、図１５に示す様に、第２電圧Ｖ１２のピーク値を小さくして、メモリセルＭＣのしきい値電圧を減少させる動作を強めに実行する。反対に、半導体柱１２０の径方向の幅が小さい位置のワード線ＷＬ（例えば導電層１１０（３））については、図１６に示す様に、第２電圧Ｖ２２のピーク値を大きくして、メモリセルＭＣのしきい値電圧を減少させる動作を弱めに実行する。これにより、ワード線ＷＬのＺ方向の位置に応じて、適切に消去動作を行うことが可能となる。
［第４実施形態］
第２実施形態では、ワード線ＷＬのＺ方向の位置に応じて、ワード線ＷＬに供給される第２電圧Ｖ２の下げ方を変化させていた。これに対し、第４実施形態では、ワード線ＷＬの静電容量（以下、容量という。）又は時定数（容量×抵抗）に応じて、第２電圧（図１７のＶ３２，図１８のＶ４２）を立ち上げるタイミングを変化させる。
第４実施形態に係る半導体記憶装置は、図１３に示すメモリセルアレイ層ＬＭＣＡ１及びメモリセルアレイ層ＬＭＣＡ２を備えた構造である。
図１７は、第４実施形態の消去動作について説明するためのタイミングチャートである。図１４及び図１７に示す様に、第４実施形態の消去動作（図１７）は、基本的には、第２実施形態の消去動作（図１４）と同じ動作である。ただし、図１７では、第２電圧Ｖ３２は、第１電圧Ｖ３１よりも早いタイミングで立ち上げられる。
尚、タイミングｔ１０１（ｔ１０１Ａ）～ｔ１０２（ｔ１０２Ａ）及びタイミングｔ１０７（ｔ１０７Ａ）～ｔ１０８（ｔ１０８Ａ）において、実線は、ワード線ＷＬに印加される第２電圧Ｖ３２の波形を示している。点線は、ビット線ＢＬ及びソース線ＳＬに印加される第１電圧Ｖ３１と同じ電圧の波形を、第２電圧Ｖ３２の波形に重ねて示している。
第４実施形態の第１消去電圧供給動作におけるタイミングｔ１０１～ｔ１０２又はｔ１０７～ｔ１０８において、ビット線ＢＬ及びソース線ＳＬに対して供給される第１電圧Ｖ３１を、第１基準電圧（図１７では電圧ＶＳＲＣ）から第１消去電圧ＶＥＲＡ０（又はＶＥＲＡ１）まで上昇させる。また、第４実施形態の第１消去電圧供給動作におけるタイミングｔ１０１Ａ～ｔ１０２Ａ又はｔ１０７Ａ～ｔ１０８Ａにおいて、ワード線ＷＬに対して供給される第２電圧Ｖ３２を、第２基準電圧（図１７では接地電圧ＶＳＳ）から第２消去電圧ＶＥＲＡ０（又はＶＥＲＡ１）まで上昇させる。
ここで、タイミングｔ１０１Ａ，ｔ１０２Ａは、タイミングｔ１０１，ｔ１０２よりも若干早いタイミングである。
図１８は、第４実施形態の別の消去動作について説明するためのタイミングチャートである。図１４及び図１８に示す様に、第４実施形態の消去動作（図１８）は、基本的には、第２実施形態の消去動作（図１４）と同じ動作である。ただし、図１８では、第２電圧Ｖ４２は、第１電圧Ｖ４１よりも遅いタイミングで立ち上げられる。
尚、タイミングｔ１０１（ｔ１０１Ｂ）～ｔ１０２（ｔ１０２Ｂ）及びタイミングｔ１０７（ｔ１０７Ｂ）～ｔ１０８（ｔ１０８Ｂ）において、実線は、ワード線ＷＬに印加される第２電圧Ｖ４２の波形を示している。点線は、ビット線ＢＬ及びソース線ＳＬに印加される第１電圧Ｖ４１と同じ電圧の波形を、第２電圧Ｖ４２の波形に重ねて示している。
第４実施形態の第１消去電圧供給動作におけるタイミングｔ１０１～ｔ１０２又はｔ１０７～ｔ１０８において、ビット線ＢＬ及びソース線ＳＬに対して供給される第１電圧Ｖ４１を、第１基準電圧（図１８では電圧ＶＳＲＣ）から第１消去電圧ＶＥＲＡ０（又はＶＥＲＡ１）まで上昇させる。また、第４実施形態の第１消去電圧供給動作におけるタイミングｔ１０１Ｂ～ｔ１０２Ｂ又はｔ１０７Ｂ～ｔ１０８Ｂにおいて、ワード線ＷＬに対して供給される第２電圧Ｖ４２を、第２基準電圧（図１８では接地電圧ＶＳＳ）から第２消去電圧ＶＥＲＡ０（又はＶＥＲＡ１）まで上昇させる。
ここで、タイミングｔ１０１Ｂ，ｔ１０２Ｂは、タイミングｔ１０１，ｔ１０２よりも若干遅いタイミングである。
第４実施形態の第１消去電圧供給動作において、ワード線ＷＬの容量又は時定数（容量×抵抗）に応じて、第２電圧Ｖ３２，Ｖ４２を立ち上げるタイミングを変化させる。複数のワード線ＷＬ（複数の導電層１１０）は、Ｚ方向の位置など（例えばワード線ＷＬと対向する半導体柱１２０の径方向の幅）に応じて、容量や抵抗が異なる。ワード線ＷＬの容量又は時定数（容量×抵抗）が大きい場合、そのワード線ＷＬに対する第２電圧の立上りが相対的に遅くなる。従って、容量又は時定数（容量×抵抗）が大きいワード線ＷＬには、図１７に示す様に、第１電圧Ｖ３１よりも早いタイミングで第２電圧Ｖ３２を供給する。また、ワード線ＷＬの容量又は時定数（容量×抵抗）が小さい場合、そのワード線ＷＬに対する第２電圧の立上りが相対的に速くなる。従って、容量又は時定数（容量×抵抗）が小さいワード線ＷＬには、図１８に示す様に、第１電圧Ｖ４１よりも遅いタイミングで第２電圧Ｖ４２を供給する。これにより、ワード線ＷＬの容量又は時定数に応じて、適切に消去動作を行うことが可能となる。
［第５実施形態］
第２実施形態では、ワード線ＷＬのＺ方向の位置に応じて、ワード線ＷＬに供給される第２電圧Ｖ２の下げ方を変化させていた。これに対し、第５実施形態では、ワード線ＷＬのＺ方向の位置に応じて、第２電圧（図１９のＶ５２，図２０のＶ６２）の単位時間当たりの低下量を変化させる。
第５実施形態に係る半導体記憶装置は、図１３に示すメモリセルアレイ層ＬＭＣＡ１及びメモリセルアレイ層ＬＭＣＡ２を備えた構造である。
図１９は、第５実施形態の消去動作について説明するためのタイミングチャートである。図１４及び図１９に示す様に、第５実施形態の消去動作（図１９）は、基本的には、第２実施形態の消去動作（図１４）と同じ動作である。ただし、図１９では、第２電圧Ｖ５２の単位時間当たりの低下量が、大きい量から小さい量に変化する。
尚、タイミングｔ１０２～ｔ１０４及びタイミングｔ１０８～ｔ１１０において、実線は、ワード線ＷＬ（例えば図１３の導電層１１０（１））に印加される第２電圧Ｖ５２の波形を示している。点線は、ビット線ＢＬ及びソース線ＳＬに印加される第１電圧Ｖ５１と同じ電圧の波形、及びワード線ＷＬ（例えば図１３の導電層１１０（２））に印加される第２電圧の波形（図１４の第２電圧Ｖ２（３）と同じ電圧の波形）を、第２電圧Ｖ５２の波形に重ねて示している。
第５実施形態の第２消去電圧供給動作（図１９のタイミングｔ１０２～ｔ１０３又はｔ１０８～ｔ１０９）において、ビット線ＢＬ及びソース線ＳＬに対して供給される第１電圧Ｖ５１を、第１消去電圧ＶＥＲＡ０（又はＶＥＲＡ１）に維持し、ワード線ＷＬに対して供給される第２電圧Ｖ５２を、第２消去電圧ＶＥＲＡ０（又はＶＥＲＡ１）から第４レベル電圧ＶＳ４まで低下させて、複数のメモリセルＭＣのしきい値電圧を減少させる。
ここで、図１９のタイミングｔ１０２～ｔ１０３の期間は、前期（ｔ１０２～ｔ２００）及び後期（ｔ２００～ｔ１０３）を含む。前期（ｔ１０２～ｔ２００）おいて、ワード線ＷＬ（図１３の導電層１１０（１））に対する単位時間当たりの第２電圧Ｖ５２の低下量は、ワード線ＷＬ（図１３の第１導電層１１０（２））に対する単位時間当たりの第２電圧（図１９の点線）の低下量よりも大きい。後期（ｔ２００～ｔ１０３）おいて、ワード線ＷＬ（図１３の導電層１１０（１））に対する単位時間当たりの第２電圧Ｖ５２の低下量は、ワード線ＷＬ（図１３の第１導電層１１０（２））に対する単位時間当たりの第２電圧（図１９の点線）の低下量よりも小さい。
その後、タイミングｔ１０３～ｔ１０４又はｔ１０９～１１０において、第２電圧Ｖ５２は、第４レベル電圧ＶＳ４から第２基準電圧（接地電圧ＶＳＳ）まで低下される。
図２０は、第５実施形態の別の消去動作について説明するためのタイミングチャートである。図１４及び図２０に示す様に、第５実施形態の消去動作（図２０）は、基本的には、第２実施形態の消去動作（図１４）と同じ動作である。ただし、図２０では、第２電圧Ｖ６２の単位時間当たりの低下量が、小さい量から大きい量に変化する。
尚、タイミングｔ１０２～ｔ１０４及びタイミングｔ１０８～ｔ１１０において、実線は、ワード線ＷＬ（例えば図１３の導電層１１０（３））に印加される第２電圧Ｖ６２の波形を示している。点線は、ビット線ＢＬ及びソース線ＳＬに印加される第１電圧Ｖ６１と同じ電圧の波形、及びワード線ＷＬ（例えば図１３の導電層１１０（２））に印加される第２電圧の波形（図１４の第２電圧Ｖ２（３）と同じ電圧の波形）を、第２電圧Ｖ６２の波形に重ねて示している。
第５実施形態の第２消去電圧供給動作（図２０のタイミングｔ１０２～ｔ１０３又はｔ１０８～ｔ１０９）において、ビット線ＢＬ及びソース線ＳＬに対して供給される第１電圧Ｖ６１を、第１消去電圧ＶＥＲＡ０（又はＶＥＲＡ１）に維持し、ワード線ＷＬに対して供給される第２電圧Ｖ６２を、第２消去電圧ＶＥＲＡ０（又はＶＥＲＡ１）から第５レベル電圧ＶＳ５まで低下させて、複数のメモリセルＭＣのしきい値電圧を減少させる。
ここで、図２０のタイミングｔ１０２～ｔ１０３の期間は、前期（ｔ１０２～ｔ２００）及び後期（ｔ２００～ｔ１０３）を含む。前期（ｔ１０２～ｔ２００）おいて、ワード線ＷＬ（図１３の導電層１１０（１））に対する単位時間当たりの第２電圧Ｖ６２の低下量は、ワード線ＷＬ（図１３の第１導電層１１０（２））に対する単位時間当たりの第２電圧（図１９の点線）の低下量よりも小さい。後期（ｔ２００～ｔ１０３）おいて、ワード線ＷＬ（図１３の導電層１１０（１））に対する単位時間当たりの第２電圧Ｖ６２の低下量は、ワード線ＷＬ（図１３の第１導電層１１０（２））に対する単位時間当たりの第２電圧（図１９の点線）の低下量よりも大きい。
その後、タイミングｔ１０３～ｔ１０４又はｔ１０９～１１０において、第２電圧Ｖ６２は、第５レベル電圧ＶＳ５から第２基準電圧（接地電圧ＶＳＳ）まで低下される。
第５実施形態の第２消去電圧供給動作において、半導体柱１２０の径方向の幅に応じて、第２電圧Ｖ５２，Ｖ６２の単位時間当たりの低下量を変化させる。上述した第２実施形態で説明した様に、半導体柱１２０の径方向の幅が大きい位置のワード線ＷＬ（例えば導電層１１０（１））は、メモリセルＭＣのしきい値電圧が減少されにくい。反対に、半導体柱１２０の径方向の幅が小さい位置のワード線ＷＬ（例えば導電層１１０（３））は、メモリセルＭＣのしきい値電圧が減少されやすい。
そこで、第５実施形態の第２消去電圧供給動作では、半導体柱１２０の径方向の幅が大きい位置のワード線ＷＬ（例えば導電層１１０（１））については、図１９に示す様に、前期（ｔ１０２～ｔ２００）において第２電圧Ｖ６２の単位時間当たりの低下量を大きくして、メモリセルＭＣのしきい値電圧を減少させる動作を強めに実行する。反対に、半導体柱１２０の径方向の幅が小さい位置のワード線ＷＬ（例えば導電層１１０（３））については、図２０に示す様に、前期（ｔ１０２～ｔ２００）において第２電圧Ｖ６２の単位時間当たりの低下量を小さくして、メモリセルＭＣのしきい値電圧を減少させる動作を弱めに実行する。これにより、ワード線ＷＬのＺ方向の位置に応じて、適切に消去動作を行うことが可能となる。
上述した第２実施形態～第５実施形態における、図１４のＶ２（１），Ｖ２（２），図１５のＶ１２，図１６のＶ２２，図１７のＶ３２，図１８のＶ４２，図１９のＶ５２，図２０のＶ６２を、「第３電圧」と呼ぶ事がある。
［その他の実施形態］
以上、実施形態に係る半導体記憶装置について説明した。しかしながら、以上の説明はあくまでも例示であり、上述した構成や方法等は適宜調整可能である。
例えば、第１実施形態～第５実施形態における第１消去電圧供給動作及び第２消去電圧供給動作を実行する際に、ビット線ＢＬ及びソース線ＳＬの双方に対して第１消去電圧ＶＥＲＡ０（又はＶＥＲＡ１）を供給する例を示した。しかしながら、第１消去電圧供給動作及び第２消去電圧供給動作を実行する際に、ビット線ＢＬ及びソース線ＳＬの一方に対する第１消去電圧ＶＥＲＡ０（又はＶＥＲＡ１）の供給を、省略しても良い。
また、第１実施形態～第５実施形態における第２消去電圧供給動作において、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳにおいてＧＩＤＬを発生させ、これによって、半導体柱１２０のチャネルに正孔を供給していた。しかしながら、例えば、半導体柱１２０に半導体基板１００のＰ型ウェル又はその他のＰ型の半導体を接続し、これを介して、半導体柱１２０に正孔を供給しても良い。
この場合、例えば、第２消去電圧供給動作において、ドレイン側選択ゲート線ＳＧＤに電圧（例えばＶＳＧ（Ａ））が供給される。電圧ＶＳＧ（Ａ）は、ドレイン側選択トランジスタＳＴＤがＯＦＦ状態となる程度の大きさを有する。また、第２消去電圧供給動作において、ソース側選択ゲート線ＳＧＳに電圧（例えばＶＳＧ（Ｂ））が供給される。電圧ＶＳＧ（Ｂ）は、第１消去電圧ＶＥＲＡ０（又はＶＥＲＡ１）よりも小さい。また、電圧ＶＳＧ（Ｂ）と消去電圧ＶＥＲＡ０（又はＶＥＲＡ１）との電圧差は、ソース側選択トランジスタＳＴＳをＰＭＯＳトランジスタとして機能させる際のしきい値電圧よりも大きい。従って、ソース側選択トランジスタＳＴＳのチャネル領域には正孔のチャネルが形成され、第１消去電圧ＶＥＲＡ０（又はＶＥＲＡ１）が転送される。
また、第１実施形態～第５実施形態における消去動作において、例えば、奇数番目のワード線ＷＬ（Ｏｄｄ）に対するベリファイ動作と、偶数番目のワード線ＷＬ（Ｅｖｅｎ）に対するベリファイ動作とを、別々に行っても良い。この場合、奇数番目のワード線ＷＬ（Ｏｄｄ）に対するベリファイ動作が行われる際には、奇数番目のワード線ＷＬ（Ｏｄｄ）に消去ベリファイ電圧ＶＶＦＹＥｒを供給し、偶数番目のワード線ＷＬ（Ｅｖｅｎ）に読み出しパス電圧ＶＲＥＡＤを供給する。また、偶数番目のワード線ＷＬ（Ｅｖｅｎ）に対するベリファイ動作が行われる際には、偶数番目のワード線ＷＬ（Ｅｖｅｎ）に消去ベリファイ電圧ＶＶＦＹＥｒを供給し、奇数番目のワード線ＷＬ（Ｏｄｄ）に読み出しパス電圧ＶＲＥＡＤを供給する。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＭＣ…メモリセル、ＭＣＡ…メモリセルアレイ、ＰＣ…周辺回路（制御回路）、ＷＬ…ワード線（導電層、第１導電層、第２導電層、第３導電層）、ＢＬ…ビット線（第１配線又は第２配線）、ＳＬ…ソース線（第１配線又は第２配線）、１２０…半導体柱、１３０…電荷蓄積層。

Claims (18)

  1. 基板と、
    前記基板の表面と交差する第１方向に並ぶ複数の導電層と、
    前記第１方向に延伸し、前記複数の導電層と対向する第１半導体柱と、
    前記複数の導電層及び前記第１半導体柱の間に設けられた電荷蓄積層と、
    前記第１半導体柱の前記第１方向の一端部に接続された第１配線と、
    前記第１半導体柱の前記第１方向の他端部に接続された第２配線と、
    前記複数の導電層、前記第１配線及び前記第２配線に電気的に接続された制御回路と
    を備え、
    前記制御回路は、消去動作を実行可能に構成され、
    前記第１配線及び前記第２配線の少なくとも一方に供給される電圧を第１電圧とし、
    前記複数の導電層のうちの一つである第１導電層に供給される電圧を第２電圧とすると、
    前記消去動作は、
    前記第１電圧を第１基準電圧から第１消去電圧まで上昇させ、前記第２電圧を第２基準電圧から第２消去電圧まで上昇させる第１消去電圧供給動作と、
    前記第１消去電圧供給動作の実行後、前記第１電圧を前記第１消去電圧に維持し、前記第２電圧を前記第２消去電圧から前記第２基準電圧又は前記第２基準電圧よりも大きい第１レベル電圧まで低下させる第２消去電圧供給動作と
    を含む
    半導体記憶装置。
  2. 前記第１基準電圧と前記第２基準電圧との差を、第１の電圧差とし、
    前記第１消去電圧と前記第２消去電圧との差を、第２の電圧差とし、
    前記第１基準電圧と前記第１消去電圧との差を、第３の電圧差とし、
    前記第２基準電圧と前記第２消去電圧との差を、第４の電圧差とすると、
    前記第３の電圧差及び前記第４の電圧差は、前記第１の電圧差及び前記第２の電圧差よりも大きい
    請求項１記載の半導体記憶装置。
  3. 前記第２電圧を前記第２消去電圧から前記第２基準電圧又は前記第１レベル電圧まで低下させる時間は、前記第２電圧を前記第２基準電圧から前記第２消去電圧まで上昇させる時間よりも長い
    請求項１記載の半導体記憶装置。
  4. 前記複数の導電層のうちの一つである第２導電層に供給される電圧を第３電圧とすると、
    前記制御回路は、
    前記第１消去電圧供給動作において、前記第３電圧を前記第２基準電圧から前記第２消去電圧まで上昇させ、
    前記第２消去電圧供給動作において、前記第３電圧を前記第２消去電圧から前記第２基準電圧まで低下させ、
    前記第２電圧を前記第２消去電圧から前記第２基準電圧まで低下させる時間は、前記第３電圧を前記第２消去電圧から前記第２基準電圧まで低下させる時間よりも短い
    請求項１記載の半導体記憶装置。
  5. 前記第１半導体柱の、前記第１方向と交差する径方向の幅は、前記第１方向の位置に応じて異なり、
    前記第１半導体柱の前記第１導電層に対向する部分の径方向の幅を第１の幅とし、前記第１半導体柱の前記第２導電層に対向する部分の径方向の幅を第２の幅とすると、前記第１の幅は前記第２の幅よりも大きい
    請求項４記載の半導体記憶装置。
  6. 前記第２消去電圧供給動作において、前記第２消去電圧から前記第２基準電圧又は前記第１レベル電圧までの、単位時間当たりの前記第２電圧の低下量が一定又は略一定である
    請求項１記載の半導体記憶装置。
  7. 前記第２消去電圧は、前記第１消去電圧と同じであり、
    前記複数の導電層のうちの一つである第２導電層に供給される電圧を第３電圧とすると、
    前記制御回路は、
    前記第１消去電圧供給動作において、前記第３電圧を前記第２基準電圧から前記第２消去電圧よりも小さい第３消去電圧まで上昇させ、
    前記第２消去電圧供給動作において、前記第３電圧を前記第３消去電圧から前記第２基準電圧又は前記第２基準電圧よりも大きい第２レベル電圧まで低下させる
    請求項１記載の半導体記憶装置。
  8. 前記第２消去電圧は、前記第１消去電圧と同じであり、
    前記第１半導体柱の、前記第１方向と交差する径方向の幅は、前記第１方向の位置に応じて異なり、
    前記第１半導体柱の前記第１導電層に対向する部分の径方向の幅を第１の幅とし、前記第１半導体柱の前記第２導電層に対向する部分の径方向の幅を第２の幅とすると、前記第１の幅は前記第２の幅よりも小さい
    請求項７記載の半導体記憶装置。
  9. 前記複数の導電層のうちの一つである第２導電層に供給される電圧を第３電圧とすると、
    前記制御回路は、
    前記第１消去電圧供給動作において、前記第３電圧を前記第２基準電圧から前記第２消去電圧よりも大きい第３消去電圧まで上昇させ、
    前記第２消去電圧供給動作において、前記第３電圧を前記第３消去電圧から前記第２基準電圧又は前記第２基準電圧よりも大きい第３レベル電圧まで低下させる
    請求項１記載の半導体記憶装置。
  10. 前記第１半導体柱の、前記第１方向と交差する径方向の幅は、前記第１方向の位置に応じて異なり、
    前記第１半導体柱の前記第１導電層に対向する部分の径方向の幅を第１の幅とし、前記第１半導体柱の前記第２導電層に対向する部分の径方向の幅を第２の幅とすると、前記第１の幅は前記第２の幅よりも大きい
    請求項９記載の半導体記憶装置。
  11. 前記複数の導電層のうちの一つである第２導電層に供給される電圧を第３電圧とすると、
    前記制御回路は、
    前記第１消去電圧供給動作において、前記第３電圧を前記第２基準電圧から前記第２消去電圧まで上昇させ、
    前記第１消去電圧供給動作において、前記第３電圧の前記第２基準電圧から前記第２消去電圧への上昇を開始させるタイミングは、前記第２電圧の前記第２基準電圧から前記第２消去電圧への上昇を開始させるタイミングよりも早いタイミングである
    請求項１記載の半導体記憶装置。
  12. 前記第１導電層の静電容量を第１の静電容量とし、前記第２導電層の静電容量を第２の静電容量とすると、前記第２の静電容量は前記第１の静電容量よりも大きい
    請求項１１記載の半導体記憶装置。
  13. 前記複数の導電層のうちの一つである第２導電層に供給される電圧を第３電圧とすると、
    前記制御回路は、
    前記第１消去電圧供給動作において、前記第３電圧を前記第２基準電圧から前記第２消去電圧まで上昇させ、
    前記第１消去電圧供給動作において、前記第３電圧の前記第２基準電圧から前記第２消去電圧への上昇を開始させるタイミングは、前記第２電圧の前記第２基準電圧から前記第２消去電圧への上昇を開始させるタイミングよりも遅いタイミングである
    請求項１記載の半導体記憶装置。
  14. 前記第１導電層の静電容量を第１の静電容量とし、前記第２導電層の静電容量を第２の静電容量とすると、前記第２の静電容量は前記第１の静電容量よりも小さい
    請求項１３記載の半導体記憶装置。
  15. 前記第２消去電圧供給動作は、第１期間、及び、前記第１期間よりも後の第２期間を含み、
    前記複数の導電層のうちの一つである第２導電層に供給される電圧を第３電圧とすると、
    前記制御回路は、
    前記第１消去電圧供給動作において、前記第３電圧を前記第２基準電圧から前記第２消去電圧まで上昇させ、
    前記第２消去電圧供給動作において、前記第３電圧を前記第２消去電圧から前記第２基準電圧又は前記第２基準電圧よりも大きい第４レベル電圧まで低下させ、
    前記第２消去電圧供給動作の前記第１期間おいて、前記第２導電層に対する単位時間当たりの前記第３電圧の低下量は、前記第１導電層に対する単位時間当たりの前記第２電圧の低下量よりも大きい
    請求項１記載の半導体記憶装置。
  16. 前記第１半導体柱の、前記第１方向と交差する径方向の幅は、前記第１方向の位置に応じて異なり、
    前記第１導電層に対向する前記第１半導体柱の径方向の幅を第１の幅とし、前記第２導電層に対向する前記第１半導体柱の径方向の幅を第２の幅とすると、前記第１の幅は前記第２の幅よりも小さい
    請求項１５記載の半導体記憶装置。
  17. 前記第２消去電圧供給動作は、第１期間及び第２期間を含み、
    前記複数の導電層のうちの一つである第２導電層に供給される電圧を第３電圧とすると、
    前記制御回路は、
    前記第１消去電圧供給動作において、前記第３電圧を前記第２基準電圧から前記第２消去電圧まで上昇させ、
    前記第２消去電圧供給動作において、前記第３電圧を前記第２消去電圧から前記第２基準電圧又は前記第２基準電圧よりも大きい第５レベル電圧まで低下させ、
    前記第２消去電圧供給動作の前記第１期間おいて、前記第２導電層に対する単位時間当たりの前記第３電圧の低下量は、前記第１導電層に対する単位時間当たりの前記第２電圧の低下量よりも小さい
    請求項１記載の半導体記憶装置。
  18. 前記第１半導体柱の、前記第１方向と交差する径方向の幅は、前記第１方向の位置に応じて異なり、
    前記第１導電層に対向する前記第１半導体柱の径方向の幅を第１の幅とし、前記第２導電層に対向する前記第１半導体柱の径方向の幅を第２の幅とすると、前記第１の幅は前記第２の幅よりも大きい
    請求項１７記載の半導体記憶装置。
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