TWI817353B - 半導體記憶裝置 - Google Patents

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TWI817353B
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鈴木慎二
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日商鎧俠股份有限公司
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Abstract

本發明之半導體記憶裝置具備：基板；複數個閘極電極；半導體層，其與閘極電極對向；電荷蓄積層，其設置於閘極電極與半導體層之間；導電層，其連接於半導體層之一端部；及控制電路，其與閘極電極及導電層電性連接。複數個閘極電極包含：第1閘極電極；第2閘極電極，其較第1閘極電極更遠離導電層；及虛設閘極電極，其設置於第1閘極與第2閘極電極之間。控制電路構成為可執行抹除動作。抹除動作包含：對於導電層之第1抹除電壓供給動作；對於虛設閘極電極之第1編程動作，其係於第1抹除電壓供給動作之後執行；及第2抹除電壓供給動作，其係於第1編程動作之後執行，對導電層供給與第1抹除電壓相同或大於第1抹除電壓之第2抹除電壓。

Description

半導體記憶裝置
本實施方式係關於一種半導體記憶裝置。
已知一種半導體記憶裝置，其具備：基板；複數個閘極電極，其等排列於與基板之表面交叉之第1方向上；及半導體層，其於第1方向上延伸且與複數個閘極電極對向。
本發明之一實施方式提供一種可實現適宜之抹除動作之半導體記憶裝置。
一實施方式之半導體記憶裝置具備：基板；複數個閘極電極，其等排列於與基板之表面交叉之第1方向上；半導體層，其於第1方向上延伸，與複數個閘極電極對向；電荷蓄積層，其設置於複數個閘極電極與半導體層之間；導電層，其連接於半導體層之第1方向之一端部；及控制電路，其與複數個閘極電極及導電層電性連接。複數個閘極電極包含：複數個第1閘極電極；複數個第2閘極電極，其等較複數個第1閘極電極更遠離導電層；及虛設閘極電極，其設置於複數個第1閘極電極與複數個第2閘極電極之間。控制電路構成為可執行抹除動作。抹除動作包含：至少一次第1抹除電壓供給動作，其係對導電層供給第1抹除電壓；第1編程動作，其係於至少一次第1抹除電壓供給動作之後執行，對虛設閘極電極供給編程電壓；至少一次第2抹除電壓供給動作，其係於第1編程動作之後執行，對導電層供給與第1抹除電壓相同或大於第1抹除電壓之第2抹除電壓。
根據上述構成，可提供一種實現適宜之抹除動作之半導體記憶裝置。
其次，參照圖式對實施方式之半導體記憶裝置進行詳細說明。再者，以下實施方式僅為一例，並非意於限定本發明。
又，本說明書中，提及「半導體記憶裝置」時，有時係指記憶體晶粒(記憶體晶片)，有時亦指記憶卡、SSD(Solid State Drive，固態硬碟)等包含控制器晶粒之記憶體系統。進而，有時亦指智慧型手機、平板終端、個人電腦等包含主機之構成。
又，本說明書中，提及第1構成「電性連接」於第2構成時，可為第1構成直接連接於第2構成，亦可為第1構成經由配線、半導體構件或電晶體等連接於第2構成。例如於將3個電晶體串聯連接之情形時，即便第2個電晶體處於斷開(OFF)狀態，第1個電晶體亦「電性連接」於第3個電晶體。
又，本說明書中，提及第1構成「連接於」第2構成與第3構成「之間」時，有時係指第1構成、第2構成及第3構成串聯連接，且第2構成經由第1構成連接於第3構成。
又，本說明書中，提及電路等使2個配線等「導通」時，例如有時係指該電路等包含電晶體等，該電晶體等設置於2個配線之間之電流路徑上，且該電晶體等為接通(ON)狀態。
又，本說明書中，將與基板之上表面平行之特定方向稱為X方向，將與基板之上表面平行且與X方向垂直之方向稱為Y方向，將與基板之上表面垂直之方向稱為Z方向。
又，本說明書中，有時將沿著特定面之方向稱為第1方向，將沿著該特定面與第1方向交叉之方向稱為第2方向，將與該特定面交叉之方向稱為第3方向。上述第1方向、第2方向及第3方向可與X方向、Y方向及Z方向中之任一方向對應，亦可不與X方向、Y方向及Z方向中之任一方向對應。
又，本說明書中，「上」、「下」等表述係以基板為基準。例如，將沿著上述Z方向離開基板之方向稱為上，將沿著Z方向接近基板之方向稱為下。又，關於某構成，提及下表面或下端時，係指該構成之基板側之面或端部，提及上表面或上端時，係指該構成之與基板為相反側之面或端部。又，將與X方向或Y方向交叉之面稱為側面等。
又，本說明書中，關於構成、構件等，提及特定方向之「寬度」、「長度」或「厚度」等時，有時係指藉由SEM(Scanning electron microscopy，掃描電子顯微術)或TEM(Transmission electron microscopy，透射電子顯微術)等觀察到之剖面等之寬度、長度或厚度等。
[第1實施方式][記憶體系統10]圖1係表示第1實施方式之記憶體系統10之構成之模式性方塊圖。
記憶體系統10根據從主機20發送之信號來執行用戶資料之讀出、寫入、抹除等。記憶體系統10例如為記憶卡、SSD或其他可記憶用戶資料之系統。記憶體系統10具備記憶用戶資料之複數個記憶體晶粒MD、及與該等複數個記憶體晶粒MD及主機20連接之控制器晶粒CD。控制器晶粒CD例如具備處理器、RAM(Random Access Memory，隨機存取記憶體)等，執行邏輯位址與物理位址之轉換、位元錯誤檢測/糾正、垃圾回收(壓縮)、損耗均衡等處理。
圖2係表示本實施方式之記憶體系統10之構成例之模式性側視圖。圖3係表示本實施方式之記憶體系統10之構成例之模式性俯視圖。為了方便說明，圖2及圖3中省略一部分構成。
如圖2所示，本實施方式之記憶體系統10具備安裝基板MSB、積層於安裝基板MSB上之複數個記憶體晶粒MD、及積層於記憶體晶粒MD上之控制器晶粒CD。於安裝基板MSB之上表面中之Y方向之端部區域設有焊墊電極P，另一部分區域經由接著劑等接著於記憶體晶粒MD之下表面。於記憶體晶粒MD之上表面中之Y方向之端部區域設有焊墊電極P，其他區域經由接著劑等接著於其他記憶體晶粒MD或控制器晶粒CD之下表面。於控制器晶粒CD之上表面中之Y方向之端部區域設有焊墊電極P。
如圖3所示，安裝基板MSB、複數個記憶體晶粒MD及控制器晶粒CD分別具備排列於X方向之複數個焊墊電極P。設置於安裝基板MSB、複數個記憶體晶粒MD及控制器晶粒CD之複數個焊墊電極P分別經由接合線B而相互連接。
再者，圖2及圖3所示之構成僅為例示，具體構成可適當調整。例如，於圖2及圖3所示之例中，於複數個記憶體晶粒MD上積層有控制器晶粒CD，該等構成由接合線B連接。此種構成中，複數個記憶體晶粒MD及控制器晶粒CD包含於一個封裝體內。然而，控制器晶粒CD亦可包含於與記憶體晶粒MD不同之封裝體中。又，複數個記憶體晶粒MD及控制器晶粒CD可經由貫通電極等而非接合線B彼此連接。
[記憶體晶粒MD之電路構成]圖4係表示第1實施方式之記憶體晶粒MD之構成之模式性方塊圖。圖5係表示記憶體晶粒MD之一部分構成之模式性電路圖。為了方便說明，圖4及圖5中省略一部分構成。
再者，圖4中，圖示了複數個控制端子等。該等複數個控制端子有時表現為與高態(high active)有效信號(正邏輯信號)對應之控制端子，有時表現為與低態有效信號(負邏輯信號)對應之控制端子，有時表現為與高態有效信號及低態有效信號這兩者對應之控制端子。圖4中，與低態有效信號對應之控制端子之符號包含上劃線(上標線)。本說明書中，與低態有效信號對應之控制端子之符號包含斜線(''/'')。再者，圖4之記載為例示，具體態樣可適當調整。例如，亦可使一部分或全部之高態有效信號為低態有效信號，或者使一部分或全部之低態有效信號為高態有效信號。又，下文所述之端子RY/(/BY)係將作為高態有效信號之就緒信號、及作為低態有效信號之忙碌信號輸出之端子。RY與(/BY)之間之斜線(''/'')表示就緒信號與忙碌信號之分隔符。
如圖4所示，記憶體晶粒MD具備：記憶用戶資料之記憶胞陣列MCA0、MCA1、及連接於記憶胞陣列MCA0、MCA1之周邊電路PC。再者，以下說明中，有時將記憶胞陣列MCA0、MCA1稱作記憶胞陣列MCA。
[記憶胞陣列MCA之電路構成]如圖5所示，記憶胞陣列MCA具備複數個記憶體區塊BLK。該等複數個記憶體區塊BLK分別具備複數個串單元SU。該等複數個串單元SU分別具備複數個記憶串MS。該等複數個記憶串MS之一端分別經由位元線BL連接於周邊電路PC。又，該等複數個記憶串MS之另一端分別經由共通之源極線SL連接於周邊電路PC。
記憶串MS具備串聯連接於位元線BL與源極線SL之間之汲極側選擇電晶體STD、複數個記憶胞MC(記憶胞電晶體)、及源極側選擇電晶體STS。以下，有時將汲極側選擇電晶體STD及源極側選擇電晶體STS簡稱為選擇電晶體(STD、STS)。
記憶胞MC係場效型電晶體，具備半導體層、閘極絕緣膜及閘極電極。半導體層作為通道區域發揮功能。閘極絕緣膜包含電荷蓄積膜。記憶胞MC之閾值電壓根據電荷蓄積膜中之電荷量而發生變化。記憶胞MC通常記憶一位元或複數個位元之用戶資料。再者，與1個記憶串MS對應之複數個記憶胞MC之閘極電極分別連接有字元線WL。該等字元線WL分別共通連接於1個記憶體區塊BLK中之所有記憶串MS。
選擇電晶體(STD、STS)係場效型電晶體，具備半導體層、閘極絕緣膜及閘極電極。半導體層作為通道區域發揮功能。選擇電晶體(STD、STS)之閘極電極分別連接有汲極側選擇閘極線SGD、及源極側選擇閘極線SGS。汲極側選擇閘極線SGD對應於串單元SU而設置，共通連接於1個串單元SU中之所有記憶串MS。源極側選擇閘極線SGS共通連接於記憶體區塊BLK中之所有記憶串MS。以下，有時將汲極側選擇閘極線SGD及源極側選擇閘極線SGS簡稱為選擇閘極線(SGD、SGS)。
[周邊電路PC之電路構成]例如如圖4所示，周邊電路PC具備分別連接於記憶胞陣列MCA0、MCA1之列解碼器RD0、RD1、及感測放大器SA0、SA1。又，周邊電路PC具備電壓產生電路VG、及定序器SQC。又，周邊電路PC具備輸入輸出控制電路I/O、邏輯電路CTR、位址暫存器ADR、指令暫存器CMR及狀態暫存器STR。再者，以下說明中，有時將列解碼器RD0、RD1稱為列解碼器RD，將感測放大器SA0、SA1稱為感測放大器SA。
[列解碼器RD之構成]例如如圖5所示，列解碼器RD(圖4)具備將位址資料Add(圖4)解碼之位址解碼器22。又，列解碼器RD(圖4)具備根據位址解碼器22之輸出信號對記憶胞陣列MCA傳輸動作電壓之區塊選擇電路23及電壓選擇電路24。
位址解碼器22連接於複數個區塊選擇線BLKSEL、及複數個電壓選擇線33。位址解碼器22例如按照來自定序器SQC之控制信號，依次參照位址暫存器ADR(圖4)之列位址RA。
區塊選擇電路23具備與記憶體區塊BLK對應之複數個區塊選擇電路34。
區塊選擇電路34分別具備與字元線WL及選擇閘極線(SGD、SGS)對應之複數個區塊選擇電晶體35。
區塊選擇電晶體35例如為場效型耐壓電晶體。區塊選擇電晶體35之汲極電極分別電性連接於對應之字元線WL或選擇閘極線(SGD、SGS)。區塊選擇電晶體35之源極電極分別經由配線CG及電壓選擇電路24電性連接於電壓供給線31。區塊選擇電晶體35之閘極電極共通連接於對應之區塊選擇線BLKSEL。
電壓選擇電路24具備與字元線WL及選擇閘極線(SGD、SGS)對應之複數個電壓選擇部36。該等複數個電壓選擇部36分別具備複數個電壓選擇電晶體37。電壓選擇電晶體37例如為場效型耐壓電晶體。電壓選擇電晶體37之汲極端子分別經由配線CG及區塊選擇電路23，電性連接於對應之字元線WL或選擇閘極線(SGD、SGS)。源極端子分別電性連接於對應之電壓供給線31。閘極電極分別連接於對應之電壓選擇線33。
[感測放大器SA之構成]感測放大器SA0、SA1(圖4)分別具備感測放大器模組SAM0、SAM1、及快取記憶體CM0、CM1(資料暫存器)。快取記憶體CM0、CM1分別具備鎖存電路XDL0、XDL1。
再者，以下說明中，有時將感測放大器模組SAM0、SAM1稱為感測放大器模組SAM，將快取記憶體CM0、CM1稱為快取記憶體CM，將鎖存電路XDL0、XDL1稱為鎖存電路XDL。
複數個鎖存電路XDL分別連接於感測放大器模組SAM內之鎖存電路。鎖存電路XDL中例如儲存有寫入至記憶胞MC之用戶資料或從記憶胞MC讀出之用戶資料。
快取記憶體CM例如連接有行解碼器。行解碼器將位址暫存器ADR(圖4)中儲存之行位址CA進行解碼，並選擇與行位址CA對應之鎖存電路XDL。
再者，該等複數個鎖存電路XDL中包含之用戶資料Dat於寫入動作時，被依次傳輸至感測放大器模組SAM內之鎖存電路。又，感測放大器模組SAM內之鎖存電路中包含之用戶資料Dat於讀出動作時，被依次傳輸至鎖存電路XDL。又，鎖存電路XDL中包含之用戶資料Dat於資料輸出動作時，被依次傳輸至輸入輸出控制電路I/O。
[電壓產生電路VG之構成]例如如圖5所示，電壓產生電路VG(圖4)連接於複數個電壓供給線31。電壓產生電路VG例如包含調節器等降壓電路及電荷泵電路32等升壓電路。該等降壓電路及升壓電路分別連接於供給電源電壓V CC及接地電壓V SS(圖4)之電壓供給線。該等電壓供給線例如連接於參照圖2、圖3所說明之焊墊電極P。電壓產生電路VG例如按照來自定序器SQC之控制信號，產生於針對記憶胞陣列MCA之讀出動作、寫入動作及抹除動作時施加至位元線BL、源極線SL、字元線WL及選擇閘極線(SGD、SGS)之複數種動作電壓，並同時輸出至複數個電壓供給線31。從電壓供給線31輸出之動作電壓可按照來自定序器SQC之控制信號進行適當調整。
[定序器SQC之構成]定序器SQC(圖4)根據指令暫存器CMR中儲存之指令資料Cmd，對列解碼器RD0、RD1、感測放大器模組SAM0、SAM1、及電壓產生電路VG輸出內部控制號。又，定序器SQC將表示記憶體晶粒MD之狀態之狀態資料Stt適當輸出至狀態暫存器STR。
又，定序器SQC產生就緒/忙碌信號，並輸出至端子RY/(/BY)。於端子RY/(/BY)處於''L''狀態期間(忙碌期間)，基本上禁止對記憶體晶粒MD之存取。又，於端子RY/(/BY)處於''H''狀態期間(就緒期間)，允許對記憶體晶粒MD之存取。再者，端子RY/(/BY)例如係藉由參照圖2、圖3加以說明之焊墊電極P而實現。
[位址暫存器ADR之構成]如圖4所示，位址暫存器ADR連接於輸入輸出控制電路I/O，並儲存從輸入輸出控制電路I/O輸入之位址資料Add。位址暫存器ADR例如具備複數個8位元暫存器行。暫存器行例如保持執行讀出動作、寫入動作或抹除動作等內部動作時，與執行中之內部動作對應之位址資料Add。
再者，位址資料Add例如包含行位址CA(圖4)及列位址RA(圖4)。列位址RA例如包含：特定出記憶體區塊BLK(圖5)之區塊位址、特定出串單元SU及字元線WL之頁位址、特定出記憶胞陣列MCA(記憶平面)之記憶平面位址、及特定出記憶體晶粒MD之晶片位址。
[指令暫存器CMR之構成]指令暫存器CMR連接於輸入輸出控制電路I/O，儲存從輸入輸出控制電路I/O輸入之指令資料Cmd。指令暫存器CMR例如具備至少一組8位元暫存器行。指令暫存器CMR儲存指令資料Cmd後，對定序器SQC發送控制信號。
[狀態暫存器STR之構成]狀態暫存器STR連接於輸入輸出控制電路I/O，儲存輸出至輸入輸出控制電路I/O之狀態資料Stt。狀態暫存器STR例如具備複數個8位元暫存器行。暫存器行例如保持執行讀出動作、寫入動作或抹除動作等內部動作時，與執行中之內部動作相關之狀態資料Stt。又，暫存器行例如保持記憶胞陣列MCA0、MCA1之就緒/忙碌信息。
[輸入輸出控制電路I/O之構成]輸入輸出控制電路I/O(圖4)具備資料信號輸入輸出端子DQ0～DQ7、資料選通信號輸入輸出端子DQS、/DQS、移位暫存器及緩衝電路。
資料信號輸入輸出端子DQ0～DQ7、及資料選通信號輸入輸出端子DQS、/DQS各自例如藉由參照圖2、圖3加以說明之焊墊電極P而實現。經由資料信號輸入輸出端子DQ0～DQ7輸入之資料根據來自邏輯電路CTR之內部控制信號，從緩衝電路被輸入至快取記憶體CM、位址暫存器ADR或指令暫存器CMR。又，經由資料信號輸入輸出端子DQ0～DQ7輸出之資料根據來自邏輯電路CTR之內部控制信號，從快取記憶體CM或狀態暫存器STR被輸入至緩衝電路。
經由資料選通信號輸入輸出端子DQS、/DQS輸入之信號(例如，資料選通信號及其互補信號)係於經由資料信號輸入輸出端子DQ0～DQ7輸入資料時使用。經由資料信號輸入輸出端子DQ0～DQ7輸入之資料於資料選通信號輸入輸出端子DQS之電壓處於上升邊緣(輸入信號切換)及資料選通信號輸入輸出端子/DQS之電壓處於下降邊緣(輸入信號切換)之時點、以及資料選通信號輸入輸出端子DQS之電壓處於下降邊緣(輸入信號切換)及資料選通信號輸入輸出端子/DQS之電壓處於上升邊緣(輸入信號切換)之時點，被擷取至輸入輸出控制電路I/O內之移位暫存器內。
[邏輯電路CTR之構成]邏輯電路CTR(圖4)具備複數個外部控制端子/CE、CLE、ALE、/WE、/RE、RE、及連接於該等複數個外部控制端子/CE、CLE、ALE、/WE、/RE、RE之邏輯電路。邏輯電路CTR經由外部控制端子/CE、CLE、ALE、/WE、/RE、RE從控制器晶粒CD接收外部控制信號，並據此向輸入輸出控制電路I/O輸出內部控制信號。
再者，外部控制端子/CE、CLE、ALE、/WE、/RE、RE各自例如藉由參照圖2、圖3所說明之焊墊電極P實現。
[記憶體晶粒MD之構造]圖6係表示記憶體晶粒MD之一部分構成之模式性立體圖。圖7係表示記憶體晶粒MD之一部分構成之模式性俯視圖。圖8係表示沿著B-B'線切斷圖7所示之構造，並沿著箭頭方向觀察到之模式性剖視圖。圖9係將圖8所示之區域D放大表示之模式性剖視圖。為了方便說明，圖6～圖9中省略一部分構成。
例如如圖6所示，本實施方式之半導體記憶裝置具備：電晶體層L TR，其設置於半導體基板100上；及記憶胞陣列層L MCA，其設置於電晶體層L TR之上方。
[電晶體層L TR之構造]例如如圖6所示，於半導體基板100之上表面，隔著未圖示之絕緣層，設置有配線層GC。配線層GC包含與半導體基板100之表面對向之複數個電極gc。又，半導體基板100之各區域及配線層GC中包含之複數個電極gc分別連接於接點CS。
複數個電極gc分別與半導體基板100之表面對向，作為構成周邊電路PC之複數個電晶體Tr之閘極電極、及複數個電容器之電極等發揮功能。
複數個接點CS沿Z方向延伸，於下端連接於半導體基板100或電極gc之上表面。於接點CS與半導體基板100之連接部分，設置有包含N型雜質或P型雜質之雜質區域。接點CS亦可包含例如具備氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜。
配線層D0、D1、D2分別包含複數個配線，該等複數個配線電性連接於記憶胞陣列MCA中之構成及周邊電路PC中之構成之至少一個。該等複數個配線例如亦可包含具備氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜。
[記憶胞陣列層L MCA之構造]如圖6所示，記憶胞陣列層L MCA具備記憶體區塊BLK。記憶體區塊BLK具備記憶胞陣列層L MCA1、及設置於記憶胞陣列層L MCA1上方之記憶胞陣列層L MCA2。如圖8所示，記憶胞陣列層L MCA1及記憶胞陣列層L MCA2具備排列於Z方向之複數個導電層110、於Z方向上延伸之複數個半導體層120、以及分別設置於複數個導電層110與複數個半導體層120之間之複數個閘極絕緣膜130。
導電層110係於X方向上延伸之大致板狀之導電層。如圖9所示，導電層110亦可包含具備氮化鈦(TiN)等障壁導電膜116及鎢(W)等金屬膜115之積層膜。再者，亦可於覆蓋障壁導電膜116外周之位置上，設置有氧化鋁(AlO)等絕緣性金屬氧化膜134。又，導電層110亦可包含例如含有磷(P)或硼(B)等雜質之多晶矽等。於複數個導電層110之X方向之端部，分別設置有接點CC(圖6)。排列於Z方向之複數個導電層110之間設置有氧化矽(SiO 2)等絕緣層101(圖8)。
於複數個導電層110下方，如圖8所示，隔著絕緣層101設置有半導體層111、半導體層113及半導體層112。於半導體層111及半導體層112、與半導體層120之間，設置閘極絕緣膜130之一部分。半導體層113連接於半導體層120之下端部。
半導體層113之上表面連接於半導體層111，下表面連接於半導體層112。於半導體層112之下表面，亦可設置有導電層114。半導體層111、半導體層113、半導體層112及導電層114作為源極線SL(圖5)發揮功能。半導體層111、半導體層113及半導體層112包含例如含有磷(P)或硼(B)等雜質之多晶矽等。導電層114亦可包含例如鎢(W)等金屬、鎢矽化物等導電層、或其他導電層。
設置於記憶胞陣列層L MCA1(圖8)之複數個導電層110中，位於最下層之導電層110作為源極側選擇閘極線SGS(圖5)及連接於該源極側選擇閘極線SGS之複數個源極側選擇電晶體STS(圖5)之閘極電極發揮功能。該導電層110於每個記憶體區塊BLK中電性獨立。
又，設置於記憶胞陣列層L MCA1(圖8)之複數個導電層110中，位於較作為源極側選擇閘極線SGS等發揮功能之導電層110靠上方之複數個導電層110中之一部分作為字元線WL及連接於該字元線之複數個記憶胞MC之閘極電極發揮功能。該等導電層110與半導體層120之間，設置有參照圖5說明之記憶胞MC。該等複數個導電層110分別於每個記憶體區塊BLK中電性獨立。
以下，將設置於記憶胞陣列層L MCA1(圖8)之複數個導電層110中，作為字元線WL等發揮功能之一部分(下文所述之作為「通常之字元線WL」及「通常之記憶胞MC」之閘極電極發揮功能之部分)稱為第1閘極電極110_1。又，將設置於記憶胞陣列層L MCA1(圖8)之複數個導電層110中，作為字元線WL等發揮功能之導電層110之一部分(下文所述作為「虛設字元線WLD」及「虛設記憶胞DMC」之閘極電極發揮功能之部分)稱為虛設導電層110DM。
又，設置於記憶胞陣列層L MCA2(圖8)之複數個導電層110中之一部分作為字元線WL及連接於該字元線WL之複數個記憶胞MC之閘極電極發揮功能。於該等導電層110與半導體層120之間，設置有參照圖5說明之記憶胞MC。該等複數個導電層110分別於每個記憶體區塊BLK中電獨立。
又，設置於記憶胞陣列層L MCA2(圖8)之複數個導電層110中，位於較作為字元線WL等發揮功能之一部分導電層110靠上方之一個或複數個導電層110作為汲極側選擇閘極線SGD及連接於該汲極側選擇閘極線SGD之複數個汲極側選擇電晶體STD之閘極電極發揮功能。該等複數個導電層110與其他導電層110相比，Y方向之寬度較小。又，於Y方向上相鄰之2個導電層110之間，設置有串單元間絕緣層SHE。該等複數個導電層110於每個串單元SU中分別電性獨立。
以下，將設置於記憶胞陣列層L MCA2(圖8)之複數個導電層110中，作為字元線WL等發揮功能之導電層110之一部分(下文所述之作為「通常之字元線WL」及「通常之記憶胞MC」之閘極電極發揮功能之導電層110稱作第2閘極電極110_2。又，將設置於記憶胞陣列層LMCA2(圖8)之複數個導電層110中，作為字元線WL等發揮功能之導電層110之一部分(下文所述之作為「虛設字元線WLD」及「虛設記憶胞DMC」之閘極電極發揮功能之部分)稱作虛設導電層110DM。
半導體層120例如如圖7所示，於X方向及Y方向上以特定之圖案排列。半導體層120作為1個記憶串MS(圖5)中包含之複數個記憶胞MC及選擇電晶體(STD、STS)之通道區域發揮功能。半導體層120例如為多晶矽(Si)等半導體層。半導體層120例如如圖6所示，具有大致有底圓筒狀之形狀，中心部分設置有氧化矽等絕緣層125。
如圖8所示，半導體層120具備記憶胞陣列層L MCA1中包含之半導體區域120 L、及記憶胞陣列層L MCA2中包含之半導體區域120 U。又，半導體層120具備：半導體區域120 J，其連接於半導體區域120 L之上端及半導體區域120 U之下端；雜質區域122，其連接於半導體區域120 L之下端；及雜質區域121，其連接於半導體區域120 U之上端。
半導體區域120 L係於Z方向上延伸之大致圓筒狀之區域。半導體區域120 L之外周面分別由記憶胞陣列層L MCA1中包含之複數個導電層110包圍，與該等複數個導電層110對向。
半導體區域120 U係於Z方向上延伸之大致圓筒狀之區域。半導體區域120 U之外周面分別由記憶胞陣列層L MCA2中包含之複數個導電層110包圍，與該等複數個導電層110對向。
半導體區域120 J設置於較記憶胞陣列層L MCA1中包含之複數個導電層110靠上方之位置，且設置於較記憶胞陣列層L MCA2中包含之複數個導電層110靠下方之位置。
雜質區域122連接於半導體層113。雜質區域122例如包含磷(P)等N型雜質或硼(B)等P型雜質。半導體層120中之位於雜質區域122之正上方之部分作為源極側選擇電晶體STS之通道區域發揮功能。
雜質區域121例如包含磷(P)等N型雜質。雜質區域121經由接點Ch及接點Vy(圖6)連接於位元線BL。
閘極絕緣膜130具有覆蓋半導體層120之外周面之大致圓筒狀之形狀。例如如圖9所示，閘極絕緣膜130具備積層於半導體層120與導電層110之間之隧道絕緣膜131、電荷蓄積膜132及區塊絕緣膜133。隧道絕緣膜131及區塊絕緣膜133例如為氧化矽(SiO 2)等絕緣膜。電荷蓄積膜132例如為氮化矽(Si 3N 4)等，且為可蓄積電荷之膜。隧道絕緣膜131、電荷蓄積膜132及區塊絕緣膜133具有大致圓筒狀之形狀，沿著半導體層120之外周面於Z方向上延伸。
再者，閘極絕緣膜130例如亦可具備含有N型或P型雜質之多晶矽等浮動閘極。
又，於圖7之例中，記憶體區塊BLK具備5個串單元SUa～SUe，從Y方向之一側(圖7中為Y方向正側)設置至Y方向之另一側(圖7中為Y方向負側)。該等複數個串單元SUa～SUe分別對應於參照圖5所說明之串單元SU。於Y方向上相鄰之2個串單元SU之間，設置有氧化矽(SiO 2)等串單元間絕緣層SHE。於Y方向上相鄰之2個記憶體區塊BLK之間設置有區塊間構造ST。
如圖6所示，區塊間構造ST於Z方向及X方向上延伸。又，如圖8所示，區塊間構造ST係將複數個絕緣層101、複數個導電層110、半導體層111及半導體層113於Y方向上分斷，並到達半導體層112之構造體。區塊間構造ST例如為氧化矽(SiO 2)等絕緣層。再者，區塊間構造ST可於Y方向之中央，包含於X方向及Z方向上延伸之鎢等導電層，又，該導電層之下端亦可連接於半導體層112。
[虛設導電層110DM]虛設導電層110DM亦可於第1閘極電極110_1與源極側選擇閘極線SGS之間設置一個或複數個。又，虛設導電層110DM亦可於第2閘極電極110_2與汲極側選擇閘極線SGD之間設置一個或複數個。
又，設置於記憶胞陣列層L MCA1之複數個導電層110中，最靠近半導體區域120 J之一個或複數個導電層110亦可設置作為虛設導電層110DM。
又，設置於記憶胞陣列層L MCA2之複數個導電層110中，最靠近半導體區域120 J之一個或複數個導電層110亦可設置作為虛設導電層110DM。
即，虛設導電層110DM亦可設置於第1閘極電極110_1與第2閘極電極110_2之間。
虛設導電層110DM作為虛設字元線WLD(圖14)及連接於該虛設字元線WLD之複數個虛設記憶胞DMC(圖14)之閘極電極發揮功能。虛設字元線WLD被設置為複數個字元線WL中之一部分。以下，有時將複數個字元線WL中之除虛設字元線WLD及下文所述之字元線WL ND以外之複數個字元線WL稱為「通常之字元線WL」。虛設字元線WLD基本上具備與通常之字元線WL相同之構成。但是，於讀出動作、寫入動作及抹除動作中，供給至虛設字元線WLD之電壓有時與供給至通常之字元線WL之電壓不同。
虛設記憶胞DMC設置於虛設字元線WLD與半導體層120之間。虛設記憶胞DMC被設置作為複數個記憶胞MC中之一部分。以下，有時將複數個記憶胞MC中除虛設記憶胞DMC及下文所述之記憶胞MC ND以外之複數個記憶胞MC稱為「通常之記憶胞MC」。虛設記憶胞DMC基本上具備與通常之記憶胞MC相同之構成。但是，虛設記憶胞DMC不執行用戶資料之記錄。如下所述，虛設記憶胞DMC之閾值電壓於讀出動作、寫入動作及抹除動作時有時會被調整為必要且特定之大小。
[半導體區域120 L、120 U、120 J之徑向寬度]其次，對半導體區域120 L、120 U、120 J之徑向寬度進行說明。以下，本說明書中，將與半導體區域120 L、120 U之延伸方向即Z方向交叉之X方向或Y方向之半導體層之寬度稱為徑向寬度。再者，為了方便說明，於圖8等中，將Y方向之寬度圖示成徑向寬度。
半導體區域120 L之下端部(例如，位於較記憶胞陣列層L MCA1中包含之複數個導電層110靠下方之部分)之徑向寬度W 120LL較半導體區域120 L之上端部(例如，位於較記憶胞陣列層L MCA1中包含之複數個導電層110靠上方之部分)之徑向寬度W 120LU小。即，越靠下方，則半導體區域120 L之徑向寬度越小。
半導體區域120 U之下端部(例如，位於較記憶胞陣列層L MCA2中包含之複數個導電層110靠下方之部分)之徑向寬度W 120UL較半導體區域120 U之上端部(例如，位於較記憶胞陣列層L MCA2中包含之複數個導電層110靠上方之部分)之徑向寬度W 120UU小。即，越靠下方，則半導體區域120 U之徑向寬度越小，於半導體區域120 J之正上方附近最小。
半導體區域120 J之徑向寬度W 120J較半導體區域120 L之徑向寬度W 120LU、及半導體區域120 U之徑向寬度W 120UL大。
[記錄1位元資料之記憶胞MC之閾值電壓]其次，參照圖10，對記錄1位元資料之記憶胞MC之閾值電壓進行說明。
圖10係用以說明記錄有1位元資料之記憶胞MC之閾值電壓之模式性柱狀圖。橫軸表示字元線WL之電壓，縱軸表示記憶胞MC之數量。
圖10之例中，記憶胞MC之閾值電壓被控制為2種狀態。例如，被控制為下位狀態之記憶胞MC之閾值電壓較抹除驗證電壓V VFYEr小。又，被控制為上位狀態之記憶胞MC之閾值電壓較驗證電壓V VFYS大，且較讀出路徑電壓V READ小。
又，圖10之例中，下位狀態所對應之閾值分佈與上位狀態所對應之閾值分佈之間設定有讀出電壓V CGR。
例如，下位狀態對應於較低之閾值電壓。下位狀態之記憶胞MC例如為抹除狀態之記憶胞MC。下位狀態之記憶胞MC例如被分配資料''1''。
又，上位狀態對應於較高之閾值電壓。上位狀態之記憶胞MC例如為寫入狀態之記憶胞MC。上位狀態之記憶胞MC例如被分配資料''0''。
[記錄複數個位元之記憶胞MC之閾值電壓]其次，參照圖11，對記錄複數個位元資料之記憶胞MC之閾值電壓進行說明。圖11中，示出記錄3位元資料之記憶胞MC之閾值電壓作為示例。
圖11(a)係用以說明記錄3位元資料之記憶胞MC之閾值電壓之模式性柱狀圖。橫軸表示字元線WL之電壓，縱軸表示記憶胞MC之數量。圖11(b)係表示記錄3位元資料之記憶胞MC之閾值電壓與所記錄之資料之關係之一例的表。圖11(c)係表示記錄3位元資料之記憶胞MC之閾值電壓與所記錄之資料之關係之另一例的表。
圖11(a)之例中，記憶胞MC之閾值電壓被控制為8種狀態。被控制為Er狀態之記憶胞MC之閾值電壓較抹除驗證電壓V VFYEr小。又，例如，被控制為A狀態之記憶胞MC之閾值電壓較驗證電壓V VFYA大，且較驗證電壓V VFYB小。又，例如，被控制為B狀態之記憶胞MC之閾值電壓較驗證電壓V VFYB大，且較驗證電壓V VFYC小。以下同樣，被控制為C狀態～F狀態之記憶胞MC之閾值電壓分別較驗證電壓V VFYC～驗證電壓V VFYF大，且較驗證電壓V VFYD～驗證電壓V VFYG小。又，例如，被控制為G狀態之記憶胞MC之閾值電壓較驗證電壓V VFYG大，且較讀出路徑電壓V READ小。
又，圖11(a)之例中，Er狀態所對應之閾值分佈與A狀態所對應之閾值分佈之間，設定有讀出電壓V CGAR。又，A狀態所對應之閾值分佈與B狀態所對應之閾值分佈之間，設定有讀出電壓V CGBR。以下同樣，B狀態所對應之閾值分佈與C狀態所對應之閾值分佈之間～F狀態所對應之閾值分佈與G狀態所對應之閾值分佈之間分別設定有讀出電壓V CGBR～讀出電壓V CGGR。
例如，Er狀態對應於最低之閾值電壓。Er狀態之記憶胞MC例如為抹除狀態之記憶胞MC。Er狀態之記憶胞MC例如被分配資料''111''。
又，A狀態對應於較上述Er狀態所對應之閾值電壓高之閾值電壓。A狀態之記憶胞MC例如被分配資料''101''。
又，B狀態對應於較上述A狀態所對應之閾值電壓高之閾值電壓。B狀態之記憶胞MC例如被分配資料''001''。
以下同樣，圖中之C狀態～G狀態對應於較B狀態～F狀態所對應之閾值電壓高之閾值電壓。該等狀態之記憶胞MC例如被分配資料''011''、''010''、''110''、''100''、''000''。
再者，於如圖11(b)中所例示般之分配之情形時，下位位元之資料可藉由1個讀出電壓V CGDR來判別，中位位元之資料可藉由3個讀出電壓V CGAR、V CGCR、V CGFR來判別，上位位元之資料可藉由3個讀出電壓V CGBR、V CGER、V CGGR來判別。有時將此種資料之分配稱為1-3-3編碼。
再者，記憶胞MC中記錄之資料之位元數、狀態數、對各狀態之資料分配等可適當變更。
例如，於如圖11(c)所例示般之分配之情形時，下位位元之資料可藉由1個讀出電壓V CGDR來判別，中位位元之資料可藉由2個讀出電壓V CGBR、V CGFR來判別，上位位元之資料可藉由4個讀出電壓V CGAR、V CGCR、V CGER、V CGGR來判別。有時將此種資料之分配稱為1-2-4編碼。
[抹除動作]其次，對本實施方式之半導體記憶裝置之抹除動作進行說明。圖12係用以說明抹除動作之流程圖。圖13係用以說明抹除動作之時序圖。圖14係用以說明抹除動作所包含之抹除動作(1)及抹除動作(2)之模式性剖視圖。圖15係用以說明抹除動作所包含之抹除驗證動作之模式性剖視圖。圖16係用以說明抹除動作所包含之WLD編程動作之模式性剖視圖。圖17係用以說明抹除動作所包含之抹除動作(3)之模式性剖視圖。
再者，以下說明中，如圖14～圖17所示，將設置於虛設字元線WLD與通常之字元線WL之間之字元線WL稱為字元線WL ND，將連接於字元線WL ND之記憶胞MC稱為記憶胞MC ND。字元線WL ND基本上具備與通常之字元線WL相同之構成。但是，關於讀出動作、寫入動作及抹除動作，供給至字元線WL ND之電壓有時與供給至通常之字元線WL之電壓不同。字元線WL ND係藉由例如各虛設導電層110DM之上一個導電層110、及虛設導電層110DM之下一個導電層110等實現。記憶胞MC ND具備與通常之記憶胞MC相同之構成。又，以與通常之記憶胞MC相同之方式，對記憶胞MC ND執行用戶資料之記錄。
再者，以下說明中，說明對作為動作對象之記憶體區塊BLK執行抹除動作之例。
[抹除動作之步驟]首先，使用圖12對本實施方式之抹除動作之各步驟進行說明。
步驟S101中，將循環次數n E設定為1。
步驟S102中，判定循環次數n E是否為特定次數''3''。於循環次數n E並非特定次數''3''之情形時，進入步驟S103。於循環次數n E為特定次數''3''情形時，進入步驟S109後，進入步驟S103。
步驟S103中，執行與循環次數n E相應之抹除動作(n E)。關於抹除動作(n E)將於下文進行敍述。
步驟S104中，判定循環次數n E是否為特定次數''1''。於循環次數n E為特定次數''1''之情形時，進入步驟S105。於循環次數n E並非特定次數''1''之情形時，進入步驟S106。
步驟S105中，對循環次數n E加上1，進入步驟S102。
步驟S106中，執行抹除驗證動作。關於抹除驗證動作將於下文進行敍述。抹除驗證動作之後，周邊電路PC(圖1)中之未圖示之計數電路等對閾值電壓達到目標值之通常之記憶胞MC及記憶胞MC ND之數量、或閾值電壓未達到目標值之通常之記憶胞MC及記憶胞MC ND之數量進行計數。
步驟S107中，判定抹除驗證動作之結果。例如，參照上述計數電路等，於閾值電壓未達到目標值之通常之記憶胞MC及記憶胞MC ND之數量為一定數量以上之情形等時，判定驗證未通過(FAIL)，進入步驟S108。另一方面，於閾值電壓未達到目標值之通常之記憶胞MC及記憶胞MC ND之數量為一定數量以下之情形等時，判定驗證通過(PASS)，進入步驟S110。
步驟S108中，判定循環次數n E是否達到特定次數N E。於未達到特定次數N E之情形時，進入步驟S105。於達到特定次數N E之情形時，進入步驟S111。
步驟S109中，執行WLD編程動作。WLD編程動作將於下文進行敍述。
步驟S110中，於狀態暫存器STR(圖4)中儲存旨在表達抹除動作已正常結束之狀態資料Stt，結束抹除動作。
步驟S111中，於狀態暫存器STR(圖4)中儲存旨在表達抹除動作未正常結束之狀態資料Stt，結束抹除動作。
[抹除動作循環]其次，對抹除動作之各循環進行說明。再者，抹除動作循環開始前之時點t101(圖13)，端子RY/(/BY)從''H''狀態成為''L''狀態，對記憶體晶粒MD之存取被禁止。又，於抹除動作循環開始時，於步驟S101(圖12)中，循環次數n E被設定為1。
[抹除動作：循環''1'']對循環次數n E為''1''之情形進行說明。抹除動作之循環''1''於圖13中，從時點t102執行至時點t104。
於循環次數n E為''1''之情形時，於步驟S102(圖12)中，進入步驟S103。
步驟S103(圖12)中，執行循環''1''中之抹除動作(1)。抹除動作(1)例如從圖13之時點t102執行至時點t103。
於抹除動作(1)中，例如如圖14所示，對汲極側選擇閘極線SGD供給電壓V SG'，對源極側選擇閘極線SGS供給電壓V SG''。電壓V SG'具有汲極側選擇電晶體STD成為斷開狀態之大小。例如於半導體層113(圖8)含有硼(B)等P型雜質之情形時，電壓V SG''於使源極側選擇電晶體STS作為PMOS(P-Channel Metal Oxide Semiconductor，P型金氧半導體)電晶體動作之情形時，具有源極側選擇電晶體STS成為接通狀態之大小。例如於半導體層113(圖8)含有磷(P)等N型雜質之情形時，電壓V SG''具有於源極側選擇電晶體STS中產生GIDL(Gate Induced Drain Leakage，閘極引發汲極漏電流)之大小。
又，於抹除動作(1)中，如圖13及圖14所示，對源極線SL供給第1抹除電壓V ERA1，對通常之字元線WL及字元線WL ND供給第1電壓V SS1。第1電壓V SS1可與接地電壓V SS相同，亦可大於或小於接地電壓V SS。藉此，對連接於通常之字元線WL之通常之記憶胞MC、及連接於字元線WL ND之記憶胞MC ND供給電壓差V ERA1－V SS1，藉此對電荷蓄積膜132注入電洞，通常之記憶胞MC及記憶胞MC ND之閾值電壓減少。
又，於抹除動作(1)中，如圖13及圖14所示，對虛設字元線WLD供給電壓V WLD1。電壓V WLD1大於第1電壓V SS1，小於第1抹除電壓V ERA1。藉此，對連接於虛設字元線WLD之虛設記憶胞DMC供給電壓差V ERA1－V WLD1。施加至虛設記憶胞DMC之電壓差V ERA1－V WLD1較施加至通常之記憶胞MC之電壓差V ERA1－V SS1小。因此，該等虛設記憶胞DMC之閾值電壓未減少太多。
於循環次數n E為''1''之情形時，步驟S104(圖12)中，進入步驟S105。即，於循環''1''中，不執行步驟S106之抹除驗證動作。
步驟S105(圖12)中，對循環次數''1''加上1，使循環次數成為''2''，進入步驟S102。
[抹除動作：循環''2'']其次，對循環次數n E為''2''之情形進行說明。抹除動作之循環''2''於圖13中，從時點t104執行至時點t107。
於循環次數n E為''2''之情形時，於步驟S102(圖12)中，進入步驟S103。
步驟S103(圖12)中，執行循環''2''中之抹除動作(2)。抹除動作(2)例如從圖13之時點t104執行至時點t105。
於抹除動作(2)中，如圖13及圖14所示，基本上供給與抹除動作(1)相同之電壓。但是，於抹除動作(2)中，對源極線SL供給與第1抹除電壓V ERA1相同或大於第1抹除電壓V ERA1之第2抹除電壓V ERA2。藉此，通常之記憶胞MC及記憶胞MC ND之閾值電壓進一步減少。
又，於抹除動作(2)中，與抹除動作(1)同樣，對虛設字元線WLD供給電壓V WLD1。藉此，對連接於虛設字元線WLD之虛設記憶胞DMC供給電壓差V ERA2－V WLD1。施加至虛設記憶胞DMC之電壓差V ERA2－V WLD1較施加至通常之記憶胞MC之電壓差V ERA2－V SS1小。因此，該等虛設記憶胞DMC之閾值電壓未減少太多。
於循環次數n E為''2''之情形時，於步驟S104(圖12)中，進入步驟S106。
於步驟S106(圖12)中，執行抹除驗證動作。循環''2''之抹除驗證動作例如從圖13之時點t106執行至時點t107。
於抹除驗證動作中，例如如圖13及圖15所示，對源極線SL供給接地電壓V SRC，對位元線BL供給電源電壓V DD，對虛設字元線WLD供給讀出路徑電壓V READ。讀出路徑電壓V READ於使虛設記憶胞DMC作為NMOS電晶體動作之情形時，為虛設記憶胞DMC成為接通狀態程度之電壓。又，對選擇閘極線(SGD、SGS)供給電壓V SG。電壓VSG於使選擇電晶體(STD、STS)作為NMOS電晶體動作之情形時，為選擇電晶體(STD、STS)成為接通狀態程度之電壓。
又，於抹除驗證動作中，對通常之字元線WL及字元線WL ND供給抹除驗證電壓V VFYEr。藉此，如圖15所示，閾值電壓為抹除驗證電壓V VFYEr以下之通常之記憶胞MC及記憶胞MCND成為接通狀態，閾值電壓大於抹除驗證電壓V VFYE之通常之記憶胞MC及記憶胞MC ND成為斷開狀態。經由位元線BL，利用感測放大器模組SAM(圖4)來檢測該等記憶胞MC之接通狀態/斷開狀態，獲取表示該記憶胞MC之狀態之資料。讀出路徑電壓V READ大於抹除驗證電壓V VFYEr。
於步驟S107(圖12)中，判定抹除驗證動作之結果。以下，說明判定為驗證未通過之情形。又，步驟S108中，特定次數N E大於''3''。於該情形時，進入步驟S105。
於步驟S105中，對循環次數n E進而加上1，使循環次數為''3''，進入步驟S102。
再者，關於循環''2''結束時之時點t107時，複數個通常之記憶胞MC、複數個記憶胞MC ND、及複數個虛設記憶胞DMC之閾值電壓分佈，將於下文進行敍述。
[抹除動作：循環''3'']其次，對循環次數n E為''3''之情形進行說明。抹除動作之循環''3''於圖13中，從時點t107執行至時點t113。
於循環次數n E為''3''之情形時，於步驟S102(圖12)中，進入步驟S109。
步驟S109(圖12)中，執行WLD編程動作。WLD編程動作例如從圖13之時點t108執行至時點t109。
WLD編程動作中，如圖13及圖16所示，對位元線BL及源極線SL供給接地電壓V SRC，對汲極側選擇閘極線SGD供給電壓V SGD，對源極側選擇閘極線SGS供給接地電壓V SS。電壓V SGD於使汲極側選擇電晶體STD作為NMOS電晶體動作之情形時，具有汲極側選擇電晶體STD成為接通狀態之大小。藉此，汲極側選擇電晶體STD成為接通狀態，源極側選擇電晶體STS成為斷開狀態。
又，WLD編程動作中，對通常之字元線WL及字元線WL ND寫入路徑電壓V PASS，對虛設字元線WLD供給編程電壓V DPGM。寫入路徑電壓V PASS於使記憶胞MC作為NMOS電晶體動作之情形時，具有記憶胞MC成為接通狀態程度之大小。利用編程電壓V DPGM，使虛設記憶胞DMC之閾值電壓上升。編程電壓V DPGM大於寫入路徑電壓V PASS。
步驟S103(圖12)中，執行循環''3''中之抹除動作(3)。抹除動作(3)例如從圖13之時點t110執行至時點t111。
於抹除動作(3)中，如圖13及圖17所示，基本上供給與抹除動作(1)相同之電壓。但是，於抹除動作(3)中，對源極線SL供給與第2抹除電壓V ERA2相同或大於第2抹除電壓V ERA2之第3抹除電壓V ERA3。藉此，通常之記憶胞MC及記憶胞MC ND之閾值電壓進一步減少。
又，於抹除動作(3)中，與抹除動作(1)及抹除動作(2)不同，對虛設字元線WLD供給電壓V WLD2。電壓V WLD2小於電壓V WLD1。藉此，對虛設記憶胞DMC供給電壓差V ERA3－V WLD2。電壓差V ERA3－V WLD2大於抹除動作(1)及抹除動作(2)中之電壓差V ERA2－V WLD1。
於循環次數n E為''3''之情形時，於步驟S104(圖12)中，進入步驟S106。
步驟S106(圖12)中，執行與循環''2''相同之抹除驗證動作。循環''3''之抹除驗證動作例如從圖13之時點t112執行至時點t113。
步驟S107(圖12)中，以與循環''2''相同之方式判定抹除驗證動作之結果。於驗證未通過之情形時，進入步驟S108，於循環次數''3''未達到特定次數N E之情形時，開始步驟S105以後之循環''4''之抹除動作。於驗證通過之情形時，進入步驟S110，結束抹除動作。
再者，關於循環''3''結束時之時點t113時，複數個通常之記憶胞MC、複數個記憶胞MC ND及複數個虛設記憶胞DMC之閾值電壓分佈，將於下文進行敍述。
[抹除動作中之閾值電壓分佈]其次，對本實施方式之抹除動作中之通常之記憶胞MC、記憶胞MC ND及虛設記憶胞DMC之閾值電壓分佈進行說明。圖18及圖19係用以說明抹除動作中之閾值電壓分佈之模式性柱狀圖。
[循環''2''結束時之閾值電壓分佈]圖18(a)係循環''2''結束時(時點t107)之通常之記憶胞MC之閾值電壓之柱狀圖。將該等通常之記憶胞MC中，閾值電壓低於抹除驗證電壓V VFYEr之胞之數量表示為抹除胞數N PASS_a1，將超過抹除驗證電壓V VFYEr之胞之數量表示為未抹除胞數N FAIL_a1。
圖18(b)係循環''2''結束時(時點t107)之記憶胞MC ND之閾值電壓之柱狀圖。將該等記憶胞MC ND中，閾值電壓低於抹除驗證電壓V VFYEr之胞之數量表示為抹除胞數N PASS_b1，將超過抹除驗證電壓V VFYEr之胞之數量表示為未抹除胞數N FAIL_b1。
圖18(c)係循環''2''結束時(時點t107)之虛設記憶胞DMC之閾值電壓之柱狀圖。將該等虛設記憶胞DMC之閾值電壓分佈之平均值表示為電壓V WLD_TH1，將分佈寬度表示為寬度Δ WLD_TH1。
如圖18(a)及圖18(b)所示，記憶體區塊BLK中之記憶胞MC ND之未抹除胞數N FAIL_b1之比率高於記憶體區塊BLK中之通常之記憶胞MC之未抹除胞數N FAIL_a1之比率。
此處，如上所述，於抹除動作(1)及抹除動作(2)中，對通常之記憶胞MC之通道區域與作為通常之字元線WL發揮功能之導電層110之間，供給電壓差V ERA1－V SS1或電壓差V ERA2－V SS1。藉此，對電荷蓄積膜132注入電洞，通常之記憶胞MC之閾值電壓減少。此處，於不僅對連接於通常之記憶胞MC之通常之字元線WL供給第1電壓V SS1，亦對與該通常之字元線WL相鄰之字元線WL供給第1電壓V SS1之情形時，可適宜地對閘極絕緣膜130供給電壓。藉此，可適宜地對電荷蓄積膜132注入電洞。
此處，連接於記憶胞MC ND之字元線WL ND與虛設字元線WLD相鄰。又，供給至虛設記憶胞DMC之閘極絕緣層之電壓V WLD1大於供給至記憶胞MC、MC ND之閘極絕緣層之第1電壓V SS1。因此，供給至記憶胞MC ND之電荷蓄積膜132之有效電壓相比供給至通常之記憶胞MC之電荷蓄積膜132之有效電壓，有時會變低。於此種情形時，有時無法適宜地對電荷蓄積膜132注入電洞，記憶胞MC ND之閾值電壓變得不易減小。
再者，如圖18(c)所示，於循環''2''結束時，電壓V WLD_TH1充分大於抹除驗證電壓V VFYEr，寬度Δ WLD_TH1相對較窄。其原因在於，施加至虛設記憶胞DMC之電壓差V ERA2－V WLD1充分小於施加至記憶胞MC之電壓差V ERA2－V SS1，因此無需大幅減小虛設記憶胞DMC之閾值電壓。
[循環''3''結束時之閾值電壓分佈]圖19(a)係循環''3''結束時(時點t113)之記憶胞MC之閾值電壓之柱狀圖。將該等記憶胞MC中，閾值電壓低於抹除驗證電壓V VFYEr之胞之數量表示為抹除胞數N PASS_a2，將超過抹除驗證電壓V VFYEr之胞之數量表示為未抹除胞數N FAIL_a2。
圖19(b)係循環''3''結束時(時點t113)之記憶胞MC ND之閾值電壓之柱狀圖。將該等記憶胞MC ND中，閾值電壓低於抹除驗證電壓V VFYEr之胞之數量表示為抹除胞數N PASS_b2，將超過抹除驗證電壓V VFYEr之胞之數量表示為未抹除胞數N FAIL_b2。
圖19(c)係循環''3''結束時(時點t113)之虛設記憶胞DMC之閾值電壓之柱狀圖。將該等虛設記憶胞DMC之閾值電壓分佈之平均值表示為電壓V WLD_TH2，將分佈寬度表示為寬度Δ WLD_TH2。
如圖19(a)及圖19(b)所示，記憶體區塊BLK中之記憶胞MC ND之未抹除胞數N FAIL_b2之比率與記憶體區塊BLK中之通常之記憶胞MC之未抹除胞數N FAIL_a2之比率相同。即，於記憶胞MC ND中，閾值電壓減小了與通常之記憶胞MC相同之程度。其原因在於，於循環''3''中，藉由對虛設記憶胞DMC供給相對較大之電壓差V ERA3－V WLD2，亦容易對與虛設記憶胞DMC相鄰之記憶胞MC ND之閘極絕緣層施加相對較大之電壓，記憶胞MC ND之閾值電壓容易減小。
又，如圖19(c)所示，於循環''3''結束時，電壓V WLD_TH2充分大於抹除驗證電壓V VFYEr，寬度Δ WLD_TH2相對較窄。此處，於抹除動作(3)中，藉由對虛設記憶胞DMC之閘極絕緣膜130施加相對較大之電壓差V ERA3－V WLD2，與抹除動作(1)及抹除動作(2)相比，虛設記憶胞DMC之閾值電壓有時會減小。因此，本實施方式中，於步驟S109中執行WLD編程動作，藉此調整虛設記憶胞DMC之閾值電壓。
[比較例1]圖20係用以說明比較例1之半導體記憶裝置之抹除動作之時序圖。
於比較例1之半導體記憶裝置之抹除動作中，代替第1實施方式之循環''3''(圖13)而執行循環''3x''(圖20)。循環''3x''中，與循環''3''不同，於循環之最開始不執行WLD編程動作。
又，於比較例1之半導體記憶裝置之抹除動作中，代替抹除動作(3)而執行抹除動作(3x)。於從時點tx01至時點tx02之抹除動作(3x)中，對虛設字元線WLD供給電壓V WLD1，而非電壓V WLD2(圖13)。
[比較例1之抹除動作中之記憶胞MC之閾值分佈]比較例1中，於抹除動作(1)、(2)、(3x)中，對虛設記憶胞DMC供給相對較低之電壓差V ERA1－V WLD1、V ERA2－V WLD1、V ERA3－V WLD1。因此，與虛設記憶胞DMC相鄰之記憶胞MC ND之閾值電壓不易減小，於循環''3x''之後，未抹除之記憶胞MC ND之數量可能會變多。
[比較例2]圖21係用以說明比較例2之半導體記憶裝置之抹除動作之時序圖。
於比較例2之抹除動作中，代替第1實施方式之循環''1''、''2''、''3''(圖13)，執行循環''1y''、''2y''、''3y''(圖21)。
於從時點ty01至時點ty03之循環''1y''中，從時點ty01至時點ty02執行抹除動作(1y)。
於從時點ty03至時點ty05之循環''2y''中，從時點ty03至時點ty04執行抹除動作(2y)。
於抹除動作(1y)及抹除動作(2y)中，與第1實施方式不同，對虛設字元線WLD供給較電壓V WLD1小之電壓V WLD2。
於從時點ty05至時點ty07之循環''3y''中，與第1實施方式之循環''3''不同，於循環''3y''之最開始不執行WLD編程動作。
[比較例2之抹除動作中之記憶胞MC之閾值分佈]其次，對比較例2之抹除動作中之循環''3y''結束時(時點ty07)之虛設記憶胞DMC之閾值分佈進行說明。圖22係用以說明虛設記憶胞DMC之閾值電壓之模式性柱狀圖。
圖22中，例如將反覆執行多次資料寫入及抹除動作時之虛設記憶胞DMC之閾值電壓分佈之平均值表示為電壓V WLD_THx，將分佈寬度表示為寬度Δ WLD_THx。如圖22所示，寬度Δ WLD_THx較寬度Δ WLD_TH2(圖19)大。即，於比較例2之抹除動作中，虛設記憶胞DMC之閾值電壓之偏差有時會變大。認為導致該情況產生之原因如下。即，於循環''1y''～''3y''中，對虛設記憶胞DMC供給相對較大之電壓差V ERA2－V WLD2，因此對虛設記憶胞DMC之電荷蓄積膜132(參照圖9)供給相對較多之電洞。此處，於持續執行抹除動作之情形時，持續對虛設記憶胞DMC供給電洞，虛設記憶胞DMC之閾值電壓於某時刻之前不斷減小。然而，如果進一步執行抹除動作，則導電層110中之電子被供給至電荷蓄積膜132中，反而可能會使虛設記憶胞DMC之電壓增大。藉由如上所述之減小，虛設記憶胞DMC之閾值電壓之偏差可能會變得較抹除動作前大。因此，即於反覆執行多次向記憶胞之資料寫入及抹除動作時，如圖22所示，虛設記憶胞DMC之閾值電壓之偏差會變大。
[效果]於本實施方式之半導體記憶裝置之抹除動作中，循環''1''(圖13)至循環''2''(圖13)中，對虛設字元線WLD供給相對較高之電壓V WLD1，使施加至虛設記憶胞DMC之電壓相對降低。藉此，可抑制於循環''2''結束時之前，如比較例2般虛設記憶胞DMC之閾值電壓產生偏差，或虛設記憶胞DMC之閾值電壓減小。
又，於本實施方式之半導體記憶裝置之抹除動作中，於循環''2''中執行抹除驗證動作，當結果為未通過時，於循環''3''以後對虛設字元線WLD供給較電壓V WLD1低之電壓V WLD2。藉此，可防止如比較例1般未抹除之記憶胞MC ND之數量變多。
又，於本實施方式之半導體記憶裝置之抹除動作中，於循環''3''中，執行WLD編程動作。藉此，可抑制虛設記憶胞DMC之電荷蓄積膜132中蓄積過多電洞，而抑制發生如參照圖22加以說明之現象，從而可抑制虛設記憶胞DMC之閾值電壓產生偏差。
又，根據此種方法，於循環''2''中執行抹除驗證動作，當結果為通過時，於抹除動作中不執行WLD編程動作。因此，可抑制虛設記憶胞DMC之閾值電壓之偏差，且可使抹除動作所需之時間相對較短。
再者，如參照圖10所作說明，第1實施方式之通常之記憶胞MC及記憶胞MC ND亦可記錄1位元資料。此處，於通常之記憶胞MC及記憶胞MC ND中記錄1位元資料之半導體記憶裝置執行寫入動作及抹除動作之次數較多，虛設記憶胞DMC之閾值電壓可能相對容易發生變動。根據第1實施方式之半導體記憶裝置，即便於此種情形時，亦可相對容易地抑制虛設記憶胞DMC之閾值電壓之變動。
又，如參照圖11所作說明，第1實施方式之通常之記憶胞MC及記憶胞MC ND亦可記錄複數個位元資料。此處，通常之記憶胞MC及記憶胞MC ND中記錄複數個位元資料之半導體記憶裝置例如如圖11所例示，通常之記憶胞MC及記憶胞MC ND之閾值電壓可能會被控制在相對較寬之電壓範圍內。於此種情形時，有時容易產生如參照圖22加以說明之現象。根據第1實施方式之半導體記憶裝置，即便於此種情形時，亦能相對容易地抑制虛設記憶胞DMC之閾值電壓之變動。
[變化例]其次，參照圖23，對第1實施方式之半導體記憶裝置之變化例進行說明。圖23係表示變化例之半導體記憶裝置之一部分構成之模式性剖視圖。
如圖23所示，本變化例之半導體記憶裝置之記憶胞陣列層L MCA具備記憶胞陣列層L MCA1、設置於記憶胞陣列層L MCA1上方之記憶胞陣列層L MCA2、及設置於記憶胞陣列層L MCA2上方之記憶胞陣列層L MCA3。
將設置於記憶胞陣列層L MCA1、L MCA2、L MCA3之複數個導電層110中之、作為通常之字元線WL及通常之記憶胞MC之閘極電極發揮功能之導電層110分別稱為第1閘極電極110_1、第2閘極電極110_2、第3閘極電極110_3。
再者，本變化例中，作為汲極側選擇閘極線SGD等發揮功能之導電層110設置於記憶胞陣列層L MCA3，而非記憶胞陣列層L MCA2。
如圖23所示，本變化例之半導體層120具備記憶胞陣列層L MCA1所包含之半導體區域120 L、記憶胞陣列層L MCA2所包含之半導體區域120 U、及記憶胞陣列層L MCA3所包含之半導體區域120 U2。又，半導體層120具備連接於半導體區域120 L之上端及半導體區域120 U之下端之半導體區域120 J、連接於半導體區域120 U之上端及半導體區域120 U2之下端之半導體區域120 J2、連接於半導體區域120 L之下端之雜質區域122、及連接於半導體區域120 U2之上端之雜質區域121。
半導體區域120 U2係於Z方向上延伸之大致圓筒狀之區域。半導體區域120 U2之外周面分別由記憶胞陣列層L MCA3中包含之複數個導電層110包圍，且與該等複數個導電層110對向。
半導體區域120 J2設置於較記憶胞陣列層L MCA2中包含之複數個導電層110靠上方之位置，且設置於較記憶胞陣列層L MCA3中包含之複數個導電層110靠下方之位置。
[虛設導電層110DM]虛設導電層110DM可於第1閘極電極110_1與源極側選擇閘極線SGS之間設置一個或複數個。又，虛設導電層110DM亦可於第3閘極電極110_3與汲極側選擇閘極線SGD之間設置一個或複數個。
又，設置於記憶胞陣列層L MCA1之複數個導電層110中之最靠近半導體區域120 J之一個或複數個導電層110亦可設置作為虛設導電層110DM。
又，設置於記憶胞陣列層L MCA2之複數個導電層110中之最靠近半導體區域120 J之一個或複數個導電層110亦可設置作為虛設導電層110DM。
又，設置於記憶胞陣列層L MCA2之複數個導電層110中之最靠近半導體區域120 J2之一個或複數個導電層110亦可設置作為虛設導電層110DM。
又，設置於記憶胞陣列層L MCA3之複數個導電層110中之最靠近半導體區域120 J2之一個或複數個導電層110亦可設置作為虛設導電層110DM。
即，虛設導電層110DM亦可設置於第1閘極電極110_1與第2閘極電極110_2之間。又，虛設導電層110DM亦可設置於第2閘極電極110_2與第3閘極電極110_3之間。
[第2實施方式]其次，參照圖24及圖25，對第2實施方式之半導體記憶裝置進行說明。圖24係用以說明第2實施方式之抹除動作之流程圖。圖25係用以說明第2實施方式之抹除動作之時序圖。再者，以下說明中，關於與第1實施方式相同之構成及動作，有時省略說明。
本實施方式之半導體記憶裝置基本上以與第1實施方式之半導體記憶裝置相同之方式構成。但是，第2實施方式之半導體記憶裝置之抹除動作之方法與第1實施方式不同。
[抹除動作之步驟]首先，使用圖24對第2實施方式之抹除動作之各步驟進行說明。
步驟S101、步驟S103、及步驟S105～步驟S110中，執行與第1實施方式之抹除動作相同之動作。然而，於第2實施方式之抹除動作中，代替步驟S102而執行1步驟S202。
步驟S202中，判定循環次數n E是否為特定次數''2''。於循環次數n E並非特定次數''2''之情形時，進行步驟S103。於循環次數n E為特定次數''2''之情形時，進入步驟S109後，進入步驟S103。
又，圖24之例中，不執行步驟S104(圖12)。因此，圖24之例中，於循環''1''中亦執行驗證動作。
[抹除動作循環]其次，參照圖25，對抹除動作之各循環進行說明。
[抹除動作：循環''1'']對循環次數n E為''1''之情形進行說明。抹除動作之循環''1''於圖25中從時點t201執行至時點t204。
於循環次數n E為''1''之情形時，於步驟S202(圖24)中，進入步驟S103。
步驟S103(圖24)中，從時點t201至時點t202，執行與第1實施方式相同之抹除動作(1)。
步驟S106(圖24)中，從時點t203至時點t204，執行與第1實施方式相同之抹除驗證動作。
步驟S107(圖24)中，判定抹除驗證動作之結果。再者，以下，說明判定為驗證未通過之情形。又，於步驟S108中，使特定次數N E大於''1''，進入步驟S105。
步驟S105中，對循環次數n E進一步加上1，使循環次數為''2''，進入步驟S102。
[抹除動作：循環''2'']其次，對循環次數n E為''2''之情形進行說明。抹除動作之循環''2''於圖25中，從時點t204執行至時點t210。
於循環次數n E為''2''之情形時，於步驟S202(圖24)中，進入步驟S109。
步驟S109(圖24)中，從時點t205至時點t206執行與第1實施方式相同之WLD編程動作。
步驟S103(圖24)中，從時點t207至時點t208執行抹除動作(2)。該抹除動作(2)基本上以與第1實施方式之抹除動作(2)相同之方式執行。但是，對虛設字元線WLD供給電壓V WLD2，而非電壓V WLD1。
步驟S106(圖24)中，從時點t209至時點t210，執行與第1實施方式相同之抹除驗證動作。
[第3實施方式]其次，參照圖26及圖27，對第3實施方式之半導體記憶裝置之構成進行說明。圖26係用以說明抹除動作之流程圖。圖27係用以說明抹除動作之時序圖。再者，以下說明中，關於與第1實施方式相同之構成及動作，有時省略說明。
本實施方式之半導體記憶裝置基本上以與第1實施方式之半導體記憶裝置相同之方式構成。但是，第3實施方式之半導體記憶裝置之抹除動作之方法與第1實施方式不同。
[抹除動作之步驟]首先，使用圖26，對第3實施方式之抹除動作之各步驟進行說明。
於步驟S101、及步驟S103～步驟S110中，執行與第1實施方式之抹除動作相同之動作。然而，於第3實施方式之抹除動作中，代替步驟S102(圖12)而執行步驟S302。
步驟S302中，判定循環次數n E是否為特定次數''4''。於循環次數n E並非特定次數''4''之情形時，進入步驟S103。於循環次數n E為特定次數''4''之情形時，進入步驟S109後，進入步驟S103。
[抹除動作循環]其次，參照圖27，對抹除動作之各循環進行說明。於第3實施方式之抹除動作之循環''1''及循環''2''中，執行與第1實施方式之循環''1''及循環''2''(圖13)相同之動作。
於第3實施方式之抹除動作之循環''3''中，執行與抹除動作之循環''2''相同之動作。但是，於第3實施方式之抹除動作之循環''3''中之抹除動作(3)'中，對源極線SL供給第3抹除電壓V ERA3，對虛設字元線WLD供給電壓V WLD1。
於第3實施方式之抹除動作之循環''4''中，執行與第1實施方式之抹除動作之循環''3''(圖13)相同之動作。但是，於第3實施方式之抹除動作之循環''4''中之抹除動作(4)'中，對源極線SL供給與第3抹除電壓V ERA3相同，或大於第3抹除電壓V ERA3之第4抹除電壓V ERA4。
[其他]第1實施方式中，如圖12之步驟S102所示，示出n E為''3''時執行步驟S109之WLD編程動作之例。然而，當進入循環''4''以後時，於循環''4''以後之循環中，可執行與循環''3''相同之WLD編程動作，亦可不執行該動作。
又，第2實施方式中，如圖24之步驟S202所示，示出n E為''2''時執行步驟S109之WLD編程動作之例。然而，當進入循環''3''以後時，於循環''3''以後之循環中，可執行與循環''3''相同之WLD編程動作，亦可不執行該動作。
又，第3實施方式中，如圖26之步驟S302所示，示出n E為''4''時執行步驟S109之WLD編程動作之例。然而，當進入循環''5''以後時，於循環''5''以後之循環中，可執行與循環''4''相同之WLD編程動作，亦可不執行該動作。
又，執行第1～第3實施方式之抹除動作(n E)時，如圖14及圖17所示，示出對汲極側選擇閘極線SGD供給電壓V SG'，汲極側選擇電晶體STD成為斷開狀態之例。然而，於抹除動作(n E)中，亦可對汲極側選擇閘極線SGD供給電壓V SG''，於汲極側選擇電晶體STD中產生GIDL。又，此時，對源極側選擇閘極線SGS可供給電壓V SG''，亦可供給電壓V SG'。又，於第1～第3實施方式之抹除驗證動作中，抹除驗證電壓V VFYEr亦可為較第1電壓V SS1大之電壓，而非較第1電壓V SS1小之電壓。
對本發明之若干個實施方式進行了說明，但該等實施方式係作為示例提出，並非意圖限定發明之範圍。該等新穎之實施方式能以其他各種方式實施，且可於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施方式或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請案之交叉參考] 本申請案基於2021年08月18日提出申請之在先日本專利申請案第2021-133715號之優先權而主張優先權利益，藉由引用將其全部內容併入本文中。
10:記憶體系統 20:主機 22:位址解碼器 23:區塊選擇電路 24:電壓選擇電路 31:電壓供給線 32:電荷泵電路 34:區塊選擇電路 35:區塊選擇電晶體 36:電壓選擇部 37:電壓選擇電晶體 100:半導體基板 101:絕緣層 110:導電層 110_1:第1閘極電極 110_2:第2閘極電極 110_3:第3閘極電極 110DM:虛設導電層 111:半導體層 112:半導體層 113:半導體層 114:導電層 115:金屬膜 116:障壁導電膜 120:半導體層 120 J2:半導體區域 120 L, 120 U, 120 J:半導體區域 120 U2:半導體區域 121:雜質區域 122:雜質區域 125:絕緣層 130:閘極絕緣膜 131:隧道絕緣膜 132:電荷蓄積膜 133:區塊絕緣膜 134:絕緣性金屬氧化膜 Add:位址資料 ADR:位址暫存器 B:接合線 BL:位元線 BLK:記憶體區塊 BLKSEL:區塊選擇線 CA:行位址 CC:接點 CD:控制器晶粒 CG:配線 Ch:接點 CM0, CM1:快取記憶體 Cmd:指令資料 CMR:指令暫存器 CS:接點 CTR:邏輯電路 D0, D1, D2:配線層 Dat:用戶資料 DMC:虛設記憶胞 DQ0～DQ7:資料信號輸入輸出端子 DQS, /DQS:資料選通信號輸入輸出端子 gc:電極 GC:配線層 I/O:輸入輸出控制電路 L MCA:記憶胞陣列層 L MCA1:記憶胞陣列層 L MCA2:記憶胞陣列層 L MCA3:記憶胞陣列層 L TR:電晶體層 MC:記憶胞 MCA0, MCA1:記憶胞陣列 MC ND:記憶胞 MD:記憶體晶粒 MS:記憶串 MSB:安裝基板 n E:循環次數 N FAIL_a1:未抹除胞數 N FAIL_a2:未抹除胞數 N FAIL_b1:未抹除胞數 N FAIL_b2:未抹除胞數 N PASS_a1:抹除胞數 N PASS_a2:抹除胞數 N PASS_b1:抹除胞數 N PASS_b2:抹除胞數 P:焊墊電極 PC:周邊電路 RA:列位址 RD:列解碼器 RD0, RD1:列解碼器 RY/(/BY):端子 SA0, SA1:感測放大器 SAM0, SAM1:感測放大器模組 SGD:汲極側選擇閘極線 SGS:源極側選擇閘極線 SHE:串單元間絕緣層 SL:源極線 SQC:定序器 ST:區塊間構造 STD:汲極側選擇電晶體 STR:狀態暫存器 STS:源極側選擇電晶體 Stt:狀態資料 SU:串單元 SUa～SUe:串單元 t101:時點 t102:時點 t103:時點 t104:時點 t105:時點 t106:時點 t107:時點 t108:時點 t109:時點 t110:時點 t111:時點 t112:時點 t113:時點 t201:時點 t202:時點 t203:時點 t204:時點 t205:時點 t206:時點 t207:時點 t208:時點 t209:時點 t210:時點 Tr:電晶體 tx01:時點 tx02:時點 ty01:時點 ty02:時點 ty03:時點 ty04:時點 ty05:時點 ty06:時點 ty07:時點 V CC:電源電壓 V CGAR:讀出電壓 V CGBR:讀出電壓 V CGBR～V CGGR:讀出電壓 V CGR:讀出電壓 V DD:電源電壓 V DPGM:編程電壓 V ERA1:第1抹除電壓 V ERA2:第2抹除電壓 V ERA3:第3抹除電壓 V ERA4:第4抹除電壓 VG:電壓產生電路 V PASS:路徑電壓 V READ:讀出路徑電壓 V SG:電壓 V SG':電壓 V SG'':電壓 V SRC:接地電壓 V SS:接地電壓 V SS1:第1電壓 V VFYA:驗證電壓 V VFYB:驗證電壓 V VFYC:驗證電壓 V VFYD～V VFYG:驗證電壓 V VFYEr:抹除驗證電壓 V VFYS:驗證電壓 V WLD_TH1:電壓 V WLD_TH2:電壓 V WLD_THx:電壓 V WLD1:電壓 V WLD2:電壓 Vy:接點 W 120J:徑向寬度 W 120LL:徑向寬度 W 120LU:徑向寬度 W 120UL:徑向寬度 W 120UU:徑向寬度 WL:字元線 WLD:虛設字元線 WL ND:字元線 XDL0, XDL1:鎖存電路 Δ WLD_TH1:寬度 Δ WLD_TH2:寬度 Δ WLD_THx:寬度 /CE, CLE, ALE, /WE, /RE, RE:外部控制端子
圖1係表示第1實施方式之記憶體系統10之構成之模式性方塊圖。  圖2係表示記憶體系統10之構成例之模式性側視圖。  圖3係表示記憶體系統10之構成例之模式性俯視圖。  圖4係表示記憶體晶粒MD之構成之模式性方塊圖。  圖5係表示記憶體晶粒MD之一部分構成之模式性電路圖。  圖6係表示記憶體晶粒MD之一部分構成之模式性立體圖。  圖7係表示記憶體晶粒MD之一部分構成之模式性剖視圖。  圖8係表示記憶體晶粒MD之一部分構成之模式性剖視圖。  圖9係表示記憶體晶粒MD之一部分構成之模式性剖視圖。  圖10係用以說明記錄有1位元資料之記憶胞MC之閾值電壓之模式性柱狀圖。  圖11(a)～(c)係用以說明記錄有3位元資料之記憶胞MC之閾值電壓之模式性柱狀圖。  圖12係用以說明記憶體晶粒MD之動作方法之流程圖。  圖13係用以說明記憶體晶粒MD之動作方法之時序圖。  圖14係用以說明記憶體晶粒MD之動作方法之模式性剖視圖。  圖15係用以說明記憶體晶粒MD之動作方法之模式性剖視圖。  圖16係用以說明記憶體晶粒MD之動作方法之模式性剖視圖。  圖17係用以說明記憶體晶粒MD之動作方法之模式性剖視圖。  圖18(a)～(c)係用以說明通常之記憶胞MC及虛設記憶胞DMC之閾值電壓之模式性柱狀圖。  圖19(a)～(c)係用以說明通常之記憶胞MC及虛設記憶胞DMC之閾值電壓之模式性柱狀圖。  圖20係用以說明比較例1之半導體記憶裝置之抹除動作之時序圖。  圖21係用以說明比較例2之半導體記憶裝置之抹除動作之時序圖。  圖22係用以說明比較例2之虛設記憶胞DMC之閾值電壓之模式性柱狀圖。  圖23係表示變化例之半導體記憶裝置之一部分構成之模式性剖視圖。  圖24係用以說明第2實施方式之半導體記憶裝置之抹除動作之流程圖。  圖25係用以說明第2實施方式之半導體記憶裝置之抹除動作之時序圖。  圖26係用以說明第3實施方式之半導體記憶裝置之抹除動作之流程圖。  圖27係用以說明第3實施方式之半導體記憶裝置之抹除動作之時序圖。
nE:循環次數
RY/(/BY):端子
SL:源極線
t101:時點
t102:時點
t103:時點
t104:時點
t105:時點
t106:時點
t107:時點
t108:時點
t109:時點
t110:時點
t111:時點
t112:時點
t113:時點
VDPGM:編程電壓
VERA1:第1抹除電壓
VERA2:第2抹除電壓
VERA3:第3抹除電壓
VPASS:路徑電壓
VREAD:讀出路徑電壓
VSRC:接地電壓
VSS:接地電壓
VSS1:第1電壓
VVFYEr:抹除驗證電壓
VWLD1:電壓
VWLD2:電壓
WL:字元線
WLD:虛設字元線

Claims (13)

  1. 一種半導體記憶裝置，其具備：基板；複數個閘極電極，其等排列於與上述基板之表面交叉之第1方向；半導體層，其於上述第1方向延伸，與上述複數個閘極電極對向；電荷蓄積層，其設置於上述複數個閘極電極與上述半導體層之間；導電層，其連接於上述半導體層之上述第1方向之一端部；及控制電路，其與上述複數個閘極電極及上述導電層電性連接；上述複數個閘極電極包含：複數個第1閘極電極；複數個第2閘極電極，其等較上述複數個第1閘極電極遠離上述導電層；及第3閘極電極，其設置於上述複數個第1閘極電極與上述複數個第2閘極電極之間；且上述控制電路構成為可執行抹除動作；上述抹除動作包含：至少一次第1動作，其係對上述導電層供給第1電壓；第2動作，其係於至少一次上述第1動作之後執行，對上述第3閘極電極供給第2電壓；及至少一次第3動作，其係於上述第2動作之後執行，對上述導電層供給與上述第1電壓相同或大於上述第1電壓之第3電壓。
  2. 如請求項1之半導體記憶裝置，其中上述控制電路係於上述第1動作中，對上述複數個第1閘極電極及上述複數個第2閘極電極供給較上述第1電壓小之第4電壓，對上述第3閘極電極供給較上述第4電壓大且較上述第1電壓小之第5電壓，於上述第2動作中，對上述複數個第1閘極電極及上述複數個第2閘極電極供給較上述第4電壓大且較上述第2電壓小之第6電壓，於上述第3動作中，對上述複數個第1閘極電極及上述複數個第2閘極電極供給上述第4電壓，對上述第3閘極電極供給較上述第4電壓大且較上述第5電壓小之第7電壓。
  3. 一種半導體記憶裝置，其具備：基板；複數個閘極電極，其等排列於與上述基板之表面交叉之第1方向；半導體層，其於上述第1方向延伸，與上述複數個閘極電極對向；電荷蓄積層，其設置於上述複數個閘極電極與上述半導體層之間；導電層，其連接於上述半導體層之上述第1方向之一端部；及控制電路，其與上述複數個閘極電極及上述導電層電性連接；上述複數個閘極電極包含：複數個第1閘極電極； 複數個第2閘極電極，其等較上述複數個第1閘極電極遠離上述導電層；及第3閘極電極，其設置於上述複數個第1閘極電極與上述複數個第2閘極電極之間；且上述控制電路構成為可執行抹除動作；上述抹除動作包含：第1動作，其係對上述複數個第1閘極電極及上述複數個第2閘極電極供給第1電壓，對上述第3閘極電極供給較上述第1電壓大之第2電壓；第2動作，其係對上述複數個第1閘極電極及上述複數個第2閘極電極供給較上述第1電壓大之第3電壓，對上述第3閘極電極供給較上述第3電壓大之第4電壓；及第3動作，其係對上述複數個第1閘極電極及上述複數個第2閘極電極供給上述第1電壓，對上述第3閘極電極供給較上述第1電壓大且較上述第2電壓小之第5電壓。
  4. 如請求項1至3中任一項之半導體記憶裝置，其中上述第3閘極電極為虛設電極。
  5. 如請求項1至3中任一項之半導體記憶裝置，其中上述半導體記憶裝置具備第1端子，該第1端子可輸出上述半導體記憶裝置之就緒信號或忙碌信號且連接於上述控制電路，上述第1端子之輸出於上述第1動作之前從上述就緒信號變化為上述忙碌信號， 上述第1端子之輸出從上述第1動作起至上述第3動作結束，維持上述忙碌信號，上述第1端子之輸出於上述第3動作結束後從上述忙碌信號變化為上述就緒信號。
  6. 如請求項1至3中任一項之半導體記憶裝置，其中上述半導體層包含：第1區域，其於上述第1方向延伸，且與上述複數個第1閘極電極對向；及第2區域，其於上述第1方向延伸，且與上述複數個第2閘極電極對向；當將上述第1區域之上述第1方向之上述基板側之端部設為第1端部，將上述第1區域之上述第1方向之與上述基板為相反側之端部設為第2端部，將上述第2區域之上述第1方向之上述基板側之端部設為第3端部，將上述第2區域之上述第1方向之與上述基板為相反側之端部設為第4端部，將上述第1端部於與上述第1方向交叉之第2方向之寬度設為第1寬度，將上述第2端部於上述第2方向之寬度設為第2寬度，將上述第3端部於上述第2方向之寬度設為第3寬度，將上述第4端部於上述第2方向之寬度設為第4寬度時，上述第2寬度與上述第1寬度不同， 上述第4寬度與上述第3寬度不同。
  7. 如請求項6之半導體記憶裝置，其中上述半導體層具備第3區域，該第3區域連接於上述第1區域與上述第2區域之間，當將上述第3區域於上述第2方向之寬度設為第5寬度時，上述第5寬度大於上述第2寬度及上述第3寬度。
  8. 如請求項6之半導體記憶裝置，其中上述第3閘極電極設置於上述複數個第1閘極電極與上述第2端部之間。
  9. 如請求項6之半導體記憶裝置，其中上述第3閘極電極設置於上述複數個第2閘極電極與上述第3端部之間。
  10. 一種半導體記憶裝置，其具備：記憶串，其於第1方向延伸，包含選擇電晶體、虛設胞及複數個記憶胞；選擇閘極電極，其連接於上述選擇電晶體；虛設閘極電極，其連接於上述虛設胞；複數個閘極電極，其等連接於上述複數個記憶胞；導電層，其連接於上述記憶串之一端部；及 控制電路，其連接於上述選擇閘極電極、上述複數個閘極電極、上述虛設閘極電極及上述導電層，可執行上述複數個記憶胞之抹除動作；且上述抹除動作包含：第1動作，其係對上述複數個閘極電極供給第1電壓，對上述虛設閘極電極供給較上述第1電壓大之第2電壓，第2動作，其係於上述第1動作之後進行，對上述複數個閘極電極供給較上述第1電壓大之第3電壓，對上述虛設閘極電極供給較上述第3電壓大之第4電壓；及第3動作，其係於上述第2動作之後進行，對上述複數個閘極電極供給較上述第2電壓小之第5電壓，對上述虛設閘極電極供給較上述第5電壓大且較上述第2電壓小之第6電壓。
  11. 如請求項10之半導體記憶裝置，其中於上述第1動作中，對上述導電層供給較上述第2電壓大之第7電壓，於上述第3動作中，對上述導電層供給與上述第7電壓相同或大於上述第7電壓之第8電壓。
  12. 如請求項10之半導體記憶裝置，其中上述控制電路不對上述虛設胞進行用戶資料之記錄。
  13. 如請求項10至12中任一項之半導體記憶裝置，其中於上述第1動作之後且上述第2動作之前進行第4動作，該第4動作對上述複數個閘極電極供 給較上述第3電壓低之第9電壓，對上述虛設閘極電極供給較上述第4電壓低且較上述第9電壓高之第10電壓。
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