CN117981489A - 半导体存储装置 - Google Patents

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Abstract

半导体存储装置具备基板、包括第1导电层及第2导电层的第1布线层、设置于基板与第1布线层之间的第2布线层、以及设置于基板与第2布线层之间的存储器单元阵列层。存储器单元阵列层具备：多个第3导电层，在与基板的表面交叉的第1方向上排列；半导体层，在第1方向上延伸且与多个第3导电层对置；以及电荷积蓄层，设置于多个第3导电层与半导体层之间。第2布线层具备：第4导电层，与半导体层的第1方向上的一端部连接；以及第5导电层，与第1导电层对置且与第2导电层电连接。

Description

半导体存储装置
技术领域
本实施方式涉及半导体存储装置。
背景技术
已知一种半导体存储装置，具备：基板、在与基板的表面交叉的第1方向上排列的多个导电层、在第1方向上延伸且与多个导电层对置的半导体层、以及设置于多个导电层与半导体层之间的电荷积蓄层。
现有技术文献：
专利文献：
专利文献1：日本特许第6581019号说明书
发明内容
发明所要解决的课题
提供高速动作的半导体存储装置。
用于解决课题的手段
一个实施方式所涉及的半导体存储装置具备：基板、包括第1导电层及第2导电层的第1布线层、设置于基板与第1布线层之间的第2布线层、以及设置于基板与第2布线层之间的存储器单元阵列层。存储器单元阵列层具备：多个第3导电层，在与基板的表面交叉的第1方向上排列；半导体层，在第1方向上延伸且与多个第3导电层对置；以及电荷积蓄层，设置于多个第3导电层与半导体层之间。第2布线层具备：第4导电层，与半导体层的第1方向上的一端部连接；以及第5导电层，与第1导电层对置且与第2导电层电连接。
附图说明
图1是表示第1实施方式所涉及的半导体存储装置的构成的示意性的框图。
图2是表示该半导体存储装置的构成例的示意性的侧视图。
图3是表示该半导体存储装置的构成例的示意性的平面图。
图4是表示该半导体存储装置的构成例的示意性的框图。
图5是表示该半导体存储装置的一部分构成的示意性的电路图。
图6是表示该半导体存储装置的一部分构成的示意性的电路图。
图7是表示该半导体存储装置的一部分构成的示意性的电路图。
图8是表示该半导体存储装置的一部分构成的示意性的电路图。
图9是表示该半导体存储装置的一部分构成的示意性的立体图。
图10是表示该半导体存储装置的一部分构成的示意性的底面图。
图11是表示该半导体存储装置的一部分构成的示意性的平面图。
图12是与图10的A1-A1′线及图11的B1-B1′线对应的示意性的剖视图。
图13是与图10的A2-A2′线及图11的B2-B2′线对应的示意性的剖视图。
图14是表示该半导体存储装置的一部分构成的示意性的剖视图。
图15是表示该半导体存储装置的一部分构成的示意性的剖视图。
图16是表示该半导体存储装置的一部分构成的示意性的剖视图及平面图。
图17是表示第1实施方式的变形例1所涉及的半导体存储装置的一部分构成的示意性的平面图。
图18是表示第1实施方式的变形例2所涉及的半导体存储装置的一部分构成的示意性的平面图。
图19是表示第1实施方式的变形例3所涉及的半导体存储装置的一部分构成的示意性的平面图。
图20是表示第1实施方式的变形例4所涉及的半导体存储装置的一部分构成的示意性的平面图。
图21是表示第2实施方式所涉及的半导体存储装置的一部分构成的示意性的剖视图。
图22是表示该半导体存储装置的一部分构成的示意性的剖视图及平面图。
图23是表示第3实施方式所涉及的半导体存储装置的一部分构成的示意性的剖视图。
图24是表示其他实施方式所涉及的半导体存储装置的一部分构成的示意性的剖视图。
图25是表示其他实施方式所涉及的半导体存储装置的一部分构成的示意性的剖视图。
具体实施方式
接下来，参照附图详细说明实施方式所涉及的半导体存储装置。此外，以下的实施方式不过是一例，所表示的意图不在于对本发明进行限定。
另外，在本说明书中提到“半导体存储装置”的情况下，既有时意味着存储器裸片(存储器芯片)，也有时意味着存储卡、SSD等包括控制器裸片的存储器系统。进而，也有时意味着智能电话、平板电脑终端、个人计算机等包括主计算机的构成。
另外，在本说明书中针对第1构成与第2构成提到“电连接”的情况下，既可以是第1构成与第2构成直接连接，也可以是第1构成与第2构成经由布线、半导体部件或者晶体管等连接。例如，在将3个晶体管串联连接的情况下，即使是第2个晶体管处于OFF(截止)状态，第1个晶体管也与第3个晶体管“电连接”。
另外，在本说明书中提到第1构成在第2构成与第3构成“之间连接”的情况下，有时意味着第1构成、第2构成及第3构成被串联连接，且第2构成经由第1构成而与第3构成连接。
另外，在本说明书中提到电路等使2个布线等“导通”的情况下，例如有时意味着：该电路等包括晶体管等，该晶体管等设置在2个布线之间的电流路径上，且该晶体管等成为ON(导通)状态。
另外，在本说明书中，将相对于基板的上表面平行的规定的方向称为X方向，将相对于基板的上表面平行且与X方向垂直的方向称为Y方向，将相对于基板的上表面垂直的方向称为Z方向。
另外，在本说明书中，有时将沿着规定的面的方向称为第1方向，将沿着该规定的面而与第1方向交叉的方向称为第2方向，将与该规定的面交叉的方向称为第3方向。上述第1方向、第2方向及第3方向既可以与X方向、Y方向及Z方向中的任一个对应，也可以不对应。
另外，在本说明书中，“上”或“下”等的表现以基板为基准。例如，将沿着上述Z方向从基板远离的朝向称为上，而将沿着Z方向向基板靠近的朝向称为下。另外，在关于某构成提到下表面或下端的情况下，意味着该构成的靠基板侧的面或端部，在提到上表面或上端的情况下，意味着该构成的靠与基板相反侧的面或端部。另外，将与X方向或者Y方向交叉的面称为侧面等。
另外，在本说明书中关于构成、部件等提到规定方向的“宽度”、“长度”或者“厚度”等的情况下，有时意味着通过SEM(扫描电子显微镜(Scanning electron microscopy))或TEM(透射电子显微镜(Transmission electron microscopy))等观察到的截面等中的宽度、长度或者厚度等。
[第1实施方式]
[存储器系统10]
图1是表示第1实施方式所涉及的存储器系统10的构成的示意性的框图。
存储器系统10按照从主计算机20发送的信号，执行用户数据的读出、写入、删除等。存储器系统10例如是存储卡、SSD或者其他能够存储用户数据的系统。存储器系统10具备：存储用户数据的多个存储器裸片MD、以及与这多个存储器裸片MD及主计算机20连接的控制器裸片CD。控制器裸片CD例如具备处理器、RAM等，执行逻辑地址与物理地址的转换、比特错误检测/纠正、垃圾回收(碎片整理)、损耗均衡等处理。
图2是表示本实施方式所涉及的存储器系统10的构成例的示意性的侧视图。图3是表示该构成例的示意性的平面图。为了便于说明，在图2及图3中省略一部分构成。
如图2所示，本实施方式所涉及的存储器系统10具备安装基板MSB、层叠于安装基板MSB的多个存储器裸片MD、以及层叠于存储器裸片MD的控制器裸片CD。在安装基板MSB的上表面之中，Y方向的端部的区域设置有焊盘电极P，其他一部分区域经由粘结剂等被粘合于存储器裸片MD的下表面。在存储器裸片MD的上表面之中，Y方向的端部的区域设置有焊盘电极P，其他区域经由粘结剂等被粘合于其他存储器裸片MD或者控制器裸片CD的下表面。在控制器裸片CD的上表面之中，Y方向的端部的区域设置有焊盘电极P。
如图3所示，安装基板MSB、多个存储器裸片MD以及控制器裸片CD分别具备在X方向上排列的多个焊盘电极P。安装基板MSB、多个存储器裸片MD以及控制器裸片CD所设置的多个焊盘电极P分别经由键合引线B相互连接。
此外，图2及图3所示的构成不过是例示，具体构成能够适宜地调整。例如，在图2及图3所示的例中，在多个存储器裸片MD上层叠有控制器裸片CD，这些构成通过键合引线B连接。在这样的构成中，多个存储器裸片MD及控制器裸片CD被包含在一个封装内。但是，控制器裸片CD也可以被包含在与存储器裸片MD不同的封装内。另外，多个存储器裸片MD及控制器裸片CD也可以不是经由键合引线B，而是经由贯通电极等相互连接。
[存储器裸片MD的电路结构]
图4是表示第1实施方式所涉及的存储器裸片MD的构成的示意性的框图。图5是表示存储器裸片MD的一部分构成的示意性的电路图。图6及图7是表示后述的电压生成电路的一部分构成的示意性的电路图。图8是表示后述的输入输出控制电路I/O的一部分构成的示意性的电路图。为了便于说明，在图4～图8中省略了一部分构成。
此外，在图4中图示了多个控制端子等。这多个控制端子有如下情况：表现为与高电平有效信号(正逻辑信号)对应的控制端子的情况、表现为与低电平有效信号(负逻辑信号)对应的控制端子的情况、以及表现为与高电平有效信号及低电平有效信号双方对应的控制端子的情况。在图4中，与低电平有效信号对应的控制端子的标记包含上划线(上线)。在本说明书中，与低电平有效信号对应的控制端子的标记包含斜杠(“/”)。此外，图4的记载为例示，具体的方式能够适宜地调整。例如，也可以将一部分或者全部高电平有效信号设为低电平有效信号，或者将一部分或者全部低电平有效信号设为高电平有效信号。
如图4所示，存储器裸片MD具备：存储用户数据的存储器单元阵列MCA0、MCA1、以及与存储器单元阵列MCA0、MCA1连接的周边电路PC。此外，在以下的说明中，有时将存储器单元阵列MCA0、MCA1称为存储器单元阵列MCA。
[存储器单元阵列MCA的电路结构]
存储器单元阵列MCA如图5所示具备多个存储器块BLK。这多个存储器块BLK分别具备多个串单元SU。这多个串单元SU分别具备多个存储器串MS。这多个存储器串MS的一端分别经由位线BL而与周边电路PC连接。另外，这多个存储器串MS的另一端分别经由共通的源极线SL而与周边电路PC连接。
存储器串MS具备：在位线BL与源极线SL之间串联连接的漏极侧选择晶体管STD、多个存储器单元MC(存储器单元晶体管)以及源极侧选择晶体管STS。以下，有时将漏极侧选择晶体管STD及源极侧选择晶体管STS简称为选择晶体管(STD、STS)。
存储器单元MC是具备半导体层、栅极绝缘膜及栅极电极的场效应型的晶体管。半导体层作为沟道区域发挥功能。栅极绝缘膜包括电荷积蓄膜。存储器单元MC的阈值电压与电荷积蓄膜中的电荷量相应地变化。存储器单元MC通常存储1比特或者多比特的用户数据。此外，在与1个存储器串MS对应的多个存储器单元MC的栅极电极上，分别连接有字线WL。这些字线WL分别与1个存储器块BLK中的全部存储器串MS共通地连接。
选择晶体管(STD、STS)是具备半导体层、栅极绝缘膜及栅极电极的场效应型的晶体管。半导体层作为沟道区域发挥功能。在选择晶体管(STD、STS)的栅极电极上，分别连接有漏极侧选择栅极线SGD及源极侧选择栅极线SGS。漏极侧选择栅极线SGD与串单元SU对应地设置，与1个串单元SU中的全部存储器串MS共通地连接。源极侧选择栅极线SGS与存储器块BLK中的全部存储器串MS共通地连接。以下，有时将漏极侧选择栅极线SGD及源极侧选择栅极线SGS简称为选择栅极线(SGD、SGS)。
[周边电路PC的电路结构]
周边电路PC例如图4所示，具备与存储器单元阵列MCA0、MCA1分别连接的行解码器RD0、RD1、以及感测放大器SA0、SA1。另外，周边电路PC具备电压生成电路VG和序列发生器SQC。另外，周边电路PC具备输入输出控制电路I/O、逻辑电路CTR、地址寄存器ADR、命令寄存器CMR和状态寄存器STR。此外，在以下的说明中，有时将行解码器RD0、RD1称为行解码器RD，将感测放大器SA0、SA1称为感测放大器SA。
[行解码器RD的构成]
行解码器RD例如具备解码电路及开关电路。解码电路对地址寄存器ADR中保持的行地址RA进行解码。开关电路按照解码电路的输出信号，使行地址RA所对应的字线WL及选择栅极线(SGD、SGS)与对应的电压供给线导通。
[感测放大器SA的构成]
感测放大器SA0、SA1(图4)分别具备感测放大器模组SAM0、SAM1、以及缓存CM0、CM1(数据寄存器)。缓存CM0、CM1分别具备闩锁电路XDL0、XDL1。
此外，在以下的说明中，有时将感测放大器模组SAM0、SAM1称为感测放大器模组SAM，将缓存CM0、CM1称为缓存CM，将闩锁电路XDL0、XDL1称为闩锁电路XDL。
多个闩锁电路XDL分别与感测放大器模组SAM内的闩锁电路连接。在闩锁电路XDL中，例如存放向存储器单元MC写入的用户数据或者从存储器单元MC读出的用户数据。
在缓存CM上例如连接有列解码器。列解码器对地址寄存器ADR(图4)中存放的列地址CA进行解码，选择与列地址CA对应的闩锁电路XDL。
此外，这多个闩锁电路XDL所包含的用户数据Dat在写入动作时被向感测放大器模组SAM内的闩锁电路依次转送。另外，感测放大器模组SAM内的闩锁电路所包含的用户数据Dat在读出动作时被向闩锁电路XDL依次转送。另外，闩锁电路XDL所包含的用户数据Dat在数据输出动作时被向输入输出控制电路I/O依次转送。
[电压生成电路VG的构成]
电压生成电路VG(图4)例如包括调节器等降压电路及电荷泵电路32(图6)等升压电路。上述降压电路及升压电路分别与被供给了电源电压VCC及接地电压VSS(图4)的电压供给线连接。这些电压供给线例如与参照图2、图3说明过的焊盘电极P连接。电压生成电路VG例如依照来自序列发生器SQC的控制信号，生成在针对存储器单元阵列MCA的读出动作、写入动作及删除动作时向位线BL、源极线SL、字线WL及选择栅极线(SGD、SGS)施加的多种动作电压，将其向多个电压供给线同时输出。从电压供给线输出的动作电压依照来自序列发生器SQC的控制信号而适宜地调整。
电荷泵电路32例如图6所示，具备电压输出电路32a、分压电路32b和比较器32c。分压电路32b与电压供给线LVG连接。比较器32c根据从分压电路32b输出的电压VOUT′与参照电压VREF的大小关系，向电压输出电路32a输出反馈信号FB。
电压输出电路32a如图7所示，具备多个晶体管32a2a、32a2b。多个晶体管32a2a、32a2b在电压供给线LVG与电压供给线LP之间交替地连接。图示的电压供给线LP被供给电源电压VCC。串联连接的多个晶体管32a2a、32a2b的栅极电极与各自的漏极电极及电容元件CP32a3连接。另外，电压输出电路32a具备AND(与)电路32a4、电平转换器(Level shifter)32a5a和电平转换器32a5b。AND电路32a4输出时钟信号CLK及反馈信号FB的逻辑或。电平转换器32a5a将AND电路32a4的输出信号升压并输出。电平转换器32a5a的输出端子经由电容元件CP32a3而与晶体管32a2a的栅极电极连接。电平转换器32a5b将AND电路32a4的输出信号的反转信号升压并输出。电平转换器32a5b的输出端子经由电容元件CP32a3而与晶体管32a2b的栅极电极连接。
在反馈信号FB是“H(高)”状态的情况下，从AND电路32a4输出时钟信号CLK。与此相伴，从电压供给线31向电压供给线LP转送电子，电压供给线31的电压增高。另一方面，在反馈信号FB是“L(低)”状态的情况下，从AND电路32a4不输出时钟信号CLK。因此，电压供给线31的电压不增高。
分压电路32b如图6所示，具备电阻元件32b2和可变电阻元件32b4。电阻元件32b2连接在电压供给线LVG与分压端子32b1之间。可变电阻元件32b4串联连接在分压端子32b1与电压供给线LP之间。该电压供给线LP被供给接地电压VSS。可变电阻元件32b4的电阻值能够与动作电压控制信号VCTRL相应地调整。因此，分压端子32b1的电压VOUT′的大小能够与动作电压控制信号VCTRL相应地调整。
比较器32c如图6所示输出反馈信号FB。反馈信号FB例如在分压端子32b1的电压VOUT′比参照电压VREF大的情况下成为“L”状态。另外，反馈信号FB例如在电压VOUT′比参照电压VREF小的情况下成为“H”状态。
[序列发生器SQC的构成]
序列发生器SQC(图4)依照命令寄存器CMR中存放的命令数据Cmd，向行解码器RD0、RD1、感测放大器模组SAM0、SAM1及电压生成电路VG输出内部控制信号。另外，序列发生器SQC适宜地将表示存储器裸片MD的状态的状态数据Stt向状态寄存器STR输出。
另外，序列发生器SQC生成就绪(ready)/忙碌(busy)信号，并向端子RY//BY输出。在端子RY//BY处于“L”状态的期间(忙碌期间)中，基本上禁止向存储器裸片MD访问。另外，在端子RY//BY处于“H”状态的期间(就绪期间)中，许可向存储器裸片MD访问。此外，端子RY//BY例如通过参照图2、图3说明过的焊盘电极P实现。
[地址寄存器ADR的构成]
地址寄存器ADR如图4所示，与输入输出控制电路I/O连接，存放从输入输出控制电路I/O输入的地址数据Add。地址寄存器ADR例如具备多个的8比特的寄存器列。寄存器列例如在执行读出动作、写入动作或者删除动作等内部动作时，保持与正在执行的内部动作对应的地址数据Add。
此外，地址数据Add例如包括列地址CA(图4)及行地址RA(图4)。行地址RA例如包括：用于确定存储器块BLK(图5)的块地址、用于确定串单元SU及字线WL的页地址、用于确定存储器单元阵列MCA(平面)的平面地址、以及用于确定存储器裸片MD的芯片地址。
[命令寄存器CMR的构成]
命令寄存器CMR与输入输出控制电路I/O连接，存放从输入输出控制电路I/O输入的命令数据Cmd。命令寄存器CMR例如具备至少1组的8比特的寄存器列。如果向命令寄存器CMR存放了命令数据Cmd，则向序列发生器SQC发送控制信号。
[状态寄存器STR的构成]
状态寄存器STR与输入输出控制电路I/O连接，存放向输入输出控制电路I/O输出的状态数据Stt。状态寄存器STR例如具备多个的8比特的寄存器列。例如在执行读出动作、写入动作或者删除动作等内部动作时，寄存器列保持与正在执行的内部动作相关的状态数据Stt。另外，寄存器列例如保持存储器单元阵列MCA0、MCA1的就绪/忙碌信息。
[输入输出控制电路I/O的构成]
输入输出控制电路I/O(图4)具备：数据信号输入输出端子DQn(n为0～7的自然数)、数据选通信号输入输出端子DQS、/DQS、与数据信号输入输出端子DQn连接的移位寄存器、与移位寄存器连接的缓冲器电路、以及电源端子VCCQ、VCC、VSS。
数据信号输入输出端子DQn及数据选通信号输入输出端子DQS、/DQS分别例如通过参照图2、图3说明过的焊盘电极P实现。经由数据信号输入输出端子DQn输入的数据被按照来自逻辑电路CTR的内部控制信号从缓冲器电路向缓存CM、地址寄存器ADR或者命令寄存器CMR输入。另外，经由数据信号输入输出端子DQn输出的数据被按照来自逻辑电路CTR的内部控制信号从缓存CM或者状态寄存器STR向缓冲器电路输入。
经由数据选通信号输入输出端子DQS、/DQS输入的信号(例如数据选通信号及其互补信号)，在经由数据信号输入输出端子DQn输入数据时被使用。在数据选通信号输入输出端子DQS的电压的上升沿(输入信号的切换)及数据选通信号输入输出端子/DQS的电压的下降沿(输入信号的切换)的定时、以及数据选通信号输入输出端子DQS的电压的下降沿(输入信号的切换)及数据选通信号输入输出端子/DQS的电压的上升沿(输入信号的切换)的定时，经由数据信号输入输出端子DQn(n为0～7的自然数)输入的数据被取入至输入输出控制电路I/O内的移位寄存器内。
电源端子VCCQ、VCC、VSS例如通过参照图2、图3说明过的焊盘电极P实现。电源端子VCCQ及电源端子VSS如图8所示，与输入输出控制电路I/O(图4)所包括的移位寄存器等连接。在电源端子VCCQ与电源端子VSS之间连接有电容元件CPbp。电容元件CPbp作为使电源端子VCCQ与电源端子VSS之间的电压即电源电压在高速动作时也变得稳定的所谓旁通电容器发挥功能。
[逻辑电路CTR的构成]
逻辑电路CTR(图4)具备多个外部控制端子/CE、CLE、ALE、/WE、/RE、RE、以及与这多个外部控制端子/CE、CLE、ALE、/WE、/RE、RE连接的逻辑电路。逻辑电路CTR经由外部控制端子/CE、CLE、ALE、/WE、/RE、RE从控制器裸片CD接收外部控制信号，并与其相应地向输入输出控制电路I/O输出内部控制信号。
此外，外部控制端子/CE、CLE、ALE、/WE、/RE、RE分别例如通过参照图2、图3说明过的焊盘电极P实现。
[存储器裸片MD的构造]
图9是表示本实施方式所涉及的半导体存储装置的构成例的示意性的分解立体图。如图9所示，存储器裸片MD具备存储器单元阵列侧的芯片CM以及周边电路侧的芯片CP。
在芯片CM的上表面设置有多个外部焊盘电极PX。另外，在芯片CM的下表面设置有多个第1贴合电极PI1。另外，在芯片CP的上表面设置有多个第2贴合电极PI2。以下，关于芯片CM，将设置有多个第1贴合电极PI1的面称为表面，且将设置有多个外部焊盘电极PX的面称为背面。另外，关于芯片CP，将设置有多个第2贴合电极PI2的面称为表面，且将表面的相反侧的面称为背面。在图示的例中，芯片CP的表面设置于比芯片CP的背面靠上方，芯片CM的背面设置于比芯片CM的表面靠上方。
芯片CM及芯片CP配置为芯片CM的表面与芯片CP的表面对置。多个第1贴合电极PI1与多个第2贴合电极PI2分别对应地设置，配置在能够与多个第2贴合电极PI2贴合的位置。第1贴合电极PI1和第2贴合电极PI2作为用于使芯片CM与芯片CP贴合而且电导通的贴合电极发挥功能。外部焊盘电极PX作为参照图2及图3说明过的焊盘电极P发挥功能。
此外，在图9的例中，芯片CM的角部a1、a2、a3、a4分别与芯片CP的角部b1、b2、b3、b4对应。
图10是表示芯片CM的构成例的示意性的底面图。图10右下的由虚线包围的部分表示比设置有多个第1贴合电极PI1的芯片CM的表面靠内部的构造。图11是表示芯片CP的构成例的示意性的平面图。图11左下的由虚线包围的部分表示比设置有多个第2贴合电极PI2的芯片CP的表面靠内部的构造。图12是与图10的A1-A1′线及图11的B1-B1′线对应的示意性的剖视图。图13是与图10的A2-A2′线及图11的B2-B2′线对应的示意性的剖视图。图12及图13表示沿着各线将图10、图11所示的构造截断并沿着箭头的方向观察的情况下的截面。
[芯片CM的构造]
芯片CM例如图10所示，具备在X及Y方向上排列的4个存储器平面MP。存储器平面MP具备：设置有上述存储器单元阵列MCA的存储器单元阵列区域RMCA、以及在存储器单元阵列区域RMCA的X方向的一端侧及另一端侧设置的连接(Hook up)区域RHU。另外，芯片CM具备在比4个存储器平面MP靠Y方向的一端侧设置的周边区域RP。
芯片CM例如图12及图13所示，具备基体层LSB、在基体层LSB的下方设置的存储器单元阵列层LMCA、以及在存储器单元阵列层LMCA的下方设置的多个布线层M0、M1、M2。
[芯片CM的基体层LSB的构造]
例如图13所示，基体层LSB具备：在芯片CM的背面设置的绝缘层183、在绝缘层183的下方设置的布线层LMA、在布线层LMA的下方设置的绝缘层182、在绝缘层182的下方设置的绝缘层181、以及在绝缘层181的下方设置的布线层LBSL。
绝缘层183例如是由聚酰亚胺等的钝化膜、氮化硅(Si3N4)、氧化硅(SiO2)等构成的绝缘层。
布线层LMA例如是包含铝(Al)等导电性材料的布线层。布线层LMA包括：在存储器单元阵列区域RMCA中设置的导电层MA10、以及在周边区域RP中设置的导电层MA20及导电层MA30。
导电层MA30的一部分经由绝缘层183中设置的开口TV，向存储器裸片MD的外部露出。该部分作为外部焊盘电极PX发挥功能。另外，导电层MA30的一部分经由在绝缘层182的一部分中设置的开口，与绝缘层181的上表面相接。该部分经由后述的接触件CC30，与芯片CP中的构成进行电连接。以下有时将该部分称为开口构造VA。
此外，虽然省略图示，导电层MA20的一部分也经由绝缘层183中设置的开口TV，向存储器裸片MD的外部露出。该部分作为外部焊盘电极PX发挥功能。另外，导电层MA20也与导电层MA30同样具备开口构造VA，经由与该开口构造VA连接的接触件CC30，与芯片CP中的构成进行电连接。
绝缘层182例如是由氮化硅(Si3N4)、氧化硅(SiO2)等构成的绝缘层。绝缘层181例如是由氧化硅(SiO2)等构成的绝缘层。
布线层LBSL例如是包括被注入磷(P)等N型杂质或者硼(B)等P型杂质后的多晶硅(Si)等的半导体层在内的布线层。布线层LBSL包括：在存储器单元阵列区域RMCA中设置的导电层BSL10、以及在周边区域RP中设置的导电层BSL20。在导电层BSL10与导电层BSL20之间，例如设置有氧化硅(SiO2)等的绝缘层180。导电层BSL10与导电层BSL20相互电绝缘。
另外，在基体层LSB的存储器单元阵列区域RMCA中，在导电层MA10与导电层BSL10之间设置有多个接触件V10。接触件V10在Z方向上延伸，在上端与MA10连接，在下端与BSL10连接。接触件V10例如也可以包括氮化钛(TiN)等的势垒导电膜与钨(W)等的金属膜所成的层叠膜等。
另外，在基体层LSB的周边区域RP中，在导电层MA20与BSL20之间设置有多个接触件V20。接触件V20在Z方向上延伸，在上端与MA20连接，在下端与BSL20连接。接触件V20例如也可以包含与接触件V10同样的材料。
此外，在基体层LSB的周边区域RP中设置的导电层MA20、导电层MA30及导电层BSL20构成后述的电容元件CP10(图16)。电容元件CP10例如作为参照图8说明过的电容元件CPbp发挥功能。关于导电层MA20、导电层MA30、导电层BSL20及电容元件CP10后述。
[芯片CM的存储器单元阵列层LMCA的存储器单元阵列区域RMCA中的构造]
例如图13所示，在存储器单元阵列区域RMCA中，设置有在Y方向上排列的多个存储器块BLK。存储器块BLK具备在Y方向上排列的多个串单元SU。在Y方向上相邻的2个存储器块BLK之间，设置有氧化硅(SiO2)等的块间绝缘层ST。在Y方向上相邻的2个串单元SU之间，设置有氧化硅(SiO2)等的串单元间绝缘层SHE。
图14是放大表示存储器单元阵列区域RMCA的示意性的剖视图。图15是图14的F所示的部分的示意性的放大图。此外，图15表示了YZ截面，但即使在观察沿着半导体柱120的中心轴的除了YZ截面以外的截面(例如XZ截面)的情况下，也观察到与图15同样的构造。
存储器块BLK例如图14所示，具备在Z方向上排列的多个导电层110、在Z方向上延伸的多个半导体柱120、以及分别设置在多个导电层110与多个半导体柱120之间的多个栅极绝缘膜130。
导电层110是在X方向上延伸的大致板状的导电层。导电层110如图15所示，也可以包括层叠膜，该层叠膜包括氮化钛(TiN)等的势垒导电膜116与钨(W)等的金属膜115。此外，也可以在覆盖势垒导电膜116的外周的位置上，设置有氧化铝(AlO)等的绝缘性的金属氧化膜134。另外，导电层110例如也可以包括包含磷(P)或者硼(B)等杂质的多晶硅等。在Z方向上排列的多个导电层110之间，设置有氧化硅(SiO2)等的绝缘层101。
在导电层110的上方，如图14所示，设置有上述的导电层BSL10。导电层BSL10与半导体柱120的上端连接。在导电层110与导电层BSL10之间，设置有氧化硅(SiO2)等的绝缘层101。导电层BSL10作为源极线SL(图5)发挥功能。例如针对存储器单元阵列区域RMCA(图12及图13)所包括的全部存储器块BLK共通地设置源极线SL。
多个导电层110之中的位于最上层的一个或者多个导电层110作为源极侧选择栅极线SGS(图5)以及与源极侧选择栅极线SGS连接的多个源极侧选择晶体管STS的栅极电极发挥功能。这多个导电层110按每个存储器块BLK而在电气上独立。
另外，位于比其靠下方的位置的多个导电层110作为字线WL(图5)以及与字线WL连接的多个存储器单元MC(图5)的栅极电极发挥功能。这多个导电层110分别按每个存储器块BLK而在电气上独立。
另外，位于比其靠下方的位置的一个或者多个导电层110作为漏极侧选择栅极线SGD以及与漏极侧选择栅极线SGD连接的多个漏极侧选择晶体管STD(图5)的栅极电极发挥功能。这多个导电层110在Y方向上的宽度比其他导电层110小。另外，在Y方向上相邻的2个导电层110之间，设置有串单元间绝缘层SHE。这多个导电层110分别按每个串单元SU而在电气上独立。
半导体柱120例如图12及图13所示，在X方向及Y方向上以规定的图案排列。半导体柱120作为1个存储器串MS(图5)所包括的多个存储器单元MC及选择晶体管(STD、STS)的沟道区域发挥功能。半导体柱120例如是多晶硅(Si)等的半导体层。在半导体柱120的中心部分设置有氧化硅等的绝缘层125(图14)。
半导体柱120如图14所示，具备半导体区域120L、以及在半导体区域120L的下方设置的半导体区域120U。另外，半导体柱120具备：与半导体区域120L的下端及半导体区域120U的上端连接的半导体区域120J、与半导体区域120L的上端连接的杂质区域122、以及与半导体区域120U的下端连接的杂质区域121。
半导体区域120L、半导体区域120U是在Z方向上延伸的大致圆筒状的区域。半导体区域120L、半导体区域120U的外周面分别被存储器单元阵列层LMCA所包括的多个导电层110包围，且与这多个导电层110对置。
杂质区域121例如包含磷(P)等N型杂质。在图14的例中，由虚线表示半导体区域120U的下端部与杂质区域121的上端部的边界线。杂质区域121经由接触件Ch及接触件Vy(图12及图13)而与位线BL连接。
杂质区域122例如包含磷(P)等N型杂质或者硼(B)等P型杂质。在图14的例中，由虚线表示半导体区域120L的上端部与杂质区域122的下端部的边界线。杂质区域122与导电层BSL10连接。
此外，如上所述，导电层BSL10经由多个接触件V10而与导电层MA10连接。导电层MA10例如包含铝(Al)等导电性材料且电阻低，作为导电层BSL10的辅助布线发挥功能，其中导电层BSL10作为源极线SL发挥功能。此外，导电层BSL10也可以在从Z方向观察时遍及与多个半导体柱120重叠的区域地设置。
栅极绝缘膜130具有覆盖半导体柱120的外周面的圆筒状的形状。栅极绝缘膜130例如图15所示，具备在半导体柱120与导电层110之间层叠的沟槽绝缘膜131、电荷积蓄膜132及阻挡绝缘膜133。沟槽绝缘膜131及阻挡绝缘膜133例如是氧化硅(SiO2)等的绝缘膜。电荷积蓄膜132例如是氮化硅(Si3N4)等，是能够积蓄电荷的膜。沟槽绝缘膜131、电荷积蓄膜132及阻挡绝缘膜133具有大致圆筒状的形状，沿着半导体柱120的外周面在Z方向上延伸。
此外，在图15中表示了栅极绝缘膜130具备氮化硅等的电荷积蓄膜132的例子。但是，栅极绝缘膜130例如也可以具备包含N型或者P型杂质的多晶硅等的浮栅。
[芯片CM的存储器单元阵列层LMCA的连接区域RHU中的构造]
如图12所示，在连接区域RHU中设置有多个接触件CC。这多个接触件CC在Z方向上延伸，在上端分别与导电层110连接。这多个接触件CC经由布线层M0、M1中的布线m0、m1及布线层M2中的第1贴合电极PI1，与芯片CP中的构成连接。接触件CC例如也可以包括氮化钛(TiN)等的势垒导电膜与钨(W)等的金属膜所成的层叠膜等。
[芯片CM的存储器单元阵列层LMCA的周边区域RP中的构造]
例如图13所示，在周边区域RP中设置有接触件CC30。接触件CC30的一部分在上端与导电层MA30的下表面连接，在下端与后述的布线m0等连接。
[芯片CM的布线层M0、M1、M2的构造]
例如图12及图13所示，布线层M0、M1、M2所包括的多个布线例如与存储器单元阵列层LMCA中的构成及芯片CP中的构成的至少一方电连接。
布线层M0包括多个布线m0。这多个布线m0例如也可以包含氮化钛(TiN)等的势垒导电膜与铜(Cu)等的金属膜所成的层叠膜等。此外，多个布线m0之中的一部分作为位线BL(图5)发挥功能。位线BL例如图12及图13所示，在X方向上排列且在Y方向上延伸。另外，这多个位线BL分别与各串单元SU所包括的1个半导体柱120连接。
布线层M1例如图12及图13所示，包括多个布线m1。这多个布线m1例如也可以包含氮化钛(TiN)等的势垒导电膜与铜(Cu)等的金属膜所成的层叠膜等。
布线层M2包括多个第1贴合电极PI1。这多个第1贴合电极PI1例如也可以包含氮化钛(TiN)等的势垒导电膜与铜(Cu)等的金属膜所成的层叠膜等。
[芯片CP的构造]
芯片CP例如图11所示，具备与存储器平面MP对应地在X及Y方向上排列的4个周边电路区域RPC。周边电路区域RPC具备：在与存储器单元阵列区域RMCA对置的区域之中的一部分区域中设置的感测放大器模组区域RSAM、以及在与连接区域RHU对置的区域中设置的行解码器区域RRD。另外，芯片CP具备在与周边区域RP对置的区域中设置的电路区域RC。
另外，芯片CP例如图12及图13所示，具备半导体基板200、在半导体基板200的上方设置的晶体管层LTR、以及在晶体管层LTR的上方设置的多个布线层M0′、M1′、M2′、M3′、M4′。
[芯片CP的半导体基板200的构造]
半导体基板200例如是包含硼(B)等P型杂质的P型的由硅(Si)构成的半导体基板。例如图12及图13所示，在半导体基板200的表面，设置有包含磷(P)等N型杂质的N型阱区域200N、包含硼(B)等P型杂质的P型阱区域200P、未设置N型阱区域200N及P型阱区域200P的半导体基板区域200S、以及绝缘区域200I。N型阱区域200N、P型阱区域200P及半导体基板区域200S分别作为构成周边电路PC的多个晶体管Tr及多个电容器等的一部分发挥功能。
[芯片CP的晶体管层LTR的构造]
例如图12及图13所示，在半导体基板200的上表面，隔着绝缘层200G设置有布线层GC。布线层GC包括与半导体基板200的表面对置的多个电极gc。另外，半导体基板200的各区域及布线层GC所包括的多个电极gc分别与接触件CS连接。
半导体基板200的N型阱区域200N、P型阱区域200P及半导体基板区域200S分别作为构成周边电路PC的多个晶体管Tr的沟道区域及多个电容器的一方的电极等发挥功能。
布线层GC所包括的多个电极gc分别作为构成周边电路PC的多个晶体管Tr的栅极电极及多个电容器的另一方的电极等发挥功能。
接触件CS在Z方向上延伸，且在下端与半导体基板200或者电极gc的上表面连接。在接触件CS与半导体基板200的连接部分，设置有包含N型杂质或者P型杂质的杂质区域。接触件CS例如也可以包括氮化钛(TiN)等的势垒导电膜与钨(W)等的金属膜所成的层叠膜等。
[芯片CP的布线层M0′、M1′、M2′、M3′、M4′的构造]
布线层M0′设置在晶体管层LTR的上方。布线层M0′例如是包含钨(W)等导电性材料的布线层。布线层M1′设置在布线层M0′的上方。布线层M1′例如是包含铜(Cu)等导电性材料的布线层。布线层M2′在图12及图13中省略图示，其设置在布线层M1′的上方。布线层M2′例如是包含铜(Cu)等导电性材料的布线层。布线层M3′例如是包含铜(Cu)或者铝(Al)等导电性材料的布线层。布线层M4′例如是包含铜(Cu)等导电性材料的布线层，具备多个第2贴合电极PI2。
[电容元件CP10]
接下来，参照图16说明电容元件CP10。图16是将芯片CM的基体层LSB的周边区域RP的构造进行局部放大的示意图。图16的(a)是表示电容元件CP10的构成例的示意性的剖视图，图16的(b)是与图16的(a)对应的部分的示意性的平面图。
图16的(a)、(b)表示：在布线层LMA中设置的导电层MA30及导电层MA20、在布线层LBSL中设置的导电层BSL20、与导电层BSL20及导电层MA30连接的接触件V20、以及与MA30连接的接触件CC30。
如图16的(b)所示，电容元件CP10设置在从Z方向观察时导电层MA30与导电层BSL20重叠的区域。即，与导电层BSL20对置的导电层MA30的部分作为电容元件CP10的一侧的电极发挥功能，与导电层MA30对置的导电层BSL20的部分作为电容元件CP10的另一侧的电极发挥功能。
导电层MA30包括作为外部焊盘电极PX(接合焊盘)发挥功能的部分。导电层MA30的作为外部焊盘电极PX发挥功能的部分也作为电容元件CP10的一侧的电极发挥功能。导电层MA30被供给接地电压VSS。
导电层MA20包括从X方向及Y方向的两侧包围导电层MA30四周的部分。导电层MA20包括从Z方向观察时与导电层BSL20重叠的部分。在从Z方向观察时，在导电层MA20与BSL20重叠的部分设置有多个接触件V20。导电层BSL20被经由接触件V20及导电层MA20供给电源电压VCCQ。
此外，在以上的说明中表示了导电层MA30被供给接地电压VSS且导电层BSL20被供给比接地电压VSS大的电源电压VCCQ的例子，但也可以是导电层MA30被供给电源电压VCCQ且导电层BSL20被供给接地电压VSS。
[效果]
伴随着半导体存储装置的接口速度的高速化，电源端子VCCQ、VSS的电压的变动不断变大。在这样的情况下，有时难以向半导体存储装置的各构成稳定地供给电力，无法使半导体存储装置稳定地动作。为了抑制这样的情况，例如考虑增大与电源端子VCCQ、VSS连接的旁通电容器(电容元件CPbp(图8))的电容。
此外，为了形成电容元件，例如也可以利用布线层中的布线或者晶体管层LTR中的晶体管的沟道区域及栅极电极。但是，在想要使这样的构成的电容元件的电容增大的情况下，需要缩小布线层中的布线的面积或者晶体管层LTR中的晶体管的面积。
在此，在本实施方式中，在布线层LMA，在存储器单元阵列区域RMCA中设置有作为源极线SL的辅助布线发挥功能的导电层MA10，且在周边区域RP中设置有一部分作为外部焊盘电极PX发挥功能的导电层MA30(图13)。另一方面，在布线层LBSL，在存储器单元阵列区域RMCA中设置有作为源极线SL发挥功能的导电层BSL10，但在周边区域RP中未设置作为源极线SL的导电层。
因此，在周边区域RP中的布线层LBSL，能够在与导电层MA30对置的位置配置面积较大的导电层BSL20。通过这样的导电层MA30及导电层BSL20，能够构成与外部焊盘电极PX电连接的静电电容较大的电容元件CP10。
通过使用这样的电容元件CP10作为旁通电容器，不需要缩小布线或者晶体管的面积。由此，即使在半导体存储装置的高集成化发展的情况下，也能够不使半导体存储装置的动作变得不稳定，而实现半导体存储装置的接口速度的高速化。
另外，在形成作为外部焊盘电极PX发挥功能的导电层MA30时，能够一并形成导电层MA20。另外，在形成作为源极线SL发挥功能的导电层BSL10时，能够一并形成导电层BSL20。另外，在形成与导电层MA10连接的接触件V10时，能够一并形成与导电层BSL20连接的接触件V20。另外，在形成其他接触件CC等时，能够一并形成与导电层MA30连接的接触件CC30。因此，能够在不增大制造成本的情况下实现本实施方式所涉及的半导体存储装置。
[第1实施方式的变形例1]
接下来，参照图17说明第1实施方式所涉及的半导体存储装置的变形例1。图17是表示本变形例所涉及的半导体存储装置的一部分构成的示意性的平面图。
[电容元件CP11]
本变形例所涉及的半导体存储装置基本上与第1实施方式所涉及的半导体存储装置同样地构成。但是，例如图17所示，本变形例所涉及的半导体存储装置具备电容元件CP11来替代电容元件CP10。电容元件CP11基本上与电容元件CP10同样地构成。但是，电容元件CP11具备导电层MA21来替代导电层MA20。
导电层MA21基本上与导电层MA20同样地构成。但是，导电层MA21包括从Z方向观察时从X方向的两侧及Y方向的单侧包围导电层MA30的三侧的部分。另外，多个接触件V20设置在从Z方向观察时导电层MA21与BSL20重叠的部分。导电层BSL20被经由接触件V20及导电层MA21供给电源电压VCCQ。
此外，在以上的说明中表示了导电层MA30被供给接地电压VSS且导电层BSL20被供给比接地电压VSS大的电源电压VCCQ的例子，但也可以是导电层MA30被供给电源电压VCCQ且导电层BSL20被供给接地电压VSS。
[第1实施方式的变形例2]
接下来，参照图18说明第1实施方式所涉及的半导体存储装置的变形例2。图18是表示本变形例所涉及的半导体存储装置的一部分构成的示意性的平面图。
[电容元件CP12]
本变形例所涉及的半导体存储装置基本上与第1实施方式所涉及的半导体存储装置同样地构成。但是，例如图18所示，本变形例所涉及的半导体存储装置具备电容元件CP12来替代电容元件CP10。电容元件CP12基本上与电容元件CP10同样地构成。但是，电容元件CP12具备导电层MA22、导电层MA32及导电层BSL22来替代导电层MA20、导电层MA30及导电层BSL20。
导电层MA32基本上与导电层MA30同样地构成。但是，在导电层MA32中，作为外部焊盘电极PX发挥功能的部分与作为电容元件CP12的一侧的电极发挥功能的部分不同。在图示的例中，导电层MA32的作为电容元件CP12的一侧的电极发挥功能的部分相对于作为外部焊盘电极PX发挥功能的部分而言设置于X方向的负侧，且在X方向上延伸。另外，开口构造VA相对于作为外部焊盘电极PX发挥功能的部分而言设置于Y方向的正侧。
导电层MA22基本上与导电层MA20同样地构成。但是，导电层MA22在一个方向上例如在X方向上延伸，包括从Z方向观察时与导电层BSL22重叠的部分。在从Z方向观察时，在导电层MA22与BSL22重叠的部分设置有多个接触件V20。导电层BSL22被经由接触件V20及导电层MA22供给电源电压VCCQ。
此外，在以上的说明中表示了导电层MA32被供给接地电压VSS且导电层BSL22被供给比接地电压VSS大的电源电压VCCQ的例子，但也可以是导电层BSL22被供给电源电压VCCQ且导电层MA32被供给接地电压VSS。
[第1实施方式的变形例3]
接下来，参照图19说明第1实施方式所涉及的半导体存储装置的变形例3。图19是表示本变形例所涉及的半导体存储装置的一部分构成的示意性的平面图。
[电容元件CP13]
本变形例所涉及的半导体存储装置基本上与第1实施方式所涉及的半导体存储装置同样地构成。但是，例如图19所示，本变形例所涉及的半导体存储装置具备电容元件CP13来替代电容元件CP10。另外，图19图示了导电层MA43。
导电层MA43包括作为外部焊盘电极PX(DQn)发挥功能的部分。该部分例如也可以设置在外部焊盘电极PX(VCCQ)与外部焊盘电极PX(VSS)之间。此外，导电层MA43不包括从Z方向观察时与导电层BSL23重叠的部分。另外，导电层MA43包括与多个接触件CC30连接的开口构造VA。
电容元件CP13基本上与电容元件CP10同样地构成。但是，电容元件CP13具备导电层MA23、导电层MA33及导电层BSL23来替代导电层MA20、导电层MA30及导电层BSL20。
导电层MA33基本上与导电层MA30同样地构成。但是，在导电层MA33中，作为外部焊盘电极PX发挥功能的部分与作为电容元件CP13的一侧的电极发挥功能的部分不同。在图示的例中，导电层MA33的作为电容元件CP13的一侧的电极发挥功能的部分相对于导电层MA43而言设置于Y方向的负侧，且在X方向上延伸。另外，开口构造VA相对于作为外部焊盘电极PX发挥功能的部分而言设置于Y方向的正侧。
导电层MA23基本上与导电层MA20同样地构成。但是，导电层MA23不包括从X方向及Y方向的两侧包围导电层MA30四周的部分。
此外，在以上的说明中表示了导电层MA33被供给接地电压VSS且导电层BSL23被供给比接地电压VSS大的电源电压VCCQ的例子，但也可以是导电层MA33被供给电源电压VCCQ且导电层BSL23被供给接地电压VSS。
[第1实施方式的变形例4]
接下来，参照图20说明第1实施方式所涉及的半导体存储装置的变形例4。图20是表示本变形例所涉及的半导体存储装置的一部分构成的示意性的平面图。
[电容元件CP14a、电容元件CP14b]
本变形例所涉及的半导体存储装置基本上与第1实施方式所涉及的半导体存储装置同样地构成。但是，例如图20所示，本变形例所涉及的半导体存储装置具备电容元件CP14a和电容元件CP14b来替代电容元件CP10。
电容元件CP14a例如具备导电层MA24a、导电层MA34a、导电层BSL24a。
导电层MA34a基本上与导电层MA30同样地构成。但是，在导电层MA34a中，作为外部焊盘电极PX发挥功能的部分与作为电容元件CP14a的一侧的电极发挥功能的部分不同。在图示的例中，导电层MA34a的作为电容元件CP14a的一侧的电极发挥功能的部分相对于作为外部焊盘电极PX发挥功能的部分而言设置于Y方向的负侧。另外，开口构造VA相对于作为外部焊盘电极PX发挥功能的部分而言设置于Y方向的负侧。
导电层MA24a基本上与导电层MA20同样地构成。但是，导电层MA24a具备从Z方向观察时与导电层BSL24a重叠的部分。
电容元件CP14b例如具备导电层MA24b、导电层MA34b、导电层BSL24b。导电层MA24b、导电层MA34b、导电层BSL24b基本上与导电层MA24a、导电层MA34a、导电层BSL24a同样地构成。
但是，导电层MA34b被经由外部焊盘电极PX(VCCQ)供给电源电压VCCQ。另外，导电层BSL24b被经由导电层MA24b及接触件V20供给接地电压VSS。
此外，导电层MA24a也可以与导电层MA34b连续地形成。同样，导电层MA24b也可以与导电层MA34a连续地形成。
[第2实施方式]
接下来，参照图21及图22说明第2实施方式所涉及的半导体存储装置。图21是表示第2实施方式所涉及的半导体存储装置的一部分构成的示意性的剖视图，表示相当于图13的部分。图22的(a)是表示第2实施方式所涉及的电容元件CP20的构成例的示意性的剖视图，图22的(b)是与图22的(a)对应的部分的示意性的平面图。此外，在以下的说明中关于与第1实施方式同样的构成有时省略说明。
本实施方式所涉及的半导体存储装置基本上与第1实施方式所涉及的半导体存储装置同样地构成。但是，第2实施方式所涉及的半导体存储装置具备电容元件CP20来替代电容元件CP10。
[电容元件CP20]
电容元件CP20基本上与电容元件CP10同样地构成。但是，如参照图13及图16的(a)、(b)说明的那样，在电容元件CP10中，设置有从上方连接于导电层BSL20的接触件V20及导电层MA20。另一方面，如图21及图22的(a)、(b)所示，在电容元件CP20中，设置有从下方连接于导电层BSL20的接触件CC40。
此外，多个接触件CC40设置在从Z方向观察时与导电层BSL20重叠的部分即可。例如，在从Z方向观察时，多个接触件CC40既可以设置在与外部焊盘电极PX重叠的位置，也可以设置在与外部焊盘电极PX不重叠的位置。
此外，在以上的说明中表示了导电层MA30被供给接地电压VSS且导电层BSL20被供给比接地电压VSS大的电源电压VCCQ的例子，但也可以是导电层MA30被供给电源电压VCCQ且导电层BSL20被供给接地电压VSS。
[第3实施方式]
接下来，参照图23说明第3实施方式所涉及的半导体存储装置。图23是表示第3实施方式所涉及的半导体存储装置的一部分构成的示意性的剖视图。此外，在以下的说明中关于与第1实施方式同样的构成有时省略说明。
本实施方式所涉及的半导体存储装置基本上与第1实施方式所涉及的半导体存储装置同样地构成。但是，第3实施方式所涉及的半导体存储装置具备在存储器单元阵列区域RMCA与周边区域RP之间设置的区域RCC。
在区域RCC中，如图23所示，设置有多个接触件CCCP。多个接触件CCCP在Z方向上延伸，在上端例如与绝缘层180连接，在下端例如与布线层M0中的布线m0连接，且经由布线m0、m1等而与芯片CP中的构成相连接。接触件CCCP例如也可以包括氮化钛(TiN)等的势垒导电膜与钨(W)等的金属膜所成的层叠膜等。
另外，多个接触件CCCP分别也可以作为参照图8说明过的旁通电容器即电容元件CPbp的一部分发挥功能。例如，多个接触件CCCP之中的相邻的2个也可以作为电容元件CPbp的一方及另一方的电极发挥功能。另外，多个接触件CCCP之中的相邻的2个也可以分别经由布线m0、m1、第1贴合电极PI1、芯片CP中的构成等，与电源端子VSS、VCCQ分别连接。在半导体存储装置动作时，经由电源端子VSS、VCCQ，向多个接触件CCCP供给接地电压VSS及电源电压VCCQ。
[其他]
在第1～第3实施方式中，表示了使用电容元件CP10、CP20等作为旁通电容器的例子。但是，只要是周边电路PC所包括的电容元件即可，也可以被用于参照图8说明过的电容元件CPbp以外的元件。例如，电容元件CP10、CP20等也可以被用于参照图7说明过的电容元件32a3。
另外，在第1～第3实施方式中，表示了电容元件CP10、CP20等设置在周边区域RP中的例子。但是，电容元件CP10、CP20等也可以设置在周边区域RP以外的区域，例如设置在比连接区域RHU靠X方向的外侧(图10)等。
另外，在第1～第3实施方式中，电容元件CP10、CP20等也可以是平行板电容器。在该情况下，电容元件CP10、CP20等的一侧及另一侧的电极也可以是平行板电容器中的一侧及另一侧的电极板。
另外，电容元件CP10(图16)也可以如图24所示的电容元件CP10′那样构成。电容元件CP10′在布线层LBSL中具备导电层BSL30a、设置于导电层BSL30a的下方的绝缘层BSL30b、以及设置于绝缘层BSL30b的下方的导电层BSL30c，来替代导电层BSL20。导电层BSL30a及导电层BSL30c例如是被注入磷(P)等N型杂质或者硼(B)等P型杂质后的多晶硅(Si)等的半导体层。绝缘层BSL30b例如是氮化硅(Si3N4)等的绝缘层。另外，在这样的情况下，如图24所示，多个接触件V20也可以从上方连接于导电层BSL30a。
另外，电容元件CP20(图22)也可以如图25所示的电容元件CP20′那样构成。电容元件CP20′与电容元件CP10′(图24)同样，在布线层LBSL中，具备导电层BSL30a、设置于导电层BSL30a的下方的绝缘层BSL30b、以及设置于绝缘层BSL30b的下方的导电层BSL30c，来替代导电层BSL20。在这样的情况下，如图25所示，多个接触件CC40也可以从下方连接于导电层BSL30a。
另外，在图10的例中，连接区域RHU设置在存储器单元阵列区域RMCA的X方向的两端部。但是，这样的构成不过是例示，具体构成能够适宜地调整。例如，连接区域RHU也可以不是设置在存储器单元阵列区域RMCA的X方向的两端部，而是设置在X方向的一端部。另外，连接区域RHU也可以设置在存储器单元阵列区域RMCA的X方向的中央位置或者中央附近的位置。
以上说明了本发明的几个实施方式，但这些实施方式作为例子提示，其意图不在于对发明的范围进行限定。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式及其变形包含在发明的范围或主旨中，并包含在权利要求书所记载的发明及其等同的范围中。
附图标记说明：
MA10……导电层，MA20……导电层，MA30……导电层，BSL10……导电层，BSL20……导电层，CP10……电容元件。

Claims (11)

1.一种半导体存储装置，其中，具备：
基板；
第1布线层，包括第1导电层及第2导电层；
第2布线层，设置于所述基板与所述第1布线层之间；以及
存储器单元阵列层，设置在所述基板与所述第2布线层之间，
所述存储器单元阵列层具备：
多个第3导电层，在与所述基板的表面交叉的第1方向上排列；
半导体层，在所述第1方向上延伸，且与所述多个第3导电层对置；以及
电荷积蓄层，设置于所述多个第3导电层与所述半导体层之间，
所述第2布线层具备：
第4导电层，与所述半导体层的所述第1方向上的一端部连接；以及
第5导电层，与所述第1导电层对置，且与所述第2导电层电连接。
2.如权利要求1所述的半导体存储装置，其中，
所述第1布线层具备第6导电层，
所述半导体存储装置具备设置在所述第1布线层与所述第2布线层之间的第1接触件及第2接触件，
所述第6导电层经由所述第1接触件而与所述第4导电层连接，
所述第2导电层经由所述第2接触件而与所述第5导电层连接。
3.如权利要求1或者2所述的半导体存储装置，其中，
所述半导体存储装置具备第1接合焊盘，
所述第2导电层包括所述第1接合焊盘。
4.一种半导体存储装置，其中，具备：
基板；
第1布线层，包括第1导电层；
第2布线层，设置于所述基板与所述第1布线层之间；以及
存储器单元阵列层，设置在所述基板与所述第2布线层之间，包括单元阵列区域及周边区域，
所述单元阵列区域具备：
多个第3导电层，在与所述基板的表面交叉的第1方向上排列；
半导体层，在所述第1方向上延伸，且与所述多个第3导电层对置；以及
电荷积蓄层，设置于所述多个第3导电层与所述半导体层之间，
所述周边区域具备在所述第1方向上延伸的第3接触件及第4接触件，
所述第2布线层具备：
第4导电层，与所述半导体层的所述第1方向上的一端部连接；以及
第5导电层，与所述第1导电层对置，
所述第1导电层与所述第3接触件电连接，
所述第5导电层与所述第4接触件电连接。
5.如权利要求1～4中任1项所述的半导体存储装置，其中，
所述半导体存储装置具备第2接合焊盘，
所述第1导电层包括所述第2接合焊盘。
6.如权利要求1～5中任1项所述的半导体存储装置，其中，
所述半导体存储装置具备电容元件，
所述第1导电层包括所述电容元件的一方的电极板，
所述第5导电层包括所述电容元件的另一方的电极板。
7.如权利要求1～6中任1项所述的半导体存储装置，其中，
所述半导体存储装置具备相互连接的第1芯片及第2芯片，
所述第1芯片具备：
所述存储器单元阵列层；
所述第1布线层，相对于所述存储器单元阵列层而言设置在所述第1方向的一侧；以及
多个第1贴合电极，相对于所述存储器单元阵列层而言设置在所述第1方向的另一侧，
所述第2芯片具备：
所述基板；
多个晶体管，设置在所述基板的表面；以及
多个第2贴合电极，与所述多个晶体管电连接，
所述多个第1贴合电极与所述多个第2贴合电极连接。
8.如权利要求1～7中任1项所述的半导体存储装置，其中，
所述第4导电层及所述第5导电层包含多晶硅。
9.如权利要求1～8中任1项所述的半导体存储装置，其中，
所述第1导电层包括从所述第1方向观察时与所述第5导电层重叠的部分。
10.如权利要求1～9中任1项所述的半导体存储装置，其中，
所述第4导电层包括从所述第1方向观察时与所述半导体层重叠的部分。
11.如权利要求1～10中任1项所述的半导体存储装置，其中，
所述第1导电层及所述第5导电层之中的某一方被供给第1电压，另一方被供给比所述第1电压大的第2电压。
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