TW202314973A - 半導體記憶裝置 - Google Patents

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岡田信彬
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日商鎧俠股份有限公司
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Abstract

本發明之實施形態提供一種高速動作之半導體記憶裝置。 一實施形態之半導體記憶裝置具備：基板；第1配線層，其包含第1導電層及第2導電層；第2配線層，其設置於基板與第1配線層之間；及記憶胞陣列層，其設置於基板與第2配線層之間。記憶胞陣列層具備：複數個第3導電層，其等並列於與基板之表面交叉之第1方向；半導體層，其於第1方向延伸，且與複數個第3導電層對向；及電荷蓄積層，其設置於複數個第3導電層與半導體層之間。第2配線層具備：第4導電層，其連接於半導體層之第1方向之一端部；及第5導電層，其與第1導電層對向，電性連接於第2導電層。

Description

半導體記憶裝置
本實施形態係關於一種半導體記憶裝置。
已知一種半導體記憶裝置，其具備：基板；複數個導電層，其等並列於與基板之表面交叉之第1方向；半導體層，其於第1方向延伸並與複數個導電層對向；及電荷蓄積層，其設置於複數個導電層與半導體層之間。
實施形態提供一種高速動作之半導體記憶裝置。
一實施形態之半導體記憶裝置具備：基板；第1配線層，其包含第1導電層及第2導電層；第2配線層，其設置於基板與第1配線層之間；及記憶胞陣列層，其設置於基板與第2配線層之間。記憶胞陣列層具備：複數個第3導電層，其等並列於與基板之表面交叉之第1方向；半導體層，其於第1方向延伸，且與複數個第3導電層對向；及電荷蓄積層，其設置於複數個第3導電層與半導體層之間。第2配線層具備：第4導電層，其連接於半導體層之第1方向之一端部；及第5導電層，其與第1導電層對向並電性連接於第2導電層。
接著，參照圖式詳細說明實施形態之半導體記憶裝置。另，以下之實施形態僅為一例，並非意欲限定本發明者。
又，於本說明書中言及「半導體記憶裝置」之情形時，有時意指記憶體晶粒(記憶體晶片)，有時意指記憶卡、SSD(Solid State Disk：固態硬碟)等包含控制器晶粒之記憶體系統。再者，有時意指智慧型手機、平板終端、個人電腦等包含主電腦之構成。
又，於本說明書中，言及第1構成「電性連接」於第2構成之情形時，可為第1構成直接連接於第2構成，亦可為第1構成經由配線、半導體構件或電晶體等連接於第2構成。例如，於串聯連接3個電晶體之情形時，即使第2個電晶體為斷開(OFF)狀態，第1個電晶體亦「電性連接」於第3個電晶體。
又，於本說明書中，言及第1構成於第2構成及第3構成「之間連接」之情形時，有時意指第1構成、第2構成及第3構成串聯連接，且第2構成經由第1構成連接於第3構成之情形。
又，於本說明書中，言及電路等使2條配線等「導通」之情形時，有時意指例如該電路等包含電晶體等，該電晶體等設置於2條配線之間之電流路徑，且該電晶體等成為導通(ON)狀態。
又，於本說明書中，將相對於基板之上表面平行之特定之方向稱為X方向，將相對於基板之上表面平行且與X方向垂直之方向稱為Y方向，將相對於基板之上表面垂直之方向稱為Z方向。
又，於本說明書中，有時將沿特定之面之方向稱為第1方向，將沿該特定之面與第1方向交叉之方向稱為第2方向，將與該特定之面交叉之方向稱為第3方向。該等第1方向、第2方向及第3方向可與X方向、Y方向及Z方向之任一者對應，亦可不對應。
又，於本說明書中，「上」或「下」等之表現以基板為基準。例如，將沿上述Z方向自基板離開之朝向稱為上，將沿Z方向接近基板之朝向稱為下。又，對於某構成，言及下表面或下端之情形時，意指該構成之基板側之面或端部，於言及上表面或上端之情形時，意指與該構成之基板成相反側之面或端部。又，將與X方向或Y方向交叉之面稱為側面等。
又，於本說明書中，對於構成、構件等，言及特定方向之「寬度」、「長度」或「厚度」等之情形時，有時意指由SEM(Scanning electron microscopy：掃描式電子顯微鏡)或TEM(Transmission electron microscopy：穿透式電子顯微鏡)等觀察之剖面等之寬度、長度或厚度等。
[第1實施形態] [記憶體系統10] 圖1係顯示第1實施形態之記憶體系統10之構成之模式性方塊圖。
記憶體系統10根據自主電腦20發送之信號，執行使用者資料之讀出、寫入、刪除等。記憶體系統10係例如記憶卡、SSD或可記憶其他使用者資料之系統。記憶體系統10具備：複數個記憶體晶粒MD，其等記憶使用者資料；及控制器晶粒CD，其連接於該等複數個記憶體晶粒MD及主電腦20。控制器晶粒CD具備例如處理器、RAM(Random Access Memory：隨機存取記憶體)等，執行邏輯位址與物理位址之轉換、位元錯誤檢測/訂正、垃圾回收(壓縮)、及損耗平衡等處理。
圖2係顯示本實施形態之記憶體系統10之構成例之模式性側視圖。圖3係顯示同構成例之模式性俯視圖。為方便說明，而於圖2及圖3中省略一部分構成。
如圖2所示，本實施形態之記憶體系統10具備安裝基板MSB、積層於安裝基板MSB之複數個記憶體晶粒MD、及積層於記憶體晶粒MD之控制器晶粒CD。於安裝基板MSB之上表面中，於Y方向之端部之區域設置焊墊電極P，其他一部分區域介隔接著劑等接著於記憶體晶粒MD之下表面。於記憶體晶粒MD之上表面中，於Y方向之端部之區域設置焊墊電極P，其他區域介隔接著劑等接著於其他記憶體晶粒MD或控制器晶粒CD之下表面。於控制器晶粒CD之上表面中，於Y方向之端部之區域設置焊墊電極P。
如圖3所示，安裝基板MSB、複數個記憶體晶粒MD、及控制器晶粒CD分別具備並列於X方向之複數個焊墊電極P。設置於安裝基板MSB、複數個記憶體晶粒MD、及控制器晶粒CD之複數個焊墊電極P分別經由接合線B相互連接。
另，圖2及圖3所示之構成僅為例示，可適當調整具體之構成。例如於圖2及圖3所示之例中，於複數個記憶體晶粒MD上積層控制器晶粒CD，該等構成由接合線B連接。於此種構成中，複數個記憶體晶粒MD及控制器晶粒CD包含於1個封裝內。然而，控制器晶粒CD可包含於與記憶體晶粒MD不同之封裝。又，複數個記憶體晶粒MD及控制器晶粒CD亦可經由貫通電極等相互連接而非接合線B。
[記憶體晶粒MD之電路構成] 圖4係顯示第1實施形態之記憶體晶粒MD之構成之模式性方塊圖。圖5係顯示記憶體晶粒MD之一部分構成之模式性電路圖。圖6及圖7係顯示稍後敘述之電壓產生電路之一部分構成之模式性電路圖。圖8係顯示稍後敘述之輸入輸出控制電路I/O之一部分構成之模式性電路圖。為方便說明，而於圖4～圖8中省略一部分構成。
另，圖4中圖示複數個控制端子等。該等複數個控制端子有時表示為與高活性信號(正邏輯信號)對應之控制端子，有時表示為與低活性信號(負邏輯信號)對應之控制端子，有時表示為與高活性信號及低活性信號之兩者對應之控制端子。於圖4中，與低活性信號對應之控制端子之符號包含Overline(上線)。於本說明書中，與低活性信號對應之控制端子之符號包含斜線(“/”)。另，圖4之記載為例示，可適當調整具體之態樣。例如，亦可將一部分或全部之高活性信號設為低活性信號，或將一部分或全部之低活性信號設為高活性信號。
如圖4所示，記憶體晶粒MD具備記憶使用者資料之記憶胞陣列MCA0、MCA1、及連接於記憶胞陣列MCA0、MCA1之周邊電路PC。另，於以下之說明中，有時將記憶胞陣列MCA0、MCA1稱為記憶胞陣列MCA。
[記憶胞陣列MCA之電路構成] 記憶胞陣列MCA如圖5所示，具備複數個記憶體區塊BLK。該等複數個記憶體區塊BLK分別具備複數個串單元SU。該等複數個串單元SU分別具備複數個記憶體串MS。該等複數個記憶體串MS之一端分別經由位元線BL連接於周邊電路PC。又，該等複數個記憶體串MS之另一端分別經由共通之源極線SL連接於周邊電路PC。
記憶體串MS具備串聯連接於位元線BL及源極線SL之間之汲極側選擇電晶體STD、複數個記憶胞MC(記憶胞電晶體)、及源極側選擇電晶體STS。以下，有時將汲極側選擇電晶體STD、及源極側選擇電晶體STS簡稱為選擇電晶體(STD、STS)。
記憶胞MC係具備半導體層、閘極絕緣膜、及閘極電極之場效型電晶體。半導體層作為通道區域發揮功能。閘極絕緣膜包含電荷蓄積膜。記憶胞MC之臨限值電壓根據電荷蓄積膜中之電荷量變化。記憶胞MC通常記憶1位元或複數位元之使用者資料。另，於與1個記憶體串MS對應之複數個記憶胞MC之閘極電極，分別連接字元線WL。該等字元線WL分別共通連接於1個記憶體區塊BLK中之全部記憶體串MS。
選擇電晶體(STD、STS)係具備半導體層、閘極絕緣膜、及閘極電極之場效型電晶體。半導體層作為通道區域發揮功能。於選擇電晶體(STD、STS)之閘極電極，分別連接汲極側選擇閘極線SGD、及源極側選擇閘極線SGS。汲極側選擇閘極線SGD與串單元SU對應設置，共通地連接於1個串單元SU中之所有記憶體串MS。源極側選擇閘極線SGS共通地連接於記憶體區塊BLK中之所有記憶體串MS。以下，有時將汲極側選擇閘極線SGD、及源極側選擇閘極線SGS簡稱為選擇閘極線(SGD、SGS)。
[周邊電路PC之電路構成] 周邊電路PC例如圖4所示，具備分別連接於記憶胞陣列MCA0、MCA1之列解碼器RD0、RD1、與感測放大器SA0、SA1。又，周邊電路PC具備電壓產生電路VG、與序列發生器SQC。又，周邊電路PC具備輸入輸出控制電路I/O、邏輯電路CTR、位址暫存器ADR、指令暫存器CMR、及狀態暫存器STR。另，在以下之說明中，有時將列解碼器RD0、RD1稱為列解碼器RD，將感測放大器SA0、SA1稱為感測放大器SA。
[列解碼器RD之構成] 列解碼器RD具備例如解碼器電路及開關電路。解碼器電路解碼保持於位址暫存器ADR之列位址RA。開關電路根據解碼器電路之輸出信號，使與列位址RA對應之字元線WL及選擇閘極線(SGD、SGS)與對應之電壓供給線導通。
[感測放大器SA之構成] 感測放大器SA0、SA1(圖4)分別具備感測放大器模組SAM0、SAM1、與快取記憶體CM0、CM1(資料暫存器)。快取記憶體CM0、CM1分別具備鎖存電路XDL0、XDL1。
另，於以下之說明中，有時將感測放大器模組SAM0、SAM1稱為感測放大器模組SAM，將快取記憶體CM0、CM1稱為快取記憶體CM，將鎖存電路XDL0、XDL1稱為鎖存電路XDL。
複數個鎖存電路XDL分別連接於感測放大器模組SAM內之鎖存電路。於鎖存電路XDL，儲存例如寫入至記憶胞MC之使用者資料或自記憶胞MC讀出之使用者資料。
於快取記憶體CM，連接例如行解碼器。行解碼器解碼儲存於位址暫存器ADR(圖4)之行位址CA，選擇與行解碼器CA對應之鎖存電路XDL。
另，該等複數個鎖存電路XDL所包含之使用者資料Dat於寫入動作時，依序傳送至感測放大器模組SAM內之鎖存電路。又，感測放大器模組SAM內之鎖存電路所包含之使用者資料Dat於讀出動作時，依序傳送至鎖存電路XDL。又，鎖存電路XDL所包含之使用者資料Dat於資料輸出動作時，依序傳送至輸入輸出控制電路I/O。
[電壓產生電路VG之構成] 電壓產生電路VG(圖4)包含例如穩壓器等之降壓電路及電荷泵電路32(圖6)等之升壓電路。該等降壓電路及升壓電路分別連接於供給電源電壓V CC及接地電壓V SS(圖4)之電壓供給線。該等電壓供給線連接於例如參照圖2、圖3說明之焊墊電極P。電壓產生電路VG根據例如來自序列發生器SQC之控制信號，於對記憶胞陣列MCA之讀出動作、寫入動作及刪除動作時產生施加於位元線BL、源極線SL、字元線WL、及選擇閘極線(SGD、SGS)之複數個動作電壓，並同時輸出至複數條電壓供給線。根據來自序列發生器SQC之控制信號，適當調整自電壓供給線輸出之動作電壓。
電荷泵電路32例如圖6所示，具備電壓輸出電路32a、分壓電路32b、及比較器32c。分壓電路32b連接於電壓供給線L VG。比較器32c根據自分壓電路32b輸出之電壓V OUT´與參照電壓V REF之大小關係，對電壓輸出電路32a輸出反饋信號FB。
電壓輸出電路32a如圖7所示，具備複數個電晶體32a2a、32a2b。複數個電晶體32a2a、32a2b交替連接於電壓供給線L VG及電壓供給線L P之間。對圖示之電壓供給線L P，供給電源電壓V CC。串聯連接之複數個電晶體32a2a、32a2b之閘極電極連接於各者之汲極電極及電容元件CP32a3。又，電壓輸出電路32a具備AND電路32a4、位準移位器32a5a、及位準移位器32a5b。AND電路32a4輸出時脈信號CLK及反饋信號FB之邏輯和。位準移位器32a5a將AND電路32a4之輸出信號升壓並輸出。位準移位器32a5a之輸出端子經由電容元件CP32a3連接於電晶體32a2a之閘極電極。位準移位器32a5b將AND電路32a4之輸出信號之反轉信號升壓並輸出。位準移位器32a5b之輸出端子經由電容元件CP32a3連接於電晶體32a2b之閘極電極。
於反饋信號FB為“H”狀態之情形時，自AND電路32a4輸出時脈信號CLK。伴隨於此，電子自電壓供給線31移送至電壓供給線L P，且電壓供給線31之電壓增大。另一方面，於反饋信號FB為“L”狀態之情形時，不自AND電路32a4輸出時脈信號CLK。因此，電壓供給線31之電壓不增大。
分壓電路32b如圖6所示，具備電阻元件32b2、與可變電阻元件32b4。電阻元件32b2連接於電壓供給線L VG及分壓端子32b1之間。可變電阻元件32b4串聯連接於分壓端子32b1及電壓供給線L P之間。對該電壓供給線L P，供給接地電壓V SS。可變電阻元件32b4之電阻值可根據動作電壓控制信號V CTRL調整。因此，分壓端子32b1之電壓V OUT´之大小可根據動作電壓控制信號V CTRL調整。
比較器32c如圖6所示，輸出反饋信號FB。反饋信號FB於例如分壓端子32b1之電壓V OUT´大於參照電壓V REF之情形時成為“L”狀態。又，反饋信號FB於例如電壓V OUT´小於參照電壓V REF之情形時成為“H”狀態。
[序列發生器SQC之構成] 序列發生器SQC(圖4)根據儲存於指令暫存器CMR之指令資料Cmd，對列解碼器RD0、RD1、感測放大器模組SAM0、SAM1、及電壓產生電路VG輸出內部控制信號。又，序列發生器SQC將顯示記憶體晶粒MD之狀態之狀態資料Stt適當輸出至狀態暫存器STR。
又，序列發生器SQC產生就緒/忙碌信號，輸出至端子RY//BY。於端子RY//BY為“L”狀態之期間(忙碌期間)，基本禁止對記憶體晶粒MD之存取。又，於端子RY//BY為“H”狀態之期間(就緒期間)，允許對記憶體晶粒MD之存取。另，端子RY//BY由例如參照圖2、圖3說明之焊墊電極P實現。
[位址暫存器ADR之構成] 位址暫存器ADR如圖4所示，連接於輸入輸出控制電路I/O，儲存自輸入輸出控制電路I/O輸入之位址資料Add。位址暫存器ADR具備複數個例如8位元之暫存器行。暫存器行於執行例如讀出動作、寫入動作或刪除動作等內部動作時，保持與執行中之內部動作對應之位址資料Add。
另，位址資料Add包含例如行位址CA(圖4)及列位址RA(圖4)。列位址RA包含例如特定記憶體區塊BLK(圖5)之區塊位址、特定串單元SU及字元線WL之頁面位址、特定記憶胞陣列MCA(平面)之平面位址、及特定記憶體晶粒MD之晶片位址。
[指令暫存器CMR之構成] 指令暫存器CMR連接於輸入輸出控制電路I/O，儲存自輸入輸出控制電路I/O輸入之指令資料Cmd。指令暫存器CMR具備例如至少1組8位元之暫存器行。若於指令暫存器CMR儲存指令資料Cmd，則對序列發生器SQC發送控制信號。
[狀態暫存器STR之構成] 狀態暫存器STR連接於輸入輸出控制電路I/O，儲存向輸入輸出控制電路I/O輸出之狀態資料Stt。狀態暫存器STR具備複數個例如8位元之暫存器行。暫存器行於執行例如讀出動作、寫入動作或刪除動作等內部動作時，保持關於執行中之內部動作之狀態資料Stt。又，暫存器行保持例如記憶胞陣列MCA0、MCA1之就緒/忙碌資訊。
[輸入輸出控制電路I/O之構成] 輸入輸出控制電路I/O(圖4)具備資料信號輸入輸出端子DQn(n為0～7之自然數)、資料選通信號輸入輸出端子DQS、/DQS、連接於資料信號輸入輸出端子DQn之位移暫存器、連接於位移暫存器之緩衝電路、及電源端子VCCQ、VCC、VSS。
資料信號輸入輸出端子DQn、及資料選通信號輸入輸出端子DQS、/DQS之各者由例如參照圖2、圖3說明之焊墊電極P實現。經由資料信號輸入輸出端子DQn輸入之資料根據來自邏輯電路CTR之內部控制信號，自緩衝電路輸入至快取記憶體CM、位址暫存器ADR或指令暫存器CMR。又，經由資料信號輸入輸出端子DQn輸出之資料根據來自邏輯電路CTR之內部控制信號，自快取記憶體CM或狀態暫存器STR輸入至緩衝電路。
將經由資料選通信號輸入輸出端子DQS、/DQS輸入之信號(例如狀態選通信號及其互補信號)於經由資料信號輸入輸出端子DQn輸入資料時使用。經由資料信號輸入輸出端子DQn(n為0～7之自然數)輸入之資料，於資料選通信號輸入輸出端子DQS之電壓之上升邊緣(輸入信號之切換)及資料選通信號輸入輸出端子/DQS之電壓之下降邊緣(輸入信號之切換)之時序、以及資料選通信號輸入輸出端子DQS之電壓之下降邊緣(輸入信號之切換)及資料選通信號輸入輸出端子/DQS之電壓之上升邊緣(輸入信號之切換)之時序，被擷取至輸入輸出控制電路I/O內之位移暫存器內。
電源端子VCCQ、VCC、VSS藉由例如參照圖2、圖3說明焊墊電極P實現。電源端子VCCQ及電源端子VSS如圖8所示，連接於輸入輸出控制電路I/O(圖4)所包含之位移暫存器等。於電源端子VCCQ與電源端子VSS之間，連接電容元件CP bp。電容元件CP bp於高速動作時亦使電源端子VCCQ與電源端子VSS之間之電壓即電源電壓穩定化，作為所謂之旁路電容器發揮功能。
[邏輯電路CTR之構成] 邏輯電路CTR(圖4)具備複數個外部控制端子/CE、CLE、ALE、/WE、/RE、RE、與連接於該等複數個外部控制端子/CE、CLE、ALE、/WE、/RE、RE之邏輯電路。邏輯電路CTR經由外部控制端子/CE、CLE、ALE、/WE、/RE、RE自控制器晶粒CD接收外部控制信號，據此對輸入輸出控制電路I/O輸出內部控制信號。
另，外部控制端子/CE、CLE、ALE、/WE、/RE、RE之各者藉由例如參照圖2、圖3說明之焊墊電極P實現。
[記憶體晶粒MD之構造] 圖9係顯示本實施形態之半導體記憶裝置之構成例之模式性分解立體圖。如圖9所示，記憶體晶粒MD具備記憶胞陣列側之晶片C M、與周邊電路側之晶片C P。
於晶片C M之上表面，設置複數個外部焊墊電極P X。又，於晶片C M之下表面，設置複數個第1貼合電極P I1。又，於晶片C P之上表面，設置複數個第2貼合電極P I2。以下，針對晶片C M，將設置複數個第1貼合電極P I1之面稱為表面，將設置複數個外部焊墊電極P X之面稱為背面。又，針對晶片C P，將設置複數個第2貼合電極P I2之面稱為表面，將表面之相反側之面稱為背面。於圖示之例中，晶片C P之表面較晶片C P之背面設置於更上方，晶片C M之背面較晶片C M之表面設置於更上方。
晶片C M及晶片C P以晶片C M之表面與晶片C P之表面對向之方式配置。複數個第1貼合電極P I1分別與複數個第2貼合電極P I2對應設置，配置於可與複數個第2貼合電極P I2貼合之位置。第1貼合電極P I1與第2貼合電極P I2作為用於使晶片C M與晶片C P貼合且電性導通之貼合電極發揮功能。外部焊墊電極P X作為參照圖2及圖3說明之焊墊電極P發揮功能。
另，於圖9之例中，晶片C M之角部a1、a2、a3、a4分別與晶片C P之角部b1、b2、b3、b4對應。
圖10係顯示晶片C M之構成例之模式性仰視圖。圖10右下之虛線所包圍之部分顯示較設置複數個第1貼合電極P I1之晶片C M之表面更靠內部之構造。圖11係顯示晶片C P之構成例之模式性俯視圖。圖11之左下之虛線所包圍之部分顯示設置複數個第2貼合電極P I2之晶片C P之較表面更內部之構造。圖12係與圖10之A1-A1´線及圖11之B1-B1´線對應之模式性剖視圖。圖13係與圖10之A2-A2´線及圖11之B2-B2´線對應之模式性剖視圖。圖12及圖13顯示沿各線切斷圖10、圖11所示之構造，且於箭頭方向觀察之情形之剖面。
[晶片C M之構造] 晶片C M例如圖10所示，具備並列於X及Y方向之4個記憶體平面MP。記憶體平面MP具備設置上述記憶胞陣列MCA之記憶胞陣列區域R MCA、與設置於記憶胞陣列區域R MCA之X方向之一端側及另一端側之接觸區域R HU。又，晶片C M具備設置於較4個記憶體平面MP更靠Y方向之一端側之周邊區域R P。
晶片C M例如圖12及圖13所示，具備基體層L SB、設置於基體層L SB之下方之記憶胞陣列層L MCA、及設置於記憶胞陣列層L MCA之下方之複數個配線層M0、M1、M2。
[晶片C M之基體層L SB之構造] 例如圖13所示，基體層L SB具備設置於晶片C M之背面之絕緣層183、設置於絕緣層183之下方之配線層L MA、設置於配線層L MA之下方之絕緣層182、設置於絕緣層182之下方之絕緣層181、及設置於絕緣層181之下方之配線層L BSL。
絕緣層183為包含例如聚醯亞胺等之鈍化膜、氮化矽(Si 3N 4)、氧化矽(SiO 2)等之絕緣層。
配線層L MA係包含例如鋁(Al)等之導電性材料之配線層。配線層L MA包含設置於記憶胞陣列區域R MCA之導電層MA10、與設置於周邊區域R P之導電層MA20及導電層MA30。
導電層MA30之一部分經由設置於絕緣層183之開口TV，於記憶體晶粒MD之外部露出。該部分作為外部焊墊電極P X發揮功能。又，導電層MA30之一部分經由設置於絕緣層182之一部分之開口，與絕緣層181之上表面相接。該部分經由稍後敘述之接點CC30，電性連接於晶片C P中之構成。以下，有時將該部分稱為開口構造VA。
另，雖省略圖示，但導電層MA20之一部分亦經由設置於絕緣層183之開口TV，於記憶體晶粒MD之外部露出。該部分作為外部焊墊電極P X發揮功能。又，導電層MA20亦與導電層MA30同樣具備開口構造VA，經由連接於該開口構造VA之接點CC30，電性連接於晶片C P中之構成。
絕緣層182係包含例如氮化矽(Si 3N 4)、氧化矽(SiO 2)等之絕緣層。絕緣層181係包含例如氧化矽(SiO 2)等之絕緣層。
配線層L BSL係包含注入例如磷(P)等N型雜質或硼(B)等P型雜質之多晶矽(Si)等之半導體層之配線層。配線層L BSL包含設置於記憶胞陣列區域R MCA之導電層BSL10、與設置於周邊區域R P之導電層BSL20。於導電層BSL10及導電層BSL20之間，設置例如氧化矽(SiO 2)等絕緣層180。導電層BSL10與導電層BSL20相互電性絕緣。
又，於基體層L SB之記憶胞陣列區域R MCA中，於導電層MA10、與導電層BSL10之間設置複數個接點V10。接點V10於Z方向延伸，於上端中與MA10連接，於下端中與BSL10連接。接點V10亦可包含例如氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。
又，於基體層L SB之周邊區域R P中，於導電層MA20、與BSL20之間設置複數個接點V20。接點V20於Z方向延伸，於上端中與MA20連接，於下端中與BSL20連接。接點V20亦可包含例如與接點V10同樣之材料。
另，設置於基體層L SB之周邊區域R P之導電層MA20、導電層MA30、及導電層BSL20構成稍後敘述之電容元件CP10(圖16)。電容元件CP10作為例如參照圖8說明之電容元件CP bp發揮功能。對導電層MA20、導電層MA30、導電層BSL20、及電容元件CP10予以後述。
[晶片C M之記憶胞陣列層L MCA之記憶胞陣列層R MCA之構造] 例如圖13所示，於記憶胞陣列區域R MCA，設置並列於Y方向之複數個記憶胞區塊BLK。記憶胞區塊BLK具備並列於Y方向之複數個串單元SU。於Y方向上相鄰之2個記憶體區塊BLK之間，設置氧化矽(SiO 2)等之區塊間絕緣層ST。於Y方向上相鄰之2個串單元SU之間，設置氧化矽(SiO 2)等之串單元間絕緣層SHE。
圖14係放大顯示記憶胞陣列區域R MCA之模式性剖視圖。圖15係圖14之F所示之部分之模式性放大圖。另，圖15雖顯示YZ剖面，但於觀察沿半導體柱120之中心軸之YZ剖面以外之剖面(例如XZ剖面)之情形時，亦觀察與圖15同樣之構造。
記憶體區塊BLK例如圖14所示，具備並列於Z方向之複數個導電層110、於Z方向延伸之複數個半導體柱120、及分別設置於複數個導電層110及複數個半導體柱120之間之複數個閘極絕緣膜130。
導電層110係於X方向延伸之大致板狀之導電層。導電層110如圖15所示，可包含含有氮化鈦(TiN)等之障壁導電膜116、與鎢(W)等之金屬膜115之積層膜。另，於覆蓋障壁導電膜116之外周之位置，可設置氧化鋁(AlO)等之絕緣性之金屬氧化膜134。又，導電層110亦可包含例如含有磷(P)或硼(B)等雜質之多晶矽等。於並列於Z方向之複數個導電層110之間，設置氧化矽(SiO 2)等之絕緣層101。
於導電層110之上方，如圖14所示，設置上述導電層BSL10。導電層BSL10連接於半導體柱120之上端。於導電層110及導電層BSL10之間，設置氧化矽(SiO 2)等之絕緣層101。導電層BSL10作為源極線SL(圖5)發揮功能。源極線SL對於例如記憶胞陣列區域R MCA(圖12及圖13)所包含之所有記憶體區塊BLK共通地設置。
複數個導電層110中，位於最上層之一個或複數個導電層110作為源極側選擇閘極線SGS(圖5)及連接於其之複數個源極側選擇電晶體STS之閘極電極發揮功能。該等複數個導電層110於每個記憶體區塊BLK中電性獨立。
又，位於較其更下方之複數個導電層110作為字元線WL(圖5)及連接於其之複數個記憶胞MC(圖5)之閘極電極發揮功能。該等複數個導電層110分別於每個記憶體區塊BLK中電性獨立。
又，位於較其更下方之一個或複數個導電層110作為汲極側選擇閘極線SGD及連接於其之複數個汲極側選擇電晶體STD(圖5)之閘極電極發揮功能。該等複數個導電層110之Y方向之寬度小於其他導電層110。又，於Y方向上相鄰之2個導電層110之間，設置串單元間絕緣層SHE。該等複數個導電層110分別於每個串單元SU中電性獨立。
半導體柱120例如圖12及圖13所示，以特定之圖案並列於X方向及Y方向。半導體柱120作為1個記憶胞串MS(圖5)所包含之複數個記憶胞MC及選擇電晶體(STD、STS)之通道區域發揮功能。半導體柱120係例如多晶矽(Si)等之半導體層。於半導體柱120之中心部分，設置氧化矽等之絕緣層125(圖14)。
半導體柱120如圖14所示，具備半導體區域120 L、與設置於半導體區域120 L之下方之半導體區域120 U。又，半導體柱120具備連接於半導體區域120 L之下端及半導體區域120 U之上端之半導體區域120 J、連接於半導體區域120 L之上端之雜質區域122、及連接於半導體區域120 U之下端之雜質區域121。
半導體區域120 L、半導體區域120 U係於Z方向延伸之大致圓筒狀之區域。半導體區域120 L、半導體區域120 U之外周面分別藉由記憶胞陣列層L MCA所包含之複數個導電層110包圍，且與該等複數個導電層110對向。
雜質區域121包含例如磷(P)等N型雜質。於圖14之例中，由虛線顯示半導體區域120 U之下端部與雜質區域121之上端部之邊界線。雜質區域121經由例如接點Ch及接點Vy(圖12及圖13)連接於位元線BL。
雜質區域122包含例如磷(P)等N型雜質或硼(B)等P型雜質。於圖14之例中，由虛線顯示半導體區域120 L之上端部與雜質區域122之下端部之邊界線。雜質區域122連接於導電層BSL10。
另，如上所述，導電層BSL10經由複數個接點V10，連接於導電層MA10。導電層MA10包含例如鋁(Al)等導電性材料且為低電阻，作為發揮源極線SL之功能之導電層BSL10之輔助配線而發揮功能。另，自Z方向觀察，導電層BSL10亦可跨及與複數個半導體柱120重置之區域而設置。
閘極絕緣膜130具有覆蓋半導體柱120之外周面之圓筒狀之形狀。閘極絕緣膜130例如圖15所示，具備積層於半導體柱120及導電層110之間之隧道絕緣膜131、電荷蓄積膜132及區塊絕緣膜133。隧道絕緣膜131及區塊絕緣膜133為例如氧化矽(SiO 2)等之絕緣膜。電荷蓄積膜132為例如氮化矽(Si 3N 4)等，即可蓄積電荷之膜。隧道絕緣膜131、電荷蓄積膜123、及、區塊絕緣膜133具有大致圓筒狀之形狀，沿半導體柱120之外周面於Z方向延伸。
另，圖15顯示閘極絕緣膜130具備氮化矽等之電荷蓄積膜132之例。然而，閘極絕緣膜130亦可具備例如包含N型或P型雜質之多晶矽等之浮動閘極。
[晶片C M之記憶胞陣列層L MCA之接觸區域R HU之構造] 如圖12所示，於接觸區域R HU，設置複數個接點CC。該等複數個接點CC於Z方向延伸，於上端中分別與導電層110連接。該等複數個接點CC經由配線層M0、M1中之配線m0、m1及配線M2中之第1貼合電極P I1，連接於晶片C P中之構成。接點CC亦可包含例如氮化鈦(TiN)等之障壁導電膜及鎢(W)等之金屬膜之積層膜等。
[晶片C M之記憶胞陣列層L MCA之周邊區域R P之構造] 例如圖13所示，於周邊區域R P，設置接點CC30。接點CC30之一部分於上端中連接於導電層MA30之下表面，於下端中連接於後述之配線m0等。
[晶片C M之配線層M0、M1、M2之構造] 例如圖12及圖13所示，配線層M0、M1、M2所包含之複數條配線電性連接於例如記憶胞陣列層L MCA中之構成及晶片C P中之構成之至少一者。
配線層M0包含複數條配線m0。該等複數條配線m0亦可包含例如氮化鈦(TiN)等之障壁導電膜及銅(Cu)等之金屬膜之積層膜等。另，複數條配線m0中之一部分作為位元線BL(圖5)發揮功能。位元線BL例如圖12及圖13所示，並列於X方向且於Y方向延伸。又，該等複數條位元線BL分別連接於各串單元SU所包含之1個半導體柱120。
配線層M1例如圖12及圖13所示，包含複數條配線m1。該等複數條配線m1亦可包含例如氮化鈦(TiN)等之障壁導電膜及銅(Cu)等之金屬膜之積層膜等。
配線層M2包含複數個第1貼合電極P I1。該等複數個第1貼合電極P I1亦可包含例如氮化鈦(TiN)等之障壁導電膜及銅(Cu)等之金屬膜之積層膜等。
[晶片C P之構造] 晶片C P例如圖11所示，具備與記憶體平面MP對應並列於X方向及Y方向之4個周邊電路區域R PC。周邊電路區域R PC具備：感測放大器模組區域R SAM，其設置於與記憶胞陣列區域R MCA對向之區域中之一部分；及列解碼器區域R RD，其設置於與接觸區域R HU對向之區域。又，晶片C P具備設置於與周邊區域R P對向之區域之電路區域R C。
又，晶片C P例如圖12及圖13所示，具備半導體基板200、設置於半導體基板200之上方之電晶體層L TR、及設置於電晶體L TR之上方之複數個配線層M0´、M1´、M2´、M3´、M4´。
[晶片C P之半導體基板200之構造] 半導體基板200係包含例如含有硼(B)等P型雜質之P型矽(Si)之半導體基板。例如圖12及圖13所示，於半導體基板200之表面設置：N型井區域200N，其包含磷(P)等N型雜質；P型井區域200P，其包含硼(B)等P型雜質；半導體基板區域200S，其未設置N型井區域200N及P型井區域200P；及絕緣區域200I。N型井區域200N、P型井區域200P及半導體基板區域200S分別作為構成周邊電路PC之複數個電晶體Tr、及複數個電容器等之一部分發揮功能。
[晶片C P之電晶體層L TR之構造] 例如圖12及圖13所示，於半導體基板200之上表面，介隔絕緣層200G設置配線層GC。配線層GC包含與半導體基板200之表面對向之複數個電極gc。又，半導體基板200之各區域及配線層GC所包含之複數個電極gc分別連接於接點CS。
半導體基板200之N型井區域200N、P型井區域200P及半導體基板區域200S分別作為構成周邊電路PC之複數個電晶體Tr之通道區域、及複數個電容器之一者之電極等發揮功能。
配線層GC所包含之複數個電極gc分別作為構成周邊電路PC之複數個電晶體Tr之閘極電極、及複數個電容器之另一者之電極等發揮功能。
接點CS於Z方向延伸，於下端中連接於半導體基板200或電極gc之上表面。於接點CS與半導體基板200之連接部分，設置包含N型雜質或P型雜質之雜質區域。接點CS亦可包含例如氮化鈦(TiN)等之障壁導電膜及鎢(W)等之金屬膜之積層膜等。
[晶片C P之配線層M0´、M1´、M2´、M3´、M4´之構造] 配線層M0´設置於電晶體層L TR之上方。配線層M0´係包含例如鎢(W)等導電性材料之配線層。配線層M1´設置於配線層M0´之上方。配線層M1´係包含例如銅(Cu)等導電性材料之配線層。配線層M2´於圖12及圖13中省略顯示，設置於配線層M1´之上方。配線層M2´係包含例如銅(Cu)等導電性材料之配線層。配線層M3´係包含例如銅(Cu)或鋁(Al)等導電性材料之配線層。配線層M4´係包含例如銅(Cu)等導電性材料之配線層，且具備複數個第2貼合電極P I2。
[電容元件CP10] 接著，參照圖16對電容元件CP10進行說明。圖16係部分放大晶片C M之基體層L SB之周邊區域R P之構造之模式圖。圖16(a)係顯示電容元件CP10之構成例之模式性剖視圖，圖16(b)係與圖16(a)對應之部分之模式性俯視圖。
於圖16(a)、(b)顯示設置於配線層L MA之導電層MA30及導電層MA20、設置於配線層L BSL之導電層BSL20、連接於導電層BSL20及導電層MA30之接點V20、及連接於MA30之接點CC30。
如圖16(b)所示，電容元件CP10自Z方向觀察，設置於導電層MA30、與導電層BSL20重置之區域。即，與導電層BSL20對向之導電層MA30之部分作為電容元件CP10之一側之電極發揮功能，與導電層MA30對向之導電層BSL20之部分作為電容元件CP10之另一側之電極發揮功能。
導電層MA30包含作為外部焊墊電極P X(接合焊墊)發揮功能之部分。導電層MA30之作為外部焊墊電極P X發揮功能之部分亦作為電容元件CP10之一側之電極發揮功能。對導電層MA30供給接地電壓V SS。
導電層MA20包含自X方向及Y方向之兩側將導電層MA30四方包圍之部分。導電層MA20包含自Z方向觀察，與導電層BSL20重置之部分。自Z方向觀察，於導電層MA20與BSL20重置之部分，設置複數個接點V20。經由接點V20及導電層MA20，對導電層BSL20供給電源電壓V CCQ。
另，於以上之說明中，雖顯示對導電層MA30供給接地電壓V SS，對導電層BSL20供給大於接地電壓V SS之電源電壓V CCQ之例，但亦可對導電層MA30供給電源電壓V CCQ，對導電層BSL20供給接地電壓V SS。
[效果] 伴隨著半導體記憶裝置之界面速度之高速化，電源端子VCCQ、VSS之電壓之變動開始持續變大。於此種情形時，有時難以穩定地對半導體記憶裝置之各構成供給電力，無法使半導體記憶裝置穩定動作。為抑制該情況，而考慮例如增大連接於電源端子VCCQ、VSS之旁路電容器(電容元件CP bp(圖8))之電容。
另，為形成電容元件，亦可利用例如配線層中之配線或電晶體層L TR中之電晶體之通道區域及閘極電極。然而，於欲將此種構成之電容元件大電容化之情形時，需縮小配線層中之配線之面積、或電晶體層L TR中之電晶體之面積。
此處於本實施形態中，於配線層L MA中，於記憶胞陣列區域R MCA中設置作為源極線SL之輔助配線發揮功能之導電層MA10，於周邊區域R P中設置一部分作為外部焊墊電極P X發揮功能之導電層MA30(圖13)。另一方面，於配線層L BSL中，雖於記憶胞陣列區域R MCA中設置作為源極線SL發揮功能之導電層BSL10，但於周邊區域R P中，未設置作為源極線SL之導電層。
因此，於周邊區域R P之配線層L BSL，可於與導電層MA30對向之位置配置較大面積之導電層BSL20。藉由此種導電層MA30及導電層BSL20，可構成電性連接於外部焊墊電極P X之靜電電容較大之電容元件CP10。
若使用此種電容元件CP10作為旁路電容器，則無需縮小配線或電晶體之面積。藉此，於推進半導體記憶裝置之高積體化之情形時，不會使半導體記憶裝置之動作不穩定化，可謀求半導體記憶裝置之界面速度之高速化。
又，於形成作為外部焊墊電極P X發揮功能之導電層MA30時，可一併形成導電層MA20。又，於形成作為源極線SL發揮功能之導電層BSL10時，可一併形成導電層BSL20。又，於形成連接於導電層MA10之接點V10時，可一併形成連接於導電層BSL20之接點V20。又，於形成其他接點CC等時，可一併形成連接於導電層MA30之接點CC30。因此，可不使製造成本增大而實現本實施形態之半導體記憶裝置。
[第1實施形態之變化例1] 接著，參照圖17，對第1實施形態之半導體記憶裝置之變化例1進行說明。圖17係顯示本變化例之半導體記憶裝置之一部分構成之模式性俯視圖。
[電容元件CP11] 基本而言，本變化例之半導體記憶裝置與第1實施形態之半導體記憶裝置同樣地構成。但，例如圖17所示，本變化例之半導體記憶裝置具備電容元件CP11以取代電容元件CP10。電容元件CP11基本上與電容元件CP10同樣地構成。然而，電容元件CP11具備導電層MA21以取代導電層MA20。
基本而言，導電層MA21與導電層MA20同樣地構成。其中，自Z方向觀察，導電層MA21包含相對於導電層MA30，自X方向之兩側及Y方向之單側包圍三方之部分。又，自Z方向觀察，複數個接點V20設置於導電層MA21與BSL20重置之部分。經由接點V20及導電層MA21，對導電層BSL20供給電源電壓V CCQ。
另，於以上之說明中，雖顯示對導電層MA30供給接地電壓V SS，對導電層BSL20供給大於接地電壓V SS之電源電壓V CCQ之例，但亦可對導電層MA30供給電源電壓V CCQ，對導電層BSL20供給接地電壓V SS。
[第1實施形態之變化例2] 接著，參照圖18，對第1實施形態之半導體記憶裝置之變化例2進行說明。圖18係顯示本變化例之半導體記憶裝置之一部分構成之模式性俯視圖。
[電容元件CP12] 基本而言，本變化例之半導體記憶裝置與第1實施形態之半導體記憶裝置同樣地構成。但，例如圖18所示，本變化例之半導體記憶裝置具備電容元件CP12以取代電容元件CP10。基本而言，電容元件CP12與電容元件CP10同樣地構成。然而，電容元件CP12具備導電層MA22、導電層MA32、及導電層BSL22以取代導電層MA20、導電層MA30、及導電層BSL20。
基本而言，導電層MA32與導電層MA30同樣地構成。其中，於導電層MA32中，作為外部焊墊電極P X發揮功能之部分、與作為電容元件CP12之一側之電極發揮功能之部分不同。於圖示之例中，導電層MA32之作為電容元件CP12之一側之電極發揮功能之部分相對於作為外部焊墊電極P X發揮功能之部分設置於X方向之負側，於X方向延伸。又，開口構造VA相對於作為外部焊墊電極P X發揮功能之部分設置於Y方向之正側。
基本而言，導電層MA22與導電層MA20同樣地構成。其中，導電層MA22於一方向例如X方向延伸，包含自Z方向觀察與導電層BSL22重置之部分。自Z方向觀察，於導電層MA22與BSL22重置之部分，設置複數個接點V20。經由接點V20及導電層MA22對導電層BSL20供給電源電壓V CCQ。
另，於以上之說明中，雖顯示對導電層MA32供給接地電壓V SS，對導電層BSL22供給大於接地電壓V SS之電源電壓V CCQ之例，但亦可對導電層BSL22供給電源電壓V CCQ，對導電層MA32供給接地電壓V SS。
[第1實施形態之變化例3] 接著，參照圖19，對第1實施形態之半導體記憶裝置之變化例3進行說明。圖19係顯示本變化例之半導體記憶裝置之一部分構成之模式性俯視圖。
[電容元件CP13] 基本而言，本變化例之半導體記憶裝置與第1實施形態之半導體記憶裝置同樣地構成。其中，例如圖19所示，本變化例之半導體記憶裝置具備電容元件CP13以取代電容元件CP10。又，圖19圖示導電層MA43。
導電層MA43包含作為外部焊墊電極P X(DQn)發揮功能之部分。該部分亦可設置於例如外部焊墊電極P X(VCCQ)、與外部焊墊電極P X(VSS)之間。另，導電層MA43不包含自Z方向觀察，與導電層BSL23重置之部分。又，導電層MA43包含連接於複數個接點CC30之開口構造VA。
基本而言，電容元件CP13與電容元件CP10同樣地構成。然而，電容元件CP13具備導電層MA23、導電層MA33、及導電層BSL23以取代導電層MA20、導電層MA30、及導電層BSL20。
基本而言，導電層MA33與導電層MA30同樣地構成。其中，於導電層MA33中，作為外部焊墊電極P X發揮功能之部分、與作為電容元件CP13之一側之電極發揮功能之部分不同。於圖示之例中，導電層MA33之作為電容元件CP13之一側之電極發揮功能之部分相對於導電層MA43設置於Y方向之負側，於X方向延伸。又，開口構造VA相對於作為外部焊墊電極P X發揮功能之部分設置於Y方向之正側。
基本而言，導電層MA23與導電層MA20同樣地構成。其中，導電層MA23不包含自X方向及Y方向之兩側將導電層MA30四方包圍之部分。
另，於以上之說明中，雖顯示對導電層MA33供給接地電壓V SS，對導電層BSL23供給大於接地電壓V SS之電源電壓V CCQ之例，但亦可對導電層MA33供給電源電壓V CCQ，對導電層BSL23供給接地電壓V SS。
[第1實施形態之變化例4] 接著，參照圖20，對第1實施形態之半導體記憶裝置之變化例4進行說明。圖20係顯示本變化例之半導體記憶裝置之一部分構成之模式性俯視圖。
[電容元件CP14a、電容元件CP14b] 基本而言，本變化例之半導體記憶裝置與第1實施形態之半導體記憶裝置同樣地構成。其中，例如圖20所示，本變化例之半導體記憶裝置具備電容元件CP14a、與電容元件CP14b以取代電容元件CP10。
電容元件CP14a具備例如導電層MA24a、導電層MA34a、及導電層BSL24a。
基本而言，導電層MA34a與導電層MA30同樣地構成。其中，於導電層MA34a中，作為外部焊墊電極P X發揮功能之部分、與作為電容元件CP14a之一側之電極發揮功能之部分不同。於圖示之例中，導電層MA34a之作為電容元件CP14a之一側之電極發揮功能之部分相對於作為外部焊墊電極P X發揮功能之部分設置於Y方向之負側。又，開口構造VA相對於作為外部焊墊電極P X發揮功能之部分設置於Y方向之負側。
基本而言，導電層MA24a與導電層MA20同樣地構成。其中，導電層MA24a具備自Z方向觀察，與導電層BSL24a重置之部分。
電容元件CP14b具備例如導電層MA24b、導電層MA34b、及導電層BSL24b。基本而言，導電層MA24b、導電層MA34b、導電層BSL24b與導電層MA24a、導電層MA34a、導電層BSL24a同樣地構成。
其中，經由外部焊墊電極P X(VCCQ)對導電層MA34b供給電源電壓V CCQ。又，經由導電層MA24b及接點V20對導電層BSL24b供給接地電壓V SS。
另，導電層MA24a可與導電層MA34b連續形成。同樣，導電層MA24b亦可與導電層MA34a連續形成。
[第2實施形態] 接著，參照圖21及圖22，對第2實施形態之半導體記憶裝置進行說明。圖21係顯示第2實施形態之半導體記憶裝置之一部分構成之模式性剖視圖，顯示與圖13相當之部分。圖22(a)係顯示第2實施形態之電容元件CP20之構成例之模式性剖視圖，圖22(b)係與圖22(a)對應之部分之模式性俯視圖。另，以下之說明中，對與第1實施形態同樣之構成，省略說明。
基本而言，本實施形態之半導體記憶裝置與第1實施形態之半導體記憶裝置同樣地構成。其中，第2實施形態之半導體記憶裝置具備電容元件CP20以取代電容元件CP10。
[電容元件CP20] 基本而言，電容元件CP20與電容元件CP10同樣地構成。然而，如參照圖13及圖16(a)、(b)說明，於電容元件CP10，設置自上方連接於導電層BSL20之接點V20及導電層MA20。另一方面，如圖21及圖22(a)、(b)所示，於電容元件CP20，設置自下方連接於導電層BSL20之接點CC40。
另，自Z方向觀察，複數個接點CC40只要設置於與導電層BSL20重置之部分即可。例如，自Z方向觀察，複數個接點CC40可設置於與外部焊墊電極P X重置之位置，亦可設置於不重置之位置。
另，於以上之說明中，雖顯示對導電層MA30供給接地電壓V SS，對導電層BSL20供給大於接地電壓V SS之電源電壓V CCQ之例，但亦可對導電層MA30供給電源電壓V CCQ，對導電層BSL20供給接地電壓V SS。
[第3實施形態] 接著，參照圖23，對第3實施形態之半導體記憶裝置進行說明。圖23係顯示第3實施形態之半導體記憶裝置之一部分構成之模式性剖視圖。另，於以下之說明中，針對與第1實施形態同樣之構成，省略說明。
基本而言，本實施形態之半導體記憶裝置與第1實施形態之半導體記憶裝置同樣地構成。其中，第3實施形態之半導體記憶裝置具備設置於記憶胞陣列區域R MCA、與周邊區域R P之間之區域R CC。
如圖23所示，於區域R CC，設置複數個接點CC CP。複數個接點CC CP於Z方向延伸，於上端中連接於例如絕緣層180，於下端中連接於例如配線層M0中之配線m0，經由配線m0、m1等連接於晶片C P中之構成。接點CC CP亦可包含例如氮化鈦(TiN)等之障壁導電膜及鎢(W)等之金屬膜之積層膜等。
又，複數個接點CC CP分別為參照圖8說明之旁路電容器，可作為電容元件CP bp之一部分發揮功能。例如，複數個接點CC CP中相鄰之2個可作為電容元件CP bp之一者及另一者之電極發揮功能。又，複數個接點CC CP中相鄰之2個亦可分別經由配線m0、m1、第1貼合電極P I1、晶片C P中之構成等，分別連接於電源端子VSS、VCCQ。於半導體記憶裝置動作時，經由電源端子VSS、VCCQ，對複數個接點CC CP供給接地電壓V SS及電源電壓V CCQ。
[其他] 於第1～第3實施形態中，顯示使用電容元件CP10、CP20等作為旁路電容器之例。然而，若為周邊電路PC所包含之電容元件，則亦可於參照圖8說明之電容元件CP bp以外使用。例如，電容元件CP10、CP20等亦可使用於參照圖7說明之電容元件32a3。
又，於第1～第3實施形態中，顯示電容元件CP10、CP20等設置於周邊區域R P之例。然而，電容元件CP10、CP20等亦可設置於周邊區域R P以外之區域，例如較接觸區域R HU更靠X方向之外側(圖10)等。
又，於第1～第3實施形態中，電容元件CP10、CP20等可為平行板電容器。於該情形時，電容元件CP10、CP20等之一側及另一側之電極亦可為平行板電容器中之一側及另一側之電極板。
又，電容元件CP10(圖16)亦可如圖24所示之電容元件CP10´般構成。電容元件CP10´於配線層L BSL中具備導電層BSL30a、設置於導電層BSL30a之下方之絕緣層BSL30b、及設置於絕緣層BSL30b之下方之導電層BSL30c以取代導電層BSL20。導電層BSL30a及導電層BSL30c為注入例如磷(P)等N型雜質或硼(B)等P型雜質之多晶矽(Si)等之半導體層。絕緣層BSL30b為例如氮化矽(Si 3N 4)等之絕緣層。又，於此種情形時，如圖24所示，複數個接點V20亦可自上方連接於導電層BSL30a。
又，電容元件CP20(圖22)亦可如圖25所示之電容元件CP20´般構成。電容元件CP20´與電容元件CP10´(圖24)同樣，於配線層L BSL中具備導電層BSL30a、設置於導電層BSL30a之下方之絕緣層BSL30b、及設置於絕緣層BSL30b之下方之導電層BSL30c以取代導電層BSL20。於此種情形時，如圖25所示，複數個接點CC40亦可自下方連接於導電層BSL30a。
又，於圖10之例中，接觸區域R HU設置於記憶胞陣列區域R MCA之X方向之兩端部。然而，此種構成僅為例示，可適當調整具體之構成。例如，接觸區域R HU可設置於X方向之一端部而非記憶胞陣列區域R MCA之X方向之兩端部。又，接觸區域R HU亦可設置於記憶胞陣列區域R MCA之X方向之中央位置或中央附近之位置。
雖已說明本發明之若干實施形態，但該等實施形態係作為例提示者，並非意欲限定發明之範圍。該等新穎之實施形態可於其他各種形態中實施，且可於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨，且包含於申請專利範圍所記載之發明與其均等之範圍。
10:記憶體系統 20:主電腦 31:電壓供給線 32:電荷泵電路 32a:電壓輸出電路 32a2a:電晶體 32a2b:電晶體 32a4:AND電路 32a5a:位準移位器 32a5b:位準移位器 32b:分壓電路 32b1:分壓端子 32b2:電阻元件 32b4:可變電阻元件 32c:比較器 101:絕緣層 110:導電層 115:金屬膜 116:障壁導電膜 120:半導體柱 120 J:半導體區域 120 L:半導體區域 120 U:半導體區域 121:雜質區域 122:雜質區域 125:絕緣層 130:閘極絕緣膜 131:隧道絕緣膜 132:電荷蓄積膜 133:區塊絕緣膜 134:金屬氧化膜 180:絕緣層 181:絕緣層 182:絕緣層 183:絕緣層 200:半導體基板 200G:絕緣層 200I:絕緣區域 200N:N型井區域 200P:P型井區域 200S:半導體基板區域 ADR:位址暫存器 Add:位址資料 ALE:外部控制端子 a1:角部 a2:角部 a3:角部 a4:角部 BL:位元線 BLK:記憶體區塊 BSL10:導電層 BSL20:導電層 BSL22:導電層 BSL23:導電層 BSL24a:導電層 BSL24b:導電層 BSL30a:導電層 BSL30b:絕緣層 BSL30c:絕緣層 b1:角部 b2:角部 b3:角部 b4:角部 CA:行位址 CC:接點 CC30:接點 CC40:接點 CC CP:接點 CD:控制器晶粒 /CE:外部控制端子 Ch:接點 CLE:外部控制端子 CLK:時脈信號 C M:晶片 CM0:快取記憶體 CM1:快取記憶體 Cmd:指令資料 CMR:指令暫存器 C P:晶片 CP10:電容元件 CP10´: 電容元件 CP11:電容元件 CP12:電容元件 CP13:電容元件 CP14a:電容元件 CP14b:電容元件 CP20:電容元件 CP20´:電容元件 CP32a3:電容元件 CP bp:電容元件 CS:接點 CTR:邏輯電路 Dat:使用者資料 DQ0~DQ7:資料信號輸入輸出端子 DQn:資料信號輸入輸出端子 DQS:資料選通信號輸入輸出端子 /DQS:資料選通信號輸入輸出端子 FB:反饋信號 GC:配線層 gc:電極 I/O:輸入輸出控制電路 L BSL:配線層 L MA:配線層 L MCA:記憶胞陣列層 L P:電壓供給線 L SB:基體層 L TR:電晶體層 L VG:電壓供給線 M0:配線層 m0:配線 M0´:配線層 M1:配線層 M1´:配線層 m1:配線 M2:配線層 M2´:配線層 M3´:配線層 M4´:配線層 MA10:導電層 MA20:導電層 MA21:導電層 MA22:導電層 MA23:導電層 MA24a:導電層 MA24b:導電層 MA30:導電層 MA32:導電層 MA33:導電層 MA34a:導電層 MA34b:導電層 MA43:導電層 MC:記憶胞 MCA:記憶胞陣列 MCA0:記憶胞陣列 MCA1:記憶胞陣列 MD:記憶體晶粒 MP:記憶體平面 MS:記憶體串 MSB:安裝基板 PC:周邊電路 P I1:第1貼合電極 P I2:第2貼合電極 P X:外部焊墊電極 RA:列位址 R C:電路區域 R CC:區域 RD0:列解碼器 RD1:列解碼器 RE:外部控制端子 /RE:外部控制端子 R HU:接觸區域 R MCA:記憶胞陣列區域 R P:周邊區域 R PC:周邊電路區域 R RD:列解碼器區域 R SAM:感測放大器模組區域 RY//BY:端子 SA0:感測放大器 SA1:感測放大器 SAM0:感測放大器模組 SAM1:感測放大器模組 SGD:汲極側選擇閘極線 SGS:源極側選擇閘極線 SHE:串單元間絕緣層 SL:源極線 SQC:序列發生器 ST:區塊間絕緣層 STD:汲極側選擇電晶體 STR:狀態暫存器 STS:源極側選擇電晶體 Stt:狀態資料 SU:串單元 Tr:電晶體 TV:開口 V10:接點 V20:接點 VA:開口構造 VCC:電源端子 V CC:電源電壓 VCCQ:電源端子 V CCQ:電源電壓 V CTRL:動作電壓控制信號 VG:電壓產生電路 V OUT:電壓 V OUT´:電壓 V REF:參照電壓 VSS:電源端子 V SS:接地電壓 Vy:接點 /WE:外部控制端子 WL:字元線 XDL0:鎖存電路 XDL1:鎖存電路
圖1係顯示第1實施形態之半導體記憶裝置之構成之模式性方塊圖。 圖2係顯示同半導體記憶裝置之構成例之模式性側視圖。 圖3係顯示同半導體記憶裝置之構成例之模式性俯視圖。 圖4係顯示同半導體記憶裝置之構成例之模式性方塊圖。 圖5係顯示同半導體記憶裝置之一部分構成之模式性電路圖。 圖6係顯示同半導體記憶裝置之一部分構成之模式性電路圖。 圖7係顯示同半導體記憶裝置之一部分構成之模式性電路圖。 圖8係顯示同半導體記憶裝置之一部分構成之模式性電路圖。 圖9係顯示同半導體記憶裝置之一部分構成之模式性立體圖。 圖10係顯示同半導體記憶裝置之一部分構成之模式性仰視圖。 圖11係顯示同半導體記憶裝置之一部分構成之模式性俯視圖。 圖12係與圖10之A1-A1´線及圖11之B1-B1´線對應之模式性剖視圖。 圖13係與圖10之A2-A2´線及圖11之B2-B2´線對應之模式性剖視圖。 圖14係顯示同半導體記憶裝置之一部分構成之模式性剖視圖。 圖15係顯示同半導體記憶裝置之一部分構成之模式性剖視圖。 圖16(a)、(b)係顯示同半導體記憶裝置之一部分構成之模式性剖視圖及俯視圖。 圖17係顯示第1實施形態之變化例1之半導體記憶裝置之一部分構成之模式性俯視圖。 圖18係顯示第1實施形態之變化例2之半導體記憶裝置之一部分構成之模式性俯視圖。 圖19係顯示第1實施形態之變化例3之半導體記憶裝置之一部分構成之模式性俯視圖。 圖20係顯示第1實施形態之變化例4之半導體記憶裝置之一部分構成之模式性俯視圖。 圖21係顯示第2實施形態之半導體記憶裝置之一部分構成之模式性剖視圖。 圖22(a)、(b)係顯示同半導體記憶裝置之一部分構成之模式性剖視圖。 圖23係顯示第3實施形態之半導體記憶裝置之一部分構成之模式性剖視圖。 圖24係顯示其他實施形態之半導體記憶裝置之一部分構成之模式性剖視圖。 圖25係顯示其他實施形態之半導體記憶裝置之一部分構成之模式性剖視圖。
BSL20:導電層
CC30:接點
CP10:電容元件
LBSL:配線層
LMA:配線層
MA20:導電層
MA30:導電層
PX:外部焊墊電極
RP:周邊區域
TV:開口
V20:接點
VA:開口構造
VCCQ:電源電壓
VSS:接地電壓

Claims (11)

  1. 一種半導體記憶裝置，其具備： 基板； 第1配線層，其包含第1導電層及第2導電層； 第2配線層，其設置於上述基板與上述第1配線層之間；及 記憶胞陣列層，其設置於上述基板與上述第2配線層之間；且 上述記憶胞陣列層具備： 複數個第3導電層，其等並列於與上述基板之表面交叉之第1方向； 半導體層，其於上述第1方向延伸，且與上述複數個第3導電層對向；及 電荷蓄積層，其設置於上述複數個第3導電層、與上述半導體層之間；且 上述第2配線層具備： 第4導電層，其連接於上述半導體層之上述第1方向之一端部；及 第5導電層，其與上述第1導電層對向，電性連接於上述第2導電層。
  2. 如請求項1之半導體記憶裝置，其中 上述第1配線層具備第6導電層； 上述半導體記憶裝置具備設置於上述第1配線層、與上述第2配線層之間之第1接點及第2接點； 上述第6導電層經由上述第1接點與上述第4導電層連接； 上述第2導電層經由上述第2接點與上述第5導電層連接。
  3. 如請求項1之半導體記憶裝置，其具備： 第1接合焊墊；且 上述第2導電層包含上述第1接合焊墊。
  4. 一種半導體記憶裝置，其具備： 基板； 第1配線層，其包含第1導電層； 第2配線層，其設置於上述基板與上述第1配線層之間；及 記憶胞陣列層，其設置於上述基板與上述第2配線層之間，包含胞陣列區域及周邊區域；且 上述胞陣列區域具備： 複數個第3導電層，其等並列於與上述基板之表面交叉之第1方向； 半導體層，其於上述第1方向延伸，且與上述複數個第3導電層對向；及 電荷蓄積層，其設置於上述複數個第3導電層、與上述半導體層之間；且 上述周邊區域具備於上述第1方向延伸之第3接點及第4接點； 上述第2配線層具備： 第4導電層，其連接於上述半導體層之上述第1方向之一端部；及 第5導電層，其與上述第1導電層對向；且 上述第1導電層電性連接於上述第3接點； 上述第5導電層電性連接於上述第4接點。
  5. 如請求項1至4中任一項之半導體記憶裝置，其具備： 第2接合焊墊；且 上述第1導電層包含上述第2接合焊墊。
  6. 如請求項1至4中任一項之半導體記憶裝置，其中 上述半導體記憶裝置具備電容元件； 上述第1導電層包含上述電容元件之一者之電極板； 上述第5導電層包含上述電容元件之另一者之電極板。
  7. 如請求項1至4中任一項之半導體記憶裝置，其具備： 相互連接之第1晶片及第2晶片；且 上述第1晶片具備： 上述記憶胞陣列層； 上述第1配線層，其相對於上述記憶胞陣列層，設置於上述第1方向之一側；及 複數個第1貼合電極，其等相對於上述記憶胞陣列層，設置於上述第1方向之另一側；且 上述第2晶片具備： 上述基板； 複數個電晶體，其等設置於上述基板之表面； 複數個第2貼合電極，其等電性連接於上述複數個電晶體；且 上述複數個第1貼合電極連接於上述複數個第2貼合電極。
  8. 如請求項1至4中任一項之半導體記憶裝置，其中 上述第4導電層及上述第5導電層包含多晶矽。
  9. 如請求項1至4中任一項之半導體記憶裝置，其中 上述第1導電層自上述第1方向觀察，包含與上述第5導電層重置之部分。
  10. 如請求項1至4中任一項之半導體記憶裝置，其中 上述第4導電層自上述第1方向觀察，包含與上述半導體層重置之部分。
  11. 如請求項1至4中任一項之半導體記憶裝置，其中 對上述第1導電層及上述第5導電層中之任一者供給第1電壓，對另一者供給大於上述第1電壓之第2電壓。
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