CN113129948B - 包括页缓冲器的半导体存储器装置 - Google Patents

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Abstract

包括页缓冲器的半导体存储器装置。一种半导体存储器装置包括：锁存器，其限定在电路芯片上；以及位线选择晶体管，其限定在层叠在所述电路芯片中的第一存储器芯片以及层叠在所述第一存储器芯片上的第二存储器芯片中。所述位线选择晶体管与所述锁存器交换数据。

Description

包括页缓冲器的半导体存储器装置
技术领域
各种实施方式总体上涉及半导体存储器装置，具体地，涉及一种包括页缓冲器的半导体存储器装置。
背景技术
随着对便携式电话、移动存储器装置和数字相机的需求增加，对主要用作这些产品的存储器装置的非易失性存储器装置的需求也增加。例如，NAND闪存装置广泛用在具有非易失性存储器的数据存储装置中。NAND闪存装置包括多个页缓冲器，其联接到位线，并且执行使用页缓冲器读取和输出存储在存储器单元中的数据所需的操作。
近来，已提出了多个存储器芯片层叠在电路芯片上并以页缓冲器限定的一种结构，作为解决对半导体存储器装置中的大容量和高性能的需求的措施。
发明内容
各种实施方式涉及能够减小层叠的存储器芯片之间的操作速度的差异的半导体存储器装置。
各种实施方式还涉及能够改进操作速度的半导体存储器装置。
在实施方式中，一种半导体存储器装置可包括：限定在电路芯片上的锁存器；限定在层叠在电路芯片上的第一存储器芯片中的位线选择晶体管；以及限定在层叠在第一存储器芯片上的第二存储器芯片中的位线选择晶体管。位线选择晶体管与锁存器交换数据。
在实施方式中，一种半导体存储器装置可包括：位线选择晶体管，其限定在层叠在电路芯片上的第一存储器芯片和第二存储器芯片中的每一个中；贯穿芯片互连器，其横穿第一存储器芯片和第二存储器芯片，并且共同联接到第一存储器芯片的位线选择晶体管和第二存储器芯片的位线选择晶体管；以及锁存器，其限定在电路芯片中，并且通过贯穿芯片互连器联接到第一存储器芯片的位线选择晶体管和第二存储器芯片的位线选择晶体管。
在实施方式中，一种半导体存储器装置可包括：页缓冲器电路的限定在电路芯片上的低电压元件；以及页缓冲器电路的限定在层叠在电路芯片上的第一存储器芯片和第二存储器芯片中的每一个中的高电压元件。
附图说明
图1是示出根据本公开的实施方式的半导体存储器装置的表示的框图。
图2是示出图1所示的存储块之一的表示的等效电路图。
图3A和图3B是示出根据本公开的实施方式的页缓冲器和CSL擦除单元的表示的电路图。
图4、图5、图6、图7、图8、图9和图10是示意性地示出根据本公开的实施方式的半导体存储器装置的表示的图。
图11是示出根据本公开的实施方式的半导体存储器装置的示例的横截面图。
图12A、图12B、图13A和图13B是示出与本公开有关的半导体存储器装置的表示的示图。
图14是示意性地示出包括根据本公开的实施方式的半导体存储器装置的存储器系统的表示的框图。
图15是示意性地示出包括根据本公开的实施方式的半导体存储器装置的计算系统的表示的框图。
具体实施方式
本公开的优点和特征以及实现它们的方法将从以下参照附图描述的示例性实施方式的描述而变得显而易见。然而，本公开不限于本文所公开的示例性实施方式，而是可按照各种不同的方式实现。本公开的示例性实施方式向本领域技术人员传达本公开的范围。
描述本公开的实施方式的附图中给出的元件的图形、尺寸、比例、角度、数量仅仅是例示性的而非限制性的。贯穿说明书，相似的标号表示相似的元件。在描述本公开时，当确定已知现有技术的详细描述可能使本公开的主旨或清晰度模糊时，将省略其详细描述。将理解，除非另外具体地说明，否则说明书和权利要求中所使用的术语“包括”、“具有”、“包含”等不应被解释为限于之后列出的手段。在涉及单数名词(例如，“一个”、“一种”、“该”)时使用不定冠词或定冠词的情况下，除非另外具体地说明，否则冠词可包括该名词的复数。即使没有明确说明，本公开的实施方式中的元件也应该被解释为包括误差容限。
另外，在描述本公开的组件时，可存在类似第一、第二、A、B、(a)和(b)使用的术语。这些仅是为了将一个组件与另一组件相区别，而非暗指或暗示组件的实质、次序、顺序或数量。另外，本公开的实施方式中的元件不受这些术语限制。这些术语仅用于将一个元件与另一元件相区分。因此，如本文所使用的，在本公开的技术构思内，第一元件可以是第二元件。
如果组件被描述为“连接”、“联接”或“链接”到另一组件，则可意指该组件不仅可直接“连接”、“联接”或“链接”，而且可经由第三组件间接“连接”、“联接”或“链接”。在描述位置关系时，例如“在元件B上的元件A”、“在元件B上方的元件A”、“在元件B下方的元件A”以及“在元件B旁边的元件A”，除非明确地使用术语“直接”或“紧挨”，否则另一元件C可设置在元件A和B之间。
本公开的各种示例性实施方式的特征可部分或全部联接、组合或分离。技术上，各种交互和操作是可能的。各种示例性实施方式可单独地实践或组合实践。
以下，将参照附图详细描述本公开的实施方式的各种示例。
图1是示出根据本公开的实施方式的半导体存储器装置的表示的框图。
参照图1，根据本公开的实施方式的半导体存储器装置100可包括存储器单元阵列110、行解码器(X-DEC)120、页缓冲器电路130、外围电路(PERI电路)140和CSL擦除单元150。
存储器单元阵列110可包括第一存储器单元阵列110A和第二存储器单元阵列110B。第一存储器单元阵列110A和第二存储器单元阵列110B可被限定在不同的存储器芯片上。尽管本实施方式示出存储器单元阵列110配置在两个存储器芯片中的情况，但是要注意的是，存储器单元阵列110可配置在三个或更多个存储器芯片中。
第一存储器单元阵列110A和第二存储器单元阵列110B中的每一个可包括多个存储块BLK。尽管未示出，各个存储块BLK可包括多个单元串。各个单元串可包括串联联接的至少一个漏极选择晶体管、多个存储器单元和至少一个源极选择晶体管。各个存储器单元可以是易失性存储器单元，或者可以是非易失性存储器单元。尽管下面将描述半导体存储器装置100是垂直NAND闪存装置，但是将理解，本公开的技术精神不限于此。
第一存储器单元阵列110A和第二存储器单元阵列110B的各个存储块BLK可通过多条行线RL联接到行解码器120。第一存储器单元阵列110A和第二存储器单元阵列110B可通过位线BL联接到页缓冲器电路130。
响应于从外围电路140提供的行地址X_A，行解码器120可从包括在第一存储器单元阵列110A和第二存储器单元阵列110B中的存储块BLK当中选择任一个存储块BLK。行解码器120可将从外围电路140提供的操作电压X_V传送至与从包括在第一存储器单元阵列110A和第二存储器单元阵列110B中的存储块BLK当中选择的存储块BLK联接的行线RL。为了传送操作电压X_V，行解码器120可包括分别与存储块BLK对应的多个通过晶体管单元(未示出)。各个通过晶体管单元可包括分别联接到对应存储块BLK的行线RL的多个通过晶体管。通过晶体管单元的数量可等于包括在第一存储器单元阵列110A中的存储块BLK的数量与包括在第二存储器单元阵列110B中的存储块BLK的数量之和。
半导体存储器装置100的擦除操作可以存储块BLK为单位执行。当在擦除操作中将擦除电压Verase施加到存储器单元的沟道时，行解码器120可响应于从外围电路140提供的行地址X_A来选择存储块BLK中的至少一个。
页缓冲器电路130可包括分别联接到位线BL的多个页缓冲器PB。页缓冲器电路130可从外围电路140接收页缓冲器控制信号PB_C，并且可向外围电路140发送数据信号DATA以及从外围电路140接收数据信号DATA。页缓冲器电路130可响应于页缓冲器控制信号PB_C来控制布置在存储器单元阵列110中的位线BL。例如，页缓冲器电路130可通过响应于页缓冲器控制信号PB_C感测存储器单元阵列110的位线BL的信号来检测存储在存储器单元阵列110的存储器单元中的数据，并且可根据所检测的数据来将数据信号DATA发送到外围电路140。页缓冲器电路130可响应于页缓冲器控制信号PB_C来基于从外围电路140接收的数据信号DATA将信号施加到位线BL，并且由此，可将数据写在存储器单元阵列110的存储器单元中。因此，页缓冲器电路130可将数据写在与启用的字线联接的存储器单元中或者从所述存储器单元读取数据。
外围电路140可从半导体存储器装置100外部接收命令信号CMD、地址信号ADD和控制信号CTRL，并且可向半导体存储器装置100外部的装置(例如，存储控制器)发送数据DATA以及从所述装置接收数据DATA。外围电路140可基于命令信号CMD、地址信号ADD和控制信号CTRL来输出用于将数据写在存储器单元阵列110中或者从存储器单元阵列110读取数据的信号(例如，行地址X_A、页缓冲器控制信号PB_C等)。外围电路140可使用供应给半导体存储器装置100的外部电压来生成半导体存储器装置100中所需的各种电压。
外围电路140可包括多个泵浦电容器(未示出)，并且可通过选择性地启用多个泵浦电容器来生成多个电压。多个电压可包括操作电压X_V和擦除电压Verase。在擦除操作中，外围电路140可将擦除电压Verase提供给页缓冲器电路130和CSL擦除单元150。
CSL擦除单元150可通过公共源极线CSL联接到第一存储器单元阵列110A和第二存储器单元阵列110B。CSL擦除单元150可在擦除操作中将从外围电路140提供的擦除电压Verase联接到公共源极线CSL，并且因此，可将擦除电压Verase传送至第一存储器单元阵列110A和第二存储器单元阵列110B的存储器单元的沟道。
以下，在附图中，存储器芯片层叠的方向被定义为第一方向FD，位线的排列方向被定义为第二方向SD，位线的延伸方向被定义为第三方向TD。第二方向SD和第三方向TD可彼此基本上垂直交叉。第一方向FD可对应于垂直于第二方向SD和第三方向TD的方向。在以下描述中，术语“垂直”或“垂直方向”将用作与第一方向FD基本上相同的含义。在附图中，箭头所指示的方向及其相反方向表示相同的方向。
图2是示出图1所示的存储块BLK之一的示例的等效电路图。
参照图2，存储块BLK可包括与多条位线BL对应的多个单元串CSTR以及公共源极线CSL。
位线BL可在第三方向TD上延伸并在第二方向SD上排列。多个单元串CSTR可并联联接到各条位线BL。单元串CSTR可共同联接到公共源极线CSL。多个单元串CSTR可联接在多条位线BL与一条公共源极线CSL之间。
各个单元串CSTR可包括联接到位线BL的漏极选择晶体管DST、联接到公共源极线CSL的源极选择晶体管SST以及联接在漏极选择晶体管DST与源极选择晶体管SST之间的多个存储器单元M。漏极选择晶体管DST、存储器单元M和源极选择晶体管SST可在第一方向FD上串联联接。
漏极选择线DSL、多条字线WL和源极选择线SSL可在第一方向FD上设置在位线BL与公共源极线CSL之间。各条漏极选择线DSL可联接到对应漏极选择晶体管DST的栅极。各条字线WL可联接到对应存储器单元M的栅极。源极选择线SSL可联接到源极选择晶体管SST的栅极。共同联接到一条字线WL的存储器单元M可配置一个页。半导体存储器装置100可以页为单位执行编程操作和读操作。共同联接到一条位线BL的单元串CSTR可配置一个单元串组CSG。
图3A和图3B是示出根据本公开的实施方式的页缓冲器PB和CSL擦除单元150的表示的电路图。
参照图3A，页缓冲器PB可通过位线BL联接到单元串组CSG。页缓冲器PB可包括锁存器LC、位线选择晶体管BL_HVN和第一擦除电压通过晶体管BL_GIDL。
CSL擦除单元150可通过公共源极线CSL联接到单元串组CSG。CSL擦除单元150可包括第二擦除电压通过晶体管SOC_GIDL。可为各条位线BL提供页缓冲器PB。可为第一存储器单元阵列(图1的110A)和第二存储器单元阵列(图1的110B)中的每一个提供CSL擦除单元150。
位线选择晶体管BL_HVN可联接在位线BL与感测线SO之间，并且可响应于位线选择信号BLSEL而操作。如果位线选择信号BLSEL被启用，则位线选择晶体管BL_HVN可将位线BL和感测线SO联接。如果位线选择信号BLSEL被停用，则位线选择晶体管BL_HVN可将位线BL和感测线SO分离。
锁存器LC可基于存储在其中的数据将电压施加到感测线SO。施加到感测线SO的电压可通过位线选择晶体管BL_HVN传送至位线BL。锁存器LC可基于感测线SO的电压来执行锁存。可基于从位线BL通过位线选择晶体管BL_HVN传送至感测线SO的电压来执行锁存。
第一擦除电压通过晶体管BL_GIDL可联接在擦除电压Verase与位线BL之间，并且可响应于擦除使能信号EREN而操作。如果擦除使能信号EREN被启用，则第一擦除电压通过晶体管BL_GIDL可将擦除电压Verase和位线BL联接，并且因此，擦除电压Verase可通过位线BL施加到存储器单元的沟道。如果擦除使能信号EREN被停用，则第一擦除电压通过晶体管BL_GIDL可将擦除电压Verase和位线BL分离。
第二擦除电压通过晶体管SOC_GIDL可联接在擦除电压Verase与公共源极线CSL之间，并且可响应于擦除使能信号EREN而操作。如果擦除使能信号EREN被启用，则第二擦除电压通过晶体管SOC_GIDL可将擦除电压Verase和公共源极线CSL联接，并且因此，擦除电压Verase可通过公共源极线CSL施加到存储器单元的沟道。如果擦除使能信号EREN被停用，则第二擦除电压通过晶体管SOC_GIDL可将擦除电压Verase和公共源极线CSL分离。
在擦除操作中，位线选择信号BLSEL可被停用，并且擦除使能信号EREN可被启用。如果擦除使能信号EREN被启用，则第一擦除电压通过晶体管BL_GIDL和第二擦除电压通过晶体管SOC_GIDL可导通，并且由此，具有相对高的电平的擦除电压Verase可被施加到位线选择晶体管BL_HVN以及第一擦除电压通过晶体管BL_GIDL和第二擦除电压通过晶体管SOC_GIDL。为了承受具有相对高的电平的擦除电压Verase，位线选择晶体管BL_HVN以及第一擦除电压通过晶体管BL_GIDL和第二擦除电压通过晶体管SOC_GIDL可由高电压晶体管配置。如果在擦除操作中位线选择信号BLSEL被停用，则位线选择晶体管BL_HVN可截止，并且由此，擦除电压Verase可不传送至锁存器LC。因此，锁存器LC可由低电压晶体管配置。第一擦除电压通过晶体管BL_GIDL和第二擦除电压通过晶体管SOC_GIDL可被包括在擦除电路中。在擦除操作中，擦除电路可互连到位线BL和公共源极线CSL中的至少一个，以将擦除电压Verase传送至位线BL和公共源极线CSL中的至少一个。
参照图3B，示出不包括第一擦除电压通过晶体管(图3A的BL_GIDL)的页缓冲器PB。页缓冲器PB可包括位线选择晶体管BL_HVN和锁存器LC。
CSL擦除单元150可包括第三擦除电压通过晶体管SOC_COUPLING。第三擦除电压通过晶体管SOC_COUPLING的一个端子可联接到擦除电压Verase，并且第三擦除电压通过晶体管SOC_COUPLING的另一端子可共同联接到公共源极线CSL和布线W。
布线W可与位线BL交叠。介电层(未示出)可设置在布线W和位线BL之间。在布线W与位线BL之间的交叠部分中，可设置耦合电容器C，其包括由布线W配置的第一电极、由位线BL配置的第二电极以及由布线W与位线BL之间的绝缘膜配置的介电层。
如果在擦除操作中擦除使能信号EREN被启用，则第三擦除电压通过晶体管SOC_COUPLING可导通，以将擦除电压Verase联接到公共源极线CSL和布线W。结果，擦除电压Verase可通过公共源极线CSL传送至存储器单元的沟道。另外，由于耦合电容器C的存在，位线BL的电位可通过跟随施加到布线W的擦除电压Verase而提升，并且提升的电压可被传送至存储器单元的沟道。如果擦除使能信号EREN被停用，则第三擦除电压通过晶体管SOC_COUPLING可截止，并且由此，擦除电压Verase可与公共源极线CSL和布线W分离。第三擦除电压通过晶体管SOC_COUPLING可被包括在擦除电路中。擦除电路可互连至位线BL和公共源极线CSL中的至少一个，以在擦除操作中将擦除电压Verase传送至位线BL和公共源极线CSL中的至少一个。
图4是示出根据本公开的实施方式的半导体存储器装置的表示的图。
参照图4，根据本公开的实施方式的半导体存储器装置可包括电路芯片PC以及在第一方向FD上层叠在电路芯片PC上的第一存储器芯片MC1和第二存储器芯片MC2。尽管本文所公开的实施方式示出了两个存储器芯片层叠的情况，但要注意的是，层叠的存储器芯片的数量不受限制，可为三个或更多个。
第一存储器芯片MC1可包括第一存储器单元阵列110A，并且第二存储器芯片MC2可包括第二存储器单元阵列110B。第一存储器单元阵列110A和第二存储器单元阵列110B可配置图1所示的存储器单元阵列110。
第一存储器单元阵列110A和第二存储器单元阵列110B中的每一个可包括源极板SOURCE、限定在源极板SOURCE上的多个存储块BLK以及多条位线BL。各个存储块BLK可包括多个单元串。单元串可联接在位线BL与源极板SOURCE之间。在第一存储器芯片MC1和第二存储器芯片MC2中的每一个中，位线BL可共同联接到多个存储块BLK。
位线选择晶体管BL_HVN可限定在第一存储器芯片MC1和第二存储器芯片MC2中的每一个中。限定在第一存储器芯片MC1中的位线选择晶体管BL_HVN的源极S1可联接到第一存储器芯片MC1的位线BL之一。限定在第二存储器芯片MC2中的位线选择晶体管BL_HVN的源极S1可联接到第二存储器芯片MC2的位线BL之一。尽管为了例示简单，图4在第一存储器芯片MC1和第二存储器芯片MC2中的每一个中仅示出一个位线选择晶体管BL_HVN，但是将理解，分别联接到多条位线BL的多个位线选择晶体管BL_HVN限定在第一存储器芯片MC1和第二存储器芯片MC2中的每一个中。
锁存电路130A和外围电路140可限定在电路芯片PC中。锁存电路130A可被定义为配置图1的页缓冲器电路130的页缓冲器PB中所包括的一组锁存器LC。
第一存储器芯片MC1的位线选择晶体管BL_HVN的漏极D1和第二存储器芯片MC2的位线选择晶体管BL_HVN的漏极D1可共同联接到一条感测线SO，并且可通过这一条感测线SO联接到限定在电路芯片PC中的锁存器LC。第一存储器芯片MC1的位线选择晶体管BL_HVN和第二存储器芯片MC2的位线选择晶体管BL_HVN可共同联接到一个锁存器LC，并且由此，可与锁存器LC交换数据。
可从外围电路140将位线选择信号BLSEL提供给限定在第一存储器芯片MC1中的位线选择晶体管BL_HVN的栅极G1和限定在第二存储器芯片MC2中的位线选择晶体管BL_HVN的栅极G1。第一存储器芯片MC1的位线选择晶体管BL_HVN和第二存储器芯片MC2的位线选择晶体管BL_HVN可响应于位线选择信号BLSEL而操作。如果位线选择信号BLSEL被启用，则联接到第一存储器芯片MC1的位线BL的对应位线选择晶体管BL_HVN和联接到第二存储器芯片MC2的位线BL的位线选择晶体管BL_HVN可同时导通，结果，第一存储器芯片MC1的位线BL和第二存储器芯片MC2的位线BL可联接到感测线SO。
如果位线选择信号BLSEL被停用，则第一存储器芯片MC1的位线选择晶体管BL_HVN和第二存储器芯片MC2的位线选择晶体管BL_HVN可同时截止，因此，第一存储器芯片MC1的位线BL和第二存储器芯片MC2的位线BL可与感测线SO分离。
图5是示出根据本公开的实施方式的半导体存储器装置的表示的图。为了说明简单，将省略与图4的组件相同的组件的描述，将仅描述不同之处。
参照图5，第一擦除电压通过晶体管BL_GIDL可限定在第一存储器芯片MC1和第二存储器芯片MC2中的每一个中。限定在第一存储器芯片MC1中的第一擦除电压通过晶体管BL_GIDL可联接到第一存储器芯片MC1的位线BL之一以在擦除操作中将擦除电压Verase传送至位线BL。限定在第二存储器芯片MC2中的第一擦除电压通过晶体管BL_GIDL可联接到第二存储器芯片MC2的位线BL之一以在擦除操作中将擦除电压Verase传送至位线BL。尽管为了例示简单，图5在第一存储器芯片MC1和第二存储器芯片MC2中的每一个中仅示出一个第一擦除电压通过晶体管BL_GIDL，但是将理解，分别联接到多条位线BL的多个第一擦除电压通过晶体管BL_GIDL可被包括在第一存储器芯片MC1和第二存储器芯片MC2中的每一个中。
在第一存储器芯片MC1和第二存储器芯片MC2中的每一个中，位线选择晶体管BL_HVN和第一擦除电压通过晶体管BL_GIDL可共享源极S1，并且位线BL可联接到共享的源极S1。
第一存储器芯片MC1的第一擦除电压通过晶体管BL_GIDL的漏极D2和第二存储器芯片MC2的第一擦除电压通过晶体管BL_GIDL的漏极D2可共同联接到线L1，并且可通过线L1联接到外围电路140，该线L1可从外围电路140提供擦除电压Verase。第一存储器芯片MC1的第一擦除电压通过晶体管BL_GIDL的漏极D2可共同联接到第二存储器芯片MC2的第一擦除电压通过晶体管BL_GIDL的漏极D2，并且由此，可共享线L1。
可从外围电路140将第一擦除使能信号EREN1提供给限定在第一存储器芯片MC1中的第一擦除电压通过晶体管BL_GIDL的栅极G2，并且可从外围电路140将第二擦除使能信号EREN2提供给限定在第二存储器芯片MC2中的第一擦除电压通过晶体管BL_GIDL的栅极G2。第一存储器芯片MC1的第一擦除电压通过晶体管BL_GIDL可响应于第一擦除使能信号EREN1而操作，并且第二存储器芯片MC2的第一擦除电压通过晶体管BL_GIDL可响应于第二擦除使能信号EREN2而操作。在擦除操作中，可独立地控制第一存储器芯片MC1的第一擦除电压通过晶体管BL_GIDL和第二存储器芯片MC2的第一擦除电压通过晶体管BL_GIDL导通或截止。结果，擦除电压Verase可施加到包括所选存储块的存储器芯片的位线BL，而不施加到不包括所选存储块的存储器芯片的位线BL。
例如，在擦除操作中，当选择包括在第一存储器芯片MC1中的存储块，而未选择包括在第二存储器芯片MC2中的存储块时，第一擦除使能信号EREN1可被启用并且第二擦除使能信号EREN2可被停用。因此，第一存储器芯片MC1的第一擦除电压通过晶体管BL_GIDL可导通，并且第二存储器芯片MC2的第一擦除电压通过晶体管BL_GIDL可截止。另外，擦除电压Verase可施加到第一存储器芯片MC1的位线BL，并且可不施加到第二存储器芯片MC2的位线BL。此外，擦除电压Verase可施加到第一存储器芯片MC1的源极板SOURCE。
在擦除操作中，0V的擦除操作电压可施加到从第一存储器芯片MC1的存储块BLK当中选择的存储块BLK的字线，并且0V的擦除操作电压可施加到漏极选择线和源极选择线以使漏极选择晶体管和源极选择晶体管截止。如果当漏极选择晶体管和源极选择晶体管截止时擦除电压Verase施加到位线BL和源极板SOURCE，则位线BL和源极板SOURCE的电位升高，并且泄漏电流在漏极与本体或其它结构之间流动。因此，栅极感应漏极泄漏(GIDL)在沟道方向上流动，并且在沟道方向上引入在漏极选择晶体管和源极选择晶体管中生成的热空穴，并且沟道的电位升高。因此，随着所选存储块BLK的字线的0V的电位与沟道的电位之差变得等于或大于存储器单元的擦除所需的大小，所选存储块BLK的存储器单元被擦除。
在擦除操作中，第一存储器芯片MC1的存储块BLK当中的未选择的存储块BLK的字线、漏极选择线和源极选择线被浮置。如果擦除电压Verase施加到位线BL和源极板SOURCE，并且位线BL和源极板SOURCE的电位升高，则沟道的电位根据位线BL和源极板SOURCE的电位而升高。从所得耦合现象，处于浮置状态的字线、漏极选择线和源极选择线的电位根据沟道的电位而升高。因此，由于字线与未选存储块BLK的沟道之间的电位差保持低于存储器单元的擦除所需的大小，所以未选存储块BLK的存储器单元不被擦除。
由于擦除电压Verase不施加到第二存储器芯片MC2的位线BL，所以第二存储器芯片MC2的存储块BLK不被擦除。
图6是示出根据本公开的实施方式的半导体存储器装置的表示的图。为了说明简单，本文中将省略与图4和图5的组件相同的组件的描述，将仅描述不同之处。
参照图6，第二擦除电压通过晶体管SOC_GIDL可限定在第一存储器芯片MC1和第二存储器芯片MC2中的每一个中。限定在第一存储器芯片MC1中的第二擦除电压通过晶体管SOC_GIDL可联接到第一存储器芯片MC1的源极板SOURCE，并且可在擦除操作中将擦除电压Verase传送至第一存储器芯片MC1的源极板SOURCE。限定在第二存储器芯片MC2中的第二擦除电压通过晶体管SOC_GIDL可联接到第二存储器芯片MC2的源极板SOURCE，并且可在擦除操作中将擦除电压Verase传送至第二存储器芯片MC2的源极板SOURCE。
在第一存储器芯片MC1和第二存储器芯片MC2中的每一个中，第一擦除电压通过晶体管BL_GIDL和第二擦除电压通过晶体管SOC_GIDL可共享漏极D2，并且擦除电压Verase可联接到共享的漏极D2。
第一存储器芯片MC1的第二擦除电压通过晶体管SOC_GIDL的漏极D2和第二存储器芯片MC2的第二擦除电压通过晶体管SOC_GIDL的漏极D2可共同联接到线L1，并且可通过线L1联接到外围电路140，该线L1可从外围电路140提供擦除电压Verase。第一存储器芯片MC1的第二擦除电压通过晶体管SOC_GIDL的漏极D2可共同联接到第二存储器芯片MC2的第二擦除电压通过晶体管SOC_GIDL的漏极D2，并且由此，可共享线L1。
可从外围电路140将第一擦除使能信号EREN1提供给限定在第一存储器芯片MC1中的第一擦除电压通过晶体管BL_GIDL的栅极G2和第二擦除电压通过晶体管SOC_GIDL的栅极G3。可从外围电路140将第二擦除使能信号EREN2提供给限定在第二存储器芯片MC2中的第一擦除电压通过晶体管BL_GIDL的栅极G2和第二擦除电压通过晶体管SOC_GIDL的栅极G3。第一存储器芯片MC1的第一擦除电压通过晶体管BL_GIDL和第二擦除电压通过晶体管SOC_GIDL可响应于第一擦除使能信号EREN1而操作，第二存储器芯片MC2的第一擦除电压通过晶体管BL_GIDL和第二擦除电压通过晶体管SOC_GIDL可响应于第二擦除使能信号EREN2而操作。
在擦除操作中，可独立地控制第一存储器芯片MC1的第一擦除电压通过晶体管BL_GIDL和第二擦除电压通过晶体管SOC_GIDL以及第二存储器芯片MC2的第一擦除电压通过晶体管BL_GIDL和第二擦除电压通过晶体管SOC_GIDL导通或截止。因此，擦除电压Verase可施加到包括所选存储块的存储器芯片的位线BL和源极板SOURCE，而不施加到不包括所选存储块的存储器芯片的位线BL和源极板SOURCE。
例如，在擦除操作中，在选择包括在第一存储器芯片MC1中的存储块，而未选择包括在第二存储器芯片MC2中的存储块的情况下，第一擦除使能信号EREN1可被启用并且第二擦除使能信号EREN2可被停用。因此，擦除电压Verase可施加到第一存储器芯片MC1的位线BL和源极板SOURCE，而不施加到第二存储器芯片MC2的位线BL和源极板SOURCE。
图7是示出根据本公开的实施方式的半导体存储器装置的表示的图。为了说明简单，本文中将省略与图4的组件相同的组件的描述，将仅描述不同之处。
参照图7，可从外围电路140将第一位线选择信号BLSEL1提供给第一存储器芯片MC1，并且可从外围电路140将第二位线选择信号BLSEL2提供给第二存储器芯片MC2。
第一存储器芯片MC1的位线选择晶体管BL_HVN可响应于第一位线选择信号BLSEL1而操作，并且第二存储器芯片MC2的位线选择晶体管BL_HVN可响应于第二位线选择信号BLSEL2而操作。
可选择性地启用第一位线选择信号BLSEL1和第二位线选择信号BLSEL2。例如，在编程或读取第一存储器芯片MC1的页的情况下，第一位线选择信号BLSEL1可被启用，并且第二位线选择信号BLSEL2可被停用。因此，第一存储器芯片MC1的位线选择晶体管BL_HVN可导通，并且第二存储器芯片MC2的位线选择晶体管BL_HVN可截止，并且由此，第一存储器芯片MC1的位线BL可联接到感测线SO并且第二存储器芯片MC2的位线BL可与感测线SO分离。
图8是示出根据本公开的实施方式的半导体存储器装置的表示的图。为了说明简单，将省略与图4至图5的组件相同的组件的描述，将仅描述不同之处。
参照图8，第一擦除电压通过晶体管BL_GIDL可限定在第一存储器芯片MC1和第二存储器芯片MC2中的每一个中。限定在第一存储器芯片MC1中的第一擦除电压通过晶体管BL_GIDL可联接到第一存储器芯片MC1的位线BL之一，以在擦除操作中将擦除电压Verase传送至位线BL。限定在第二存储器芯片MC2中的第一擦除电压通过晶体管BL_GIDL可联接到第二存储器芯片MC2的位线BL之一，以在擦除操作中将擦除电压Verase传送至位线BL。尽管为了例示简单，图8在第一存储器芯片MC1和第二存储器芯片MC2中的每一个中仅示出一个第一擦除电压通过晶体管BL_GIDL，但是将理解，分别联接到多条位线BL的多个第一擦除电压通过晶体管BL_GIDL可被包括在第一存储器芯片MC1和第二存储器芯片MC2中的每一个中。
第一存储器芯片MC1的第一擦除电压通过晶体管BL_GIDL的漏极D2和第二存储器芯片MC2的第一擦除电压通过晶体管BL_GIDL的漏极D2可共同联接到线L1，并且可各自通过线L1联接到外围电路140并从外围电路140被提供有擦除电压Verase。第一存储器芯片MC1的第一擦除电压通过晶体管BL_GIDL的漏极D2和第二存储器芯片MC2的第一擦除电压通过晶体管BL_GIDL的漏极D2可共同联接，并且由此，可共享线L1。
可从外围电路140将第一擦除使能信号EREN1提供给第一存储器芯片MC1，并且可从外围电路140将第二擦除使能信号EREN2提供给第二存储器芯片MC2。第一存储器芯片MC1的第一擦除电压通过晶体管BL_GIDL可响应于第一擦除使能信号EREN1而操作，并且第二存储器芯片MC2的第一擦除电压通过晶体管BL_GIDL可响应于第二擦除使能信号EREN2而操作。在擦除操作中，可独立地控制第一存储器芯片MC1的第一擦除电压通过晶体管BL_GIDL和第二存储器芯片MC2的第一擦除电压通过晶体管BL_GIDL导通或截止。因此，擦除电压Verase施加到包括所选存储块的存储器芯片的位线BL，而不施加到不包括所选存储块的存储器芯片的位线BL。
例如，在擦除操作中，当选择包括在第一存储器芯片MC1中的存储块，而未选择包括在第二存储器芯片MC2中的存储块时，第一擦除使能信号EREN1可被启用并且第二擦除使能信号EREN2可被停用。结果，第一存储器芯片MC1的第一擦除电压通过晶体管BL_GIDL可导通，并且第二存储器芯片MC2的第一擦除电压通过晶体管BL_GIDL可截止。因此，擦除电压Verase可施加到第一存储器芯片MC1的位线BL，并且可不施加到第二存储器芯片MC2的位线BL。
图9是示出根据本公开的实施方式的半导体存储器装置的表示。为了说明简单，本文中将省略与图4至图6的组件相同的组件的描述，将仅描述不同之处。
参照图9，第二擦除电压通过晶体管SOC_GIDL可限定在第一存储器芯片MC1和第二存储器芯片MC2中的每一个中。限定在第一存储器芯片MC1中的第二擦除电压通过晶体管SOC_GIDL可联接到第一存储器芯片MC1的源极板SOURCE，并且可在擦除操作中将擦除电压Verase传送至第一存储器芯片MC1的源极板SOURCE。限定在第二存储器芯片MC2中的第二擦除电压通过晶体管SOC_GIDL可联接到第二存储器芯片MC2的源极板SOURCE，并且可在擦除操作中将擦除电压Verase传送至第二存储器芯片MC2的源极板SOURCE。
在第一存储器芯片MC1和第二存储器芯片MC2中的每一个中，第一擦除电压通过晶体管BL_GIDL和第二擦除电压通过晶体管SOC_GIDL可共享漏极D2，并且擦除电压Verase可联接到共享的漏极D2。
第一存储器芯片MC1的第二擦除电压通过晶体管SOC_GIDL的漏极D2和第二存储器芯片MC2的第二擦除电压通过晶体管SOC_GIDL的漏极D2可共同联接到线L1，并且可通过线L1联接到外围电路140，可从外围电路140向其提供擦除电压Verase。第一存储器芯片MC1的第二擦除电压通过晶体管SOC_GIDL的漏极D2可共同联接到第二存储器芯片MC2的第二擦除电压通过晶体管SOC_GIDL的漏极D2，并且由此，可共享线L1。
可从外围电路140将第一擦除使能信号EREN1提供给第一存储器芯片MC1，并且可从外围电路140将第二擦除使能信号EREN2提供给第二存储器芯片MC2。第一存储器芯片MC1的第一擦除电压通过晶体管BL_GIDL和第二擦除电压通过晶体管SOC_GIDL可响应于第一擦除使能信号EREN1而操作，并且第二存储器芯片MC2的第一擦除电压通过晶体管BL_GIDL和第二擦除电压通过晶体管SOC_GIDL可响应于第二擦除使能信号EREN2而操作。
在擦除操作中，可独立地控制第一存储器芯片MC1的第一擦除电压通过晶体管BL_GIDL和第二擦除电压通过晶体管SOC_GIDL以及第二存储器芯片MC2的第一擦除电压通过晶体管BL_GIDL和第二擦除电压通过晶体管SOC_GIDL导通或截止。结果，擦除电压Verase施加到包括所选存储块的存储器芯片的位线BL和源极板SOURCE，而不施加到不包括所选存储块的存储器芯片的位线BL和源极板SOURCE。
例如，在擦除操作中，在选择包括在第一存储器芯片MC1中的存储块，而未选择包括在第二存储器芯片MC2中的存储块的情况下，第一擦除使能信号EREN1可被启用并且第二擦除使能信号EREN2可被停用。因此，擦除电压Verase可施加到第一存储器芯片MC1的位线BL和源极板SOURCE，而不施加到第二存储器芯片MC2的位线BL和源极板SOURCE。
图10是示出根据本公开的实施方式的半导体存储器装置的表示的图。为了说明简单，本文中将省略与图4和图7的组件相同的组件的描述，将仅描述不同之处。
参照图10，第一存储器芯片MC1和第二存储器芯片MC2中的每一个可包括与位线BL交叠的布线W。布线W可与位线BL交叠，介电层(未示出)插置在二者之间。在布线W与各条位线BL之间的交叠部分中，可设置耦合电容器C，其包括由布线W配置的第一电极、由位线BL配置的第二电极以及由布线W和位线BL之间的绝缘膜配置的介电层。第一存储器芯片MC1和第二存储器芯片MC2中的每一个可包括多个耦合电容器C。
第三擦除电压通过晶体管SOC_COUPLING可限定在第一存储器芯片MC1和第二存储器芯片MC2中的每一个中。第一存储器芯片MC1的第三擦除电压通过晶体管SOC_COUPLING可联接到第一存储器芯片MC1的源极板SOURCE和布线W，并且可在擦除操作中将擦除电压Verase传送至第一存储器芯片MC1的源极板SOURCE和布线W。第二存储器芯片MC2的第三擦除电压通过晶体管SOC_COUPLING可联接到第二存储器芯片MC2的源极板SOURCE和布线W，并且可在擦除操作中将擦除电压Verase传送至第二存储器芯片MC2的源极板SOURCE和布线W。
可从外围电路140将第一擦除使能信号EREN1提供给第一存储器芯片MC1，并且可从外围电路140将第二擦除使能信号EREN2提供给第二存储器芯片MC2。第一存储器芯片MC1的第三擦除电压通过晶体管SOC_COUPLING可响应于第一擦除使能信号EREN1而操作，并且第二存储器芯片MC2的第三擦除电压通过晶体管SOC_COUPLING可响应于第二擦除使能信号EREN2而操作。在擦除操作中，可独立地控制第一存储器芯片MC1的第三擦除电压通过晶体管SOC_COUPLING和第二存储器芯片MC2的第三擦除电压通过晶体管SOC_COUPLING导通或截止。因此，擦除电压Verase施加到包括所选存储块的存储器芯片的源极板SOURCE和布线W，而不施加到不包括所选存储块的存储器芯片的源极板SOURCE和布线W。
例如，在擦除操作中，在选择包括在第一存储器芯片MC1中的存储块而未选择包括在第二存储器芯片MC2中的存储块的情况下，第一擦除使能信号EREN1可被启用，并且第二擦除使能信号EREN2可被停用。因此，擦除电压Verase可施加到第一存储器芯片MC1的源极板SOURCE和布线W，而不施加到第二存储器芯片MC2的源极板SOURCE和布线W。
尽管参照图10描述的实施方式示出第一存储器芯片MC1的位线选择晶体管BL_HVN和第二存储器芯片MC2的位线选择晶体管BL_HVN响应于不同的位线选择信号而操作的情况，但要注意的是，本文所公开的实施方式不限于此。如上面参照图4至图6所描述的，第一存储器芯片MC1的位线选择晶体管BL_HVN和第二存储器芯片MC2的位线选择晶体管BL_HVN可响应于相同的位线选择信号而操作。
图11是示意性地示出根据本公开的实施方式的半导体存储器装置的示例的横截面图。
参照图11，第一存储器芯片MC1和第二存储器芯片MC2中的每一个可包括：源极板SOURCE；多个垂直沟道CH，其在第一方向FD上从源极板SOURCE突出；多个电极层30和多个层间介电层32，其沿着垂直沟道CH在第一方向上交替地层叠；以及晶体管HVN，其限定在半导体层20上。晶体管HVN可配置上面参照图4至图10描述的位线选择晶体管BL_HVN以及第一擦除电压通过晶体管BL_GIDL、第二擦除电压通过晶体管SOC_GIDL和第三擦除电压通过晶体管SOC_COUPLING之一。
源极板SOURCE和半导体层20可设置在基层10上。基层10可由介电材料制成。半导体层20和源极板SOURCE可使用相同的工艺来形成，并且可由相同的材料制成。尽管本实施方式示出半导体层20与源极板SOURCE分离的结构，但要注意的是，半导体层20可与源极板SOURCE一体地形成。
电极层30和层间介电层32可在源极板SOURCE上交替地层叠。电极层30可包括导电材料。例如，电极层30可包括选自掺杂半导体(例如，掺杂硅)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)中的至少一种。层间介电层32可包括氧化硅。电极层30当中从最下层起的至少一个层可配置源极选择线。电极层30当中从最上层起的至少一个层可配置漏极选择线。源极选择线和漏极选择线之间的电极层30可配置字线。
垂直沟道CH可通过穿过电极层30和层间介电层32联接到源极板SOURCE。各个垂直沟道CH可包括沟道层40和栅极介电层42。沟道层40可包括多晶硅或单晶硅，并且可在其一些区域中包括诸如硼(B)的P型杂质。栅极介电层42可具有围绕沟道层40的外壁的吸管或圆柱壳的形状。栅极介电层42可包括从沟道层40的外侧壁依次层叠的隧道介电层、电荷存储层和阻挡层。在一些实施方式中，栅极介电层42可具有ONO(氧化物-氮化物-氧化物)层叠结构，其中氧化物层、氮化物层和氧化物层依次层叠。源极选择晶体管可配置在源极选择线围绕垂直沟道CH的区或区域中。存储器单元可配置在字线围绕垂直沟道CH的区或区域中。漏极选择晶体管可配置在漏极选择线围绕垂直沟道CH的区或区域中。
多条位线BL可设置在垂直沟道CH、电极层30和层间介电层32上方。位线触点BLC可限定在位线BL下方以将位线BL和垂直沟道CH联接。
在第一方向FD上横穿第一存储器芯片MC1的第一贯穿芯片互连器TCV1可限定在第一存储器芯片MC1中。各个第一贯穿芯片互连器TCV1的顶端可在第一存储器芯片MC1的顶表面上暴露，并且各个第一贯穿芯片互连器TCV1的底端可在第一存储器芯片MC1的底表面上暴露。
在第一方向FD上横穿第二存储器芯片MC2的第二贯穿芯片互连器TCV2可限定在第二存储器芯片MC2中。各个第二贯穿芯片互连器TCV2的顶端可在第二存储器芯片MC2的顶表面上暴露，并且各个第二贯穿芯片互连器TCV2的底端可在第二存储器芯片MC2的底表面上暴露。第一贯穿芯片互连器TCV1和第二贯穿芯片互连器TCV2的顶端和底端可形成有焊盘PAD1或者包括焊盘PAD1。
第一贯穿芯片互连器TCV1的底端处的焊盘PAD1可与电路芯片PC的焊盘PAD2接合。第二贯穿芯片互连器TCV2的底端处的焊盘PAD1可与第一贯穿芯片互连器TCV1的顶端处的焊盘PAD1接合。在第一方向FD上设置成一排或对齐的第一贯穿芯片互连器TCV1和第二贯穿芯片互连器TCV2可彼此联接以配置贯穿芯片互连器TCV。贯穿芯片互连器TCV可提供在第一方向FD上横穿第一存储器芯片MC1和第二存储器芯片MC2的布线路径。多个贯穿芯片互连器TCV可限定在第一存储器芯片MC1和第二存储器芯片MC2中。
第一存储器芯片MC1的晶体管HVN和第二存储器芯片MC2的晶体管HVN可共同联接到贯穿芯片互连器TCV，并且可通过贯穿芯片互连器TCV联接到电路芯片PC。如果晶体管HVN是位线选择晶体管，则贯穿芯片互连器TCV可配置将第一存储器芯片MC1的位线选择晶体管和第二存储器芯片MC2的位线选择晶体管与电路芯片PC的锁存器联接的感测线。
图12A至图13B是示出与本公开有关的半导体存储器装置的表示的示图。以下，将参照图12A至图13B描述本公开的实施方式的效果。
参照图12A，位线选择晶体管BL_HVN可限定在电路芯片PC中。第二存储器芯片MC2比第一存储器芯片MC1更远离电路芯片PC定位。因此，从位线选择晶体管BL_HVN到第二存储器芯片MC2的位线BL的路径的长度D2可比从位线选择晶体管BL_HVN到第一存储器芯片MC1的位线BL的路径的长度D1长。
在半导体存储器装置的操作(例如，编程操作或读操作)中，位线BL需要被设定为预定电压，以使得可执行操作。未说明的标号PRECH表示用于对位线BL进行充电的充电/放电电路。由于位线BL的行为类似于电阻器-电容器(RC)电路，所以将位线BL充电或放电至预定电压可能花费时间。如果位线选择晶体管BL_HVN导通，则开始位线BL的充电或放电。由于长度D1和D2之间的差异，第二存储器芯片MC2的位线BL可比第一存储器芯片MC1的位线BL更慢地充电和放电，并且因此，第二存储器芯片MC2的存储器单元可按照比第一存储器芯片MC1的存储器单元更慢的速度编程或读取。
在本公开的实施方式中，位线选择晶体管BL_HVN设置在第一存储器芯片MC1和第二存储器芯片MC2中的每一个中，以减小或消除从位线选择晶体管BL_HVN到第二存储器芯片MC2的位线BL的路径的长度与从位线选择晶体管BL_HVN到第一存储器芯片MC1的位线BL的路径的长度之间的差异。结果，可减小或消除第一存储器芯片MC1的位线BL与第二存储器芯片MC2的位线BL之间的充电和放电速度差异，从而减小第一存储器芯片MC1的存储器单元与第二存储器芯片MC2的存储器单元之间的操作速度(例如，编程速度和读速度)的差异。
再参照图12A，第一存储器芯片MC1的位线BL和第二存储器芯片MC2的位线BL可共同联接到一条线L2，并且可通过线L2联接到限定在电路芯片PC中的位线选择晶体管BL_HVN。线L2可对应于上面参照图11描述的贯穿芯片互连器TCV。
在对第一存储器芯片MC1的页的编程操作或读操作中，随着位线选择晶体管BL_HVN导通，第一存储器芯片MC1的位线BL和第二存储器芯片MC2的位线BL可与充电/放电电路PRECH联接。在编程操作或读操作中，位线BL需要被设定为预定电压，以使得可执行操作。由于位线BL的行为类似于RC电路，所以将位线BL充电或放电至预定电压花费时间。在对第一存储器芯片MC1的编程操作或读操作中，不仅第一存储器芯片MC1的位线BL，而是第二存储器芯片MC2的位线BL联接到充电/放电电路PRECH。因此，第二存储器芯片MC2的位线BL与第一存储器芯片MC1的位线BL一起被充电或放电，使得第一存储器芯片MC1的位线BL充电或放电的速度变慢，并且导致编程速度和读速度降低。
参照图12B，分别与第一存储器芯片MC1的位线BL和第二存储器芯片MC2的位线BL对应的位线选择晶体管BL_HVN可配置在电路芯片PC中。电路芯片PC的位线选择晶体管BL_HVN的数量可等于第一存储器芯片MC1的位线BL的数量与第二存储器芯片MC2的位线BL的数量之和。
在对第一存储器芯片MC1的编程操作或读操作中，通过使联接到第二存储器芯片MC2的位线BL的位线选择晶体管BL_HVN截止，第二存储器芯片MC2的位线BL可与充电/放电电路PRECH分离。因此，第二存储器芯片MC2的位线BL不被充电或放电，因此第一存储器芯片MC1的位线BL的充电或放电速度可改进，这改进了编程速度和读速度。
然而，需要数量与第一存储器芯片MC1的位线BL的数量与第二存储器芯片MC2的位线BL的数量之和对应的用于将电路芯片PC的位线选择晶体管BL_HVN联接到第一存储器芯片MC1的位线BL和第二存储器芯片MC2的位线BL的线L2。因此，与图12A的示例中所需的数量相比，线L2的数量可为两倍那么多。线L2是与上面参照图11描述的贯穿芯片互连器TCV对应的组件。因此，如果贯穿芯片互连器TCV的数量增加，则制造成本可升高并且半导体存储器装置的尺寸可增加。
根据本公开的实施方式，通过在存储器芯片MC1和MC2中配置位线选择晶体管BL_HVN，在编程操作和读操作中对位线进行充电和放电所需的时间可缩短，而无需增加线L2的数量，从而改进编程速度和读速度。
参照图13A，第一存储器芯片MC1的位线BL和第二存储器芯片MC2的位线BL可共同联接到一条线L2，并且可通过线L2联接到限定在电路芯片PC中的第一擦除电压通过晶体管BL_GIDL。线L2可对应于上面参照图11描述的贯穿芯片互连器TCV。
第一存储器芯片MC1的源极板SOURCE和第二存储器芯片MC2的源极板SOURCE可共同联接到线L3，并且可通过线L3联接到限定在电路芯片PC中的第二擦除电压通过晶体管SOC_GIDL。线L3可对应于上面参照图11描述的贯穿芯片互连器TCV。
在对第一存储器芯片MC1的存储块的擦除操作中，第一擦除电压通过晶体管BL_GIDL和第二擦除电压通过晶体管SOC_GIDL可导通，并且由此，第一存储器芯片MC1的位线BL和源极板SOURCE以及第二存储器芯片MC2的位线BL和源极板SOURCE可联接到擦除电压Verase。
位线BL和源极板SOURCE的行为可类似于RC电路。因此，将位线BL和源极板SOURCE充电或放电至擦除电压Verase花费时间。在对第一存储器芯片MC1的存储块的擦除操作中，不仅第一存储器芯片MC1的位线BL和源极板SOURCE，而且第二存储器芯片MC2的位线BL和源极板SOURCE与擦除电压Verase联接。因此，第二存储器芯片MC2的位线BL和源极板SOURCE被一起充电，并且第一存储器芯片MC1的位线BL和源极板SOURCE充电的速度可变慢，导致擦除速度减小。
参照图13B，与第一存储器芯片MC1的位线BL或第二存储器芯片MC2的位线BL对应的第一擦除电压通过晶体管BL_GIDL可配置在电路芯片PC中，并且与第一存储器芯片MC1的源极板SOURCE或第二存储器芯片MC2的源极板SOURCE关联的第二擦除电压通过晶体管SOC_GIDL也可配置在电路芯片PC中。
电路芯片PC的第一擦除电压通过晶体管BL_GIDL的数量可等于第一存储器芯片MC1的位线BL的数量与第二存储器芯片MC2的位线BL的数量之和。
在对包括在第一存储器芯片MC1中的存储块BLK的擦除操作中，通过使与第一存储器芯片MC1对应的第一擦除电压通过晶体管BL_GIDL和第二擦除电压通过晶体管SOC_GIDL导通，并且通过使与第二存储器芯片MC2对应的第一擦除电压通过晶体管BL_GIDL和第二擦除电压通过晶体管SOC_GIDL截止，第二存储器芯片MC2的位线BL和源极板SOURCE可与擦除电压Verase分离。因此，第二存储器芯片MC2的位线BL和源极板SOURCE不被充电，并且第一存储器芯片MC1的位线BL和源极板SOURCE的充电速度可改进，这进而改进了擦除速度。
然而，用于将电路芯片PC的第一擦除电压通过晶体管BL_GIDL联接到第一存储器芯片MC1的位线BL和第二存储器芯片MC2的位线BL的线L2的数量是第一存储器芯片MC1的位线BL的数量与第二存储器芯片MC2的位线BL的数量之和，因此该数量可以是图12A的情况下的示例中所需的数量的约两倍。线L2是与上面参照图11描述的贯穿芯片互连器TCV对应的组件。因此，如果贯穿芯片互连器TCV的数量增加，则制造成本可升高并且半导体存储器装置的尺寸可增加。
根据本公开的实施方式，通过在存储器芯片MC1和MC2中配置第一擦除电压通过晶体管BL_GIDL，在擦除操作中对位线BL进行充电所需的时间可缩短，而无需增加线L2的数量，从而改进擦除速度。
图14是示意性地示出包括根据本公开的实施方式的半导体存储器装置的存储器系统的表示的框图。
参照图14，根据实施方式的存储器系统600可包括非易失性存储器装置610和存储控制器620。
非易失性存储器装置610可由上述半导体存储器装置构成并且可按照上述方式操作。存储控制器620可被配置为控制非易失性存储器装置610。非易失性存储器装置610和存储控制器620的组合可被配置为存储卡或固态盘(SSD)。SRAM 621用作处理单元(CPU)622的工作存储器。主机接口(主机I/F)623包括与存储器系统600联接的主机的数据交换协议。
纠错码块(ECC)624检测并纠正包括在从非易失性存储器装置610读取的数据中的错误。
存储器接口(存储器I/F)625与本实施方式的非易失性存储器装置610接口。处理单元622执行用于存储控制器620的数据交换的一般控制操作。
尽管图中未示出，对于实施方式所属领域的技术人员而言显而易见的是，根据实施方式的存储器系统600可另外设置有ROM，ROM存储用于与主机接口的代码数据。非易失性存储器装置610可作为由多个闪存芯片构成的多芯片封装来提供。
根据上述实施方式的存储器系统600可作为发生错误的概率低的高可靠性存储介质来提供。具体地，本实施方式的非易失性存储器装置可被包括在诸如最近正积极研究的固态盘(SSD)的存储器系统中。在这种情况下，存储控制器620可被配置为通过例如USB(通用串行总线)协议、MMC(多媒体卡)协议、PCI-E(高速外围组件互连)协议、SATA(串行高级技术附件)协议、PATA(并行高级技术附件)协议、SCSI(小型计算机系统接口)协议、ESDI(增强小型磁盘接口)协议和IDE(集成装置电子设备)协议的各种接口协议之一来与外部(例如，主机)通信。
图15是示意性地示出包括根据本公开的实施方式的半导体存储器装置的计算系统的框图。
参照图15，根据实施方式的计算系统700可包括电联接到系统总线760的存储器系统710、微处理器(CPU)720、RAM 730、用户接口740和调制解调器750(例如，基带芯片组)。在根据实施方式的计算系统700是移动装置的情况下，可另外提供用于供应计算系统700的操作电压的电池(未示出)。尽管图中未示出，对于实施方式所属领域的技术人员而言显而易见的是，根据实施方式的计算系统700可另外设置有应用芯片组、相机图像处理器(CIS)、移动DRAM等。存储器系统710可配置例如使用非易失性存储器来存储数据的SSD(固态驱动器/盘)。否则，存储器系统710可作为融合闪存(例如，OneNAND闪存)来提供。
尽管为了例示性目的描述了本公开的示例性实施方式，但本领域技术人员将理解，在不脱离本公开的范围和精神的情况下，可进行各种修改、添加和替换。因此，上面以及附图中所公开的实施方式应该仅在描述性意义上考虑，而非用于限制技术范围。本公开的技术范围不由实施方式和附图限制。本公开的精神和范围可结合所附权利要求解释并且涵盖落入所附权利要求的范围内的所有等同物。
相关申请的交叉引用
本申请要求2020年1月14日提交于韩国知识产权局的韩国专利申请No.10-2020-0004637的优先权，其整体通过引用并入本文。

Claims (20)

1.一种半导体存储器装置，该半导体存储器装置包括：
限定在电路芯片上的锁存器；
限定在层叠在所述电路芯片上的第一存储器芯片中的位线选择晶体管；以及
限定在层叠在所述第一存储器芯片上的第二存储器芯片中的位线选择晶体管，
其中，所述第一存储器芯片的位线选择晶体管和所述第二存储器芯片的位线选择晶体管共同连接到感测线并且通过所述感测线与所述锁存器交换数据。
2.根据权利要求1所述的半导体存储器装置，其中，所述感测线被提供为贯穿芯片互连器，该贯穿芯片互连器被设置为横穿层叠的所述第一存储器芯片和所述第二存储器芯片。
3.根据权利要求1所述的半导体存储器装置，其中，所述第一存储器芯片的所述位线选择晶体管和所述第二存储器芯片的所述位线选择晶体管被控制为同时导通或截止。
4.根据权利要求1所述的半导体存储器装置，其中，所述第一存储器芯片的所述位线选择晶体管和所述第二存储器芯片的所述位线选择晶体管被控制为单独地导通或截止。
5.根据权利要求1所述的半导体存储器装置，
其中，所述第一存储器芯片和所述第二存储器芯片中的每一个包括联接在位线与源极板之间的存储器单元阵列，并且
其中，各个所述存储器单元阵列包括存储数据的多个存储块，并且联接到所述第一存储器芯片或所述第二存储器芯片，并且
其中，所述第一存储器芯片和所述第二存储器芯片中的每一个还包括第一擦除电压通过晶体管，该第一擦除电压通过晶体管联接到所述位线以在擦除操作中将擦除电压施加到所述位线。
6.根据权利要求5所述的半导体存储器装置，其中，在所述擦除操作中，所述第一存储器芯片的所述第一擦除电压通过晶体管和所述第二存储器芯片的所述第一擦除电压通过晶体管被控制为单独地导通或截止，并且
其中，所述擦除电压被施加到包括所选存储块的存储器芯片的所述位线，并且所述擦除电压不被施加到不包括所述所选存储块的存储器芯片的所述位线。
7.根据权利要求1所述的半导体存储器装置，其中，所述第一存储器芯片和所述第二存储器芯片中的每一个还包括第二擦除电压通过晶体管，该第二擦除电压通过晶体管联接到源极板以在擦除操作中将擦除电压施加到所述源极板。
8.根据权利要求7所述的半导体存储器装置，其中，所述第一存储器芯片的所述第二擦除电压通过晶体管和所述第二存储器芯片的所述第二擦除电压通过晶体管被控制为单独地导通或截止，并且
其中，在所述擦除操作中，所述擦除电压被施加到包括所选存储块的存储器芯片的所述源极板，并且所述擦除电压不被施加到不包括所述所选存储块的存储器芯片的所述源极板。
9.根据权利要求1所述的半导体存储器装置，其中，所述第一存储器芯片和所述第二存储器芯片中的每一个还包括：
耦合电容器，该耦合电容器包括位线、与所述位线交叠的布线以及设置在所述位线和所述布线之间的介电层；以及
第三擦除电压通过晶体管，该第三擦除电压通过晶体管联接到源极板和所述布线，并且被配置为在擦除操作中将擦除电压传送至所述源极板和所述布线。
10.根据权利要求9所述的半导体存储器装置，其中，所述第一存储器芯片的所述第三擦除电压通过晶体管和所述第二存储器芯片的所述第三擦除电压通过晶体管被控制为单独地导通或截止，并且
其中，在所述擦除操作中，所述擦除电压被施加到包括所选存储块的存储器芯片的所述源极板和所述布线，并且所述擦除电压不被施加到不包括所述所选存储块的存储器芯片的所述源极板和所述布线。
11.一种半导体存储器装置，该半导体存储器装置包括：
位线选择晶体管，所述位线选择晶体管限定在层叠在电路芯片上的第一存储器芯片和第二存储器芯片中的每一个中；
贯穿芯片互连器，该贯穿芯片互连器横穿所述第一存储器芯片和所述第二存储器芯片，并且共同联接到所述第一存储器芯片的所述位线选择晶体管和所述第二存储器芯片的所述位线选择晶体管；以及
锁存器，该锁存器限定在所述电路芯片中，并且通过所述贯穿芯片互连器联接到所述第一存储器芯片的所述位线选择晶体管和所述第二存储器芯片的所述位线选择晶体管。
12.根据权利要求11所述的半导体存储器装置，其中，所述第一存储器芯片的所述位线选择晶体管和所述第二存储器芯片的所述位线选择晶体管被控制为单独地导通或截止。
13.根据权利要求11所述的半导体存储器装置，
其中，所述第一存储器芯片和所述第二存储器芯片中的每一个包括联接在位线与源极板之间的存储器单元阵列，
其中，各个所述存储器单元阵列包括存储数据的多个存储块，并且联接到所述位线选择晶体管，并且
其中，所述第一存储器芯片和所述第二存储器芯片中的每一个还包括第一擦除电压通过晶体管，该第一擦除电压通过晶体管联接到所述位线以在擦除操作中将擦除电压施加到所述位线。
14.根据权利要求13所述的半导体存储器装置，其中，所述第一存储器芯片的所述第一擦除电压通过晶体管和所述第二存储器芯片的所述第一擦除电压通过晶体管被控制为单独地导通或截止，并且
其中，在所述擦除操作中，所述擦除电压被施加到包括所选存储块的存储器芯片的所述位线，并且所述擦除电压不被施加到不包括所述所选存储块的存储器芯片的所述位线。
15.根据权利要求13所述的半导体存储器装置，其中，所述第一存储器芯片和所述第二存储器芯片中的每一个还包括第二擦除电压通过晶体管，该第二擦除电压通过晶体管联接到所述源极板以在所述擦除操作中将所述擦除电压施加到所述源极板。
16.根据权利要求15所述的半导体存储器装置，其中，所述第一存储器芯片的所述第二擦除电压通过晶体管和所述第二存储器芯片的所述第二擦除电压通过晶体管被控制为单独地导通或截止，并且
其中，在所述擦除操作中，所述擦除电压被施加到包括所选存储块的存储器芯片的所述源极板，并且所述擦除电压不被施加到不包括所述所选存储块的存储器芯片的所述源极板。
17.根据权利要求11所述的半导体存储器装置，其中，所述第一存储器芯片和所述第二存储器芯片中的每一个还包括：
耦合电容器，该耦合电容器包括位线、与所述位线交叠的布线以及设置在所述位线和所述布线之间的介电层；以及
第三擦除电压通过晶体管，该第三擦除电压通过晶体管联接到源极板和所述布线，并且被配置为在擦除操作中将擦除电压传送至所述源极板和所述布线。
18.根据权利要求17所述的半导体存储器装置，其中，所述第一存储器芯片的所述第三擦除电压通过晶体管和所述第二存储器芯片的所述第三擦除电压通过晶体管被控制为单独地导通或截止，并且
其中，在所述擦除操作中，所述擦除电压被施加到包括所选存储块的存储器芯片的所述源极板和所述布线，并且所述擦除电压不被施加到不包括所述所选存储块的存储器芯片的所述源极板和所述布线。
19.一种半导体存储器装置，该半导体存储器装置包括：
页缓冲器电路的限定在电路芯片上的低电压元件；以及
所述页缓冲器电路的限定在层叠在所述电路芯片上的第一存储器芯片和第二存储器芯片中的每一个中的高电压元件，
其中，限定在所述第一存储器芯片中的高电压元件和限定在所述第二存储器芯片中的高电压元件通过相同的感测线连接到所述页缓冲器电路的所述低电压元件。
20.根据权利要求19所述的半导体存储器装置，
其中，所述第一存储器芯片和所述第二存储器芯片中的每一个包括联接在位线与源极板之间的存储器单元阵列，
其中，各个所述存储器单元阵列联接到位线选择晶体管，并且包括存储数据的多个存储块，并且
其中，所述第一存储器芯片和所述第二存储器芯片中的每一个还包括连接到所述位线和所述源极板中的至少一个的擦除电路，该擦除电路在擦除操作中将擦除电压传送至所述位线和所述源极板中的至少一个。
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