CN105321562A - 半导体存储器件、包括其的存储系统及其操作方法 - Google Patents

Abstract

一种半导体存储器件包括：多个存储单元，其耦接在源极线与位线之间；电压发生电路，其适于在擦除操作期间将擦除电压施加至源极线；以及读写电路，其通过选择晶体管耦接至位线，并且适于在擦除操作期间将操作电压施加至选择晶体管的第一节点。

Description

半导体存储器件、包括其的存储系统及其操作方法

相关申请的交叉引用

本申请要求2014年5月30日提交的申请号为10-2014-0066448的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明的各种示例性实施例总体而言涉及一种半导体存储器件、包括该半导体存储器件的存储系统及其操作方法。

背景技术

半导体存储器件通常分类为易失性存储器件或非易失性存储器件。

易失性存储器件被认为以高的写速度和读速度进行操作，但是它们在断电时不能保持储存的数据。非易失性存储器件以相对低的写速度和读速度进行操作，但是它们不管加电或断电条件都可以保持储存的数据。非易失性存储器件的示例包括：只读存储器(ROM)、掩模型ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除和可编程ROM(EEPROM)、快闪存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)。快闪存储器分类为或非(NOR)或者与非(NAND)类型。

快闪存储器享有RAM和ROM这二者的优点。例如，快闪存储器可以与RAM类似自由地编程和擦除。与ROM类似，快闪存储器即使在它们未被供电时也能保持储存的数据。快闪存储器可以广泛地用作诸如移动电话、数码照相机、个人数字助理(PDA)和MP3播放器之类的便携式电子设备的储存媒介。

为了增加半导体存储器件的集成度，已经对具有三维阵列结构的半导体存储器件进行了研究。在具有三维阵列结构的半导体存储器件的擦除操作中，通过源极线施加具有高电压电平的擦除电压。高电压可以施加至耦接在存储单元阵列的位线与页缓冲器之间的位线选择晶体管的漏区，这促使位线选择晶体管故障。因此，考虑到这样的故障和隔离层的击穿现象，应当增加位线选择晶体管的尺寸。

发明内容

本发明的示例性实施例针对一种三维半导体存储器件，其能够通过在擦除操作期间改善其特性来减小位线选择晶体管的尺寸。

根据本发明一个实施例的一种半导体存储器件可以包括：多个存储单元，其耦接在源极线与位线之间；电压发生电路，其适于在擦除操作期间将擦除电压施加至源极线；以及读写电路，其通过选择晶体管耦接至位线，并且适于在擦除操作期间将操作电压施加至选择晶体管的第一节点。

根据本发明一个实施例的一种半导体存储器件可以包括：多个存储串，其耦接在相应的位线和公共源极线之间；电压发生电路，其适于在擦除操作期间将擦除电压施加至公共源极线；位线选择晶体管，其耦接至相应的位线；以及操作电压施加电路，其适于在擦除操作期间将操作电压施加至位线选择晶体管中的每个的源区。

根据本发明一个实施例的一种操作半导体存储器件的方法可以包括：在耦接在源极线和位线之间的多个存储单元的擦除操作期间，将擦除电压施加至源极线；以及在擦除操作期间，将操作电压施加至与位线的一个节点耦接而不与多个存储单元耦接的选择晶体管的源区。

根据本发明的一个实施例的一种存储系统可以包括半导体存储器件和控制器，所述半导体存储器件包括：多个存储单元，它们串联耦接在源极线与位线之间，并且通过位线耦接至选择晶体管的第一节点；所述控制器适于响应于擦除命令而通过将操作电压施加至选择晶体管的第二节点来控制半导体存储器件以执行擦除操作。

根据本发明一个实施例的一种半导体存储器件可以包括：多个存储单元，其耦接在源极线与位线之间；读写电路，其通过位线选择单元耦接至位线，并且适于从多个存储单元读取数据和将数据写入多个存储单元；电压发生电路，其适于在擦除操作期间将第一电压施加至源极线，其中，读写电路在擦除操作期间将与第一电压具有预定的电压差的第二电压施加至位线选择单元。

附图说明

图1是图示包括半导体存储器件的存储系统的框图；

图2是图示根据本发明一个实施例的半导体存储器件的框图；

图3是图示图2中所示的存储单元阵列的一个实施例的框图；

图4是图示根据本发明一个实施例的包括在存储块中的存储串的三维图；

图5是图示图4中所示的存储串的电路图；

图6是图示根据本发明一个实施例的读写电路的框图；

图7是图示包括图2中所示的半导体存储器件的存储系统的框图；

图8是图示图7中所示的存储系统的一个应用示例的框图；以及

图9是图示包括图8中所示的存储系统的计算系统的框图。

具体实施方式

在下文中，将参照附图详细描述各种实施例。提供了附图以允许本领域技术人员理解本公开的实施例的范围。然而，本发明可以用不同的方式体现，而不应当解释为限制于本文所阐述的实施例。确切地说，提供了这些实施例使得本公开透彻且完整，并向本领域技术人员充分传达本发明的范围。在本公开中，附图标记直接对应于本发明的各个附图和实施例中相似的部分。

在本说明书中，只要未在句中具体提及，单数形式可以包括复数形式。此外，在说明书中使用的“包括/包含”或“包括有/包含有”表示存在或增加一个或多个部件、步骤、操作以及元件。

图1是图示包括半导体存储器件的存储系统的框图。

参见图1，存储系统10可以包括半导体存储器件100和控制器200。半导体存储器件100可以包括存储单元阵列110和耦接至存储单元阵列110的读写电路130。

存储单元阵列110可以包括多个存储单元。多个存储单元中的每个可以被限定为储存两个或更多个数据比特的多电平存储单元。

半导体存储器件100可以响应于控制器200的控制进行操作。当半导体存储器件100从控制器200接收擦除命令时，半导体存储器件100可以配置成响应于与擦除命令一起接收的地址而对存储单元(选中的存储单元)执行擦除操作。半导体存储器件100可以在擦除操作期间产生操作电压并且将操作电压施加至将存储单元阵列110与读写电路130耦接的选择晶体管的源区。

根据一个实施例，半导体存储器件100可以是快闪存储器件。然而，本发明不限制于快闪存储器件。

控制器200可以耦接在半导体存储器件100与主机之间。控制器200可以配置成使主机和半导体存储器件100相互配合工作。例如，在主机请求时，控制器200可以在擦除操作期间把从主机接收的逻辑块地址转换成物理块地址，并且把对应的命令和该物理块地址提供至半导体存储器件100。另外，当从主机输入擦除命令时，控制器200可以输出命令信号，使得半导体存储器件100可以产生擦除电压和操作电压以执行擦除操作。

图2是图示根据本发明一个实施例的半导体存储器件的框图。

参见图2，半导体存储器件100可以包括：存储单元阵列110、地址译码器120、读写电路130、控制逻辑140以及电压发生电路150。

存储单元阵列110可以包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz可以通过字线WL耦接至地址译码器120。多个存储块BLK1至BLKz可以通过位线BL1至BLm耦接至读写电路130。多个存储块BLK1至BLKz中的每个可以包括多个存储单元。根据一个实施例，多个存储单元可以是非易失性存储单元，并且更具体地，可以是基于电荷陷阱器件的非易失性存储单元。可以把耦接至相同字线的存储单元限定为单个页。换言之，存储单元阵列110可以包括多个页。另外，存储单元阵列110的多个存储块BLK1至BLKz中的每个可以包括多个存储串。多个存储串中的每个可以包括串联耦接在位线与源极线之间的漏极选择晶体管、多个漏极侧存储单元、管道晶体管、多个源极侧存储单元以及源极选择晶体管。

地址译码器120、读写电路130以及电压发生电路150可以作为驱动存储单元阵列110的外围电路进行操作。

地址译码器120可以通过字线WL耦接至存储单元阵列110。地址译码器120可以响应于控制逻辑140的控制进行操作。地址译码器120可以通过半导体存储器件100中的输入/输出缓冲器(未示出)接收地址ADDR。

在施加程序电压的操作中，地址译码器120可以对地址ADDR中的行地址进行译码，并且响应于经译码的行地址而将由电压发生电路150产生的程序电压Vpgm和通过电压Vpass施加至存储单元阵列110的多个字线WL。

地址译码器120可以被配置成在读操作期间对地址ADDR中的列地址进行译码。地址译码器120可以将经译码的列地址Yi传送至读写电路130。

可以对作为基本单位的每个页执行半导体存储器件100的程序操作。基于来自程序操作的请求接收的地址ADDR可以包括块地址、行地址和列地址。地址译码器120可以响应于块地址和行地址而选择单个存储块和单个字线。列地址可以由地址译码器120进行译码，并且被提供至读写电路130。另外，可以对作为基本单位的每个存储块执行半导体存储器件100的擦除操作。

地址译码器120可以包括：块译码器、行译码器、列译码器和地址缓冲器。

读写电路130可以包括多个页缓冲器PB1至PBm。多个页缓冲器PB1至PBm可以分别通过位线BL1至BLm耦接至存储单元阵列110。多个页缓冲器PB1至PBm可以暂时地储存输入数据DATA，并且在程序操作期间响应于暂时储存的数据而分别控制位线BL1至BLm的电位。另外，在擦除操作期间，页缓冲器PB1至PBm可以通过关断位线选择晶体管并且将它们分别连接至位线BL1至BLm来阻断电气连接，以及通过把操作电压施加至位线选择晶体管的源极节点来增加位线选择晶体管的体效应。读写电路130可以响应于控制逻辑140的控制进行操作。

控制逻辑140可以耦接至地址译码器120、读写电路130以及电压发生电路150。控制逻辑140可以通过半导体存储器件100的输入/输出缓冲器(未示出)接收命令CMD。控制逻辑140可以响应于命令CMD而控制半导体存储器件100的通常操作。

电压发生电路150可以在程序操作期间响应于控制逻辑140的控制而产生程序电压Vpgm和通过电压Vpass，以及在擦除操作期间响应于控制逻辑140的控制而产生擦除电压Vera。在擦除操作期间产生的擦除电压Vera可以通过存储单元阵列110的源极线提供至多个存储块BLK1至BLKz之中的选中的存储块。

图3是图示图2中所示的存储单元阵列110的一个实施例的框图。

参见图3，存储单元阵列110可以包括多个存储块BLK1至BLKz。存储块BLK1至BLKz中的每个可以具有三维结构。存储块BLK1至BLKz中的每个可以包括层叠在衬底之上的多个存储单元。这些存储单元可以布置在+X方向、+Y方向和+Z方向上。以下将参照图4和图5详细描述存储块BLK1至BLKz中的每个。

图4是图示根据本发明一个实施例的包括在存储块中的存储串的三维图。图5是图4中所示的存储串的电路图。

参见图4和图5，公共源极线SL可以形成在半导体衬底之上。垂直沟道层SP可以形成在公共源极线SL之上。位线BL可以形成在垂直沟道层SP之上。垂直沟道层SP可以包括多晶硅。多个导电层SGS、WL0至WLn以及SGD可以在不同的高度围绕垂直沟道层SP。包括电荷储存层的多层膜(未示出)可以形成在垂直沟道层SP的表面上。多层膜还可以形成在垂直沟道层SP与导电层SGSL、WL0至WLn和SGD之间。多层膜可以具有氧化物层、氮化物层和氧化物层以顺序方式层叠的ONO结构。

最下面的导电层可以是源极选择线(或第一选择线)SGS，而最上面的导电层可以是漏极选择线(或第二选择线)SGD。位于源极选择线SGS与漏极选择线SGD之间的导电层可以是字线WL0至WLn。换言之，导电层SGS、WL0至WLn以及SGD可以作为多个层形成在半导体衬底之上。穿通导电层SGS、WL0至WLn以及SGD的垂直沟道层SP可以在垂直方向上耦接至源极线SL和位线BL之间的半导体衬底。

漏极选择晶体管(或第二选择晶体管)SDT可以形成在最上面的导电层SGD围绕垂直沟道层SP的位置处。源极选择晶体管(或第一选择晶体管)SST可以形成在最下面的导电层SGS围绕垂直沟道层SP的位置处。存储单元C0至Cn可以形成在中间导电层WL0至WLn围绕垂直沟道层SP的位置处。

具有上述结构的存储串可以包括源极选择晶体管SST、存储单元C0至Cn以及漏极选择晶体管SDT，它们在垂直方向上耦接至公共源极线SL和位线BL之间的衬底。源极选择晶体管SST可以响应于施加至第一选择线SGS的第一选择信号而将存储单元C0至Cn电气耦接至公共源极线SL。漏极选择晶体管SDT可以响应于施加至第二选择线SGD的第二选择信号而将存储单元C0至Cn电气耦接至位线BL。

图6是图示图2中所示的读写电路130的框图。

参见图6，读写电路130可以包括多个页缓冲器PB1至PBm。页缓冲器PB1至PBm中的每个可以包括：位线选择单元131、预充电电路132、锁存电路133以及输入/输出电路134。

位线选择单元131可以包括位线选择晶体管HVN。页缓冲器PB1中的位线选择晶体管HVN可以在程序操作期间响应于位线选择信号SEL而将感测节点SO耦接至位线BL1。另外，位线选择晶体管HVN可以在擦除操作期间响应于位线选择信号SEL而被关断，以阻挡位线BL1与感测节点SO之间的电气连接。

预充电电路132可以在程序操作期间耦接至感测节点SO，并且将感测节点SO预充电至预定的电位电平。另外，预充电电路132可以在擦除操作期间通过将比预定的电位电平高的操作电压施加至感测节点SO来在关断状态下增加位线选择晶体管HVN的源区的电位电平。因而，在擦除操作期间，即使当擦除电压通过存储块的源极线提供至存储串，使得位线BL1至BLm的电位电平增加了擦除电压电平，但是具有施加有比预定的电位电平高的操作电压的源区的位线选择晶体管的体效应可以得以增加以防止故障发生。因此，可以减小位线选择晶体管HVN的尺寸和形成在位线选择晶体管HVN之间的半导体衬底中的隔离层的尺寸。另外，当操作电压施加至位线选择晶体管HVN的源区时，可以有效地阻挡通过位线选择晶体管HVN的泄漏电流。即使当瞬时电流在擦除操作期间过度地增加，也可以防止位线选择晶体管HVN的故障和破坏。

锁存电路133可以耦接至感测节点SO。锁存电路133可以在程序操作期间暂时地储存通过输入/输出电路134输入的输入数据，以及控制感测节点SO的电位电平。

输入/输出电路134可以在程序操作期间将通过数据线输入的输入数据传送至锁存电路133。

以下参照图2至6描述根据本发明一个实施例的半导体存储器件的擦除操作。

电压发生电路150可以在擦除操作期间响应于控制逻辑140的控制而产生擦除电压Vera。在擦除操作期间，产生的擦除电压Vera可以通过存储单元阵列110的源极线SL提供至多个存储块BLK1至BLKz之中的选中的存储块，由此可以执行擦除操作。

以下描述擦除操作的一个实施例。首先，可以对存储串的垂直沟道层SP执行空穴供应操作。为了执行空穴供应操作，字线WL0至WLn可以被设定成浮置状态，并且接地电压可以被施加至源极选择线SGS。另外，当空穴供应电压施加至源极线SL时，通过栅致漏极泄漏(GIDL)电流可以把空穴供应至垂直沟道层。

在经过足够的时间将空穴供应至垂直沟道层之后，可以把施加至源极线SL的空穴供应电压改变成擦除电压Vera。擦除电压Vera可以比空穴供应电压大。源极选择线SGS可以设定成浮置状态。当施加擦除电压Vera时，处于浮置状态的源极选择线SGS和字线WL0至WLn的电压可以由于电容器耦合现象而增加。

随后，当接地电压施加至字线WL0至WLn时，字线WL0至WLn与垂直沟道层SP之间的电压差可以被充分地增加，使得被捕获在位于垂直沟道层SP与字线WL0至WLn之间的电荷储存层中的电子可以被发射至垂直沟道层SP。

当擦除电压Vera通过源极线SL施加至垂直沟道层SP时，页缓冲器PB1至PBm可以将操作电压分别施加至具有与位线BL1至BLm耦接的漏区的位线选择晶体管HVN的源区。操作电压可以设定成2V或更大。例如，预充电电路132可以将操作电压施加至感测节点SO以执行擦除操作。

因此，即使当擦除操作期间擦除电压Vera通过存储块的源极线SL施加至存储串，使得位线BL1至BLm的电位电平增加了擦除电压电平，具有源区的位线选择晶体管HVN的体效应也可以得以增加以防止故障现象，所述源区施加有具有预定的电位电平或更大的操作电压。因此，可以减小位线选择晶体管HVN的尺寸。

图7是图示包括图2中所示的半导体存储器件的存储系统的框图。

参见图7，存储系统1000可以包括半导体存储器件100和控制器1100。

半导体存储器件100可以包括参照图2描述的半导体存储器件。因而，将省略其详细描述。

控制器1100可以耦接至主机和半导体存储器件100。控制器1100可以在主机请求时访问半导体存储器件100。例如，控制器1100可以控制半导体存储器件100的读操作、程序操作、擦除操作、和/或后台操作。控制器1100可以在半导体存储器件100与主机之间提供接口。控制器1100可以配置成驱动用于控制半导体存储器件100的固件。

控制器1100可以包括：随机存取存储器(RAM)1110、处理单元1120、主机接口1130、存储器接口1140以及错误校正块1150。RAM1100可以用作处理单元1120的操作存储器、半导体存储器件100与主机之间的高速缓冲存储器、和/或半导体存储器件100与主机之间的缓冲存储器。处理单元1120可以控制控制器1100的操作。另外，控制器1100可以在写操作期间暂时地储存从主机提供的程序数据。

主机接口1130可以包括用于在主机和控制器1100之间交换数据的协议。例如，控制器1100可以通过各种协议中的至少一种与主机通信，各种协议诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附连(ATA)技术、串行-ATA协议、并行-ATA协议、小型计算机系统接口(SCSI)协议、加强型小型盘接口(ESDI)协议、集成驱动电子(IDE)协议、私有协议等。

存储器接口1140可以与半导体存储器件100相互配合工作。例如，存储器接口可以包括与非型(NAND)快闪接口、或者或非型(NOR)快闪接口。

存储系统1000还可以包括错误校正块1150。错误校正块1150可以通过利用错误校正码(ECC)检测和校正从半导体存储器件100读取的数据中的错误。例如，错误校正块150可以包括在控制器1100中。处理单元1120可以响应于错误校正块150的错误检测结果来控制读电压，以及控制半导体存储器件100执行再次读操作。

控制器1100和半导体存储器件100可以集成在一个半导体器件中。例如，控制器1100和半导体存储器件100可以集成在单个半导体器件中以形成存储卡，诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑型快闪存储卡(CF)、智能媒体卡(SMC)、记忆棒、多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD，迷你型SD、微型SD或SDHC)、通用快闪储存器件(UFS)等。

在另一示例中，控制器1100和半导体存储器件100可以集成在单个半导体器件中，以形成固态驱动器(SSD)。SSD可以包括用于将数据储存在半导体存储器件中的储存器件。当存储系统1000用作SSD时，耦接至存储系统1000的主机的操作速率可以得以显著改善。

存储系统1000可以用作各种电子设备中的若干元件之一，各种电子设备诸如计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络表、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航设备、黑盒子、数码照相机、三维电视机、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、用于在无线环境下发送/接收信息的设备、用于家庭网络的设备、用于计算机网络的设备、用于远程信息处理网络的设备、RFID设备、用于计算系统的其它设备等。

半导体存储器件100或存储系统1000可以采用各种形式封装。例如，半导体存储器件100或存储系统1000可以通过下面各种方法来封装，诸如堆栈式封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫包式裸片、晶圆式裸片、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外型集成电路(SOIC)、紧缩小外型封装(SSOP)、薄型小外型封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)、晶圆级处理层叠封装(WSP)等。

图8是图示图7中所示的存储系统的一种应用示例的框图。

参见图8，存储系统2000可以包括半导体存储器件2100和控制器2200。半导体存储器件2100可以包括半导体存储芯片。半导体存储芯片可以被分成组。

图8示出了组可以通过第一通道CH1至第k通道CHk与控制器2200通信。半导体存储芯片中的每个可以执行与参照图2描述的半导体存储器件100相同的操作。

每个组可以通过单个公共通道与控制器2200通信。控制器2200可以采用与参照图7描述的控制器1100相同的方式来配置，并且可以配置成控制半导体存储器件2100的多个存储芯片。

图9是图示具有上面参照图8描述的存储系统的计算系统3000的框图。

参见图9，计算系统3000可以包括：中央处理单元3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、系统总线3500以及存储系统2000。

存储系统2000可以通过系统总线3500电气连接至中央处理单元3100、RAM3200以及用户接口3300和电源3400。通过用户接口3300提供的数据或者通过中央处理单元3100处理的数据可以储存在存储系统2000中。

在图9中，半导体存储器件2100可以通过控制器2200耦接至系统总线3500。在一些实施例中，半导体存储器件2100可以直接耦接至系统总线3500。中央处理单元3100和RAM3200可以执行控制器2200的功能。

如图9中所示，图8中示出的存储系统2000可以包括在存储系统3000中。然而，在一些实施例中，存储系统2000可以用图7中所示的存储系统1000替换。在一些实施例中，计算系统3000可以包括上面参照图7和图8描述的存储系统1000和2000这二者。

根据本发明的实施例，由于通过在擦除操作期间通过将操作电压施加至与位线选择晶体管的源区耦接的节点来改善位线选择晶体管的特性，所以可以减小位线选择晶体管的尺寸以改善半导体器件的集成度。

另外，可以通过位线选择晶体管有效地阻挡泄漏电流。以及，即使当在擦除操作期间过度地增加瞬时电流，也可以防止位线选择晶体管的故障和破坏。

尽管已经参照创造性构思的一些说明性实施例描述了该创造性构思，但是应当理解的是，本领域技术人员可以设计的众多其他修改和实施例将落在本公开的原理的精神和范围内。

通过本发明的实施例可以看出，本发明提供了下面技术方案：

技术方案1.一种半导体存储器件，包括：

多个存储单元，其耦接在源极线与位线之间；

电压发生电路，其适于在擦除操作期间将擦除电压施加至所述源极线；以及

读写电路，其通过选择晶体管耦接至所述位线，并且适于在所述擦除操作期间将操作电压施加至所述选择晶体管的第一节点。

技术方案2.如技术方案1所述的半导体存储器件，其中，所述选择晶体管在所述擦除操作期间处于关断状态以断开所述读写电路与所述位线的连接。

技术方案3.如技术方案1所述的半导体存储器件，其中，所述选择晶体管的第二节点耦接至所述位线，并且所述第二节点的电位在所述擦除操作期间增加了所述擦除电压。

技术方案4.如技术方案1所述的半导体存储器件，其中，所述读写电路包括多个页缓冲器，

所述多个页缓冲器中的每个包括：

位线选择单元，其耦接在所述位线和感测节点之间，并且包括所述选择晶体管；以及

预充电单元，其耦接至所述感测节点，并且适于将所述操作电压施加至所述感测节点。

技术方案5.一种半导体存储器件，包括：

多个存储串，其耦接在相应的位线与公共源极线之间；

电压发生电路，其适于在擦除操作期间将擦除电压施加至所述公共源极线；

位线选择晶体管，其耦接至所述相应的位线；以及

操作电压施加电路，其适于在所述擦除操作期间将操作电压施加至所述位线选择晶体管中的每个的源区。

技术方案6.如技术方案5所述的半导体存储器件，其中，所述位线选择晶体管在所述擦除操作期间处于关断状态。

技术方案7.如技术方案5所述的半导体存储器件，其中，所述位线选择晶体管中的每个的漏区的电位增加了在所述擦除操作期间施加的所述擦除电压。

技术方案8.如技术方案5所述的半导体存储器件，其中，所述位线选择晶体管中的每个的体效应通过施加至所述源区的所述操作电压得以增加。

技术方案9.一种操作半导体存储器件的方法，所述方法包括：

在耦接在源极线与位线之间的多个存储单元的擦除操作期间，将擦除电压施加至所述源极线；以及

在所述擦除操作期间，将操作电压施加至与所述位线的一个节点耦接而不与所述多个存储单元耦接的选择晶体管的源区。

技术方案10.如技术方案9所述的方法，其中，在施加所述擦除电压时将所述擦除电压施加至所述选择晶体管的漏区，以及在施加所述操作电压时将所述操作电压施加至所述选择晶体管的源区，由此增加了所述选择晶体管的体效应。

技术方案11.一种存储系统，包括：

半导体存储器件，其包括多个存储单元，所述多个存储单元串联耦接在源极线与位线之间，并且通过所述位线耦接至选择晶体管的第一节点；以及

控制器，其适于响应于擦除命令而通过将擦除电压施加至所述选择晶体管的第二节点控制所述半导体存储器件以执行擦除操作。

技术方案12.如技术方案11所述的存储系统，其中，所述半导体存储器件还包括：

电压发生电路，其适于在所述擦除操作期间将擦除电压施加至所述源极线；以及

读写电路，其通过所述选择晶体管耦接至所述位线，并且在所述擦除操作期间将所述操作电压施加至所述选择晶体管的所述第二节点。

技术方案13.如技术方案12所述的存储系统，其中，所述选择晶体管在所述擦除操作期间处于关断状态以断开所述读写电路与所述位线的连接。

技术方案14.如技术方案12所述的存储系统，其中，所述选择晶体管的所述第一节点耦接至所述位线，并且所述第一节点的电位在所述擦除操作期间增加了所述擦除电压。

技术方案15.一种半导体存储器件，包括：

多个存储单元，其耦接在源极线与位线之间；

读写电路，其通过位线选择单元耦接至所述位线，并且适于从所述多个存储单元读取数据和将数据写入所述多个存储单元，

电压发生电路，其适于在擦除操作期间将第一电压施加至所述源极线，

其中，在所述擦除操作期间，所述读写电路将与所述第一电压有预定的电压差的第二电压施加至所述位线选择单元。

Claims (10)

1.一种半导体存储器件，包括：

多个存储单元，其耦接在源极线与位线之间；

电压发生电路，其适于在擦除操作期间将擦除电压施加至所述源极线；以及

读写电路，其通过选择晶体管耦接至所述位线，并且适于在所述擦除操作期间将操作电压施加至所述选择晶体管的第一节点。

2.如权利要求1所述的半导体存储器件，其中，所述选择晶体管在所述擦除操作期间处于关断状态以断开所述读写电路与所述位线的连接。

3.如权利要求1所述的半导体存储器件，其中，所述选择晶体管的第二节点耦接至所述位线，并且所述第二节点的电位在所述擦除操作期间增加了所述擦除电压。

4.如权利要求1所述的半导体存储器件，其中，所述读写电路包括多个页缓冲器，

所述多个页缓冲器中的每个包括：

位线选择单元，其耦接在所述位线和感测节点之间，并且包括所述选择晶体管；以及

预充电单元，其耦接至所述感测节点，并且适于将所述操作电压施加至所述感测节点。

5.一种半导体存储器件，包括：

多个存储串，其耦接在相应的位线与公共源极线之间；

电压发生电路，其适于在擦除操作期间将擦除电压施加至所述公共源极线；

位线选择晶体管，其耦接至所述相应的位线；以及

操作电压施加电路，其适于在所述擦除操作期间将操作电压施加至所述位线选择晶体管中的每个的源区。

6.如权利要求5所述的半导体存储器件，其中，所述位线选择晶体管在所述擦除操作期间处于关断状态。

7.如权利要求5所述的半导体存储器件，其中，所述位线选择晶体管中的每个的漏区的电位增加了在所述擦除操作期间施加的所述擦除电压。

8.一种操作半导体存储器件的方法，所述方法包括：

在耦接在源极线与位线之间的多个存储单元的擦除操作期间，将擦除电压施加至所述源极线；以及

在所述擦除操作期间，将操作电压施加至与所述位线的一个节点耦接而不与所述多个存储单元耦接的选择晶体管的源区。

9.一种存储系统，包括：

半导体存储器件，其包括多个存储单元，所述多个存储单元串联耦接在源极线与位线之间，并且通过所述位线耦接至选择晶体管的第一节点；以及

控制器，其适于响应于擦除命令而通过将擦除电压施加至所述选择晶体管的第二节点控制所述半导体存储器件以执行擦除操作。

10.一种半导体存储器件，包括：

多个存储单元，其耦接在源极线与位线之间；

读写电路，其通过位线选择单元耦接至所述位线，并且适于从所述多个存储单元读取数据和将数据写入所述多个存储单元，

电压发生电路，其适于在擦除操作期间将第一电压施加至所述源极线，

其中，在所述擦除操作期间，所述读写电路将与所述第一电压有预定的电压差的第二电压施加至所述位线选择单元。