CN109785888A - 存储器装置 - Google Patents

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Abstract

一种存储器装置可包括第一半存储器块、第二半存储器块、行解码器组以及可设置在第一半存储器块和第二半存储器块之间的读/写电路。该读/写电路可通过第一位线和第二位线联接到第一半存储器块和第二半存储器块。该行解码器组可被配置为响应于单块选择信号而同时选择第一半存储器块和第二半存储器块。

Description

存储器装置
技术领域
各种实施方式总体上可涉及存储器装置，具体地讲，涉及一种包括三维单元阵列的存储器装置。
背景技术
存储器装置可包括能够存储数据的多个存储器单元。存储器单元可按照三维方式布置以实现半导体器件的高集成度。
三维布置的存储器单元可通过在垂直方向上延伸的沟道层联接。沟道层可按照锯齿形方式布置以增加存储器单元阵列的集成度。在这种情况下，难以确保联接到沟道层的位线之间的布置间距，位线的布置裕度可能变得不足。
发明内容
根据本公开的一方面，可提供一种存储器装置。该存储器装置可包括第一半存储器块和第二半存储器块。该存储器装置可包括设置在第一半存储器块和第二半存储器块之间的读/写电路。该读/写电路可通过第一位线和第二位线联接到第一半存储器块和第二半存储器块。该存储器装置可包括第一行解码器组，该第一行解码器组被配置为响应于单块选择信号同时选择第一半存储器块和第二半存储器块。
根据本公开的一方面，可提供一种存储器装置。该存储器装置可包括：第一存储器单元阵列，其包括第一半存储器块；以及第二存储器单元阵列，其包括第二半存储器块。该存储器装置可包括设置在第一存储器单元阵列和第二存储器单元阵列之间的读/写电路。该读/写电路可通过第一组的位线和第二组的位线联接到第一存储器单元阵列和第二存储器单元阵列。该存储器装置可包括第一行解码器组和第二行解码器组，其各自被配置为响应于单块选择信号同时选择多个存储器块对中的任一个。各个存储器块对可利用任一个第一半存储器块和任一个第二半存储器块来配置。
附图说明
图1是示意性地示出包括根据本公开的实施方式的存储器系统的数据处理系统的示例的示图。
图2是示出根据本公开的实施方式的存储器装置的框图。
图3是示出根据本公开的实施方式的存储器装置的各个平面的框图。
图4是示出根据本公开的实施方式的存储器装置的存储器单元阵列和行解码器组的框图。
图5是示出根据本公开的实施方式的存储器装置的存储器单元阵列和读/写电路的框图。
图6A和图6B是示出根据本公开的实施方式的存储器装置的各个半存储器块的结构的图。
图7A和图7B是示出根据本公开的实施方式的存储器装置的各个半存储器块的结构的图。
图8是构成根据本公开的实施方式的存储器装置的存储器块的第一单元串和第二单元串的电路图表示。
图9是示出包括根据本公开的实施方式的存储器装置的存储器系统的框图。
图10是示出包括根据本公开的实施方式的存储器系统的计算系统的框图。
具体实施方式
将参照附图描述本公开的各种实施方式。然而，本公开的实施方式可按照许多不同的形式具体实现，不应被解释为限于本文所阐述的实施方式。相反，这些实施方式被提供以使得本公开的公开将彻底和完整，并且将向本领域技术人员充分传达本公开的范围。在不脱离本公开的范围的情况下，本公开的实施方式的特征可用在各种众多实施方式中。在附图中，为了清晰，层和区域的尺寸和相对尺寸可能被夸大。附图不按比例。相似的标号始终表示相似的元件。
还要注意的是，在本说明书中，“连接/联接”不仅指一个组件直接联接另一部件，而且还指通过中间组件间接地联接另一组件。另一方面，“直接连接/直接联接”是指一个组件在没有中间组件的情况下直接联接另一组件。
还要注意的是，“在…上”不仅指一个组件直接在另一组件上，而且还指通过中间组件间接在另一组件上。另一方面，“直接在…上”是指一个组件在没有中间组件的情况下直接在另一组件上。
将理解，当元件被称为“在”两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。
本公开的实施方式可提供一种能够增加联接到三维存储器单元阵列的位线的布置自由度的存储器装置。
图1是示意性地示出包括根据本公开的实施方式的存储器系统的数据处理系统的示例的示图。
参照图1，数据处理系统100可包括主机110和存储器系统120。
主机110可与存储器系统120通信，以将数据存储在存储器系统120中或从存储器系统120读取数据。主机110可包括各种电子装置。例如，主机110可包括诸如移动电话、MP3播放器和膝上型计算机的电子装置或者诸如台式计算机、游戏机、TV和投影仪的电子装置。主机110可通过使用诸如高速外围组件互连(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行附接SCSI(SAS)的接口协议来与存储器系统120通信。
存储器系统120可响应于主机110的请求而操作。更具体地，存储器系统120可包括用于存储由主机110访问的数据的存储器装置140以及用于控制存储器装置140的控制器130。
控制器130和存储器装置140可被集成为一个半导体存储器装置以实现存储器系统120。存储器系统120可根据联接到主机110的主机接口的协议被实现为各种类型的存储装置中的任一种。例如，存储器系统120可利用诸如固态驱动器(SSD)、存储卡、通用存储总线(USB)装置、通用闪存(UFS)装置和记忆棒的各种存储装置中的任一种来实现。当存储器系统120被实现为半导体驱动器SSD时，联接到存储器系统120的主机110的操作速度可显著改进。存储卡可利用诸如个人计算机存储卡国际协会(PCMCIA)卡、紧凑闪存(CF)卡、智能媒体(SM)卡、多媒体卡(MMC)和安全数字(SD)卡的任一种存储卡来实现。MMC可包括嵌入式MMC(eMMC)、缩小尺寸MMC(RS-MMC)、MMCmicro等。SD卡可包括miniSD、microSD、SDHC等。
作为另一示例，存储器系统120可作为诸如计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络本、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航系统、黑匣子、数字相机、3维电视、数字音频记录仪、数字音频播放器、数字照片记录仪、数字照片播放器、数字视频记录仪、数字视频播放器、能够在无线环境中发送/接收信息的装置的电子装置的各种组件之一、构成家庭网络的各种电子装置之一、构成计算机网络的各种电子装置之一、构成车联网的电子装置之一、RFID装置、或者构成计算系统的各种组件之一被包括。
存储器装置140可通过通道CH1至CHk从控制器130接收命令、地址和数据，并且存储器装置140可将读取的数据发送到控制器130。存储器装置140可在通过地址选择的区域中执行与所接收的命令对应的操作。具体地，存储器装置140可执行编程操作、读操作和擦除操作。在编程操作中，存储器装置140可将数据编程在通过地址选择的区域中。在读操作中，存储器装置140可从通过地址选择的区域读取数据。在擦除操作中，存储器装置140可擦除存储在通过地址选择的区域中的数据。
存储器装置140可包括多个半导体存储器芯片150。半导体存储器芯片150可通过通道CH1至CHk与控制器130通信。尽管图1中示出多个半导体存储器芯片150联接到一个通道的情况，但是存储器系统120也可被实现为使得一个半导体存储器芯片150联接到一个通道。半导体存储器芯片150可使用多芯片封装(MCP)技术被实现为一个半导体封装，或者被实现为单独的半导体封装。
各个半导体存储器芯片150可以是NAND闪存、垂直NAND闪存、NOR闪存、电阻随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移力矩随机存取存储器(STT-RAM)等。在实施方式中，各个半导体存储器芯片150可按照三维阵列结构实现。本公开的实施方式不仅可应用于电荷存储层利用浮栅(FG)来配置的闪存装置，而且可应用于电荷存储层利用绝缘层来配置的电荷捕获闪存(CTF)。为了描述方便，假设各个半导体存储器芯片150可以是NAND闪存。然而，本公开不限于此。
图2是示出根据本公开的实施方式的存储器装置的框图。图1所示的各个半导体存储器芯片150可如图2所示配置。
参照图2，半导体存储器芯片150可包括电压生成器210、至少一个平面、输入/输出电路220和控制逻辑电路230。例如，半导体存储器芯片150可包括第一平面PL0和第二平面PL1。构成半导体存储器芯片150的平面的数量不限于图2所示，可根据设计而变化。
控制逻辑电路230可被配置为响应于命令CMD而控制半导体存储器芯片150的编程操作、读操作和擦除操作。控制逻辑电路230可输出用于编程、验证、读或擦除操作的操作信号。
输入/输出电路220可分别通过第一数据线DL1和第二数据线DL2联接到第一平面PL0和第二平面PL1。输入/输出电路220可响应于控制逻辑电路230的控制而操作，并且可被配置为与外部交换数据DATA。输入/输出电路220可通过第一数据线DL1和第二数据线DL2将从外部输入的数据DATA传送到第一平面PL0和第二平面PL1，并且可通过第一数据线DL1和第二数据线DL2将从第一平面PL0和第二平面PL1传送来的数据DATA输出到外部。另外，输入/输出电路220可将从图1中所描述的控制器130接收的命令CMD和地址ADD发送到控制逻辑电路230。
电压生成器210可响应于控制逻辑电路230的操作信号而生成执行存储器单元的编程、验证、擦除或读操作所需的操作电压。所生成的操作电压(例如，Vpgm、Vvfy、Vpass和Vread)可被提供给联接到第一平面PL0和第二平面PL1的全局线GL。
第一平面PL0和第二平面PL1可彼此相同地配置。各个平面可包括第一存储器单元阵列、第二存储器单元阵列、至少一个行解码器组和读/写电路。第一存储器单元阵列可包括多个第一半存储器块，第二存储器单元阵列可包括多个第二半存储器块。行解码器组可被配置为响应于块选择信号而选择一对第一半存储器块和第二半存储器块。读/写电路可包括页缓冲器组和列解码器组。
控制逻辑电路230可根据半导体存储器芯片150的操作类型将用于控制页缓冲器组的页缓冲器信号PB SIGNALS输出到各个平面。控制逻辑电路230可响应于从输入/输出电路220接收的地址ADD而将行地址RADD和列地址CADD输出到各个平面。各个平面将稍后参照图3至图5来描述。
图3是示出根据本公开的实施方式的存储器装置的各个平面的框图。
参照图3，第一平面PL0可包括第一存储器单元阵列320a0；第二存储器单元阵列320b0；以及操作电路组330a、310a0和310b0。第一平面PL0的操作电路组330a、310a0和310b0可被配置为执行构成第一平面PL0中可包括的第一存储器单元阵列320a0和第二存储器单元阵列320b0的存储器单元的编程操作和读操作。操作电路组330a、310a0和310b0可包括读/写电路330a、第一行解码器组310a0和第二行解码器组310b0。
第二平面PL1可包括第一存储器单元阵列320a1；第二存储器单元阵列320b1；以及操作电路组330b、310a1和310b1。第二平面PL1的操作电路组330b、310a1和310b1可被配置为执行构成第二平面PL1中可包括的第一存储器单元阵列320a1和第二存储器单元阵列320b1的存储器单元的编程操作和读操作。操作电路组330b、310a1和310b1可包括读/写电路330b、第一行解码器组310a1和第二行解码器组310b1。
第一平面PL0的第一存储器单元阵列320a0；第二存储器单元阵列320b0；以及操作电路组330a、310a0和310b0可具有与第二平面PL1的第一存储器单元阵列320a1；第二存储器单元阵列320b1；以及操作电路组330b、310a1和310b1的电路结构相同的电路结构。
第一平面PL0的第一存储器单元阵列320a0和第二平面PL1的第一存储器单元阵列320a1可通过第一组的位线BLa联接到与之对应的读/写电路330a和330b。第一平面PL0的第二存储器单元阵列320b0和第二平面PL1的第二存储器单元阵列320b1可通过第二组的位线BLb联接到与之对应的读/写电路330a和330b。
第一平面PL0的第一存储器单元阵列320a0和第二平面PL1的第一存储器单元阵列320a1可通过第一组的局部线LO1联接到与之对应的第一行解码器组310a0和310a1。第一平面PL0的第二存储器单元阵列320b0和第二平面PL1的第二存储器单元阵列320b1可通过第二组的局部线LO2联接到与之对应的第一行解码器组310a0和310a1。
第一平面PL0的第一存储器单元阵列320a0和第二平面PL1的第一存储器单元阵列320a1可通过第三组的局部线LO3联接到与之对应的第二行解码器组310b0和310b1。第一平面PL0的第二存储器单元阵列320b0和第二平面PL1的第二存储器单元阵列320b1可通过第四组的局部线LO4联接到与之对应的第二行解码器组310b0和310b1。
在上文中，第一平面PL0中的第一组的位线Bla、第二组的位线BLb、第一组的局部线LO1、第二组的局部线LO2、第三组的局部线LO3和第四组的局部线LO4可以是独立于第二平面PL1中的第一组的位线Bla、第二组的位线BLb、第一组的局部线LO1、第二组的局部线LO2、第三组的局部线LO3和第四组的局部线LO4的组件。
图4是示出根据本公开的实施方式的存储器装置的存储器单元阵列和行解码器组的框图。图4所示的框图详细示出可构成一个平面的第一存储器单元阵列320a、第二存储器单元阵列320b、第一行解码器组和第二行解码器组。图4所示的结构可应用于图3所示的第一平面PL0和第二平面PL1中的每一个。
参照图4，第一存储器单元阵列320a可包括第一半存储器块1HB1至1HBk(k是2或更大的整数)。第二存储器单元阵列320b可包括第二半存储器块2HB1至2HBk(k是2或更大的整数)。第一半存储器块1HB1至1HBk可分别与第二半存储器块2HB1至2HBk成对，以构成多个存储器块。例如，利用第一半存储器块1HB1和第二半存储器块2HB1配置的一对可构成一个存储器块。在实施方式中，第一半存储器块可少于或多于构成存储器块的一半的一半，第二半存储器块可少于或多于构成存储器块的另一半的一半。在实施方式中，第一半存储器块和第二半存储器块一起可构成多于或少于一个存储器块。在实施方式中，第一半存储器块和第二半存储器块可构成一个存储器块，并且第一半存储器块可等于、小于或大于第二半存储器块。第一半存储器块1HB1至1HBk(k是2或更大的整数)可通过第一组的位线BLa联接到读/写电路330，第二半存储器块2HB1至2HBk(k是2或更大的整数)可通过第二组的位线BLb联接到读/写电路330。
读/写电路330可被设置在第一存储器单元阵列320a与第二存储器单元阵列320b之间的区域中，或者读/写电路330可被设置在第一存储器单元阵列320a与第二存储器单元阵列320b之间的区域下方，以使得第一组的位线BLa和第二组的位线BLb的布置间距可增加。例如，读/写电路330可被设置在基板与第一存储器单元阵列320a和第二存储器单元阵列320b之间。
第一半存储器块1HB1至1HBk可通过第一组的局部线LO1联接到第一行解码器组，并且可通过第三组的局部线LO3联接到第二行解码器组。第二半存储器块2HB1至2HBk可通过第二组的局部线LO2联接到第一行解码器组，并且可通过第四组的局部线LO4联接到第二行解码器组。
第一行解码器组可包括第一通过晶体管组PT1a至PTka。第一通过晶体管组PT1a至PTka可响应于块选择信号BLK1至BLKk而将施加于第一组的全局线GL1a至GLka的操作电压提供给第一组的局部线LO1和第二组的局部线LO2。操作电压可由图2中所描述的电压生成器210生成，以供应给第一组的全局线GL1a至GLka。
块选择信号BLK1至BLKk可从可响应于图2中所描述的行地址RADD而操作的块地址解码器BA1至BAk输出。块地址解码器BA1至BAk中的每一个可包括高电压开关。
第一通过晶体管组PT1a至PTka中的每一个可包括可响应于块选择信号BLK1至BLKk当中与之对应的块选择信号而操作的多个通过晶体管。例如，第一通过晶体管组PT1a可包括可响应于第一块选择信号BLK1而操作的多个通过晶体管。构成第一通过晶体管组PT1a至PTka中的每一个的多个通过晶体管可将操作电压提供给与之对应的一对第一半存储器块和第二半存储器块的局部线。例如，构成第一通过晶体管组PT1a的多个通过晶体管可将操作电压提供给可联接到与之对应的第一半存储器块1HB1的第一组的局部线LO1以及可联接到与之对应的第二半存储器块2HB1的第二组的局部线LO2。即，通过可由一个或单块选择信号控制的第一通过晶体管组发送的操作电压可被提供给形成一对的第一半存储器块和第二半存储器块。在实施方式中，响应于块选择信号而启用第一行解码器组的通过晶体管组以将操作电压提供给第一组的局部线LO1和第二组的局部线LO2也可牵涉并被称为选择第一组的局部线LO1和第二组的局部线LO2。因此，这也可牵涉并被称为第一行解码器响应于块选择信号而通过第一组的局部线LO1选择第一半存储器块并通过第二组的局部线LO2选择第二半存储器块。
第二行解码器组可包括第二通过晶体管组PT1b至PTkb。第二通过晶体管组PT1b至PTkb可响应于从块地址解码器BA1至BAk输出的块选择信号BLK1至BLKk而将施加于第二组的全局线GL1b至GLkb的操作电压提供给第三组的局部线LO3和第四组的局部线LO4。操作电压可由图2中所描述的电压生成器210生成以供应给全局线GL1b至GLKb。
第二通过晶体管组PT1b至PTkb中的每一个可包括可响应于块选择信号BLK1至BLKk当中与之对应的块选择信号而操作的多个通过晶体管。例如，第二通过晶体管组PT1b可包括可响应于第一块选择信号BLK1而操作的多个通过晶体管。构成第二通过晶体管组PT1b至PTkb中的每一个的多个通过晶体管可将操作电压提供给与之对应的一对第一半存储器块和第二半存储器块的局部线。例如，构成第二通过晶体管组PT1b的多个晶体管可将操作电压提供给可联接到与之对应的第一半存储器块1HB1的第三组的局部线LO3以及可联接到与之对应的第二半存储器块2HB1的第四组的局部线LO4。即，通过可由一个或单块选择信号控制的第二通过晶体管组发送的操作电压可被提供给形成一对的第一半存储器块和第二半存储器块。在实施方式中，响应于块选择信号而启用第二行解码器组的通过晶体管组以将操作电压提供给第三组的局部线LO3和第四组的局部线LO4也可牵涉并被称为选择第三组的局部线LO3和第四组的局部线LO4。因此，这也可牵涉并被称为第二行解码器响应于块选择信号而通过第三组的局部线LO3选择第一半存储器块并通过第四组的局部线LO4选择第二半存储器块。
块地址解码器BA1至BAk中的每一个可将相同的块选择信号提供给与之对应的一对第一通过晶体管组和第二通过晶体管组。例如，第一块地址解码器BA1可将第一块选择信号BLK1提供给与之对应的第一通过晶体管组PT1a和第二通过晶体管组PT1b。
可接收由相同的块选择信号所控制的一对第一通过晶体管组和第二通过晶体管组提供的操作电压的一对第一半存储器块和第二半存储器块可构成一个存储器块。例如，联接到由第一块选择信号BLK1控制的第一通过晶体管组PT1a或第二通过晶体管组PT1b的第一半存储器块1HB1和第二半存储器块2HB1可构成一个存储器块。
图5是示出根据本公开的实施方式的存储器装置的存储器单元阵列和读/写电路的框图。图5所示的框图示出构成一个平面的第一存储器单元阵列320a、第二存储器单元阵列320b和读/写电路330。图5所示的结构可应用于第一平面PL0和第二平面PL1中的每一个。
参照图5，读/写电路330被设置在第一存储器单元阵列320a与第二存储器单元阵列320b之间。如图4中所描述的，第一存储器单元阵列320a的第一半存储器块1HB1至1HBk和第二存储器单元阵列320b的第二半存储器块2HB1至2HBk可彼此成对，并且各对可构成存储器块。根据这种结构，读/写电路330可被设置在构成一个存储器块的第一半存储器块与第二半存储器块之间。例如，读/写电路330可被设置在第一半存储器块1HB1与第二半存储器块2HB1之间。
读/写电路330可包括第一页缓冲器组331、第二页缓冲器组333、第一列解码器335和第二列解码器337。
第一页缓冲器组331可通过第一组的位线BLa联接到第一存储器单元阵列320a的第一半存储器块1HB1至1HBk。第二页缓冲器组333可通过第二组的位线BLb联接到第二存储器单元阵列320b的第二半存储器块2HB1至2HBk。第一页缓冲器组331和第二页缓冲器组333可响应于从图2中所描述的控制逻辑电路230输出的页缓冲器信号PB SIGNALS而将选定操作所需的电压施加到第一组的位线BLa和第二组的位线BLb。第一页缓冲器组331可包括分别联接到第一组的位线Bla的多个页缓冲器。第二页缓冲器组333可包括分别联接到第二组的位线BLb的多个页缓冲器。
第一列解码器335可响应于从图2中所描述的控制逻辑电路230输出的列地址CADD而选择包括在第一页缓冲器组331中的各个页缓冲器。第二列解码器337可响应于从图2中所描述的控制逻辑电路230输出的列地址CADD而选择包括在第二页缓冲器组333中的各个页缓冲器。
各个页缓冲器可包括用于暂时地存储编程操作中要存储的数据、读操作中读取的数据或者验证操作中读取的数据的锁存器。由第一列解码器335或第二列解码器337选择的页缓冲器的数据可被输出到图2所示的输入/输出电路220。编程数据可被输入到由第一列解码器335或第二列解码器337选择的页缓冲器。
第一存储器单元阵列320a的第一半存储器块1HB1至1HBk和第二存储器单元阵列320b的第二半存储器块2HB1至2HBk可按照相同的结构形成。
如图3至图5中所描述的，根据本公开的实施方式，页缓冲器可被设置在第一半存储器块与第二半存储器块之间。这里，第一半存储器块和第二半存储器块可通过响应于相同的块选择信号而被施加操作电压来操作，并且可构成一个存储器块。如果页缓冲器如上所述被设置在第一半存储器块与第二半存储器块之间，则构成一个存储器块的位线可被划分成：第一组的位线，其从页缓冲器朝着第一半存储器块延伸；以及第二组的位线，其从页缓冲器朝着第二半存储器块延伸。即，构成一个存储器块的第一组的位线和第二组的位线在彼此相反的方向上延伸。因此，在本公开的实施方式中，与构成一个存储器块的第一组的位线和第二组的位线布置在相同的区域中的情况相比，位线之间的布置间距可变宽。此外，在本公开的实施方式中，布置位线的自由度可增加。
图6A和图6B是示出根据本公开的实施方式的存储器装置的各个半存储器块的结构的图。图6A是示出半存储器块的布局的图，图6B是示出沿着图6A所示的线I-I’截取的半存储器块结构的横截面图的图。为了描述方便，图6B中将省略绝缘层的例示。图6A和图6B所示的半存储器块的结构可应用于图4和图5所示的第一半存储器块1HB1至1HBk和第二半存储器块2HB1至2HBk中的每一个。
参照图6A和图6B，半存储器块HB可按照三维结构形成。例如，半存储器块HB可包括沿着彼此交叉的第一至第三方向延伸的结构。第一至第三方向可对应于XYZ坐标系中的X方向、Y方向和Z方向。
半存储器块HB可包括沿着第一方向和第二方向布置的多个单元串CS。半存储器块HB可联接到多条位线BL、公共源极线SL以及多条局部线SSL1、SSL2、DSL1、DSL2、DSL3、DSL4和WL。
局部线SSL1、SSL2、DSL1、DSL2、DSL3、DSL4和WL可包括至少一条源极选择线、至少一条漏极选择线和多条字线WL。在附图中，作为示例示出了半存储器块HB包括通过狭缝SI划分的两个源极选择线SSL1和SSL2以及通过狭缝SI划分的四个漏极选择线DSL1、DSL2、DSL3和DSL4的情况，但是本公开不限于此。
多条字线WL可层叠在源极选择线SSL1和SSL2与漏极选择线DSL1、DSL2、DSL3和DSL4中的每一个下方。狭缝SI可允许源极选择线SSL1和SSL2与漏极选择线DSL1、DSL2、DSL3和DSL4在沿着第一方向和第二方向延伸的平面中彼此隔离。狭缝SI可允许字线WL在沿着第一方向和第二方向延伸的平面中彼此隔离。
可沿着柱PL限定各个单元串CS。柱PL可包括沟道层CH以及环绕沟道层CH的外壁的存储器层ML。沟道层CH可用作单元串CS的沟道区域，并且沟道层CH的中心区域可填充有间隙填充绝缘层。存储器层ML可用作数据存储层。
柱PL可被划分为源极侧柱SP、漏极侧柱DP以及连接源极侧柱SP和漏极侧柱DP的连接部PP。源极侧柱SP和漏极侧柱DP可彼此平行地延伸。构成单元串CS的多个源极侧柱SP和多个漏极侧柱DP可按照棋盘型图案布置。因此，可使用栅极导电层间隙填充工艺容易地执行形成局部线SSL1、SSL2、DSL1、DSL2、DSL3、DSL4和WL的步骤。另外，可容易地控制源极侧柱SP和漏极侧柱DP中的每一个的临界线宽。
各条位线BL可沿着第一方向延伸。位线BL可布置在第二方向上。位线BL可对应于图2至图5所示的第一组的位线或第二组的位线。位线BL的布置间距可由彼此相邻的源极侧柱SP之间的距离或彼此相邻的漏极侧柱DP之间的距离限定。
各个单元串CS的源极侧柱SP可联接到公共源极线SL，各个单元串CS的漏极侧柱DP可联接到与之对应的位线BL。各个单元串CS的连接部PP可被埋入管栅极PG中。源极侧柱SP可从连接部PP朝着公共源极线SL延伸，并且可穿过与之对应的字线WL和源极选择线SSL1或SSL2。漏极侧柱DP可从连接部PP朝着与之对应的位线BL延伸，并且可穿过与之对应的字线WL和漏极选择线(DSL1至DSL4中的一个)。
局部线SSL1、SSL2、DSL1、DSL2、DSL3、DSL4和WL可被划分成图3和图4中所描述的第一组和第三组的局部线，或者被划分成图3和图4中所描述的第二组和第四组的局部线。
作为示例，当图6A和图6B所示的半存储器块HB是第一半存储器块时，局部线SSL1、SSL2、DSL1、DSL2、DSL3、DSL4和WL可被划分成第一组的局部线和第三组的局部线。第一组的局部线可包括源极选择线SSL1和SSL2以及下方的字线WL。第三组的局部线可包括漏极选择线DSL1、DSL2、DSL3和DSL4以及下方的字线WL。
第一组的局部线可朝着第一侧S1延伸以联接到第一行解码器组。第三组的局部线可朝着与第一侧S1相对的第二侧S2延伸以联接到第二行解码器组。
作为另一示例，半存储器块HB的局部线SSL1、SSL2、DSL1、DSL2、DSL3、DSL4和WL可被划分成第二组的局部线和第四组的局部线。在这种情况下，第二组的局部线可朝着第一侧S1延伸以联接到第一行解码器组。第四组的局部线可朝着与第一侧S1相对的第二侧S2延伸以联接到第二行解码器组。
图7A和图7B是示出根据本公开的实施方式的存储器装置的各个半存储器块的结构的图。图7A是示出半存储器块的布局的图，图7B是示出沿着图7A所示的线II-II’截取的半存储器块结构的横截面图的图。为了描述方便，图7B中将省略绝缘层的例示。图7A和图7B所示的半存储器块的结构可应用于图4和图5所示的第一半存储器块1HB1至1HBk和第二半存储器块2HB1至2HBk中的每一个。以下，与图6A和图6B相同的结构及其重复的描述将被省略。
参照图7A和图7B，半存储器块HB可包括多个第一类型单元串CS1和多个第二类型单元串CS2。半存储器块HB可联接到多条位线BL、公共源极线SL以及多条局部线SSL1、SSL2、DSL1、DSL2、DSL3、DSL4和WL。
如图6A和图6B中所描述的局部线SSL1、SSL2、DSL1、DSL2、DSL3、DSL4和WL可包括通过狭缝SI划分的源极选择线SSL1和SSL2、通过狭缝SI划分的漏极选择线DSL1、DSL2、DSL3和DSL4以及通过狭缝SI划分的字线WL。
各个第一类型单元串CS1可沿着第一柱PL1限定，各个第二类型单元串CS2可沿着第二柱PL2限定。如图6A和图6B中所描述的第一柱PL1和第二柱PL2中的每一个可包括沟道层CH和存储器层ML。第一柱PL1可包括第一源极侧柱SP1、第一漏极侧柱DP1以及连接第一源极侧柱SP1和第一漏极侧柱DP1的第一连接部PP1。第二柱PL2可包括第二源极侧柱SP2、第二漏极侧柱DP2以及连接第二源极侧柱SP2和第二漏极侧柱DP2的第二连接部PP2。
第一柱PL1和第二柱PL2可彼此平行地延伸。第一柱PL1可比第二柱PL2更靠外设置。更具体地，第二柱PL2的第二漏极侧柱DP2和第二源极侧柱SP2可被设置在第一柱PL1的第一漏极侧柱DP1和第一源极侧柱SP1之间。第一柱PL1的第一漏极侧柱DP1和第一源极侧柱SP1可比第二柱PL2的第二漏极侧柱DP2和第二源极侧柱SP2更长地朝着管栅极PG延伸。第一柱PL1的第一连接部PP1和第二柱PL2的第二连接部PP2可被埋入管栅极PG中。第一连接部PP1可被设置在第二连接部PP2下方，并且可与第二连接部PP2交叠。第一连接部PP1可从第一漏极侧柱DP1朝着第一源极侧柱SP1延伸第一长度。第二连接部PP2可从第二漏极侧柱DP2朝着第二源极侧柱SP2延伸比第一长度短的第二长度。
各条位线BL可共同联接到第一类型单元串CS1和第二类型单元串CS2，并且公共源极线SL可共同联接到第一类型单元串CS1和第二类型单元串CS2。
源极选择线SSL1和SSL2中的每一条可共同联接到与之对应的第一类型单元串CS1和第二类型单元串CS2。第一类型单元串CS1和第二类型单元串CS2可联接到彼此隔离的漏极选择线以便由漏极选择线DSL1、DSL2、DSL3和DSL4单独地控制。例如，第一类型单元串CS1可联接到第一漏极选择线DSL1，并且第二类型单元串CS2可联接到第二漏极选择线DSL2。
局部线SSL1、SSL2、DSL1、DSL2、DSL3、DSL4和WL可被划分成图3和图4中所描述的第一组和第三组的局部线，或者被划分成图3和图4中所描述的第二组和第四组的局部线。第一组的局部线或第二组的局部线可朝着第一侧S1延伸以联接到第一行解码器组。第三组的局部线或第四组的局部线可朝着第二侧S2延伸以联接到第二行解码器组。
图8是构成根据本公开的实施方式的存储器装置的存储器块的第一单元串和第二单元串的电路图表示。
图8是示出根据本公开的实施方式的存储器装置中的第一半存储器块的第一单元串结构和第二半存储器块的第二单元串结构的电路图。图8所示的第一单元串CSa可被包括在图3所示的第一存储器单元阵列中，并且可被包括在图4和图5所示的任一个第一半存储器块中。图8所示的第二单元串CSb可被包括在图3所示的第二存储器单元阵列中，并且可被包括在图4和图5所示的任一个第二半存储器块中。
图8所示的第一单元串CSa和第二单元串CSb中的每一个的电路图可对应于图6A和图6B中所描述的各个单元串。图8所示的第一单元串CSa和第二单元串CSb中的每一个的电路图可对应于图7A和图7B中所描述的第一类型单元串和第二类型单元串中的每一个。
参照图8，第一单元串CSa和第二单元串CSb可被配置为具有相同结构的电路。第一单元串CSa和第二单元串CSb中的每一个可包括源极选择晶体管SST、源极侧存储器单元C1至Cz、管晶体管PTr、漏极侧存储器单元Cz+1至Cn以及漏极选择晶体管DST。源极选择晶体管SST的栅极可联接到源极选择线SSL，漏极选择晶体管DST的栅极可联接到漏极选择线DSL。源极侧存储器单元C1至Cz的栅极可联接到源极侧字线WL1至WLz，漏极侧存储器单元Cz+1至Cn的栅极可联接到漏极侧字线WLz+1至WLn。管晶体管PTr的栅极可联接到管栅极PG。源极选择晶体管SST、源极侧存储器单元C1至Cz、管晶体管PTr、漏极侧存储器单元Cz+1至Cn以及漏极选择晶体管DST可通过图6B或图7B所示的沟道层串联联接。
源极选择线SSL和源极侧字线WL1至WLz可分别对应于图6A和图6B所示的任一条源极选择线以及下方的字线。另选地，源极选择线SSL和源极侧字线WL1至WLz可分别对应于图7A和图7B所示的任一条源极选择线以及下方的字线。
漏极选择线DSL和漏极侧字线WLz+1至WLn可分别对应于图6A和图6B所示的任一条漏极选择线以及下方的字线。另选地，漏极选择线DSL和漏极侧字线WLz+1至WLn可分别对应于图7A和图7B所示的任一条漏极选择线以及下方的字线。
第一单元串CSa的源极选择线SSL和源极侧字线WL1至WLz可构成第一组的局部线LO1，第一单元串CSa的漏极选择线DSL和漏极侧字线WLz+1至WLn可构成第三组的局部线LO3。第二单元串CSb的源极选择线SSL和源极侧字线WL1至WLz可构成第二组的局部线LO2，第二单元串CSb的漏极选择线DSL和漏极侧字线WLz+1至WLn可构成第四组的局部线LO4。
存储器块MB可利用一对第一半存储器块和第二半存储器块配置，并且这一对第一半存储器块和第二半存储器块可由相同的块选择信号同时控制。例如，包括在第一半存储器块中的第一单元串CSa的第一组的局部线LO1和第三组的局部线LO3可利用包括在第二半存储器块中的第二单元串CSb的第二组的局部线LO2和第四组的局部线LO4同时控制。第一组的局部线LO1和第二组的局部线LO2可由构成图3和图4中所描述的第一行解码器组的通过晶体管组之一控制。第三组的局部线LO3和第四组的局部线LO4可由构成图3和图4中所描述的第二行解码器组的通过晶体管组之一控制。在实施方式中，根据上文，由相同的块选择信号同时控制第一半存储器块和第二半存储器块也可牵涉并被称为响应于相同的块选择信号而同时选择第一半存储器块和第二半存储器块。由第一行解码器组和第二行解码器组的各个通过晶体管组控制或同时控制第一组至第四组的各条局部线也可牵涉并被称为由关联的行解码器组选择或同时选择第一组至第四组的各条局部线。
第一单元串CSa可联接在第一位线Bla与第一公共源极线Sla之间，第二单元串CSb可联接在第二位线BLb与第二公共源极线SLb之间。第一位线BLa和第二位线BLb可联接到读/写电路330。第一位线BLa和第二位线BLb可在彼此相反的方向上延伸。因此，构成存储器块MB的第一位线BLa和第二位线BLb可被设置在彼此独立的区域中，以使得可增加布置第一位线Bla的自由度以及布置第二位线BLb的自由度。因此，在本公开的实施方式中，随着位线之间的布置间距变宽，位线之间的寄生电容可减小，并且存储器装置的操作可靠性可改进。另外，根据本公开的实施方式，随着位线的布置裕度变宽，制造(即，处理)位线的难度级别可降低。另外，根据本公开的实施方式，存储器块MB可被划分成联接到读/写电路330的两半，以使得第一位线BLa和第二位线BLb的长度可减小。因此，在本公开的实施方式中，在位线上发送的信号的负载可减小，从而增加感测裕度。
根据上文，在本公开的实施方式中，第一位线BLa可作为偶数位线操作，第二位线BLb可作为奇数位线操作。
图9是示出包括根据本公开的实施方式的存储器装置的存储器系统的框图。
半导体存储器装置1200可如参照图2至图5所述配置和操作。以下，重复的描述将被省略。
控制器1100可如图1中所述操作。控制器1100可被配置为提供半导体存储器装置1200与主机Host之间的接口。控制器1100可被配置为驱动用于控制半导体存储器装置1200的固件。
控制器1100可包括随机存取存储器(RAM)1110、处理单元1120、主机接口1130、存储器接口1140和纠错块1150。RAM 1110可用作处理单元1120的工作存储器、半导体存储器装置100与主机Host之间的高速缓存存储器以及半导体存储器装置1200与主机Host之间的缓冲存储器中的至少一个。处理单元1120可控制控制器1100的总体操作。另外，控制器1100可暂时地存储由主机Host为写操作提供的编程数据。
主机接口1130可包括用于在主机Host与控制器1100之间交换数据的协议。在实施方式中，控制器1100可被配置为通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强小型磁盘接口(ESDI)协议、集成驱动电子器件(IDE)协议和私有协议的各种接口协议中的至少一个来与主机Host通信。
存储器接口1140可与半导体存储器装置1200接口。例如，存储器接口1140可包括NAND接口或NOR接口。
纠错块1150可被配置为使用纠错码(ECC)来检测并纠正从半导体存储器装置1200接收的数据的错误。处理单元1120可控制半导体存储器装置1200以基于纠错块1150的错误检测结果来调节读电压并执行重读。在实施方式中，纠错块1150可被设置为控制器1100的组件。
控制器1100和半导体存储器装置1200可如图1中所述被集成为一个半导体器件。
在实施方式中，半导体存储器装置1200或存储器系统1000可按照各种形式来封装。例如，半导体存储器装置1200或存储器系统1000可按照诸如堆叠式封装(PoP)、球格阵列(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫晶片封装、晶圆形式晶片、板载芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄小外形封装(TSOP)、薄四方扁平封装(TQFP)、系统封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或者晶圆级处理层叠封装(WSP)的方式封装。
图10是示出包括根据本公开的实施方式的存储器系统的计算系统的框图。
计算系统3000可包括中央处理单元3100、RAM 3200、用户接口3300、电源3400、系统总线3500和存储器系统120。
存储器系统120可通过系统总线3500电联接到中央处理单元3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300供应的数据或者由中央处理单元3100处理的数据可被存储在存储器系统120中。
在图10中，示出了存储器装置140可通过控制器130以及通道CH1至CHk联接到系统总线3500。然而，存储器装置140可直接联接到系统总线3500。在这种情况下，控制器130的功能可由中央处理单元3100和RAM 3200执行。
在图10中，示出了存储器系统120可被设置为参照图1描述的存储器系统。然而，存储器系统120可被参照图9描述的存储器系统1000代替。在实施方式中，计算系统3000可被配置为包括参照图1和图9描述的存储器系统120和1000二者。
在本公开的实施方式中，构成存储器块的半存储器块可被设置在读/写电路的相对侧。因此，可增加布置从半存储器块延伸到读/写电路的位线的自由度。
本文公开了示例实施方式，尽管采用了特定术语，但是这些术语被使用并且将仅在一般和描述性意义上解释，而不是为了限制的目的。在一些情况下，对于本领域普通技术人员而言将显而易见的是，自本申请提交起，除非另外具体地指示，结合特定实施方式描述的特征、特性和/或元件可单独地使用或者与结合其它实施方式描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离所附权利要求书中所阐述的本公开的精神和范围的情况下，可进行形式和细节上的各种改变。
相关申请的交叉引用
本申请要求2017年11月15日提交的韩国专利申请号10-2017-0152546的优先权，其完整公开通过引用并入本文。

Claims (20)

1.一种存储器装置，该存储器装置包括：
第一半存储器块；
第二半存储器块；
读/写电路，该读/写电路被设置在所述第一半存储器块与所述第二半存储器块之间，该读/写电路分别通过第一位线和第二位线联接到所述第一半存储器块和所述第二半存储器块；以及
第一行解码器组，该第一行解码器组被配置为响应于单块选择信号而同时选择所述第一半存储器块和所述第二半存储器块。
2.根据权利要求1所述的存储器装置，
其中，所述第一位线的一部分在所述第一半存储器块与所述读/写电路之间延伸以将所述第一半存储器块联接到所述读/写电路，并且
其中，所述第二位线的一部分在所述第二半存储器块与所述读/写电路之间延伸以将所述第二半存储器块联接到所述读/写电路。
3.根据权利要求1所述的存储器装置，其中，所述第一位线与所述第二位线的延伸方向相反。
4.根据权利要求1所述的存储器装置，其中，
所述第一半存储器块包括通过所述第一位线联接到所述读/写电路的第一单元串，并且
所述第二半存储器块包括通过所述第二位线联接到所述读/写电路的第二单元串。
5.根据权利要求4所述的存储器装置，其中，
所述第一单元串通过朝着第一侧延伸的第一组的局部线联接到所述第一行解码器组，并且
所述第二单元串通过朝着所述第一侧延伸的第二组的局部线联接到所述第一行解码器组。
6.根据权利要求5所述的存储器装置，其中，
所述第一单元串联接到朝着与所述第一侧相反的第二侧延伸的第三组的局部线，并且
所述第二单元串联接到朝着所述第二侧延伸的第四组的局部线。
7.根据权利要求6所述的存储器装置，该存储器装置还包括第二行解码器组，该第二行解码器组被配置为响应于所述单块选择信号而同时选择所述第三组的局部线和所述第四组的局部线，该第二行解码器组联接到所述第三组的局部线和所述第四组的局部线。
8.根据权利要求6所述的存储器装置，其中，所述第一组至所述第四组中的每一组的局部线包括通过狭缝划分的选择线以及层叠在所述选择线下方的字线。
9.根据权利要求7所述的存储器装置，其中，所述第一行解码器组和所述第二行解码器组中的每一个包括响应于所述单块选择信号而将操作电压提供给所述第一组至所述第四组的局部线的通过晶体管。
10.根据权利要求1所述的存储器装置，其中，所述第一行解码器组包括通过晶体管组，该通过晶体管组被配置为响应于所述单块选择信号而将操作电压提供给联接到所述第一半存储器块和所述第二半存储器块的局部线。
11.根据权利要求1所述的存储器装置，其中，所述读/写电路包括：
第一页缓冲器组，该第一页缓冲器组将操作电压提供给所述第一位线；以及
第二页缓冲器组，该第二页缓冲器组将操作电压提供给所述第二位线。
12.根据权利要求1所述的存储器装置，其中，所述第一半存储器块和所述第二半存储器块一起被设置在平面中。
13.根据权利要求12所述的存储器装置，其中，所述读/写电路和所述第一行解码器组也与所述第一半存储器块和所述第二半存储器块一起被设置在所述平面中。
14.一种存储器装置，该存储器装置包括：
第一存储器单元阵列，该第一存储器单元阵列包括第一半存储器块；
第二存储器单元阵列，该第二存储器单元阵列包括第二半存储器块；
读/写电路，该读/写电路被设置在所述第一存储器单元阵列与所述第二存储器单元阵列之间，该读/写电路分别通过第一组的位线和第二组的位线联接到所述第一存储器单元阵列和所述第二存储器单元阵列；以及
第一行解码器组和第二行解码器组，所述第一行解码器组和所述第二行解码器组各自被配置为响应于单块选择信号而同时选择多个存储器块对中的任一个，
其中，各个所述存储器块对包括任一个所述第一半存储器块和任一个所述第二半存储器块。
15.根据权利要求14所述的存储器装置，
其中，所述第一组的位线的一部分在所述第一存储器单元阵列与所述读/写电路之间延伸以将所述第一存储器单元阵列联接到所述读/写电路，并且
其中，所述第二组的位线的一部分在所述第二存储器单元阵列与所述读/写电路之间延伸以将所述第二存储器单元阵列联接到所述读/写电路。
16.根据权利要求14所述的存储器装置，其中，所述第一组的位线与所述第二组的位线的延伸方向相反。
17.根据权利要求14所述的存储器装置，其中，所述读/写电路包括：
第一页缓冲器组，该第一页缓冲器组将操作电压提供给所述第一组的位线；以及第二页缓冲器组，该第二页缓冲器组将操作电压提供给所述第二组的位线。
18.根据权利要求14所述的存储器装置，其中，所述第一行解码器组和所述第二行解码器组中的每一个包括用于单独地控制相应的所述第一半存储器块的通过晶体管组，并且
其中，所述通过晶体管组联接到相应的所述第二半存储器块。
19.根据权利要求14所述的存储器装置，其中，所述第一存储器单元阵列和所述第二存储器单元阵列一起被设置在相同的平面中。
20.根据权利要求19所述的存储器装置，其中，所述读/写电路、所述第一行解码器组和所述第二行解码器组也与所述第一存储器单元阵列和所述第二存储器单元阵列一起被设置在所述平面中。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112447204A (zh) * 2019-09-03 2021-03-05 铠侠股份有限公司 半导体存储装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013012553A (ja) * 2011-06-28 2013-01-17 Toshiba Corp 半導体記憶装置
KR20230075014A (ko) 2021-11-22 2023-05-31 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법
TWI815583B (zh) * 2022-08-02 2023-09-11 華邦電子股份有限公司 半導體記憶體裝置

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110317489A1 (en) * 2010-06-28 2011-12-29 Samsung Electronics Co., Ltd. Nonvolatile Memory Devices, Read Methods Thereof And Memory Systems Including The Nonvolatile Memory Devices
US20120327711A1 (en) * 2011-06-21 2012-12-27 Samsung Electronics Co., Ltd. Nonvolatile memory device, memory system comprising same, and method of operating same
US20130250677A1 (en) * 2012-03-23 2013-09-26 Sang-Wan Nam Nonvolatile memory device, nonvolatile memory system, and program method of the same
US20130258772A1 (en) * 2012-03-27 2013-10-03 Seungpil Lee Non-Volatile Memory and Method Having a Memory Array with a High-Speed, Short Bit-Line Portion
US20140160846A1 (en) * 2012-12-11 2014-06-12 SK Hynix Inc. Semiconductor memory device and method of operating the same
US20150179264A1 (en) * 2011-04-08 2015-06-25 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of driving the same
US20150221389A1 (en) * 2014-02-06 2015-08-06 SK Hynix Inc. Semiconductor memory device and operating method thereof
CN105321562A (zh) * 2014-05-30 2016-02-10 爱思开海力士有限公司 半导体存储器件、包括其的存储系统及其操作方法
US20170169897A1 (en) * 2015-12-11 2017-06-15 Ho-Jun Lee Non-volatile memory devices and methods of operating the same
CN107025923A (zh) * 2016-02-02 2017-08-08 爱思开海力士有限公司 半导体存储器装置及其操作方法
US20170285990A1 (en) * 2014-04-23 2017-10-05 Taiwan Semiconductor Manufacturing Co., Ltd. Two-stage read/write 3d architecture for memory devices

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007133927A (ja) * 2005-11-08 2007-05-31 Toshiba Corp 半導体記憶装置及びその制御方法
KR100735750B1 (ko) * 2005-12-15 2007-07-06 삼성전자주식회사 복수개의 균일한 기준 데이터들을 생성하는 기준 셀 블록및 감지증폭 유니트들을 구비하는 반도체 소자들 및 이를채택하는 시스템들
KR102059196B1 (ko) 2013-01-11 2019-12-24 에프아이오 세미컨덕터 테크놀로지스, 엘엘씨 3차원 반도체 장치 및 그 제조 방법
KR102293136B1 (ko) 2014-10-22 2021-08-26 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 방법
KR20160061673A (ko) * 2014-11-24 2016-06-01 에스케이하이닉스 주식회사 반도체 메모리 장치 그것의 동작 방법

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110317489A1 (en) * 2010-06-28 2011-12-29 Samsung Electronics Co., Ltd. Nonvolatile Memory Devices, Read Methods Thereof And Memory Systems Including The Nonvolatile Memory Devices
US20150179264A1 (en) * 2011-04-08 2015-06-25 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of driving the same
US20120327711A1 (en) * 2011-06-21 2012-12-27 Samsung Electronics Co., Ltd. Nonvolatile memory device, memory system comprising same, and method of operating same
US20130250677A1 (en) * 2012-03-23 2013-09-26 Sang-Wan Nam Nonvolatile memory device, nonvolatile memory system, and program method of the same
US20130258772A1 (en) * 2012-03-27 2013-10-03 Seungpil Lee Non-Volatile Memory and Method Having a Memory Array with a High-Speed, Short Bit-Line Portion
US20140160846A1 (en) * 2012-12-11 2014-06-12 SK Hynix Inc. Semiconductor memory device and method of operating the same
US20150221389A1 (en) * 2014-02-06 2015-08-06 SK Hynix Inc. Semiconductor memory device and operating method thereof
US20170285990A1 (en) * 2014-04-23 2017-10-05 Taiwan Semiconductor Manufacturing Co., Ltd. Two-stage read/write 3d architecture for memory devices
CN105321562A (zh) * 2014-05-30 2016-02-10 爱思开海力士有限公司 半导体存储器件、包括其的存储系统及其操作方法
US20170169897A1 (en) * 2015-12-11 2017-06-15 Ho-Jun Lee Non-volatile memory devices and methods of operating the same
CN107025923A (zh) * 2016-02-02 2017-08-08 爱思开海力士有限公司 半导体存储器装置及其操作方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112447204A (zh) * 2019-09-03 2021-03-05 铠侠股份有限公司 半导体存储装置
CN112447204B (zh) * 2019-09-03 2023-08-25 铠侠股份有限公司 半导体存储装置

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KR102422252B1 (ko) 2022-07-19

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