CN108346452B

CN108346452B - 存储器装置和控制存储器装置中的ecc操作的方法

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Publication number: CN108346452B
Application number: CN201710056587.1A
Authority: CN
Inventors: 任载禹; 朱相炫
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2017-01-25
Filing date: 2017-01-25
Publication date: 2023-05-02
Anticipated expiration: 2037-01-25
Also published as: CN108346452A

Abstract

提供了非易失性存储器装置、存储器装置和对存储器装置进行错误检查和纠正(ECC)操作的方法。存储器单元阵列包括形成在相对于基底沿垂直方向延伸的垂直沟道中的存储器单元。垂直沟道平行于第一方向以Z字形方式布置。读写电路经由位线连接到存储器单元。地址解码器对地址进行解码以将解码的地址信号提供到读写电路。存储器单元包括外单元和内单元。外单元中的一个外单元与共源极节点之间的距离小于内单元中的一个内单元与共源极节点之间的距离。存储器单元的数据分布在ECC扇区之中，存储器单元的数据输入输出顺序被布置为使得每个ECC扇区具有基本相同数目的外单元和内单元。每个ECC扇区对应于ECC操作单元。

Description

存储器装置和控制存储器装置中的ECC操作的方法

技术领域

本发明构思涉及半导体集成电路和控制错误检查和纠正(ECC)操作的方法以及执行该方法的存储器装置。

背景技术

用于存储数据的半导体存储器装置可以被划分成易失性存储器装置和非易失性存储器装置。诸如动态随机存取存储器(DRAM)装置的易失性存储器装置通常被构造为通过对存储器单元中的电容器进行充电或放电来存储数据，并且在断开电源时失去所存储的数据。诸如闪存装置的非易失性存储器装置即使在断开电源的情况下也可保持存储的数据。易失性存储器装置广泛地用作各种设备的主要存储器，而非易失性存储器装置在诸如计算机、移动装置等的各种电子装置中被广泛地用来存储编程代码和/或数据。

半导体存储器装置的存储器容量正在根据制造工艺的发展而增加。随着半导体存储器装置的集成度的增加，有缺陷的存储器单元的数量增加，并且半导体存储器装置的良率降低。可以使用冗余存储器单元或者可以执行ECC操作以修复有缺陷的存储器单元。半导体存储器装置的良率和性能可以取决于这种修复方案的效率。

发明内容

如下提供一种非易失性存储器装置。存储器单元阵列包括形成在相对于基底沿垂直方向延伸的垂直沟道中的存储器单元。垂直沟道平行于第一方向以Z字形方式布置。读写电路经由位线连接到存储器单元。地址解码器对地址进行解码以将解码的地址信号提供到读写电路。存储器单元包括外单元和内单元。外单元中的一个外单元与共源极节点之间的距离小于内单元中的一个内单元与共源极节点之间的距离。存储器单元的数据分布在ECC扇区之中，存储器单元的数据输入输出顺序被布置为使得每个ECC扇区具有基本相同数目的外单元和内单元。每个ECC扇区对应于ECC操作单元。

如下提供了一种存储器装置。存储器单元阵列包括存储器单元。读写电路经由位线连接到存储器单元。地址解码器对地址进行解码以将解码的地址信号提供到读写电路。存储器单元基于单元特性包括多个单元组。每个单元组的存储器单元具有相同的单元特性。存储器单元的数据分布在ECC扇区之中。存储器单元的数据输入输出顺序被布置为使得每个ECC扇区具有每个单元组的基本相同数目的存储器单元，每个ECC扇区(sector)对应于ECC操作单元。

如下提供了一种对存储器装置进行错误检查和纠正(ECC)操作的方法。从存储器装置的N个存储器单元接收N位作为ECC操作单元。N个存储器单元中的每个存储器单元具有N种单元特性中的一种单元特性，ECC操作单元对于每种单元特性具有基本相同数目的位。对N位执行ECC算法。

附图说明

通过参照附图详细地描述本发明构思的示例性实施例，本发明构思的这些和其它特征将变得更加明显，在附图中：

图1是示出根据示例性实施例的错误检查和纠正(ECC)扇区(sector)的构造的图；

图2是示出根据示例性实施例的控制存储器装置中的ECC操作的方法的流程图；

图3是示出根据示例性实施例的存储器系统的框图；

图4是示出根据示例性实施例的存储器装置的框图；

图5是包括在图4的存储器装置中的存储器单元阵列的示例的透视图；

图6是示出包括在图4的存储器装置中的存储器单元阵列的示例的电路图；

图7是包括在图4的存储器装置中的存储器单元阵列的示例的俯视图；

图8是示出包括在图7的存储器单元阵列中的NAND串的连接的图；

图9是示出根据示例性实施例的包括在图4的存储器装置中的读写电路的图；

图10是根据示例性实施例示出提供到图9的读写电路的解码的地址信号的图；

图11是根据示例性实施例示出存储器单元和位线之间的连接结构的图，

图12是示出根据图11的连接结构的数据输入输出顺序的图；

图13是根据示例性实施例示出存储器单元和位线之间的连接结构的图，

图14是示出根据图13的连接结构的数据输入输出顺序的图；

图15是根据示例性实施例示出存储器单元和位线之间的连接结构的图，

图16是示出根据图15的连接结构的数据输入输出顺序的图；

图17是根据示例性实施例示出存储器单元和位线之间的连接结构的图，

图18是示出根据图17的连接结构的数据输入输出顺序的图；

图19是根据示例性实施例示出存储器单元和位线之间的连接结构的图，

图20是示出根据图19的连接结构的数据输入输出顺序的图；

图21至图24是根据示例性实施例示出位线和页缓冲器之间的连接结构的图；

图25是根据示例性实施例示出解码的地址信号和读写电路之间的连接结构的图。

图26和图27是示出根据图25的连接结构的数据输入输出顺序的图；

图28是示出根据示例性实施例的存储器装置的框图；

图29是示出根据示例性实施例的包括在图28的存储器装置中的地址映射器的图；

图30是根据示例性实施例示出基于改变的地址提供到图9的读写电路的解码的地址信号的图；

图31和32是示出根据图30的地址改变的数据输入输出顺序的图；

图33是示出根据示例性实施例的存储器系统的框图；

图34是示出包括在图33的存储器系统中的存储器装置的示例的框图；

图35是示出根据示例性实施例的存储器系统的框图；

图36是示出根据示例性实施例的固态盘或固态驱动器(SSD)的框图；

图37是示出根据示例性实施例的嵌入式多媒体卡(eMMC)的框图；

图38是示出根据示例性实施例的通用闪存(UFS)的框图；

图39是示出根据示例性实施例的移动装置的框图。

尽管可能未示出一些剖视图的对应的平面图和/或透视图，但是这里示出的装置结构的剖视图为在平面图中示出的沿两个不同的方向延伸的装置结构提供支持，和/或为在透视图中示出的沿三个不同的方向延伸的装置结构提供支持。两个不同的方向可以彼此正交或可以彼此不正交。三个不同方向可以包括可以与两个不同方向正交的第三方向。多个装置结构可以集成在同一电子装置中。例如，当在剖视图中示出装置结构(例如，存储器单元结构或晶体管结构)时，电子装置可以包括通过电子装置的平面图示出的多个装置结构(例如，存储器单元结构或晶体管结构)。多个装置结构可以布置成阵列和/或布置成二维图案。

具体实施方式

下面将参照附图详细地描述发明构思的示例性实施例。然而，发明构思可以以不同的形式来实施并且不应该被理解为受限于这里阐述的实施例。在附图中，为了清晰起见，会夸大层和区域的厚度。也将理解的是，当元件被称作为“在”另一元件或基底“上”时，该元件可以直接在所述另一元件或基底上，或者也可以存在中间层。也将理解的是，当元件被称作为“结合到”或“连接到”另一元件时，该元件可以直接结合到或直接连接到所述另一元件，或者也可以存在中间元件。贯穿说明书和附图同样的附图标号可以指示同样的元件。

在本发明构思的实施例中，提供了三维(3D)存储器阵列。3D存储器阵列单片地形成在具有在硅基底上方的有源区和与存储器单元的操作相关的电路的存储单元阵列的一个或更多个物理水平面中，无论这样的相关电路在这样的基底上方还是在这样的基底内。术语“单片的”意味着阵列的每一水平面的层直接沉积在阵列的每个在下面的水平面的层上。在本发明构思的实施例中，3D存储器阵列包括垂直取向使得至少一个存储器单元位于另一个存储器单元之上的垂直NAND串。所述至少一个存储器单元可以包括电荷俘获层。下面的专利文件(通过引用包含于此)描述了可适合三维存储器阵列的构造，其中，三维存储器阵列被构造为多个水平面，并且字线和/或位线在各个水平面之间被共享：U.S.专利号7,679,133、8,553,466、8,654,587、8,559,235以及US专利公开号2011/0233648。

图1是示出根据示例性实施例的错误检查和纠正(ECC)扇区(sector)的构造的图，图2是示出根据示例性实施例的控制存储器装置中的ECC操作的方法的流程图。

参照图1和图2，基于单元特性将存储器单元分成单元组(S100)。例如，如图1中示出的，存储器单元可以基于单元特性被分成第一存储器单元C1和第二存储器单元C2。用于对存储器单元进行分组的单元特性可以包括依据存储器单元结构本身、依据存储器单元和相邻的结构之间的关系(距离)、依据存储器单元由于重复的读写操作的退化程度等各种特性中的至少一种。图1示出了将存储器单元分成第一存储器单元C1和第二存储器单元C2两组的非限制性示例，但是存储器单元可以被分成三组或更多组。

将存储器单元的数据输入输出顺序布置成使得可以在每个ECC扇区中均匀地包括各个单元组的存储器单元，其中，ECC扇区对应于ECC操作的单元(S200)。如图1中示出的，第一ECC扇区ESEC1可以仅包括第一存储器单元C1，第二ECC扇区ESEC2可以仅包括第二存储器单元C2。相反，第三ECC扇区ESEC3和第四ECC扇区ESEC4中的每个可以均匀地包括第一存储器单元C1和第二存储器单元C2。可以通过重新布置数据输入输出顺序将第一ECC扇区ESEC1和第二ECC扇区ESEC2改变为第三ECC扇区ESEC3和第四ECC扇区ESEC4。

这里，“均匀地包括”除了可以表示包括在一个ECC扇区中的第一存储器单元C1的数目和第二存储器单元C2的数目完全一样的情况之外，还可以表示所述数目非常类似或基本相同的情况。换言之，当一个ECC扇区中的第一存储器单元C1的数目是N1并且所述一个ECC扇区中的第二存储器单元C2的数目是N2时，如果|N1-N2|/(N1+N2)＝K是足够小的值，那么可以认为一个ECC扇区中均匀地包括第一存储器单元C1和第二存储器单元C2。例如，K可以被设定为在0与0.1之间的值。

在示例性实施例中，该公开的发明构思可以应用到垂直NAND闪存装置或三维NAND闪存装置。与平面NAND闪存相比，具有垂直沟道的三维NAND闪存可以包括具有不同结构特性的存储器单元。例如，如将参照图7和图8描述的，三维NAND闪存的存储器单元可以包括外单元和内单元，使得外单元和共源极节点之间的距离小于内单元和共源极节点之间的距离。到共源极节点的距离的差异可以导致存储器单元的操作特性的差异，例如，存储器单元由于编程和擦除(P/E)循环造成的退化程度的差异。如果不考虑单元特性的差异而执行ECC操作，那么会用相同的单元特性来填充每个逻辑ECC扇区。在这种情况下，通过外单元和内单元之中具有较差特性的单元来确定每个ECC扇区中的最大错误位级或错误位的最大数目。

根据示例性实施例，可以通过重新布置数据输入输出顺序来减小最大的错误位级，使得具有较差特性的存储器单元可以聚集在同一ECC扇区中。例如，可以假设外单元的错误位级是20位每1KB(千字节)，内单元的错误位级是10位每1KB。在这种情况下，整个ECC扇区的最大错误位级对于图1中的第一ECC扇区ESEC1和第二ECC扇区ESEC2可以是20位每1KB。如果布置数据输入输出顺序使得诸如图1中的第三ECC扇区ESEC3和第四ECC扇区ESEC4的每个ECC扇区可以均匀地包括第一存储器单元C1和第二存储器单元C2，那么最大错误位级可以降低到15位每1KB。

如此，根据示例性实施例的控制存储器装置中的ECC操作的方法可以通过根据单元特性使错误位级均匀化来降低ECC扇区的最大错误位级。通过最大错误位级的降低，可以提高坏存储器装置的修复率，从而可以增加存储器装置的良率、性能和寿命。

图3是示出根据示例性实施例的存储器系统的框图。

参照图3，存储器系统100可以包括存储器控制器300和至少一个存储器装置500。

存储器装置500可以在存储器控制器300的控制下执行读操作、写操作和擦除操作。存储器装置500可以从存储器控制器300接收控制信号CTRL、命令CMD、地址ADDR和写入数据DATA，并将读取数据DATA发送到存储器控制器300。

存储器控制器300可以包括ECC引擎310。ECC引擎310可以包括如图3中所示的ECC编码器320和ECC解码器330以检查和纠正错误位。ECC引擎可以对ECC扇区的数据单元执行ECC操作。例如，页的数据单元可以是8KB到64KB，并且ECC扇区的数据单元可以是1KB到4KB。

ECC编码器320可以对将要提供到存储器装置500的数据执行纠错编码以生成包括奇偶校验位(parity bits)的代码字(codeword)。该代码字可以被发送至并存储在存储器装置500中。ECC编码器320可以通过ECC扇区的数据单元来执行编码。ECC解码器330可以对从存储器装置500读出的数据执行纠错解码，并且确定纠错解码的失败或成功。ECC解码器330可以使用代码字中的奇偶校验位来纠正数据的错误位。如果错误位数超过阈值数或可纠正位数，则ECC解码器330不能纠正错误位，并且确定纠错是不可能的。根据示例性实施例，可以使根据单元特性使错误位级均匀化，从而降低最大错误位级和纠错失败的概率。

在示例性实施例中，ECC编码器320和ECC解码器330可以使用下列编码调制来检查并纠正位错误，诸如：低密度奇偶校验(LPC)码、博斯(Bose)-查德胡里(Chaudhuri)-霍昆格姆(Hocquenghem)(BCH)码、turbo码、列德-索罗蒙编码(Reed-Solomon code)(RSC)、卷积(convolution)码、递归系统码(recursive systematic code)、网格编码调制(trellis-coded modulation,TCM)、块编码(block coded modulation,BCM)等。

图4是示出根据示例性实施例的存储器装置的框图。

参照图4，存储器装置500包括存储器单元阵列510、地址解码器520、读写电路530、数据输入/输出(I/O)电路540、电压产生电路550和控制逻辑560。

存储器单元阵列510通过字线WL和选择线连接到地址解码器520。例如，选择线可以包括串选择线SSL和地选择线GSL。存储器单元阵列510通过位线BL连接到读写电路530。

存储器单元阵列510可以包括多个存储器单元。例如，存储器单元阵列510包括沿行方向和列方向设置的存储器单元。例如，存储器单元阵列510包括多个存储器单元，每个单元存储一个或更多个数据位。存储器单元阵列可以具有如图5、图6和图7中示出的垂直NAND闪存结构。

地址解码器520通过字线WL、串选择线SSL和地选择线GSL连接到存储器单元阵列510。地址解码器520被构造为响应于控制逻辑560的控制而操作。地址解码器520从诸如存储器控制器的外部装置接收地址ADDR。

地址解码器520被构造为对接收到的地址ADDR之中的行地址进行解码。地址解码器520被构造为在字线WL之中选择与被解码的行地址对应的字线。地址解码器520被构造为在包括串选择线SSL和地选择线GSL的选择线之中选择与被解码的行地址对应的选择线。

地址解码器520被构造为将从电压产生电路550接收的各种电压传送到被选择的字线、未选择的字线、被选择的选择线和未选择的选择线。

地址解码器520被构造为对接收到的地址ADDR之中的列地址进行解码。地址解码器520将被解码的列地址DCA传送到读写电路530。

在示例性实施例中，地址解码器520可以包括对行地址进行解码的行解码器、对列地址进行解码的列解码器以及存储接收到的地址ADDR的地址缓冲器。

读写电路530通过位线BL连接到存储器单元阵列510，并且通过数据线DL连接到数据I/O电路540。读写电路530响应于控制逻辑560的控制而操作。读写电路530从地址解码器520接收被解码的列地址DCA。使用被解码的列地址DCA，读写电路530选择位线BL。

读写电路530从数据I/O电路540接收数据，并将接收的数据写入存储器单元阵列510。读写电路530从存储器单元阵列510读取数据，并将读取的数据传送到数据I/O电路540。

在示例性实施例中，读写电路530可以包括页缓冲器(或页寄存器)和列选择电路。在示例性实施例中，读写电路530还可以包括感测放大器、写入驱动器和列选择电路。

数据I/O电路540通过数据线DL连接到读写电路530。数据I/O电路540响应于控制逻辑560的控制而操作。数据I/O电路540被构造为与外部交换数据DATA。数据I/O电路540被构造为通过数据线DL将数据DATA从外部传送到读写电路530。数据I/O电路540被构造为将通过数据线DL从读写电路530传送的数据DATA输出到外部。在示例性实施例中，数据I/O电路540可以包括数据缓冲器。

电压产生电路550连接到存储器单元阵列510、地址解码器520和控制逻辑560。电压产生电路550从外部接收电力。在示例性实施例中，电压产生电路550从外部接收电源电压Vcc和地电压Vss。响应于控制逻辑560的控制，电压产生电路550被构造为从电源电压Vcc和接地电压Vss产生具有各种电压电平的电压。在示例性实施例中，电压产生电路550被构造为产生诸如高电压VPP、编程电压Vpgm、通过电压Vpass、读取电压Vread和擦除电压Vers的各种电压。

在控制逻辑560的控制下将电压产生电路550产生的电压供应到地址解码器520和存储器单元阵列510。例如，在编程操作期间，可以将编程电压Vpgm和通过电压Vpass供应到地址解码器520。在读取操作期间，可以将读取电压Vread供应到地址解码器520。在擦除存储器单元阵列510期间，可以将擦除电压Vers供应到存储器单元阵列510。由电压产生电路550产生的电压不限于上述电压。

控制逻辑560连接到地址解码器520、读写电路530、电压产生电路550和数据I/O电路540。控制逻辑560被构造为控制非易失性存储器装置500的总体操作。控制逻辑560响应于从外部装置传送的控制信号CTRL而操作。

图5是包括在根据示例性实施例的图4的存储器装置中的存储器单元阵列的透视图，图6是包括在根据示例性实施例的图4的存储器装置中的存储器单元阵列的电路图。在图5和图6中，第一方向D1可以指垂直方向，第二方向D2可以指行方向，第三方向D3可以指列方向。

参照图5，存储器单元阵列511可以被实现为使得至少一条地选择线GSL、多条字线WL和至少一条串选择线SSL堆叠在位于字线切割区WDCT之间的基底上。掺杂区DOP可以形成在字线切割区WDCT的基底的顶部中。掺杂区可以用作施加共源极电压的共源极线CSL或共源极节点CSN。

多个垂直沟道穿透所述至少一条地选择线GSL、所述多条字线WL和所述至少一条串选择线SSL。所述至少一条地选择线GSL、所述多条字线WL和所述至少一条串选择线SSL可以以板的形状形成。位线BL连接到垂直沟道的顶表面。

参照图6，存储器单元阵列512可以包括多个NAND串NS，每个NAND串NS具有垂直结构。多个NAND串NS可以形成在第二方向D2上以限定串列，多个串列可以形成在第三方向D3上以限定串阵列。每个NAND串NS可以包括串选择晶体管SSTV、地选择晶体管GSTV和形成在第一方向D1上并串联地连接在串选择晶体管SSTV和地选择晶体管GSTV之间的多个存储器单元MC。

串选择晶体管SSTV可以连接到位线BL(1)～BL(m)，地选择晶体管GSTV可以连接到共源极线CSL。串选择晶体管SSTV可以连接到串选择线SSL11、SSL12、...、SSLi1、SSLi2，地选择晶体管GSTV可以连接到地选择线GSL11、GSL12、...、GSLi1、GSLi2。同一层中的存储器单元可以连接到字线WL(1)～WL(n)中的同一字线。每条串选择线和每条地选择线可以沿第二方向D2延伸，串选择线SSL11～SSLi2和地选择线GSL11～GSLi2可以布置在第三方向D3上。每条字线可以沿第二方向D2延伸，字线WL(1)～WL(n)可以形成在第一方向D1和第三方向D3上。每条位线可以沿第三方向D3延伸，位线BL(1)～BL(m)可以沿第二方向D2布置。存储器单元MC可以由字线WL(1)～WL(n)上的电压控制。

垂直闪存装置或三维闪存装置可以以页为单位执行读操作和写操作并且可以以块为单位执行擦除操作。

在示例性实施例中，包括在单个NAND串中的两个串选择晶体管可以连接到单条串选择线，包括在单个NAND串中的两个地选择晶体管可以连接到单条地选择线。在示例性实施例中，单个NAND串可以包括一个串选择晶体管和一个地选择晶体管。

图7是包括在图4的存储器装置中的存储器单元阵列的俯视图，图8是示出包括在图7的存储器单元阵列中的NAND串的连接的图。

在图7中，阴影圆表示内垂直沟道，空白圆表示外垂直沟道。内单元可以沿第一方向形成在内垂直沟道上，外单元可以沿第一方向形成在外垂直沟道上。图5中的掺杂区DOP的共源极线设置在字线切割区WDCT中。

参照图7，垂直沟道可以以Z字形方式布置在存储器单元阵列中。通过Z字形方式，可以减少存储器单元阵列的面积。一个外垂直沟道和一个内垂直沟道在存储器单元阵列中的两个相邻字线切割区WDCT之间沿列方向D3设置。为了便于说明，图7中仅示出了一个位线对BLi和BLo，并省略了其它位线。例如，内位线BLi可以是偶数编号的位线，外位线BLo可以是奇数编号的位线。在示例性实施例中，内位线BLi可以是奇数编号的位线，外位线BLo可以是偶数编号的位线。

如图7中示出的，外单元可以沿着外垂直沟道形成，内单元可以沿着内垂直沟道形成，其中，外垂直沟道和字线切割区WDCT之间的距离Do小于内垂直沟道和字线切割区域WDCT之间的距离Di。在这种情况下，可以从两个相邻的字线切割区WDCT之中的较近的字线切割区来测量单元的距离。

参照图8，内NAND串NSi形成在内垂直沟道中，外NAND串NSo形成在外垂直沟道中。内NAND串NSi的一端连接到内位线BLi，内NAND串NSi的另一端通过内电阻器Ri连接到共源极线CSL。外NAND串NSo的一端连接到外位线BLo，外NAND串NSo的另一端通过外电阻器Ro连接到共源极线CSL。

由于如图7中示出的，外垂直沟道与字线切割区域WDCT之间的距离Do小于内垂直沟道与字线切割区域WDCT之间的距离Di，所以内电阻器Ri的电阻值大于外电阻器Ro的电阻值。

如此，内NAND串NSi和外NAND串NSo可以通过不同电阻值的电阻器Ri和Ro连接到共源极线CSL。由于内NAND串NSi和外NAND串NSo的非对称连接结构，内NAND串NSi中的内单元和外NAND串NSo中的外单元会具有不同的电特性。这种不同的电特性会导致错误位级的差异。

存储器装置和控制存储器装置中的ECC操作的方法可以通过根据单元特性而使错误位级均匀化来降低ECC扇区的最大错误位级。通过降低最大错误位级，可以提高坏存储器装置的修复率，从而可以提高存储器装置的良率、性能和寿命。

图9是示出包括在根据示例性实施例的图4的存储器装置中的读写电路的图。

为了便于说明和描述，图9中仅示出了用于从存储器单元阵列读取数据的示例构造，并且省略了用于将数据写入存储器单元阵列中的构造。

参照图9，读写电路531可以包括第一读写单元RWU0、第二读写单元RWU1、第三读写单元RWU2和第四读写单元RWU3。第一读写单元RWU0可以连接到第一位线BL0至第八位线BL7和第一数据线DL0。第二读写单元RWU1可以连接到第九位线BL8至第十六位线BL15和第二数据线DL1。第三读写单元RWU2可以连接到第十七位线BL16至第二十四位线BL23和第三数据线DL2。第四读写单元RWU3可以连接到第二十五位线BL24至第三十二位线BL31和第四数据线DL3。

在下文中，基于如下构造来描述示例性实施例：32条位线BL0～BL31被分成4个位线组BGR1～BGR4，每个位线组包括8条位线。四个位线组BGR1～BGR4分别连接到四个读写单元RWU0～RWU3。位线组或读写单元的数目以及每个位线组中的位线的数目不限于此，而是可以进行各种改变。

第一读写单元RWU0可以包括多个页缓冲器PB0～PB7。图9示出了布置成两行四列的矩阵形式的页缓冲器PB0～PB7，但是行和列的数目可以进行各种改变。

页缓冲器PB0～PB7中的每个可以包括具有两个反相器的锁存器、驱动晶体管TD和锁存晶体管TL。

第一页缓冲器PB0中的锁存器的一端可以通过响应于位线选择信号BLS而导通的开关晶体管TS来连接到第一位线BL0，第一页缓冲器PB0中的锁存器的另一端可以连接到驱动晶体管TD的栅极。驱动晶体管TD通过响应于第一锁存信号L0而导通的第一锁存晶体管TL0来连接到第一列选择晶体管TY0。

以相同的方式，第三页缓冲器PB2可以连接在第三位线BL2和第二列选择晶体管TY1之间，第五页缓冲器PB4可以连接在第五位线BL4和第三列选择晶体管TY2之间，第七页缓冲器PB6可以连接在第七位线BL6和第四列选择晶体管TY3之间。

第二页缓冲器PB1中的锁存器的一端可以通过响应于位线选择信号BLS而导通的开关晶体管TS来连接到第二位线BL1，第二页缓冲器PB1中的锁存器的另一端可以连接到驱动晶体管TD的栅极。驱动晶体管TD通过响应于第二锁存信号L1而导通的第二锁存晶体管TL1来连接到第一列选择晶体管TY0。

以相同的方式，第四页缓冲器PB3可以连接在第四位线BL3和第二列选择晶体管TY1之间，第六页缓冲器PB5可以连接在第六位线BL5和第三列选择晶体管TY2之间，第八页缓冲器PB7可以连接在第八位线BL7和第四列选择晶体管TY3之间。

第一页缓冲器PB0和第二页缓冲器PB1通过响应于第一列选择信号Y0而导通的第一列选择晶体管TY0来连接到第一数据线DL0。第三页缓冲器PB2和第四页缓冲器PB3通过响应于第二列选择信号Y1而导通的第二列选择晶体管TY1来连接到第一数据线DL0。第五页缓冲器PB4和第六页缓冲器PB5通过响应于第三列选择信号Y2而导通的第三列选择晶体管TY2连接到第一数据线DL0。第七页缓冲器PB6和第八页缓冲器PB7通过响应于第四列选择信号Y3而导通的第四列选择晶体管TY3来连接到第一数据线DL0。

每次选择性地激活第一锁存信号L0和第二锁存信号L1中的一个。当第一锁存信号L0被激活时，第一行中的偶数编号的页缓冲器PB0、PB2、PB4和PB6可以分别电连接到列选择晶体管TY0、TY1、TY2和TY3。当第二锁存信号L1被激活时，第二行中的奇数编号的页缓冲器PB1、PB3、PB5和PB7可以分别电连接到列选择晶体管TY0、TY1、TY2和TY3。

每次选择性地激活第一列选择信号Y0至第四列选择信号Y3中的一个。当第一列选择信号Y0被激活时，第一列中的页缓冲器PB0和PB1电连接到第一数据线DL0。当第二列选择信号Y1被激活时，第二列中的页缓冲器PB2和PB3电连接到第一数据线DL0。当第三列选择信号Y2被激活时，第三列中的页缓冲器PB4和PB5电连接到第一数据线DL0。当第四列选择信号Y3被激活时，第四列中的页缓冲器PB6和PB7电连接到第一数据线DL0。

结果，第一读写单元RWU0可以响应于锁存信号L0和L1以及列选择信号Y0、Y1、Y2和Y3而将第一数据线DL0电连接到第一位线至第八位线BL0～BL7中的一条位线。

第二读写单元RWU1、第三读写单元RWU2和第四读写单元RWU3可以具有与第一读写单元RWU0的构造基本相同的构造。第二读写单元RWU1可以响应于锁存信号L0和L1以及列选择信号Y0、Y1、Y2和Y3而将第二数据线DL1电连接到第九位线BL8至第十六位线BL15中的一条。第三读写单元RWU2可以响应于锁存信号L0和L1以及列选择信号Y0、Y1、Y2和Y3而将第三数据线DL2电连接到第十七位线BL16至第二十四位线BL23中的一条。第四读写单元RWU3可以响应于锁存信号L0和L1以及列选择信号Y0、Y1、Y2和Y3将第四数据线DL3电连接到第二十五位线BL24至第三十二位线BL31中的一条。

图10是根据示例性实施例示出提供到图9的读写电路的被解码的地址信号的图。

图4中的地址解码器520可以基于包括在地址ADDR中的第一地址位A0、第二地址位A1和第三地址位A2产生解码的地址信号L0、L1、Y0、Y1、Y2和Y3。解码的地址信号L0、L1、Y0、Y1、Y2和Y3可以包括如参照图9描述的锁存信号L0和L1以及列选择信号Y0～Y3。

参照图10，可以基于第三地址位A2产生锁存信号L0和L1，可以基于第一地址位A0和第二地址位A1产生列选择信号Y0～Y3。

当第三地址位A2为“0”时，第一锁存信号L0可以处于逻辑高电平H且第二锁存信号L1可以处于逻辑低电平L。如果第三地址位A2为“1”，则第一锁存信号L0可以处于逻辑低电平L，第二锁存信号L1可以处于逻辑高电平H。

当第二地址位A1和第一地址位A0的值“A1A0”为“00”时，第一列选择信号Y0处于逻辑高电平H，其它列选择信号Y1、Y2和Y3处于逻辑低电平L。当第二地址位A1和第一地址位A0的值“A1A0”为“01”时，第二列选择信号Y1处于逻辑高电平H，其它列选择信号Y0、Y2和Y3处于逻辑低电平L。当第二地址位A1和第一地址位A0的值“A1A0”为“10”时，第三列选择信号Y2处于逻辑高电平H，其他列选择信号Y0、Y1和Y3处于逻辑低电平L。当第二地址位A1和第一地址位A0的值“A1A0”为“11”时，第四列选择信号Y3处于逻辑高电平H，其它列选择信号Y0、Y1和Y2处于逻辑低电平L。

当地址位A0、A1和A2的值“A2A1A0”为“000”时，图9的读写电路531可以将第一位线BL0、第九位线BL8、第十七位线BL16和第二十五位线BL24分别连接到第一数据线DL0至第四数据线DL3。当地址位A0、A1和A2的值“A2A1A0”增加1而为“001”时，读写电路531可以将第三位线BL2、第十一位线BL10、第十九位线BL18和第二十七位线BL26分别连接到第一数据线DL0至第四数据线DL3。

如此，针对地址位A0、A1和A2的值“A2A1A0”从“000”增加到“111”的情况，图11至图20中示出了位线的数据输入输出顺序ORDB。

图11是根据示例性实施例示出存储器单元和位线之间的连接结构的图，图12是示出根据图11的连接结构的数据输入输出顺序的图。

如图11中示出的，第一位线组BGR1可以包括彼此相邻的第一位线至第八位线BL0～BL7，第二位线组BGR2可以包括彼此相邻的第九位线BL8至第十六位线BL15，第三位线组BGR3可以包括彼此相邻的第十七位线至第二十四位线BL16～BL23，第四位线组BGR4可以包括彼此相邻的第二十五位线至第三十二位线BL24～BL31。

在下文中，第一连接方案被定义为使得对于每个位线对，偶数编号的位线连接到外单元并且奇数编号的位线连接到内单元，第二连接方案被定义为使得对于每个位线对，偶数编号的位线连接到内单元并且奇数编号的位线连接到外单元。

参照图11，第一位线组BGR1至第四位线组BGR4中的每个位线组可以具有第一连接结构HBS1，使得第一连接方案被应用到每个位线组中的所有的位线对。在图11的底部中，针对应用了图9的读写电路531和图10的地址解码并且地址位A0、A1和A2的值“A2A1A0”从“000”增加到“111”的情况，示出了数据输入输出顺序ORDB。

图12示出了位线的根据图11的连接结构的数据输入输出顺序ORDB以及内单元和外单元的布置顺序ORDR。当ECC扇区的大小是8位时，第一ECC扇区ESEC1和第二ECC扇区ESEC2仅包括外单元，第三ECC扇区ESEC3和第四ECC扇区ESEC4仅包括内单元。

如参照图1和图2描述的，当每个逻辑ECC扇区中仅聚集具有相同特性的存储器单元时，通过较差的特性来确定每个ECC扇区中的最大错误位级或错误位的最大数目。根据示例性实施例，存储器单元的数据输入输出顺序可以被布置为使得具有较差特性的存储器单元不必集中在同一ECC扇区中，从而减小最大错误位级。换言之，具有较差特性的存储器单元可以在ECC扇区之中均匀地分布，以减少最大错误位级。

在示例性实施例中，如参照图13至图20描述的，可以确定存储器单元和位线之间的连接结构，使得可以在每个ECC扇区中均匀地包括各个单元组的存储器单元。

在一些示例性实施例中，如参照图21至图24描述的，可以确定位线和读写电路之间的连接结构，使得可以在每个ECC扇区中均匀地包括各个单元组的存储器单元。

在示例性实施例中，如参照图25至图27描述的，可以确定解码的地址信号和读写电路之间的连接结构，使得可以在每个ECC扇区中均匀地包括各个单元组的存储器单元。

在示例性实施例中，如参照图28至图32描述的，可以改变输入到地址解码器的地址，使得可以在每个ECC扇区中均匀地包括各个单元组的存储器单元。

图13是根据示例性实施例示出存储器单元和位线之间的连接结构的图，图14是示出根据图13的连接结构的数据输入输出顺序的图。

参照图13，第一位线组BGR1和第二位线组BGR2中的每个可以具有第一连接结构HBS1，使得第一连接方案应用到每个位线组中的所有的位线对，第三位线组BGR3和第四位线组BGR4中的每个可以具有第二连接结构HBS2，使得第二连接方案应用到每个位线组中的所有的位线对。在图13的底部中，针对应用了图9的读写电路531和图10的地址解码并且地址位A0、A1和A2的值“A2A1A0”从“000”增加到“111”的情况，示出了数据输入输出顺序ORDB。

图14示出了位线的根据图13的连接结构的数据输入输出顺序ORDB以及内单元和外单元的布置顺序ORDR。当ECC扇区的大小是8位时，因为两个外单元和两个内单元交错且交替地布置，所以第一ECC扇区ESEC1至第四ECC扇区ESEC4中的每个包括相同数目的外单元和内单元。

图15是根据示例性实施例示出存储器单元和位线之间的连接结构的图，图16是示出根据图15的连接结构的数据输入输出顺序的图。

参照图15，第一位线组BGR1和第三位线组BGR3中的每个可以具有第一连接结构HBS1，使得第一连接方案应用到每个位线组中的所有的位线对，第二位线组BGR2和第四位线组BGR4中的每个可以具有第二连接结构HBS2，使得第二连接方案应用到每个位线组中的所有的位线对。在图15的底部中，针对应用了图9的读写电路531和图10的地址解码并且地址位A0、A1和A2的值“A2A1A0”从“000”增加到“111”的情况，示出了数据输入输出顺序ORDB。

图16示出了位线的根据图15的连接结构的数据输入输出顺序ORDB以及内单元和外单元的布置顺序ORDR。当ECC扇区的大小是8位时，因为一个外单元和一个内单元交错且交替地布置，所以第一ECC扇区ESEC1至第四ECC扇区ESEC4中的每个包括相同数目的外单元和内单元。

图17是根据示例性实施例示出存储器单元和位线之间的连接结构的图，图18是示出根据图17的连接结构的数据输入输出顺序的图。

参照图17，第一位线组BGR1至第四位线组BGR4中的每个可以具有第三连接结构HBS3，使得第一连接方案和第二连接方案混合并均匀地应用到每个位线组中的位线对。在图17的底部中，针对应用了图9的读写电路531和图10的地址解码并且地址位A0、A1和A2的值“A2A1A0”从“000”增加到“111”的情况，示出了数据输入输出顺序ORDB。

图18示出了位线的根据图17的连接结构的数据输入输出顺序ORDB以及内单元和外单元的布置顺序ORDR。当ECC扇区的大小是8位时，因为四个外单元和四个内单元交错且交替地布置，所以第一ECC扇区ESEC1至第四ECC扇区ESEC4中的每个包括相同数目的外单元和内单元。

然而，当ECC扇区的大小是4位时，第一ECC扇区ES1、第三ECC扇区ES3、第六ECC扇区ES6和第八ECC扇区ES8仅包括外单元，第二ECC扇区ES2、第四ECC扇区ES4、第五ECC扇区ES5和第七ECC扇区ES7仅包括内单元。在这种情况下，如下面将参照图19和图20描述的，第一连接方案和第二连接方案的应用顺序可以在一些位线组和其他位线组之间相反以使ECC扇区ES1～ES8中的每个扇区的外单元和内单元的数目均匀。

图19是根据示例性实施例示出存储器单元和位线之间的连接结构的图，图20是示出根据图19的连接结构的数据输入输出顺序的图。

参照图19，第一位线组BGR1和第二位线组BGR2中的每个可以具有第三连接结构HBS3，使得第一连接方案、第二连接方案、第一连接方案和第二连接方案以所述顺序应用到四个位线对。相反，第三位线组BGR3和第四位线组BGR4中的每个可以具有第四连接结构HBS4，使得第二连接方案、第一连接方案、第二连接方案和第一连接方案以所述顺序应用到四个位线对。例如，第一连接方案和第二连接方案的应用顺序在第一位线组BGR1和第二位线组BGR2与第三位线组BGR3和第四位线组BGR4之间相反。

图20示出了位线的根据图19的连接结构的数据输入输出顺序ORDB以及内单元和外单元的布置顺序ORDR。即使ECC扇区的大小是4位，但第一ECC扇区ES1至第八ECC扇区ES8中的每个包括两个外单元和两个内单元。

如参照图13至图20描述的，可以确定存储器单元和位线之间的连接结构，使得在每个ECC扇区中包括相同数目的外单元和内单元。通过根据单元特性来使错误位级均匀化，可以减小整个ECC扇区的最大错误位级。

图21至图24是根据示例性实施例示出位线和页缓冲器之间的连接结构的图。

在图21至图24中，第一位线组BGR1至第四位线组BGR4中的每个具有第一连接结构，使得第一连接方案被应用到每个位线组中的所有的位线对。换言之，图21至图24的存储器单元与位线之间的连接结构与图11的存储器单元和位线之间的连接结构相同。

在下文中，第三连接方案被定义为使得对于每个位线对，偶数编号的位线连接到偶数编号的页缓冲器并且奇数编号的位线连接到奇数编号的页缓冲器，第四连接方案被定义为使得对于每个位线对，偶数编号的位线连接到奇数编号的页缓冲器并且奇数编号的位线连接到偶数编号的页缓冲器。

参照图21，第一位线组BGR1至第四位线组BGR4中的每个可以具有第一连接结构BPS1，使得第三连接方案应用到每个位线组中的所有的位线对。例如，图21的位线和页缓冲器之间的连接结构与图9的位线和页缓冲器之间的连接结构相同。

在这种情况下，位线的根据图21的连接结构的数据输入输出顺序ORDB以及内单元和外单元的布置顺序ORDR与图12的所述顺序相同。如图12中示出的，当ECC扇区的大小是8位时，第一ECC扇区ESEC1和第二ECC扇区ESEC2仅包括外单元，第三ECC扇区ESEC3和第四ECC扇区ESEC4仅包括内单元。

如参照图1和图2描述的，当每个逻辑ECC扇区中聚集仅相同特性的存储器单元时，通过较差的特性来确定每个ECC扇区中最大错误位级或错误位的最大数目。根据示例性实施例，存储器单元的数据输入输出顺序可以被布置为使得具有较差特性的存储器单元不必集中在同一ECC扇区中，从而减小最大错误位级。

参照图22，第一位线组BGR1和第二位线组BGR2中的每个可以具有第一连接结构BPS1，使得第三连接方案应用到每个位线组中的所有的位线对，第三位线组BGR3和第四位线组BGR4中的每个可以具有第二连接结构BPS2，使得第四连接方案应用到每个位线组中的所有的位线对。

在这种情况下，位线的根据图22的连接结构的数据输入输出顺序ORDB以及内单元和外单元的布置顺序ORDR与图14的所述顺序相同。如图14中示出的，当ECC扇区的大小是8位时，因为两个外单元和两个内单元交错且交替地布置，所以第一ECC扇区ESEC1至第四ECC扇区ESEC4中的每个包括相同数目的外单元和内单元。

参照图23，第一位线组BGR1和第三位线组BGR3中的每个可以具有第一连接结构BPS1，使得第三连接方案应用到每个位线组中的所有的位线对，第二位线组BGR2和第四位线组BGR4中的每个可以具有第二连接结构BPS2，使得第四连接方案应用到每个位线组中的所有的位线对。

在这种情况下，位线的根据图23的连接结构的数据输入输出顺序ORDB以及内单元和外单元的布置顺序ORDR与图16的所述顺序相同。如图16中示出的，当ECC扇区的大小是8位时，因为一个外单元和一个内单元交错且交替地布置，所以第一ECC扇区ESEC1至第四ECC扇区ESEC4中的每个包括相同数目的外单元和相同数目的内单元。

在图24中，对于第三位线组BGR3和第四位线组BGR4，同一位线对中的偶数编号的位线和奇数编号的位线可以保持平行以实现第四连接方案，在图22中，对于第三位线组BGR3和第四位线组BGR4，同一位线对中的偶数编号的位线和奇数编号的位线可以交叉以实现第四连接方案。可以通过不同的方法来实现第四连接方案。

在示例性实施例中，如图24中示出的，可以改变同一位线对中的偶数编号的位线的长度和奇数编号的位线的长度以实现第三连接方案或第四连接方案。

参照图24，第一位线组BGR1和第二位线组BGR2中的每个可以具有第一连接结构BPS1，使得第三连接方案应用到每个位线组中的所有位线对，第三位线组BGR3和第四位线组BGR4中的每个可以具有第三连接结构BPS3，使得第四连接方案应用到每个位线组中的所有的位线对。虽然图22和图23中的第二连接结构BPS2是通过将用于第四连接方案的同一位线对中的偶数位线和奇数位线交叉来实现，但是图24中的第三连接结构BRS3是通过增加用于第四连接方案的偶数编号的位线的长度并减小奇数编号的位线的长度来实现。

在这种情况下，位线的根据图24的连接结构的数据输入输出顺序ORDB以及内单元和外单元的布置顺序ORDR与图14的所述顺序相同。如图14中示出的，当ECC扇区的大小是8位时，因为两个外单元和两个内单元交错且交替地布置，所以第一ECC扇区ESEC1至第四ECC扇区ESEC4中的每个包括相同数目的外单元和内单元。

如参照图21至图24描述的，可以确定位线和页缓冲器之间的连接结构，使得在每个ECC扇区中包括相同数目的外单元和内单元。通过根据单元特性的错误位级的均匀化，可以减小整个ECC扇区的最大错误位级。

根据示例性实施例，可以确定解码的地址信号和读写电路之间的连接结构，使得可以在每个ECC扇区中均匀地包括各个单元组的存储器单元。

例如，第一解码的地址信号可以连接到一些偶数编号的页缓冲器，第二解码的地址信号可以连接到与所述一些偶数编号的页缓冲器成对的奇数编号的页缓冲器。相反，第二解码的地址信号可以连接到其它偶数编号的页缓冲器，第一解码的地址信号可以连接到与所述其它偶数编号的页缓冲器成对的奇数编号的页缓冲器。在图25至图27中，第一解码的地址信号可以对应于第一锁存信号L0，第二解码的地址信号可以对应于第二锁存信号L1，参照图9和图10对其进行描述。

参照图25，读写电路532可以包括第一读写单元RWU0、第二读写单元RWU1、第三读写单元RWU2和第四读写单元RWU3。

除了解码的地址信号和页缓冲器之间的连接结构之外，图25的读写电路532的构造可以与图9的读写电路531的构造基本相同。在图9的读写电路531中，对于所有的第一读写单元RWU0至第四读写单元RWU3，第一锁存信号L0施加到第一行的页缓冲器，第二锁存信号L1施加到第二行的页缓冲器。在图25的读写电路532中，对于第一读写单元RWU0和第二读写单元RWU1，第一锁存信号L0施加到第一行的页缓冲器，第二锁存信号L1施加到第二行的页缓冲器，对于第三读写单元RWU2和第四读写单元RWU3，第一锁存信号L0施加到第二行的页缓冲器，第二锁存信号L1施加到第一行的页缓冲器。

图26和图27是示出根据图25的连接结构的数据输入输出顺序的图。

参照图26，第一位线组BGR1至第四位线组BGR4中的每个可以具有第一连接结构HBS1，使得第一连接方案应用到每个位线组中的所有的位线对。在图26的底部中，针对应用了图25的读写电路532和图10的地址解码并且地址位A0、A1和A2的值“A2A1A0”从“000”增加到“111”的情况，示出了数据输入输出顺序ORDB。

图27示出了位线的根据图26的连接结构的数据输入输出顺序ORDB以及内单元和外单元的布置顺序ORDR。当ECC扇区的大小是8位时，因为两个外单元和两个内单元交错并交替地布置，所以第一ECC扇区ESEC1至第四ECC扇区ESEC4中的每个包括相同数目的外单元和内单元。

如参照图25至图27描述的，可以确定解码的地址信号和页缓冲器之间的连接结构，使得在每个ECC扇区中包括相同数目的外单元和内单元。通过根据单元特性的错误位级的均匀化，可以减小整个ECC扇区的最大错误位级。

图28是示出根据示例性实施例的存储器装置的框图。

参照图28，存储器装置500a包括存储器单元阵列510、地址解码器520、读写电路530、数据输入/输出(I/O)电路540、电压产生电路550、控制逻辑560和地址映射器570。

图28的存储器装置500a与图4的存储器装置500基本相同，因此可以省略重复的描述。与图4的存储器装置500相比，图28的存储器装置500a还包括地址映射器570。

地址映射器570可以改变地址ADDR并将被改变的地址ADDR'提供到地址解码器520，使得可以在每个ECC扇区中包括相同数目的外单元和内单元。在示例性实施例中，如下面参照图29和图30描述的，地址映射器570可以仅改变来自接收到的地址ADDR的列地址。

图29是示出根据示例性实施例的包括在图28的存储器装置中的地址映射器的图。

参照图29，地址映射器571可以包括移位寄存器SR。移位寄存器SR可以将地址ADDR的位的至少一部分A2、A1和A0移位以输出改变的地址ADDR'。例如，如图29中示出的，改变的地址ADDR'可以包括与从接收的地址ADDR的位A2A1A0移位的A0A2A1对应的位A2'A1'A0'。

图30是示出根据示例性实施例的基于改变的地址提供到图9的读写电路的解码的地址信号的图。

图28中的地址解码器520可以基于包括在改变的地址ADDR'中的第一地址位A0'、第二地址位A1'和第三地址位A2'来产生解码的地址信号L0、L1、Y0、Y1、Y2和Y3。解码的地址信号L0、L1、Y0、Y1、Y2和Y3可以包括如参照图9描述的锁存信号L0和L1以及列选择信号Y0～Y3。

如参照图30描述的，可以基于第三地址位A2'产生锁存信号L0和L1，可以基于第一地址位A0'和第二地址位A1'产生列选择信号Y0～Y3。

当第三地址位A2'为“0”时，第一锁存信号L0可以处于逻辑高电平H，并且第二锁存信号L1可以处于逻辑低电平L。相反，第三地址位A2'为“1”时，第一锁存信号L0可以处于逻辑低电平L，并且第二锁存信号L1可以处于逻辑高电平H。

当第二地址位A1'和第一地址位A0'的值“A1'A0'”为“00”时，第一列选择信号Y0处于逻辑高电平H，其它列选择信号Y1、Y2和Y3处于逻辑低电平L。当第二地址位A1'和第一地址位A0'的值“A1'A0'”为“01”时，第二列选择信号Y1处于逻辑高电平H，其它列选择信号Y0、Y2和Y3处于逻辑低电平L。当第二地址位A1'和第一地址位A0'的值“A1'A0'”为“10”时，第三列选择信号Y2处于逻辑高电平H，其他列选择信号Y0、Y1和Y3处于逻辑低电平L。当第二地址位A1'和第一地址位A0'的值“A1'A0'”为“11”时，第四列选择信号Y3处于逻辑高电平H，其它列选择信号Y0、Y1和Y2处于逻辑低电平L。

当接收的地址ADDR中的地址位A0、A1和A2的值“A2A1A0”为“000”时，改变的地址ADDR'中的地址位A0'、A1'和A2'的值“A2'A1'A0'”为“000”，图9的读写电路531可以将第一位线BL0、第九位线BL8、第十七位线BL16和第二十五位线BL24分别连接到第一数据线DL0至第四数据线DL3。当接收的地址ADDR中的地址位A0、A1和A2的值“A2A1A0”增加1而为“001”时，改变的地址ADDR'中的地址位A0'、A1'和A2'的值“A2'A1'A0'”为“100”，读写电路531可以将第二位线BL1、第十位线BL9、第十八位线BL17和第二十六位线BL25分别连接到第一数据线DL0至第四数据线DL3。

如此，针对在原始地址ADDR中的地址位A0、A1和A2的值“A2A1A0”从“000”增加到“111”的情况，图31和图32中示出了位线的数据输入输出顺序ORDB。

图31和32是示出根据图30的地址改变的数据输入输出顺序的图。

参照图31，第一位线组BGR1至第四位线组BGR4中的每个可以具有第一连接结构HBS1，使得第一连接方案应用到每个位线组中的所有的位线对。在图31的底部中，针对应用了图9的读写电路531和图30的地址解码并且原始地址位A0、A1和A2中的值“A2A1A0”从“000”增加到“111”的情况，示出了数据输入输出顺序ORDB。

图32示出了位线的根据图31的连接结构的数据输入输出顺序ORDB以及内单元和外单元的布置顺序ORDR。当ECC扇区的大小是8位时，因为四个外单元和四个内单元交错且交替地布置，所以第一ECC扇区ESEC1至第四ECC扇区ESEC4包括相同数目的外单元和内单元。

如参照图28至图32描述的，可以改变输入到地址解码器的地址，使得在每个ECC扇区中包括相同数目的外单元和内单元。通过根据单元特性的错误位级的均匀化，可以减小整个ECC扇区的最大错误位级。

图33是示出根据示例性实施例的存储器系统的框图。

参照图33，存储器系统101可以包括存储器控制器301和至少一个存储器装置501。

存储器装置501可以在存储器控制器301的控制下执行读操作、写操作和擦除操作。存储器装置501可以从存储器控制器301接收控制信号CTRL、命令CMD、地址ADDR和写入数据DATA，并将读取数据DATA发送到存储器控制器301。

存储器装置501可以包括芯片上ECC电路580。当数据写入存储器单元阵列中时，芯片上ECC电路580可以对数据进行编码以生成奇偶校验位。例如，奇偶校验位可以存储在存储器单元阵列中的奇偶校验数据区域中。当从存储器单元阵列读取出数据时，芯片上ECC电路580可以对读取数据和奇偶校验位进行解码，以检查和纠正位错误。芯片上ECC电路580可以包括用于执行这种编码和解码的编码器和解码器。

图34是示出包括在图33的存储器系统中的存储器装置的示例的框图。

参照图34，存储器装置500b包括存储器单元阵列510、地址解码器520、读写电路530、数据输入/输出(I/O)电路540、电压产生电路550、控制逻辑560和芯片上ECC电路580。

图34的存储器装置500b与图4的存储器装置500基本相同，因此可以省略重复的描述。与图4的存储器装置500相比，图34的存储器装置500b还包括芯片上ECC电路580。

芯片上ECC电路580可以设置在读写电路530和数据输入/输出电路540之间，并且可以执行上述ECC编码和ECC解码。

图35是示出根据示例性实施例的存储器系统的框图。

参照图35，存储器系统102可以包括存储器控制器302和至少一个存储器装置502。

存储器装置502可以在存储器控制器302的控制下执行读操作、写操作和擦除操作。存储器装置502可以从存储器控制器302接收控制信号CTRL、命令CMD、地址ADDR和写入数据DATA，并将读取数据DATA发送到存储器控制器302。

存储器控制器302可以包括ECC引擎310，存储器装置502可以包括芯片上ECC电路580。ECC引擎310和芯片上ECC电路580与参考图3和图33描述的ECC引擎和芯片上ECC电路相同。

存储器控制器302中的ECC引擎310和存储器装置502中的芯片上ECC电路580可以具有彼此不同的各自的纠错能力。例如，存储器控制器302中的ECC引擎310可以具有比存储器装置502中的芯片上ECC电路580更高的纠错能力。在这种情况下，ECC引擎310可以进一步检查和纠正不能被芯片上ECC电路580纠正的位错误。

图36是示出根据示例性实施例的固态盘或固态驱动器(SSD)的框图。

参照图36，SSD 1000包括多个非易失性存储器装置1100和SSD控制器1200。

可以将外部高电压VPP可选地供应给非易失性存储器装置1100。非易失性存储器装置1100可以具有用于执行上述ECC控制方法的构造。非易失性存储器装置1100可以通过根据单元特性使错误位级均匀化来减小ECC扇区的最大错误位级，可以提高存储器装置的修复率，因此可以提高非易失性存储器装置的良率、性能和寿命。

SSD控制器1200通过多个信道CH1至CHi连接到非易失性存储器装置1100。SSD控制器1200包括一个或更多个处理器1210、缓冲存储器1220、ECC块1230、主机接口1250和非易失性存储器(NVM)接口1260。

缓冲存储器1220存储用于驱动SSD控制器1200的数据。缓冲存储器1220包括多个存储器线(memory line)，每个存储器线存储数据或命令。尽管图36示出了缓冲存储器1220被包括在SSD控制器1200中的示例性实施例，但是发明构思不限于此。例如，缓冲存储器1220可以位于SSD控制器1200的外部。

ECC块1230在写操作时计算将要编程的数据的纠错代码值，并且在读操作时使用纠错代码值来纠正读取数据的错误。在数据恢复操作中，ECC块1230纠正从非易失性存储器装置1100恢复的数据的错误。尽管图36中未示出，但是还可以包括代码存储器以存储驱动SSD控制器1200所需的代码数据。代码存储器可以由非易失性存储器装置来实现。

主机接口1250提供与外部装置的接口。非易失性存储器接口1260提供与非易失性存储器装置1100的接口。

图37是示出根据示例性实施例的嵌入式多媒体卡(eMMC)的框图。

参照图37，eMMC 2000包括一个或更多个NAND闪存装置2100和控制器2200。

NAND闪存装置2100可以具有用于执行上述ECC控制方法的构造。NAND闪存装置2100可以通过根据单元特性使错误位级均匀化来减小ECC扇区的最大错误位级，可以提高存储器装置的修复率，因此可以提高NAND闪存装置2100的良率、性能和寿命。

控制器2200通过多个信道TOGGLE连接到NAND闪存装置2100。控制器2200包括一个或更多个控制器核(CORE)2210、主机接口(HOST I/F)2250和NAND接口(NAND I/F)2260。控制器核2210控制eMMC 2000的全部操作。主机接口2250被构造为在控制器2200与主机之间执行接口连接。NAND接口2260被构造为提供NAND闪存装置2100和控制器2200之间的接口。在示例性实施例中，主机接口2250可以是并行接口(例如，MMC接口)。在示例性实施例中，eMMC 2000的主机接口2250可以是串行接口(例如，UHS-II、UFS等)。

eMMC 2000从主机接收电源电压Vcc和Vccq。例如，电源电压Vcc(例如，大约3.3V)被供应到NAND闪存装置2100和NAND接口2260，电源电压Vccq(例如，大约1.8V/3.3V)被供应到控制器2200。在示例性实施例中，可以用外部高电压VPPx可选择地供应eMMC 2000。

图38是示出根据示例性实施例的通用闪存(UFS)的框图。

参照图38，UFS系统3000可以包括UFS主机3100、UFS装置3200、UFS装置3300、嵌入式UFS装置3400和可去除UFS卡3500。UFS主机3100是移动装置的应用处理器。UFS主机3100、UFS装置3200、UFS装置3300、嵌入式UFS装置3400和可去除UFS卡3500中的每个通过UFS协议与外部装置通信。UFS装置3200、UFS装置3300、嵌入式UFS装置3400和可去除UFS卡3500中的至少一个由非易失性存储器装置来实现。UFS装置3200、UFS装置3300、嵌入式UFS装置3400和可去除UFS卡3500中的至少一个可以具有用于执行上述ECC控制方法的构造。

同时，嵌入式UFS装置3400和可去除UFS卡3500可以使用与UFS协议不同的协议来执行通信。UFS主机3100和可去除UFS卡3500可以通过各种卡协议(例如，UFD、MMC、SD(安全数字)、迷你SD、微SD等)来通信。

图39是示出根据示例性实施例的移动装置的框图。

参照图39，移动装置4000可以包括应用处理器4100、通信模块4200、显示/触摸模块4300、存储装置4400和缓冲RAM 4500。

应用处理器4100控制移动装置4000的操作。通信模块4200实现为执行与外部装置的无线通信或有线通信。显示/触摸模块4300实现为显示被应用处理器4100处理的数据或者实现为通过触摸面板接收数据。存储装置4400实现为存储用户数据。存储装置4400可以是eMMC、SSD、UFS装置等。存储装置4400可以包括非易失性存储器装置。存储装置4400可以具有用于执行上述ECC控制方法的构造。

缓冲RAM 4500临时存储用于移动装置4000的处理操作的数据。

根据发明构思的示例性实施例的存储器装置或存储装置可以使用各种封装类型或封装构造来封装，诸如层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、窝伏尔组件中裸片、晶片形式的裸片、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料方形扁平封装(MQFP)、薄型方形扁平封装(TQFP)、小外形IC(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)或晶片级加工的堆叠封装(WSP)等。

如上所述，存储器装置和控制ECC操作的方法可以通过根据单元特性使错误位级均匀化来减小ECC扇区的最大错误位级。通过最大错误位级的减小，可以提高存储器装置的修复率，因此可以提高存储器装置的良率、性能和寿命。

本公开可以应用到各种装置和系统。例如，本公开可以应用到以下系统，诸如移动电话、智能电话、个人数字助理(PAD)、便携式多媒体播放器(PMP)、数字照相机、摄像机、个人计算机(PC)、服务器计算机、工作站、膝上型计算机、数字TV、机顶盒、便携式游戏机、导航系统等。

尽管已经参照本发明构思的示例性实施例示出并描述了本发明构思，但是对于本领域普通技术人员来说将明显的是，在不脱离本发明构思的如所附权利要求限定的精神和范围的情况下，在此可以在形式和细节上进行各种改变。

Claims

1.一种非易失性存储器装置，所述非易失性存储器装置包括：

存储器单元阵列，包括多个存储器单元，所述多个存储器单元形成在相对于基底沿垂直方向延伸的多个垂直沟道中；

读写电路，经由多条位线连接到所述多个存储器单元；以及

地址解码器，被构造为对地址进行解码以将多个解码的地址信号提供到读写电路，

其中，所述多个存储器单元包括多个外单元和多个内单元，所述多个外单元中的一个外单元与共源极节点之间的距离小于所述多个内单元中的一个内单元与共源极节点之间的距离，

其中，所述多个存储器单元的数据分布在多个错误检查和纠正扇区之中，所述多个存储器单元的数据输入输出顺序被布置为使得每个错误检查和纠正扇区具有相同数目的外单元和内单元，每个错误检查和纠正扇区对应于错误检查和纠正操作单元。

2.根据权利要求1所述的非易失性存储器装置，

其中，所述多个存储器单元与所述多条位线之间的连接结构被构造为使得每个错误检查和纠正扇区具有相同数目的外单元和内单元。

3.根据权利要求1所述的非易失性存储器装置，

其中，所述多条位线与读写电路中的页缓冲器之间的连接结构被构造为使得每个错误检查和纠正扇区具有相同数目的外单元和内单元。

4.根据权利要求1所述的非易失性存储器装置，

其中，所述多个解码的地址信号与读写电路中的页缓冲器之间的连接结构被构造为使得每个错误检查和纠正扇区具有相同数目的外单元和内单元。

5.根据权利要求1所述的非易失性存储器装置，所述非易失性存储器装置还包括：

地址映射器，被构造为改变地址并将改变的地址提供到地址解码器使得每个错误检查和纠正扇区具有相同数目的外单元和内单元。

6.根据权利要求5所述的非易失性存储器装置，

其中，地址映射器包括：

移位寄存器，被构造为将地址的位的至少一部分移位以输出改变的地址。

7.根据权利要求1所述的非易失性存储器装置，所述非易失性存储器装置还包括沿第一方向延伸的两个相邻的字线切割区，其中，所述多个存储器单元设置在所述两个相邻的字线切割区之间；

其中，所述多个垂直沟道包括沿与第一方向交叉的第二方向设置的一个外垂直沟道和一个内垂直沟道。

8.根据权利要求7所述的非易失性存储器装置，所述非易失性存储器装置还包括偶数编号的位线和奇数编号的位线；

其中，所述一个外垂直沟道和所述一个内垂直沟道中的一者连接到偶数编号的位线，所述一个外垂直沟道和所述一个内垂直沟道中的另一者连接到奇数编号的位线。

9.根据权利要求1所述的非易失性存储器装置，

其中，读写电路包括：

页缓冲器，布置成具有行和列的矩阵形式。

10.根据权利要求1所述的非易失性存储器装置，

其中，所述多个垂直沟道平行于第一方向以Z字形方式布置。

11.一种存储器装置，所述存储器装置包括：

存储器单元阵列，包括多个存储器单元；

读写电路，经由多条位线连接到所述多个存储器单元；以及

其中，所述多个存储器单元基于单元特性包括多个单元组，每个单元组的存储器单元具有相同的单元特性，

其中，所述多个存储器单元的数据分布在多个错误检查和纠正扇区之中，所述多个存储器单元的数据输入输出顺序被布置为使得每个错误检查和纠正扇区具有每个单元组的相同数目的存储器单元，每个错误检查和纠正扇区对应于错误检查和纠正操作单元。

12.一种对存储器装置进行错误检查和纠正操作的方法，所述方法包括以下步骤：

从存储器装置的N个存储器单元接收N位作为错误检查和纠正操作单元，其中，所述N个存储器单元中的每个存储器单元具有N种单元特性中的一种单元特性，并且对于每种单元特性，错误检查和纠正操作单元具有相同数目的位；

根据所述N种单元特性重新布置所述N个存储器单元的数据输入输出顺序；以及

对所述N个存储器单元的所述N位执行错误检查和纠正算法。

13.根据权利要求12所述的方法，

其中，所述N种单元特性包括通过垂直沟道而彼此连接的位线与共源极节点之间的距离，其中，位线沿第一方向延伸，共源极节点沿与第一方向交叉的第二方向延伸，垂直沟道沿与第一方向和第二方向基本垂直的第三方向延伸。

14.根据权利要求12所述的方法，

其中，所述N种单元特性包括位线与对应的页缓冲器之间的距离。

15.根据权利要求12所述的方法，所述方法还包括：

对地址的一部分执行地址映射以产生改变的地址，使得错误检查和纠正操作单元对于每种单元特性具有相同数目的位。

16.根据权利要求15所述的方法，

其中，从地址的至少三个最低的有效位选择地址的所述一部分。

17.一种对存储器装置操作错误检查和纠正的方法，所述方法包括以下步骤：

从存储器装置的N个存储器单元接收N位作为错误检查和纠正操作单元，其中，所述N个存储器单元中的每个存储器单元具有N种单元特性中的一种单元特性，并且对于每种单元特性，错误检查和纠正操作单元具有相同数目的位；以及

对所述N位执行错误检查和纠正算法，

其中，对与错误检查和纠正操作单元对应的多个错误检查和纠正扇区之中的呈现基本均匀的错误位级的所述N位执行错误检查和纠正算法。

18.一种对存储器装置操作错误检查和纠正的方法，所述方法包括以下步骤：

形成包括多个存储器单元的存储器单元阵列，所述多个存储器单元布置在相对于基底沿垂直方向延伸的多个垂直沟道中，其中，所述多个存储器单元基于单元特性包括多个单元组，每个单元组的存储器单元具有相同的单元特性，并且其中所述多个存储器单元的数据分布在多个错误检查和纠正扇区之中，其中，每个错误检查和纠正扇区对应于具有来自存储器装置的N个存储器单元的N位的错误检查和纠正操作单元，其中，错误检查和纠正操作单元被配置为对所述N位执行错误检查和纠正算法。