CN114203230B - 一种列选择信号单元电路、位线感测电路及存储器 - Google Patents

一种列选择信号单元电路、位线感测电路及存储器 Download PDF

Info

Publication number
CN114203230B
CN114203230B CN202010986823.1A CN202010986823A CN114203230B CN 114203230 B CN114203230 B CN 114203230B CN 202010986823 A CN202010986823 A CN 202010986823A CN 114203230 B CN114203230 B CN 114203230B
Authority
CN
China
Prior art keywords
sense amplifier
column selection
column
bit line
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010986823.1A
Other languages
English (en)
Other versions
CN114203230A (zh
Inventor
池性洙
王佳
汪瑛
金书延
张凤琴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202010986823.1A priority Critical patent/CN114203230B/zh
Priority to EP21868367.0A priority patent/EP4198982A4/en
Priority to PCT/CN2021/112609 priority patent/WO2022057539A1/zh
Publication of CN114203230A publication Critical patent/CN114203230A/zh
Priority to US17/743,497 priority patent/US20220277785A1/en
Application granted granted Critical
Publication of CN114203230B publication Critical patent/CN114203230B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开了一种列选择信号单元电路、位线感测电路及存储器，列选择信号单元电路包括：四个列选择单元；均包括4*N个输入输出端口、4*N个位线连接端口和一个控制端口；第一列选择单元和第四列选择单元的控制端口接第一列选择信号，第二列选择单元和第三列选择单元的控制端口接第二列选择信号，第一列选择单元和第三列选择单元的位线连接端口连接第一存储单元组的8*N条位线，第二列选择单元和第四列选择单元的位线连接端口连接第二存储单元组的8*N条位线，第一存储单元组和第二存储单元组相邻设置。本发明提供的技术方案，使得相邻两条位线连接到不同的感测放大器组，当相邻两条位线同时出现读取错误时，错误数据可以被检错纠错电路检测和纠正。

Description

一种列选择信号单元电路、位线感测电路及存储器
技术领域
本发明涉及存储设备技术领域，尤其涉及一种列选择信号单元电路、位线感测电路及存储器。
背景技术
动态随机存储器(Dynamic Random Access Memory，DRAM)包括阵列排布的存储单元(存储位)。每个存储单元包括一个晶体管和一个电容器，晶体管作为电容器和位线之间的开关，并可以被耦合到晶体管的控制端的字线激活，存储单元能够将二进制信息存储为电容器上的电荷。并且感测放大器与存储单元连接，能够对存储单元中存储的微弱信号进行放大，使得存储单元中存储的数据可以被正确的写入或者读出。
但是在存储器存储阵列的制造过程中，由工艺原因导致相邻存储单元的电容容易同时产生缺陷，称为两比特错误(2bits error)。
现有DRAM可通过检错纠错电路(Error Correcting Code，ECC)来纠正存储器中的数据错误，但目前ECC只能纠正一比特错误(1bit error)，而上述两比特错误超出了现有ECC的纠错能力。
发明内容
本发明实施例提供了一种列选择信号单元电路、位线感测电路及存储器，以解决存储器产生超出ECC纠错能力的多比特错误的问题。
第一方面，本发明实施例提供了一种列选择信号单元电路，包括：
第一列选择单元、第二列选择单元、第三列选择单元和第四列选择单元，均包括4*N个输入输出端口、4*N个位线连接端口和一个控制端口；其中，所述第一列选择单元和所述第四列选择单元的控制端口电连接于第一列选择信号，所述第二列选择单元和所述第三列选择单元的控制端口电连接于第二列选择信号，所述第一列选择单元和所述第三列选择单元的位线连接端口分别与第一存储单元组的8*N条位线连接，所述第二列选择单元和所述第四列选择单元的位线连接端口分别与第二存储单元组的8*N条位线连接，所述第一存储单元组和所述第二存储单元组相邻设置，所述N为大于等于1的整数。
在其中一个实施例中，所述第一存储单元组中编号为偶数的位线连接于所述第一列选择单元的位线连接端口，所述第一存储单元组中编号为奇数的位线连接于所述第三列选择单元的位线连接端口；所述第二存储单元组中编号为偶数的位线连接于所述第二列选择单元的位线连接端口，所述第二存储单元组中编号为奇数的位线连接于所述第四列选择单元的位线连接端口。
在其中一个实施例中，所述第一列选择单元和第二列选择单元并排设置；所述第三列选择单元和第四列选择单元并排设置；所述第一列选择单元和第三列选择单元设置于所述第一存储单元组的相对两侧；所述第二列选择单元和第四列选择单元设置于所述第二存储单元组的相对两侧。
在其中一个实施例中，所述第一列选择单元和第二列选择单元共用2*N个所述输入输出端口；所述第三列选择单元和第四列选择单元共用2*N个所述输入输出端口。
第二方面，本发明实施例还提供了一种列选择信号单元电路，包括：
第五列选择单元、第六列选择单元、第七列选择单元和第八列选择单元，均包括4*N个输入输出端口、4*N个位线连接端口和一个控制端口；其中，所述第五列选择单元电连接于第一列选择信号，所述第六列选择单元和所述第七列选择单元的控制端口电连接于第二列选择信号，第八列选择单元电连接于第三列选择信号，所述第五列选择单元的位线连接端口分别与第一存储单元组的4*N条位线连接，所述第六列选择单元的位线连接端口分别与第二存储单元组的4*N条位线连接，所述第七列选择单元的位线连接端口分别与第一存储单元组的4*N条位线连接，所述第八列选择单元的位线连接端口分别与第二存储单元组的4*N条位线连接，所述第一存储单元组和所述第二存储单元组相邻设置，所述N为大于等于1的整数。
在其中一个实施例中，所述第一存储单元组中编号为偶数的位线连接于所述第五列选择单元的位线连接端口，所述第一存储单元组中编号为奇数的位线连接于所述第七列选择单元的位线连接端口；所述第二存储单元组中编号为偶数的位线连接于所述第六列选择单元的位线连接端口，所述第二存储单元组中编号为奇数的位线连接于所述第八列选择单元的位线连接端口。
在其中一个实施例中，所述第五列选择单元和第六列选择单元并排设置；所述第七列选择单元和第八列选择单元并排设置；所述第五列选择单元和第七列选择单元设置于所述第一存储单元组的相对两侧；所述第六列选择单元和第八列选择单元设置于所述第二存储单元组的相对两侧。
在其中一个实施例中，所述第五列选择单元和第六列选择单元共用2*N个所述输入输出端口；所述第七列选择单元和第八列选择单元共用2*N个所述输入输出端口。
第三方面，本发明实施例还提供了一种位线感测电路，包括：L个存储单元组，每个所述存储单元组包括H条位线，所述L和所述H均为大于等于2的正整数；M个感测放大器组，用于向所述存储单元组中的位线写入存储数据或从所述存储单元组中的位线读出存储数据，所述M个感测放大器组与所述L个存储单元组电连接，所述M为所述L的整数倍或所述L为所述M的整数倍；所述感测放大器组包括本发明任意实施例所述的列选择信号单元电路；其中，所述H条位线中的相邻两条位线连接到不同的所述感测放大器组。
在其中一个实施例中，所述H为8的整数倍，所述M等于所述L。
在其中一个实施例中，每个所述感测放大器组均包括第一感测放大器和第二感测放大器；所述L个存储单元组沿字线方向并排设置，所述字线与所述位线垂直；所述第一感测放大器位于所述存储单元组的一侧，所述第二感测放大器位于所述存储单元组的相对的另一侧。
在其中一个实施例中，所述第一感测放大器与所述第二感测放大器均连接P条所述位线，所述H为所述P的正偶数倍。
在其中一个实施例中，位于同一所述感测放大器组的所述第一感测放大器和所述第二感测放大器，沿所述字线方向错开设置。
在其中一个实施例中，位于不同所述感测放大器组的所述第一感测放大器，沿所述字线方向并排设置；位于不同所述感测放大器组的所述第二感测放大器，沿所述字线方向并排设置；位于同一所述感测放大器组的所述第一感测放大器和所述第二感测放大器，沿所述字线方向错开设置。
在其中一个实施例中，位于不同所述感测放大器组的所述第一感测放大器，沿所述字线方向上顺序排布；位于不同所述感测放大器组的所述第二感测放大器，沿所述字线方向上顺序排布。
在其中一个实施例中，位于两个所述感测放大器组的相邻的两个所述第一感测放大器与相邻的两个所述第二感测放大器呈交叉排布。
在其中一个实施例中，同一所述感测放大器组的第一感测放大器与对应的所述位线中的奇数列或偶数列连接，同一所述感测放大器组的第二感测放大器与对应的所述位线中的偶数列或奇数列连接。
在其中一个实施例中，连接于同一条所述字线的所述存储单元组中，所述第一感测放大器对应的存储单元组，与同一所述感测放大器组的所述第二感测放大器对应的存储单元组不同。
在其中一个实施例中，第n个所述感测放大器组的第一感测放大器沿所述字线方向上连接第n个所述存储单元组的位线中的奇数列或偶数列；第n+i个所述感测放大器组的第二感测放大器沿所述字线方向上连接第n个存储单元组所连位线中的偶数列或奇数列；所述n和i均为大于等于1且小于等于L的整数。
在其中一个实施例中，第n个所述感测放大器组的第一感测放大器沿所述字线方向上连接第n个存储单元组的位线中的奇数列或偶数列；第n-1个所述感测放大器组的第二感测放大器沿所述字线方向上连接第n个存储单元组的位线中的偶数列或奇数列；第n-1个所述感测放大器组的第一感测放大器沿所述字线方向上连接第n-1个存储单元组的位线中的奇数列或偶数列；第n个所述感测放大器组的第二感测放大器沿所述字线方向上连接第n-1个存储单元组的位线中的偶数列或奇数列；所述n为大于等于2且小于等于L的整数。
在其中一个实施例中，所述第一感测放大器与所述第二感测放大器均包括H/2个列选择单元和H/2个敏感放大器，所述H为偶数，所述敏感放大器与所述位线一一对应，所述敏感放大器与所述列选择单元一一对应；所述敏感放大器与所述位线连接，用于对所述写入存储数据进行放大或对所述读出存储数据进行放大；所述列选择单元与所述敏感放大器连接，用于控制所述存储数据的传输。
第四方面，本发明实施例提供了一种存储器，所述存储器包括任一实施例中的位线感测电路；每个所述存储单元组还包括1条字线，所述1条字线和所述H条位线还对应的H个晶体管和H个电容，所述1条字线控制所述H个晶体管的开启或关断，所述H条位线与对应的所述H个晶体管的第一端连接，所述H个晶体管的第二端与对应的所述H个电容的第一端连接，所述H个电容的第二端接一固定电压。
在其中一个实施例中，还包括：检错纠错电路，与所述感测放大器组连接，用于检测所述感测放大器组输出的所述存储数据的正确性，并纠正错误的所述存储数据。
在其中一个实施例中，所述H为8的整数，所述M和所述L均为2。
本发明提供的技术方案，使得相邻两条位线连接到不同的感测放大器组，当相邻两条位线同时出现读取错误时，错误数据可以被检错纠错电路检测和纠正。本发明提供的技术方案，在不改变现有ECC纠错能力的情况下，实现了对存储器中的两比特错误的检测和纠正，提高了存储器性能。
附图说明
图1是本发明实施例提供的一种位线感测电路存储阵列的电路示意图；
图2是本发明实施例提供的一种位线感测电路存储阵列的结构示意图；
图3是图2中区域A的局部放大示意图；
图4是图1中区域A的局部放大示意图；
图5是本发明实施例提供的另一种位线感测电路的结构示意图；
图6是本发明实施例提供的一种位线感测电路的对比实施例的结构示意图；
图7是本发明实施例提供的另一种位线感测电路的结构示意图；
图8是本发明实施例提供的另一种位线感测电路的结构示意图；
图9是本发明实施例提供的另一种位线感测电路的结构示意图；
图10是本发明实施例提供的一种第一感测放大器或第二感测放大器的结构示意图；
图11是本发明实施例提供的一种列选择信号单元电路的结构示意图；
图12是本发明实施例提供的另一种列选择信号单元电路的结构示意图；
图13是本发明实施例提供的存储器示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
在其中一个实施例中，存储器包括存储单元阵列，存储单元阵列包括沿字线方向和位线方向排布的存储单元，连接到同一字线的存储单元，每相邻多位存储单元形成存储单元组，例如相邻的8个存储单元形成1个存储单元组。字线和位线相交设置，每条字线与对应的一行存储单元连接以开启该行存储单元，每条位线与对应的一列存储单元连接以写入或读取数据。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供了一种列选择信号单元电路，如图11所示，图11是本发明实施例提供的一种列选择信号单元电路的结构示意图，列选择信号单元电路包括：
第一列选择单元1411、第二列选择单元1412、第三列选择单元1413和第四列选择单元1414，均包括4*N个输入输出端口、4*N个位线连接端口和一个控制端口；其中，第一列选择单元1411和第四列选择单元1414的控制端口电连接于第一列选择信号，第二列选择单元1412和第三列选择单元1413的控制端口电连接于第二列选择信号，第一列选择单元1411和第三列选择单元1413的位线连接端口分别与第一存储单元组15的8*N条位线连接，第二列选择单元1412和第四列选择单元1414的位线连接端口分别与第二存储单元组16的8*N条位线连接，第一存储单元组15和第二存储单元组16相邻设置，N为大于等于1的整数。
本实施中列选择信号单元电路包括四种列选择单元：第一列选择单元1411、第二列选择单元1412、第三列选择单元1413和第四列选择单元1414。每个列选择单元可以包括4*N个输入输出端口、4*N个位线连接端口和一个控制端口，4*N个位线连接端口分别用于连接存储单元组中的4*N条位线，4*N个输入输出端口与4*N个位线连接端口一一对应，能够输出对应位线连接端口从对应位线获取的读取数据，或者通过对应位线连接端口向位线写入数据。控制端口能够控制4*N个输入输出端口和4*N个位线连接端口是否进行读取或写入的工作。示例性的，每个列选择单元可以包括4*N个开关管T1，上述N可取值为1，则每个列选择单元可以包括4个开关管T1，每个开关管T1的第一端作为位线连接端口，第二端作为输入输出端口，4个开关管T1的控制端相互连接形成一个控制端口，能够接收控制开关管T1导通或关断的列选择信号。
如图11所示，本实施例中，第一列选择单元1411和第四列选择单元1414的控制端口电连接于第一列选择信号CSL<n+1>，第二列选择单元1412和第三列选择单元1413的控制端口电连接于第二列选择信号CSL<n>，则第一列选择单元1411和第四列选择单元1414同时工作，第二列选择单元1412和第三列选择单元1413同时工作。并且，第一列选择单元1411和第三列选择单元1413的位线连接端口分别与第一存储单元组15的8*N条位线连接，则第一存储单元组15中的位线连接不同的感测放大器组(同一感测放大器组中的列选择单元连接相同的列选择信号)，则当相邻两条位线同时出现读取错误时，错误数据可以被不同的感测放大器组检测到，便于锁定出现错误的两条位线，进而锁定第一存储单元组15中出现错误的两个存储单元。同理，第二列选择单元1412和第四列选择单元1414的位线连接端口分别与第二存储单元组16的8*N条位线连接，便于锁定第二存储单元组16中出现错误的两个存储单元。本发明提供的技术方案，在不改变现有ECC纠错能力的情况下，实现了对存储器中的相邻两比特错误的检测和纠正，提高了存储器性能。可选的，本实施中，第一存储单元组15和第二存储单元组16相邻设置，一般情况下，每个存储单元组包含8条位线，则N可取值为1，当然，N还可以为2，3等其他数值，本实施例对此不进行限定。
在其中一个实施例中，第一存储单元组15中编号为偶数的位线连接于第一列选择单元1411的位线连接端口，第一存储单元组15中编号为奇数的位线连接于第三列选择单元1413的位线连接端口；第二存储单元组16中编号为偶数的位线连接于第二列选择单元1412的位线连接端口，第二存储单元组16中编号为奇数的位线连接于第四列选择单元1414的位线连接端口。
继续参考图11，可控制第一列选择单元1411的位线连接端口连接第一存储单元组15中编号为偶数的位线，第三列选择单元1413的位线连接端口连接第一存储单元组15中编号为奇数的位线，具体的，第一存储单元组15中位线标号从始端到末端依次为BL<0>-BL<7>，第一列选择单元1411的位线连接端口分别连接BL<0>、BL<2>、BL<4>和BL<6>，第三列选择单元1413的位线连接端口分别连接BL<1>、BL<3>、BL<5>和BL<7>，则位线BL<0>-BL<7>中，每相邻两个位线之间的错误均能够被定位并纠正，进一步提高存储器的纠错性能。同理，第二存储单元组16中位线标号从始端到末端依次为BL<8>-BL<15>，第二列选择单元1412的位线连接端口分别连接BL<8>、BL<10>、BL<12>和BL<14>，第四列选择单元1414的位线连接端口分别连接BL<9>、BL<11>、BL<13>和BL<15>，则位线BL<8>-BL<15>中，每相邻两个位线之间的错误均能够被定位并纠正。
在其中一个实施例中，第一列选择单元1411和第二列选择单元1412并排设置；第三列选择单元1413和第四列选择单元1414并排设置；第一列选择单元1411和第三列选择单元1413设置于第一存储单元组15的相对两侧；第二列选择单元1412和第四列选择单元1414设置于第二存储单元组16的相对两侧。
继续参考图11，第一列选择单元1411和第二列选择单元1412并排设置，位于存储单元的第一侧，第三列选择单元1413和第四列选择单元1414并排设置，位于储单元与第一侧相对的第二侧，并且第一列选择单元1411和第三列选择单元1413设置于第一存储单元组15的相对两侧，便于连接第一存储单元组15的位线，第二列选择单元1412和第四列选择单元1414设置于第二存储单元组16的相对两侧，便于连接第二存储单元组16的位线。也即，同一感测放大器组(连接同一控制端口)的两个列选择单元交叉设置，各列选择单元靠近所连位线所处的存储单元组设置，便于简化列选择单元的布线。
在其中一个实施例中，第一列选择单元1411和第二列选择单元1412共用2*N个输入输出端口；第三列选择单元1413和第四列选择单元1414共用2*N个输入输出端口。
继续参考图11，并排设置的第一列选择单元1411和第二列选择单元1412可共用2*N个输入输出端口，当N为1时，第一列选择单元1411和第二列选择单元1412可共用2个输入输出端口，如图11所示，第一列选择单元1411中连接位线BL<4>的开关管T1与第二列选择单元1412中连接位线BL<10>的开关管T1相互连接，共用一个输入输出端口IO<2>,此外，第一列选择单元1411和第二列选择单元1412还共用了输入输出端口IO<3>。同理，并排设置的第三列选择单元1413和第四列选择单元1414共用了输入输出端口IO<6>和IO<7>。本实施中相邻两个列选择单元共用输入输出端口的设置能够简化列选择信号单元电路的制作工艺，并节约制作成本。
本发明实施例还提供了一种列选择信号单元电路，如图12所示，图12是本发明实施例提供的一种列选择信号单元电路的结构示意图，列选择信号单元电路包括：
第五列选择单元1415、第六列选择单元1416、第七列选择单元1417和第八列选择单元1418，均包括4*N个输入输出端口、4*N个位线连接端口和一个控制端口；其中，第五列选择单元1415电连接于第一列选择信号，第六列选择单元1416和第七列选择单元1417的控制端口电连接于第二列选择信号，第八列选择单元1418电连接于第三列选择信号，第五列选择单元1415的位线连接端口分别与第一存储单元组15的4*N条位线连接，第六列选择单元1416的位线连接端口分别与第二存储单元组16的4*N条位线连接，第七列选择单元1417的位线连接端口分别与第一存储单元组15的4*N条位线连接，第八列选择单元1418的位线连接端口分别与第二存储单元组16的4*N条位线连接，第一存储单元组15和第二存储单元组16相邻设置，N为大于等于1的整数。
本实施中列选择信号单元电路包括四种列选择单元：第五列选择单元1415、第六列选择单元1416、第七列选择单元1417和第八列选择单元1418。每个列选择单元可以包括4*N个输入输出端口、4*N个位线连接端口和一个控制端口，4*N个位线连接端口分别用于连接存储单元组中的4*N条位线，4*N个输入输出端口与4*N个位线连接端口一一对应，能够输出对应位线连接端口从对应位线获取的读取数据，或者通过对应位线连接端口向位线写入数据。控制端口能够控制4*N个输入输出端口和4*N个位线连接端口是否进行读取或写入的工作。示例性的，每个列选择单元可以包括4*N个开关管T1，上述N可取值为1，则每个列选择单元可以包括4个开关管T1，每个开关管T1的第一端作为位线连接端口，第二端作为输入输出端口，4个开关管T1的控制端相互连接形成一个控制端口，能够接收控制开关管T1导通或关断的列选择信号。
如图12所示，本实施例中，第五列选择单元1415电连接于第一列选择信号CSL<n+1>，第六列选择单元1416和第七列选择单元1417的控制端口电连接于第二列选择信号CSL<n-1>，第八列选择单元1418的控制端口电连接于第三列选择信号CSL<n>，则在上述四个列选择单元中，第五列选择单元1415首单独进行工作，第六列选择单元1416和第七列选择单元1417同时进行工作，第八列选择单元1418单独进行工作。并且，第五列选择单元1415和第七列选择单元1417的位线连接端口分别与第一存储单元组15的8*N条位线连接，同理，第六列选择单元1416和第八列选择单元1418的位线连接端口分别与第二存储单元组16的8*N条位线连接，则第一存储单元组15中的位线连接不同的感测放大器组(同一感测放大器组中的列选择单元连接相同的列选择信号)，第二存储单元组16中的位线连接不同的感测放大器组，当第一存储单元组15或第二存储单元组16中相邻两条位线同时出现读取错误时，错误数据可以被不同的感测放大器组检测到，便于锁定出现错误的两条位线，进而锁定第一存储单元组15中出现错误的两个存储单元。本发明提供的技术方案，在不改变现有ECC纠错能力的情况下，实现了对存储器中的相邻两比特错误的检测和纠正，提高了存储器性能。可选的，本实施中，第一存储单元组15和第二存储单元组16相邻设置，一般情况下，每个存储单元组包含8条位线，则N可取值为1，当然，N还可以为2，3等其他数值，本实施例对此不进行限定。
在其中一个实施例中，第一存储单元组15中编号为偶数的位线连接于第五列选择单元1415的位线连接端口，第一存储单元组15中编号为奇数的位线连接于第七列选择单元1417的位线连接端口；第二存储单元组16中编号为偶数的位线连接于第六列选择单元1416的位线连接端口，第二存储单元组16中编号为奇数的位线连接于第八列选择单元1418的位线连接端口。
继续参考图12，可控制第五列选择单元1415的位线连接端口连接第一存储单元组15中编号为偶数的位线，第七列选择单元1417的位线连接端口连接第一存储单元组15中编号为奇数的位线，具体的，第一存储单元组15中位线标号从始端到末端依次为BL<0>-BL<7>，第五列选择单元1415的位线连接端口分别连接BL<0>、BL<2>、BL<4>和BL<6>，第七列选择单元1417的位线连接端口分别连接BL<1>、BL<3>、BL<5>和BL<7>，则位线BL<0>-BL<7>中，每相邻两个位线之间的错误均能够被定位并纠正，进一步提高存储器的纠错性能。同理，第二存储单元组16中位线标号从始端到末端依次为BL<8>-BL<15>，第六列选择单元1416的位线连接端口分别连接BL<8>、BL<10>、BL<12>和BL<14>，第八列选择单元1418的位线连接端口分别连接BL<9>、BL<11>、BL<13>和BL<15>，则位线BL<8>-BL<15>中，每相邻两个位线之间的错误均能够被定位并纠正。
在其中一个实施例中，第五列选择单元1415和第六列选择单元1416并排设置；第七列选择单元1417和第八列选择单元1418并排设置；第五列选择单元1415和第七列选择单元1417设置于第一存储单元组15的相对两侧；第六列选择单元1416和第八列选择单元1418设置于第二存储单元组16的相对两侧。
继续参考图12，第五列选择单元1415和第六列选择单元1416并排设置，位于存储单元的第一侧，第七列选择单元1417和第八列选择单元1418并排设置，位于储单元与第一侧相对的第二侧，并且第五列选择单元1415和第七列选择单元1417设置于第一存储单元组15的相对两侧，便于连接第一存储单元组15的位线，第六列选择单元1416和第八列选择单元1418设置于第二存储单元组16的相对两侧，便于连接第二存储单元组16的位线。也即，同一感测放大器组(连接同一控制端口)的两个列选择单元在第一存储单元组15和第二存储单元组16等的排布方向上(存储单元阵列的字线方向上)均错开至少一个存储单元组，各列选择单元靠近所连位线所处的存储单元组设置，便于简化列选择单元的布线。
在其中一个实施例中，第五列选择单元1415和第六列选择单元1416共用2*N个输入输出端口；第七列选择单元1417和第八列选择单元1418共用2*N个输入输出端口。
继续参考图12，并排设置的第五列选择单元1415和第六列选择单元1416可共用2*N个输入输出端口，当N为1时，第五列选择单元1415和第六列选择单元1416可共用2个输入输出端口，如图12所示，第五列选择单元1415中连接位线BL<4>的开关管T1与第六列选择单元1416中连接位线BL<10>的开关管T1相互连接，共用一个输入输出端口IO<2>,此外，第五列选择单元1415和第六列选择单元1416还共用了输入输出端口IO<3>。同理，并排设置的第七列选择单元1417和第八列选择单元1418共用了输入输出端口IO<6>和IO<7>。本实施中相邻两个列选择单元共用输入输出端口的设置能够简化列选择信号单元电路的制作工艺，并节约制作成本。
在上述实施例的基础上，本发明实施例还提供了一种位线感测电路，包括：
L个存储单元组，每个所述存储单元组包括H条位线，所述L和所述H均为大于等于2的正整数；M个感测放大器组，用于向所述存储单元组中的位线写入存储数据或从所述存储单元组中的位线读出存储数据，所述M个感测放大器组与所述L个存储单元组电连接，所述M为所述L的整数倍或所述L为所述M的整数倍；所述感测放大器组包括本发明任意实施例所述的列选择信号单元电路；其中，所述H条位线中的相邻两条位线连接到不同的所述感测放大器组。
具体的，图1是本发明实施例提供的一种位线感测电路存储阵列的电路示意图，如图1所示，位线感测电路包括沿字线方向X和位线方向Y排布的存储单元阵列，存储单元阵列包括多个存储单元11，位线感测电路还包括多条字线12和多条位线13，字线12沿字线方向X延伸，每条字线12对应的存储单元11，用于开启对应的存储单元11，位线13沿位线线方向Y延伸，每条位线13与对应的存储单元11连接，以对相对应的存储单元11写入或读取数据。上述多条字线12和多条位线13交叉限定出各个存储单元11的区域，示例性的，如图1所示，图1中位线感测电路示出了沿位线方向Y依次排布的6条字线WL0～WL5和沿字线方向X依次排布的16条位线BL0～BL15，其交叉限定出各个存储单元11。本实施例中，可限定连接到同一字线12的存储单元11，每相邻n位存储单元11组成一个存储单元组，n为大于1的整数，例如，在通过位线感测电路实现数据存储时，往往每8位存储单元进行一个数据的存储，所以本实施例可限定每相邻8位存储单元11组成一个存储单元组，便于进行检测和放大处理。也即，每行存储单元11中每相邻8位存储单元11组成一个存储单元组。需要注意的是，每行存储单元指的是排布方向沿字线方向X的延伸方向依次排布的存储单元11，各个存储单元可以呈直接排布，也可以呈曲线排布。
图2是本发明实施例提供的一种位线感测电路存储阵列的结构示意图，图1中仅对各个存储单元进行简化图示，以电路符号的形式呈现，而图2则以电路版图的形式呈现。实际位线感测电路的制作过程中，其结构示意图如图2所示，可知图1中示出的相邻的两个存储单元实际上并不是连接在同一字线或同一位线。在图2中，在Y方向上，相邻两个存储单元实际上连接相邻的两条位线上，例如A区域上部的存储单元连接位线BL1，而在Y方向上其相邻的存储单元连接位线BL2，再例如B区域的存储单元B1连接到位线BL2，B区域的存储单元B2连接到位线BL3，存储单元B1和存储单元B2为Y方向的相邻存储单元。具体的，如图3和图4所示，图3是图2中区域A的局部放大示意图，图4是图1中区域A的局部放大示意图，图4中连接同一条位线BL1的相邻设置的两个存储单元11。
如图4所示，可选的，每个存储单元11可以包括一个第二晶体管T2和一个电容器C1；第二晶体管T2包括控制端、第一端和第二端；第二晶体管T2的控制端与对应的字线12即WL1连接，用于在字线12上电平的控制下导通和关断；第二晶体管T2的第一端与对应的位线13连接，第二晶体管T2的第二端与所处存储单元11的电容器C1连接，用于在导通状态下，将位线13与电容器C1连接，从而将位线13上的数据写入电容器C1中，或者读取电容器C1中存储的数据传到位线13。如图3和图4所示，存储单元11通过BLC(Bit Line Contact，位线接触孔)连接在位线BL1上。
如图5所示，本发明实施例提供了一种位线感测电路，包括：L个存储单元组15，每个所述存储单元组15包括H条位线13，所述L和所述H均为大于等于2的正整数；M个感测放大器组14，用于向所述存储单元组15中的位线写入存储数据或从所述存储单元组15中的位线读出存储数据，所述M个感测放大器组14与所述L个存储单元组15电连接，所述M为所述L的整数倍或所述L为所述M的整数倍；其中，所述H条位线中的相邻两条位线连接到不同的所述感测放大器组14。
在其中一个实施例中，所述H为8的整数倍，所述M等于所述L，在一种实施例中，将以H等于8，M和L均等于2为例。
在其中一个实施例中，每个所述感测放大器组14均包括第一感测放大器14a和第二感测放大器14b；所述L个存储单元组15沿字线12方向并排设置，所述字线12与所述位线13垂直；所述第一感测放大器14a位于所述存储单元组15的一侧，所述第二感测放大器14b位于所述存储单元组15的相对的另一侧。
图5是本发明实施例提供的一种位线感测电路的结构示意图，如图5所示，位线感测电路还包括多个感测放大器组14，每个感测放大器组14对应多条位线13，并且感测放大器组14与对应的多条位线13连接，从而对位线13所连接的存储单元11存储的数据进行放大处理。示例性的，如图5所示，感测放大器组Sense Amplifier<n>对应8条位线13，并与对应的8条位线13连接。以图5为例，存储单元组15中的8条位线13中，每相邻两条位线13连接到不同的感测放大器组14，如图5所示，存储单元组15中的BL10、BL12、BL14、BL16连接到感测放大器组Sense Amplifier<n-1>，而BL9、BL11、BL13、BL15连接到感测放大器组SenseAmplifier<n>。如此设置，当存储单元组15中出现相邻两位错误数据时，例如BL10和BL11同时出错，上述两位错误数据连接不同的感测放大器组14。以DRAM为例，在DRAM读取时，是以敏感放大器组14为单位进行的，例如敏感放大器组Sense Amplifier<n-1>一次性读取8bit(BL1、BL3、BL5、BL7、BL10、BL12、BL14、BL16)，然后敏感放大器组Sense Amplifier<n-1>将输出数据送到ECC模块或经过其他处理电路后送到ECC模块，ECC具有检测和纠正一比特错误的能力。那么当出现相邻两比特错误时，因为相邻两条位线连接到不同的敏感放大器组，就可以将两比特错误分两次读取，一次只读取一比特错误，这样每次一比特错误都可以被检测和纠正，从而使得相邻两比特错误被检测和纠正。
图6是本发明实施例提供的一种位线感测电路的对比实施例的结构示意图，在对比实施例中，存储单元组15’中的BL9、BL10、BL11、BL12、BL13、BL14、BL15、BL16均连接到感测放大器组Sense Amplifier<n>。当出现相邻两比特错误时，例如BL10和BL11同时出错，上述两位错误数据都连接到感测放大器组Sense Amplifier<n>。以DRAM为例，在DRAM读取时，是以敏感放大器组14为单位进行的，例如敏感放大器组Sense Amplifier<n>一次性读取8bit(BL9、BL10、BL11、BL12、BL13、BL14、BL15、BL16)，然后敏感放大器组Sense Amplifier<n>将输出数据送到ECC模块或经过其他处理电路后送到ECC模块，ECC具有检测和纠正一比特错误的能力。那么当出现相邻两比特错误时，就超出了现有ECC的检测和纠正能力，从而导致DRAM读取错误。
继续参考图5，可选的，每个感测放大器组14均可以包括第一感测放大器14a和第二感测放大器14b；第一感测放大器14a位于存储单元阵列沿字线方向X上的第一侧；第二感测放大器14b位于存储单元阵列沿字线方向X上与第一侧相对的第二侧。所述第一感测放大器与所述第二感测放大器均连接P条所述位线，所述H为所述P的正偶数倍，例如，SenseAmplifier<n>的第一感测放大器14a连接到BL9、BL11、BL13、BL15共4条位线，SenseAmplifier<n>的第二感测放大器14b连接到BL2、BL4、BL6、BL8共4条位线。
为了防止感测放大器组14与位线13连接的输入端设置过于密集，可将感测放大器组14分为两部分：第一感测放大器14a和第二感测放大器14b，第一感测放大器14a和第二感测放大器14b分别设置于存储单元阵列字线方向X的的相对两侧。第一感测放大器14a设置于存储单元阵列的第一侧，第二感测放大器14b设置于存储单元阵列的第二侧，第一感测放大器14a连接感测放大器组14(Sense Amplifier<n-1>)对应的一半位线，例如BL1、BL3、BL5、BL7，第二感测传感器14b连接感测放大器组14(Sense Amplifier<n-1>)对应的另一半位线，例如BL10、BL12、BL14、BL16。再例如，如图5所示，感测放大器组Sense Amplifier<n>的第一感测放大器14a连接位线BL2、BL4、BL6和BL8四条位线13，感测放大器组SenseAmplifier<n>的第二感测放大器14b连接位线BL9、BL11、BL13和BL15四条位线13。
可选的，继续参考图5，在沿字线方向X上，每个感测放大器组14的第一感测放大器14a和第二感测放大器14b的错开设置，便于每个感测放大器组14的第一感测放大器14a和第二感测放大器14b连接不同存储单元组的位线13。参考图5，例如Sense Amplifier<n>的第一感测放大器14a连接到BL9、BL11、BL13、BL15共4条位线，Sense Amplifier<n>的第二感测放大器14b连接到BL2、BL4、BL6、BL8共4条位线，将Sense Amplifier<n>的第一感测放大器14a和第二感测放大器14b投影到字线WL0上，二者不重叠，即沿字线方向X上错开设置；Sense Amplifier<n-1>的第一感测放大器14a和第二感测放大器14b投影到字线WL0上，二者也不重叠，即沿字线方向X上错开设置。
可选的，继续参考图5，感测放大器组14的个数与每行中存储单元组的个数可以相同；每个感测放大器组14的第一感测放大器14a与对应存储单元组的位线中的奇数列或偶数列连接，每个感测放大器组14的第二感测放大器14b与每行中对应存储单元组的位线中的偶数列或奇数列连接；在同一行存储单元组中，每个感测放大器组14的第一感测放大器14a对应的存储单元组，与第二感测放大器14b对应的存储单元组不同。
如图5所示，在每行存储单元中，某一存储单元组16对应位线BL1～BL8，另一存储单元组15对应位线BL9～BL16，感测放大器组14的个数与每行中存储单元组的个数可以相同，感测放大器组14的第一感测放大器14a可与对应存储单元组的位线中的奇数列连接，则第二感测放大器14b与对应存储单元组的位线中的偶数列连接，或者，感测放大器组14的第一感测放大器14a可与对应存储单元组的位线中的偶数列连接，则第二感测放大器14b与对应存储单元组的位线中的奇数列连接。需要注意的是，每个感测放大器组14的第一感测放大器14a连接的存储单元组与第二感测放大器14b连接的存储单元组是不同的，从而将相邻2比特错误传输到不同的感测放大器组中，例如Sense Amplifier<n>的第一感测放大器14a的连接到存储单元组15，Sense Amplifier<n>的第二感测放大器14b的连接到存储单元组16。示例性的，感测放大器组Sense Amplifier<n-1>的第一感测放大器14a与一存储单元组对应位线BL2、BL4、BL6和BL8连接，感测放大器组Sense Amplifier<n-1>的第二感测放大器14b与另一存储单元组对应位线BL9、BL11、BL13和BL15连接。
参考图7，图7是本发明实施例提供的另一种位线感测电路的结构示意图，可选的，在沿字线方向X上，第一感测放大器14a设置于存储单元阵列的第一侧，并顺序设置，例如依次设置Sense Amplifier<n-2>、Sense Amplifier<n-1>、Sense Amplifier<n>、SenseAmplifier<n+1>；第二感测放大器14b设置于与第一侧相对位置的第二侧，并顺序设置，例如依次设置Sense Amplifier<n-1>、Sense Amplifier<n>、Sense Amplifier<n+1>、SenseAmplifier<n+2>。同一感测放大器组14，例如Sense Amplifier<n>，包括的第一感测放大器和第二放大器在字线方向X上仍然错开设置。
继续参考图7，可选的，第n个感测放大器组14的第一感测放大器14a连接沿字线方向X上第n个存储单元组的位线中的奇数列或偶数列；第n+i个感测放大器组14的第二感测放大器14b连接沿字线方向X上第n个存储单元组所连位线中的偶数列或奇数列。其中，n和i均为整数，例如i为1时则如图7所示，需要注意的是，i也可以为2或3或其他整数，在此不做限制。
继续参考图7，沿字线方向X上，可使得第n个感测放大器组14的第一感测放大器14a连接第n个存储单元组的位线的奇数列或偶数列，第n+1个感测放大器组14的第二感测放大器14b连接第n个存储单元组的位线的偶数列或奇数列。每个感测放大器组14的第一感测放大器14a和第二感测放大器14b在沿字线方向X上错开设置。例如，感测放大器组SenseAmplifier<n>的第一感测放大器14a与感测放大器组Sense Amplifier<n>的第二感测放大器14b在沿字线方向x上不重叠，即错开设置。
如图8所示，图8是本发明实施例提供的另一种位线感测电路的结构示意图，可选的，第n个感测放大器组14的第一感测放大器14a连接沿字线方向上第n-1个存储单元组的位线中的奇数列或偶数列；第n-1个感测放大器组14的第二感测放大器14b连接沿字线方向上第n-1个存储单元组的位线中的偶数列或奇数列；第n个感测放大器组14的第二感测放大器14b连接沿字线方向X上第n个存储单元组的位线中的偶数列或奇数列；第n-1个感测放大器组14的第一感测放大器14a连接沿字线方向X上第n个存储单元组的位线中的奇数列或偶数列；其中n为正整数。例如，Sense Amplifier<n>的第一感测放大器14a与第n-1个存储单元组的偶数列(BL2、BL4、BL6和BL8)连接，Sense Amplifier<n-1>的第二感测放大器14b与第n-1个存储单元组的奇数列(BL1、BL3、BL5和BL7)连接；Sense Amplifier<n>的第二感测放大器14b与第n个存储单元组的奇数列(BL9、BL11、BL13和BL15)连接，Sense Amplifier<n>的第一感测放大器14a与第n个存储单元组的偶数列(BL10、BL12、BL14和BL16)连接。
图9是本发明实施例提供的另一种位线感测电路的结构示意图，可选的，沿位线方向Y上，依次设置有多个存储单元阵列AA；沿位线方向Y上，每个存储单元阵列AA的相对两侧分别设置有第一感测放大器14a和第二感测放大器14b；沿位线方向Y上，第t个存储单元阵列AA的第一感测放大器14a可复用为第t+1个存储单元阵列AA的第二感测放大器14a，例如图9中的感测放大器组Sense Amplifier<n>的第一感测放大器14a中有8个敏感放大器，其中4个敏感放大器与其上方存储单元阵列AA区的4条位线连接，另外4个敏感放大器与其下方存储单元阵列AA区的4条位线连接，Sense Amplifier<n>的第一感测放大器14a作为一个整体可以被其上下两个存储单元阵列AA进行复用；第t+1个存储单元阵列AA的第一感测放大器14a复用为第t+2个存储单元阵列AA的第二感测放大器14b；t为正整数。
图10是本发明实施例提供的一种第一感测放大器或第二感测放大器的结构示意图，图11和图12是本发明实施例提供的一种列选择单元的结构示意图。可选的，第一感测放大器与第二感测放大器均包括列选择单元141(图10中以CSL<n>表示)和敏感放大器142(图10中以Amplifier表示)；列选择单元141可以包括控制端、第一端和第二端；列选择单元141的第一端与对应的敏感放大器142电连接，列选择单元141的第二端连接于其他电路，例如第二级敏感放大器或转换电路，列选择单元141的控制端连接于译码电路。列选择单元141可以包括第一晶体管T1；每个第一晶体管T1包括控制端、第一端和第二端。以图10为例，列选择单元141包括4个第一晶体管T1，每一个晶体管T1均与敏感放大器142连接。再例如，若每个存储单元组包括8个存储单元，列选择单元141设置有与对应存储单元组的4条位线一一对应的第一端或敏感放大器142的4个输入输出端连接，用于控制敏感放大器142的数据的输入输出。
示例性的，还提供一种存储器，参考图1、图2、图3、图4和图13，包括本发明任意实施例提供的位线感测电路的技术特征，具备技术特征所具备的有益效果。每个所述存储单元组还包括1条字线，所述1条字线和所述H条位线还对应的H个晶体管和H个电容，所述1条字线控制所述H个晶体管的开启或关断，所述H条位线与对应的所述H个晶体管的第一端连接，所述H个晶体管的第二端与对应的所述H个电容的第一端连接，所述H个电容的第二端接一固定电压。其中H为8的整数，M和所述L均为2。
示例性的，继续参考图11，还包括检错纠错电路(ECC)，与所述感测放大器组(Sense Amplifier)连接，用于检测所述感测放大器组输出的所述存储数据的正确性，并纠正错误的所述存储数据。本实施例在不改变现有ECC纠错能力的情况下，实现了对存储器中的两比特错误的检测和纠正，提高了存储器性能。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (22)

1.一种列选择信号单元电路，其特征在于，包括：
第一列选择单元、第二列选择单元、第三列选择单元和第四列选择单元，均包括4*N个输入输出端口、4*N个位线连接端口和一个控制端口；其中，所述第一列选择单元和所述第四列选择单元的控制端口电连接于第一列选择信号，所述第二列选择单元和所述第三列选择单元的控制端口电连接于第二列选择信号，所述第一列选择单元和所述第三列选择单元的位线连接端口分别与第一存储单元组的8*N条位线连接，所述第二列选择单元和所述第四列选择单元的位线连接端口分别与第二存储单元组的8*N条位线连接，所述第一存储单元组和所述第二存储单元组相邻设置，所述N为大于等于1的整数；
所述第一存储单元组中编号为偶数的位线连接于所述第一列选择单元的位线连接端口，所述第一存储单元组中编号为奇数的位线连接于所述第三列选择单元的位线连接端口；
所述第二存储单元组中编号为偶数的位线连接于所述第二列选择单元的位线连接端口，所述第二存储单元组中编号为奇数的位线连接于所述第四列选择单元的位线连接端口。
2.根据权利要求1所述的列选择信号单元电路，其特征在于，所述第一列选择单元和第二列选择单元并排设置；
所述第三列选择单元和第四列选择单元并排设置；
所述第一列选择单元和第三列选择单元设置于所述第一存储单元组的相对两侧；
所述第二列选择单元和第四列选择单元设置于所述第二存储单元组的相对两侧。
3.根据权利要求2所述的列选择信号单元电路，其特征在于，所述第一列选择单元和第二列选择单元共用2*N个所述输入输出端口；
所述第三列选择单元和第四列选择单元共用2*N个所述输入输出端口。
4.一种列选择信号单元电路，其特征在于，包括：
第五列选择单元、第六列选择单元、第七列选择单元和第八列选择单元，均包括4*N个输入输出端口、4*N个位线连接端口和一个控制端口；其中，所述第五列选择单元电连接于第一列选择信号，所述第六列选择单元和所述第七列选择单元的控制端口电连接于第二列选择信号，第八列选择单元电连接于第三列选择信号，所述第五列选择单元的位线连接端口分别与第一存储单元组的4*N条位线连接，所述第六列选择单元的位线连接端口分别与第二存储单元组的4*N条位线连接，所述第七列选择单元的位线连接端口分别与第一存储单元组的4*N条位线连接，所述第八列选择单元的位线连接端口分别与第二存储单元组的4*N条位线连接，所述第一存储单元组和所述第二存储单元组相邻设置，所述N为大于等于1的整数；
所述第一存储单元组中编号为偶数的位线连接于所述第五列选择单元的位线连接端口，所述第一存储单元组中编号为奇数的位线连接于所述第七列选择单元的位线连接端口；
所述第二存储单元组中编号为偶数的位线连接于所述第六列选择单元的位线连接端口，所述第二存储单元组中编号为奇数的位线连接于所述第八列选择单元的位线连接端口。
5.根据权利要求4所述的列选择信号单元电路，其特征在于，所述第五列选择单元和第六列选择单元并排设置；
所述第七列选择单元和第八列选择单元并排设置；
所述第五列选择单元和第七列选择单元设置于所述第一存储单元组的相对两侧；
所述第六列选择单元和第八列选择单元设置于所述第二存储单元组的相对两侧。
6.根据权利要求5所述的列选择信号单元电路，其特征在于，所述第五列选择单元和第六列选择单元共用2*N个所述输入输出端口；
所述第七列选择单元和第八列选择单元共用2*N个所述输入输出端口。
7.一种位线感测电路，其特征在于，包括：
L个存储单元组，每个所述存储单元组包括H条位线，所述L和所述H均为大于等于2的正整数；
M个感测放大器组，用于向所述存储单元组中的位线写入存储数据或从所述存储单元组中的位线读出存储数据，所述M个感测放大器组与所述L个存储单元组电连接，所述M为所述L的整数倍或所述L为所述M的整数倍；所述感测放大器组包括权利要求1-6任一项所述的列选择信号单元电路；
其中，所述H条位线中的相邻两条位线连接到不同的所述感测放大器组。
8.根据权利要求7所述的位线感测电路，其特征在于，所述H为8的整数倍，所述M等于所述L。
9.根据权利要求7所述的位线感测电路，其特征在于，每个所述感测放大器组均包括第一感测放大器和第二感测放大器；
所述L个存储单元组沿字线方向并排设置，所述字线与所述位线垂直；
所述第一感测放大器位于所述存储单元组的一侧，所述第二感测放大器位于所述存储单元组的相对的另一侧。
10.根据权利要求9所述的位线感测电路，其特征在于，所述第一感测放大器与所述第二感测放大器均连接P条所述位线，所述H为所述P的正偶数倍。
11.根据权利要求9所述的位线感测电路，其特征在于，位于同一所述感测放大器组的所述第一感测放大器和所述第二感测放大器，沿所述字线方向错开设置。
12.根据权利要求9所述的位线感测电路，其特征在于，位于不同所述感测放大器组的所述第一感测放大器，沿所述字线方向并排设置；位于不同所述感测放大器组的所述第二感测放大器，沿所述字线方向并排设置；位于同一所述感测放大器组的所述第一感测放大器和所述第二感测放大器，沿所述字线方向错开设置。
13.根据权利要求12所述的位线感测电路，其特征在于，位于不同所述感测放大器组的所述第一感测放大器，沿所述字线方向上顺序排布；位于不同所述感测放大器组的所述第二感测放大器，沿所述字线方向上顺序排布。
14.根据权利要求12所述的位线感测电路，其特征在于，位于两个所述感测放大器组的相邻的两个所述第一感测放大器与相邻的两个所述第二感测放大器呈交叉排布。
15.根据权利要求12所述的位线感测电路，其特征在于，同一所述感测放大器组的第一感测放大器与对应的所述位线中的奇数列或偶数列连接，同一所述感测放大器组的第二感测放大器与对应的所述位线中的偶数列或奇数列连接。
16.根据权利要求9所述的位线感测电路，其特征在于，连接于同一条所述字线的所述存储单元组中，所述第一感测放大器对应的存储单元组，与同一所述感测放大器组的所述第二感测放大器对应的存储单元组不同。
17.根据权利要求9所述的位线感测电路，其特征在于，第n个所述感测放大器组的第一感测放大器沿所述字线方向上连接第n个所述存储单元组的位线中的奇数列或偶数列；第n+i个所述感测放大器组的第二感测放大器沿所述字线方向上连接第n个存储单元组所连位线中的偶数列或奇数列；所述n和i均为大于等于1且小于等于L的整数。
18.根据权利要求9所述的位线感测电路，其特征在于，第n个所述感测放大器组的第一感测放大器沿所述字线方向上连接第n个存储单元组的位线中的奇数列或偶数列；第n-1个所述感测放大器组的第二感测放大器沿所述字线方向上连接第n个存储单元组的位线中的偶数列或奇数列；第n-1个所述感测放大器组的第一感测放大器沿所述字线方向上连接第n-1个存储单元组的位线中的奇数列或偶数列；第n个所述感测放大器组的第二感测放大器沿所述字线方向上连接第n-1个存储单元组的位线中的偶数列或奇数列；所述n为大于等于2且小于等于L的整数。
19.根据权利要求9所述的位线感测电路，其特征在于，所述第一感测放大器与所述第二感测放大器均包括H/2个列选择单元和H/2个敏感放大器，所述H为偶数，所述敏感放大器与所述位线一一对应，所述敏感放大器与所述列选择单元一一对应；
所述敏感放大器与所述位线连接，用于对所述写入存储数据进行放大或对所述读出存储数据进行放大；
所述列选择单元与所述敏感放大器连接，用于控制所述存储数据的传输。
20.一种存储器，其特征在于，包括：
上述权利要求7-19任一项所述的位线感测电路；
每个所述存储单元组还包括1条字线，所述1条字线和所述H条位线还对应的H个晶体管和H个电容，所述1条字线控制所述H个晶体管的开启或关断，所述H条位线与对应的所述H个晶体管的第一端连接，所述H个晶体管的第二端与对应的所述H个电容的第一端连接，所述H个电容的第二端接一固定电压。
21.根据权利要求20所述的存储器，其特征在于，还包括：
检错纠错电路，与所述感测放大器组连接，用于检测所述感测放大器组输出的所述存储数据的正确性，并纠正错误的所述存储数据。
22.根据权利要求20所述的存储器，其特征在于，所述H为8的整数，所述M和所述L均为2。
CN202010986823.1A 2020-09-18 2020-09-18 一种列选择信号单元电路、位线感测电路及存储器 Active CN114203230B (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN202010986823.1A CN114203230B (zh) 2020-09-18 2020-09-18 一种列选择信号单元电路、位线感测电路及存储器
EP21868367.0A EP4198982A4 (en) 2020-09-18 2021-08-13 COLUMN SELECTION SIGNAL UNIT CIRCUIT, BIT LINE DETECTION CIRCUIT, AND MEMORY
PCT/CN2021/112609 WO2022057539A1 (zh) 2020-09-18 2021-08-13 一种列选择信号单元电路、位线感测电路及存储器
US17/743,497 US20220277785A1 (en) 2020-09-18 2022-05-13 Column select signal cell circuit, bit line sense circuit and memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010986823.1A CN114203230B (zh) 2020-09-18 2020-09-18 一种列选择信号单元电路、位线感测电路及存储器

Publications (2)

Publication Number Publication Date
CN114203230A CN114203230A (zh) 2022-03-18
CN114203230B true CN114203230B (zh) 2023-09-15

Family

ID=80644983

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010986823.1A Active CN114203230B (zh) 2020-09-18 2020-09-18 一种列选择信号单元电路、位线感测电路及存储器

Country Status (4)

Country Link
US (1) US20220277785A1 (zh)
EP (1) EP4198982A4 (zh)
CN (1) CN114203230B (zh)
WO (1) WO2022057539A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4231301A1 (en) * 2020-09-18 2023-08-23 Changxin Memory Technologies, Inc. Bit-line sense circuit, and memory
CN115424654A (zh) 2021-06-01 2022-12-02 长鑫存储技术有限公司 存储器
CN115440268A (zh) 2021-06-01 2022-12-06 长鑫存储技术有限公司 存储器
US11791163B1 (en) 2022-04-13 2023-10-17 Changxin Memory Technologies, Inc. Manufacturing method of semiconductor structure and semiconductor structure
CN117672337A (zh) * 2022-08-23 2024-03-08 长鑫存储技术有限公司 存储器及其存储系统

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0554635A (ja) * 1991-01-14 1993-03-05 Matsushita Electron Corp 半導体メモリ装置
CN1191370A (zh) * 1997-02-18 1998-08-26 三菱电机株式会社 半导体存储器
JPH10326497A (ja) * 1997-05-26 1998-12-08 Hitachi Ltd 半導体記憶装置
CN1389921A (zh) * 2001-05-31 2003-01-08 精工爱普生株式会社 非易失性半导体存储装置
US6510537B1 (en) * 1998-08-07 2003-01-21 Samsung Electronics Co., Ltd Semiconductor memory device with an on-chip error correction circuit and a method for correcting a data error therein
CN1407558A (zh) * 2001-09-06 2003-04-02 松下电器产业株式会社 半导体存储器
CN101404184A (zh) * 2007-10-04 2009-04-08 松下电器产业株式会社 半导体存储装置
CN102682833A (zh) * 2011-03-18 2012-09-19 Soitec公司 半导体存储器
CN109903795A (zh) * 2017-12-08 2019-06-18 三星电子株式会社 动态随机存取存储器装置
CN110797073A (zh) * 2018-08-01 2020-02-14 爱思开海力士有限公司 半导体装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3691113B2 (ja) * 1995-06-07 2005-08-31 株式会社ルネサステクノロジ メモリ回路、メモリ回路のデータ制御回路、およびメモリ回路のアドレス指定回路
US6469945B2 (en) * 2000-05-25 2002-10-22 Tachyon Semiconductor Corp. Dynamically configurated storage array with improved data access
JP4392680B2 (ja) * 2002-09-05 2010-01-06 エルピーダメモリ株式会社 半導体記憶装置
KR100942939B1 (ko) * 2003-12-11 2010-02-22 주식회사 하이닉스반도체 쓰기시간을 줄이는 반도체 메모리 소자
US7095655B2 (en) * 2004-08-12 2006-08-22 Saifun Semiconductors Ltd. Dynamic matching of signal path and reference path for sensing
KR100648266B1 (ko) * 2004-08-30 2006-11-23 삼성전자주식회사 리던던시 칼럼의 리페어 효율을 향상시킨 반도체 메모리장치
JP4547313B2 (ja) * 2005-08-01 2010-09-22 株式会社日立製作所 半導体記憶装置
KR100714309B1 (ko) * 2006-02-21 2007-05-02 삼성전자주식회사 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치
JP2008041188A (ja) * 2006-08-08 2008-02-21 Elpida Memory Inc 半導体メモリ装置
JP2008047189A (ja) * 2006-08-11 2008-02-28 Matsushita Electric Ind Co Ltd 半導体記憶装置
KR101622922B1 (ko) * 2009-03-06 2016-05-20 삼성전자 주식회사 개선된 로컬 입출력라인 프리차아지 스킴을 갖는 반도체 메모리 장치
CN103377708B (zh) * 2012-04-27 2016-08-03 上海复旦微电子集团股份有限公司 用于非易失性存储器的读出放大电路及存储器
US20150070965A1 (en) * 2013-09-12 2015-03-12 Sandisk 3D Llc FET LOW CURRENT 3D ReRAM NON-VOLATILE STORAGE
CN108346452B (zh) * 2017-01-25 2023-05-02 三星电子株式会社 存储器装置和控制存储器装置中的ecc操作的方法
KR102262925B1 (ko) * 2017-03-17 2021-06-10 에스케이하이닉스 주식회사 메모리 장치 및 그의 테스트 방법

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0554635A (ja) * 1991-01-14 1993-03-05 Matsushita Electron Corp 半導体メモリ装置
CN1191370A (zh) * 1997-02-18 1998-08-26 三菱电机株式会社 半导体存储器
JPH10326497A (ja) * 1997-05-26 1998-12-08 Hitachi Ltd 半導体記憶装置
US6510537B1 (en) * 1998-08-07 2003-01-21 Samsung Electronics Co., Ltd Semiconductor memory device with an on-chip error correction circuit and a method for correcting a data error therein
CN1389921A (zh) * 2001-05-31 2003-01-08 精工爱普生株式会社 非易失性半导体存储装置
CN1407558A (zh) * 2001-09-06 2003-04-02 松下电器产业株式会社 半导体存储器
CN101404184A (zh) * 2007-10-04 2009-04-08 松下电器产业株式会社 半导体存储装置
CN102682833A (zh) * 2011-03-18 2012-09-19 Soitec公司 半导体存储器
CN109903795A (zh) * 2017-12-08 2019-06-18 三星电子株式会社 动态随机存取存储器装置
CN110797073A (zh) * 2018-08-01 2020-02-14 爱思开海力士有限公司 半导体装置

Also Published As

Publication number Publication date
WO2022057539A1 (zh) 2022-03-24
EP4198982A1 (en) 2023-06-21
CN114203230A (zh) 2022-03-18
US20220277785A1 (en) 2022-09-01
EP4198982A4 (en) 2024-03-27

Similar Documents

Publication Publication Date Title
CN114203230B (zh) 一种列选择信号单元电路、位线感测电路及存储器
EP1286359B1 (en) Memory controller for multilevel cell memory
EP4231301A1 (en) Bit-line sense circuit, and memory
US8824231B2 (en) Reduced noise DRAM sensing
WO2022057438A1 (zh) 一种位线感测电路及存储器
US7765455B2 (en) Semiconductor memory device
US20240145022A1 (en) Memory with error checking and correcting unit
CN114203228B (zh) 存储器
US10846168B1 (en) Memory with error correction circuit
TW202038248A (zh) 具糾錯電路的記憶體
KR102194914B1 (ko) 에러 정정 회로를 가지는 메모리
US7212428B2 (en) FeRAM having differential data
US20230206994A1 (en) Memory bank and memory
CN111913828B (zh) 具纠错电路的存储器
US11887656B2 (en) Memory for improving efficiency of error correction
US20230207046A1 (en) Memory bank and memory
WO2023115953A1 (zh) 一种存储块及存储器
US20020054501A1 (en) Integrated ferroelectric memory having plate lines selected by a column decoder
US20230384942A1 (en) Memory and operation method thereof
CN116343891A (zh) 存储块以及存储器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant