CN1407558A - 半导体存储器 - Google Patents

Abstract

一种半导体存储器，让由经路：“应存取的存储单元中的晶体管Ta”—“位线对(Bai1，/Bai1)，(Bai2，/Bai2)”—“列选择开关14ai，15ai”—“数据线对DBa”构成的端口A、和由经路“应存取的存储单元中的晶体管Tb”—“位线对(Bbi1，/Bbi1)，(Bbi2，/Bbi2)”—“列选择开关14bi，15bi”—“数据线对DBb”构成的端口B在2个时钟CLK周期下交替工作。传到数据线对RDB上的数据，在每个时钟CLK周期下由传输门50，51交替着转送给数据线对RDB，由读出放大器25放大，被输给输出入缓冲器27。输出入缓冲器27在1个时钟CLK周期下将来自读出放大器25的数据输给外部。

Description

半导体存储器

技术领域

本发明涉及DRAM(动态随机存储器)等半导体存储器。

技术背景

被称为DRAM的半导体存储器，必须在每一个循环时间对存储单元进行重写及对位线进行预充电。于是，循环时间就约为存取时间的2倍。有一种利用由两个晶体管和一个电容器构成的存储单元让内部的两个端口交替工作的技术，即是一表面上将该位线的预充电隐藏起来，而将循环时间缩短到大致和存取时间相等的技术。使用了该技术的DRAM的概略结构如图19所示。该DRAM的存储单元MC1～MC4分别包括两个晶体管Ta，Tb和一个电容器C。而且，在该DRAM中，让由经路：(晶体管Ta)—(位线BLa1或者BLa2)—(数据总线DBa)—(读出放大器&写入驱动器1103a)构成的端口A，和由经路：(晶体管Tb)—(位线BLb1或者BLb2)—(数据总线DBb)—(读出放大器&写入驱动器1103b)构成的端口B交替工作。下面，以从存储单元读出数据为例说明交替工作是如何进行的。

首先，由行解码器1101激活字线WLa1，存储单元MC1及MC3中的晶体管Ta就导通。这样，存储在存储单元MC1及MC3中的电容器C里的数据就被读到位线BLa1和位线BLa2上并由传感放大器(未示)放大。由列解码器1102a选出位线BLa1，位线BLa1和数据总线DBa就连起来了。这样，从存储单元MC1读到位线BLa1的数据就被传给数据总线DBa，读到位线BLa1及位线BLa2的数据被重新写入存储单元MC1及MC3中。接着，由行解码器1101不激活字线WLa1，存储单元MC1及MC3中的晶体管Ta就截止。在上述工作期间，位线BLb1及位线BLb2被预充电。

传给数据总线DBa的数据由读出放大器&写入驱动器1103a放大，并被供向输出入缓冲器1104，再由输出入缓冲器1104输向外部。另一方面，由行解码器1101激活字线WLb2，存储单元MC2及MC4中的晶体管Tb就导通。这样，存储在存储单元MC2及MC4中的电容器C里的数据就被读到位线BLb1和位线BLb2上，并由传感放大器(未示)放大。由列解码器1102b选出位线BLb1，位线BLb1和数据总线DBb就连起来了。这样，从存储单元MC2读到位线BLb1的数据就被传给数据总线DBb，读到位线BLb1及位线BLb2的数据被重新写入存储单元MC2及MC4中。接着，由行解码器1101不激活字线WLb2，存储单元MC2及MC4中的晶体管Tb就截止。在上述工作期间，位线BLa1及位线BLa2被预充电。

传给数据总线DBb的数据由读出放大器&写入驱动器1103b放大，并被供向输出入缓冲器1104，再由输出入缓冲器1104输向外部。

就这样，通过让内部的2个端口交替着工作，从表面上就看不到位线的预充电，循环时间就被缩短，缩短到大约和存取时间相等。发明内容

在图19所示的DRAM中，给端口A设了读出放大器&写入驱动器1103a，给端口B设了读出放大器&写入驱动器1103b，即对每一个端口设一读出放大器&写入驱动器。这样，在要求规格的位宽很大的情况下(例如为混载DRAM等的情况下)，包含读出放大器&写入驱动器的周边电路的面积就会变大。

本发明正是为解决上述问题而开发出来的。其目的在于：提供一种使平面布置面积减小了的半导体存储器。

根据本发明的一个方面所述，半导体存储器包括：多个存储单元、多条第1及第2字线、多条第1及第2位线。多个存储单元布置在行及列上，多条第1及第2字线布置在行上，多条第1及第2位线布置在列上。所述多个存储单元中的每一个存储单元都包括：第1晶体管、第2晶体管及电容器。第1晶体管被连接在所对应的第1位线和电容器之间，且其栅极接收所对应的第1字线的电压；所述第2晶体管被连接在所对应的第2位线和电容器之间，且其栅极接收所对应的第2字线的电压。所述半导体存储器还包括：数据线、多个第1及第2列选择开关、字线驱动器、列选择电路、输出入缓冲器及数据转送电路。多个第1列选择开关，对应于多条第1位线而设且每一个都将所对应的第1位线和数据线连接/不连接起来；多个第2列选择开关，对应于多条第2位线而设且每一个都将所对应的第2位线和所述数据线连接/不连接起来；字线驱动器，驱动对应于应存取的存储单元的第1及第2字线；列选择电路使对应于应存取的存储单元的第1及第2列选择开关接通/切断；输出入缓冲器与外部进行数据存取；数据转送电路将从存储单元读到数据线上的数据转送给输出入缓存器，且将来自输出入缓冲器的写入数据转送给数据线。于是，所述半导体存储器，让字线驱动器和列选择电路交替工作，不让数据转送电路和输出入缓冲器交替工作。

所述半导体存储器，为一个端口准备包括数据转送电路的周边电路就可以了，故可减小平面布置面积。

最好是，所述数据线包括：写入用数据线和读出用数据线。而且，当要向存储单元写入数据时，所述多个第1及第2列选择开关中的每一个开关都将所对应的位线和写入用数据线连接/不连接起来；当要从存储单元读出数据时，所述多个第1及第2列选择开关中的每一个开关都将所对应的位线和读出用数据线连接/不连接起来。

所述半导体存储器，对读出用数据线仅进行读出用控制，对写入用数据线仅进行写入用控制就可以了。因此，和对一条数据线既要进行读出用控制又要进行写入用控制相比，这种情况下，较容易对写入用数据线及读出用数据线进行控制，也较容易进行时刻设计。

最好是，所述数据线为单数据线。

所述半导体存储器，因不必考虑数据线的预充电问题，故可进行速度更高的设计。

根据本发明的另一方面所述，半导体存储器包括：多个存储单元、多条第1及第2字线、多条第1及第2位线。多个存储单元布置在行及列上；多条第1及第2字线布置在行上；多条第1及第2位线布置在列上。所述多个存储单元中的每一个存储单元都包括：第1晶体管、第2晶体管及电容器；第1晶体管被连接在所对应的第1位线和电容器之间，且其栅极接收所对应的第1字线的电压；第2晶体管被连接在所对应的第2位线和电容器之间且其栅极接收所对应的第2字线的电压。所述半导体存储器还包括：第1及第2数据线、多个第1及第2列选择开关、字线驱动器、列选择电路、输出入缓冲器、数据转送电路及切换手段。多个第1列选择开关，对应于多条第1位线而设且每一个都将所对应的第1位线和第1数据线连接/不连接起来；多个第2列选择开关，对应于多条第2位线而设且每一个都将所对应的第2位线和第2数据线连接/不连接起来；字线驱动器驱动对应于应存取的存储单元的第1及第2字线；列选择电路使对应于应存取的存储单元的第1及第2列选择开关接通/切断；输出入缓冲器与外部进行数据存取；切换手段将从存储单元读到第1或者第2数据线上的数据转送给数据转送电路，将来自数据转送电路的数据转送给第1或者第2数据线；数据转送电路将来自切换手段的数据转送给输出入缓冲器，将来自输出入缓冲器的数据转送给切换手段；于是，所述半导体存储器，让字线驱动器、列选择电路及切换手段交替工作，不让数据转送电路和输出入缓冲器交替工作。

所述半导体存储器，为一个端口准备包括数据转送电路的周边电路就可以了，故可减小平面布置面积。

还有，因让布置在存储单元矩阵上负荷较重的第1及第2数据线交替着工作了，故可实现在数据转送上有容限的设计。

最好是，所述半导体存储器还包括：读出用数据线和写入用数据线。读出用数据线是用以将来自切换手段的数据转送给输出入缓冲器的数据线；写入用数据线是用以将来自输出入缓冲器的数据转送给切换手段的数据线。

所述半导体存储器，对读出用数据线仅进行读出用控制，对写入用数据线仅进行写入用控制就可以了。因此，和对一条数据线既要进行读出用控制又要进行写入用控制相比，这种情况下，较容易对写入用数据线及读出用数据线进行控制，也较容易进行时刻设计。

根据本发明的又一方面所述，半导体存储器包括：多个存储单元、多条字线、多对位线对、数据线对、解码器、写入电路、第1到第4多个晶体管和列选择电路。多个存储单元布置在行及列上；多条字线布置在行上；多对位线对布置在列上；解码器在将数据写入多个存储单元中之任一个时产生激活的信号；写入电路在接收来自解码器的激活的信号时，根据写入数据将数据线对中之一条或者另一条激活；多个第1晶体管被接在数据线对中之一条和多个位线对中之一条之间，并根据数据线对中之一条的电压而导通/截止；多个第2晶体管被接在数据线对中之另一条和多个位线对中之另一条之间，并根据数据线对中之另一条的电压而导通/截止；多个第3晶体管被接在多个第1晶体管和多个位线对中之一条间；多个第4晶体管被接在多个第2晶体管和多个位线对中之另一条间；列选择电路将激活的信号传给多个第3及第4晶体管中对应于对应于应该写入数据的存储单元的位线对的晶体管的栅极。

所述半导体存储器，由数据线对的电压控制用以把数据从数据线对转送到位线对的多个第1及第2晶体管的导通/截止，故不必在列方向上布置用以控制多个第1及第2晶体管导通/截止的信号线。这样就可减小布线层的平面布置面积。

还可以布置电源布线，来代替布置用以控制多个第1及第2晶体管导通/截止的信号线。这样不仅可强化电源，还可提高对数据线对的屏蔽效果。

最好是，所述多个第1晶体管，根据数据线对中之另一条的电压而导通/截止，来代替根据数据线对中之一条的电压而导通/截止；所述多个第2晶体管，根据数据线对中之一条的电压而导通/截止，来代替根据数据线对中之另一条的电压而导通/截止。

所述半导体存储器，可防止对位线对的写入电压变化第1或者第2晶体管的阈值电压这一部分。

根据本发明的另一方面所述，半导体存储器包括：多个存储单元、多条字线、多对位线对、数据线对、解码器、写入电路、第1到第4多个晶体管和列选择电路。多个存储单元布置在行及列上；多条字线布置在行上；多对位线对布置在列上；解码器在将数据写入多个存储单元中之任一个时产生激活的信号；写入电路在接收来自解码器的激活的信号时，根据写入数据将数据线对中之一条或者另一条激活；多个第1晶体管被接在接收电源电压或者接地电压的节点和多个位线对中之一条之间，并根据数据线对中之一条的电压而导通/截止；多个第2晶体管被接在所述节点和多个位线对中之另一条之间，并根据数据线对中之另一条的电压而导通/截止；多个第3晶体管被接在多个第1晶体管和多个位线对中之一条间；多个第4晶体管被接在多个第2晶体管和多个位线对中之另一条间；列选择电路将激活的信号传给多个第3及第4晶体管中对应于对应于应该写入数据的存储单元的位线对的晶体管的栅极。

所述半导体存储器，因为由数据线对的电压控制用以把数据转送到位线对的多个第1及第2晶体管的导通/截止，故不必在列方向上布置用以控制多个第1及第2晶体管导通/截止的信号线。这样就可减小布线层的平面布置面积。

还有，因不必设置给位线对预充电的电路，故可减小平面布置面积及功耗。

最好是，所述第1及第2晶体管为CMOS型晶体管。

最好是，所述半导体存储器还包括：在对应于应该写入数据的存储单元的位线对根据写入数据而被驱动后，放大该位线对的电位差的传感放大器。

最好是，所述半导体存储器还包括预充电电路，预充电电路在从对应于应该写入数据的存储单元的位线对根据写入数据而被驱动到该位线对的电位差由传感放大器放大这一规定期间内，对该位线对预充电。

所述半导体存储器，因让把数据从存储单元读出的位线升压或者降压到预充电电平，故至少可确保读出操作时位线间的电位差，而可在一个足够大的容限下写入。

根据本发明的另一方面所述，半导体存储器包括：第1主放大器、第1三态缓冲器及第1锁存电路。第1主放大器根据激活的第1允许信号而被激活，来放大从第1存储单元读出的数据；第1三态缓冲器，在第1允许信号为激活状态时，根据由第1主放大器放大了的数据来驱动自身的输出节点；在第1允许信号为非激活状态时，使输出节点处于高阻抗状态；第1锁存电路锁存第1三态缓冲器的输出节点的数据并将它输向外部。

所述半导体存储器，在从第1主放大器被激活到数据被输向外部这一段时间内，不用在第1锁存电路中调整时刻，就能高速地将数据输出。

还有，因在第1允许信号为非激活状态时，第1三态缓冲器使输出节点处于高阻抗状态，故可防止由第1锁存电路保持的数据遭到破坏。

最好是，所述半导体存储器还包括：第2锁存电路及开关。开关被接在三态缓冲器的输出节点和第2锁存电路之间，且为测试模式时，它使三态缓冲器的输出节点和第2锁存电路处于连接状态；且为通常模式时，它使三态缓冲器的输出节点和第2锁存电路处于非连接状态。

所述半导体存储器，因在三态缓冲器的输出节点和第2锁存电路之间设有开关，故和利用开关等在输出端将多个正常输出电气地捆起来并作为1个测试输出检查它的情况相比，输出缓冲器的负荷变小，也就可以和通常模式时一样将信号传给接收输出数据的系统了。

还有，因在三态缓冲器的输出节点和第2锁存电路之间设有开关，故不必调整在测试模式下使用的第2锁存电路的时刻。因此，第1主放大器被激活后可马上将测试数据高速地输给外部。

最好是，所述半导体存储器还包括：第2主放大器、第2三态缓冲器、第2锁存电路及开关。第2主放大器根据激活的第2允许信号而被激活，来放大从第2存储单元读出的数据；第2三态缓冲器，在第2允许信号为激活状态时，根据由第2主放大器放大了的数据来驱动自身的输出节点；在第2允许信号为非激活状态时，它使输出节点处于高阻抗状态；第2锁存电路锁存第2三态缓冲器的输出节点的数据并将它输向外部；开关被接在第1锁存电路的输出节点和第2锁存电路的输出节点之间，并根据读出数据的位宽而导通/截止

所述半导体存储器，因在第1锁存电路的输出节点和第2锁存电路的输出节点设有开关，故在改变读出数据的位宽而使用的情况下，也不用调整第1和第2锁存电路的时刻。

最好是，所述半导体存储器控制第1及第2锁存电路中未使用的那一锁存电路而使它不会锁存。

根据所述半导体存储器，可防止数据在第1锁存电路和第2锁存电路之间发生冲突。

根据本发明的另一方面所述，半导体存储器包括：将从存储单元读出的数据输给输出端的输出缓冲器。输出缓冲器包括第1和第2缓冲器。第1缓存器根据来自存储单元的读出数据驱动所述输出端；第2缓冲器具有激活状态和非激活状态，且在激活状态下，根据来自存储单元的读出数据驱动所述输出端。

所述半导体存储器，可通过激活/不激活第2缓存器来改变输出缓冲器的驱动能力。

最好是，所述第2缓存器根据来自存储单元的读出数据的位宽而被激活/不被激活。

所述半导体存储器，因能够根据来自存储单元的读出数据的位宽改变输出缓冲器的驱动能力，故可减小由于位宽而带来的存取时间上的偏差。

最好是，所述第2缓冲器根据能够识别来自存储单元的读出数据的位宽的外部信号而被激活/不被激活。

最好是，利用表示来自存储单元的读出数据的位宽的保险丝来控制所述第2缓存器的激活/非激活。

最好是，所述半导体存储器还包括检测电路，检测电路检测所述半导体存储器的工作频率。所述第2缓存器，根据由检测电路检测到的工作频率而被激活/不被激活。

因所述半导体存储器能根据工作频率改变输出缓冲器的驱动能力，故可把它的功耗最佳化。

根据本发明的又一方面所述，半导体存储器包括：多个存储单元、多条字线、多对位线对、数据线对、第1到第4多个晶体管、列选择电路及写入电路。多个存储单元布置在行及列上；多条字线布置在行上；多对位线对布置在列上；多个第1晶体管被接在接收第1电压的节点和多个位线对中之一条之间，并根据数据线对中之一条的电压而导通/截止；多个第2晶体管被接在所述节点和多个位线对中之另一条之间，并根据数据线对中之另一条的电压而导通/截止；多个第3晶体管被接在多个第1晶体管和多个位线对中之一条间；多个第4晶体管被接在多个第2晶体管和多个位线对中之另一条间；列选择电路将激活的信号传给多个第3及第4晶体管中对应于对应于应该写入数据的存储单元的位线对的晶体管的栅极；写入电路在将数据写到多个存储单元中之任一个中时，根据写入数据和所述节点所接收的第1电压电平来激活数据线对中之一条或者另一条。

所述半导体存储器，在所述节点接收电源电压的时候，通过拉上位线对中之一条或者另一条来将数据写到存储单元中；在所述节点接收接地电压的时候，通过拉下位线对中之一条或者另一条来将数据写到存储单元中。因此，在位线对的预充电电平比所规定的电平高的情况下，向所述节点施加接地电压；而在位线对的预充电电平比所规定的电平低的情况下，向所述节点施加电源电压，就可进行容限更大的写入。

最好是，所述半导体存储器还包括：根据指定多个存储单元的地址而将电源电压或者接地电压作为第1电压供向所述节点的手段。

所述半导体存储器能够根据地址来控制所述节点的电压电平。

最好是，所述半导体存储器还包括：根据所述半导体存储器的工作频率而将电源电压或者接地电压作为第1电压供向所述节点的手段。

所述半导体存储器可根据工作频率控制所述节点的电压电平。因此，在位线对的预充电电平随工作频率而变的情况下，也能确保充分大的写入容限。

最好是，所述半导体存储器还包括：根据多个位线对中某一位线对的预充电电位而将电源电压或者接地电压作为第1电压供向所述节点的手段。

所述半导体存储器可根据多个位线对中之某一位线对的预充电电位控制所述节点的电压电平。因此，当由于某种原因位线对的预充电电平有了变动的情况下，也能确保充分的写入容限。

最好是，所述半导体存储器还包括：根据来自外部的控制而将电源电压或者接地电压作为第1电压供向所述节点的手段。

所述半导体存储器可从外部控制所述节点的电压电平。因此，在检查评价芯片时，可查知：是拉上位线对中之一条或者另一条来将数据写入更能确保一写入容限，还是通过拉下位线对中之一条或者另一条来将数据写入更能确保写入容限。然后可根据该结果，采用写入容限大的那一种写入方式。

附图说明

图1为一方框图，示出了本发明的第1个实施例所涉及的DRAM的整体结构。

图2为用以说明图1所示的周期分割器的工作情况的时序图。

图3为用以说明图1所示的DRAM的读出操作的时序图。

图4为一方框图，示出了本发明的第2个实施例所涉及的DRAM的整体结构。

图5为用以说明图4所示的DRAM的读出操作的时序图。

图6为一方框图，示出了本发明的第3个实施例所涉及的DRAM的整体结构。

图7为一方框图，示出了本发明的第4个实施例所涉及的DRAM的整体结构。

图8为用以说明本发明的第5个实施例所涉及的写入操作的时序图。

图9为一方框图，示出了本发明的第6个实施例所涉及的DRAM的整体结构。

图10为一方框图，示出了本发明的第7个实施例所涉及的DRAM的整体结构。

图11为一方框图，示出了图10所示的输出缓冲器的内部结构。

图12为一方框图，示出了本发明的第8实施例所涉及的输出缓冲器的内部结构。

图13为一方框图，示出了本发明的第9个实施例所涉及的DRAM的整体结构。

图14为一方框图，示出了图13所示的存储块的内部结构。

图15为一方框图，示出了本发明的第10个实施例所涉及的DRAM的整体结构。

图16为一方框图，示出了本发明的第11个实施例所涉及的DRAM的整体结构。

图17为一方框图，示出了本发明的第12个实施例所涉及的DRAM的整体结构。

图18为一方框图，示出了本发明的第13个实施例所涉及的DRAM的整体结构。

图19为一方框图，示出了已往的包括由两个晶体管和一个电容器构成的存储单元的DRAM的整体结构。

最佳实施方式

下面，参考附图，详细说明本发明的实施例。需提一下，相同或者类似部分用同一个符号来表示，不做重复说明。

(第1个实施例)

—DRAM的整体结构—

图1为一方框图，示出了本发明第1个实施例所涉及的DRAM的整体结构。图1所示的DRAM为同步于时钟CLK工作的同步DRAM。该DRAM包括：存储单元矩阵MAai，MAbi(i＝1～n；n为正整数)、传感放大器矩阵SAai，SAbi(i＝1～n；n为正整数)、行解码器10a，10b、列解码器11a，11b、字线驱动器WDai，WDbi(i＝1～n；n为正整数)、列选择电路CRai，CWai，CRbi，CWbi(i＝1～n；n为正整数)、读出用数据线对RDB、写入用数据线对WDB、数据线预充电电路20R，20W、指令解码器21、地址缓冲器22、控制电路23、周期分割器24、读出放大器25、写入驱动器26、输出入缓冲器27。

存储单元矩阵及传感放大器矩阵，按(存储单元矩阵MAa1)—(传感放大器矩阵SAa1)—(存储单元矩阵MAb1)—(传感放大器矩阵SAb1)—(存储单元矩阵MAa2)-…这样的顺序布置在列方向上。需提一下，为便于说明，图1中仅示出了存储单元矩阵MAai，MAbi，MAa(i+1)及传感放大器SAa1，SAbi。字线驱动器及列选择电路也只示出了字线驱动器WDai，WDbi、列选择电路CRai，CWai，CRbi，CWbi。

存储单元矩阵MAai包括：存储单元MCai1～MCai4、字线Wai1，Wai2，Wb(i-1)3，Wb(i-1)4、位线Bai1，Bai2，/Bb(i-1)1，/Bb(i-1)2。存储单元MCai1～MCai4被布置在行及列上。字线Wai1，Wai2，Wb(i-1)3，Wb(i-1)4被布置在行上，字线Wai1和Wb(i-1)3是布置给存储单元MCai1，MCai3的；字线Wai2和Wb(i-1)4则是布置给存储单元MCai2，MCai4的。位线Bai1，Bai2，/Bb(i-1)1，/Bb(i-1)2被布置在列上，位线Bai1和/Bb(i-1)1是布置给存储单元MCai1，MCai2的；位线Bai2和/Bb(i-1)2则是布置给MCai3，MCai4的。

存储单元MCai1～MCai4中的每一个，都包括2个晶体管Ta，Tb和1个电容器C。存储单元MCai1中的晶体管Ta被接在位线Bai1和电容器C之间，其栅极接收字线Wai1的电压。存储单元MCai1中的晶体管Tb被接在位线/Bb(i-1)1和电容器C之间，其栅极接收字线Wb(i-1)3的电压。存储单元MCai2中的晶体管Ta被接在位线Bai1和电容器C之间，其栅极接收字线Wai2的电压；存储单元MCai3中的晶体管Ta被接在位线Bai2和电容器C之间，其栅极接收字线Wai1的电压；存储单元MCai4中的晶体管Ta被接在位线Bai2和电容器C之间，其栅极接收字线Wai2的电压。存储单元MCai2中的晶体管Tb被接在位线/Bb(i-1)1和电容器C之间，其栅极接收字线Wb(i-1)4的电压；存储单元MCai3中的晶体管Tb被接在位线/Bb(i-1)2和电容器C之间，其栅极接收字线Wb(i-1)3的电压；存储单元MCai4中的晶体管Tb被接在位线/Bb(i-1)2和电容器C之间，其栅极接收字线Wb(i-1)4的电压。

存储单元矩阵MAbi包括：存储单元MCbi1～MCbi4、字线Wai3，Wai4，Wbi1，Wbi2、位线/Bai1，/Bai2，Bbi1，Bbi2。存储单元MCbi1～MCbi4被布置在行及列上。字线Wai3，Wai4，Wbi1，Wbi2被布置在行上，字线Wai3和Wbi1是布置给存储单元MCbi1，MCbi3的；字线Wai4和Wbi2则是布置给存储单元MCbi2，MCbi4的。位线/Bai1，/Bai2，Bbi1，Bbi2被布置在列上，位线/Bai1和Bbi1是布置给存储单元MCbi1，MCbi2的；位线/Bai2和Bbi2则是布置给MCbi3，MCbi4的。

存储单元MCbi1～MCbi4中的每一个，都包括2个晶体管Ta，Tb和1个电容器C。存储单元MCbi1～MCbi4中的晶体管Ta分别被接在位线/Bai1，/Bai1，/Bai2，/Bai2和电容器C之间，并分别由栅极接收字线Wai3，Wai4，Wai3，Wai4的电压。存储单元MCbi1～MCbi4中的晶体管Tb分别被接在位线Bbi1，Bbi1，Bbi2，Bbi2和电容器C之间，并分别由栅极接收字线Wbi1，Wbi2，Wbi1，Wbi2的电压。

指令解码器21同步于时钟CLK将从外部输入的指令取进来，并输出对应于该指令的指令信号CMD。

地址缓冲器22同步于时钟CLK将从外部输入的地址取进来，并输出对应于该地址的行地址信号RAD，列地址信号CAD。

控制电路23，根据来自指令解码器21的指令信号CMD及来自地址缓冲器22的列地址信号CAD，激活允许信号WE，RE。具体而言，当指令信号CMD表示“读出”时，控制电路23就激活允许信号RE；而当指令信号CMD表示“写入”时，控制电路23就激活允许信号WE。

周期分割器24，接收来自地址缓冲器22的行地址信号RAD及列地址信号CAD，在时钟CLK的2倍周期下，将它们作为行地址信号RADa，RADb及列地址信号CADa，CADb输出。具体而言，如图2所示，行地址信号RAD(RA1～RA4)与时钟CLK同步被从地址缓冲器22送给周期分割器24。周期分割器24和其周期为时钟CLK的2倍的时钟CLKa同步，取入行地址信号RAD(RA1，RA3)，并将它作为行地址信号RADa(RA1，RA3)输出；周期分割器24还和与时钟CLKa互补的时钟CLKb同步，取入行地址信号RAD(RA2，RA4)，并将它作为行地址信号RADb(RA2，RA4)输出。列地址信号CAD，CADa，CADb的处理方法和对行地址信号是一样的。

行解码器10a，根据来自周期分割器24的行地址信号RADa，将行地址信号RADai送到字线驱动器WDa1～WDan中对应于该行地址信号RADa的字线驱动器WDai中。

行解码器10b，根据来自周期分割器24的行地址信号RADb，将行地址信号RADbi送到字线驱动器WDb1～WDbn中对应于该行地址信号RADb的字线驱动器WDbi中。

字线驱动器WDai是设给存储单元矩阵MAai及MAbi的。字线驱动器WDai根据来自行解码器10a的行地址信号RADai将所对应的字线Wai1，Wai2，Wai3，Wai4激活。

字线驱动器WDbi是设给存储单元矩阵MAbi及MAa(i+1)的。字线驱动器WDbi根据来自行解码器10b的行地址信号RADbi将所对应的字线Wbi1，Wbi2，Wbi3，Wbi4激活。

列解码器11a，根据来自周期分割器24的列地址信号CADa，将列地址信号CADai送到列选择电路(CRa1，CWa1)～(CRan，CWan)中对应于该列地址信号CADa的列选择电路(CRai，CWai)中。

列解码器11b，根据来自周期分割器24的列地址信号CADb，将列地址信号CADbi送到列选择电路(CRb1，CWb1)～(CRbn，CWbn)中对应于该列地址信号CADb的列选择电路(CRbi，CWbi)中。

列选择电路CRai，CWai，根据来自指令解码器2 1的指令信号CMD及来自列解码器11b的列地址信号CADai，将所对应的列选择信号Rai1，Rai2，Wai1，Wai2激活。具体而言，当来自指令解码器21的指令信号CMD表示“读出”时，列选择电路CRai就将列选择信号Rai1，Rai2中对应于列地址信号CADai的信号激活；而当来自指令解码器21的指令信号CMD表示“写入”时，列选择电路CWai就将列选择信号Wai1，Wai2中对应于列地址信号CADai的信号激活。

列选择电路CRbi，CWbi，根据来自指令解码器21的指令信号CMD及来自列解码器11b的列地址信号CADbi，将所对应的列选择信号Rbi1，Rbi2，Wbi1，Wbi2激活。具体而言，当来自指令解码器21的指令信号CMD表示“读出”时，列选择电路CRbi就将列选择信号Rbi1，Rbi2中对应于列地址信号CADbi的信号激活；而当来自指令解码器21的指令信号CMD表示“写入”时，列选择电路CWbi就将列选择信号Wbi1，Wbi2中对应于列地址信号CADbi的信号激活。

传感放大器矩阵SAai，包括：传感放大器12ai，13ai、位线预充电电路18ai，19ai、列选择开关14ai～17ai。

传感放大器12ai，根据传感放大器激活信号SEa而被激活，将从存储单元MCai1，MCai2，MCbi1，MCbi2读到位线对(Bai1，/Bai1)的数据信号放大。传感放大器13ai，根据传感放大器激活信号SEa而被激活，将从存储单元MCai3，MCai4，MCbi3，MCbi4读到位线对(Bai2，/Bai2)的数据信号放大。

位线预充电电路18ai，19ai，根据预充电信号EQa而被激活，对位线对(Bai1，/Bai1)，(Bai2，/Bai2)进行预充电。

列选择开关14ai，根据来自列选择电路CRai的列选择信号Rai1将位线对(Bai1，/Bai1)和读出用数据线对RDB连接/不连接起来；列选择开关15ai，根据来自列选择电路CRai的列选择信号Rai2将位线对(Bai2，/Bai2)和读出用数据线对RDB连接/不连接起来；列选择开关16ai，根据来自列选择电路CWai的列选择信号Wai1将位线对(Bai1，/Bai1)和写入用数据线对WDB连接/不连接起来；列选择开关17ai，根据来自列选择电路CWai的列选择信号Wai2将位线对(Bai2，/Bai2)和写入用数据线对WDB连接/不连接起来。

传感放大器矩阵SAbi，包括：传感放大器12bi，13bi、位线预充电电路18bi，19bi、列选择开关14bi～17bi。

传感放大器12bi，根据传感放大器激活信号SEb而被激活，将从存储单元MCbi1，MCbi2，MCa(i+1)1，MCa(i+1)2读到位线对(Bbi1，/Bbi1)的数据信号放大。传感放大器13bi，根据传感放大器激活信号SEb而被激活，将从存储单元MCbi3，MCbi4，MCa(i+1)3，MCa(i+1)4读到位线对(Bbi2，/Bbi2)的数据信号放大。

位线预充电电路18bi，19bi，根据预充电信号EQb被激活，对位线对(Bbi1，/Bbi1)，(Bbi2，/Bbi2)进行预充电。

列选择开关14bi，根据来自列选择电路CRbi的列选择信号Rbi1将位线对(Bbi1，/Bbi1)和读出用数据线对RDB连接/不连接起来；列选择开关15bi，根据来自列选择电路CRbi的列选择信号Rbi2将位线对(Bbi2，/Bbi2)和读出用数据线对RDB连接/不连接起来；列选择开关16bi，根据来自列选择电路CWbi的列选择信号Wbi1将位线对(Bbi1，/Bbi1)和写入用数据线对WDB连接/不连接起来；列选择开关17bi，根据来自列选择电路CWbi的列选择信号Wbi2将位线对(Bbi2，/Bbi2)和写入用数据线对WDB连接/不连接起来。

数据线预充电电路20R对读出用数据线对RDB进行预充电，数据线预充电电路20W对写入用数据线对WDB进行预充电。

读出放大器25被设在读出用数据线对RDB和输出入缓冲器27之间。读出放大器25，根据来自控制电路23的激活的允许信号RE而激活，和时钟CLK同步将来自输出入缓冲器27的数据信号放大并将它传给读出用数据线对RDB。

写入驱动器26被设在输出入缓冲器27和写入用数据线对WDB之间。写入驱动器26，根据来自控制电路23的激活的允许信号WE而激活，和时钟CLK同步将来自输出入缓冲器27的数据信号放大并将它传给写入用数据线对WDB。

输出入缓冲器27，和时钟CLK同步将来自读出放大器25的数据信号输向外部，且和时钟CLK同步将来自外部的数据信号输给写入驱动器26。

—读出操作—

下面，参看图3，说明按上述构成的DRAM的读出操作(READ)。

与众所知，如图1所示的DRAM那样，含有由2个晶体管Ta，Tb和1个电容器C构成的存储单元的DRAM，为使其存取时间和循环时间大致相等，可在时钟CLK的每1个循环下从外部输入指令。

首先，在时刻A，读出指令(READ)被送到指令解码器21，对应于应存取的存储单元(这里为MCai1)的地址被送到地址缓冲器22中。指令解码器21在时钟CLK的上升时刻将读出指令取进来，输出表示“读出”的指令信号CMD。地址缓冲器22在时钟CLK的上升时刻将地址取进来，将对应于存储单元MCai1的行地址信号RAD及列地址信号CAD输出。周期分割器24响应于此，将对应于存储单元MCai1的行地址信号RADa送到行解码器10a中，将列地址信号CADa送到列解码器11a中。行解码器10a将对应于存储单元MCai1的行地址信号RADai送到字线驱动器WDai中。列解码器11a将对应于存储单元MCai1的列地址信号CADai送到列选择电路CRai，CWai中。字线Wai1由字线驱动器WDai激活。于是，存储单元MCai1中的晶体管Ta导通，数据就被从存储单元MCai1读到位线Bai1上。传感放大器激活信号SEa被激活，位线对(Bai1，/Bai1)的电位差就由传感放大器12ai放大。

另一方面，在从时刻A到时刻B这一期间内，激活的预充电信号EQb被送到位线预充电电路18ai，19bi中，位线对(Bbi1，/Bbi1)，(Bbi2，/Bbi2)被预充电。

接着，在时刻B，对应于存储单元MCai1的列选择信号Rai1由列选择电路CRai激活，列选择开关14ai接通。于是，位线对(Bai1，/Bai1)就和读出用数据线对RDB连起来了。还有，激活的允许信号RE被送到读出放大器25。于是，位线对(Bai1，/Bai1)的电位差就被转送给读出用数据线对RDB，由读出放大器25放大并被送到输出入缓冲器27中。电位差被送到输出入缓冲器27后，允许信号RE、列选择信号Rai1及传感放大器激活信号SEa不被激活。接着，读出用数据线对RDB被数据线预充电电路20R预充电。还有，激活的预充电信号EQa被送给位线预充电电路18ai，19ai，位线对(Bai1，/Bai1)，(Bai2，/Bai2)被预充电。

另一方面，在时刻B，预充电信号EQb不被激活，位线预充电电路18bi，19bi结束对位线对(Bbi1，/Bbi1)，(Bbi2，/Bbi2)的预充电。然后，读出指令(READ)被送到指令解码器21中，对应于应存取的存储单元(这里为MCbi1)的地址被送到地址缓冲器22中。指令解码器21在时钟CLK的上升时刻将读出指令取进来，将表示“读出”的指令信号CMD输出。地址缓冲器22在时钟CLK的上升时刻将地址取进来，将对应于存储单元MCbi1的行地址信号RAD及列地址信号CAD输出。周期分割器24响应于此，将对应于存储单元MCbi1的行地址信号RADb送到行解码器10b中，将列地址信号CADb送到列解码器11b中。行解码器10b将对应于存储单元MCbi1的行地址信号RADbi送到字线驱动器WDbi中。列解码器11b将对应于存储单元MCbi1的列地址信号CADbi送给列选择电路CRbi，Cwbi中。字线Wbi1由字线驱动器WDbi激活。于是，存储单元MCbi1中的晶体管Tb导通，数据被从存储单元MCbi1读到位线Bbi1上。传感放大器激活信号SEb被激活，位线对(Bbi1，/Bbi1)的电位差就由传感放大器12bi放大。

接着，在时刻C，从存储单元MCai1读出的数据DQ1由输出入缓冲器27输给外部。

还有，对应于存储单元MCbi1的列选择信号Rbi1由列选择电路CRbi激活，列选择开关14bi接通。于是，位线对(Bbi1，/Bbi1)就和读出用数据线对RDB连起来了。还有，激活的允许信号RE被从控制电路23送到读出放大器25中。于是，位线对(Bbi1，/Bbi1)的电位差就从控制电路23被转送给读出用数据线对RDB，由读出放大器25放大并被送到输出入缓冲器27中。电位差被送到输出入缓冲器27后，允许信号RE、列选择信号Rbi1及传感放大器激活信号SEb不被激活。接着，读出用数据线对RDB被数据线预充电电路20R预充电。还有，激活的预充电信号EQb被送给位线预充电电路18bi，19bi，位线对(Bbi1，/Bbi1)，(Bbi2，/Bbi2)被预充电。

另一方面，预充电信号EQa不被激活，位线预充电电路18ai，19ai结束对位线对(Bai1，/Bai1)，(Bai2，/Bai2)的预充电。然后，读出指令(READ)被送到指令解码器21，对应于应存取的存储单元(这里为MCai1)的地址被送到地址缓冲器22。指令解码器21在时钟CLK的上升时刻将读出指令取进来，将表示“读出”的指令信号CMD输出。地址缓冲器22在时钟CLK的上升时刻将地址取进来，将对应于存储单元MCai1的行地址信号RAD及列地址信号CAD输出。周期分割器24响应于此，将对应于存储单元MCai1的行地址信号RADa送到行解码器10a中，将列地址信号CADa送到列解码器11a中。行解码器10a将对应于存储单元MCai1的行地址信号RADai送到字线驱动器WDai中。列解码器11a将对应于存储单元MCai1的列地址信号CADai送给列选择电路CRai，CWai。字线Wai1被字线驱动器WDai激活。于是，存储单元MCai1中的晶体管Ta导通，数据被从存储单元MCai1读到位线Bai1。传感放大器激活信号SEa被激活，位线对(Bai1，/Bai1)的电位差就由传感放大器12ai放大。

其次，在时刻D，从存储单元MCbi1读出的数据DQ2由输出入缓冲器27输给外部。

还有，对应于存储单元MCai1的列选择信号Rai1由列选择电路CRai激活，列选择开关14ai接通。于是，位线对(Bai1，/Bai1)就和读出用数据线对RDB连起来了。还有，激活的允许信号RE被从控制电路23送到读出放大器25。于是，位线对(Bai1，/Bai1)的电位差就被转送给读出用数据线对RDB，由读出放大器25放大并被送到输出入缓冲器27中。电位差被送到输出入缓冲器27后，允许信号RE、列选择信号Rai1及传感放大器激活信号SEa不被激活。接着，读出用数据线对RDB被数据线预充电电路20R预充电。还有，激活的预充电信号EQa被送给位线预充电电路18ai，19ai，位线对(Bai1，/Bai1)，(Bai2，/Bai2)被预充电。

接着，在时刻E，从存储单元MCai1读出的数据DQ3由输出入缓冲器27输给外部。

如上所述，图1所示的DRAM，在2个时钟CLK周期下让端口A和端口B交替工作，端口A由经路：“应存取的存储单元中的晶体管Ta”—“对应于该晶体管Ta的位线对(Bai1，/Bai1)，(Bai2，/Bai2)”—“对应于该位线对的列选择开关14ai，15ai”—“读出用数据线对RDB”构成；端口B由经路：“应存取的存储单元中的晶体管Tb”—“对应于该晶体管Tb的位线对(Bbi1，/Bbi1)，(Bbi2，/Bbi2)”—“对应于该位线对的列选择开关14bi，15bi”—“读出用数据线对RDB”构成。读出放大器25，在1个时钟CLK周期下，将从位线对转送到读出用数据线对RDB的数据放大并将它输给输出入缓冲器27，输出入缓冲器27在1个时钟CLK周期下将来自读出放大器25的数据输给外部。换句话说，不让读出放大器25及输出入缓冲器27交替工作。就这样，通过让内部的2个端口交替着工作，从表面上就看不到位线的预充电了，循环时间被缩短，缩短到大约和存取时间相等。

需提一下，以上仅对读出操作进行了详细的说明，写入操作也是一样的。在写入操作下，输出入缓冲器27在1个时钟CLK周期下将来自外部的数据转送给写入驱动器26，写入驱动器26将来自输出入缓冲器27的数据放大，并在1个时钟CLK周期下将它转送给写入用数据线对WDB。换句话说，不让输出入缓冲器27及写入驱动器26交替工作。在2个时钟CLK周期下让端口A和端口B交替工作，端口A由经路：“应存取的存储单元中的晶体管Ta”—“对应于该晶体管Ta的位线对(Bai1，/Bai1)，(Bai2，/Bai2)”—“对应于该位线对的列选择开关16ai，17ai”—“读出用数据线对RDB”构成；端口B由经路：“应存取的存储单元中的晶体管Tb”—“对应于该晶体管Tb的位线对(Bbi1，/Bbi1)，(Bbi2，/Bbi2)”—“对应于该位线对的列选择开关16bi，17bi”—“读出用数据线对RDB”构成。

(效果)

对本发明第1个实施例中的DRAM来说，因给其中的端口A及端口B设了共用的读出放大器25及写入驱动器26，故这和对端口A及端口B分设读出放大器及写入驱动器的那种情况相比，电路的平面布置面积变小了。

还因设了将从存储单元读出的数据转送到读出放大器25的读出专用数据线对RDB、将从写入驱动器26写入的写入数据转送给存储单元的写入专用数据线对WDB，故对数据线对RDB仅进行读出用控制，对数据线对WDB仅进行写入用控制就行了。因此，和对1对数据线对进行读出用控制和写入用控制这两个控制的那种情况相比，这样做较容易控制数据线对RDB，WDB，也较容易进行时刻设计。

(变形例)

需提一下，以上说明的是同步型DRAM的情况，当用非同步型DRAM来代替同步型DRAM时，也能收到同样的效果。

还有，以上使用的是一对方式的数据对RDB，WDB，不仅如此，也可用单一方式的数据线来代替它，而且若采用单一方式，就不用考虑数据线的预充电问题了，而可进行速度更高的设计。

(第2个实施例)

—DRAM的整体结构—

图4为一方框图，示出了本发明第2个实施例所涉及的DRAM的整体结构。图4所示的DRAM为同步于时钟CLK工作的同步DRAM。该DRAM包括：存储单元矩阵MAai，MAbi(i＝1～n；n为正整数)、传感放大器矩阵SAai，SAbi(i＝1～n；n为正整数)、行解码器10a，10b、列解码器11a，11b、字线驱动器WDai，WDbi(i＝1～n；n为正整数)、列选择电路CRai，CWai，CRbi，CWbi(i＝1～n；n为正整数)、数据线对DBa，DBb，RDB，WDB、控制电路23，40～43、传输门50～53、数据线预充电电路20R，20W、指令解码器21、地址缓冲器22、周期分割器24、读出放大器25、写入驱动器26及输出入缓冲器27。

存储单元矩阵及传感放大器矩阵，按(存储单元矩阵MAa1)—(传感放大器矩阵SAa1)—(存储单元矩阵MAb1)—(传感放大器矩阵SAb1)—(存储单元矩阵MAa2)-…这样的顺序布置在列方向上。需提一下，为便于说明，图4中仅示出了存储单元矩阵MAai，MAbi，MAa(i+1)及传感放大器SAa1，SAbi。字线驱动器及列选择电路也只示出了字线驱动器WDai，WDbi、列选择电路CRai，CWai，CRbi，CWbi。

传感放大器矩阵SAai，包括：传感放大器12ai，13ai、位线预充电电路18ai，19ai、列选择开关44ai～47ai。

列选择开关44ai，45ai根据来自列选择电路CRai的列选择信号Rai1，Rai2将位线对(Bai1，/Bai1)，(Bai2，/Bai2)和数据线对DBa连接/不连接起来。

列选择开关46ai，47ai根据来自列选择电路CWai的列选择信号Wai1，Wai2将位线对(Bai1，/Bai1)，(Bai2，/Bai2)和数据线对DBa连接/不连接起来。

传感放大器矩阵SAbi，包括：传感放大器12bi，13bi、位线预充电电路18bi，19bi、列选择开关44bi～47bi。

列选择开关44bi，45bi根据来自列选择电路CRbi的列选择信号Rbi1，Rbi2将位线对(Bbi1，/Bbi1)，(Bbi2，/Bbi2)和数据线对DBb连接/不连接起来。

列选择开关46bi，47bi根据来自列选择电路CWbi的列选择信号Wbi1，Wbi2将位线对(Bbi1，/Bbi1)，(Bbi2，/Bbi2)和数据线对DBb连接/不连接起来。

控制电路40～43，根据来自指令解码器21的指令信号CMD及来自周期分割器24的列地址信号CADa，CADb输出切换信号SW40～SW43。具体而言，当指令信号CMD表示“读出”时，控制电路40根据列地址信号CADa的切换输出所定期间(时钟CLK一个周期以内的期间)激活的切换信号SW40，在此期间以外，控制电路40输出非激活的切换信号SW40；当指令信号CMD表示“读出”时，控制电路41根据列地址信号CADb的切换输出所定期间(时钟CLK一个周期以内的期间)激活的切换信号SW41，在此期间以外，控制电路41输出非激活的切换信号SW41。当指令信号CMD表示“写入”时，控制电路42根据列地址信号CADa的切换输出所定期间(时钟CLK一个周期以内的期间)激活的切换信号SW42，在此期间以外，控制电路42输出非激活的切换信号SW42；当指令信号CMD表示“写入”时，控制电路43根据列地址信号CADb的切换输出所定期间(时钟CLK一个周期以内的期间)激活的切换信号SW43，在此期间以外，控制电路43输出非激活的切换信号SW43。

传输门50根据来自控制电路40的激活的切换信号SW40把数据线对DBa和数据线对RDB连接起来，根据非激活的切换信号SW40不把数据线对DBa和数据线对RDB连接起来；传输门51根据来自控制电路41的激活的切换信号SW41把数据线对DBb和数据线对RDB连接起来，根据非激活的切换信号SW41不把数据线对DBb和数据线对RDB连接起来；传输门52根据来自控制电路42的激活的切换信号SW42把数据线对DBa和数据线对WDB连接起来，根据非激活的切换信号SW42不把数据线对DBa和数据线对WDB连接起来；传输门53根据来自控制电路43的激活的切换信号SW43把数据线对DBb和数据线对WDB连接起来，根据非激活的切换信号SW43不把数据线对DBb和数据线对WDB连接起来。

数据对DBa，DBb被布线在存储单元矩阵MAai，MAbi上；数据线对RDB，WDB被布线在周边电路上。

—读出操作—

下面，参看图5，说明按上述构成的DRAM的读出操作(READ)。

首先，在时刻A，读出指令(READ)被传给指令解码器21，对应于应存取的存储单元(这里为MCai1)的地址被送到地址缓冲器22中。指令解码器21在时钟CLK的上升时刻将读出指令取进来，输出表示“读出”的指令信号CMD。地址缓冲器22在时钟CLK的上升时刻将地址取进来，将对应于存储单元MCai1的行地址信号RAD及列地址信号CAD输出。周期分割器24响应于此，将对应于存储单元MCai1的行地址信号RADa送到行解码器10a中，将列地址信号CADa送到列解码器11a中。行解码器10a将对应于存储单元MCai1的行地址信号RADai送到字线驱动器WDai中。列解码器11a将对应于存储单元MCai1的列地址信号CADai送到列选择电路CRai，CWai中。字线Wai1由字线驱动器WDai激活。于是，存储单元MCai1中的晶体管Ta导通，数据就被从存储单元MCai1读到位线Bai1上。传感放大器激活信号SEa被激活，位线对(Bai1，/Bai1)的电位差就由传感放大器12ai放大。

另一方面，在从时刻A到时刻B这一期间内，激活的预充电信号EQb被送到位线预充电电路18ai，19bi中，位线对(Bbi1，/Bbi1)，(Bbi2，/Bbi2)被预充电。

接着，在时刻B，对应于存储单元MCai1的列选择信号Rai1由列选择电路CRai激活，列选择开关44ai就接通。这样，位线对(Bai1，/Bai1)就和数据线对DBa连起来了。还有，激活的切换信号SW40被传给传输门50，数据线对DBa和数据线对RDB就被连接起来了。还有，激活的允许信号RE被送到读出放大器25中。就这样，位线对(Bai1，/Bai1)的电位差就被转送给数据线对DBa，RDB，且由读出放大器25放大后又被送到输出入缓冲器27中。电位差被转送到输出入缓冲器27后，切换信号SW40不被激活，数据线对DBa和数据线对RDB不被连接起来，数据线对RDB被预充电。还有，允许信号RE、列选择信号Rai1及传感放大器激活信号SEa不被激活。接着，激活的预充电信号EQa被送给位线预充电电路18ai，19ai，位线对(Bai1，/Bai1)，(Bai2，/Bai2)被预充电。

另一方面，在时刻B，预充电信号EQb不被激活，位线预充电电路18bi，19bi结束对位线对(Bbi1，/Bbi1)，(Bbi2，/Bbi2)的预充电。然后，读出指令(READ)被送到指令解码器21中，对应于应存取的存储单元(这里为MCbi1)的地址被送到地址缓冲器22中。指令解码器21在时钟CLK的上升时刻将读出指令取进来，将表示“读出”的指令信号CMD输出。地址缓冲器22在时钟CLK的上升时刻将地址取进来，将对应于存储单元MCbi1的行地址信号RAD及列地址信号CAD输出。周期分割器24响应于此，将对应于存储单元MCbi1的行地址信号RADb送到行解码器10b中，将列地址信号CADb送到列解码器11b中。行解码器10b将对应于存储单元MCbi1的行地址信号RADbi送到字线驱动器WDbi中。列解码器11b将对应于存储单元MCbi1的列地址信号CADbi送给列选择电路CRbi，CWbi中。字线Wbi1由字线驱动器WDbi激活。于是，存储单元MCbi1中的晶体管Tb导通，数据被从存储单元MCbi1读到位线Bbi1上。传感放大器激活信号SEb被激活，位线对(Bbi1，/Bbi1)的电位差就由传感放大器12bi放大。

接着，在时刻C，从存储单元MCai1读出的数据DQ 1由输出入缓冲器27输给外部。

再就是，数据线预充电电路20R被激活，到时刻D这一段时间，数据线对DBa被预充电。

还有，对应于存储单元MCbi1的列选择信号Rbi1由列选择电路CRbi激活，列选择开关44bi就接通。这样，位线对(Bbi1，/Bbi1)就和数据线对DBb连起来了。还有，激活的切换信号SW41被传给传输门51，数据线对DBb和数据线对RDB就被连接起来了。还有，激活的允许信号RE被送到读出放大器25中。就这样，位线对(Bbi1，/Bbi1)的电位差就被转送给数据线对DBb，RDB，且由读出放大器25放大后又被送到输出入缓冲器27中。电位差被转送到输出入缓冲器27后，切换信号SW41不被激活，数据线对DBb和数据线对RDB不被连接起来，数据线对RDB被预充电。还有，允许信号RE、列选择信号Rbi1及传感放大器激活信号SEb不被激活。接着，激活的预充电信号EQb被送给位线预充电电路18bi，19bi，位线对(Bbi1，/Bbi1)，(Bbi2，/Bbi2)被预充电。

另一方面，在时刻C，预充电信号EQa不被激活，位线预充电电路18ai，19ai结束对位线对(Bai1，/Bai1)，(Bai2，/Bai2)的预充电。然后，读出指令(READ)被送到指令解码器21，对应于应存取的存储单元(这里为MCai1)的地址被送到地址缓冲器22中。指令解码器21在时钟CLK的上升时刻将读出指令取进来，将表示“读出”的指令信号CMD输出。地址缓冲器22在时钟CLK的上升时刻将地址取进来，将对应于存储单元MCai1的行地址信号RAD及列地址信号CAD输出。周期分割器24响应于此，将对应于存储单元MCai1的行地址信号RADa送到行解码器10a中，将列地址信号CADa送到列解码器11a中。行解码器10a将对应于存储单元MCai1的行地址信号RADai送到字线驱动器WDai中。列解码器11a将对应于存储单元MCai1的列地址信号CADai送给列选择电路CRai，CWai。字线Wai1由字线驱动器WDai激活。于是，存储单元MCai1中的晶体管Ta导通，数据被从存储单元MCai1读到位线Bai1上。传感放大器激活信号SEa被激活，位线对(Bai1，/Bai1)的电位差就由传感放大器12ai放大。

接着，在时刻D，从存储单元MCbi1读出的数据DQ2由输出入缓冲器27输给外部。

再就是，数据线预充电电路20W被激活，到时刻E这一段时间，数据线对DBb被预充电。

再就是，对应于存储单元MCai1的列选择信号Rai1由列选择电路CRai激活，列选择开关44ai就接通。这样，位线对(Bai1，/Bai1)就和数据线对DBa连起来了。还有，激活的切换信号SW40被传给传输门50，数据线对DBa和数据线对RDB就被连接起来了。还有，激活的允许信号RE被送到读出放大器25。就这样，位线对(Bai1，/Bai1)的电位差就被转送给数据线对DBa，RDB，且由读出放大器25放大后又被送到输出入缓冲器27中。电位差被转送到输出入缓冲器27后，切换信号SW40不被激活，数据线对DBa和数据线对RDB不被连接起来，数据线对RDB被预充电。还有，允许信号RE、列选择信号Rai1及传感放大器激活信号SEa不被激活。接着，激活的预充电信号EQa被送给位线预充电电路18ai，19ai，位线对(Bai1，/Bai1)，(Bai2，/Bai2)被预充电。

在时刻E，从存储单元MCai1读出的数据DQ3由输出入缓冲器27输给外部。再就是，数据线预充电电路20R被激活，数据线对DBa被预充电。

如上所述，图4所示的DRAM，在2个时钟CLK周期下让端口A和端口B交替着工作，端口A由经路：“应存取的存储单元中的晶体管Ta”—“对应于该晶体管Ta的位线对(Bai1，/Bai1)，(Bai2，/Bai2)”—“对应于该位线对的列选择开关14ai，15ai”—“数据线对DBa”构成；端口B由经路：“应存取的存储单元中的晶体管Tb”—“对应于该晶体管Tb的位线对(Bbi1，/Bbi1)，(Bbi2，/Bbi2)”—“对应于该位线对的列选择开关14bi，15bi”—“数据线对DBb”构成。转送给数据线对DBa，DBb的数据再由传输门50，51在每一个时钟CLK周期下交替着转送给数据线对RDB。转送给数据线对RDB的数据又由读出放大器25在1个时钟CLK周期下放大且被输给输出入缓冲器27。输出入缓冲器27在1个时钟CLK周期下将来自读出放大器25的数据输给外部。

需提一下，以上对读出操作进行了详细的说明，写入操作也是一样的。在写入操作下，输出入缓冲器27在1个时钟CLK周期下将来自外部的数据转送给写入驱动器26，写入驱动器26将来自输出入缓冲器27的数据放大，并在1个时钟CLK周期下将它转送给数据线对WDB。转送给数据线对WDB的数据再由传输门52，53在每一个时钟CLK周期下交替着转送给数据线对DBa，DBb。在2个时钟CLK周期下让端口A和端口B交替着工作，端口A由经路：“应存取的存储单元中的晶体管Ta”—“对应于该晶体管Ta的位线对(Bai1，/Bai1)，(Bai2，/Bai2)”—“对应于该位线对的列选择开关16ai，17ai”—“数据线对DBa”构成；端口B由经路：“应存取的存储单元中的晶体管Tb”—“对应于该晶体管Tb的位线对(Bbi1，/Bbi1)，(Bbi2，/Bbi2)”—“对应于该位线对的列选择开关16bi，17bi”—“数据线对DBb”构成。

(效果)

如上所述，对本发明的第2个实施例所涉及的DRAM来说，因其中设了传输门50～53和控制电路40～43，故无需分别给端口A和B设读出放大器和写入驱动器。换句话说，给端口A及端口B设共用的读出放大器25及写入驱动器26即可。因此，和对端口A及端口B分设读出放大器及写入驱动器的那种情况相比，电路的布置面积变小了。

还有，数据线对DBa，DBb上的数据转送和预充电在2个时钟CLK周期下进行。于是，当数据线对DBb被预充电时，就在数据线对DBa和数据线对RDB，WDB之间进行数据转送；而当数据线对DBa被预充电时，就在数据线对DBb和数据线对RDB，WDB之间进行数据转送。因此，表面上就看不到数据线对DBa，DBb的预充电。

还有，因在时钟CLK的2倍周期下，进行布置在存储单元上负荷较重的数据线对DBa，DBb上的数据转送和预充电，而在时钟CLK的1个周期下，进行布置在周边电路上负荷较轻的数据线对RDB，WDB上的数据转送和预充电，故和图1所示的DRAM相比，能实现让数据转送具有容限的设计。

(第3个实施例)

—整体结构—

图6为一方框图，示出了本发明的第3个实施例所涉及的DRAM的整体结构。图6所示的DRAM包括：存储单元MC61～MC68、字线WL1，WL2、位线BL1～BL4，/BL1～/BL4、传感放大器S61～S64、N沟道型MOS晶体管T61～T68，T71～T78、写入驱动器60、列地址解码器61、指令解码器62、列选择电路63，64、位线预充电电路65、传感放大驱动器66、数据线对(DL，/DL)、数据线预充电电路67。

将存储单元MC61～MC68布置在行及列上，将字线WL1和WL2布置在行上，字线WL1对应于存储单元MC61～MC64而设，字线WL2对应于存储单元MC65～MC68而设。将位线BL1～BL4和/BL1～/BL4布置在列上，位线BL1～BL4对应于存储单元MC61～MC64而设，位线/BL1～/BL4对应于存储单元MC65～MC68而设。

N沟道型MOS晶体管T61～T64被接在数据线DL和N沟道型MOS晶体管T71～T74之间，其栅极接收数据线DL的电压。N沟道型MOS晶体管T71～T74被接在N沟道型MOS晶体管T61～T64和位线BL1～BL4之间，并根据来自列选择电路64的列选择信号WS1～WS4而导通/截止。

N沟道型MOS晶体管T65～T68被接在数据线/DL和N沟道型MOS晶体管T75～T78之间，其栅极接收数据线/DL的电压。N沟道型MOS晶体管T75～T78被接在N沟道型MOS晶体管T65～T68和位线/BL1～/BL4之间，并根据来自列选择电路63的列选择信号WS5～WS8而导通/截止。

列地址解码器61根据列地址将列地址信号C1，C2输出。指令解码器62根据写入指令(WRITE)将激活的允许信号WE输出。

列选择电路63根据来自指令解码器62的激活的允许信号WE而激活，且将列选择信号WS5～WS8中对应于来自列地址解码器61的列地址信号C2的列选择信号激活。

列选择电路64根据来自指令解码器62的激活的允许信号WE而激活，且将列选择信号WS1～WS4中对应于来自列地址解码器61的列地址信号C2的列选择信号激活。

写入驱动器60包括：与电路AD61，AD62、三态缓冲器B61，B62。与电路AD61输出写入数据DIN与来自列地址解码器61的列地址信号C1的逻辑积；与电路AD62输出写入数据的反转数据/DIN和来自列地址解码器61的列地址信号C1的逻辑积。三态缓冲器B61，B62根据来自指令解码器62的允许信号WE而激活，且根据与电路AD61，AD62的输出驱动数据线DL，/DL。

数据线预充电电路67根据预充电信号PR1来将数据线对(DL，/DL)预充电到接地电压电平；位线预充电电路65根据预充电信号PR2将位线BL1～BL4，/BL1～/BL4预充电到1/2VDD电平(VDD为电源电压)。传感放大驱动器66根据传感放大激活信号(未示)将传感放大器S61～S64激活，传感放大器S61～S64将位线对(BL1，/BL1)～BL4，/BL4)的电位差放大。

(写入操作)

其次，对按上述构成的DRAM的写入操作进行说明。且这里说明的是将高电平数据写到存储单元MC61中的情况。

首先，数据线对(DL，/DL)被预充电到接地电压(VSS)电平，位线对(BL1，/BL1)～(BL4，/BL4)被预充电到1/2VDD电平，写入指令(WRITE)被输到指令解码器62中。指令解码器62根据写入指令来将激活的允许信号WE输出。对应于数据该被写到其中的存储单元MC61的字线WL1被激活，对应于数据该被写到其中的存储单元MC61的列地址信号被传给列地址解码器61。列地址解码器61根据该列地址信号将激活的列地址信号C1输给与电路AD61，AD62。列地址解码器61将对应于应该存取的存储单元的列地址信号C2输给列选择电路63，64。

写入数据DIN被传给与电路AD61，AD62，与电路AD61，AD62中有一个的输出根据写入数据DIN的值被激活。这里，假设与电路AD61的输出被激活。数据线DL由接收被激活的那一输出的三态缓冲器B61激活。这样，数据线DL的电压就升到电源电压(VDD)电平。另一条数据线/DL仍维持着接地电压电平不变。

数据线DL升到电源电压(VDD)电平以后，N沟道型MOS晶体管T61～T64就导通。列选择电路63，64根据来自列地址解码器61的列地址信号C2将对应于对应于应该存取的存储单元的位线对的列选择信号WS1～WS4，WS5～WS8激活。这里，假设列选择信号WS1，WS5被激活。这样，N沟道型MOS晶体管T71，T75就导通了。被预充电到1/2VDD电平的位线BL1的电平就下降了，下降量为N沟道型MOS晶体管T61，T71的阈值电压Vtn，最终成为(VDD-Vtn)。另一方面，因N沟道型MOS晶体管T65截止，故位线/BL1的电位仍维持在1/2VDD上不变。

之后，传感放大器S61由传感放大驱动器66激活，位线对(BL1，/BL1)的电位差就被放大，存储单元MC61中就被写入高电平数据。

(效果)

如上所述，在本发明的第3个实施例所涉及的DRAM中，写入驱动器60根据写入数据DIN和对应于应该写入该数据的存储单元的那一列地址信号C1，将数据线DL，/DL中之一激活。由数据线DL，/DL的电压控制用以自数据线DL，/DL把该数据写到位线BL1～BL4，/BL1～/BL4的N沟道型MOS晶体管T61～T68的导通/截止。因此，无需在列方向上布置用以控制N沟道型MOS晶体管T61～T68导通/截止的信号线。从而可大大地减小布线层的平面布置面积。

不仅如此，还可布置电源布线来代替布置用以控制N沟道型MOS晶体管T61～T68导通/截止的信号线。因此，不仅可强化电源，还可提高对数据线对DL，/DL的屏蔽效果。

(变形例)

需提一下，用P沟道型MOS晶体管代替N沟道型MOS晶体管T61～T68，也能得到同样的效果。只不过是，这时不是把数据线对(DL，/DL)预充电到接地电压电平，而是要把它预充电到电源电压电平。

也可用CMOS晶体管代替N沟道型MOS晶体管T61～T68，若如此，既能向高电压侧写入数据，也能向低电压侧写入数据，故可更进一步地强化写入电平。

也可将数据线DL的电压加给N沟道型MOS晶体管T65～T68的栅极，将数据线/DL的电压加给N沟道型MOS晶体管T61～T64。这样，对位线的写入电平就不会比电源电压低晶体管的阈值电压这一部分了。在用P沟道型MOS晶体管、CMOS晶体管代替N沟道型MOS晶体管T61～T68的情况下，这一效果也是不变的。

本实施例中的技术能被用到图1及图4所示的DRAM上。

(第4个实施例)

—整体结构—

图7为一方框图，示出了本发明的第4个实施例所涉及的DRAM的整体结构。图7所示的DRAM和图6所示的DRAM的不同之处如下。详细而言，图7所示的DRAM中，未设图6所示的数据线预充电电路67；写入驱动器60不包括图6所示的三态缓冲器B61，B62；N沟道型MOS晶体管T61～T68被接在接收接地电压的接地节点和N沟道型MOS晶体管T71～T78之间；还包括控制电路68；控制电路68根据来自指令解码器62的允许信号WE而激活，且根据来自列地址解码器61的列地址信号C1将激活的信号传给与电路AD61，AD62的输入；与电路AD61输出写入数据DIN与来自控制电路68的信号的逻辑积；与电路AD62输出写入数据的反转数据/DIN与来自控制电路68的信号的逻辑积。除上述几点不同以外，其它地方都和图6所示的DRAM一样。

(写入操作)

其次，对按上述构成的DRAM的写入操作进行说明。且这里说明的是将低电平数据写到存储单元MC61中的情况。

写入指令(WRITE)被输到指令解码器62中。指令解码器62根据写入指令来将激活的允许信号WE输出。对应于应该写入数据的存储单元MC61的字线WL1被激活，对应于数据该被写到其中的存储单元MC61的列地址信号被传给列地址解码器61。列地址解码器61根据该列地址信号将激活的列地址信号C1输给控制电路68。控制电路68响应于此，将激活的信号输给与电路AD61，AD62的输入。列地址解码器61将对应于应该存取的存储单元的列地址信号C2输给列选择电路63，64。

写入数据DIN被传给与电路AD61，AD62，与电路AD61，AD62中有一个的输出根据写入数据DIN的值被激活。换句话说，数据线DL，/DL中有一条被激活。这里，假设与电路AD61的输出即数据线DL被激活。被激活的数据线DL被升压到电源电压(VDD)电平。

数据线DL升到电源电压(VDD)电平以后，N沟道型MOS晶体管T61～T64就随着导通。列选择电路63，64根据来自列地址解码器61的列地址信号C2将对应于对应于应该存取的存储单元的位线对的列选择信号WS1～WS4，WS5～WS8激活。这里，假设列选择信号WS1，WS5被激活。这样，N沟道型MOS晶体管T71就导通，位线BL1就成为接地电压电平。另一方面，因N沟道型MOS晶体管T65截止，故位线/BL1的电位仍维持在1/2VDD上不变。

之后，传感放大器S61由传感放大驱动器66激活，位线对(BL1，/BL1)的电位差被放大，低电平数据就被写到存储单元MC61中。

(效果)

如上所述，在本发明的第4个实施例所涉及的DRAM中，使用数据线DL，/DL仅来作控制N沟道型MOS晶体管T61～T68导通/截止的信号线，故除了能得到图6所示的DRAM所带来的效果外，还能得到以下效果。

换句话说，和图6所示的DRAM相比，更容易对电路进行平面布置，面积会更小。

还因不必设将数据线DL，/DL预充电的电路，故电路的平面布置面积及功耗都会减小。

(变形例)

可用P沟道型MOS晶体管或者CMOS晶体管代替N沟道型MOS晶体管T61～T68。

本实施例中的技术能被用到图1及图4所示的DRAM上。

(第5个实施例)

在第3及第4个实施例中，写入是通过把位线对中之一拉上或者拉下来进行的。在第5个实施例中，对在进行这样的写入操作时有效的技术进行说明。下面，参考图7及图8进行说明。这里以将高电平数据写到低电平数据已写到存储单元MC65中的情况为例进行说明。

写入指令(WRITE)被输到指令解码器62中，指令解码器62根据写入指令来将激活的允许信号WE输出，对应于应该写入数据的存储单元MC65的列地址信号被传给列地址解码器61。列地址解码器61根据该列地址信号将激活的列地址信号C1输给控制电路68。控制电路68响应于此，将激活的信号输给与电路AD61，AD62的输入。列地址解码器61将对应于对应于存储单元MC65的位线对(BL1，/BL1)的列地址信号C2输给列选择电路63，64。

对应于存储单元MC65的字线WL2被激活，低电平数据被从存储单元MC65读到位线/BL1上。这样，已预充电到1/2VDD电平的位线/BL1的电位就下降。

高电平写入数据DIN被传给与电路AD61，AD62，与电路AD61的输出据此而被激活，数据线DL就升压到电源电压(VDD)电平。数据线DL升到电源电压(VDD)电平以后，N沟道型MOS晶体管T61～T64就随着导通。列选择电路64，63根据来自列地址解码器61的列地址信号C2激活列选择信号WS1，WS5。于是，N沟道型MOS晶体管T71，T75就导通。结果，已预充电到1/2VDD电平的位线BL1被拉下且拉到接地电压电平。

位线BL1被拉到接地电压电平以后，就在规定期间内将预充电信号PR2激活。位线BL1，/BL1就被升压。位线/BL1升压到1/2VDD电平附近，位线BL1比接地电压电平稍微有点上升。

之后，预充电信号PR2不被激活，于是，位线BL1再次被拉到接地电压电平，位线/BL1仍维持在1/2VDD电平上。

之后，传感放大器激活信号被激活，传感放大器S61由此而被激活，位线对(BL1，/BL1)的电位差被放大，高电平数据就写到存储单元MC65中了。

如上所述，在把位线对中之一拉下(或者拉上)而进行写入这样的方式下，写入容限就会因从存储单元读出的数据而变小。随着电源电压变低，位线和存储单元间的电容比变小，这一现象就不可忽视了。

然而，在第5个实施例所涉及的写入方式下，将数据从存储单元读出的数据线对一度被升压到预充电电平，故至少确保了读出操作下位线间的电位差，以能够在充分大的容限下进行写入操作。

(第6个实施例)

(DRAM的整体结构)

图9为一方框图，示出了本发明的第6个实施例所涉及的DRAM的整体结构。图9所示的DRAM包括：存储块BK0，BK1、数据线对(DL0，/DL0)，(DL1，/DL1)、字线WLa，WLb、列选择线CSL0，CSL1、读出放大器RA0，RA1、传输门TG1，TG2、输出缓冲器90～92、数据输出端DOUT0，DOUT1，PDOUT。

每一个存储块BK0，BK1包括：多个设在行及列上的存储单元(图9中示出MCa及MCb作代表)、多条设在行上的字线(图9中示出WLa及WLb作代表)、多条设在列上的位线对(图9中示出(BLa，BLb)作代表)、将位线对(BLa，BLb)的电位差放大的传感放大器SA、列选择门CSG。列选择门CSG对应于位线对BLa及BLb而设，且接在所对应的位线对(BLa，BLb)和数据线对(DL0，/DL0)，(DL1，/DL1)之间。

字线WLa，WLb纵断存储块BK0，BK1，列选择线CSL0，CSL1根据列地址信号让所对应的列选择门CSG接通/切断。

读出放大器RA0包括：主放大器MA0和三态缓冲器TB0。主放大器MA0根据激活的允许信号RE0而激活，来放大数据线对(DL0，/DL0)上的信号。当允许信号RE0为激活状态时，三态缓冲器TB0就根据主放大器MA0的输出驱动输出节点N0；当允许信号RE0为非激活状态时，三态缓冲器TB0使输出节点N0为高阻抗状态。具体而言，当允许信号RE0为激活状态且由主放大器MA0放大了的数据线对(DL0，/DL0)的信号电平为(H，L)电平时，三态缓冲器TB0就将输出节点N0驱动到高电平(电源电压VDD电平)。另一方面，当允许信号RE0为激活状态且由主放大器MA0放大了的数据线对(DL0，/DL0)的信号电平为(L，H)电平时，三态缓冲器TB0就将输出节点N0驱动到低电平(接地电压VSS电平)。

读出放大器RA1包括：主放大器MA1和三态缓冲器TB1。主放大器MA1根据激活的允许信号RE1而激活，来放大数据线对(DL1，/DL1)上的信号。当允许信号RE1为激活状态时，三态缓冲器TB1就根据主放大器MA1的输出驱动输出节点N1；当允许信号RE1为非激活状态时，三态缓冲器TB1使输出节点N1为高阻抗状态。具体而言，当允许信号RE1为激活状态且由主放大器MA1放大了的数据线对(DL1，/DL1)的信号电平为(H，L)电平时，三态缓冲器TB1就将输出节点N1驱动到高电平(电源电压VDD电平)。另一方面，当允许信号RE1为激活状态且由主放大器MA1放大了的数据线对(DL1，/DL1)的信号电平为(L，H)电平时，三态缓冲器TB1就将输出节点N1驱动到低电平(接地电压VSS电平)。

传输门TG2接在三态缓冲器TB0的输出节点N0和三态缓冲器TB1的输出节点N1之间，且根据位宽选择信号BWS而接通/截止。当读出数据的位宽为1位时，给出的是激活的位宽选择信号BWS。传输门TG2根据激活的位宽选择信号BWS而接通。当读出数据的位宽为2位时，给出的是非激活的位宽选择信号BWS。传输门TG2根据非激活的位宽选择信号BWS而截止。

输出缓冲器90包括：锁存电路L90和反相器IV90。锁存电路L90锁存住三态缓冲器TB0的输出节点N0的电压电平并将它输给反相器IV90。反相器IV90将来自锁存电路L90的输出反转并将它传给数据输出端DOUT0。

输出缓冲器91包括：锁存电路L91和反相器IV91。锁存电路L91锁存三态缓冲器TB1的输出节点N1的电压电平并将它输给反相器IV91。反相器IV91将来自锁存电路L91的输出反转并将它传给数据输出端DOUT1。

传输门TG1接在三态缓冲器TB0的输出节点N0和节点N2之间，且根据测试模式信号TEST而接通/截止。当DRAM为测试模式时，给出的是激活的测试模式信号TEST。传输门TG1根据激活的测试模式信号TEST而接通，节点N0和节点N2就连接起来了。当DRAM为通常模式时，给出的是非激活的测试模式信号TEST。传输门TG1根据非激活的测试模式信号TEST而截止，节点N0和节点N2便进入非连接状态。

输出缓冲器92包括：锁存电路L92和反相器IV92。锁存电路L92锁存节点N2的电压电平并将它输给反相器IV92。反相器IV92将来自锁存电路L92的输出反转并将它传给数据输出端PDOUT。

(读出操作)

其次，对按上述构成的DRAM的读出操作进行说明。这里对通常模式和测试模式分开说明。

(1)通常模式时

给出非激活的测试模式信号TEST后，传输门TG1截止。由位宽选择信号BWS选择读出数据的位宽，这里选择2位或者1位。下面，对读出数据的位宽为2位的情况和为1位的情况分开说明。

(a)读出数据的位宽为2位时

给出非激活的位宽选择信号BWS后，传输门TG2截止。由行解码器(未示)选择对应于行地址信号的字线(这里为WLa)；由列解码器(未示)选择对应于列地址信号的列选择线CSL0和CSL1。对应于列选择线CSL0，CSL1的列选择门CSG因此而接通，存储块BK0，BK1内的位线对(BLa，BLb)就与数据线对(DL0，/DL0)及(DL1，/DL1)连接起来了。从存储块BK0，BK1内的存储单元MCa读到位线对(BLa，BLb)上的数据就被转送到数据线对(DL0，/DL0)及(DL1，/DL1)上。

激活的允许信号RE0及RE1传给读出放大器RA0及RA1后，读出放大器RA0及RA1就被激活，读到数据线对(DL0，/DL0)，(DL1，/DL1)上的数据便由主放大器MA0及MA1放大。三态缓冲器TB0及TB1便根据由主放大器MA0及MA1放大了的数据而将输出节点N0及N1驱动到高电平或者低电平，由三态缓冲器TB0及TB1驱动的节点N0及N1的电压被锁存电路L90及L91锁存，又被反相器IV90及IN91反转，最后被作为2位数据从数据输出端DOUT0及DOUT1输给外部。就这样，在从主放大器MA0及MA1被激活到数据被输出到数据输出端DOUT0及DOUT1上这一段时间里，不在锁存电路L90及L91中进行时刻调整就能高速地输出数据。之后，允许信号RE0及RE1不被激活，三态缓冲器TB0及TB1和输出节点N0及N1就等价于非连接状态(高阻抗状态)。因此，可防止由锁存电路L90及L91保持的数据遭到破坏。而且，只要允许信号RE0及RE1不被激活，即使读出操作指令被输入，由锁存电路L90及L91保持的数据也不会遭到破坏。

(b)读出数据的位宽为1位时

给出激活的位宽选择信号BWS后，传输门TG2接通。由行解码器(未示)选择对应于行地址信号的字线(这里为WLa)；由列解码器(未示)选择对应于列地址信号的列选择线CSL0或者CSL1(这里设为CSL1)。对应于列选择线CSL1的列选择门CSG因此而接通，存储块BK1内的位线对(BLa，BLb)就与数据线对(DL1，/DL1)连接起来了。从存储块BK1内的存储单元MCa读到位线对(BLa，BLb)上的数据就被转送到数据线对(DL1，/DL1)上。

非激活的允许信号RE0传给读出放大器RA0，激活的允许信号RE1传给读出放大器RA1。主放大器MA0及三态缓冲器TB0根据非激活的允许信号RE0而不被激活。三态缓冲器TB0和输出节点N0就等价于非连接状态(高阻抗状态)。另一方面，主放大器MA1及三态缓冲器TB1根据激活的允许信号RE1而被激活，读到数据线对(DL1，/DL1)上的数据也就由主放大器MA1放大。三态缓冲器TB1根据由主放大器MA1放大了的数据而将输出节点N1驱动到高电平或者低电平，由三态缓冲器TB1驱动的输出节点N1的电压通过传输门TG2被转送到输出节点N0，又被锁存电路L90锁存起来。由锁存电路L90锁存的数据由反相器IN90反转，最后被作为1位数据被从数据输出端DOUT0输给外部。就这样，在从主放大器MA1被激活到数据被输出到数据输出端DOUT0上这一段时间里，不在锁存电路L90中进行时刻调整就能高速地输出数据。之后，允许信号RE1不被激活，三态缓冲器TB1和输出节点N1就等价于非连接状态(高阻抗状态)。

需提一下，当读出数据的位宽为1位时，未使用的锁存电路L91被控制得它不能锁存数据，这样就能防止锁存电路间的数据在将输出节点N0和输出节点N1连接起来时发生冲突。

如上所述，读出放大器RA0及RA1根据激活的允许信号RE0及RE1而被激活，并根据读到数据线对(DL0，/DL0)及(DL1，/DL1)上的数据驱动输出节点N0及N1；还根据非激活的允许信号RE0及RE1而不被激活，使输出节点N0和N1处于高阻抗状态。这样就没有必要控制在后级锁存电路L90和L91中锁存及输出数据的时刻了。主放大器MA0及MA1被激活后，就可马上高速地将数据输给数据输出端DOUT0及DOUT1。

因不必控制锁存电路L90及L91的时刻，只要控制允许信号RE0及RE1的激活/非激活即可，故可使控制电路的平面布置面积小一些。

还因在锁存电路L90的前级输出节点N0和锁存电路L91的后级输出节点N1之间设了传输门TG2，故即使在改变读出数据的位宽后再用该存储器的情况下，也不用调整锁存电路L90及L91的时刻。

(2)测试模式时

给出激活的测试模式信号TEST后，传输门TG1接通，传输门TG2也接通。测试数据被从存储块BK0或者BK1内的存储单元读出，之后和通常模式一样，又由转送给数据线对(DL0，/DL0)或者(DL1，/DL1)。转送给数据线对(DL0，/DL0)或者(DL1，/DL1)的测试数据，和通常模式一样，再由读出放大器RA0或者RA1放大，之后被输出给输出节点N0或者N1。输给输出节点N0或者N1的测试数据通过传输门TG1(及TG2)而被转送到节点N2上，由锁存电路L92锁存。由锁存电路L92锁存的测试数据又由反相器IV92反转，之后从测试数据输出用数据输出端PDOUT输出。

因在图9所示的DRAM中，在锁存电路L92的前级节点N2和输出节点N0之间设了传输门TG1，故和利用开关等在输出端将多个正常输出电气地捆起来作为1个测试输出而检查它的情况相比，输出缓冲器的负荷变小，也就可以和通常模式时一样将信号传给接收输出数据的系统了。

因在锁存电路L92的前级节点N2和输出节点N0之间设了传输门TG1，也就不必对测试模式下所使用的锁存电路L92的时刻进行调整了。因此，主放大器MA0或者MA1被激活以后，就可马上高速地将测试数据输给数据输出端PDOUT。

需提一下，在测试模式下，只要进行控制而不锁存输出缓冲器90及91中的锁存电路L90及L91，就能防止将节点N2和输出节点N0及N1连接起来时，数据在锁存电路之间发生冲突。也就能让测试模式下锁存电路L92的数据保持特性和通常模式下锁存电路L90及L91的数据保持特性一样，锁存能力特性也就能够由于负荷的减少而得到提高。

(第7个实施例)

(DRAM的整体结构)

图10为一方框图，示出了本发明的第7个实施例所涉及的DRAM的整体结构。图10所示的DRAM包括：存储块BK0，BK1、位线对(DL0，/DL0)，((DL1，/DL1)、字线WLa，WLb、列选择线CSL0，CSL1、读出放大器RA10，RA11、输出缓冲器100，110、传输门TG10、数据输出端DOUT0，DOUT1。

读出放大器RA10和RA11，根据激活的允许信号RE10，RE11而激活，来放大数据线对(DL0，/DL0)，(DL1，/DL1)上的信号。

输出缓冲器100和110，根据激活的允许信号RE10，RE11而激活，且用和位宽选择信号BWS相当的驱动能力将来自读出放大器RA10，RA11的输出信号输给数据输出端DOUT0，DOUT1。

传输门TG10，被接在节点N10和节点N11之间且根据位宽选择信号BWS接通/截止，节点N10，N11为输出缓冲器100，110的输出节点和数据输出端DOUT0，DOUT1之间的节点。当读出数据的位宽为1位时，给出的是激活的位宽选择信号BWS，传输门TG10也就根据激活的位宽选择信号BWS而接通；当读出数据的位宽为2位时，给出的是非激活的位宽选择信号BWS，传输门TG10也就根据非激活的位宽选择信号BWS而截止。

(输出缓冲器的内部结构)

图11为一方框图，示出了图10所示的输出缓冲器100的内部结构。在图11中，输出缓冲器100包括：三态缓冲器TB101和TB102。

三态缓冲器TB101，包括：“与非”电路ND101、“或非”电路NR101、P沟道型MOS晶体管PT101、N沟道型MOS晶体管NT101。“与非”电路ND101输出来自读出放大器RA10的输出信号和允许信号RE10的“与非”；“或非”电路NR101输出允许信号RE10的反转信号和来自读出放大器RA10的输出信号的“或非”。P沟道型MOS晶体管PT101被接在电源节点和输出节点N101之间，且其栅极接收“与非”电路ND101的输出。电源节点接收电源电压VDD。N沟道型MOS晶体管NT101被接在输出节点N101和接地节点之间，且其栅极接收“或非”电路NR101的输出。接地节点接收接地电压VSS。输出节点N101被接在图10所示的节点N10上。

当允许信号RE10激活时，按上述构成的三态缓冲器TB101就根据来自读出放大器RA10的输出信号驱动输出节点N101；当允许信号RE10不激活时，它就使输出节点N101处于高阻抗状态。

三态缓冲器TB102，包括：“与非”电路ND102、“或非”电路NR102、P沟道型MOS晶体管PT102、N沟道型MOS晶体管NT102。“与非”电路ND102输出来自读出放大器RA10的输出信号、允许信号RE10及位宽选择信号BWS的“与非”；“或非”电路NR102输出位宽选择信号BWS的反转信号、允许信号RE10的反转信号及来自读出放大器RA10的输出信号的“或非”。P沟道型MOS晶体管PT102被接在电源节点和输出节点N102之间，且其栅极接收“与非”电路ND102的输出。N沟道型MOS晶体管NT102被接在输出节点N102和接地节点之间，且其栅极接收“或非”电路NR102的输出。输出节点N102被接在图10所示的节点N10上。

当位宽选择信号BWS及允许信号RE10都激活时，按上述构成的三态缓冲器TB102就根据来自读出放大器RA10的输出信号驱动输出节点N102；当位宽选择信号BWS及允许信号RE10中有一个不激活时，它就使输出节点N102处于高阻抗状态。

需提一下，图10所示的输出缓冲器110的内部结构和图11所示的输出缓冲器100的内部结构一样。

(读出操作)

其次，参考图10及图11，说明按上述构成的DRAM的读出操作。该DRAM能根据位宽选择信号BWS把读出数据的位宽切换到2位或者1位。下面，分开说明读出数据的位宽为2位时的情况和它为1位时的情况。

(1)读出数据的位宽为2位时

给出非激活的位宽选择信号BWS后，传输门TG10截止。还有，输出缓冲器100，110内的三态缓冲器TB 102不激活，输出节点N102处于高阻抗状态。

由行解码器(未示)选择对应于行地址信号的字线(这里为WLa)；由列解码器(未示)选择对应于列地址信号的列选择线CSL0和CSL1。对应于列选择线CSL0及CSL1的列选择门CSG因此而接通，存储块BK0及BK1内的位线对(BLa，BLb)就与数据线对(DL0，/DL0)及(DL1，/DL1)连接起来了。从存储块BK0及BK1内的存储单元MCa读到位线对(BLa，BLb)上的数据就被转送到数据线对(DL0，/DL0)及(DL1，/DL1)上。

激活的允许信号RE10及RE11被传给读出放大器RA10，RA11及输出缓冲器100，110。读出放大器RA10及RA11根据激活的允许信号RE10，RE11而被激活，读到数据线对(DL0，/DL0)及(DL1，/DL1)上的数据便由读出放大器RA10及RA11放大。

输出缓冲器100，110内的三态缓冲器TB101根据激活的允许信号RE10及RE11而被激活，三态缓冲器TB102仍原样不激活。输出缓冲器100及110内的三态缓冲器TB101根据来自读出放大器RA10及RA11内的输出信号来驱动输出节点N101。由输出缓冲器100及110内的三态缓冲器TB101驱动的输出节点N101的电压自数据输出端DOUT0及DOUT1被作为2位数据输给外部。

(2)读出数据的位宽为1位时

给出激活的位宽选择信号BWS后，传输门TG10接通。由行解码器(未示)选择对应于行地址信号的字线(这里为WLa)；由列解码器(未示)选择对应于列地址信号的列选择线CSL0或者CSL1(这里设为CSL0)。对应于列选择线CSL0的列选择门CSG因此而接通，存储块BK0内的位线对(BLa，BLb)就与数据线对(DL0，/DL0)连接起来了。从存储块BK0内的存储单元MCa读到位线对(BLa，BLb)上的数据就被转送到数据线对(DL0，/DL0)上。

激活的允许信号RE10给了读出放大器RA10，非激活的允许信号RE11给了读出放大器RA11。读出放大器RA11及输出缓冲器110根据非激活的允许信号RE11而不被激活，输出缓冲器110内的三态缓冲器TB101及TB102的输出节点N101及N102就成为高阻抗状态。读出放大器RA10根据激活的允许信号RE10而被激活，读到数据线对(DL0，/DL0)的数据由读出放大器RA10放大。输出缓冲器100内的三态缓冲器TB101及TB102根据激活的允许信号RE10而被激活。输出缓冲器100内的三态缓冲器TB101及TB102根据来自读出放大器RA10的输出信号驱动输出节点N101及N102。换句话说，节点N10由三态缓冲器TB101及TB102驱动。读出数据的位宽为1位时，输出缓冲器100，110的负荷比位宽为2位时的大。原因是位宽为1位时，节点N10及节点N11间存在布线、传输门TG10等。于是，在该DRAM中，在读出数据的位宽为1位时，让三态缓冲器TB101及TB102都工作，从而让这时的输出缓冲器100，110的驱动能力比位宽为2位时的大。由输出缓冲器100内的三态缓冲器TB101及TB102驱动的节点N10的电压经过(传输门TG10)～(节点N11)而被作为1位数据从数据输出端DOUT1输向外部。

需提一下，这里让数据输出端DOUT1为1位数据的输出端，不仅如此，也可让数据输出端DOUT0为1位数据的输出端。此时，让输出缓冲器110的驱动能力和上述输出缓冲器100的驱动能力一样大。

(效果)

如上所述，因在第7个实施例所涉及的DRAM中，分别在输出缓冲器100，110设了三态缓冲器TB101，TB102，故读出数据的位宽为1位时输出缓冲器100，110的驱动能力比读出数据的位宽为2位时输出缓冲器100，110的驱动能力大。结果，可缩小读出数据的位宽为2位时和为1位时，存取时间的偏差。

还因在读出数据的位宽为1位时，输出缓冲器100及110中之与数据读出无关的输出缓冲器不被激活，故即使增大与数据读出有关的输出缓冲器的驱动能力，也能抑制整个DRAM的功耗增加。

(变形例)

需提一下，这里对读出数据的位宽为2位/1位时的情况进行了说明，即使位宽不是2位/1位，上述输出缓冲器也同样适用。

还有，这里设输出缓冲器100，110内有2个三态缓冲器，3个以上也是可以的。

还有，可采用以下做法控制输出缓冲器内的三态缓冲器。即让对应于位宽而设的三态缓冲器在各自规定的位宽时激活，或者让它们在某一位宽以下时才开始激活。

还可利用能够认识位宽的外部输入、分给位宽的保险丝来控制位宽选择信号BWS。

这里说明了输出缓冲器100，110，它们是能够根据位宽改变驱动能力的缓冲器的一个应用例。和输出缓冲器100，110一样的缓冲器，也能被用到负荷随位宽而变的输入电路、输出电路等中。

这里，输出缓冲器100，110的驱动能力随读出数据的位宽而变，而在实际器件中，只要做到在存取时间等性能上出现问题时，也能改变输出缓冲器100，110的驱动能力，所提供的半导体存储器就最好。

(第8个实施例)

本发明中的第8个实施例所涉及的DRAM，包括：图12所示的输出缓冲器100，110(代替图11所示的输出缓冲器100，110)，还包括：图12所示的频率检测电路120。其它结构和图10所示的DRAM一样。

在图12中，当DRAM的工作频率在规定频率以上时，频率检测电路120输出激活的判断信号FS；其它时候，它则输出非激活的判断信号FS。

三态缓冲器TB102内的“与非”电路ND102输出来自读出放大器RA10(RA11)的输出信号、允许信号RE10(RE11)及判断信号FS的“与非”；“或非”电路NR102输出判断信号FS的反转信号、允许信号RE10(RE11)的反转信号及来自读出放大器RA10(RA11)的输出信号的“或非”。当判断信号FS及允许信号RE10(RE11)都激活时，图12所示的三态缓冲器TB102就根据来自读出放大器RA10(RA11)的输出信号驱动输出节点N102；当判断信号FS及允许信号RE10(RE11)中有一个不激活时，它就使输出节点N102处于高阻抗状态。

其次，说明按上述构成的输出缓冲器100(110)的工作情况。

当DRAM的工作频率比规定频率低时，频率检测电路120输出非激活的判断信号FS，三态缓冲器TB102根据非激活的判断信号FS而不被激活，输出节点N102进入高阻抗状态。于是，输出缓冲器100(110)就仅利用三态缓冲器TB101来驱动节点N10(N11)。

相反，当DRAM的工作频率等于或者大于规定频率时，频率检测电路120就输出激活的判断信号FS，输出缓冲器100(110)就利用三态缓冲器TB102和TB101来驱动节点N10(N11)。

如上所述，因当DRAM的工作频率比规定频率低时，输出缓冲器100及110不激活三态缓冲器TB102，故整个功耗就减少了由三态缓冲器TB102所消耗的那一部分功耗。

还有，若在规格上不让限制存取时间、循环时间的情况下，根据工作频率来改变输出缓冲器的驱动能力，就能自动地设定最佳的功耗。

(第9个实施例)

(DRAM的整体结构)

图13为一方框图，示出了本发明的第9个实施例所涉及的DRAM的整体结构。图13所示的DRAM，包括：写入电路130、主块MBK0，MBK1、数据线对(DL0，/DL0)～(DL3，/DL3)。

写入电路130中包括：反相器IV0～IV3、N沟道型MOS晶体管T0～T7、与电路AD130～AD137、控制电路131。N沟道型MOS晶体管T0接在节点N130和节点N134之间，N沟道型MOS晶体管T2，T4，T6也同样分别接在节点N131和节点N135之间，节点N132和节点N136之间，N133和节点N137之间，且都根据地址位A0而导通/截止。地址位A0为对应于应该存取的存储单元的地址信号的一部分。节点N130～N133接收写入数据DIN0～DIN3。反相器IV0～IV3分别接在节点N130～N133和N沟道型MOS晶体管T1，T3，T5，T7之间，且将写入数据DIN0～DIN3反转。N沟道型MOS晶体管T1，T3，T5，T7分别接在反相器IV0～IV3的输出节点和节点N134～N137之间，且根据地址位A1而导通/截止。地址位A1为对应于应该存取的存储单元的地址信号的一部分。控制电路131根据列地址信号而输出控制信号C10～C13。与电路AD130，AD132，AD134，AD136分别将传给节点N134～N137的写入数据和来自控制电路131的控制信号C10～C13的逻辑积输给数据线DL0～DL3；而与电路AD131，AD133，AD135，AD137分别将传给节点N134～N137的写入数据的反转数据和来自控制电路131的控制信号C10～C13的逻辑积输给数据线/DL0～/DL3。

主块MBK0中，包括：副块SBK00～SBK03、列选择电路141，142、列选择线WS141～WS148、位线预充电电路143、传感放大驱动器144、布线NGA0，NGB0。布线NGA0，NGB0的一端接在接收电源电压VDD的电源节点上，另一端共同接在副块SBK00～SBK03上。副块SBK00～SBK03分别对应于数据线对(DL0，/DL0)～(DL3，/DL3)而设。列选择电路141，142根据地址位A0而激活，且将对应于列地址信号的列选择线WS141～WS144，WS145～WS148激活。位线预充电电路143根据预充电信号PR10而将副块SBK00～SBK03内的位线(未示)通过布线SEP，SEN预充电到1/2VDD。传感放大驱动器144激活副块SBK00～SBK03内的传感放大器(未示)。

主块MBK1中，包括：副块SBK10～SBK13、列选择电路151，152、列选择线WS151～WS158、位线预充电电路153、传感放大驱动器154、布线NGA1，NGB1。布线NGA1，NGB1的一端接在接收接地电压VSS的接地节点上，另一端共同接在副块SBK10～SBK13上。副块SBK10～SBK13分别对应于数据线对(DL0，/DL0)～(DL3，/DL3)而设。列选择电路151，152根据地址位A1而被激活，且将对应于列地址信号的列选择线WS151～WS154，WS155～WS158激活。位线预充电电路153根据预充电信号PR11而将副块SBK10～SBK13内的位线(未示)通过布线SEP，SEN预充电到1/2VDD。传感放大驱动器154激活副块SBK10～SBK13内的传感放大器(未示)。

(副块SBK00的内部结构)

图14为一方框图，示出了图13所示的副块SBK00的内部结构。如图14所示，副块SBK00中包括：存储单元MC141～MC148、字线WL11，WL12、位线对(BL11，/BL11)～(BL14，/BL14)、传感放大器S141～S144、N沟道型MOS晶体管T141～T148、T151～T158。

存储单元MC141～MC148被布置在行及列上。字线WL11，WL12被布置在行上，字线WL11是布置给存储单元MC141～MC144的；字线WL12是布置给存储单元MC145～MC148的。位线对(BL11，/BL11)～(BL14，/BL14)被布置在列上，位线BL11～BNL14是布置给存储单元MC141～MC144的；位线/BL11～/BNL14则是布置给存储单元MC145～MC148的。

N沟道型MOS晶体管T141～T144接在布线NGB0和N沟道型MOS晶体管N151～N154之间，且都由栅极接收数据线DL0的电压。N沟道型MOS晶体管N151～N154接在N沟道型MOS晶体管T141～T144和位线BL11～BL14之间，且根据列选择线WS141～WS144的电压电平而导通/截止。

N沟道型MOS晶体管T145～T148接在布线NGA0和N沟道型MOS晶体管N155～N158之间，且都由栅极接收数据线/DL0的电压。N沟道型MOS晶体管N155～N158接在N沟道型MOS晶体管T145～T148和位线/BL11～/BL14之间，且根据列选择线WS145～WS148的电压电平而导通/截止。

传感放大器S141～144将位线对(BL11，/BL11)～(BL14，/BL14)的电位差放大。

需提一下，副块SBK01～SBK03，SBK10～SBK13的内部结构和图14所示的副块SBK00的内部结构一样。

(写入操作)

其次，对按上述构成的DRAM的写入操作进行说明。在该DRAM中，是通过将被预充电到1/2VDD电平的位线对中之一拉上或者拉下而来写入数据的。具体而言，将位线对中之一拉上而来将数据写到主块MBK0内的副块SBK00～SBK03中；将位线对中之一拉下而来将数据写到主块MBK1内的副块SBK10～SBK13中。还有，主块MBK0由地址信号中的地址位A0来选择，主块MBK1由地址信号中的地址位A1来选择。下面，分开说明将数据写到主块MBK0内的存储单元中和将数据写到主块MBK1内的存储单元中的情况。

(1)将数据写到主块MBK0内的存储单元里的情况

以将高电平数据DIN0～DIN3写到副块SBK00～SBK03内的存储单元MC141里的情况为例进行说明。

首先，副块SBK00～SBK03内的位线对(BL11，/BL11)～(BL14，/BL14)由位线预充电电路143预充电到1/2VDD电平上。

给出对应于应该存取的存储单元的地址信号，地址信号中的地址位A0被激活，地址位A1不被激活。写入电路130内的N沟道型MOS晶体管T0，T2，T4，T6根据激活的地址位A0而导通。另一方面，N沟道型MOS晶体管T1，T3，T5，T7根据非激活的地址位A1而截止。高电平的写入数据DIN0～DIN3经过N沟道型MOS晶体管T0，T2，T4，T6而被传给与电路AD130～AD137的输入。控制电路131根据地址信号而将激活的控制信号C10～C13传给与电路AD130～AD137。这样，与电路AD130，AD132，AD134，AD136的输出被激活，与电路AD131，AD133，AD135，AD137的输出不被激活。也就是说，数据线DL0～DL3成为高电平(VDD电平)；数据线/DL0～/DL3成为低电平(VSS电平)。结果，副块SBK00～SBK03内的N沟道型MOS晶体管T141～T144导通，N沟道型MOS晶体管T145～T148截止。

副块SBK00～SBK03内的字线WL11根据地址信号而被激活。这样，数据就被从副块SBK00～SBK03内的存储单元MC141中读到位线BL11上。列选择电路141，142根据激活的地址位A0而被激活，列选择线WS141，WS145由列选择电路141，142激活。这样，副块SBK00～SBK03内的N沟道型MOS晶体管T151，T155就导通。因N沟道型MOS晶体管T141导通了，故副块SBK00～SBK03内的位线BL11就和布线NGB0连接起来了。布线NGB0的另一端被接在电源节点上。因此，位线BL11的电位就从预充电电位开始上升。另一方面，因N沟道型MOS晶体管T145截止，故位线/BL11的电位仍维持在1/2VDD电平上。然后，传感放大器S141被激活，位线对(BL11，/BL11)的电位差就被增大。这样，位线BL11的电位就成为VDD电平，位线/BL11的电平就成为VSS电平。高电平数据DIN0～DIN3就这样被写到副块SBK00～SBK03内的存储单元MC141中了。

(2)将数据写到主块MBK1内的存储单元里的情况

以将高电平数据DIN0～DIN3写到副块SBK10～SBK13内的存储单元MC141内的情况为例进行说明。

首先，副块SBK10～SBK13内的位线对(BL11，/BL11)～(BL14，/BL14)由位线预充电电路153预充电到1/2VDD电平上。

给出对应于应该存取的存储单元的地址信号，地址信号中的地址位A0不被激活，地址位A1被激活。写入电路130内的N沟道型MOS晶体管T1，T3，T5，T7根据激活的地址位A1而导通。另一方面，N沟道型MOS晶体管T0，T2，T4，T6根据非激活的地址位A0而截止。高电平的写入数据DIN0～DIN3由反相器IV0～IV3反转，之后经过N沟道型MOS晶体管T1，T3，T5，T7而被传给与电路AD130～AD137的输入。控制电路131根据地址信号而将激活的控制信号C10～C13传给与电路AD130～AD137。这样，与电路AD131，AD133，AD135，AD137的输出被激活，与电路AD130，AD132，AD134，AD136的输出不被激活。也就是说，数据线DL0～DL3成为低电平(VSS电平)；数据线/DL0～/DL3成为高电平(VDD电平)。结果，副块SBK10～SBK13内的N沟道型MOS晶体管T145～T148导通，N沟道型MOS晶体管T141～T144截止。

副块SBK10～SBK13内的字线WL11根据地址信号而被激活。这样，数据就被从副块SBK10～SBK13内的存储单元MC141读到位线BL11上。列选择电路151，152根据激活的地址位A1而被激活，列选择线WS151，WS155由列选择电路151，152激活。这样，副块SBK10～SBK13内的N沟道型MOS晶体管T151，T155就导通。因N沟道型MOS晶体管T141截止了，故位线BL11的电位仍维持在1/2VDD电平上。另一方面，因N沟道型MOS晶体管T145导通了，故副块SBK10～SBK13内的位线/BL11就和布线NGA1连接起来了。布线NGA1的另一端被接在接地节点上。因此，位线/BL11的电位就从预充电电位开始下降。然后，传感放大器S141被激活，位线对(BL11，/BL11)的电位差就被增大。这样，位线BL11的电位成为VDD电平；位线/BL11的电平成为VSS电平。高电平数据DIN0～DIN3就这样被写到副块SBK10～SBK13内的存储单元MC141中了。

(效果)

有时，位线的预充电电位会受存储单元矩阵、电源线的布置情况的影响而有一些变动。若在位线的预充电电位比1/2VDD电平高的情况下，通过拉上位线对中之一而来写入的话，写入容限变小。而若在位线的预充电电位比1/2VDD电平低的情况下，通过拉下位线对中之一而来写入的话，容限变小。

第9个实施例所涉及的DRAM，通过拉上位线对中之一而把数据写入能够被地址位A0认出来的主块MBK0内的存储单元中；又通过拉下位线对中之一而把数据写入能够被地址位A1认出来的主块MBK1内的存储单元中。因此，若在位线的预充电电位自1/2VDD电平上升了一些的地方布置上主块MBK1，而在位线的预充电电位自1/2VDD电平下降了一些的地方布置上主块MBK0，便能进行有一定容限的写入。

(第10个实施例)

图15为一方框图，示出了本发明的第10个实施例所涉及的DRAM的整体结构。图15中的DRAM在图13所示的DRAM的基础上，又增加了反相器IV151，IV152、N沟道型MOS晶体管T151～T154。反相器IV151将接地电压VSS反转后再将它输出。N沟道型MOS晶体管T151接在反相器IV151的输出节点和节点N151之间，并根据地址位A0而导通/截止。N沟道型MOS晶体管T153接在接收接地电压VSS的接地节点和节点N151之间，并根据地址位A1而导通/截止。反相器IV152将接地电压VSS反转后再将它输出。N沟道型MOS晶体管T152接在反相器IV152的输出节点和节点N152之间，并根据地址位A0而导通/截止。N沟道型MOS晶体管T154接在接地节点和节点N152之间，并根据地址位A1而导通/截止。

布线NGA0及NGA1的一端接在节点N151上，布线NGB0及NGB1的一端接在节点N152上。

按上述构成的DRAM，当地址位A0为激活状态而地址位A1为非激活状态时，N沟道型MOS晶体管T151，T152导通，而N沟道型MOS晶体管T153，T154截止。这样，电源电压VDD就通过节点N151及N152而被加到布线NGA0，NGB0的一端。于是，如在第9个实施例中所做的说明一样，通过拉上位线对中之一就将数据写到主块MBK0内的副块SBK00～SBK03中了。

另一方面，当地址位A0为非激活状态而地址位A1为激活状态时，N沟道型MOS晶体管T151，T152截止，而N沟道型MOS晶体管T153，T154导通。这样，接地电压VSS就通过节点N151及N152而被加到布线NGA1，NGB1的一端。于是，如在第9个实施例中所做的说明一样，通过拉下位线对中之一就将数据写到主块MBK1内的副块SBK10～SBK13中了。

这样，就能根据地址位A0，A1来将布线NGA0，NGB0，NGA1，NGB1的电压电平控制在VDD或者VSS上。

(第11个实施例)

图16为一方框图，示出了本发明的第11个实施例所涉及的DRAM的整体结构。图16所示的DRAM在图15所示的DRAM的基础上又增加了频率检测电路160和反相器IV161。当DRAM的工作频率等于或者大于所规定的频率时，频率检测电路160就输出激活的判断信号FS；除此以外，它输出非激活的判断信号FS。反相器IV161将来自频率检测电路160的判断信号FS反转。N沟道型MOS晶体管T1，T3，T5，T7，T153，T154根据来自频率检测电路160的判断信号FS而导通/截止；N沟道型MOS晶体管T0，T2，T4，T6，T151，T152根据反相器IV161的输出而导通/截止。

其次，说明按上述构成的DRAM的写入操作。

当DRAM的工作频率比所规定的频率低时，频率检测电路160就输出非激活的判断信号FS。N沟道型MOS晶体管T1，T3，T5，T7，T153，T154根据该非激活的判断信号FS而截止。另一方面，N沟道型MOS晶体管T0，T2，T4，T6，T151，T152根据来自反相器IV161的激活信号而导通。这样，电源电压VDD就通过节点N151及N152而被加到布线NGA0，NGB0，NGA1，NGB1上。于是，如在第9个实施例中所做的说明一样，通过拉上位线对中之一就将数据写到主块MBK0内的副块SBK00～SBK03中了。而且，和将数据写入主块MBK0内的副块SBK00～SBK03中一样，通过拉上位线对中之一就将数据写到主块MBK1的副块SBK10～SBK13中了。

在DRAM的工作频率大于或者等于所规定的频率时，频率检测电路160输出激活的判断信号FS。N沟道型MOS晶体管T1，T3，T5，T7，T153，T154根据该激活的判断信号FS而导通。另一方面，N沟道型MOS晶体管T0，T2，T4，T6，T151，T152根据来自反相器IV161的非激活信号而截止。这样，接地电压VSS就通过节点N151及N152而被加到布线NGA0，NGA1，NGB0，NGB1上。于是，如在第9个实施例中所做的说明一样，通过拉下位线对中之一就将数据写到主块MBK1内的副块SBK10～SBK13中了。而且，和将数据写入主块MBK1内的副块SBK10～SBK13中一样，通过拉下位线对中之一就将数据写到主块MBK0内的副块SBK00～SBK03中了。

当DRAM的工作频率较低时，足能将位线的预充电电平维持在1/2VDD电平上。而当DRAM的工作频率变高后，仅靠强化电源电路及电源线是很难将位线的预充电电平维持在1/2VDD电平上的。结果，位线的预充电电平自1/2VDD电平开始上升，写入容限就减小。然而，根据第11个实施例所涉及的DRAM，当它的工作频率大于或者等于所规定的频率时，通过拉下位线对中之一就能将数据写入。因此，就是在工作频率很高的时候，也能确保足够的写入容限。需提一下，这里，说明的是DRAM的工作频率变高，位线的预充电电平上升，以致写入容限变小的情况。相反的情况也是有的，即DRAM的工作频率变高后，位线的预充电电平却下降，以致写入容限变小。在后一种情况下，若工作频率大于或者等于所规定的频率，只要拉上位线对中之一来将数据写入就行了。例如，让来自频率检测电路160的判断信号FS的逻辑值反转即可实现。

(第12个实施例)

图17为一方框图，示出了本发明的第12个实施例所涉及的DRAM的整体结构。图17所示的DRAM，是通过用位线电平检测电路171及比较器172代替图16所示的频率检测电路160而构成的。位线电平检测电路171，检测副块SBK00～SBK03，副块SBK10～SBK13内的位线中任一条位线在预充电状态下的电压电平，并以它作位线电压Vbp输到比较器172中。比较器172对来自位线电平检测电路171的位线电压Vbp和参考电压Vbpref进行比较，并输出和对应于比较结果的判断信号BS。参考电压Vbpref是事先设定的预充电电平(这里为1/2VDD)。当位线电压Vbp比参考电压Vbpref高时，比较器172输出激活的判断信号BS；当位线电压Vbp比参考电压Vbpref低时，比较器172输出非激活的判断信号BS。反相器IV161将来自位线电平检测电路171的判断信号BS反转。N沟道型MOS晶体管T1，T3，T5，T7，T153，T154根据来自位线电平检测电路171的判断信号BS而导通/截止。

下面，对按上述构成的DRAM的写入操作进行说明。

当位线电压Vbp比参考电压Vbpref(＝1/2VDD)高时，比较器172输出激活的判断信号BS。N沟道型MOS晶体管T1，T3，T5，T7，T153，T154根据激活的判断信号BS而导通。另一方面，N沟道型MOS晶体管T0，T2，T4，T6，T151，T152根据来自反相器IV161的非激活的信号而截止。这样，接地电压VSS就通过节点N151及N152而加到布线NGA0，NGA1，NGB0，NGB1上。于是，和在第9个实施例中所说明的一样，通过拉下位线对中之一就将数据写到主块MBK1内的副块SBK10～SBK13中了。而且，和将数据写入主块MBK1内的副块SBK10～SBK13中一样，通过拉下位线对中之一就将数据写到主块MBK0内的副块SBK00～SBK03中了。

当位线电压Vbp比参考电压Vbpref(＝1/2VDD)低时，比较器172输出非激活的判断信号BS。N沟道型MOS晶体管T1，T3，T5，T7，T153，T154根据非激活的判断信号BS而截止。另一方面，N沟道型MOS晶体管T0，T2，T4，T6，T151，T152根据来自反相器IV161的激活信号而导通。这样，电源电压VDD就通过节点N151及N152而加到布线NGA0，NGA1，NGB0，NGB1上。于是，和在第9个实施例中所说明的一样，通过拉上位线对中之一就将数据写到主块MBK0内的副块SBK00～SBK03中了。而且，和将数据写入主块MBK0内的副块SBK00～SBK03中一样，通过拉上位线对中之一就将数据写到主块MBK1的副块SBK10～SBK13中了。

通常将位线的预充电电平设在1/2VDD上。但有时候，为提高对存储单元的“1”电平电荷保持特性，要将位线的预充电电平设得比1/2VDD低。此时，拉上位线对中之一来写入数据会比拉下位线对中之一来写入数据更好地确保一较大的写入容限。第12个实施例所涉及的DRAM，当位线电压Vbp比参考电压Vbpref(1/2VDD)低时，就靠拉上位线对中之一来写入数据。因此，在这种情况下，也能确保一个充分大的写入容限。而且，在上述情况以外的情况下，处于预充电状态下的位线的电压电平也会由于某种原因而低于1/2VDD，在这种情况下，也同样能确保充分大的写入容限。而且，第12个实施例中的DRAM，当位线电压Vbp比参考电压Vbpref(＝1/2VDD)高时，就靠拉下位线对中之一来写入数据。因此，在处于预充电状态下的位线的电压电平由于某种原因而低于1/2VDD的情况下，也能确保充分大的写入容限。

(第13个实施例)

图18为一方框图，示出了本发明的第13个实施例所涉及的DRAM的整体结构。图18所示的DRAM在图13所示的DRAM的基础上，又增加了与电路AD181，AD182、反相器IV181～IV187、或电路OR181、N沟道型MOS晶体管T181～T188。

与电路AD181输出地址位A0和控制信号EXA0的“逻辑与”；与电路AD182输出地址位A1和控制信号EXA1的“逻辑与”；或电路OR181输出与电路AD181的输出和与电路AD181的输出的“逻辑或”；反相器IV181将或电路OR181的输出反转；N沟道型MOS晶体管T1，T3，T5，T7根据或电路OR181的输出而导通/截止；N沟道型MOS晶体管T0，T2，T4，T6根据反相器181的输出而导通/截止。

反相器IV182将控制信号EXA0反转。反相器IV183将接地电压VSS反转并将它输出。N沟道型MOS晶体管T181接在反相器IV183的输出节点和节点N181之间，并根据反相器IV182的输出而导通/截止；N沟道型MOS晶体管T183接在接收接地电压VSS的接地节点和节点N181之间，并根据控制信号EXA0而导通/截止；反相器IV184将接地电压VSS反转并将它输出；N沟道型MOS晶体管T182接在反相器IV184的输出节点和节点N182之间，并根据反相器IV182的输出而导通/截止；N沟道型MOS晶体管T184接在接地节点和节点N182之间，并根据控制信号EXA0而导通/截止。

反相器IV185将控制信号EXA1反转。反相器IV186将接地电压VSS反转并将它输出。N沟道型MOS晶体管T185接在反相器IV186的输出节点和节点N183之间，并根据反相器IV185的输出而导通/截止；N沟道型MOS晶体管T187接在接收接地电压VSS的接地节点和节点N183之间，并根据控制信号EXA1而导通/截止；反相器IV187将接地电压VSS反转并将它输出；N沟道型MOS晶体管T186接在反相器IV187的输出节点和节点N184之间，并根据反相器IV185的输出而导通/截止；N沟道型MOS晶体管T188接在接地节点和节点N184之间，并根据控制信号EXA1而导通/截止。

下面，对按上述构成的DRAM的写入操作进行说明。

从外部给出非激活的控制信号EXA0，EXA1以后，N沟道型MOS晶体管T181，T182，T185，T186导通；N沟道型MOS晶体管T183，T184，T187，T188截止。这样，电源电压VDD就通过节点N151及N152而加到布线NGA0，NGA1，NGB0，NGB1上。当地址位A0为激活状态而地址位A1为非激活状态时，写入电路130内的N沟道型MOS晶体管T0，T2，T4，T6导通，而N沟道型MOS晶体管T1，T3，T5，T7截止。于是，如在第9个实施例中所做的说明一样，通过拉上位线对中之一就将数据写到主块MBK0内的副块SBK00～SBK03中了。而且，与当地址位A0为非激活状态而地址位A1为激活状态时，将数据写到主块MBK0内的副块SBK00～SBK03中一样，通过拉上位线对中之一就将数据写到主块MBK1的副块SBK10～SBK13中了。

激活的控制信号EXA0从外部传来后，N沟道型MOS晶体管T181，T182就截止，N沟道型MOS晶体管T183，T184导通。这样，接地电压VSS就通过节点N181，N182而加到布线NGA0，NGB0上。当地址位A0为激活状态而地址位A1为非激活状态时，写入电路130内的N沟道型MOS晶体管T0，T2，T4，T6截止，而N沟道型MOS晶体管T1，T3，T5，T7导通。于是，如在第9个实施例中说明的将数据写到主块MBK1的副块SBK10～SBK13中一样，拉下位线对中之一就将数据写到主块MBK0内的副块SBK00～SBK03中了。

激活的控制信号EXA1从外部传来后，N沟道型MOS晶体管T185，T186就截止，N沟道型MOS晶体管T187，T188就导通。这样，接地电压VSS就通过节点N183，N184而加到布线NGA1，NGB1上。当地址位A0为非激活状态而地址位A1为激活状态时，写入电路130内的N沟道型MOS晶体管T0，T2，T4，T6截止，而N沟道型MOS晶体管T1，T3，T5，T7导通。于是，如在第9个实施例中所做的说明一样，拉下位线对中之一就将数据写到主块MBK1内的副块SBK10～SBK13中了。

如上所述，第13个实施例所涉及的DRAM，能够根据从外部传来的控制信号EXA0，EXA1来决定是拉上还是拉下位线对中之一来将数据写到主块MBK0，MBK1内的存储单元中。这样，在检查评价芯片时，可对每一个主块MBK0，分别进行如下调查，即是通过拉上位线对中之一来将数据写入更能确保一写入容限，还是通过拉下位线对中之一来将数据写入，更能确保写入容限。结果是，可使向主块MBK0，MBK1内的存储单元的写入方式级皆分别为容限大的那一种写入方式。

(发明的效果)

综上所述，根据本发明所涉及的半导体存储器，为一个端口准备包括数据转送电路的周边电路就行了，故可使平面布置面积减小。

Claims (25)

1、一种半导体存储器，它包括：

多个布置在行及列上的存储单元；

多条布置在所述行上的第1及第2字线；

多条布置在所述列上的第1及第2位线；

所述多个存储单元中的每一个存储单元都包括：第1晶体管、第2晶体管及电容器；

所述第1晶体管，被连接在所对应的第1位线和所述电容器之间且其栅极接收所对应的第1字线的电压；

所述第2晶体管，被连接在所对应的第2位线和所述电容器之间且其栅极接收所对应的第2字线的电压；

所述半导体存储器，还包括：

数据线；

多个对应于所述多条第1位线而设、且每一个都将所对应的第1位线和所述数据线连接/不连接起来的第1列选择开关；

多个对应于所述多条第2位线而设、且每一个都将所对应的第2位线和所述数据线连接/不连接起来的第2列选择开关；

驱动对应于应存取的存储单元的第1及第2字线的字线驱动器；

使对应于应存取的存储单元的第1及第2列选择开关接通/切断的列选择电路；

与外部进行数据存取的输出入缓存器；

将从存储单元读到所述数据线上的数据转送给所述输出入缓存器，且将来自所述输出入缓冲器的写入数据转送给所述数据线的数据转送电路；其中：

所述半导体存储器，让所述字线驱动器和所述列选择电路交替工作，不让所述数据转送电路和所述输出入缓冲器交替工作。

2、根据权利要求第1项所述的半导体存储器，其中：

所述数据线，包括：写入用数据线和读出用数据线，

当要向存储单元写入数据时，所述多个第1及第2列选择开关中的每一个开关都将所对应的位线和写入用数据线连接/不连接起来；当要从存储单元读出数据时，所述多个第1及第2列选择开关中的每一个开关都将所对应的位线和读出用数据线连接/不连接起来。

3、根据权利要求第1项所述的半导体存储器，其中：

所述数据线为单数据线。

4、一种半导体存储器，它包括：

多个布置在行及列上的存储单元；

多条布置在所述行上的第1及第2字线；

多条布置在所述列上的第1及第2位线；

所述多个存储单元中的每一个存储单元都包括：第1晶体管、第2晶体管及电容器；

所述第1晶体管，被连接在所对应的第1位线和所述电容器之间且其栅极接收所对应的第1字线的电压；

所述第2晶体管，被连接在所对应的第2位线和所述电容器之间且其栅极接收所对应的第2字线的电压；

所述半导体存储器，还包括：

第1数据线；

第2数据线；

多个对应于所述多个第1位线而设、且每一个都将所对应的第1位线和所述第1数据线连接/不连接起来的第1列选择开关；

多个对应于所述多个第2位线而设、且每一个都将所对应的第2位线和所述第2数据线连接/不连接起来的第2列选择开关；

驱动对应于应存取的存储单元的第1及第2字线的字线驱动器；

使对应于应存取的存储单元的第1及第2列选择开关接通/切断的列选择电路；

与外部进行数据存取的输出入缓存器；

数据转送电路；

将从存储单元读到所述第1或者第2数据线上的数据转送给所述数据转送电路，将来自所述数据转送电路的数据转送给所述第1或者第2数据线的切换手段；

所述数据转送电路，将来自所述切换手段的数据转送给所述输出入缓冲器，将来自所述输出入缓冲器的数据转送给所述切换手段；其中：

所述半导体存储器，让所述字线驱动器、所述列选择电路及所述切换手段交替工作，不让所述数据转送电路和所述输出入缓冲器交替工作。

5、根据权利要求第4项所述的半导体存储器，其中：

还包括：将来自所述切换手段的数据转送给所述输出入缓冲器的读出用数据线；及

将来自所述输出入缓冲器的数据转送给所述切换手段的写入用数据线。

6、一种半导体存储器，其中：

包括：

多个布置在行及列上的存储单元；

多条布置在所述行上的字线；

多条布置在所述列上的位线对；

数据线对；

将数据写入所述多个存储单元中之任一个时，产生激活的信号的解码器；

接收来自所述解码器的激活的信号时，根据写入数据将所述数据线对中之一条或者另一条激活的写入电路；

多个被接在所述数据线对中之一条和所述多个位线对中之一条之间，并根据所述数据线对中之一条的电压而导通/截止的第1晶体管；

多个被接在所述数据线对中之另一条和所述多个位线对中之另一条之间，并根据所述数据线对中之另一条的电压而导通/截止的第2晶体管；

多个被接在所述多个第1晶体管和所述多个位线对中之一条间的第3晶体管；

多个被接在所述多个第2晶体管和所述多个位线对中之另一条间的第4晶体管；及

列选择电路，它将激活的信号传给所述多个第3及第4晶体管中对应于对应于应该写入数据的存储单元的位线对的晶体管的栅极。

7、根据权利要求第6项所述的半导体存储器，其中：

所述多个第1晶体管，根据所述数据线对中之另一条的电压而导通/截止，来代替根据所述数据线对中之一条的电压而导通/截止；

所述多个第2晶体管，根据所述数据线对中之一条的电压而导通/截止，来代替根据所述数据线对中之另一条的电压而导通/截止。

8、一种半导体存储器，其中：

包括：

多个布置在行及列上的存储单元；

多条布置在所述行上的字线；

多条布置在所述列上的位线对；

数据线对；

在将数据写入所述多个存储单元中之任一个时产生激活的信号的解码器；

在接收来自所述解码器的激活的信号时，根据写入数据将所述数据线对中之一条或者另一条激活的写入电路；

多个被接在接收电源电压或者接地电压的节点和所述多个位线对中之一条之间，并根据所述数据线对中之一条的电压而导通/截止的第1晶体管；

多个被接在所述节点和所述多个位线对中之另一条之间，并根据所述数据线对中之另一条的电压而导通/截止的第2晶体管；

多个被接在所述多个第1晶体管和所述多个位线对中之一条间的第3晶体管；

多个被接在所述多个第2晶体管和所述多个位线对中之另一条间的第4晶体管；及

列选择电路，它将激活的信号传给所述多个第3及第4晶体管中对应于对应于应该写入数据的存储单元的位线对的晶体管的栅极。

9、根据权利要求第6项或者第8项所述的半导体存储器，其中：

所述第1及第2晶体管为CMOS型晶体管。

10、根据权利要求第6项或者第8项所述的半导体存储器，其中：

还包括：

在对应于应该写入数据的存储单元的位线对根据写入数据而被驱动后，放大该位线对的电位差的传感放大器。

11、根据权利要求第10项所述的半导体存储器，其中：

还包括：

从对应于应该写入数据的存储单元的位线对根据写入数据而被驱动到该位线对的电位差由所述传感放大器放大这一规定期间内，对该位线对预充电的预充电电路。

12、一种半导体存储器，其中：

包括：

根据激活的第1允许信号而被激活，来放大从第1存储单元读出的数据的第1主放大器；

第1三态缓冲器，它在所述第1允许信号为激活状态时，根据由所述第1主放大器放大了的数据来驱动自身的输出节点；在所述第1允许信号为非激活状态时，使所述输出节点处于高阻抗状态；及

锁存所述第1三态缓冲器的输出节点的数据，再将它输向外部的第1锁存电路。

13、根据权利要求第12项所述的半导体存储器，其中：

还包括：

第2锁存电路；及

开关，它被接在所述三态缓冲器的输出节点和所述第2锁存电路之间，为测试模式时，使所述三态缓冲器的输出节点和所述第2锁存电路处于连接状态；为通常模式时，使所述三态缓冲器的输出节点和所述第2锁存电路处于非连接状态。

14、根据权利要求第12项所述的半导体存储器，其中：

还包括：

根据激活的第2允许信号而被激活，来放大从第2存储单元读出的数据的第2主放大器；

第2三态缓冲器，它在所述第2允许信号为激活状态时，根据由所述第2主放大器放大了的数据来驱动自身的输出节点；在所述第2允许信号为非激活状态时，使所述输出节点处于高阻抗状态；

锁存所述第2三态缓冲器的输出节点的数据，再将它输向外部的第2锁存电路；及

被接在所述第1锁存电路的输出节点和所述第2锁存电路的输出节点之间，并根据读出数据的位宽而导通/截止的开关。

15、根据权利要求第13项或者第14项所述的半导体存储器，其中：

控制所述第1及第2锁存电路中未使用的那一锁存电路而使它不会锁存。

16、一种半导体存储器，它包括：将从存储单元读出的数据输给输出端的输出缓冲器，其中：

所述输出缓冲器，包括：

根据来自存储单元的读出数据驱动所述输出端的第1缓存器；及

具有激活状态和非激活状态，且在激活状态下，根据所述读出数据驱动所述输出端的第2缓存器。

17、根据权利要求第16项所述的半导体存储器，其中：

所述第2缓存器，根据来自存储单元的读出数据的位宽而被激活/不被激活。

18、根据权利要求第17项所述的半导体存储器，其中：

所述第2缓冲器，根据能够识别来自存储单元的读出数据的位宽的外部信号而被激活/不被激活。

19、根据权利要求第17项所述的半导体存储器，其中：

利用表示来自存储单元的读出数据的位宽的保险丝来控制所述第2缓存器的激活/非激活。

20、根据权利要求第16项所述的半导体存储器，其中：

还包括：

检测所述半导体存储器的工作频率的检测电路；

所述第2缓存器，根据由所述检测电路检测到的工作频率而被激活/不被激活。

21、一种半导体存储器，其中：

包括：

多个布置在行及列上的存储单元；

多条布置在所述行上的字线；

多条布置在所述列上的位线对；

数据线对；

多个被接在接收第1电压的节点和所述多个位线对中之一条之间，并根据所述数据线对中之一条的电压而导通/截止的第1晶体管；

多个被接在所述节点和所述多个位线对中之另一条之间，并根据所述数据线对中之另一条的电压而导通/截止的第2晶体管；

多个被接在所述多个第1晶体管和所述多个位线对中之一条间的第3晶体管；

多个被接在所述多个第2晶体管和所述多个位线对中之另一条间的第4晶体管；

列选择电路，它将激活的信号传给所述多个第3及第4晶体管中对应于对应于应该写入数据的存储单元的位线对的晶体管的栅极；及

将数据写到所述多个存储单元中之任一个中时，根据写入数据和所述节点所接收的第1电压电平来激活所述数据线对中之一条或者另一条的写入电路。

22、根据权利要求第21项所述的半导体存储器，其中：

还包括：

根据指定所述多个存储单元的地址而将电源电压或者接地电压作为所述第1电压供向所述节点的手段。

23、根据权利要求第21项所述的半导体存储器，其中：

还包括：

根据所述半导体存储器的工作频率而将电源电压或者接地电压作为所述第1电压供向所述节点的手段。

24、根据权利要求第21项所述的半导体存储器，其中：

还包括：

根据所述多个位线对中某一位线对的预充电电位而将电源电压或者接地电压作为所述第1电压供向所述节点的手段。

25、根据权利要求第21项所述的半导体存储器，其中：

还包括：

根据来自外部的控制而将电源电压或者接地电压作为所述第1电压供向所述节点的手段。

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