CN1450559A - 半导体存储器 - Google Patents

Abstract

存储单元(1)由读出用存取晶体管(6)、恢复用存取晶体管(7)和存储电容器(8)构成。读出存取晶体管按照读出字线(SWL)上的信号使存储电容器与读出位线(SBL)耦合。恢复存取晶体管按照恢复字线(RWL)上的信号使存储电容器与恢复位线(RBL)耦合。存储电容器的电荷经读出位线传送至读出放大器(2)，经恢复放大器(3)和恢复存取晶体管将读出放大器的读出数据传送至原来的存储电容器上。使读出放大器的输出信号线与读出和恢复位线电隔离。以此缩短半导体存储器的存取时间。

Description

半导体存储器

技术领域

本发明涉及半导体存储器，特别是涉及具有以电荷的形态将数据存放在电容器中的存储单元结构的半导体存储器。更为特定地说，涉及用于实现动态型存储单元的高速存取的结构和存储单元布局。

背景技术

图38示出现有的DRAM(动态随机存取存储器)单元的结构的图。在图38中，DRAM单元MC包括存储信息用的存储电容器MQ、响应于字线WL上的信号而有选择地导通，使存储电容器MQ与位线BL耦合的存取晶体管MT。该存取晶体管MT在图38中由N沟道MOS晶体管(绝缘栅型场效应晶体管)构成。

存储电容器MQ的主电极(单元板电极)接受规定的电压，在存储节点SN上存放与存储信息相应的电荷。

与位线BL相平行地配置补位线/BL。在补位线/BL与字线WL的交叉部不配置存储单元。对位线BL和/BL，设置了响应于均衡指令信号EQ而被激活，将位线BL和/BL均衡至规定电压的位线均衡电路BLEQ，以及响应于读出放大器激活信号SE而被激活，放大并闩锁位线BL和/BL的电位的读出放大器SA。读出放大器SA通常由交叉连接的N沟道MOS晶体管和交叉连接的P沟道MOS晶体管构成，激活时根据存储单元存储数据将位线BL和/BL驱动至电源电压和接地电压。

位线BL和/BL成对且平行地配置在读出放大器的一侧、存储单元数据被读出到一条位线(BL)上、对另一条位线(/BL)施加读出时的基准电压的结构称为“折叠位线结构”。

图39是示出该图38所示的存储单元的数据读出时的工作的信号波形图。下面参照图39对图38所示的存储单元的数据读出工作进行简单的说明。

在待机状态下，均衡指令信号EQ为激活状态(H电平)，位线均衡电路BLEQ为激活状态，对位线BL和/BL均衡至中间电压(VDD/2)的电压电平。读出放大器SA处于非激活状态。

当从外部给予行选择指令(ACT)时，均衡指令信号EQ被非激活，位线BL和/BL的均衡工作停止。在该状态下，位线BL和/BL在均衡电压电平下处于浮置状态。

在存储单元电容器MQ中，当H电平数据被存储时，存储节点SN的电压电平SN(H)为电源电压电平，当L电平数据被存储时，存储节点的电压电平SN(L)为接地电压电平。

接着，字线WL按照地址信号而被选择，其电压电平上升。随着该字线WL的电压上升，存取晶体管MT导通，存储电容器MQ上积累的电荷被传送至位线BL。

由于位线BL被设定为中间电压电平，所以在存取晶体管MT导通时，存储H电平数据的存储节点的电位SN(H)降低，另一方面，在存储L电平数据的场合，该存储节点的电位SN(L)上升。在图39中，示出了H电平数据被传送至位线BL时和L电平数据被传送至位线BL时的电压变化。补位线/BL如图39中的虚线所示保持中间电压电平。

当读出放大器激活信号SE被激活时，读出放大器SA放大该位线BL和/BL的微小电位差(进行读出工作)，按照存储数据将位线BL和/BL的电压驱动至电源电压VDD和接地电压电平。在读出放大器SA的读出工作后，存储节点SN的电压SN(L)和SN(H)经位线BL(/BL)被读出放大器驱动，恢复到原来的电压电平。

接着，依照列地址信号使未图示的列选择门为导通状态，将被该读出放大器SA闩锁的电压经内部数据总线传送至输出缓冲电路。

由于在存储单元电容器MQ上积累的电荷通过读出工作一度被释放到位线BL上，所以存储电容器MQ的存储数据一度被破坏(进行了破坏读出)。因此，在读出工作完成后，暂且使字线WL保持在激活状态，通过存取晶体管MT恢复存储单元电容器MQ的存储节点SN的电位(进行恢复工作)。

存储单元数据被读出后，例如当给予预充电指令(PRG)时，字线WL被驱动至非选择状态，存取晶体管MT成为非导通状态。另外，读出放大器被非激活，接着均衡电路BLEQ被激活，位线BL和/BL再次被均衡至规定电压，完成1个存储周期。

图40是示出对图38所示的存储单元MC进行数据写入时的工作的信号波形图。下面参照图40对数据写入工作进行简单的说明。

数据写入时，在字线被选择，接着读出放大器SA被激活，存储单元MC的数据被读出和闩锁之前的工作与数据读出时的相同。

当从外部给予数据写入指令(WRITE)时，按照列地址信号进行列选择工作，列选择信号CSL被激活。按照该列选择信号CSL，未图示的列选择门导通，写入数据被传递至位线BL和/BL。位线BL和/BL的电位按照该写入数据而变化，相应地选择存储单元的存储节点SN的电位按照该写入数据而变化。

字线WL在完成向选择存储单元的存储节点SN写入写入数据之前，保持选择状态。对与选择字线WL连接的非选择存储单元，不传递写入数据，只进行恢复工作，存储节点SN的电压SN(H)和SN(L)分别被恢复至电源电压和接地电压电平。

该数据写入工作一旦结束，选择字线WL按照预充电指令(PRG)被驱动至非选择状态，读出放大器激活信号SE被非激活，读出放大器SA被非激活。接着，均衡指令信号EQ被激活，位线BL和/BL被驱动至原来的中间电压电平。

关于DRAM单元，存储单元由1个存取晶体管和1个存储电容器构成，与SRAM(静态随机存取存储器)相比，结构要素的数目少，存储单元的占有面积小。因此，DRAM一般作为主存储等的大存储容量的存储器被广泛应用。

但是，在DRAM中，在待机状态下，进行将位线均衡至规定电压电平的动态工作，DRAM的读出(或写入)周期在典型情况下需要70ns(纳秒)左右的时间。DRAM的读出/写入周期时间变长的理由如下。

其一，在读出工作后进行恢复工作，在该读出和恢复工作两者均完成后才能开始使字线非激活。因此，周期时间比读出时间与恢复时间之和加长。其二，为了准备下一个读出/写入周期，在恢复工作完成后，需要将位线对均衡至规定电压电平。因此，如图41所示，实际的周期时间tcyc由从给予行选择指令起到读出工作完成为止的读出时间tsen、读出工作后向存储单元写入原来数据的恢复时间tres以及恢复工作完成后(字线非选择驱动后)将位线均衡至原来的规定电压电平所需要的均衡时间teq之和给出。第3个理由是，位线BL和/BL必须从全程摆动至电源电压VDD和接地电压GND的状态均衡至中间电压电平，该均衡所需要的时间加长。

将这样的字线选择、读出工作、恢复工作和均衡工作的一系列工作称为随机存取周期，将该总和时间称为随机存取周期时间(周期时间)。

由于在DRAM中，随机存取周期时间为70ns，比SRAM等的长，所以产生了不能够高速进行数据存取的问题。特别是在随机存取时，只能得到15MHz左右的工作速度，因而产生了例如在以100MHz左右的工作周期进行工作的处理系统中不能够应用DRAM的问题。

发明内容

正因为如此，本发明的目的在于提供能够缩短随机存取周期时间的半导体存储器。

本发明的第1方面的半导体存储器包括排列成行列状的、而且各自具有存储信息的电容器以及与该电容器的一个电极共同耦合的第1和第2存取晶体管的多个存储单元；与各存储单元行对应地配置、对应行的存储单元的第1存取晶体管分别与其耦合、选择时将对应行的存储单元的第1存取晶体管驱动至导通状态的多条第1字线；与各存储单元行对应地配置、对应行的存储单元的第2存取晶体管分别与其耦合、选择时将对应行的存储单元的第2存取晶体管驱动至选择状态的多条第2字线；与各存储单元列对应地配置、对应列的存储单元的第1存取晶体管分别与其耦合、各自传送经对应列的选择存储单元的第1存取晶体管传递的数据的多条第1位线；与各存储单元列对应地配置、各自与对应列的存储单元的第2存取晶体管耦合、各自向对应列的存储单元传送写入数据的多条第2位线；以及与多条第1位线对应地配置、激活时各自检测并放大对应的第1位线的数据的多个读出放大器。

本发明的第1方面的半导体存储器还包括与多条第2位线和多个读出放大器对应地配置、激活时至少闩锁对应的第1读出放大器的放大数据、并且按照该闩锁信号驱动对应的第2位线的多个恢复电路。

本发明的第2方面的半导体存储器包括各自具有规定的宽度、在列方向上连续延伸配置的多个有源区；与各有源区平行配置的多条第1位线；与各有源区平行、并且对第1位线形成规定的顺序配置的多条第2位线；在与各有源区交叉的方向配置的多条第1字线；在与各有源区交叉的方向、并以与多条第1字线按规定的顺序配置的多条第2字线；在列方向上以规定的间隔与各有源区对应地配置的、与对应的有源区和对应的第1位线电耦合的多个第1连接导体；在列方向上以规定的间隔与各有源区对应地配置的、与对应的有源区和对应的第2位线电耦合的多个第2连接导体；以及各自具有在列方向上与有源区对应地配置在第1和第2连接导体之间的、与对应的有源区电耦合的存储电极导体的多个存储单元电容器。该存储电极导体构成将存储单元的数据存储的存储节点的一部分。

在各有源区中，在与第1字线交叉的区域形成第1存取晶体管，并且在与第2字线交叉的区域形成第2存取晶体管。各存储单元由第1和第2存取晶体管以及具有在第1和第2存取晶体管之间配置的存储电极导体的电容器构成。

借助于由1个电容器和2个存取晶体管构成存储单元，将第1位线用于存储单元数据的读出，将第2位线用于存储单元数据的恢复，可以以交替的方式进行读出工作和恢复工作。据此，在读出工作完成后，可以不等恢复工作完成就进行另一行的选择，可以由外部将恢复时间和均衡时间隐藏起来，从而可以缩短周期时间。

另外，通过在列方向连续地延伸配置有源区，可以减小存储单元配置区的占有面积，以及使存储单元的布局变得容易。另外，通过在该布局中与有源区平行地配置第1和第2位线，有源区与第1和第2位线的连接变得容易。据此，由1个电容器和2个存取晶体管构成存储单元，可以在所有的字线与位线的交叉部配置存储单元，可以高密度地配置存储单元。

通过参照附图的后述的本发明的详细说明，本发明的上述和其它的目的、特征、方面和优点会变得更加明白。

附图说明

图1是示出本发明实施例1的半导体存储器的主要部分的结构的图。

图2是示出图1所示的半导体存储器的工作的信号波形图。

图3是示出本发明的半导体存储器和现有的半导体存储器的周期时间的图。

图4是概略地示出本发明实施例1的半导体存储器的与行选择有关的部分的结构的图。

图5是概略地示出一例本发明实施例1的半导体存储器的产生行相关控制信号的部分的结构的图。

图6是示出图5所示的行相关控制信号发生部的工作的信号波形图。

图7是概略地示出本发明实施例2的半导体存储器的主要部分的结构的图。

图8是示出本发明实施例3的半导体存储器的主要部分的结构的图。

图9是概略地示出本发明实施例3的变例1的结构的图。

图10是概略地示出本发明实施例3的变例2的结构的图。

图11示出图10所示的恢复放大器和选择门的具体结构的图。

图12是概略地示出本发明实施例4的半导体存储器的主要部分的结构的图。

图13是示出一例产生图12所示的位线隔离指令信号的部分的结构的图。

图14是概略地示出本发明实施例5的半导体存储器的主要部分的结构的图。

图15是示出一例产生图14所示的位线隔离指令信号的部分的结构的图。

图16是示出图15所示电路的工作的信号波形图。

图17是示出本发明实施例6的半导体存储器的主要部分的结构的图。

图18是示出图17所示半导体存储器的工作的信号波形图。

图19是概略地示出一例产生图17所示的控制信号的部分的结构的图。

图20是示出本发明实施例7的半导体存储器的主要部分的结构的图。

图21是示出图20所示半导体存储器的工作的信号波形图。

图22是示出本发明实施例8的半导体存储器的主要部分的结构的图。

图23是示出图22所示半导体存储器的工作的信号波形图。

图24是概略示出本发明实施例9的半导体存储器的存储器丛的结构的图。

图25是示出在存储器丛端部配置的读出/恢复放大器的部分的结构的图。

图26是示出本发明实施例10的半导体存储器的主要部分的结构的图。

图27是示出图26所示半导体存储器的工作的信号波形图。

图28是概略示出一例产生图26所示的控制信号的部分的结构的图。

图29是示出本发明实施例10的变例的结构的图。

图30是概略地示出本发明实施例11的存储器阵列的布局的图。

图31是概略地示出图30所示的存储单元的剖面结构的图。

图32是概略地示出图30所示连接导体的部分的剖面结构的图。

图33是示出本发明实施例12的存储单元阵列的布局的图。

图34是概略地示出图33所示的存储单元布局的读出/恢复放大器的配置的图。

图35是概略地示出本发明实施例13的存储单元阵列的布局的图。

图36A是概略地示出本发明实施例14的存储单元的布局的图，

图36B是概略地示出对图36A所示布局的读出/恢复放大器的配置的图。

图37A是概略地示出本发明实施例15的存储单元的布局的图，

图37B是概略地示出对图37A所示布局的读出/恢复放大器的配置的图。

图38概略地示出现有的DRAM的存储单元阵列部的结构的图。

图39是示出图38所示DRAM的数据读出时的工作的信号波形图。

图40是示出图38所示DRAM的数据写入时的工作的信号波形图。

图41是示出现有的DRAM的周期时间的图。

具体实施方式

[实施例1]

图1是示出本发明实施例1的半导体存储器的主要部分的结构的图。存储单元1以开放位线结构排列成行列状。在图1中，代表性地示出了2个存储单元1R和1L。对存储单元1R配置读出位线SBL_R和恢复位线RBL_R，对存储单元1L配置读出位线SBL_L和恢复位线RBL_L。

读出位线SBL_R和SBL_L与读出放大器2耦合。该读出放大器2在激活时对读出位线SBL_R和SBL_L的电位进行差动放大，将其输出信号输出至读出输出线/D_R和/D_L上。读出输出线/D_R和/D_L与读出位线SBL_R和SBL_L电隔离。因此，读出位线SBL_R和SBL_L只是传递选择存储单元的数据，由读出放大器2放大的数据不被传送到读出位线SBL_R和SBL_L上。

对读出位线SBL_R和SBL_L分别设置均衡晶体管5R和5L。均衡晶体管5R响应于均衡指令信号EQ_R的激活而导通，将预充电电压VBL传递至读出位线SBL_R上。均衡晶体管5L响应于均衡指令信号EQ_L的激活而导通，将预充电电压VBL传递至读出位线SBL_L上。

存储单元1R和1L各自包含：以电荷的形态存储信息的存储电容器8；响应于读出字线SWL(SWL_R、SWL_L)上的信号而导通，导通时使对应的存储电容器8与对应的读出位线SBL(SBL_R、SBL_L)连接的读出存取晶体管6；以及响应于恢复字线RWL(RWL_R、RWL_L)上的信号而导通，导通时使存储电容器8与恢复位线RBL(RBL_R、RBL_L)耦合的恢复存取晶体管7。

即，存储单元1(1R、1L)由1个存储电容器和2个存取晶体管构成。

读出存取晶体管6和恢复存取晶体管7分别与以互不相同的时序被驱动至选择状态的读出字线SWL和恢复字线RWL耦合。

读出放大器2包含：在读出放大器激活信号SE激活时导通，激活读出放大器2的读出工作的N沟道MOS晶体管N1；连接在读出输出线/D_R与MOS晶体管N1之间、并且其栅极与读出位线SBL_L连接的N沟道MOS晶体管N2；连接在读出输出线/D_R与MOS晶体管N1之间、并且其栅极与读出位线SBL_R连接的N沟道MOS晶体管N3；连接在电源节点与读出输出线/D_L之间、并且其栅极与读出输出线/D_R连接的P沟道MOS晶体管P1；连接在电源节点与读出输出线/D_R之间、并且其栅极与读出输出线/D_L连接的P沟道MOS晶体管P2；以及在读出放大器激活信号SE的非激活时导通，使读出输出线/D_L与/D_R电短路的P沟道MOS晶体管P3。

该读出放大器2的读出输入节点以高输入阻抗与读出位线SBL_L和SBL_R耦合，对读出位线SBL_L和SBL_R的电位差进行差动放大而不对读出位线SBL_L和SBL_R的电位产生影响。

在MOS晶体管P3导通时，MOS晶体管P1和P2各自的栅极与漏极相互连接，因而它们作为二极管工作，将读出输出线/D_L和/D_R均衡至电源电压电平。

恢复放大器3包含：对读出输出线/D_L与/D_R上的信号进行差动放大的差动级10；在传送指令信号DTF激活时导通，传递该差动级10的输出信号的传输门11；以及对经传输门11传递的信号进行放大并闩锁的闩锁电路12。

差动级10包含：读出输出线/D_L连接到其栅极上的N沟道MOS晶体管N4；以及读出输出线/D_R连接到其栅极上的N沟道MOS晶体管N5。该MOS晶体管N4和N5的源极与接地节点耦合。

该差动级10进行放大工作而不对读出放大器2的输出信号产生影响。读出放大器2只需要驱动差动级10的MOS晶体管N4和N5的栅电容，因而可以使读出放大器2的驱动能力减小，从而能够减小读出放大器2的布局面积。

传输门11包含与这些MOS晶体管N4和N5分别对应地设置的、在传送指令信号DTF激活时导通的N沟道MOS晶体管N6和N7。

闩锁电路12包含逆并联配置的倒相器IV1和IV2。这里的“逆并联”表示每一个的输入与另一个的输出互相连接的结构。即，倒相器IV1的输出与倒相器IV2的输入耦合，倒相器IV2的输出与倒相器IV1的输入耦合。该闩锁电路12是倒相闩锁器，放大并闩锁经传输门11传递的互补信号。闩锁电路12的闩锁节点与恢复位线RBL_R和RBL_L耦合。

选择门4包含分别与闩锁电路的闩锁节点，即恢复位线RBL_L和RBL_R连接，并且各自的栅极接受列选择信号CSL的N沟道MOS晶体管N8和N9。恢复位线RBL_R经MOS晶体管N9与内部数据线I/O耦合，恢复位线RBL_L经MOS晶体管N8与内部数据线ZI/O耦合。

图2是示出图1所示结构的数据读出时的工作的信号波形图。在图2中，示出了右侧的存储器块的存储单元1 R被选择场合的数据读出时的工作波形。下面参照图2对图1所示结构的工作进行说明。

在待机状态时，均衡指令信号EQ_R和EQ_L皆为H电平，读出位线SBL_R和SBL_L被均衡至规定的电压VBL电平。该均衡电压VBL可以是电源电压VDD的1/2倍的电压电平，也可以是比该中间电压VDD/2高或者低，也可以是读出放大器2的读出灵敏度最佳区域的电压。

在存取周期开始时，按照给予的地址信号，均衡指令信号EQ_R被非激活，读出位线SBL_R的均衡工作完成。均衡指令信号EQ_L保持激活状态。

接着，按照地址信号，读出字线SWL_R被选择，其电压电平上升。读出字线SWL_R的选择电压电平可以是电源电压VDD电平，也可以是比电源电压VDD高的升压电压Vpp电平。

在选择字线的电压电平为电源电压VDD电平的场合，无需产生升压电压，因而可以降低功耗电流。另外，在选择字线的电压电平为升压电压Vpp电平的场合，能够增大存储单元1的存取晶体管6的驱动能力，能够高速地将存储电容器8的积累电荷传递至对应的读出位线SBL。但是，在字线的选择电压为升压电压电平的场合，选择字线的电压上升至升压电压电平所需要的时间加长。因此，考虑到这些因素，将读出字线的选择电压电平设定成最佳的电压电平，以便能够最快地进行读出工作。

在读出字线SWL_R被选择，其电压电平上升时，存储单元1R中的读出存取晶体管6导通，在存储电容器8的存储节点SN_R上积累的电荷被传递至读出位线SBL_R上。读出位线SBL_R与读出放大器2的MOS晶体管N3的栅极连接。因此，读出位线SBL_R的电压电平是根据从存储电容器读出的电荷而变化的电压电平，读出位线SBL_R只传递小振幅信号。

接着，在读出字线SWL_R被选择，电荷被传递至读出位线SBL_R上时，读出放大器激活信号SE被激活，MOS晶体管N1导通，读出放大器2进行读出工作。借助于MOS晶体管N2和N3，读出输出线/D_L和/D_R的电压电平从预充电电平的电源电压电平变化。被MOS晶体管N2和N3驱动而产生的读出输出线/D_L和/D_R的电位变化高速地被MOS晶体管P1和P2放大，根据读出位线SBL_R的电位，读出输出线/D_L和/D_R的一方放电至接地电位电平，另一方的读出输出线保持在高电平。在这里，读出输出线/D_L和/D_R的高电平电压处于低于电源电压VDD电平的状态是由于MOS晶体管N2和N3都处于导通状态，驱动各自的电流的缘故。

如在读出放大器激活信号SE被激活，读出输出线/D_L和/D_R的电位电平确定为高电平和低电平，则接着传送指令信号DTF在规定的期间被激活，传输门11导通。相应地，按照读出输出线/D_L和/D_R的电位，闩锁电路12的闩锁节点被差动级10驱动，闩锁电路12通过内部的倒相器进行放大，闩锁电路12的闩锁节点，即恢复位线RBL_L和RBL_R的电位电平变化至H电平和L电平。该恢复位线RBL_L和RBL_R的电压电平被闩锁电路12闩锁。

在传送指令信号DTF被激活，恢复位线RBL_R和RBL_L的电位确定后，恢复字线RWL_R被激活，选择存储单元的恢复存取晶体管7导通，恢复位线RBL_R上的电源电压或接地电压电平的信号被传递至存储电容器8的存储节点SN_R，存储节点SN_R的电位恢复至原来的电位电平。这里，在图2中一并示出了储节点SN_R为H电平数据的存储时的电位SN(H)和为L电平数据的存储时的电位SN(L)。

选择状态的恢复字线RWL_R在传送指令信号DTF激活前被非激活。该被非激活的恢复字线是按照前一个周期中的地址信号被选择的恢复字线。

在数据传送指令信号DTF被激活、读出放大器2的输出信号被传送至恢复电路12后读出放大器激活信号SE被非激活。如该读出放大器激活信号SE被非激活，则读出字线SWL_R被非激活，接着，均衡指令信号EQ_R被激活，读出位线SBL_R恢复至原来的均衡电压VBL电平。

恢复字线RWL_R保持激活状态，列选择工作可以在恢复字线RWL_R为激活状态期间以适当的时序进行。

即，可以在读出工作完成，读出放大器2的放大数据被传送至闩锁电路后，将读出字线驱动至非选择状态，选择下一新读出字线。因此，在现有的DRAM中，必须依序进行恢复字线的激活、读出工作、恢复工作、选择字线的非激活和位线均衡工作。而在本实施例1中，在依序进行选择字线的激活和读出工作后，可以大致同时地并列进行选择字线的非激活和位线均衡。对选择读出字线的非激活和读出位线的均衡，先进行哪一个都可以。若在使选择读出位线非激活后进行读出位线的均衡，可以进行均衡而不对选择存储单元的存储节点SN的积累电荷产生负面影响。

另一方面，当在进行读出位线的均衡后使选择读出位线非激活时，该均衡电压VBL被传递至存储单元的存储节点SN。但是，这时由于全程摆动的电压经恢复位线RBL被闩锁电路12传递至选择存储单元，另外还由于在选择读出字线SWL的非激活后恢复字线RWL保持选择状态，因而能够正确地恢复存储单元数据。这时，可以使均衡时刻提前，可以使下一读出字线的选择时刻提前(因为能够在提前的时刻完成位线的均衡)。另外，该选择读出字线的非激活和读出位线的均衡可以大致同时地进行。这时，控制时刻变得易于建立。

只是来自存储单元的读出数据被传送至读出位线，读出放大器2的输出信号不被传送至读出位线。因此，读出位线的电压振幅小，可以在短时间内完成读出位线的均衡。

按照数据传送指令信号DTF传送至闩锁电路12的数据被传递至恢复位线RBL_R和RBL_L。闩锁电路12的闩锁数据被传递至恢复位线RBL_R和RBL_L后，恢复字线RWL_R被激活。恢复字线RWL的激活电平(选择电压电平)可以是电源电压VDD，也可以是高于该电源电压VDD的升压电压电平。当恢复字线RWL的电压电平是升压电压电平时，可以增大恢复存取晶体管7的驱动能力，可以高速地向读出节点SN_R传送闩锁电路12的闩锁数据，以进行恢复。另外，能够向存储电容器8的存储节点SN_R传递电源电压电平的信号而不产生该恢复存取晶体管7的阈值电压损失。在升压电压电平的场合，直至将选择恢复字线驱动至升压电压电平需要时间。另一方面，当恢复字线的激活电平(选择电压电平)为电源电压电平时，无需使用升压电压，故能够降低功耗电流，另外，还可以缩短恢复字线上升至选择电压电平的时间。这时，由于恢复位线RBL(RBL_R或RBL_L)的H电平是电源电压VDD电平，所以存储单元的存储数据的H电平因恢复存取晶体管7的阈值电压损失而成为比电源电压VDD低该恢复存取晶体管7的阈值电压Vth的电压电平。虽然在数据存取方面不特别发生问题，但因存储电容器8的积累电荷量减少，数据保持特性变坏。因此，考虑到这些因素，将恢复字线的激活电平设定在最佳电压电平。

恢复字线RWL_R在下一个周期的数据传送指令信号DTF激活之前被非激活。

在当该恢复字线RWL_R激活时，读出字线SWL_R被激活的场合，出现恢复位线RBL_R与读出位线SBL_R电短路的期间。但是，这时读出字线SWL_R和恢复字线RWL_R两者皆处于选择状态的期间为短期间，读出位线SBL_R在读出字线SWL_R的非激活后，被均衡晶体管5R可靠地均衡到均衡电压VBL电平。另外，恢复位线RBL_R也被闩锁电路12保持在电源电压或接地电压电平，存储单元1R确实进行了存储数据的恢复。

考虑到以上的工作顺序，在读出侧，只是依序进行读出字线的激活和读出工作，不必考虑恢复工作，因而能够将周期时间大幅度地缩短一个该恢复时间的部分。另外，由于能够大致同时地并行进行读出字线的非激活和读出位线的均衡，所以能够进一步缩短周期时间。另外，由于读出位线SBL只有微小的电位变化，所以与全程摆动结构相比能够大幅度地缩短均衡所需的时间。

另外，在恢复侧，在按照数据传送指令信号DTF从读出放大器向恢复放大器进行数据传送后，直至下一次数据传送指令信号DTF被激活的期间，一直保持着恢复状态。因此，不需要进行读出工作和均衡工作，可以大幅度地缩短周期时间。在恢复放大器3中，闩锁电路12常时地进行闩锁工作，恢复位线RBL_R和RBL_L总是被设定为H电平或L电平的电压电平，不进行恢复位线的均衡工作。因此，能够大幅度地缩短该恢复的周期时间。

图3是示出通常的DRAM和本发明的DRAM的位线的电压变化的图。如图3所示，在通常的DRAM中，位线BL每进行读出工作、恢复工作和均衡工作，其电压电平都要发生变化。因此，在通常的DRAM中，周期时间由读出期间、恢复期间与均衡期间之和给出。另外，在均衡期间，对位线BL，必须将电源电压VDD和接地电压GND的电压均衡到中间电压VDD/2的电压电平。

另一方面，在本发明的结构中，读出位线SBL只是根据存储单元的存储数据，从均衡电压VBL发生变化，而不是向电源电压VDD或接地电压GND电平全程摆动。因此，即使在该读出的周期时间由读出期间与均衡期间之和给出的场合，均衡工作也只均衡微小的电位，与通常的DRAM的均衡时间相比，能够大幅度地缩短读出位线的均衡时间。

另外，在恢复位线RBL中，在电源电压VDD和接地电压GND间全程摆动，不设置均衡期间。数据存取在该恢复期间内进行。即，借助于在数据存取时由列选择信号CSL致使列选择门4导通，使闩锁电路12的闩锁节点，即恢复位线RBL_R和RBL_L与内部数据线I/O和ZI/O连接，可以进行数据读出和数据写入的任何一种。

该数据存取只需要恢复字线RWL(RWL_R)在选择状态的期间进行。因此，在图2中，行选择工作和列选择工作无需都在1个随机存取周期时间内进行。也可以在进行行选择工作的随机存取周期的下一个周期内进行列选择工作。在DRAM内部可以并行进行列选择和行选择。这时，可以同时指定进行行选择的行存取和进行列选择的列存取，或者该行存取和列存取也可以与通常的DRAM一样，以时分方式按照来自外部的指令进行。这时，在存在表示在指定数据读出后再经过规定的期间后数据被输出到外部的期间的等待时间的场合，借助于在内部以流水作业方式进行行存取和列存取，可以高速地进行数据存取。

另外，读出放大器2直接与读出位线SBL_R和SBL_L连接，以及恢复电路4直接与恢复位线RBL_L和RBL_R连接。因此，可以高速地传递信号，可以高速地进行读出和恢复工作。

关于存储单元的配置，后面将进行详细说明，这里，1列存储单元与在恢复电路4和读出放大器2的两侧配置的各读出位线和恢复位线组连接。读出放大器2以一条读出位线作为基准位线，对读出存储单元数据的读出位线上的数据进行读出，恢复放大器按照该读出放大器的输出数据驱动配置在两侧的恢复位线。这种位线配置称为“开放位线结构”。

图4是概略地示出本发明实施例1的半导体存储器的与行选择关联的部分的结构的图。在图4中，行选择系统包括响应于行地址译码启动信号RADE的激活而被激活、在激活时对给予的地址信号AD进行译码以生成字线指定信号的行译码器20；响应于读出字线驱动定时信号RXTS的激活而被激活、按照来自行译码器20的字线指定信号将读出字线SWL驱动至选择状态的读出字线驱动器21；响应于闩锁指令信号LTH闩锁行译码器20的输出信号的闩锁电路22；以及响应于恢复字线驱动定时信号RXTR的激活而被激活、按照来自闩锁电路22的闩锁信号将恢复字线RWL驱动至选择状态的恢复字线驱动器23。

在该图4中示出的读出字线驱动器21分别与读出字线SWL对应地配置，另外，闩锁电路22和恢复字线驱动器23分别与恢复字线RWL对应地配置。

借助于设置闩锁电路22，在恢复字线驱动器23响应于恢复字线驱动定时信号RXTR的激活而将恢复字线RWL驱动至选择状态后，可以借助于读出字线驱动器，按照下一个不同的地址信号将下一读出字线SWL驱动至选择状态。

闩锁电路22也可以是在闩锁指令信号激活时取入行译码器20的输出信号进行闩锁的结构。例如可以由响应于闩锁指令信号进行工作的传输门和闩锁并输出经该传输门传送的信号的倒相闩锁器构成。

图5是概略地示出本发明实施例1的半导体存储器的产生行相关控制信号的电路的结构的图。在图5所示行相关控制电路的结构中，按照行存取指令信号ACT的激活和非激活，对与读出字线关联的控制信号进行激活。行存取指令信号ACT可以在给出行存取指令时，以具有规定时间宽度的单拍脉冲的形式产生，或者也可以是按照行存取指令和预充电指令控制其激活/非激活的信号。读出周期时间由该行存取指令信号ACT决定。另外，作为该存取顺序，可以是同时给出行存取指令和列存取指令的结构，也可以是行存取指令和列存取指令以时分方式给出的结构。

在图5中，行相关控制电路包括：响应于行存取指令信号ACT的激活对行译码启动信号RADE进行激活的行译码控制电路30；响应于行存取指令信号ACT的激活对位线均衡指令信号EQ进行非激活的均衡控制电路31；响应于行存取指令信号ACT的激活，对读出字线驱动定时信号RXTS进行激活的读出字线控制电路32；响应于读出字线驱动定时信号RXTS的激活对读出放大器激活信号SE进行激活的读出放大器控制电路33；响应于读出放大器激活信号SE的激活，在规定期间激活传送指令信号DTF的传送控制电路34；响应于读出放大器激活信号SE和传送指令信号DTF生成恢复字线驱动定时信号RXTR的恢复字线控制电路35；以及响应于传送指令信号DTF的激活，生成在规定期间成为激活状态的闩锁指令信号LTH的闩锁控制电路36。

控制电路30-33实质上分别由延迟电路构成，它们响应于行存取指令信号ACT的激活，以规定的时序激活信号RADE、RXTS和SE，并且对均衡指令信号EQ进行非激活。

传送控制电路34在读出放大器激活信号SE被激活后再经过规定期间后以单拍脉冲信号的形式激活传送指令信号DTF。

恢复字线控制电路35在读出放大器激活信号SE被激活后再经过规定期间后对恢复字线驱动定时信号RXTR进行非激活，并且在传送指令信号DTF被激活后再经过规定期间后激活恢复字线驱动定时信号RXTR。

对该恢复字线控制电路35，也可以给予读出字线驱动定时信号RXTS以取代读出放大器激活信号SE。在读出字线按照读出字线驱动定时信号RXTS被驱动至选择状态后，恢复字线被非激活。

闩锁控制电路36响应于传送指令信号DTF的激活，在规定期间激活闩锁指令信号LTH。

读出存取周期时间由行存取指令信号ACT确定。当该行存取指令信号ACT被非激活时，来自行译码控制电路30的行译码启动信号RADE被非激活，行译码器20被非激活。

均衡控制电路31在规定期间对位线均衡信号EQ进行非激活。另外，读出字线控制电路32在规定期间激活读出字线驱动定时信号。读出放大器控制电路33按照读出字线驱动定时信号RXTS对读出放大器激活信号SE进行激活/非激活。

除此之外，控制电路30、32和33的输出信号的非激活时序和均衡控制电路31的输出信号的激活时序可由行存取指令信号ACT的非激活决定。

借助于恢复字线驱动定时信号RXTR的激活，列连锁期间结束，允许在内部进行列选择工作。此列连锁期间可以由传送指令信号DTF的激活决定。

如图1所示，位线结构是开放位线结构，位线被配置在读出放大器2和恢复放大器3的两侧。即存储单元被分为多组。当该图5所示行相关控制电路是对多组共同设置的主行相关控制电路时，在与各组对应地配置的局域行相关控制电路中，根据指定存储单元组的块选择信号BS，按照来自该主行相关控制电路的主行相关控制信号，生成对对应的存储单元组的行相关控制信号。

除此之外，当该图5所示行相关控制电路是与各存储单元组对应地配置的局域行相关控制电路时，也可以根据行存取指令信号ACT和块选择信号BS激活局域行相关控制电路，生成对对应的存储单元组的各行相关控制信号。接着，参照图6所示的时序图，对该图5所示的行相关控制电路的工作进行说明。这里，在下面的说明中，对于块选择信号BS的组合，其说明从略。这是因为如上所述，行相关控制信号的产生方式随行相关控制电路的结构而不同。对选择存储单元组的行相关控制信号以如下说明的顺序被激活/非激活。

当行存取指令信号ACT被激活时，来自均衡控制电路31的均衡指令信号EQ被非激活，并且来自译码控制电路30的行译码启动信号RADE被激活。据此，图4所示的行译码器20被激活，取入给予的地址信号，进行译码工作。另外，响应于均衡指令信号EQ的非激活，在选择存储单元组(块)中均衡工作停止。

在该均衡指令信号EQ被非激活后再经过规定期间后，读出字线控制电路32激活读出字线驱动定时信号RXTS。从读出字线驱动定时信号RXTS被激活，经过规定时间后，读出放大器控制电路33激活读出放大器激活信号SE。响应于该读出放大器激活信号SE的激活，图1所示的读出放大器2进行读出工作，在读出输出线/D_L和/D_R上生成与选择存储单元的存储数据相应的信号。

另一方面，当读出放大器激活信号SE被激活时，为了对该选择存储单元数据的恢复工作进行准备，恢复字线控制电路35对恢复字线驱动定时信号RXTR进行非激活。据此，处于选择状态的恢复字线RWL被驱动至非激活状态。

在该恢复字线驱动定时信号RXTR被非激活后，传送控制电路34响应于读出放大器激活信号SE的激活，在规定期间将传送指令信号DTF保持在激活状态。该传送控制电路34例如可以由单拍脉冲发生电路构成。当传送指令信号DTF被激活时，图1所示的恢复放大器中的传输门11导通，由读出放大器2放大了的数据被传送至闩锁电路12。

另一方面，当传送指令信号DTF被激活时，闩锁控制电路36在规定期间激活闩锁指令信号LTH。响应于该闩锁指令信号LTH的激活，图4所示的闩锁电路22取入并闩锁行译码器24的输出信号。借助于该闩锁电路22的闩锁工作，接着指定应选择的恢复字线的恢复字线指定信号被闩锁。这时，恢复字线驱动定时信号RXTR仍处于非激活状态，恢复字线RWL仍保持在非选择状态。

当闩锁指令信号LTH被非激活，闩锁电路22成为闩锁状态时，恢复字线控制电路35响应于该传送指令信号DTF的激活，激活恢复字线驱动定时信号RXTR。该恢复字线驱动定时信号RXTR的激活可以使恢复位线上的信号电位处于确定的状态，也可以在传送指令信号DTF的激活期间恢复字线驱动定时信号RXTR被激活，或者也可以在传送指令信号DTF被非激活，传送工作完成后，恢复字线驱动定时信号RXTR被激活。

随着该恢复字线驱动定时信号RXTR的激活，图4所示的恢复字线驱动器23被激活，从而根据在闩锁电路22中被闩锁的恢复字线指定信号将对应的恢复字线驱动至选择状态。

当该恢复字线被激活时，行存取指令信号ACT被非激活，来自均衡控制电路31的均衡指令信号EQ被激活，另外，读出字线驱动定时信号RXTS被非激活。均衡指令信号EQ的激活和读出字线驱动定时信号RXTS的非激活可以以同一时序进行，或者也可在读出字线驱动定时信号RXTS为激活状态时激活均衡指令信号EQ，或者也可在读出字线驱动定时信号RXTS被非激活后均衡指令信号EQ被激活。

若读出放大器2的读出输出线与读出位线电隔离，读出放大器2的输出信号对恢复放大器3的传送工作完成，则无论均衡指令信号EQ的激活与读出字线驱动定时信号RXTS的非激活的时序关系是哪一种，都能正确地进行恢复工作。

接着，在读出字线驱动定时信号RXTS被非激活时，读出放大器激活信号SE被非激活。该读出放大器激活信号SE的非激活也可响应于均衡指令信号EQ的激活而进行。

另外，在该行存取指令信号ACT被非激活时，行译码启动信号RADE被非激活，行译码器20恢复到待机状态。

恢复字线控制电路35可以由将读出放大器激活信号SE延迟规定时间的第1延迟电路、将传送指令信号DTF延迟规定时间的第2延迟电路以及响应于该第1延迟电路的输出信号的激活而复位，并且响应于该第2延迟电路的输出信号的激活而置位的置位/复位触发器构成。

另外，产生该传送指令信号DTF的传送控制电路34也可以采用响应于恢复字线驱动定时信号RXTR的非激活，在规定期间激活传送指令信号DTF的结构。

借助于用该图4所示的闩锁电路22闩锁行译码器20的输出字线指定信号，可以分别进行读出字线SWL和恢复字线RWL的激活/非激活。

另外，作为图4所示的读出字线驱动器21和恢复字线驱动器23的结构，可以利用在通常的DRAM中使用的字线驱动器。即，作为这些字线驱动器21和23的结构，也可以采用响应于字线驱动定时信号RXTS和RXTR的激活而被激活，按照字线指定信号驱动这些读出字线SWL和恢复字线RWL的结构。除此之外，作为这些字线驱动器21和23的结构，也可以采用按照字线指定信号向对应的读出字线SWL和恢复字线RWL分别传送字线驱动定时信号RXTS和RXTR的结构。

在图4所示结构的场合，可以对读出字线和恢复字线共同配置行译码器20，从而可以减小电路占有面积。

另外，除此之外，也可以分别设置生成读出字线指定信号的读出行译码器和生成恢复字线指定信号的恢复行译码器。在这种结构的场合，可以在两侧相向地对读出字线SWL和恢复字线RWL配置字线驱动电路。因此，在字线间距小的场合，借助于在该字线SWL和RWL的两侧相向地配置读出字线驱动电路和恢复字线驱动电路，也能够以字线间距配置字线驱动电路。

还有，读出字线SWL用于对读出放大器传送选择存储单元的存储数据，在恢复工作中不用读出字线。因此，只要读出字线与读出位线或恢复位线的电容耦合噪声不对读出工作或恢复工作产生不利影响，读出字线SWL可以在读出放大器激活后的任意时刻被非激活。

如以上所述，根据本发明的实施例1，用1个存储电容器、读出存取晶体管和恢复存取晶体管构成存储单元，并且分别设置读出字线、读出位线和恢复字线、恢复位线，可以分别进行读出工作和恢复工作。因此，能够在恢复期间完成读出工作，进行下一个存储单元的选择，另外，还能够在读出工作中进行存储单元数据的存取，借助于以交替方式进行该读出工作和恢复工作，能够实现高速存取。

另外，由于将读出放大器以高输入阻抗与读出位线耦合，并使读出输出信号线与读出位线电隔离，所以能够使读出位线的电位振幅成为微小振幅，能够缩短读出位线均衡所需要的时间，以及能够降低功耗。

[实施例2]

图7是示出本发明实施例2的半导体存储器的主要部分的结构的图。在本实施例2中，存储单元MC也排列成行列状。在图7中，代表性地示出了排列成1行2列的存储单元MC1和MC2。与存储单元行对应地配置了读出字线SWL和恢复字线RWL。在本实施例2中，对读出放大器2，成对地、在同一方向上相互平行地配置了读出位线SBL和/SBL。另外，对恢复放大器3，也成对地、在同一方向上平行地配置了恢复位线RBL和/RBL。

存储单元MC1和MC2与实施例1一样，分别包含读出存取晶体管6，恢复存取晶体管7和存储电容器8。

读出位线SBL和/SBL与读出放大器2耦合，并且恢复位线RBL和/RBL被恢复放大器3驱动。共有该读出放大器2和恢复放大器3的存储单元MC1和MC2存放互补的数据，即，在读出字线SWL被选择时，存储单元MC1和MC2的读出存取晶体管6导通，来自存储节点SN和/SN的互补数据分别被传递至读出位线SBL和/SBL。因此，在2个存储单元中存储1比特的数据。

读出放大器2具有与上面的实施例1相同的结构，输入级(差动级)的MOS晶体管N2和N3的栅极与读出位线SBL和/SBL耦合，以高输入阻抗接受从存储单元MC1和MC2读出的数据，并对其进行放大。该读出放大器2的结构与实施例1的相同，对对应的部分标以相同的参考符号，而省略详细说明。

恢复放大器3，也与实施例1一样，包含放大来自读出放大器2的互补输出信号的差动级10；响应于传送指令信号DTF而传送差动级10的输出信号的传输门11；以及闩锁由传输门11传送的数据的闩锁电路12。由该闩锁电路12生成互补数据，互补数据被传送至恢复位线RBL和/RBL，进而经恢复存取晶体管7将互补数据传送至存储单元MC1和MC2的存储节点SN和/SN。

对于读出放大器2和恢复放大器3，在同一方向成对地配置读出位线SBL和/SBL，以及成对地配置恢复位线RBL和/RBL的结构称为“折叠位线结构”。分别设置用于将读出位线SBL和/SBL均衡至各自的规定电压VBL的均衡晶体管5a和5b。

另外，恢复放大器的闩锁节点，即恢复位线RBL和/RBL与列选择门4耦合，列选择门4在被列选择信号CSL选择时导通，从而内部数据线I/O和ZI/O分别与恢复位线RBL和/RBL耦合。

在该图7所示的折叠位线结构中，也与实施例1的一样，进行了出工作、读出数据向恢复放大器3的数据传送、以及从恢复放大器3向存储单元的数据传送的恢复工作等一系列的工作。因此，本实施例2也能够大幅度地缩短周期时间。

另外，在存储单元MC1和MC2中存放互补的数据，由2个存储单元存储1比特的数据。这与在2个存储电容器8中存储1比特的数据的结构等效，能够大幅度地加长刷新时间。即，在使存储电容器的容量简单地加倍的场合，位线读出电压约增加至1.5倍，并且存储电容器的存储节点的电压下降速度降低到约1/2，因此，刷新周期可加长至大约3倍。

特别是如该图7所示，在存储节点SN和/SN上存放互补数据时，正的读出电压被传递至一条读出位线上，负的读出电压被传递至另一条读出位线上。这些H电平数据和L电平数据的读出电压的绝对值相等。因此，与存储单元中的数据被读出到1条读出位线上、而另一条读出位线保持为均衡电压VBL作为基准位线的场合相比，读出位线SBL与/SBL的电压差增加1倍，因而能够高速地进行读出工作。另外，这时如果使读出容限相同，则可以使读出放大器2的激活时刻更为提前。

另外，在存储单元MC1和MC2的衬底被偏置成负电压的场合，存放L电平数据的存储节点SN或/SN的电位电平因结的漏电流而从接地电压下降至负电压电平。因此，存储H电平数据和L电平数据的存储节点即使因结的漏电等使二者的电荷皆消失，也能够维持互补数据的电压差，能够使刷新周期加长至该电压差最后降到读出放大器2的读出容限以下，从而能够大幅度地减少刷新次数。

另外，作为均衡电压VBL，没有必要采用电源电压VDD的1/2的中间电压。即，均衡电压VBL无论是电源电压VDD或接地电压GND，或者是这些电源电压与接地电压之间的任意电压，都能够将逆数据从存储单元MC1和MC2中读出到读出位线SBL和/SBL上。因此，无论该均衡电压VBL的电压电平如何，在读出位线SBL和/SBL上总是产生电压差，故确实能够借助于读出放大器2进行读出工作。因此，可以采用最适合于读出放大器2工作的偏置电压电平作为对读出位线的均衡电压VBL，借助于将该均衡电压VBL设定在所谓的读出放大器的命中区，可以高速地进行读出工作。

另外，从写入和恢复工作方面来看，互补数据可以转递至恢复位线RBL和/RBL。电源电压和接地电压电平的数据可以传递至该恢复位线。当在存储单元MC1和MC2的一方的恢复存取晶体管7中出现驱动能力小或寄生电阻大等不良情况时，在该不良的恢复存取晶体管的存储单元中，只是进行了不充分的恢复。但是，这时对另一个存储单元的存储电容器的存储节点恢复能够充分地进行。因此，无需考虑该不良恢复存取晶体管的特性来决定恢复时间，能够高速地进行恢复工作。另外，即使该成对的存储单元的一方的恢复存取晶体管是不良的存取晶体管，在用该2个存储单元存储1比特的数据的场合，也可以将不良存取晶体管等效地用作正常存取晶体管而进行恢复，能够进行不良单元的补救，可以提高成品率。

如以上所述，按照本发明的实施例2，将位线形成折叠位线结构，并且以用2个存储单元存储1比特的数据的方式构成，以互补数据信号被传递至成对的位线上的方式构成，可以缩短读出和恢复时间，实现高速存取。另外，还能够加长刷新间隔，可以降低功耗。

[实施例3]

图8是示出本发明实施例3的半导体存储器的主要部分的结构的图。在图8中，读出位线SBL和恢复位线RBL分别被配置成折叠位线结构。在该图8所示的结构中，存储单元阵列被分为2个存储器阵列MAR和MAL。恢复位线RBL和/RBL被配置成对这些存储器阵列MAR和MAL共同地连续延伸。因此，恢复放大器3为该存储器阵列MAR和MAL的存储单元所共有。

另一方面，对于读出放大器，对存储器阵列MAR的读出位线SBL_R和/SBL_R配置读出差动级22R，另外，读出差动级22L与存储器阵列MAL的读出位线SBL_L和/SBL_L耦合。该读出差动级22R和22L各自分别包含其栅极与对应的读出位线连接的MOS晶体管。读出差动级22R被读出放大器激活信号SE_R激活，读出差动级22L被读出放大器激活信号SE_L激活。这些读出差动级22R和22L共同地与读出负载电路2A耦合。该读出负载电路2A包含交叉耦合的P沟道MOS晶体管，并且在读出放大器激活信号SE的非激活时，将读出输出信号线/D和D预充电至电源电压VDD电平。

在存储器阵列MAR中，在同一行配置了存储单元MC1R和MC2R，另外，在存储器阵列MAL中，与同一行对应地配置了存储单元MC1L和MC2L。由存储单元MC1R和MC2R存储1比特的数据，由存储单元MC1L和MC2L存放1比特的数据。

响应于均衡指令信号EQ_R而导通的均衡晶体管5ar和5br分别与读出位线SBL_R和/SBL_R连接。响应于均衡指令信号EQ_L而导通的均衡晶体管5a1和5b1分别与读出位线SBL_L和/SBL_L连接。

在该图8所示的结构中，例如在存储器阵列MAR中的存储单元被选择时，首先读出字线SWL_R被驱动至选择状态，存储单元MC1R和MC2R中的互补的存储数据被读出到读出位线SBL_R和/SBL_R上。左侧的存储器阵列MAR保持非选择状态，读出位线SBL_L和/SBL_L被均衡至均衡电压VBL。

接着，读出放大器激活信号SE_R被激活，读出差动级22R被激活，对该读出位线SBL_R和/SBL_R上的电位差进行差动放大，使读出输出线/D和D的电位之一降低。另一方面，读出放大器激活信号SE在读出放大器激活信号SE_R激活的同时被激活，以使读出负载电路2A被激活，使读出输出信号线D和/D的电位维持在高电平。这时，读出差动级22L处于非激活状态，读出差动级22L中的MOS晶体管N1处于非导通状态。因此，即使在该读出差动级22L中MOS晶体管N2和N3因该均衡电压VBL而处于导通状态，借助于读出负载电路2A，也能够充分地放大与在读出位线SBL_R和/SBL_R上产生的电位差相应的电位差，并使其在读出输出线D和/D上生成。当均衡电压VBL例如为中间电压电平时，读出输出线D和/D的均衡电压为电源电压电平，读出差动级22L中的这些差动MOS晶体管N2和N3能具有作为退耦晶体管的功能，能够正确地进行读出工作。

当传送指令信号DTF在读出工作完成后或读出工作开始后的规定时刻被激活时，读出输出信号线D和/D的电位差被传送至闩锁电路12，恢复位线RBL和/RBL被闩锁电路12驱动至电源电压和接地电压电平。

响应于传送指令信号DTF的激活，恢复字线RWL_R被驱动至选择状态，存储单元MC1R和MC2R的恢复存取晶体管导通，进行存储单元数据的恢复。

在该图8所示结构的场合，存储器阵列MAR和MAL共有恢复放大器3和读出负载电路2A。因此，可以减少读出/恢复放大器的布局面积。

[变例1]

图9是概略地示出本发明实施例3的变例1的结构的图。在图9中，存储器阵列MAR中的读出位线SBL_R和/SBL_R与读出差动级22R耦合，并且恢复位线RBL_R和/RBL_R与恢复放大器3R连接。

在存储器阵列MAL中，读出位线SBL_L和/SBL_L与读出差动级22L耦合，恢复位线RBL_L和/RBL_L与恢复放大器3L连接。

读出差动级22R和22L分别被读出放大器激活信号SE_R和SE_L激活。这些读出差动级22R和22L共同地与读出负载电路2A耦合。读出负载电路2A响应于读出放大器激活信号SE的激活而驱动读出输出线/D和D。读出放大器激活信号SE_R和SE_L分别按照块选择信号和读出放大器激活信号SE而被激活。

恢复放大器3R和3L分别响应于传送指令信号DTF_R和DTF_L而取入并闩锁读出输出线D和/D上的信号。

在该图9所示的结构中，读出差动级和恢复放大器分别与存储器阵列MAR和MAL对应地配置，读出负载电路2A为存储器阵列MAR和MAL所共有。因此，在该结构中，与对存储器阵列MAR和MAL分别设置恢复放大器和读出放大器的结构相比，可以减小读出放大器的布局面积。

另外，恢复放大器3R只驱动存储器阵列MAR的恢复位线RBL_R和/RBL_R，另外，恢复放大器3L也只驱动存储器阵列MAL的恢复位线RBL_L和/RBL_L。因此，与1个恢复放大器为存储器阵列MAR和MAL所共有的结构相比，可以减轻该恢复放大器的负载，高速地进行恢复工作。

[变例2]

图10是概略地示出本发明实施例3的变例2的结构的图。在图10中，读出放大器2R与存储器阵列MAR的读出位线SBL_R和/SBL_R耦合，另外，读出放大器2L与存储器阵列MAL的读出位线SBL_L和/SBL_L耦合。读出放大器2R经选择门25R与恢复放大器3耦合，读出放大器2L经选择门25L与恢复放大器3耦合。读出放大器2L和2R各自皆包含读出差动级和读出负载电路。

恢复放大器3与对存储器阵列MAR和MAL所共同的、在列方向延伸配置的恢复位线RBL和/RBL连接。即，对存储器阵列MAR和MAL分别配置了读出放大器2R和2L，而恢复放大器3为存储器阵列MAR和MAL所共有。

图11示出了图10所示的选择门25L、25R和恢复放大器3的一例具体结构。在图11所示的结构中，恢复放大器3和选择门25L、25R被一体化地形成恢复放大器3。

在图11中，恢复放大器3包含：其栅极分别与读出放大器2L的读出输出线/D_L和D_L连接的N沟道MOS晶体管N10和N12；分别串联连接在恢复位线RBL与MOS晶体管N10之间和串联连接在/RBL与MOS晶体管N12之间、各自的栅极接受传送指令信号DTF_L的N沟道MOS晶体管N11和N13；其栅极分别与读出放大器2R的读出输出线/D_R和D_R连接的N沟道MOS晶体管N20和N22；以及分别串联连接在恢复位线RBL、/RBL与这些MOS晶体管N20、N22之间的N沟道MOS晶体管N21和N23。传送指令信号DTF_R被施加至MOS晶体管N21和N23的栅极。

传送指令信号DTF_R和DTF_L由分别指定存储器阵列MAR和MAL的块选择信号与传送指令信号DTF的组合生成。

因此，例如当存储器阵列MAR被选择时，传送指令信号DTF_R被激活，MOS晶体管N21和N22导通，闩锁电路12闩锁出现在该读出输出线/D_R和D_R上的数据，驱动恢复位线RBL和/RBL。这时，传送指令信号DTF_L处于非激活状态，MOS晶体管N11和N13保持非导通状态。

因此，可以使恢复放大器3的闩锁电路12为存储器阵列MAR和MAL所共有，从而能够减小恢复放大器的布局面积。

如以上所述，按照本发明的实施例3，以在读出放大器和/或恢复放大器的两侧配置的存储器阵列共有读出放大器和恢复放大器至少一部分的方式进行构成，能够减小读出/恢复放大器的布局面积，能够减小阵列布局面积。

[实施例4]

图12是概略地示出本发明实施例4的半导体存储器的主要部分的结构的图。在图12中，位线以折叠位线结构而被配置。右侧存储器阵列MAR的读出位线SBL_R和/SBL_R经位线隔离门40R与共用读出位线CSBL和/CSBL耦合。左侧存储器阵列MAL的读出位线SBL_L和/SBL_L经位线隔离门40L与共用读出位线CSBL和/CSBL耦合。读出放大器2与共用读出位线CSBL和/CSBL耦合。读出放大器2响应于读出放大器激活信号SE的激活而进行读出工作。

位线隔离门40R在位线隔离指令信号BLI_R为H电平时导通，使读出位线SBL_R和/SBL_R与共用读出位线CSBL和/CSBL耦合。

另一方面，位线隔离门40L在位线隔离指令信号BLI_L为H电平时导通，使读出位线SBL_L和/SBL_L与共用读出位线CSBL和/CSBL耦合。

在存储器阵列MAL被选择时，位线隔离指令信号BLI_R被驱动至L电平，在存储器阵列MAR被选择时，位线隔离指令信号BLI_L被驱动至L电平。

因此，在读出工作时，只是选择存储器阵列的读出位线与读出放大器2连接，故可以减小读出放大器2的输入电容。因此，可以增大存储电容器的电容量与读出输入节点的电容量之比，可以根据存储单元数据在读出放大器2的输入节点产生大的电压变化，能够进行正确的读出工作。另外，如果读出容限相同，可以使读出开始时刻提前。

图13是示出一例产生图12所示的位线隔离指令信号的部分的结构的图。在图13中，位线隔离指令信号发生部包括接受指定存储器阵列MAL的块选择信号BS_R和行存取指令信号ACT，生成位线隔离指令信号BLI_R的NAND电路42；以及接受指定存储器阵列MAR的块选择信号BS_R和行存取指令信号ACT，生成位线隔离指令信号BLI_L的NAND电路43。

在行存取指令信号ACT为非激活状态时，这些位线隔离指令信号BLI_R和BLI_L皆为H电平。当块选择信号BS_L为H电平时，在行存取指令信号ACT为H电平的期间，位线隔离指令信号BLI_R为L电平，读出位线SBL_R和/SBL_R与读出放大器2隔离。另一方面，当块选择信号BS_R被选择时，在行存取指令信号ACT为激活状态的期间，位线隔离指令信号BLI_L为L电平，读出位线SBL_L和/SBL_L与读出放大器2隔离。

在读出位线SBL和/SBL的均衡电压VBL为中间电压电平的场合，由于该读出位线SBL和/SBL的电位振幅为微小振幅，所以即使位线隔离指令信号BLI_R和BLI_L是电源电压电平，也能够将存储单元数据充分地传递至读出放大器2。但是，当位线均衡电压VBL为电源电压电平时，或者在高速地将存储单元数据传递至读出放大器2的场合，使该图13所示的NAND电路42和43具有电平转换功能，将位线隔离指令信号BLI_R和BLI_L的H电平设定在高于电源电压的升压电压电平。

另外，关于恢复放大器3可以采用在上面实施例3中参照图9至图11进行说明的结构的任何一种。

如以上所述，按照本发明的实施例4，使读出位线经位线隔离门与读出放大器耦合，可以使由MOS晶体管的栅极接受信号的结构的读出放大器2为存储器阵列MAR和MAL所共有，能够减小读出放大器的布局面积。

另外，可以减小读出放大器的读出输入节点的负载，能够高速地将存储单元数据传送至读出输入节点，以进行读出工作。

[实施例5]

图14是概略地示出本发明实施例5的半导体存储器的主要部分的结构的图。在图14中，存储器阵列MAR的恢复位线RBL_R和/RBL_R经恢复位线隔离门45R与共用恢复位线CRBL和/CRBL耦合。另外，存储器阵列MAL的恢复位线RBL_L和/RBL_L经恢复位线隔离门45L与共用恢复位线CRBL和/CRBL耦合。读出放大器3按照传送指令信号DTF取入并闩锁来自未图示的读出放大器中的数据，根据闩锁数据驱动选择存储器阵列的恢复位线。

读出放大器3只需要驱动选择存储器阵列的恢复位线，因而能减轻负载，高速地进行选择存储器的恢复工作。另外，由于所驱动的恢复位线的负荷容量减半，所以能够减小恢复工作时的功耗电流。

恢复位线隔离门45R按照恢复位线隔离指令信号RBLI_R有选择地导通，另外，恢复位线隔离门45L按照恢复位线隔离指令信号RBLI_L有选择地导通。由于该恢复放大器3传递电源电压和接地电压电平的信号，所以恢复位线隔离指令信号RBLI_L和RBLI_R的H电平最好被设定为高于电源电压的升压电压电平。另外，在恢复字线的激活电压是电源电压电平，并且存储单元中存放的H电平数据的电压电平比电源电压低一个恢复存取晶体管的阈值电压的量的场合，无需特地将这些恢复位线隔离指令信号RBLI_L和RBLI_R的H电平设定为升压电压电平。

图15是示出一例产生图14所示的恢复位线隔离指令信号的部分的结构的图。在图15中，恢复位线隔离指令信号发生部包括：将传送指令信号DTF延迟规定时间的延迟电路50；将读出放大器激活信号SE延迟规定时间的延迟电路51；响应于延迟电路50的输出信号的上升而被置位，并且响应于延迟电路51的输出信号的上升而被复位、生成共用隔离控制信号BLICT的置位/复位触发器52；接受闩锁块选择信号BS_LL和共用隔离控制信号BLICT，生成恢复位线隔离指令信号RBLI_R的NAND电路53；以及接受共用隔离控制信号BLICT和闩锁块选择信号BS_RL，生成恢复位线隔离指令信号RBLI_L的NAND电路54。

闩锁块选择信号BS_LL和BS_RL由分别按照传送指令信号DTF，取入被对指定存储器阵列的块地址进行译码的块译码器输出的块选择信号BS_L和BS_R的闩锁电路生成(参照图3)。

在图15所示的结构中，在读出放大器激活信号SE被激活并经过规定期间时，共用隔离控制信号BLICT被复位，成为L电平，恢复位线隔离指令信号RBLI_L和RBLI_R皆成为H电平。NAND电路53和54的输出信号的H电平可以是电源电压电平，或者也可以是升压电压电平。

当该共用隔离控制信号BLICT被激活时，被在上一个周期中被闩锁的闩锁块选择信号BS_LL和BS_RL分开的恢复位线与恢复放大器耦合。如图16所示，恢复字线驱动定时信号RXTR在传送指令信号DTF的激活前，响应于读出放大器激活信号SE或读出字线驱动信号而成为非激活状态，在上一个周期中被选择的恢复字线被驱动至非选择状态。在该状态下，恢复位线隔离指令信号RBLI_R和RBLI_L皆为H电平，恢复位线隔离门45R和45L导通。

接着，当传送指令信号DTF被激活时，置位/复位触发器52按照延迟电路50的输出信号而被置位，共用隔离控制信号BLICT再次被激活，按照闩锁块选择信号BS_LL和BS_RL，恢复位线隔离指令信号RBLI_L和RBLI_R的一方被驱动至H电平，另一方被驱动至L电平。之后，恢复字线驱动定时信号RXTR被激活，进行对与选择恢复字线连接的存储单元的恢复工作。

如以上所述，根据本发明的实施例5，在恢复放大器3为存储器阵列MAR和MAL所共有的场合，可以利用恢复位线隔离门减轻恢复放大器3所驱动的负载，高速地进行恢复工作。

另外，所驱动的恢复位线的负荷容量被减小，能够减小恢复工作时的功耗电流。

另外，由于恢复放大器为存储器阵列所共有，所以与对存储器阵列逐个配置恢复放大器的结构相比，能够减小恢复放大器的布局面积。

另外，也可以将利用该图12和图14所示的实施例4和5的读出放大器和恢复放大器的位线隔离门的共有结构相互组合起来使用。

[实施例6]

图17是示出本发明实施例6的半导体存储器的主要部分的结构的图。该图17所示的结构与图1所示结构有以下的不同点。即，对恢复位线RBL_R设置了响应于恢复位线均衡指令信号REQ而导通的均衡晶体管55R，另外，对恢复位线RBL_L设置了响应于恢复位线均衡指令信号REQ而导通的均衡晶体管55L。这些均衡晶体管55R和55L各自导通时，分别将恢复位线均衡电压RVBL传递至对应的恢复位线RBL_R和RBL_L。

另外，在恢复放大器3中，闩锁电路12由响应于恢复位线均衡指令信号REQ的激活而成为输出高阻抗状态的三态反相缓冲器IV3和IV4构成。该图17所示的其他结构与图1所示的结构相同，对对应的部分标以相同的参考符号，而省略其详细说明。

在该图17所示的结构中，恢复位线RBL_R和RBL_L在恢复工作前，一度被均衡至均衡电压RVBL。因此，恢复位线RBL_R和RBL_L在恢复电压传递时的起始电压为相同的电压电平，因而无论传递数据如何，总是可以使恢复位线RBL_R和RBL_L的电压确定时刻保持恒定。

图18是示出图17所示结构的工作的时序图。下面参照图18对图17所示结构的工作进行说明。

考虑右侧存储器阵列的读出字线SWL_R被选择的情形。首先，当被行存取指令规定的读出周期(随机存取周期)开始时，均衡指令信号EQ_R被非激活，读出位线SBL_R的均衡结束。接着，读出字线SWL_R被选择，存储单元1R的存储数据被传递至读出位线SBL_R。接着，读出放大器2响应于读出放大器激活信号SE的激活而被激活，对读出位线SBL_R和SBL_L的电位进行差动放大，并将该差动放大结果传递至读出输出线/D_R和/D_L上。这里，读出位线SBL_L被均衡晶体管5L均衡至均衡电压VBL。

当读出字线SWL_R被激活时(被驱动至选择状态时)，在经过规定时间后，选择状态的恢复字线RWL被驱动至非选择状态。响应于该恢复字线RWL的非激活，恢复位线均衡指令信号REQ在规定时间被激活，恢复位线RBL_R和RBL_L被均衡至均衡电压RVBL。这时，在恢复放大器3中闩锁电路12为输出高阻抗状态。当恢复位线RBL_R和RBL_L的均衡工作完成时，传送指令信号DTF被激活，被读出放大器2放大了的数据被传送至、并闩锁在恢复放大器3中，恢复位线RBL_R和RBL_L的电压电平随传送数据而变化。

接着，在传送指令信号DTF被激活后再经过规定期间后，恢复字线RWL_R被驱动至选择状态，原来的数据被重新写入存储单元1R的读出节点SN_R。

因此，在周期时间有裕量时，通过对恢复位线进行均衡，总是可以将恢复位线RBL_R和RBL_L的变化起始电压设定在相同的电压电平，即使恢复数据是上一个周期的恢复数据的逆数据，也能够使恢复位线的信号确定时刻总是相同。

另外，该恢复位线的均衡电压RVBL在图18中设定为电源电压电平。但是，该恢复位线的均衡电压也可以是接地电压电平，或者也可以是电源电压与接地电压之间的特定的电压电平。

另外，恢复位线RBL_R和RBL_L的均衡结束和数据传送指令信号DTF的激活时刻可以是同一时刻，或者也可以在恢复位线的均衡完成后激活数据传送指令信号DTF。

图19是概略地示出产生图17所示的控制信号的部分的结构的图。该图19所示的行相关控制信号发生部的结构与图5所示行相关控制信号发生电路的结构在如下的方面有所不同。即，生成恢复字线驱动定时信号RXTR的恢复字线控制电路35响应于来自读出字线控制电路32的读出字线驱动定时信号RXTS的激活，经过规定期间后使恢复字线驱动定时信号RXTR非激活，接着响应于来自传送控制电路60的传送指令信号DTF的激活，经过规定期间后激活恢复字线驱动定时信号RXTR。

恢复位线均衡指令信号REQ由响应于该恢复字线驱动定时信号RXTR而生成单拍脉冲信号的单拍脉冲发生电路62生成。该单拍脉冲发生电路62响应于恢复字线驱动定时信号RXTR的非激活，生成具有规定的时间宽度的单拍脉冲信号，生成恢复位线均衡指令信号REQ。

传送控制电路60在来自读出放大器控制电路33的读出放大器激活信号SE为激活状态(H电平)时，响应于来自单拍脉冲发生电路62的恢复位线均衡指令信号REQ的下降而生成具有规定的时间宽度的单拍脉冲信号，生成传送指令信号DTF。传送控制电路60例如由接受恢复位线均衡指令信号REQ和读出放大器激活信号SE的AND门(“与”门)以及响应于该AND门的输出信号的下降而生成具有规定的时间宽度的单拍脉冲信号的单拍脉冲发生电路构成。在由读出放大器进行了读出工作，并且恢复位线的均衡工作完成后，激活传送指令信号DTF，将读出放大器2的输出信号传送至恢复放大器3。

该图19所示的行相关控制电路的其他结构与图5所示的行相关控制电路的结构相同，对对应的部分标以相同的参考符号，而其详细说明从略。

如以上所述，根据本发明的实施例6，可以在从读出放大器向恢复放大器传送数据前，在规定期间将恢复位线均衡至规定电压电平，使恢复数据传送时的恢复位线的起始电压总是在同一电压水平，高速而可靠地将恢复数据传送至选择存储单元。特别是恢复位线的均衡电压RVBL为中间电压时，恢复位线的电位变化量减小，可以使恢复位线高速地全程摆动。

[实施例7]

图20是示出本发明实施例7的半导体存储器的主要部分的结构的图。该图20所示的结构，有以下诸点与图1所示的结构不同。即，在恢复放大器3的闩锁电路12中，闩锁电路12由倒相器IV5和IV6构成。对该倒相器IV5和IV6，作为低电平电源电压，施加了高于接地电压的电压VSG。该图20的其他结构与图1所示的结构相同，对对应的部分标以相同的参考符号，而其详细说明从略。

图21是示出图20所示结构的工作的时序图。在该图21所示的工作波形图中，在恢复放大器3的闩锁电路12中，低电平电源电压是高于接地电压的电压VSG电平。因此，恢复位线RBL_R和RBL_L的L电平被设定为高于该接地电压GND的电压VSG电平。当恢复字线RWL_R为非选择状态时，在恢复位线RBL_R为接地电压GND电平的场合，该恢复存取晶体管7的栅-源间电压为0V。当在存储节点SN_R上存储H电平数据时，在恢复存取晶体管7中流过亚阈值漏泄电流，电荷从存储节点SN_R流出至恢复位线RBL_R，存在数据保持特性变坏的可能性。

通过将该恢复位线RBL_R和RBL_L的L电平的电压设定为高于该接地电压GND的电压VSG电平，即使恢复存取晶体管7为非选择状态，其栅-源间电压也为负电压，呈反向偏置状态。因此，可以将恢复存取晶体管设定为更深的关断状态，可以抑制亚阈值漏泄电流，可以防止电荷从存储节点SN(SN_R和SN_L)流出，从而能够改善电荷保持特性。

如以上所述，根据本发明的实施例7，可以将恢复位线的L电平电压设定为高于接地电压的电压电平，可以将非选择状态的恢复存取晶体管的栅-源间电压设定为反向偏置状态，能够抑制亚阈值漏泄电流，能够改善电荷保持特性。

[实施例8]

图22是示出本发明实施例8的半导体存储器的主要部分的结构的图。该图22所示的结构在以下诸点与图20所示的结构不同。即，对恢复位线RBL_R设置了响应于恢复位线均衡指令信号REQ而导通的恢复晶体管55R，另外，对恢复位线RBL_L设置了响应于恢复位线均衡指令信号REQ而导通的恢复晶体管55L。该恢复晶体管55R和55L在导通时分别将均衡电压RVBL传递至恢复位线RBL_R和RBL_L。

另外，在恢复放大器3中，构成闩锁电路12的倒相器IV7和IV8在该恢复位线均衡指令信号REQ的激活时为输出高阻抗状态。对该倒相器IV7和IV8，作为低电平电压，施加了高于接地电压的电压VGS，以取代接地电压。

图22所示的其他结构与图20所示的结构相同，对对应的部分标以相同的参考符号，而其详细说明从略。

图23是示出图22所示结构的工作的信号波形图。如该图23所示，在图22中，恢复位线RBL_R和RBL_L被均衡至均衡电压RVBL后，根据恢复数据分别被驱动至H电平和L电平。恢复位线RBL_R和RBL_L的L电平是高于接地电压GND的电压VSG电平。在恢复位线RBL_R和RBL_L被均衡至均衡电压RVBL的结构中，通过将恢复位线的L电平电位设定为高于接地电压的电压电平，与实施例7一样，也能够改善存储单元的数据保持特性。

另外，在恢复位线的均衡时，可以减小其电位振幅(在均衡电压RVBL高于电压VSG时)，可以缩短恢复位线的均衡所需要的时间。

另外，与实施例6一样，通过将恢复位线均衡至规定电压电平，可以高速地并且在低功耗电流下进行恢复。

[实施例9]

图24是概略地示出本发明实施例9的半导体存储器的1个存储器丛MM的结构的图。在图24中，存储器丛MM包含：具有各自排列成行列状的多个存储单元的存储器阵列MA0-MAm；配置在这些存储器阵列MA0-MAm之间的读出-恢复放大器带SRB1-SRBm；以及在存储器阵列MA0和MAm的外侧配置的读出-恢复放大器带SRB0和SRBm+1。

在该图24所示的存储器丛MM的结构中，在存储器阵列MA0-MAm各自的两侧交互地配置了读出-恢复放大器。即读出/恢复放大器被配置成交互排列型共有读出/恢复放大器结构。为相邻的存储器阵列共有的读出放大器和恢复放大器的结构可以用实施例3至实施例5所示的任何一种共有方式。

读出-恢复放大器带SRB0和SRBm+1被配置在存储器丛MM的两端，各自只在一侧与读出/恢复位线耦合。位线与读出放大器的输入差动级的MOS晶体管的栅极耦合。因此，在读出位线被均衡至均衡电压VBL的场合，在存储器丛的两端配置的读出-恢复放大器带SRB0和SRBm+1的读出放大器和恢复放大器的配置与对其他读出-恢复放大器带SRB1-SRBm的读出放大器和恢复放大器的配置不同。

图25是示出与图24所示的读出-恢复放大器带SRB0的一个读出放大器和恢复放大器关联的部分的结构的图。在读出-恢复放大器带SRBm+1中，被配置成与图25所示结构左右相反的结构。

在图25中，读出放大器2中的差动级的MOS晶体管N3的栅极与读出位线SBL_R耦合，另外，对该读出位线SBL_R设置了响应于均衡指令信号EQ_R而导通的均衡晶体管5R。另一方面，在该读出放大器2的左侧区域，由于不存在存储器阵列，所以常时地处于导通状态、传递均衡电压VBL的基准晶体管65与读出放大器2的MOS晶体管N2的栅极连接。

另外，在恢复放大器3中，闩锁电路12的倒相器IV1的输出部与恢复位线RBL_R连接。该闩锁电路12的倒相器IV2的输出部只与倒相器IV1的输入端连接，对该倒相器IV1的输入部不设置相当于恢复位线的信号线。对该闩锁电路12的闩锁节点设置了列选择门4。其他结构与图1所示的结构相同，对对应的部分标以相同的参考符号，而其详细说明从略。

在读出放大器2中，与该MOS晶体管N2和N3的栅极连接的电容值不同。但是，在该读出放大器2中，只对该MOS晶体管N2和N3的栅极电位进行差动放大，只要常时地对MOS晶体管N2的栅极施加读出电压VBL，该读出输入节点的电容值即使处于不平衡状态，也能够正确地进行读出工作。

另外，读出放大器2在存储器阵列MA0被选择时被激活。同样地，对均衡晶体管5R的均衡指令信号EQ_R在存储器阵列MA0被选择时成为非激活状态。

恢复放大器3响应于传送指令信号DTF只接受并闩锁读出放大器2的放大数据。因此，即使闩锁电路12的闩锁节点的电容值处于不平衡状态，也不会特别地发生问题。即，由于在该闩锁电路12的闩锁节点存放互补数据，所以在该图25所示的结构中，首先，闩锁电路12的倒相器IV1的输入节点的电压电平按照来自读出放大器2的传送数据被差动级10驱动，接着，闩锁节点被倒相器IV1和IV2驱动，互补数据被正确地闩锁在闩锁电路12中。

另外，在数据写入时，在列选择信号CSL为选择状态时，即使在闩锁电路12的闩锁节点经列选择门4与内部数据线I/O和ZI/O耦合的场合，互补数据也能借助于生成内部写入数据的写驱动器被传送至闩锁电路12的闩锁节点，从而正确地将写入数据闩锁在闩锁电路12中。

另外，在数据写入时，也可以采用该闩锁电路12的倒相器IV2在写入指令信号WE的激活时成为输出高阻抗状态的结构。

另外，在该图24所示的结构中，也可对恢复位线RBL_R设置均衡晶体管，这时，该闩锁电路12被设定为在恢复位线均衡指令信号的激活时呈输出高阻抗状态。

如以上所述，按照本发明的这一实施例，对在存储器丛的端部配置的读出放大器，使传递均衡电压的基准晶体管与读出放大器的基准输入节点连接，即使只在一侧有读出位线的场合，也能够正确地将读出基准电压施加至读出放大器的输入节点。

另外，对于恢复放大器，通过在一侧只配置恢复位线，即使闩锁节点的负荷电容值处于不平衡状态，也能够按照来自对应的读出放大器的读出数据正确地驱动恢复位线。

另外，无需配置用于平衡读出放大器与恢复放大器的节点负载的虚设位线和虚设单元，就能够抑制布局面积的增加。

[实施例10]

图26是示出本发明实施例10的半导体存储器的主要部分的结构的图。在该图26所示的结构中，其读出放大器2和恢复放大器3的结构与图1所示的结构不同。读出放大器2包含：各自的栅极与读出位线SBL_R和SBL_L耦合、构成差动级的N沟道MOS晶体管N1和N2；其栅极与漏极交叉耦合的P沟道MOS晶体管P1和P2；以及响应于读出放大器激活信号/SE的激活而导通、对MOS晶体管P1和P2的源极供给电源电压的P沟道MOS晶体管P4。MOS晶体管N1和N2的源极与接地节点耦合，常时地保持导通状态。

在该读出放大器2的结构中，在读出放大器激活信号/SE为非激活状态时，MOS晶体管P4为关断状态，MOS晶体管N1和N2由其栅极接受均衡电压VBL，读出输出线/D_R和/D_L被预充电至接地电压电平。

恢复放大器3包含对读出输出线/D_R和/D_L上的信号进行差动放大的差动级10和闩锁差动级10的输出信号的闩锁电路12。

读出输出线/D_R和/D_L由于在待机状态时被预充电至接地电压电平，所以差动级10中所含的N沟道MOS晶体管N7和N6在待机状态下处于非导通状态。当读出放大器2被激活，读出输出线/D_R和/D_L的电压电平随读出放大器2的输出数据而变化时，这些读出输出线/D_R和/D_L的一方为H电平，相应地，闩锁电路12的闩锁节点被设定为与读出放大器2的输出数据相应的电压电平。由于当读出放大器2的读出工作完成时，在恢复放大器3中闩锁电路12闩锁该读出放大器2的输出数据，所以不需要特地用于控制从读出放大器2向恢复放大器3的数据传送的传输门，能够减小恢复放大器的布局面积。另外，不需要控制从读出放大器2向恢复放大器3的数据传送，所以控制得到简化。

图27是示出图26所示的半导体存储器的工作的信号波形图，在图27中，示出了右侧的存储单元1R被选择时的工作波形。在待机状态时，读出放大器激活信号/SE为H电平，读出放大器2为非激活状态，读出输出线/D_R和/D_L皆为接地电压电平。因此，在恢复放大器3中，传输门10处于非导通状态，闩锁电路12闩锁了在上一个周期中读出的数据。

另外，均衡指令信号EQ_R和EQ_L皆为H电平，读出位线SBL_R和SBL_L被均衡至均衡电压VBL。

在对存储单元进行选择的激活周期开始时，首先，均衡指令信号EQ_R成为接地电压电平，完成读出位线SBL_R的均衡工作。对读出位线SBL_L，均衡指令信号EQ_L保持激活状态。

接着，读出字线SWL_R被选择，存储单元1R的存储数据被传递到读出位线SBL_R上，其电压电平发生变化。

接着，读出放大器激活信号/SE被激活。在该读出放大器激活信号/SE的激活前，其时处于选择状态的恢复字线RWL被驱动至非选择状态。恢复字线的非激活时刻也可以与读出放大器激活信号/SE的激活时刻相同。

在读出放大器激活信号/SE被激活时，读出输出线/D_R和/D_L的电压电平被设定为与读出数据相应的电压电平。读出输出线/D_R和/D_L中的高电位侧的读出输出线被驱动至大致为电源电压电平。

当读出输出线/D_R和/D_L的一方为高电平时，在恢复放大器3中，差动级10的MOS晶体管N6和N7之中的其栅极接受高电平信号的MOS晶体管导通，相应地闩锁电路12的闩锁节点的电位被设定为与经该差动级10传递的读出数据相应的电位电平。在图27中，作为一例，示出了闩锁电路12的闩锁数据反转的状态。

接着，在该闩锁电路12的闩锁工作完成时，恢复字线RWL_R被选择，数据重新被写入选择存储单元1R的存储节点SN_R上。

读出字线SWL_R在数据从读出放大器2向恢复放大器3的传送完成后被非激活。在恢复放大器3中，未特地设置用于从读出放大器2向恢复放大器3传送数据的传输门。因此，可以使读出字线SWL_R在早于恢复字线RWL_R的激活的时刻被非激活。

在向恢复放大器3进行数据传送后，读出放大器激活信号/SE被非激活，而均衡指令信号EQ_R被激活。读出放大器激活信号/SE的非激活与恢复字线RWL_R的激活可以在相同的时刻进行，或者恢复字线RWL_R也可以在晚于读出放大器激活信号/SE的非激活的时刻被激活。

当读出放大器激活信号/SE被非激活时，读出输出线/D_R和/D_L皆为接地电压电平，在恢复放大器3中差动级10的MOS晶体管N6和N7为关断状态，读出输出线/D_R和/D_L与闩锁电路12隔离。接着，在该恢复字线RWL_R为选择状态期间，进行列选择工作，对恢复放大器3进行数据的存取。

图28是示出一例产生该图26所示的控制信号的部分的结构的图。行相关选择电路的结构与图4所示的结构相同，恢复字线地址指定信号被设置在恢复字线驱动器的前级的闩锁电路闩锁。

在图28中，行相关控制信号发生电路包含：响应于以单拍脉冲形式生成的行存取指令信号RACT的激活，使均衡指令信号EQ非激活的均衡控制电路70；以及响应于均衡指令信号EQ的非激活，对行地址译码启动信号RADE进行激活的行译码控制电路72。来自该行译码控制电路72的行地址译码启动信号RADE被施加至图4所示的行译码器20。

行存取指令信号RACT在给出行存取指令时，例如由指令译码器以单拍触发脉冲的方式生成。在这种结构的场合，可以不特地施加用于将存储器阵列驱动至预充电状态的预充电指令，而连续地进行存取。为了将选择状态的恢复字线驱动至非选择状态，也可以给出预充电指令。

行相关控制信号发生电路还包含：响应于该行存取指令信号RACT的激活，对读出字线驱动定时信号RXTS进行激活的读出字线控制电路74；响应于读出字线驱动定时信号RXTS的激活，对读出放大器激活信号/SE进行激活的读出放大器控制电路75；响应于读出放大器激活信号/SE的激活，对闩锁指令信号LTH进行激活的闩锁控制电路76；以及响应于读出字线驱动定时信号RXTS的激活，使恢复字线驱动定时信号RXTR被非激活，并且响应于闩锁指令信号LTH的激活，对恢复字线驱动定时信号RXTR进行激活的恢复字线控制电路77。

读出字线控制电路74在该读出字线驱动定时信号RXTS被激活并经过规定期间后，使读出字线驱动定时信号RXTS被非激活。

另一方面，均衡控制电路70响应于读出放大器激活信号/SE的非激活，对均衡指令信号EQ进行激活；行译码控制电路72响应于均衡指令信号EQ的激活，使行地址译码启动信号RADE被非激活。

读出放大器控制电路75在读出字线驱动定时信号RXTS被激活并经过规定期间后，对读出放大器激活信号/SE进行激活。该读出放大器控制电路75还在读出字线驱动定时信号RXTS被非激活时并经过规定期间后，使读出放大器激活信号/SE被非激活。

闩锁控制电路76响应于读出放大器激活信号/SE的激活而生成闩锁指令信号LTH，使对恢复字线选择电路配置的闩锁电路进行行译码器的输出字线指定信号的取入和闩锁。另外，闩锁控制电路76也可以响应于读出字线驱动定时信号RXTS的激活，在早于读出放大器激活信号/SE被激活的时刻，激活闩锁指令信号LTH。

恢复字线控制电路77在读出字线驱动定时信号RXTS被激活后再经过规定期间后，使恢复字线驱动定时信号RXTR非激活，接着，当闩锁指令信号LTH被激活时，再次激活恢复字线驱动定时信号RXTR。由此，恢复字线驱动定时信号RXTR在读出放大器的激活前或在其激活的同一时刻被非激活，并且在读出放大器激活信号/SE的非激活后再次被激活。

[变例]

图29是示出本发明实施例10的变例的结构的图。在图29中，列选择电路包含响应于写入列选择信号WCSL而有选择地导通的写入列选择门4w和响应于读出列选择信号RCSL而有选择地导通的读出列选择门4r。

写入列选择门4w包含响应于写入列选择信号WCSL的激活而使闩锁电路12的闩锁节点(倒相器IV1的输入输出节点)与内部写入数据总线WDB和ZWDB耦合的N沟道MOS晶体管N8和N9。

读出列选择门4r包含响应于读出列选择信号RCSL的激活而使读出输出线/D_R和/D_L分别与内部读出数据总线RDB和ZRDB电耦合的N沟道MOS晶体管N40和N41。

通过对读出输出线/D_R和/D_L设置该读出列选择门4r，可以在恢复放大器3的闩锁工作结束前进行数据读出工作，可以实现高速存取。

另外，为了将小振幅信号传递至前置放大器，通常对内部读出数据总线RDB和ZRDB设置上拉元件。因此，读出放大器2的读出输出线/D_R和/D_L不必被驱动至CMOS电平，就可以高速地将内部读出数据传递至次级的前置放大器。

如以上所述，按照本发明的实施例10，将读出输出信号线预充电至接地电压电平，不需要用于进行从读出放大器向恢复放大器的数据传送的传输门，因而能够减小读出/恢复放大器的布局面积。

在从实施例1至实施例10中说明了的读出放大器和恢复放大器，只要是能够读出读出位线上的数据，用恢复放大器闩锁读出数据，并经恢复位线重新写入存储单元的结构，任何结构都可以利用。

另外，在图26和图29所示的结构中，读出位线的均衡电压VBL可以是该读出放大器2的MOS晶体管N1和N2处于导通状态的电压电平，也可以是中间电压以上的电压电平。因此，例如在均衡电压VBL为电源电压VDD电平的场合，借助于利用虚设单元，将虚设单元的存储数据传递至基准读出位线以产生基准电位，可以正确地进行读出工作。

[实施例11]

图30是概略地示出本发明实施例11的存储器阵列的布局的图。在图30中，读出字线SWL和恢复字线RWL以2条为单位交互配置。为总括表示读出字线和恢复字线，使用了符号SWL和RWL。在图30中，代表性地示出了读出字线SWL0-SWL3和恢复字线RWL1-RWL4。

在列方向连续延伸的有源区90在行方向上以规定的间隔进行配置。存储单元晶体管(存取晶体管)由该有源区90形成。在下面的说明中，有源区是杂质注入(扩散)区，它包括存取晶体管的沟道区。

在有源区90的两侧，与有源区90平行地配置了读出位线SBL和恢复位线RBL。为总括表示读出位线和恢复位线，使用了符号SBL和RBL。在图30中，代表性地示出了读出位线SBL0-SBL3和恢复位线RBL0-RBL3。

在图30所示的布局中，读出位线SBL和恢复位线RBL在行方向上被交互配置。关于读出位线SBL和恢复位线RBL的具体布局，后面将进行详细说明。

与有源区90对应地在列方向上以规定的间隔配置了用于将读出存取晶体管7与读出位线SBL进行连接的第1连接导体92，另外，沿列方向上以规定的间隔配置了用于将读出存取晶体管7与恢复位线RBL进行连接的第2连接导体93。该第1连接导体92被设置在成对的读出字线SWL之间的区域，另外，第2连接导体93在成对的恢复字线RWL之间被形成。

在第1连接导体92与第2连接导体93之间的区域，设置了与有源区90连接的连接导体94。为将存储电容器8的存储电极节点与存取晶体管的有源区进行连接而设置该连接导体94。这里，作为存储电容器8的结构，设定为叠层式电容器结构。

读出存取晶体管6由第1连接导体92、有源区90a和第3连接导体94构成。恢复存取晶体管7由第3连接导体94、有源区90b和第2连接导体93构成。

第1连接导体92为在列方向上相邻的存储单元的读出存取晶体管所共有，另外，第2连接导体93为在列方向上相邻的存储单元的恢复存取晶体管所共有。1个存储单元MC由存储电容器8、读出存取晶体管6和恢复存取晶体管7构成。因此，在图30中，1个存储单元由存储单元单位MCU形成。

借助于相邻的读出存取晶体管共有连接导体92，以及相邻的2个恢复存取晶体管共有第2连接导体93，与对各存取晶体管设置连接导体的结构相比，可以大幅度地减小布局面积。

由于相邻的存储单元单位共有将读出存取晶体管6与读出位线SBL进行连接的第1连接导体92，所以在相邻的2个读出存取晶体管91a和91b中，能将晶体管的有源区布置成不间断的连续区域。同样地，连接导体93为恢复存取晶体管91c和91d所共有，所以可以将该恢复存取晶体管91c和91d的晶体管的有源区布置成不间断的连续区域。

另外，使存储电容器8与存储节点连接的连接导体93也为读出存取晶体管91b和恢复存取晶体管91c所共有，所以可以将这些读出存取晶体管91b和恢复存取晶体管91c的晶体管有源区连续地延伸。因此，关于在列方向上排列配置的存取晶体管，所有晶体管的有源区都是连续的有源区，可以在列方向上沿直线延伸地配置该晶体管有源区。因此，隔离有源区的区域只是隔离在行方向上相邻的有源区90的区域。不存在有源区在行方向上突出的区域，故有源区的布局变得容易，另外，能够极容易地进行对存取晶体管的微细加工。

另外，在有源区90中，当在于列方向上相邻的存储单元之间设置隔离区时，因有配置在该列方向上相邻的存储单元之间的隔离区，使得存储单元的微细加工变得困难。但是，通过在该列方向上使有源区90连续地延伸，则不必考虑这种列方向上的隔离区，只需要考虑行方向上的隔离区，故有源区90的隔离变得容易，可以容易地进行微细加工。

在位线间距(相邻位线之间的距离)为2F，字线间距(相邻字线之间的距离)为2F的场合，存储单元单位MCU的占有面积由4F·4F给出。这里，F表示最小设计尺寸。

图31是概略地示出图30所示布局的存储单元的剖面结构的图。在图31中，在半导体衬底区100的表面形成了相互隔开的杂质区101a-101d。这些杂质区101a-101d包含在有源区90之内。由于在有源区90形成时以字线(读出字线和恢复字线)作为掩模进行杂质注入，形成杂质区，所以该有源区90也包含这些杂质区101a-101d之间的沟道区。对沟道区，通常进行用以调整存取晶体管的阈值电压的杂质注入。

杂质区101a经连接导体94a与存储节点电极102a连接。杂质区101b经包括连接导体92的接触体98与构成读出位线SBL的互连导线104连接。杂质区101c经连接导体92b与存储节点电极102b连接。杂质区101d经包括连接导体93的接触体99与构成恢复位线RBL的互连导线105连接。关于接触体98和99的结构后面将进行说明。

在存储节点电极102a和102b的上层与该存储节点电极102a和102b相向地形成单元板电极层107。

在杂质区101a与101b之间的衬底区的表面上，经未图示的栅绝缘膜形成构成读出字线SWL的互连导线103a。在杂质区101b与101c之间的衬底区的表面上，经未图示的栅绝缘膜形成构成读出字线SWL的互连导线103b。在杂质区101c与101d之间的衬底区的表面上，经未图示的栅绝缘膜形成构成恢复字线RWL的互连导线103c。

如图31所示，在列方向上无需设置用于隔离存储单元的元件隔离膜，因而可以连续地形成存取晶体管。

另外，在图31所示的结构中，读出位线SBL和恢复位线RBL也可用同一布线层中的互连导线形成，也可以用不同布线层中的互连导线形成这些读出位线SBL和恢复位线RBL。另外，在图31所示的结构中，构成读出位线SBL的互连导线103和构成恢复位线RBL的互连导线105在单元板电极107的上层形成，实现了所谓的CUB(电容器在位线下)结构。但是，作为该存储单元电容器结构，也可以使用读出位线和恢复位线在比存储节点电极层102a和102b更为靠下的层中形成的所谓COB(电容器在位线上)结构的存储电容器。另外，读出位线SBL和恢复位线RBL也可以在将这些单元板电极层107夹在其间的不同的布线层中形成。

图32是概略地示出利用连接导体的、位线(读出位线和恢复位线)与有源区的连接部的剖面结构的图。在图32中，构成读出位线SBL的互连导线104经接触导体110与连接导体92连接。该连接导体92沿行方向延伸至有源区上，经接触导体111与杂质区101连接。由接触导体110、111和连接导体92形成图31所示的接触体98。图31所示的接触体99由对构成恢复位线RBL的互连导线105的接触导体110、连接导体93和对该连接导体93的接触导体111构成。

因此，借助于利用该连接导体92和93，即使是有源区90与位线SBL、RBL在列方向上平行排列的结构，也能够使这些读出位线SBL和恢复位线RBL与有源区90的杂质区101可靠地电接触。

如以上所述，按照本发明的实施例11，以在列方向连续延伸地配置有源区，相邻的存储单元共有连接该有源区与读出位线、恢复位线的连接导体的方式进行构成，有源区的微细加工变得容易，另外还能够减小存储单元阵列的布局面积。

另外，在该图30所示的存储单元的布局中，存储单元的配置是适合于开放位线结构的高密度配置。但是，在由2个存储单元存放1比特的数据的结构中，位线形成为折叠位线结构。在由1个存储单元存储1比特的数据的场合，位线形成为开放位线结构。

[实施例12]

图33是概略地示出本发明实施例12的半导体存储器的存储单元阵列的布局的图。在该图33中，存储单元的布局与图30所示的布局相同。即，在列方向上沿直线连续延伸地配置了有源区90，另外，读出字线SWL和恢复字线RWL各两条交互配置。另外，在行方向上读出位线SBL和恢复位线RBL交互配置。字线间距(包括读出字线SWL和恢复字线RWL的字线的相邻字线间的间距)为2F。另一方面，读出位线SBL的间距为3F，同样地，恢复位线RBL的间距也为3F。因此，这时构成存储单元的存储单元单位MCU的布局面积由4F·3F＝12F²给出。

用不同布线层上的互连导线形成读出位线SBL和恢复位线RBL。因此，可以将读出位线间距设定为比4F小的3F。

在标准的DRAM中，形成1个存储单元的基本构成单位的尺寸为纵2F、横4F，其布局面积由8F²给出。因此，与标准DRAM单元相比，单元密度降低至2/3。但是，与标准DRAM相比，基本构成单位(存储单元单位)的面积为其1.5倍，能够容易地提高存储电容器的电容值，能够在1个存储单元中积累更多的电荷，能够使DRAM的工作稳定。

图33所示的阵列配置例如适合于实施例1所示的开放位线结构。即，读出位线SBL的间距为3F，与标准DRAM的位线间距2F相比，具有其1.5倍的间距。因此，相邻读出位线之间的电容耦合小，能够增强作为开放位线结构的弱点的一般所谓的相邻位线的抗扰性。

另外，读出位线SBL和恢复位线RBL在行方向交互配置，读出位线SBL被恢复位线RBL夹持。在读出工作开始时，恢复位线RBL的电压电平被恢复放大器设定为接地电压电平或电源电压电平。因此，恢复位线RBL具有在读出工作时作为对读出位线SBL的屏蔽布线的功能，能够降低由读出位线间的耦合电容引起的噪声，能够进行正确的存储单元数据的读出工作。

另外，读出位线SBL、恢复位线RBL与有源区90的间距全部为3F。这是由于与该读出位线SBL一样，在行方向上对1个存储单元配置了1个有源区90和1条恢复位线RBL的缘故。

因此，如标准DRAM单元那样，与这些位线间距为2F的情形相比，这些间距较大，因而可以使微细加工时的加工裕量充分地大，能够容易地进行微细加工。

图34是概略地示出对图33所示的存储单元布局的读出/恢复放大器SRA的配置的图。在图34中，在列方向配置了3个存储器阵列MRAA、MRAB、MRAC。在存储器阵列MRAA、MRAB、MRAC中，奇数读出位线SBLo、奇数恢复位线RBLo组与偶数读出位线SBLe、偶数恢复位线RBLe组以3F的间距交互配置。在存储单元阵列MRAA与MRAB之间的读出/恢复放大器带中，对奇数读出位线SBLo、/SBLo和奇数恢复位线RBLo、/RBLo配置了奇数读出/恢复放大器SRAo。

在存储单元阵列MRAB与MRAC之间的读出/恢复放大器带中，对偶数读出位线SBLe、/SBLe和偶数恢复位线RBLe、/RBLe配置了偶数读出/恢复放大器SRAe。

因此，借助于如该图34所示，对各存储单元阵列MRAA-MRAC，在其两侧交互地配置读出/恢复放大器，在读出位线SBL与恢复位线RBL的间距为3F的场合，可以将这些读出/恢复放大器SRAo和SRAe的间距设定为6F，因而可以具有裕量地配置读出/恢复放大器。在标准DRAM单元的场合，位线间距为2F，在交互配置型读出放大器的场合，由于要求对4条位线配置1个读出放大器，所以读出放大器的间距为8F。因此，与标准DRAM单元的交互配置型读出放大器的间距相比，在该图34所示的交互配置型读出/恢复放大器的场合，间距尽管有些许减小，但仍能够具有充分裕量地配置读出/恢复放大器。

另外，在该图34所示的交互配置型读出/恢复放大器的场合，存储单元数据被读出到选择存储单元阵列的读出位线上，与该择存储单元阵列共有读出/恢复放大器的存储单元阵列的读出位线保持预充电状态。关于恢复位线，选择存储单元阵列的恢复位线的电压变化状态随着恢复放大器和恢复位线的连接状况，随着是设置了恢复位线隔离门的情形，还是恢复位线直接与恢复放大器耦合的情形，而有所不同。在选择存储单元阵列中，恢复位线的电压电平随读出数据而变化。

另外，恢复位线RBL和读出位线SBL中的无论哪一种互连导线都可以配置在上层。下层互连导线由于其平坦度比上层布线层为高，所以能够正确地进行构图，可以容易地形成具有所期望的特性的互连导线而不受图形偏离等的影响。因此，可以根据对读出位线和恢复位线要求的特性，适当地决定将读出位线和恢复位线的哪一种在上层布线层中形成。

如以上所述，按照本发明的实施例12，可以使读出位线与恢复位线的间距大于字线间距，能够具有裕量地配置存储单元，此外，还能够增大存储单元电容器的的电容值。另外，通过利用开放位线结构，能够以交互配置型对读出/恢复放大器进行配置，能够具有裕量地配置读出/恢复放大器。另外，在不同的布线层中形成恢复位线和读出位线，能够容易地使该读出位线与恢复位线的间距大于字线的间距。

[实施例13]

图35是概略地示出本发明实施例13所示的存储单元阵列的布局的图。在该图35所示的布局中，有源区90也是在列方向上沿直线连续地延伸配置。另外，在列方向上以规定的间距交互地配置了用于将该有源区与读出位线SBL进行连接的连接导体92和将有源区90与恢复位线RBL进行连接的连接导体93。在这些连接导体92与93之间，设置了用于将有源区90与电容器存储节点进行连接的连接导体94。

在图35所示的存储器阵列布局中，读出位线SBL和恢复位线RBL由同一布线层中的导线形成。存储单元单位MCU的布局面积为4F·3F。在1个存储单元单位MCU内配置了2条字线，另外，在1个存储单元单位MCU内配置了1条读出位线SBL和1条恢复位线RBL。因此，字线的间距为2F，而位线的间距为1.5F。这里，位线间距表示包括读出位线和恢复位线的位线的相邻位线之间的间距。因此，读出位线SBL的间距为3F，另外，恢复位线的间距为3F。

在图35所示存储单元阵列布局的场合，位线间距为1.5F，与图33所示的布局相比，在微细加工和位线噪声方面有些不利。但是，在该布局中，也是读出位线SBL与恢复位线RBL交互配置，另外，读出位线SBL和恢复位线RBL由同一布线层中的互连导线形成，因而能使恢复位线RBL具有作为对读出位线的屏蔽布线的功能，能够降低读出位线的位线间噪声，能够将微小振幅的读出电压正确地传递至读出放大器。

关于恢复位线，在对读出放大器放大数据进行闩锁后，按照闩锁电路的闩锁数据对恢复位线RBL进行了驱动。因此，由于恢复位线被闩锁电路驱动，所以能够抑制恢复位线间噪声的影响，正确地按照闩锁数据驱动恢复位线。这时，即使在读出位线上产生了噪声，也能够借助于恢复放大器对存储单元正确地进行恢复。

在该图35所示存储器阵列布局的场合，能够与前面的图33所示的实施例12的存储单元电容器一样，增大存储单元电容器8的面积，能够在存储节点积累足够量的电荷，能够保证存储器稳定地工作。

特别是在该图35所示的布局中，由于读出位线SBL和恢复位线RBL由同一布线层中的互连导线形成，减少了布线层数，所以可以降低制造成本。

另外，在该图35所示的布局中，位线是开放位线结构，与图34所示的配置一样，采用了交互配置型共有读出/恢复放大器配置。这种场合的读出/恢复放大器的间距，与图34所示的配置一样，为6F。

如以上所述，根据本发明的实施例13，在同一布线层中形成读出位线和恢复位线，并使该位线间距小于字线间距，因而能够不减小存储单元电容器的电容容值而高密度地配置存储单元。此外，还能够减少布线层数，以及能够降低制造成本。

[实施例14]

图36A是概略地示出本发明实施例14的存储单元的布局的图。在该图36A所示的布局中，有源区90和连接导体92-94的配置与前面的图30所示的配置相同。字线间距为2F。读出位线SBL与恢复位线RBL在不同的布线层中形成。读出位线SBL的间距为2F，恢复位线RBL的间距也是2F。因此，这时存储单元单位MCU的布局面积为4F·2 F＝8F²，与通常的DRAM单元的布局面积相同。因此，能够充分地确保存储单元电容器的面积以便积累电荷。

读出位线SBL与恢复位线RBL的间距为2F，与通常的DRAM的位线间距相同。这些位线在不同的布线层中形成，因而可以用与通常的DRAM单元制造工艺相同的工艺形成这些读出位线SBL和恢复位线RBL，在制造加工方面不发生特别的问题。

由于采用了开放位线结构，1个存储器电容器8存储1比特的数据。因此，能够以与标准DRAM单元相同的单元密度配置存储单元。

图36B是示出该图36A所示布局的读出/恢复放大器的配置的图。如该图36B所示，读出位线SBL和恢复位线RBL被配置成开放位线结构，在2个存储单元阵列之间配置了读出/恢复放大器带。在1个存储单元阵列的一侧的读出/恢复放大器带中，配置了与奇数读出位线SBLo和奇数恢复位线RBLo对应的读出/恢复放大器SRAo，在另一侧的读出/恢复放大器带中，配置了与偶数读出位线SBLe和偶数恢复位线RBLe对应的读出/恢复放大器SRAe。该读出/恢复放大器SRAo和SRAe相向地交互被配置在存储器阵列的两侧。在1个读出/恢复放大器带中，以将1条读出位线和1条恢复位线夹在其间的方式配置了读出/恢复放大器。因此，读出/恢复放大器SRAo与SRAe的间距为4F。在通常的DRAM中，当为交互配置型读出放大器结构时，读出放大器的间距为8F。但是，读出位线与恢复位线在不同的布线层中形成，以及它们是开放位线结构，所以能够以足够大的4F的间距配置这些读出/恢复放大器。

如以上所述，按照本发明的实施例14，将读出位线与恢复位线的间距设定成与字线间距相同，因而能够实现与标准DRAM单元的单位单元面积相同面积的存储单元单位，能够实现与标准DRAM单元相同的存储单元单位面积，能够实现足够大的存储单元电容器。另外，通过利用开放位线结构，可以实现与标准DRAM单元相同的单元密度，能够高密度地配置存储单元。

[实施例15]

图37A是概略地示出本发明实施例15的存储单元的布局的图。该图37A所示的布局的基本结构与图30所示的布局相同。字线间距为2F。另外，读出位线与恢复位线交互配置。但是，在读出位线中，交互地配置了互补读出位线SBL和/SBL，另外，还交互地配置了互补恢复位线RBL和/RBL。在图37A中，代表性地示出了读出位线SBL0、SBL1和读出位线/SBL0、/SBL1。对恢复位线，也代表性地示出了恢复位线RBL0、RBL1和补恢复位线/RBL0、/RBL1。

这些读出位线SBL、/SBL和恢复位线RBL、/RBL在不同的布线层中形成。读出位线的间距，即互补读出位线间的距离为2F，另外，恢复位线的间距(互补恢复位线间的距离)也为2F。

即，在该图37A所示的存储单元配置中，用2个存储单元存储1比特的数据。存储单元单位MCU的面积为4F·2F，与通常的DRAM的相同。但是，由于存储此1比特的数据的基本单位区域由在行方向相邻的2个存储单元单位MCU构成，所以存储1比特的数据的单位结构TMC的面积为4F·4F。在该图37A所示配置的场合，利用了所谓的折叠位线结构，能够实现抗噪声位线结构，能够进行正确的读出工作。

图37B是示出一例对该图37A的布局的读出/恢复放大器的配置的图。如图37B所示，在1个读出放大器带中，对奇数读出位线对SBLo、/SBLo和奇数恢复位线对RBLo、/RBLo，配置了读出/恢复放大器SRAo。在另一读出放大器带中，对偶数读出位线对SBLe、/SBLe和偶数恢复位线对RBLe、/RBLe，配置了读出/恢复放大器SRAe。

在1个读出放大器带中，对偶数读出位线对和偶数恢复位线对配置了1个读出/恢复放大器。在另一读出放大器带中，对奇数读出位线对和奇数恢复位线对配置了1个读出/恢复放大器。因此，在1个读出放大器带中的读出/恢复放大器的间距为8F，能够具有裕量地配置读出/恢复放大器。

另外，在本实施例15中，读出位线SBL、/SBL和恢复位线RBL、/RBL也在不同的布线层中形成。这时，读出位线对和恢复位线对的任何一种都可以在上层布线层中形成。可以根据对这些读出位线和恢复位线要求的特性，适当地决定在上层布线层中形成哪一种位线。

如以上所述，按照本发明的实施例15，将位线配置成折叠位线结构，形成用2个存储单元存储1比特的数据的结构，使读出位线与恢复位线的间距同字线间距相同，在交互配置型读出/恢复放大器中，可以将读出/恢复放大器的间距取得充分大。

另外，用2个存储单元存储1比特的数据，可以稳定地存储数据。

如以上所述，按照本发明，用1个电容器和2个存取晶体管构成存储单元，借助于使这些存取晶体管分别与连接到读出放大器的读出位线和连接到恢复电路的恢复位线相连接，可以经不同的路径进行读出工作和恢复工作，相应地可以单独进行读出工作和恢复工作的非激活。因此，可以在恢复工作期间进行用于读出工作的行选择，能够缩短用于进行行选择的行存取时间，相应地能够实现高速存取。

另外，借助于在列方向连续地延伸配置有源区，与该有源区平行地配置第1和第2位线，在列方向上依规定的顺序配置对第1位线的连接导体、对第2位线的连接导体和对电容器的连接导体，可以高密度地配置存储单元，有效地配置读出用位线和恢复用位线。

另外，在列方向上沿直线延伸而连续地配置有源区，无需在列方向上设置用于隔离有源区的区域，有源区的微细加工变得容易。

这次公开的实施例在全部方面可认为是例示性的而不是限制性的。本发明的范围由权利要求书的范围而不是由上述实施例的说明来表示，其意图是包含与权利要求的范围均等的意义和范围的全部变更。

Claims (15)

1.一种半导体存储器，其特征在于：

包括排列成行列状的多个存储单元，各上述存储单元包含用于存储信息的电容器以及共同与上述电容器的一个电极耦合的第1和第2存取晶体管，

还包括：

与各上述存储单元行对应的配置，分别与对应行的存储单元的第1存取晶体管耦合，选择时将对应行的存储单元的第1存取晶体管驱动至导通状态的多条第1字线；

与各上述存储单元行对应地配置，分别与对应行的存储单元的第2存取晶体管耦合，选择时将对应行的存储单元的第2存取晶体管驱动至选择状态的多条第2字线；

与各上述存储单元列对应地配置，分别与对应列的存储单元的第1存取晶体管耦合，各自经对应列的选择存储单元的第1存取晶体管传送被传递的数据的多条第1位线；

与各上述存储单元列对应地配置，分别与对应列的存储单元的第2存取晶体管耦合，各自向对应列的存储单元传送写入数据的多条第2位线；

与上述多条第1位线对应地配置，激活时各自检测并放大对应的第1位线的数据的多个读出放大器；以及

与上述多条第2位线和上述多个第1读出放大器对应地配置，激活时至少闩锁对应的第1读出放大器的放大数据并且根据该闩锁信号驱动对应的第2位线的多个恢复电路。

2.如权利要求1所述的半导体存储器，其特征在于：

各上述恢复电路包括：

与对应的读出放大器对应地配置，以高输入阻抗接受对应的读出放大器的输出信号，响应于传送指令信号传送对应的的读出放大器的输出信号的传送电路；以及

闩锁来自上述传送电路的传送信号，根据该闩锁信号驱动对应的第2位线的闩锁电路。

3.如权利要求1所述的半导体存储器，其特征在于，还包括：

与上述第1位线对应地配置，在上述读出放大器的读出工作后上述恢复电路的恢复工作前被激活，将对应的第1位线设定为规定电压的位线初始化电路。

4.如权利要求1所述的半导体存储器，其特征在于：

各上述读出放大器包括以高输入阻抗接受对应的第1位线的电位，对该接受到的第1位线电位进行放大并向对应的恢复电路输出的放大电路。

5.如权利要求1所述的半导体存储器，其特征在于，还包括：

根据给予的地址信号，以互不相同的时序将上述第1字线和上述第2字线驱动至选择状态的行选择电路。

6.如权利要求1所述的半导体存储器，其特征在于：

还包括与各上述读出放大器对应地配置，按照列选择信号而导通，导通时将上述读出放大器的输出信号传递到内部数据线上的读出列选择门，

各上述读出放大器的读出输出节点与对应的恢复电路的闩锁节点电隔离。

7.如权利要求1所述的半导体存储器，其特征在于，还包括：

与各上述恢复电路对应地配置，响应于列选择信号而导通，导通时将内部数据线上的数据传递到对应的恢复电路的闩锁节点的写入列选择门。

8.如权利要求1所述的半导体存储器，其特征在于：

各上述读出放大器包括：

由具有分别与对应的第1位线和基准位线耦合的栅极、对上述对应的第1位线与上述基准位线的电位进行差动放大的第1和第2绝缘栅晶体管构成的差动级；以及

与上述差动级耦合，激活时放大并闩锁上述差动级的输出信号的负载电路级。

9.如权利要求1所述的半导体存储器，其特征在于：

各上述读出放大器输出互补信号，

各上述恢复电路包括：

其栅极接受对应的读出放大器的互补输出信号，并对其进行差动放大的差动级；以及

放大并闩锁上述差动级的输出信号的闩锁电路。

10.如权利要求1所述的半导体存储器，其特征在于：

上述第1和第2位线被配置成折叠位线结构。

11.如权利要求1所述的半导体存储器，其特征在于：

上述第1和第2位线相互平行地被配置在对应的读出放大器和恢复电路的一侧，

各上述读出放大器包括具有与对应的第1位线耦合的第1节点和第2节点，激活时对上述第1和第2节点的电压进行差动放大的差动放大电路，

上述半导体存储器还包括：

对各上述第1位线配置的、激活时将对应的第1位线和第1节点设定为规定电压电平的第1初始化晶体管；以及

与各上述第2节点对应地配置的、导通时将上述第2节点设定为规定电压电平的第2初始化晶体管，

各上述恢复电路接受对应的读出放大器的互补输出信号，驱动被配置在一侧的对应的第2位线。

12.如权利要求1所述的半导体存储器，其特征在于：

各上述存储单元被配置成由存储互补数据的存储单元存储1比特的数据。

13.一种半导体存储器，其特征在于：

包括：

各自具有规定的宽度、在列方向上连续地延伸配置的多个有源区；

与各上述有源区平行地配置的多条第1位线；以及

与各上述有源区相平行地配置的多条第2位线，

上述第1和第2位线在行方向上、在2维布局中以规定的顺序排列，

还包括：

在与各上述有源区交叉的方向配置的多条第1字线；

在与各上述有源区交叉的方向、并以与上述多条第1字线按规定的顺序配置的多条第2字线；

在上述列方向上以规定的间隔与各上述有源区对应地配置，使对应的有源区与对应的第1位线电耦合的多个第1连接导体；

在上述列方向上以规定的间隔与各上述有源区对应地配置，使对应的有源区与对应的第2位线电耦合的多个第2连接导体；以及

各自包括具有在列方向上与上述第1和第2连接导体之间的有源区对应地配置，与对应的有源区电耦合的存储电极导体的多个存储单元电容器，上述存储电极导体构成对存储单元的数据进行存储的存储节点的一部分，

在各上述有源区中，在与第1字线交叉的区域形成第1存取晶体管，并且在与第2字线交叉的区域形成第2存取晶体管，

各上述存储单元由上述第1、第2存取晶体管和具有在上述第1与第2存取晶体管之间配置的存储电极导体的电容器构成。

14.如权利要求13所述的半导体存储器，其特征在于：

上述第1位线的间距以及上述第2位线的间距等于包括上述第1和第2字线的字线的间距，上述间距表示相邻线的间隔。

15.如权利要求13所述的半导体存储器，其特征在于：

上述第1和第2位线由在相互不同的布线层中形成的互连导线构成，

上述第1位线的间距和上述第2位线的间距大于包括上述第1和第2字线的字线的间距，上述间距表示相邻线的间隔。

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