CN1197084C - 磁随机存取存储器 - Google Patents

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Abstract

偏置电压发生电路(21)具有由磁阻元件(Rref)和MOS晶体管(QN3)构成的串联电路。将串联电路内的磁阻元件(Rref)的MR比设定为存储单元内的磁阻元件的MR比的一半。调整电阻(r)具有位线的布线电阻的一半的电阻值。偏置电压发生电路(21)对读出电流源供给偏置电压(Vbias)。如果在偏置电压发生电路(21)中流过恒定电流，则读出电流源对位线供给与该恒定电流相等的读出电流。

Description

磁随机存取存储器
技术领域
本发明涉及磁随机存取存储器，特别是涉及放大存储单元数据的读出放大器。
背景技术
近年来，伴随由研究者发现了磁隧道结(MTJ)在室温下具有大的磁阻(MR)比的情况，应用了隧道磁阻(TMR)效应的MRAM的实现逐渐成为现实。
在将TMR效应引用于MRAM之前，已知有应用了巨磁阻(GiantMagneto-Resistance，GMR)效应的MRAM。但是，应用了GMR效应的MRAM的MR比为从百分之几至最多约为10％。此外，在应用了GMR效应的MRAM中，由于电流流过低电阻的金属薄膜，故存在信号量极小(为几mV)等的问题。
此外，在应用了GMR效应的MRAM中，起因于信号量极小这一点，采用抵消多个磁阻元件(存储单元)间的特性离散的技术，以免读出错误的数据。例如，在以往，对于同一存储单元进行2次数据读出动作，以免受到磁阻元件间的特性离散的影响。因此，在应用了GMR效应的MRAM中，难以实现读出动作的高速化。
此外，在将磁阻元件与MOS晶体管组合起来构成1个存储单元的情况下，如果MOS晶体管的导通电阻不足够小，则因MOS晶体管的特性离散的缘故而不能准确地读出数据。
因此，必须使MOS晶体管的导通电阻小到与GMR元件的电阻为同等程度，但为此必须将MOS晶体管的尺寸增加得较多。即，为了准确地进行读出动作，必须增大作为传输门的MOS晶体管的尺寸，则存储单元变大，难以实现存储容量的大容量化。
这样，由于应用了GMR效应的MRAM在读出动作的高速化、存储容量的大容量化方面存在较大的问题，故在现在不过是充分地利用具有良好的抗放射线性能的MRAM的特征，只使用于宇宙、原子反应堆等特殊的环境下，一般来说，还不太普及。
返回到利用了TMR效应的MRAM。TMR元件的基本结构是用2个铁磁性层(ferromagnetic layers)夹住绝缘层的MTJ结构。TMR元件的电阻随该2个铁磁性层的磁化方向或是平行(方向相同)或是反平行(方向相反)而变化。一般认为，这起因于隧道概率的自旋依存性。
在利用这样的TMR元件的性质、利用了TMR效应的MRAM中，利用2个铁磁性层的磁化方向(平行、反平行)来存储数据。此外，利用依存于2个铁磁性层的磁化方向的TMR元件的电阻的变化，进行数据的读出。
利用了TMR效应的MRAM的MR比为百分之几十，此外，通过使被2个磁性层夹住的绝缘层(隧道绝缘膜)的厚度变化，也可在宽的范围内选择该TMR元件的电阻值。此外，在利用了TMR效应的MRAM中，存在读出时的信号量与DRAM中的信号量为同等程度或在其以上的可能性。
在利用了TMR效应的MRAM中，通过利用由流过互相正交的2条布线(写入字线和位线)的电流产生的磁场来改变TMR元件的磁化方向(平行或反平行)，进行写入。
具体地说，如果使2个铁磁性层的厚度不同，在两磁性层中设置了矫顽力的差，则只使厚度薄的磁性层(矫顽力弱的磁性层)的磁化自由地反转，可使2个铁磁性层的磁化的相对方向成为平行或反平行。此外，如果对2个铁磁性层中的1个附加反磁性层，利用交换耦合来固定附加了反磁性层的磁性层的磁化方向，则只使没有附加反磁性层的磁性层的磁化自由地反转，可使2个铁磁性层的磁化的相对方向成为平行或反平行。
但是，磁性层具有下述的性质：在打算对磁性层的磁化方向施加相反方向的磁场来使磁性层的磁化反转的情况下，如果预先在与磁化方向正交的方向上施加磁场，则可减小磁性层的磁化反转所必需的磁场(反转磁场)的大小。
因而，通过使用互相正交的2条布线、施加互相正交的2个方向的磁场，可有选择地只使处于该布线的交点的存储单元的磁化反转。
作为使用了TMR元件的存储单元的结构，考虑了几种候选的结构。例如，图1中示出的组合了TMR元件与MOS晶体管的存储单元或图2中示出的组合了TMR元件与二极管的存储单元被认为是较好的结构。再有，在图1和图2中，将TMR元件作为电阻元件来表示。
为了读出在TMR元件(存储单元)中已被存储的数据，必须或是在TMR元件中流过电流、或是施加电压、以将数据(TMR元件的磁化方向)变换为电流或电压。
例如，在TMR元件(存储单元)中流过作为读出电流的恒定电流的情况下，连接到该TMR元件上的位线的电位随在TMR元件中已被存储了的数据(磁化方向)而不同。即，磁化方向为反平行时的TMR元件的电阻比磁化方向为平行时的电阻大。即，磁化方向为反平行时的位线的电位比磁化方向为平行时的电位高。
以下，在打算对利用电压读出进行读出加以说明的同时，假定将TMR元件为高电阻的状态时作为在存储单元中存储了“1”的状态、将TMR元件为低电阻的状态时作为在存储单元中存储了“0”的状态来说明。
以往，已知有利用2个晶体管和2个MTJ元件(2-Tr+2-MTJ)来存储1位数据的类型的MRAM。此时，为了存储1位数据，必须有存储该数据的存储单元和存储具有与该数据的值相反的值的数据的存储单元、合计为2个存储单元。此外，由于在2个存储单元中存储互补的数据，故可利用差分读出方式自动地检测出读出信号，关于信号量，与只在1个存储单元中存储数据的情况相比，为其2倍。
在数据读出时，根据在存储单元中已被存储的数据使位线的电位变化，而且放大该电位变化。为了检测出位线的电位变化，例如，准备2条位线，在一方的位线上读出存储单元的数据，在另一方的位线上读出与存储单元的数据相反的数据即可。
此外，如果接近地配置存储互补数据的2个存储单元，则存储单元(TMR元件)间的特性离散也不成为大的问题。因此，在现在的MRAM的开发中，往往采用将这样的1位数据作为互补数据在2个存储单元中使之存储的方式。
但是，在使用2个存储单元存储1位数据的方式中，与使用1个存储单元存储1位数据的方式相比，当然每1位的存储单元面积为2倍。即，使用2个存储单元存储1位数据的方式不符合存储容量大容量化的趋势。
因而，在制品化后，在磁性层的材料开发得到进展、实现了信号量的增大的基础上，存在希望使用由1个磁阻元件和1个开关元件构成的1个存储单元来存储1位数据的那样的规格的强烈的要求。
为了使用由1个磁阻元件和1个开关元件构成的1个存储单元来存储1位数据、而且从该1个存储单元准确地读出数据，必须有为此目的的特别的读出电路，但目前的现状是，关于这样的读出电路，尚没有象DRAM那样的经过充分的研究、锤炼而且看法趋于一致的结果。
特别是，在MRAM的情况下，存在不能象DRAM那样自动地形成读出时的参照电位的问题。
作为形成参照电位用的最简单的方法，有将固定电位作为参照电位来使用的方法，但此时，根据开始读出的时序，在读出电位(“0”或“1”)与参照电位的电位差中产生离散性。其结果，在宽的动作条件下产生不能读出正确的数据的问题。
发明内容
按照本发明的一个方面的磁随机存取存储器包括：存储单元，由被绝缘层隔离的磁性层构成，包含具有与磁性层的磁化状态对应的2个电阻值的磁阻元件；位线，与存储单元连接；读出电流源，用来在位线和存储单元中流过读出电流；读出放大器，将读出电流流过位线和存储单元时的位线的电位与参照电位比较，来读出存储单元的数据；以及偏置电压发生电路，具有用来生成参照电位的参照单元。参照单元具有磁阻元件具有的2个电阻值的大致中间的电阻值。
附图说明
图1是示出MRAM的存储单元阵列的一例的电路图。
图2是示出MRAM的存储单元阵列的另一例的电路图。
图3是示出作为本发明的第1方面的一例的MRAM的主要部分的电路图。
图4是示出偏置电压发生电路内的参照单元的图。
图5是示出偏置电压发生电路的一例的电路图。
图6是示出读出放大器的一例的电路图。
图7是示出具备图3-图6的要素的MRAM的读出动作的波形图。
图8是示出作为本发明的第1方面的一例的MRAM的读出放大器的电路图。
图9是示出具备图3-图5和图8的要素的MRAM的读出动作的波形图。
图10是示出作为本发明的第1方面的一例的MRAM的主要部分的电路图。
图11是示出偏置电压发生电路的一例的电路图。
图12是示出具备图4、图6、图10和图11的要素的MRAM的读出动作的波形图。
图13是示出作为本发明的第2方面的一例的MRAM的主要部分的电路图。
图14是示出偏置电压发生电路的一例的电路图。
图15是示出读出放大器的一例的电路图。
图16是示出具备图13-图15的要素的MRAM的读出动作的波形图。
图17是示出作为本发明的第2方面的一例的MRAM的主要部分的电路图。
图18是示出偏置电压发生电路的一例的电路图。
图19是示出读出放大器的一例的电路图。
图20是示出具备图17-图19的要素的MRAM的读出动作的波形图。
图21是示出作为本发明的第2方面的一例的MRAM的主要部分的电路图。
图22是示出偏置电压发生电路的一例的电路图。
图23是示出具备图15、图21-图22的要素的MRAM的读出动作的波形图。
具体实施方式
以下，一边参照附图，一边详细地说明作为本发明的一例的磁随机存取存储器。
(1)第1实施例
在作为本发明的第1实施例的磁随机存取存储器中，使用多个磁阻元件来作成具有存储单元的MR比的一半的MR比的参照单元。即，在使恒定电流流过参照单元时，由该参照单元生成的电位成为规定的恒定电位。
然后，在预充电时，将与由该参照单元生成的恒定电位相同的电位作为预充电电位供给位线。此外，在读出时，在参照单元中流过恒定电流的同时，使用电流镜电路，在位线(存储单元)中也流过恒定电流。
此时，如果例如在存储单元中被存储的数据为“0”，则位线的电位从预充电电位起下降。另一方面，如果例如在存储单元中被存储的数据为“1”，则位线的电位从预充电电位起上升。此外，利用读出放大器读出该位线的电位变化。
这样，作为本发明的第1实施例的磁随机存取存储器可进行读动作。
以下，说明本发明的第1实施例的磁随机存取存储器的例子。
〔第1例〕
图3示出了作为本发明的第1例的磁随机存取存储器的主要部分。
存储单元MC由1个磁阻元件11和1个MOS晶体管12构成。写入字线WWL1、WWL2、…和读字线RWL1、RWL2、…在行方向上延伸，位线BL1、bBL1、BL2、bBL2、…在列方向上延伸。
写入字线WWL1、WWL2、…在存储单元阵列上不具有连接点，被配置成通过磁阻元件11的附近。即，在写时，使用由流过写入字线WWL1、WWL2、…和位线BL1、bBL1、BL2、bBL2、…的电流形成的磁场，改变磁阻元件11的磁化方向(平行、反平行)。
将读字线RWL1、RWL2、…连接到构成存储单元MC的MOS晶体管12的栅上。在读时，使已被选择的存储单元MC的MOS晶体管12成为导通状态，在已被选择的存储单元MC的磁阻元件11中流过恒定电流，根据磁阻元件11的状态使位线BL1、bBL1、BL2、bBL2、…的电位变化。
对于1组位线对BLi、bBLi(i＝1、2、…)，只设置1个读出放大器(S/A)24。
在本例中，读出放大器24以在存储单元MC中流过读出电流Is、检测在位线对BLi、bBLi中产生的电位差的差分读出方式为前提。此外，存储单元阵列中采用了折叠位线方式。
但是，图3的存储单元阵列结构是一例，本发明当然也可使用于具有除此以外的存储单元阵列结构的磁随机存取存储器。
读出放大器24比较连接已被选择的存储单元MC的位线对BLi、bBLi的一方的电位与位线对BLi、bBLi的另一方的电位(参照电位Vref)，进行差分放大。
在此，为了在“0”-读与“1”-读之间使读出容限均等化，希望将参照电位Vref设定为“0”-读时的位线的电位V0与“1”-读时的位线的电位V1的整中间值(V0+V1)/2。
在存储单元MC的磁阻元件11为TMR元件的情况下，如果将磁性层的磁化的状态为反平行时的TMR元件的电阻定为Ra、将磁性层的磁化的状态为平行时的TMR元件的电阻定为Rp，则该磁阻变化率MR被定义为：
MR＝(Ra-Rp)/Rp        …(1)
对上述(1)式进行变形，而且，如果假定Rp＝R，则可得到：
Ra＝R(1+MR)         …(2)
在此，如果可形成MR比为存储单元的一半的参照单元，则通过在参照单元中流过读出电流Is，可得到Vref＝(V0+V1)/2。
一边参照图4，一边说明参照单元的结构例。
再有，在图4中，为了一目了然地知道各磁阻元件的磁化的状态，用箭头示出了各磁性层的磁化方向。
参照单元由4个TMR元件构成。各TMR元件具有与构成存储单元MC的TMR元件相同的结构。
互相并列地连接磁化方向为平行(方向相同)的2个TMR元件(“0”-状态)，而且互相并列地连接磁化方向为反平行(方向相反)的2个TMR元件(“1”-状态)。此外，串联地连接“0”-状态的2个TMR元件和“1”-状态的2个TMR元件。由此，参照单元的电阻值为R(1+MR/2)。
在本例中，在读出电流Is流过了参照单元时，设定成由参照单元生成的电位为Vref。考虑TMR元件的耐压、磁阻变化率MR的偏置依存性、MOS晶体管的电阻等，在可靠性容许的范围内，以输出最大的信号的方式来决定该电位Vref。
在读时，读字线启动信号RWLEN为高电平。此时，N沟道MOS晶体管QN4为导通状态，N沟道MOS晶体管QN5为关断状态。
此外，例如，如果假定作为行地址信号的最低位的RA0为高电平、bRA0为低电平，则偏置电压发生电路21的输出信号Vbias被传递到P沟道MOS晶体管bQP2的栅上。
因而，此时，在位线bBL1、bBL2、…中流过读出电流Is，位线bBL1、bBL2、…的电位随已被选择的存储单元MC的数据而变化。此外，位线BL1、BL2、…上维持预充电电位Vref。
此外，例如，如果假定作为行地址信号的最低位的RA0为低电平、bRA0为高电平，则偏置电压发生电路21的输出信号Vbias被传递到P沟道MOS晶体管QP2的栅上。
因而，此时，在位线BL1、BL2、…中流过读出电流Is，位线BL1、BL2、…的电位随已被选择的存储单元MC的数据而变化。此外，位线bBL1、bBL2、…上维持预充电电位Vref。
图5示出了使用图4的参照单元的偏置电压发生电路的一例。
Rref如图4中所示，由4个磁阻元件构成，电阻变化率被设定为MR/2。此外，将其栅被输入了差分放大器25的输出信号Vbias的P沟道MOS晶体管QP1的尺寸设定为与读出电流源22的P沟道MOS晶体管QP2、bQP2和存储单元MC的N沟道MOS晶体管12的尺寸实质上相同。
再有，偏置电压发生电路内的P沟道MOS晶体管QP1和读出电流源22的P沟道MOS晶体管QP2、bQP2构成了电流镜电路。
但是，在读时，在Rref中流过读出电流Is的同时，在位线对BLi、bBLi(i＝1、2、…)的某一方中也流过读出电流Is。此时，由于在位线BLi、bBLi上存在布线电阻，故因该布线电阻导致的电位下降的缘故，读出放大器节点N1、bN1、N2、bN2、…的电位差随已被选择的存储单元MC的位置而不同。
例如，在对最靠近读出放大器(S/A)24的存储单元MC进行了存取时，位线BLi、bBLi的布线电阻的影响为最小，但在对离读出放大器(S/A)24最远的存储单元MC进行了存取时，位线BLi、bBLi的布线电阻的影响为最大。
因这样的被选择的存储单元的位置、即位线BLi、bBLi的布线电阻导致的读出放大器节点N1、bN1、N2、bN2、…的电位差的变化成为读出存储单元MC的数据时的噪声。
为了减少这样的读出时的噪声，在本发明中，如图5中所示，在P沟道MOS晶体管QP1与磁阻元件Rref之间连接了具有位线BLi、bBLi的布线电阻的一半的电阻值的调整电阻r。形成该调整电阻r的最简单的方法是在与位线BLi、bBLi相同的布线层中形成具有相同的剖面面积、一半的长度的布线的方法。
再有，在没有行存取时，即，在没有选择读字线RWL1、RWL2、…时，在偏置电压发生电路中流过电流这一点成为消耗无用的电流，在降低消耗电流方面是不利的。
因此，只在进行了行存取的期间内，将偏置启动信号BIASEN设定为高电平(例如，与供给已被选择的读字线的电位相同的电位)，在除此以外的期间内，将偏置启动信号BIASEN设定为低电平(例如，接地电位)。
由此，由于N沟道MOS晶体管QN3只在进行了行存取的期间内成为导通状态，故可防止偏置发生电路中的无用的电流的流过，可有助于降低消耗电流。
图6示出了图3的读出放大器的一例。
本例的读出放大器24与在DRAM中经常使用的读出放大器相同，预先将控制信号SAP、SAN预充电Vdd/2，其后，通过将控制信号SAP设定为Vdd(内部电源电位)、将控制信号SAP设定为Vss(接地电位)而被激活。
读出放大器24读出位线对BLi、bBLi之间的电位差，而且将其放大。即，在利用读出放大器24进行了读出后，将已被选择的存储单元MC的数据传送到数据线对(DQ线对)DQ、bDQ。
再有，通过利用列选择信号CSL来控制列选择开关28的导通/关断来进行列的选择、即读出放大器24与数据线对DQ、bDQ的导电性的连接。
其次，有关上述的图3-图6的磁随机存取存储器，一边参照图7的波形图，一边说明读时的读出动作。
再有，在以下的说明中，为了简单起见，考虑选择读字线RWL1、在位线BL1上读出存储单元MC的数据的情况。
首先，在读出动作开始前，进行对位线对BLi、bBLi的预充电动作。在预充电动作时，由于将预充电信号PC设定为低电平(例如，接地电位)，故将全部的位线对BLi、bBLi预充电到Vref。
其后，如果将预充电信号PC设定为高电平(例如，内部电源电位)，则解除位线对BLi、bBLi的预充电。
然后，如果读字线启动信号RWLEN成为高电平，则利用读字线驱动器将读字线RWL1设定为高电平。与此同时，由于图3的N沟道MOS晶体管QN4成为导通状态，故将从偏置电压发生电路输出的偏置电位Vbias传递给P沟道MOS晶体管QP2或P沟道MOS晶体管bQP2。
即，在连接由行地址信号的最低位RA0及其互补信号bRA0选择的存储单元MC的位线BL1、BL2、…中流过读出电流Is。
具体地说，在行地址信号的最低位RA0为“0(＝L)”时，例如，由于读字线RWL1成为高电平，而且，P沟道MOS晶体管QP2成为导通状态，故利用电流镜电路在位线BL1、BL2、…中流过读出电流Is。
再有，在行地址信号的最低位RA0为“1(＝H)”时，例如，由于读字线RWL2成为高电平，而且，P沟道MOS晶体管bQP2成为导通状态，故利用电流镜电路在位线bBL1、bBL2、…中流过读出电流Is。
其结果，在已被选择的存储单元MC中存储了的数据为“0”时，位线BL1的电位从预充电电位Vref起下降，在已被选择的存储单元MC中存储了的数据为“1”时，位线BL1的电位从预充电电位Vref起上升。
另一方面，由于行地址信号的最低位RA0为“0(＝L)”，故P沟道MOS晶体管bQP2成为关断状态，不会在位线bBL1、bBL2、…中流过读出电流Is。因而，没有连接已被选择的存储单元的位线bBL1、bBL2、…处于浮置状态，而且，维持了预充电电位Vref。
其后，激活读出放大器24，读出位线对BL1、bBL1之间的电位差。
在此，在读出时，即使在位线BL1的电位上升的情况或下降的情况的任一情况下，位线BL1的电位的时间的变化是相同的。因而，利用使读出放大器24动作的时序，在“0”-读与“1”-读之间，在位线对BL1、bBL1上产生的电位差不会互不相同。
在本例中，将位线对BL1、bBL1的电位输入到读出放大器24内的N沟道MOS晶体管QN6、QN7的栅上。即，位线对BL1、bBL1之间的电位差作为读出放大器24内的N沟道MOS晶体管QN6、QN7的电流驱动能力的差来表现。
因而，通过将读出放大器激活信号SAP从Vdd/2设定为Vdd，此外，将读出放大器激活信号SAN从Vdd/2设定为Vss，读出放大器24被激活，在读出放大器24中锁存存储单元MC的数据。
具体地说，在“0”-读的情况下，读出放大器24的输出节点SA1成为Vss(＝gnd)，读出放大器24的输出节点bSA1成为Vdd。此外，在“1”-读的情况下，读出放大器24的输出节点SA1成为Vdd，读出放大器24的输出节点bSA1成为Vss。
其后，将列选择信号CSL设定为高电平，将在读出放大器24中已被锁存的数据经由数据线对(DQ线对)DQ、bDQ传送到输出电路。
在上述的读出动作中，不进行DRAM中进行的那样的恢复(restore)动作。其原因是，由于磁随机存取存储器(MRAM)可利用非破坏读出来读出数据，故没有必要再次在存储单元中写入数据。因而，没有必要为了数据恢复而使位线对BL1、bBL1的电位全程摆动(full swing)。
此外，在数据读出后，由于没有必要使位线对BL1、bBL1的电位全程摆动，故可减少在位线对BL1、bBL1的充放电中所需要的电荷量，有助于低功耗化。此外，由于可防止对磁阻元件(TMR元件)施加高的电压，故可使磁阻元件的可靠性提高。
再者，由于不需要恢复动作，故在对位线BL1充分地输出了存储单元MC的数据后，可立即使读字线RWL1的电平从高电平下降到低电平。即，由于没有必要为了数据恢复而使读字线RWL1的电位电平上升，故在对位线BL1输出了数据后，如果立即使读字线RWL1的电位电平下降来停止流过位线BL1的读出电流Is，则可消除无用的耗电，可降低消耗电流。
此外，在读出放大器24中锁存了存储单元MC的数据后准备下一个读循环，由于可立即进行全部的位线对BLi、bBLi的预充电，故可实现高速读出。
这样，在磁随机存取存储器(MRAM)中，由于进行非破坏读出，故不需要恢复动作，没有必要使位线对的电位全程摆动，可独立地对位线和读出放大器进行预充电。因而，磁随机存取存储器在有关读的方面，与DRAM相比，能以低功耗实现高速的随机存取。
〔第2例〕
与本例有关的磁随机存取存储器(MRAM)的特征在于读出放大器的结构。即，如果本例的磁随机存取存储器与上述的第1例的磁随机存取存储器相比，则只是在读出放大器的结构方面不同，关于其它的结构是全部相同的。
因而，以下只说明与本例有关的读出放大器的结构。
图8示出了作为本发明的第2例的磁随机存取存储器的读出放大器。
该读出放大器是在通常的DRAM中使用的触发型读出放大器。
在位线对BLi、bBLi与触发电路之间连接作为隔离门的N沟道MOS晶体管QN8、QN9。而且，在将位线对BLi、bBLi的电位引导到触发电路的节点SA1、bSA1后，使隔离门成为关断状态，在隔离了位线对BLi、bBLi与触发电路的状态下激活读出放大器24。
其次，一边参照图9的波形图，一边说明与本发明的第2例有关的磁随机存取存储器的读出动作。
再有，假定磁随机存取存储器的主要部分的结构，除了读出放大器外，与第1例的磁随机存取存储器(参照图3、图4和图5)相同。此外，为了简单起见，考虑选择读字线RWL1、在位线BL1上读出存储单元MC的数据的情况。
首先，在读出动作开始前，进行对位线对BLi、bBLi的预充电动作。在预充电动作时，由于将预充电信号PC设定为低电平(例如，接地电位)，故将全部的位线对BLi、bBLi预充电到Vref。
此外，由于此时将控制信号ISO设定为高电平(例如，内部电源电位)，读出放大器节点SA1、bSA1也被预充电到Vref。此外，读出放大器激活信号SAP、SAN也被设定为Vref。
其后，如果将预充电信号PC设定为高电平(例如，内部电源电位)，则解除位线对BLi、bBLi的预充电。
然后，如果读字线启动信号RWLEN成为高电平，则利用读字线驱动器将读字线RWL1设定为高电平。与此同时，由于图3的N沟道MOS晶体管QN4成为导通状态，故将从偏置电压发生电路输出的偏置电位Vbias传递给P沟道MOS晶体管QP2或P沟道MOS晶体管bQP2。
即，在连接由行地址信号的最低位RA0及其互补信号bRA0选择的存储单元MC的位线BL1、BL2、…中流过读出电流Is。
具体地说，在行地址信号的最低位RA0为“0(＝L)”时，例如，由于读字线RWL1成为高电平，而且，P沟道MOS晶体管QP2成为导通状态，故利用电流镜电路在位线BL1、BL2、…中流过读出电流Is。
再有，在行地址信号的最低位RA0为“1(＝H)”时，例如，由于读字线RWL2成为高电平，而且，P沟道MOS晶体管bQP2成为导通状态，故利用电流镜电路在位线bBL1、bBL2、…中流过读出电流Is。
其结果，在已被选择的存储单元MC中存储了的数据为“0”时，位线BL1的电位从预充电电位Vref起下降，在已被选择的存储单元MC中存储了的数据为“1”时，位线BL1的电位从预充电电位Vref起上升。
另一方面，由于行地址信号的最低位RA0为“0(＝L)”，故P沟道MOS晶体管bQP2成为关断状态，不会在位线bBL1、bBL2、…中流过读出电流Is。因而，没有连接已被选择的存储单元的位线bBL1、bBL2、…处于浮置状态，而且，维持了预充电电位Vref。
其后，激活读出放大器24，读出位线对BL1、bBL1之间的电位差。
在此，在读出时，即使在位线BL1的电位上升的情况或下降的情况的任一情况下，位线BL1的电位的时间的变化是相同的。因而，利用使读出放大器24动作的时序，在“0”-读与“1”-读之间，在位线对BL1、bBL1上产生的电位差不会互不相同。
在本例中，位线对BL1、bBL1经由作为隔离门的N沟道MOS晶体管QN8、QN9，连接到触发电路的节点(读出放大器节点)SA1、bSA1上。
即，在读出时，从存储单元对位线对BLi、bBLi充分地输出数据，而且，在对读出放大器节点SA1、bSA1传递了位线对BLi、bBLi的微小的电位差的时刻，将控制信号ISO设定为低电平(例如，接地电位)。其结果，作为隔离门的N沟道MOS晶体管QN8、QN9成为关断状态，导电性地隔离位线对BLi、bBLi与触发电路。
其后，通过将读出放大器激活信号SAP从Vref设定为Vdd，此外，将读出放大器激活信号SAN从Vref设定为Vss，读出放大器24被激活，在读出放大器24中锁存存储单元MC的数据。
具体地说，在“0”-读的情况下，读出放大器24的输出节点SA1成为Vss(gnd)，读出放大器24的输出节点bSA1成为Vdd。此外，在“1”-读的情况下，读出放大器24的输出节点SA1成为Vdd，读出放大器24的输出节点bSA1成为Vss。
在此，在数据的放大时，读出放大器(触发电路)与位线对BLi、bBLi导电性地隔开。即，由于在位线对BLi、bBLi上产生的寄生电容不会连接到读出放大器节点SA1、bSA1上，故可高速地放大数据。
其后，将列选择信号CSL设定为高电平，将在读出放大器24中已被锁存的数据经由数据线对(DQ线对)DQ、bDQ传送到输出电路。
但是，由于磁随机存取存储器(MRAM)可利用非破坏读出来读出数据，故即使在上述的读出动作中，与第1例相同，没有必要进行数据恢复动作。即，没有必要为了数据恢复而使位线对BL1、bBL1的电位全程摆动。
此外，在数据读出后，由于没有必要使位线对BL1、bBL1的电位全程摆动，故可减少在位线对BL1、bBL1的充放电中所需要的电荷量，有助于低功耗化。此外，由于可防止对磁阻元件(TMR元件)施加高的电压，故可使磁阻元件的可靠性提高。
再者，由于不需要恢复动作，故在对位线BL1充分地输出了存储单元MC的数据后，可立即使已被选择的读字线RWL1的电平从高电平下降到低电平。即，由于没有必要为了数据恢复而使读字线RWL1的电位电平上升，故在对位线BL1输出了数据后，如果立即使读字线RWL1的电位电平下降来停止流过位线BL1的读出电流Is，则可消除无用的耗电，可降低消耗电流。
此外，在读出放大器24中锁存了存储单元MC的数据后准备下一个读循环，由于可立即进行全部的位线对BLi、bBLi的预充电，故可实现高速读出。
这样，在磁随机存取存储器(MRAM)中，由于进行非破坏读出，故不需要恢复动作，没有必要使位线对的电位全程摆动，可独立地对位线和读出放大器进行预充电。因而，磁随机存取存储器在有关读的方面，与DRAM相比，能以低功耗实现高速的随机存取。
再有，在本例中，与第1例相比，必须有控制隔离门的导通/关断用的控制信号ISO。这样，在本例中，虽然增加1个控制信号ISO，但可得到能消除在栅上接受位线对BLi、bBLi的电位的晶体管的特性离散的影响那样的优点。
〔第3例〕
与本发明有关的磁随机存取存储器(MRAM)的特征在于，存储单元由磁阻元件(例如，TMR元件)和二极管构成。以下，详细地说明与本例有关的磁随机存取存储器。
图10示出了作为本发明的第3例的磁随机存取存储器的主要部分。
存储单元MC由1个磁阻元件11和1个二极管13构成。写入字线WWL1、WWL2、…和读字线RWL1、RWL2、…在行方向上延伸，位线BL1、bBL1、BL2、bBL2、…在列方向上延伸。
写入字线WWL1、WWL2、…在存储单元阵列上不具有连接点，被配置成通过磁阻元件11的附近。即，在写时，使用由流过写入字线WWL1、WWL2、…和位线BL1、bBL1、BL2、bBL2、…的电流形成的磁场，改变磁阻元件11的磁化方向(平行、反平行)。
将读字线RWL1、RWL2、…连接到构成存储单元MC的二极管13的阴极上。在读时，使已被选择的存储单元MC的二极管13的阴极的电位成为接地电位，在已被选择的存储单元MC的磁阻元件11中流过恒定电流，根据磁阻元件11的状态使位线BL1、bBL1、BL2、bBL2、…的电位变化。
对于1组位线对BLi、bBLi(i＝1、2、…)，只设置1个读出放大器(S/A)24。
在本例中，读出放大器24以在存储单元MC中流过读出电流Is、检测在位线对BLi、bBLi中产生的电位差的差分读出方式为前提。此外，存储单元阵列中采用了折叠位线方式。
但是，图10的存储单元阵列结构是一例，本发明当然也可使用于具有除此以外的存储单元阵列结构的磁随机存取存储器。
读出放大器24比较连接已被选择的存储单元MC的位线对BLi、bBLi的一方的电位与位线对BLi、bBLi的另一方的电位(参照电位Vref)，进行差分放大。
在此，为了在“0”-读与“1”-读之间使读出容限均等化，希望将参照电位Vref设定为“0”-读时的位线的电位V0与“1”-读时的位线的电位V1的整中间值(V0+V1)/2。
再有，参照单元与第1例相同，可由图4中示出的4个TMR元件构成。
在本例中，在使读出电流Is流过了参照单元时，也设定成由参照单元生成的电位为Vref。考虑TMR元件的耐压、磁阻变化率MR的偏置依存性、MOS晶体管的电阻等，在可靠性容许的范围内，以输出最大的信号的方式来决定该电位Vref。
在读时，读字线启动信号RWLEN为高电平。此时，N沟道MOS晶体管QN4为导通状态，N沟道MOS晶体管QN5为关断状态。
此外，例如，如果假定作为行地址信号的最低位的RA0为高电平、bRA0为低电平，则偏置电压发生电路21的输出信号Vbias被传递到P沟道MOS晶体管bQP2的栅上。
因而，此时，在位线bBL1、bBL2、…中流过读出电流Is，位线bBL1、bBL2、…的电位随已被选择的存储单元MC的数据而变化。此外，位线BL1、BL2、…上维持预充电电位Vref。
此外，例如，如果假定作为行地址信号的最低位的RA0为低电平、bRA0为高电平，则偏置电压发生电路21的输出信号Vbias被传递到P沟道MOS晶体管QP2的栅上。
因而，此时，在位线BL1、BL2、…中流过读出电流Is，位线BL1、BL2、…的电位随已被选择的存储单元MC的数据而变化。此外，位线bBL1、bBL2、…上维持预充电电位Vref。
图11示出了图10的偏置电压发生电路的一例。
RREF如图4中所示，由4个磁阻元件构成，电阻变化率被设定为MR/2。此外，将其栅被输入了差分放大器25的输出信号Vbias的P沟道MOS晶体管QP1的尺寸设定为与读出电流源22的P沟道MOS晶体管QP2、bQP2和存储单元MC的N沟道MOS晶体管12的尺寸实质上相同。
再有，偏置电压发生电路内的P沟道MOS晶体管QP1和读出电流源22的P沟道MOS晶体管QP2、bQP2构成了电流镜电路。
但是，在读时，在RREF中流过读出电流Is的同时，在位线对BLi、bBLi(i＝1、2、…)的某一方中也流过读出电流Is。此时，由于在位线BLi、bBLi上存在布线电阻，故因该布线电阻导致的电位下降的缘故，读出放大器节点N1、bN1、N2、bN2、…的电位差随已被选择的存储单元MC的位置而不同。
例如，在对最靠近读出放大器(S/A)24的存储单元MC进行了存取时，位线BLi、bBLi的布线电阻的影响为最小，但在对离读出放大器(S/A)24最远的存储单元MC进行了存取时，位线BLi、bBLi的布线电阻的影响为最大。
因这样的被选择的存储单元的位置、即位线BLi、bBLi的布线电阻导致的读出放大器节点N1、bN1、N2、bN2、…的电位差的变化成为读出存储单元MC的数据时的噪声。
为了减少这样的读出时的噪声，在本发明中，如图11中所示，在P沟道MOS晶体管QP1与磁阻元件RREF之间连接了具有位线BLi、bBLi的布线电阻的一半的电阻值的调整电阻r。形成该调整电阻r的最简单的方法是在与位线BLi、bBLi相同的布线层中形成具有相同的剖面面积、一半的长度的布线的方法。
再有，在没有行存取时，即，在没有选择读字线RWL1、RWL2、…时，在偏置电压发生电路中流过电流这一点成为消耗无用的电流，在降低消耗电流方面是不利的。
因此，只在进行了行存取的期间内，将偏置启动信号BIASEN设定为高电平(例如，与供给已被选择的读字线的电位相同的电位)，在除此以外的期间内，将偏置启动信号BIASEN设定为低电平(例如，接地电位)。
由此，由于N沟道MOS晶体管QN3只在进行了行存取的期间内成为导通状态，故可防止偏置发生电路中的无用的电流的流过，可有助于降低消耗电流。
本例中的偏置电压发生电路与图5的偏置电压发生电路相比，在磁阻元件RREF与N沟道MOS晶体管QN3之间连接了二极管14这一点和对N沟道MOS晶体管QN3的源输入了控制信号VWLL这一点上不同。
控制信号VWLL意味对读字线RWLi供给的电位中的低电平的电位，成为与对已被选择的读字线的电位相同的电位、即接地电位。将N沟道MOS晶体管QN3的尺寸设定为与对读字线RWLi供给VWLL(接地电位)的N沟道MOS晶体管的尺寸相同。
r虽然是模拟位线的布线电阻的电阻，但也可将与其同样地模拟了字线的布线电阻连接在P沟道MOS晶体管QP1与磁阻元件(参照单元)Rref之间。
再有，关于读出放大器24，例如可按原样使用在第1例中已说明的读出放大器(参照图6)，此外，也可按原样使用在第2例中已说明的读出放大器(参照图8)。
其次，关于图10和图11的磁随机存取存储器，一边参照图12的波形图，一边说明读时的读出动作。
再有，再有，关于读出放大器，使用与第1例相同的读出放大器(参照图6)。此外，为了使说明简单起见，以选择读字线RWL1、在位线BL1上读出存储单元MC的数据为前提。
首先，在读出动作开始前，进行对位线对BLi、bBLi的预充电动作。在预充电动作时，由于将预充电信号PC设定为低电平(例如，接地电位)，故将全部的位线对BLi、bBLi预充电到Vref。
此时，将读字线RWL1设定为高电平、即VWLH。由于VWLH是比Vref高的电位，故存储单元MC内的二极管13成为反偏置状态。因而，理想地说，在存储单元MC中不流过电流。
其后，如果将预充电信号PC设定为高电平(例如，内部电源电位)，则解除住线对BLi、bBLi的预充电。
然后，如果读字线启动信号RWLEN成为高电平，则利用读字线驱动器使已被选择的读字线RWL1从高电平变化为低电平、即从VWLH变化为VWLL。因而，连接到已被选择的读字线RWL1上的存储单元MC内的二极管13成为正偏置状态。
再有，如果VWLH比“0”-读时的位线电位低，则由于非选择的存储单元MC内的二极管13成为原来的反偏置状态，故不会在存储单元MC中流过电流。
与此同时，由于图10的N沟道MOS晶体管QN4成为导通状态，故将从偏置电压发生电路输出的偏置电位Vbias传递给P沟道MOS晶体管QP2或P沟道MOS晶体管bQP2。
即，在连接由行地址信号的最低位RA0及其互补信号bRA0选择的存储单元MC的位线BL1、BL2、…中流过读出电流Is。
在本例中，由于以行地址信号的最低位RA0为“0(＝L)”这一点为前提，故读字线RWL1成为高电平，而且，P沟道MOS晶体管QP2成为导通状态，故利用电流镜电路在位线BL1、BL2、…中流过读出电流Is。
其结果，在已被选择的存储单元MC中存储了的数据为“0”时，位线BL1的电位从预充电电位Vref起下降，在已被选择的存储单元MC中存储了的数据为“1”时，位线BL1的电位从预充电电位Vref起上升。
再有，由于行地址信号的最低位RA0为“0(＝L)”，故P沟道MOS晶体管bQP2成为关断状态，不会在位线bBL1、bBL2、…中流过读出电流Is。因而，没有连接已被选择的存储单元的位线bBL1、bBL2、…处于浮置状态，而且，维持了预充电电位Vref。
这样，通过在存储单元MC中流过读出电流Is，磁阻元件的磁化的状态作为位线对BL1、bBL1之间的电位差来表现。其后，激活读出放大器24，读出位线对BL1、bBL1之间的电位差。
在此，在读出时，即使在位线BL1的电位上升的情况或下降的情况的任一情况下，位线BL1的电位的时间的变化是相同的。因而，利用使读出放大器24动作的时序，在“0”-读与“1”-读之间，在位线对BL1、bBL1上产生的电位差不会互不相同。
在本例中，将位线对BL1、bBL1的电位输入到读出放大器24内的N沟道MOS晶体管QN6、QN7的栅上。即，位线对BL1、bBL1之间的电位差作为读出放大器24内的N沟道MOS晶体管QN6、QN7的电流驱动能力的差来表现。
因而，通过将读出放大器激活信号SAP从Vdd/2设定为Vdd，此外，将读出放大器激活信号SAN从Vdd/2设定为Vss，读出放大器24被激活，在读出放大器24中锁存存储单元MC的数据。
具体地说，在“0”-读的情况下，读出放大器24的输出节点SA1成为Vss(gnd)，读出放大器24的输出节点bSA1成为Vdd。此外，在“1”-读的情况下，读出放大器24的输出节点SA1成为Vdd，读出放大器24的输出节点bSA1成为Vss。
其后，将列选择信号CSL设定为高电平，将在读出放大器24中已被锁存的数据经由数据线对(DQ线对)DQ、bDQ传送到输出电路。
再有，关于上述的读出动作，在读出放大器24中锁存了数据后，也可立即使读字线RWL1从VWLL返回到VWLH，准备下一个读循环，进行位线的预充电动作。
在上述的读出动作中，不进行DRAM中进行的那样的恢复动作。其原因是，由于磁随机存取存储器(MRAM)可利用非破坏读出来读出数据，故没有必要再次在存储单元中写入数据。因而，没有必要为了数据恢复而使位线对BL1、bBL1的电位全程摆动。
此外，在数据读出后，由于没有必要使位线对BL1、bBL1的电位全程摆动，故可减少在位线对BL1、bBL1的充放电中所需要的电荷量，有助于低功耗化。此外，由于可防止对磁阻元件(TMR元件)施加高的电压，故可使磁阻元件的可靠性提高。
再者，由于不需要恢复动作，故在对位线BL1充分地输出了存储单元MC的数据后，可立即使读字线RWL1的电平从VWLL成为VWLH。
即，由于没有必要为了数据恢复而使读字线RWL1的电位电平下降，故在对位线BL1输出了数据后，如果立即使读字线RWL1的电位电平上升来停止流过位线BL1的读出电流Is，则可消除无用的耗电，可降低消耗电流。
此外，在读出放大器24中锁存了存储单元MC的数据后准备下一个读循环，由于可立即进行全部的位线对BLi、bBLi的预充电，故可实现高速读出。
这样，在磁随机存取存储器(MRAM)中，由于进行非破坏读出，故不需要恢复动作，没有必要使位线对的电位全程摆动，可独立地对位线和读出放大器进行预充电。因而，磁随机存取存储器在有关读的方面，与DRAM相比，能以低功耗实现高速的随机存取。
〔总结〕
按照本发明的第1实施例，使用多个磁阻元件，作成了具有存储单元的MR比的一半的MR比的参照单元。而且，在预充电时，将与由该参照单元生成的恒定电位相同的电位作为预充电电位供给位线。此外，在读时，在参照单元中流过恒定电流的同时，使用电流镜电路，也在位线(存储单元)中流过恒定电流。由此，可利用与DRAM同样的动作来进行读动作，在开发MRAM作为DRAM的替换的用途的情况下，可提高与DRAM的互换性。
(2)第2实施例
在上述的第1实施例中，提出了使用多个磁阻元件作成具有存储单元的MR比的一半的MR比的参照单元、在该参照单元中流过恒定电流来生成在读时使用的参照电位Vref的方法。在此，基本上用与在存储单元中使用的磁阻元件相同的步骤和相同的布局来形成各自的磁阻元件。
但是，由于通过组合多个磁阻元件来形成参照单元，故必须有连接各自的磁阻元件用的布线等，作为整体来说，成为与存储单元的磁阻元件不同的结构。此外，如果考虑存储单元阵列或外围电路等的布局，则难以在与存储单元内的磁阻元件完全相同的环境下来配置参照单元。
因而，在形成参照单元时，有不能在存储单元内的磁阻元件的特性离散的范围内形成参照单元的情况。
第2实施例是鉴于这样的情况而进行的，在使用存储单元阵列内的存储单元(虚设单元)来生成参照电位Vref的方面具有特征。具体地说，分别在存储“0”-数据的存储单元(“0”-单元)和存储“1”-数据的存储单元(“1”-单元)中流过读出电流。
在此，如果将连接到在各存储单元中流过读出电流时的“0”-单元上的位线的电位定为V0、将连接到“1”-单元上的位线的电位定为V1，则通过使各位线短路，可得到最适合于参照电位Vref的中间电位(V0+V1)/2。
这样，如果将存储单元阵列内的特定的存储单元作为虚设单元，用于生成参照电位Vref，则可生成准确的参照电位Vref，可有助于提高磁随机存取存储器(MRAM)的可靠性。
以下，详细地说明第2实施例的例子。
〔第1例〕
图13示出了作为第2实施例的第1例的磁随机存取存储器的主要部分。
存储单元MC由1个磁阻元件11和1个MOS晶体管12构成。写入字线WWL1、WWL2、…和读字线RWL1、RWL2、…在行方向上延伸，位线BL1、bBL1、BL2、bBL2、…在列方向上延伸。
写入字线WWL1、WWL2、…在存储单元阵列上不具有连接点，被配置成通过磁阻元件11的附近。即，在写时，使用由流过写入字线WWL1、WWL2、…和位线BL1、bBL1、BL2、bBL2、…的电流形成的磁场，改变磁阻元件11的磁化方向(平行、反平行)。
将读字线RWL1、RWL2、…连接到构成存储单元MC的MOS晶体管12的栅上。在读时，使已被选择的存储单元MC的MOS晶体管12成为导通状态，在已被选择的存储单元MC的磁阻元件11中流过恒定电流，根据磁阻元件11的状态使位线BL1、bBL1、BL2、bBL2、…的电位变化。
在第2实施例中，将存储单元阵列内的特定的存储单元作为虚设单元，使用于生成参照电位Vref。例如，将连接到1条位线上的多个存储单元中的特定的1个定为虚设单元DUMMY。
虚设单元DUMMY与存储单元MC相同，由1个磁阻元件11和1个MOS晶体管12构成。虚设写入字线DWWL1、DWWL2、…和虚设读字线DRWL1、DRWL2、…在行方向上延伸，位线BL1、bBL1、BL2、bBL2、…共同地连接到存储单元MC和虚设单元DUMMY上。
虚设写入字线DWWL1、DWWL2、…在存储单元阵列上不具有连接点，被配置成通过虚设单元DUMMY内的磁阻元件11的附近。即，在写时，使用由流过虚设写入字线DWWL1、DWWL2、…和位线BL1、bBL1、BL2、bBL2、…的电流形成的磁场，改变虚设单元DUMMY内的磁阻元件11的磁化方向(平行、反平行)。
将虚设读字线DRWL1、DRWL2、…连接到构成虚设单元DUMMY的MOS晶体管12的栅上。在读时，使已被选择的虚设单元DUMMY内的MOS晶体管12成为导通状态，在已被选择的虚设单元DUMMY的磁阻元件11中流过恒定电流，根据磁阻元件11的状态使位线BL1、bBL1、BL2、bBL2、…的电位变化。
在本例中，关于位线对BLi、bBLi的一方(BLi)，在连接到第奇数条的位线BL1、BL3、…上的虚设单元DUMMY中存储“0”-数据，在连接到第偶数条的位线BL2、BL4、…上的虚设单元DUMMY中存储“1”-数据。
而且，利用均衡电路(短路用N沟道MOS晶体管)24互相连接了第奇数条的位线BL1、BL3、…与第偶数条的位线BL2、BL4、…。具体地说，经短路用N沟道MOS晶体管QN10连接位线BL1与位线BL2，同样，经短路用N沟道MOS晶体管QN10连接位线BL3与位线BL4。
利用控制信号EQL0来控制短路用N沟道MOS晶体管QN10的导通/关断。
此外，关于位线对BLi、bBLi的另一方(bBLi)，在连接到第奇数条的位线bBL1、bBL3、…上的虚设单元DUMMY中存储“0”-数据，在连接到第偶数条的位线bBL2、bBL4、…上的虚设单元DUMMY中存储“1”-数据。
而且，利用均衡电路(短路用N沟道MOS晶体管)24互相连接了第奇数条的位线bBL1、bBL3、…与第偶数条的位线bBL2、bBL4、…。具体地说，经短路用N沟道MOS晶体管QN11连接位线bBL1与位线bBL2，同样，经短路用N沟道MOS晶体管QN11连接位线bBL3与位线bBL4。
利用控制信号EQL1来控制短路用N沟道MOS晶体管QN11的导通/关断。
再有，在虚设单元DUMMY中存储的数据与互相短路的位线之间的关系不限于上述的例子，可作各种变更。
即，重要的方面在于，在位线BLi相互间或位线bBLi相互间进行短路，而且，连接到被短路的2×n(n是自然数)条位线上的2×n个虚设单元DUMMY中的一半存储“0”，剩下的一半存储“1”。
预充电电路23起到在备用状态下将全部的位线BLi、bBLi预充电到预充电电位VPC的作用。预充电电位VPC即使是接地电位，在动作上也没有问题，但如果预充电电位VPC为接地电位，则由于对于高速数据读或低功耗来说是不利的，故希望设定为适当的电位。
即，如果预充电电位VPC为接地电位，则在读出时，产生下述等的问题：a.位线的电位充分地上升，对存储单元施加足够的偏置，从存储单元到输出数据为止，需要较长的时间，b.位线的电位的振幅变大，在位线的充放电时消耗无用的电流。
再有，考虑磁阻元件的耐压、磁阻变化率MR的偏置依存性、MOS晶体管的导通电阻等，在可靠性容许的范围内，以输出最大的信号的方式来决定预充电电位VPC的值。
对于1组位线对BLi、bBLi(i＝1、2、…)，只设置1个读出放大器(S/A)24。
在本例中，读出放大器24以在存储单元MC中流过读出电流Is、检测在位线对BLi、bBLi中产生的电位差的差分读出方式为前提。此外，存储单元阵列中采用了折叠位线方式。
但是，图13的存储单元阵列结构是一例，本发明当然也可使用于具有除此以外的存储单元阵列结构的磁随机存取存储器。
读出放大器24比较连接已被选择的存储单元MC的位线对BLi、bBLi的一方的电位与位线对BLi、bBLi的另一方的电位(参照电位Vref)，进行差分放大。
在读时，读字线启动信号RWLEN为高电平。此时，N沟道MOS晶体管QN4为导通状态，N沟道MOS晶体管QN5为关断状态。因而，偏置电压发生电路21的输出信号Vbias被传递到P沟道MOS晶体管QP2的栅上。
因而，在全部的位线BL1、bBL1、BL2、bBL2、…中流过读出电流Is，位线BL1、bBL1、BL2、bBL2、…的电位根据已被选择的存储单元MC的数据或已被选择的虚设单元DUMMY的数据而变化。
再有，连接到虚设单元DUMMY上的位线的电位在其后由于被均衡电路26进行均衡，故成为Vref(＝(V0+V1)/2)。
图14示出了图13的偏置电压发生电路的一例。
磁阻元件R和N沟道MOS晶体管QN3的布局或尺寸使用与存储单元MC内的磁阻元件11和MOS晶体管12相同的布局或尺寸。
但是，在本发明的第2方面的情况下，磁阻元件R最好能使用与存储单元MC内的磁阻元件11相同的元件，但由于偏置电压发生电路21的输出信号Vbias的精度不太成为问题，故也可用其它的元件来替换。
将其栅被输入了差分放大器25的输出信号Vbias的P沟道MOS晶体管QP1的尺寸设定为与读出电流源22的P沟道MOS晶体管QP2、bQP2和存储单元MC的N沟道MOS晶体管12的尺寸实质上相同。
再有，偏置电压发生电路内的P沟道MOS晶体管QP1和读出电流源22的P沟道MOS晶体管QP2、bQP2构成了电流镜电路。
但是，在读时，在偏置电压发生电路21内的磁阻元件R中流过读出电流Is的同时，在位线BLi、bBLi(i＝1、2、…)中流过读出电流Is。此时，由于在位线BLi、bBLi上存在布线电阻，故因该布线电阻导致的电位下降的缘故，读出放大器节点N1、bN1、N2、bN2、…的电位差随已被选择的存储单元MC的位置而不同。
例如，在对最靠近读出放大器(S/A)24的存储单元MC进行了存取时，位线BLi、bBLi的布线电阻的影响为最小，但在对离读出放大器(S/A)24最远的存储单元MC进行了存取时，位线BLi、bBLi的布线电阻的影响为最大。
因这样的被选择的存储单元的位置、即位线BLi、bBLi的布线电阻导致的读出放大器节点N1、bN1、N2、bN2、…的电位差的变化成为读出存储单元MC的数据时的噪声。
为了减少这样的读出时的噪声，在本发明中，如图14中所示，在P沟道MOS晶体管QP1与磁阻元件R之间连接了具有位线BLi、bBLi的布线电阻的一半的电阻值的调整电阻r。形成该调整电阻r的最简单的方法是在与位线BLi、bBLi相同的布线层中形成具有相同的剖面面积、一半的长度的布线的方法。
再有，在没有行存取时，即，在没有选择读字线RWL1、RWL2、…时，在偏置电压发生电路21中流过电流这一点成为消耗无用的电流，在降低消耗电流方面是不利的。
因此，只在进行了行存取的期间内，将偏置启动信号BIASEN设定为高电平(例如，与供给已被选择的读字线的电位相同的电位)，在除此以外的期间内，将偏置启动信号BIASEN设定为低电平(例如，接地电位)。
由此，由于N沟道MOS晶体管QN3只在进行了行存取的期间内成为导通状态，故可防止偏置发生电路中的无用的电流的流过，可有助于降低消耗电流。
图15示出了图13的读出放大器的一例。
该读出放大器24是在所谓的直接读出方式中使用的读出放大器。将位线对BLi、bBLi的各电位输入到P沟道MOS晶体管QP12、QN13的栅上。即，位线对BLi、bBLi的电位差作为P沟道MOS晶体管QP12、QN13的电流驱动能力的差来表现。
读出放大器24读出位线对BLi、bBLi之间的电位差，而且将其放大。即，在利用读出放大器24进行了读出后，将已被选择的存储单元MC的数据传送到数据线对(DQ线对)DQ、bDQ。
再有，通过利用列选择信号CSL来控制列选择开关28的导通/关断来进行列的选择、即读出放大器24与数据线对DQ、bDQ的导电性的连接。
其次，有关上述的图13至图15的磁随机存取存储器，一边参照图16的波形图，一边说明读时的读出动作。
再有，在以下的说明中，为了简单起见，考虑选择读字线RWL1、在位线BL1上读出存储单元MC的数据的情况。此外，由于位线对于VPC的电位变化较小在低功耗方面是有效的，故以下述情况为前提，即，在读出数据为“0”时，位线BL1的电位从预充电电位VPC起稍微上升，在为“1”时，位线BL1的电位从预充电电位VPC起较大地上升。
首先，在读出动作开始前，进行对位线对BLi、bBLi的预充电动作。在预充电动作时，由于将预充电信号PC设定为低电平(例如，接地电位)，故将全部的位线对BLi、bBLi预充电到VPC。
其后，如果将预充电信号PC设定为高电平(例如，内部电源电位)，则解除位线对BLi、bBLi的预充电。
然后，如果读字线启动信号RWLEN成为高电平，则利用读字线驱动器将读字线RWL1设定为高电平。此外，在本例中，与读字线RWL1成为高电平的同时，虚设读字线DRWL2也被设定为高电平。
与此同时，由于图13的N沟道MOS晶体管QN4成为导通状态，故将从偏置电压发生电路21输出的偏置电位Vbias传递给P沟道MOS晶体管QP2，利用电流镜电路在全部的位线BL1、bBL1、BL2、bBL2、…中流过读出电流Is。
其结果，在已被选择的存储单元MC或虚设单元DUMMY中存储了的数据为“0”时，位线BL1的电位，如图16中所示，从预充电电位VPC起稍微上升，在已被选择的存储单元MC或虚设单元DUMMY中存储了的数据为“1”时，位线BL1的电位从预充电电位VPC起较大地上升。
再有，为了使因位线BL1、bBL1、BL2、bBL2、…的布线电阻(或电位降)导致的噪声平均化，希望将虚设单元DUMMY配置在位线BL1、bBL1、BL2、bBL2、…的中央部。
在本例中，由于分别选择读字线RWL1和虚设读字线DRWL2，故位线BL1、BL2、…的电位变化为与存储单元MC中已被存储的数据对应的值，故位线bBL1、bBL2、…的电位变化为与虚设单元DUMMY中已被存储的数据对应的值。
在此，在与位线bBL1连接的虚设单元DUMMY中存储“0”-数据，在与位线bBL2连接的虚设单元DUMMY中存储“1”-数据。
在各位线BL1、bBL1、BL2、bBL2、…的电位充分地变化为与存储单元MC或虚设单元DUMMY中已被存储的数据对应的值后，读字线启动信号RWLEN从高电平变化为低电平，读字线RWL1和虚设读字线DRWL2的电位也从高电平变化为低电平。
其结果，流过了各位线BL1、bBL1、BL2、bBL2、…的读出电流Is停止，各位线BL1、bBL1、BL2、bBL2、…在保持了在与存储单元MC或虚设单元DUMMY中已被存储的数据对应的值的原有状态下，成为浮置状态。
其后，将控制信号EQL1设定为高电平，使均衡电路26内的P沟道MOS晶体管QP11成为导通状态，使输出了已被选择的虚设单元DUMMY的数据的位线bBL1、bBL2彼此间互相短路。其结果，在2条位线bBL1、bBL2之间引起电荷共用，位线bBL1、bBL2的电位都成为最适合于参照电位的中间电位(＝(V0+V1)/2)。
即，对位线bBL1输出在虚设单元DUMMY中存储了的“0”-数据，成为V0，对位线bBL2输出在虚设单元DUMMY中存储了的“1”-数据，成为V1，因此，通过将控制信号EQL1设定为高电平，位线bBL1、bBL2的电位都成为中间电位(＝(V0+V1)/2)。
再有，由均衡电路26引起的电荷共用停止流过位线BL1、bBL1、BL2、bBL2、…的读出电流Is，而且，使位线BL1、bBL1、BL2、bBL2、…成为浮置状态，由于在将数据封闭于位线BL1、bBL1、BL2、bBL2、…中的状态下来进行，故不会因均衡器的时序而使被生成的参照电位Vref产生离散性。
在位线bBL1、bBL2中生成了参照电位Vref后，如果将列选择信号CSL设定为高电平，则位线对BL1、bBL1的电位差经由读出放大器24作为流过数据线对(DQ线对)DQ、bDQ的电流差传送给数据线对DQ、bDQ。
再有，这样，在本例中，由于采用了直接读出方式的读出放大器，故直接在数据线对DQ、bDQ中读出数据线对DQ、bDQ的电流差，或必须连接将该电流差再次变化为电位差、进行电压读出的电路。
最后，将预充电信号PC再次设定为低电平，使全部的位线BL1、bBL1、BL2、bBL2、…成为预充电电位VPC，准备下一次的读循环。
在上述的读出动作中，不进行DRAM中进行的那样的恢复动作。其原因是，由于磁随机存取存储器(MRAM)可利用非破坏读出来读出数据，故没有必要再次在存储单元中写入数据。因而，没有必要为了数据恢复而使位线对BL1、bBL1的电位全程摆动。
此外，在数据读出后，由于没有必要使位线对BL1、bBL1的电位全程摆动，故可减少在位线对BL1、bBL1的充放电中所需要的电荷量，有助于低功耗化。此外，由于可防止对磁阻元件(TMR元件)施加高的电压，故可使磁阻元件的可靠性提高。
再者，由于不需要恢复动作，故在对位线BL1充分地输出了存储单元MC的数据后，可立即使已被选择的读字线RWL1和已被选择的虚设读字线DRWL2的电平从高电平下降到低电平。
即，由于没有必要为了数据恢复而使读字线RWL1和虚设读字线DRWL2的电位电平上升，故在对位线BL1、bBL1输出了数据后，如果立即使读字线RWL1和虚设读字线DRWL2的电位电平下降来停止流过位线BL1、bBL1的读出电流Is，则可消除无用的耗电，可降低消耗电流。
这样，在磁随机存取存储器(MRAM)中，由于进行非破坏读出，故不需要恢复动作，没有必要使位线对的电位全程摆动，可独立地对位线和读出放大器进行预充电。因而，磁随机存取存储器在有关读的方面，与DRAM相比，能以低功耗实现高速的随机存取。
〔第2例〕
与本例有关的磁随机存取存储器(MRAM)的特征在于，如果与上述的第1例有关的磁随机存取存储器相比，则第一，设置了导电性地连接/隔离位线对BLi、bBLi与读出放大器S/A的隔离电路(隔离晶体管)，第二，与在通常的DRAM中使用的读出放大器相同，将读出放大器的结构作成触发型的。
以下，详细地说明与本例有关的磁随机存取存储器。
图17示出了作为第2实施例的第2例的磁随机存取存储器的主要部分。
存储单元MC由1个磁阻元件11和1个MOS晶体管12构成。写入字线WWL1、WWL2、…和读字线RWL1、RWL2、…在行方向上延伸，位线BL1、bBL1、BL2、bBL2、…在列方向上延伸。
写入字线WWL1、WWL2、…在存储单元阵列上不具有连接点，被配置成通过磁阻元件11的附近。即，在写时，使用由流过写入字线WWL1、WWL2、…和位线BL1、bBL1、BL2、bBL2、…的电流形成的磁场，改变磁阻元件11的磁化方向(平行、反平行)。
将读字线RWL1、RWL2、…连接到构成存储单元MC的MOS晶体管12的栅上。在读时，使已被选择的存储单元MC的MOS晶体管12成为导通状态，在已被选择的存储单元MC的磁阻元件11中流过恒定电流，根据磁阻元件11的状态使位线BL1、bBL1、BL2、bBL2、…的电位变化。
在本例中，也与上述的第1例相同，将存储单元阵列内的特定的存储单元作为虚设单元，使用于生成参照电位Vref。例如，将连接到1条位线上的多个存储单元中的特定的1个定为虚设单元DUMMY。
虚设单元DUMMY与存储单元MC相同，由1个磁阻元件11和1个MOS晶体管12构成。虚设写入字线DWWL1、DWWL2、…和虚设读字线DRWL1、DRWL2、…在行方向上延伸，位线BL1、bBL1、BL2、bBL2、…共同地连接到存储单元MC和虚设单元DUMMY上。
虚设写入字线DWWL1、DWWL2、…在存储单元阵列上不具有连接点，被配置成通过虚设单元DUMMY内的磁阻元件11的附近。即，在写时，使用由流过虚设写入字线DWWL1、DWWL2、…和位线BL1、bBL1、BL2、bBL2、…的电流形成的磁场，改变虚设单元DUMMY内的磁阻元件11的磁化方向(平行、反平行)。
将虚设读字线DRWL1、DRWL2、…连接到构成虚设单元DUMMY的MOS晶体管12的栅上。在读时，使已被选择的虚设单元DUMMY内的MOS晶体管12成为导通状态，在已被选择的虚设单元DUMMY的磁阻元件11中流过恒定电流，根据磁阻元件11的状态使位线BL1、bBL1、BL2、bBL2、…的电位变化。
在本例中，关于位线对BLi、bBLi的一方(BLi)，在连接到第奇数条的位线BL1、BL3、…上的虚设单元DUMMY中存储“0”-数据，在连接到第偶数条的位线BL2、BL4、…上的虚设单元DUMMY中存储“1”-数据。
而且，利用均衡电路(短路用N沟道MOS晶体管)24互相连接了第奇数条的位线BL1、BL3、…与第偶数条的位线BL2、BL4、…。具体地说，经短路用N沟道MOS晶体管QN10连接位线BL1与位线BL2，同样，经短路用N沟道MOS晶体管QN10连接位线BL3与位线BL4。
利用控制信号EQL0来控制短路用N沟道MOS晶体管QN10的导通/关断。
此外，关于位线对BLi、bBLi的另一方(bBLi)，在连接到第奇数条的位线bBL1、bBL3、…上的虚设单元DUMMY中存储“0”-数据，在连接到第偶数条的位线bBL2、bBL4、…上的虚设单元DUMMY中存储“1”-数据。
而且，利用均衡电路(短路用N沟道MOS晶体管)24互相连接了第奇数条的位线bBL1、bBL3、…与第偶数条的位线bBL2、bBL4、…。具体地说，经短路用N沟道MOS晶体管QN11连接位线bBL1与位线bBL2，同样，经短路用N沟道MOS晶体管QN11连接位线bBL3与位线bBL4。
利用控制信号EQL1来控制短路用N沟道MOS晶体管QN11的导通/关断。
再有，在虚设单元DUMMY中存储的数据与互相短路的位线之间的关系不限于上述的例子，可作各种变更。
即，重要的方面在于，在位线BLi相互间或位线bBLi相互间进行短路，而且，连接到被短路的2×n(n是自然数)条位线上的2×n个虚设单元DUMMY中的一半存储“0”，剩下的一半存储“1”。
预充电电路23起到在备用状态下将全部的位线BLi、bBLi预充电到预充电电位VPC的作用。预充电电位VPC即使是接地电位，在动作上也没有问题，但如果预充电电位VPC为接地电位，则由于对于高速数据读或低功耗来说是不利的，故希望设定为适当的电位。
即，如果预充电电位VPC为接地电位，则在读出时，产生下述等的问题：a.位线的电位充分地上升，对存储单元施加足够的偏置，从存储单元到输出数据为止，需要较长的时间，b.位线的电位的振幅变大，在位线的充放电时消耗无用的电流。
再有，考虑磁阻元件的耐压、磁阻变化率MR的偏置依存性、MOS晶体管的导通电阻等，在可靠性容许的范围内，以输出最大的信号的方式来决定预充电电位VPC的值。
对于1组位线对BLi、bBLi(i＝1、2、…)，只设置1个读出放大器(S/A)24。
在本例中，读出放大器24以在存储单元MC中流过读出电流Is、检测在位线对BLi、bBLi中产生的电位差的差分读出方式为前提。此外，存储单元阵列中采用了折叠位线方式。
但是，图13的存储单元阵列结构是一例，本发明当然也可使用于具有除此以外的存储单元阵列结构的磁随机存取存储器。
读出放大器24比较连接已被选择的存储单元MC的位线对BLi、bBLi的一方的电位与位线对BLi、bBLi的另一方的电位(参照电位Vref)，进行差分放大。
在本例中，在位线对BLi、bBLi与读出放大器(S/A)24之间连接由N沟道MOS晶体管构成的隔离电路27。
隔离电路27起到下述等的作用：在读出放大器节点Ni、bNi充分地变化为与存储单元MC或虚设单元DUMMY对应的值后，使位线对BLi、bBLi与读出放大器24导电性地隔开，在放大时，使在位线对BLi、bBLi中产生的寄生电容与读出放大器24隔开。
在位线对BLi、bBLi与读出放大器24之间连接了隔离电路27的结果，与上述的第1例不同，与隔离电路27相比，将预充电电路23配置在位线对BLi、bBLi一侧。与隔离电路27相比，将均衡电路26配置在读出放大器24一侧。在利用隔离电路27导电性地隔离了位线对BLi、bBLi与读出放大器24后，均衡电路26对位线BLi与位线BLi+1或位线bBLi与位线bBLi+1进行短路，生成中间电位Vref。
再有，在读时，读字线启动信号RWLEN为高电平。此时，N沟道MOS晶体管QN4为导通状态，N沟道MOS晶体管QN5为关断状态。因而，偏置电压发生电路21的输出信号Vbias被传递到P沟道MOS晶体管QP2的栅上。
因而，在全部的位线BL1、bBL1、BL2、bBL2、…中流过读出电流Is，位线BL1、bBL1、BL2、bBL2、…的电位根据已被选择的存储单元MC的数据或已被选择的虚设单元DUMMY的数据而变化。
再有，连接到虚设单元DUMMY上的位线的电位在其后由于被均衡电路26进行均衡，故成为Vref(＝(V0+V1)/2)。
图18示出了图17的偏置电压发生电路的一例。
磁阻元件R和N沟道MOS晶体管QN3的布局或尺寸使用与存储单元MC内的磁阻元件11和MOS晶体管12相同的布局或尺寸。
但是，在第2实施例的情况下，磁阻元件R最好能使用与存储单元MC内的磁阻元件11相同的元件，但由于偏置电压发生电路21的输出信号Vbias的精度不太成为问题，故也可用其它的元件来替换。
将其栅被输入了差分放大器25的输出信号Vbias的P沟道MOS晶体管QP1的尺寸设定为与读出电流源22的P沟道MOS晶体管QP2、bQP2和存储单元MC的N沟道MOS晶体管12的尺寸实质上相同。
再有，偏置电压发生电路内的P沟道MOS晶体管QP1和读出电流源22的P沟道MOS晶体管QP2、bQP2构成了电流镜电路。
但是，在读时，在偏置电压发生电路21内的磁阻元件R中流过读出电流Is的同时，在位线BLi、bBLi(i＝1、2、…)中流过读出电流Is。此时，由于在位线BLi、bBLi上存在布线电阻，故因该布线电阻导致的电位下降的缘故，读出放大器节点N1、bN1、N2、bN2、…的电位差随已被选择的存储单元MC的位置而不同。
例如，在对最靠近读出放大器(S/A)24的存储单元MC进行了存取时，位线BLi、bBLi的布线电阻的影响为最小，但在对离读出放大器(S/A)24最远的存储单元MC进行了存取时，位线BLi、bBLi的布线电阻的影响为最大。
因这样的被选择的存储单元的位置、即位线BLi、bBLi的布线电阻导致的读出放大器节点N1、bN1、N2、bN2、…的电位差的变化成为读出存储单元MC的数据时的噪声。
为了减少这样的读出时的噪声，在本实施例中，在P沟道MOS晶体管QP1与磁阻元件R之间连接了具有位线BLi、bBLi的布线电阻的一半的电阻值的调整电阻r。形成该调整电阻r的最简单的方法是在与位线BLi、bBLi相同的布线层中形成具有相同的剖面面积、一半的长度的布线的方法。
此外，在本例中，如图17中所示，在位线对BLi、bBLi与读出放大器24之间连接隔离电路(N沟道MOS晶体管)27。因此，即使在偏置电压发生电路21中，在P沟道MOS晶体管(降压晶体管)QP1与电阻元件r之间也连接模拟了隔离电路27的N沟道MOS晶体管的P沟道MOS晶体管QP14。
再有，在没有行存取时，即，在没有选择读字线RWL1、RWL2、…时，在偏置电压发生电路21中流过电流这一点成为消耗无用的电流，在降低消耗电流方面是不利的。
因此，只在进行了行存取的期间内，将偏置启动信号BIASEN设定为高电平(例如，与供给已被选择的读字线的电位相同的电位)，在除此以外的期间内，将偏置启动信号BIASEN设定为低电平(例如，接地电位)。
由此，由于N沟道MOS晶体管QN3只在进行了行存取的期间内成为导通状态，故可防止偏置发生电路中的无用的电流的流过，可有助于降低消耗电流。
图19示出了图17的读出放大器的一例。
该1是在DRAM中经常使用的触发型读出放大器。读出放大器24由利用SAP(例如，内部电源电位Vdd)和SAN(例如，接地电位Vss)驱动的2个CMOS倒相器构成。
读出放大器24读出位线对BLi、bBLi之间的电位差，而且将其放大。即，在利用读出放大器24进行了读出后，将已被选择的存储单元MC的数据传送到数据线对(DQ线对)DQ、bDQ。
再有，通过利用列选择信号CSL来控制列选择开关28的导通/关断来进行列的选择、即读出放大器24与数据线对DQ、bDQ的导电性的连接。
其次，有关上述的图17至图19的磁随机存取存储器，一边参照图20的波形图，一边说明读时的读出动作。
再有，在以下的说明中，为了简单起见，考虑选择读字线RWL1、在位线BL1上读出存储单元MC的数据的情况。
首先，在读出动作开始前，进行对位线对BLi、bBLi的预充电动作。在预充电动作时，由于将预充电信号PC设定为低电平(例如，接地电位)，故将全部的位线对BLi、bBLi预充电到VPC。
此外，此时，将控制信号ISO设定为高电平(例如，内部电源电位Vdd)，位线对BLi、bBLi与读出放大器24成为互相导电性地连接的状态。因而，读出放大器节点Ni、bNi也被预充电到VPC。读出放大器激活信号SAP、SAN也被预充电到VPC。
其后，如果将预充电信号PC设定为高电平，则解除位线对BLi、bBLi的预充电。
然后，如果读字线启动信号RWLEN成为高电平，则利用读字线驱动器将读字线RWL1设定为高电平。此外，在本例中，与读字线RWL1成为高电平的同时，虚设读字线DRWL2也被设定为高电平。
与此同时，由于图17的N沟道MOS晶体管QN4成为导通状态，故将从偏置电压发生电路21输出的偏置电位Vbias传递给P沟道MOS晶体管QP2，利用电流镜电路在全部的位线BL1、bBL1、BL2、bBL2、…中流过读出电流Is。
其结果，在已被选择的存储单元MC或虚设单元DUMMY中存储了的数据为“0”时，位线BL1的电位，或是维持预充电电位VPC，或是如图20中所示，从预充电电位VPC起稍微上升，在已被选择的存储单元MC或虚设单元DUMMY中存储了的数据为“1”时，位线BL1的电位从预充电电位VPC起较大地上升。
再有，为了使因位线BL1、bBL1、BL2、bBL2、…的布线电阻(或电位降)导致的噪声平均化，希望将虚设单元DUMMY配置在位线BL1、bBL1、BL2、bBL2、…的中央部。
在本例中，由于分别选择读字线RWL1和虚设读字线DRWL2，故位线BL1、BL2、…的电位变化为与存储单元MC中已被存储的数据对应的值，故位线bBL1、bBL2、…的电位变化为与虚设单元DUMMY中已被存储的数据对应的值。
在此，在与位线bBL1连接的虚设单元DUMMY中存储“0”-数据，在与位线bBL2连接的虚设单元DUMMY中存储“1”-数据。
在各位线BL1、bBL1、BL2、bBL2、…的电位充分地变化为与存储单元MC或虚设单元DUMMY中已被存储的数据对应的值后，读字线启动信号RWLEN从高电平变化为低电平，读字线RWL1和虚设读字线DRWL2的电位也从高电平变化为低电平。
其结果，流过了各位线BL1、bBL1、BL2、bBL2、…的读出电流Is停止，各位线BL1、bBL1、BL2、bBL2、…在保持了在与存储单元MC或虚设单元DUMMY中已被存储的数据对应的值的原有状态下，成为浮置状态。
其后，使控制信号ISO变化为低电平，导电性地互相隔离位线BL1、bBL1、BL2、bBL2、…与读出放大器节点N1、bN1、N2、bN2、…。
此外，将控制信号EQL1设定为高电平，使均衡电路26内的P沟道MOS晶体管QP11成为导通状态，使输出了已被选择的虚设单元DUMMY的数据的位线bBL1、bBL2彼此间互相短路。其结果，在2条位线bBL1、bBL2之间引起电荷共用，位线bBL1、bBL2的电位都成为最适合于参照电位的中间电位(＝(V0+V1)/2)。
即，对读出放大器节点bN1输出在虚设单元DUMMY中存储了的“0”-数据，成为V0，对读出放大器节点bN2输出在虚设单元DUMMY中存储了的“1”-数据，成为V1，因此，通过将控制信号EQL1设定为高电平，读出放大器节点bN1、bN2的电位都成为中间电位Vref(＝(V0+V1)/2)。
此外，由均衡电路26引起的电荷共用停止流过位线BL1、bBL1、BL2、bBL2、…的读出电流Is，使位线BL1、bBL1、BL2、bBL2、…成为浮置状态，再者，在使读出放大器节点N1、bN1、N2、bN2、…与位线BL1、bBL1、BL2、bBL2、…导电性地隔开的状态下来进行。
即，由于在将数据封闭于位线BL1、bBL1、BL2、bBL2、…中的状态下来进行由均衡电路26引起的电荷共用，故不会因均衡器的时序而使被生成的参照电位Vref产生离散性。
此外，由于在使读出放大器节点N1、bN1、N2、bN2、…与位线BL1、bBL1、BL2、bBL2、…导电性地隔开的状态下来进行均衡，故可高速地生成中间电位Vref。
再有，在本例中，与隔离电路27相比，将预充电电路23配置在位线对BLi、bBLi一侧。因此，在将控制信号ISO设定为低电平，使读出放大器节点Ni、bNi与位线BLi、bBLi导电性地隔开后，也可准备下一个读循环，连接开始位线BLi、bBLi的预充电。
在充分地进行均衡、在读出放大器节点bN1、bN2、…中生成了参照电位Vref的时刻，将读出放大器激活信号SAP设定为高电平(例如，内部电源电位Vdd)，将读出放大器激活信号SAN设定为低电平(例如，接地电位Vss)，使读出放大器24动作。
此时，由于使读出放大器节点Ni、bNi与位线BLi、bBLi导电性地隔开，故读出放大器(S/A)24可高速地放大读出放大器节点Ni、bNi之间的电位差，而且可将其锁存。
然后，在读出放大器24中锁存了数据后，如果将列选择信号CSL设定为高电平，则将在读出放大器24中已被锁存的数据经由数据线对(DQ线对)DQ、bDQ传送到输出电路。
最后，通过再次将控制信号ISO设定为高电平，导电性地连接读出放大器节点Ni、bNi与位线对BLi、bBLi，读出放大器节点Ni、bNi被预充电到VPC，准备下一个读循环。
在上述的读出动作中，不进行DRAM中进行的那样的恢复动作。其原因是，由于磁随机存取存储器(MRAM)可利用非破坏读出来读出数据，故没有必要再次在存储单元中写入数据。因而，没有必要为了数据恢复而使位线对BL1、bBL1的电位全程摆动。
此外，在数据读出后，由于没有必要使位线对BL1、bBL1的电位全程摆动，故可减少在位线对BL1、bBL1的充放电中所需要的电荷量，有助于低功耗化。此外，由于可防止对磁阻元件(TMR元件)施加高的电压，故可使磁阻元件的可靠性提高。
再者，由于不需要恢复动作，故在对位线BL1充分地输出了存储单元MC的数据后，可立即使已被选择的读字线RWL1和已被选择的虚设读字线DRWL2的电平从高电平下降到低电平。
即，由于没有必要为了数据恢复而使读字线RWL1和虚设读字线DRWL2的电位电平上升，故在对位线BL1、bBL1输出了数据后，如果立即使读字线RWL1和虚设读字线DRWL2的电位电平下降，关断电流源的P沟道MOS晶体管，来停止流过位线BL1、bBL1的读出电流Is，则可消除无用的耗电，可降低消耗电流。
此外，在利用隔离电路27使读出放大器节点Ni、bNi与位线BLi、bBLi导电性地隔开后，由于在读出放大器24中放大了读出放大器节点Ni、bNi之间的电位差，故可实现数据读出的高速化。
这样，在磁随机存取存储器(MRAM)中，由于进行非破坏读出，故不需要恢复动作，没有必要使位线对的电位全程摆动，可独立地对位线和读出放大器进行预充电。因而，磁随机存取存储器在有关读的方面，与DRAM相比，能以低功耗实现高速的随机存取。
〔第3例〕
与本例有关的磁随机存取存储器(MRAM)的特征在于，存储单元由磁阻元件(例如，TMR元件)和二极管构成。以下，详细地说明与本例有关的磁随机存取存储器。
图21示出了作为第2实施例的第3例的磁随机存取存储器的主要部分。
存储单元MC由1个磁阻元件11和1个二极管13构成。写入字线WWL1、WWL2、…和读字线RWL1、RWL2、…在行方向上延伸，位线BL1、bBL1、BL2、bBL2、…在列方向上延伸。
写入字线WWL1、WWL2、…在存储单元阵列上不具有连接点，被配置成通过磁阻元件11的附近。即，在写时，使用由流过写入字线WWL1、WWL2、…和位线BL1、bBL1、BL2、bBL2、…的电流形成的磁场，改变磁阻元件11的磁化方向(平行、反平行)。
将读字线RWL1、RWL2、…连接到构成存储单元MC的二极管13的阴极上。在读时，对已被选择的存储单元MC内的二极管13进行正偏置，在已被选择的存储单元MC内的磁阻元件11中流过恒定电流，根据磁阻元件11的状态使位线BL1、bBL1、BL2、bBL2、…的电位变化。
在第3例中，将存储单元阵列内的特定的存储单元作为虚设单元，使用于生成参照电位Vref。例如，将连接到1条位线上的多个存储单元中的特定的1个定为虚设单元DUMMY。
虚设单元DUMMY与存储单元MC相同，由1个磁阻元件11和1个二极管13构成。虚设写入字线DWWL1、DWWL2、…和虚设读字线DRWL1、DRWL2、…在行方向上延伸，位线BL1、bBL1、BL2、bBL2、…共同地连接到存储单元MC和虚设单元DUMMY上。
虚设写入字线DWWL1、DWWL2、…在存储单元阵列上不具有连接点，被配置成通过虚设单元DUMMY内的磁阻元件11的附近。即，在写时，使用由流过虚设写入字线DWWL1、DWWL2、…和位线BL1、bBL1、BL2、bBL2、…的电流形成的磁场，改变虚设单元DUMMY内的磁阻元件11的磁化方向(平行、反平行)。
将虚设读字线DRWL1、DRWL2、…连接到构成虚设单元DUMMY的二极管13的阴极上。在读时，对已被选择的虚设单元DUMMY内的二极管13进行正偏置，在已被选择的虚设单元DUMMY的磁阻元件11中流过恒定电流，根据该磁阻元件11的状态使位线BL1、bBL1、BL2、bBL2、…的电位变化。
在本例中，关于位线对BLi、bBLi的一方(BLi)，在连接到第奇数条的位线BL1、BL3、…上的虚设单元DUMMY中存储“0”-数据，在连接到第偶数条的位线BL2、BL4、…上的虚设单元DUMMY中存储“1”-数据。
而且，利用均衡电路(短路用N沟道MOS晶体管)24互相连接了第奇数条的位线BL1、BL3、…与第偶数条的位线BL2、BL4、…。具体地说，经短路用N沟道MOS晶体管QN10连接位线BL1与位线BL2，同样，经短路用N沟道MOS晶体管QN10连接位线BL3与位线BL4。
利用控制信号EQL0来控制短路用N沟道MOS晶体管QN10的导通/关断。
此外，关于位线对BLi、bBLi的另一方(bBLi)，在连接到第奇数条的位线bBL1、bBL3、…上的虚设单元DUMMY中存储“0”-数据，在连接到第偶数条的位线bBL2、bBL4、…上的虚设单元DUMMY中存储“1”-数据。
而且，利用均衡电路(短路用N沟道MOS晶体管)24互相连接了第奇数条的位线bBL1、bBL3、…与第偶数条的位线bBL2、bBL4、…。具体地说，经短路用N沟道MOS晶体管QN11连接位线bBL1与位线bBL2，同样，经短路用N沟道MOS晶体管QN11连接位线bBL3与位线bBL4。
利用控制信号EQL1来控制短路用N沟道MOS晶体管QN11的导通/关断。
再有，在虚设单元DUMMY中存储的数据与互相短路的位线之间的关系不限于上述的例子，可作各种变更。
即，重要的方面在于，在位线BLi相互间或位线bBLi相互间进行短路，而且，连接到被短路的2×n(n是自然数)条位线上的2×n个虚设单元DUMMY中的一半存储“0”，剩下的一半存储“1”。
预充电电路23起到在备用状态下将全部的位线BLi、bBLi预充电到预充电电位VPC的作用。预充电电位VPC的电平被设定为VWLL与VWLH之间的任意的值。但是，在读出动作中，非选择单元的二极管必须不成为正偏置状态，即导通状态。
对于1组位线对BLi、bBLi(i＝1、2、…)，只设置1个读出放大器(S/A)24。
在本例中，读出放大器24以在存储单元MC中流过读出电流Is、检测在位线对BLi、bBLi中产生的电位差的差分读出方式为前提。此外，存储单元阵列中采用了折叠位线方式。
但是，图21的存储单元阵列结构是一例，本发明当然也可使用于具有除此以外的存储单元阵列结构的磁随机存取存储器。
读出放大器24比较连接已被选择的存储单元MC的位线对BLi、bBLi的一方的电位与位线对BLi、bBLi的另一方的电位(参照电位Vref)，进行差分放大。
在读时，读字线启动信号RWLEN为高电平。此时，N沟道MOS晶体管QN4为导通状态，N沟道MOS晶体管QN5为关断状态。因而，偏置电压发生电路21的输出信号Vbias被传递到P沟道MOS晶体管QP2的栅上。
因而，在全部的位线BL1、bBL1、BL2、bBL2、…中流过读出电流Is，位线BL1、bBL1、BL2、bBL2、…的电位根据已被选择的存储单元MC的数据或已被选择的虚设单元DUMMY的数据而变化。
再有，连接到虚设单元DUMMY上的位线的电位在其后由于被均衡电路26进行均衡，故成为Vref(＝(V0+V1)/2)。
图22示出了图21的偏置电压发生电路的一例。
磁阻元件R和二极管14的布局或尺寸使用与存储单元MC内的磁阻元件11和二极管13相同的布局或尺寸。
但是，在第2实施例的情况下，磁阻元件R最好能使用与存储单元MC内的磁阻元件11相同的元件，但由于偏置电压发生电路21的输出信号Vbias的精度不太成为问题，故也可用其它的元件来替换。
将其栅被输入了差分放大器25的输出信号Vbias的P沟道MOS晶体管QP1的尺寸设定为与读出电流源22的P沟道MOS晶体管QP2、bQP2和存储单元MC的N沟道MOS晶体管12的尺寸实质上相同。
再有，偏置电压发生电路内的P沟道MOS晶体管QP1和读出电流源22的P沟道MOS晶体管QP2、bQP2构成了电流镜电路。
但是，在读时，在偏置电压发生电路21内的磁阻元件R中流过读出电流Is的同时，在位线BLi、bBLi(i＝1、2、…)中流过读出电流Is。此时，由于在位线BLi、bBLi上存在布线电阻，故因该布线电阻导致的电位下降的缘故，读出放大器节点N1、bN1、N2、bN2、…的电位差随已被选择的存储单元MC的位置而不同。
例如，在对最靠近读出放大器(S/A)24的存储单元MC进行了存取时，位线BLi、bBLi的布线电阻的影响为最小，但在对离读出放大器(S/A)24最远的存储单元MC进行了存取时，位线BLi、bBLi的布线电阻的影响为最大。
因这样的被选择的存储单元的位置、即位线BLi、bBLi的布线电阻导致的读出放大器节点N1、bN1、N2、bN2、…的电位差的变化成为读出存储单元MC的数据时的噪声。
为了减少这样的读出时的噪声，在本实施例中，在P沟道MOS晶体管QP1与磁阻元件R之间连接了具有位线BLi、bBLi的布线电阻的一半的电阻值的调整电阻r。形成该调整电阻r的最简单的方法是在与位线BLi、bBLi相同的布线层中形成具有相同的剖面面积、一半的长度的布线的方法。
再有，在没有行存取时，即，在没有选择读字线RWL1、RWL2、…时，在偏置电压发生电路21中流过电流这一点成为消耗无用的电流，在降低消耗电流方面是不利的。
因此，只在进行了行存取的期间内，将偏置启动信号BIASEN设定为高电平(例如，与供给已被选择的读字线的电位相同的电位)，在除此以外的期间内，将偏置启动信号BIASEN设定为低电平(例如，接地电位)。
由此，由于N沟道MOS晶体管QN3只在进行了行存取的期间内成为导通状态，故可防止偏置发生电路中的无用的电流的流过，可有助于降低消耗电流。
再有，对N沟道MOS晶体管QN3的源施加了VWLL(对读字线和虚设读字线供给的低电平的电位)。将N沟道MOS晶体管QN3的布局和尺寸设定为与对读字线RWLi和虚设读字线DRWLi供给VWLL的MOS晶体管的布局和尺寸相同。
此外，P沟道MOS晶体管QP1与N沟道MOS晶体管QN3之间，与模拟了位线的布线电阻的电阻r相同，也可连接模拟了字线的布线电阻的电阻。
其次，关于上述的图21至图22的磁随机存取存储器，一边参照图23的波形图，一边说明读时的读出动作。
再有，在以下的说明中，为了简单起见，考虑选择读字线RWL1、在位线BL1上读出存储单元MC的数据的情况。
首先，在读出动作开始前，进行对位线对BLi、bBLi的预充电动作。在预充电动作时，由于将预充电信号PC设定为低电平(例如，接地电位)，故将全部的位线对BLi、bBLi预充电到VPC。
此时，将读字线RWL1、虚设读字线DRWL2设定为高电平、即VWLH。由于VWLH比Vref高，故存储单元MC内和虚设单元DUMMY内的二极管13分别成为反偏置状态。因而，理想地说，在存储单元MC和虚设单元DUMMY中不流过电流。
其后，其后，如果将预充电信号PC设定为高电平(例如，内部电源电位)，则解除位线对BLi、bBLi的预充电。
然后，如果读字线启动信号RWLEN成为高电平，则利用字线驱动器使已被选择的读字线RWL1和已被选择的虚设读字线DRWL2分别从高电平变化为低电平，即、从VWLH变化为VWLL。
因而，连接到已被选择的读字线RWL1上的存储单元MC内的二极管13和连接到已被选择的虚设读字线DRWL2上的存储单元MC内的二极管13分别被正偏置。
再有，如果VWLH比“1”-读时的位线电位高，则由于非选择的存储单元MC内或非选择的虚设单元DUMMY内的二极管13为原有的反偏置状态，故在存储单元MC和虚设单元DUMMY中不会流过电流。
与此同时，由于图21的N沟道MOS晶体管QN4成为导通状态，故将从偏置电压发生电路21输出的偏置电位Vbias传递给P沟道MOS晶体管QP2，利用电流镜电路在全部的位线BL1、bBL1、BL2、bBL2、…中流过读出电流Is。
其结果，在已被选择的存储单元MC或虚设单元DUMMY中存储了的数据为“0”时，位线BL1的电位，或是维持预充电电位VPC，或是如图23中所示，从预充电电位VPC起稍微上升，在已被选择的存储单元MC或虚设单元DUMMY中存储了的数据为“1”时，位线BL1的电位从预充电电位VPC起较大地上升。
再有，为了使因位线BL1、bBL1、BL2、bBL2、…的布线电阻(或电位降)导致的噪声平均化，希望将虚设单元DUMMY配置在位线BL1、bBL1、BL2、bBL2、…的中央部。
在本例中，由于分别选择读字线RWL1和虚设读字线DRWL2，故位线BL1、BL2、…的电位变化为与存储单元MC中已被存储的数据对应的值，故位线bBL1、bBL2、…的电位变化为与虚设单元DUMMY中已被存储的数据对应的值。
在此，在与位线bBL1连接的虚设单元DUMMY中存储“0”-数据，在与位线bBL2连接的虚设单元DUMMY中存储“1”-数据。
在各位线BL1、bBL1、BL2、bBL2、…的电位充分地变化为与存储单元MC或虚设单元DUMMY中已被存储的数据对应的值后，读字线启动信号RWLEN从高电平变化为低电平，读字线RWL1和虚设读字线DRWL2的电位也从VWLL变化为VWLH。
其结果，流过了各位线BL1、bBL1、BL2、bBL2、…的读出电流Is停止，各位线BL1、bBL1、BL2、bBL2、…在保持了在与存储单元MC或虚设单元DUMMY中已被存储的数据对应的值的原有状态下，成为浮置状态。
其后，将控制信号EQL1设定为高电平，使均衡电路26内的P沟道MOS晶体管QP11成为导通状态，使输出了已被选择的虚设单元DUMMY的数据的位线bBL1、bBL2彼此间互相短路。其结果，在2条位线bBL1、bBL2之间引起电荷共用，位线bBL1、bBL2的电位都成为最适合于参照电位的中间电位(＝(V0+V1)/2)。
即，对位线bBL1输出在虚设单元DUMMY中存储了的“0”-数据，成为V0，对位线bBL2输出在虚设单元DUMMY中存储了的“1”-数据，成为V1，因此，通过将控制信号EQL1设定为高电平，位线bBL1、bBL2的电位都成为中间电位(＝(V0+V1)/2)。
再有，由均衡电路26引起的电荷共用停止流过位线BL1、bBL1、BL2、bBL2、…的读出电流Is，而且，使位线BL1、bBL1、BL2、bBL2、…成为浮置状态，由于在将数据封闭于位线BL1、bBL1、BL2、bBL2、…中的状态下来进行，故不会因均衡器的时序而使被生成的参照电位Vref产生离散性。
在位线bBL1、bBL2中生成了参照电位Vref后，如果将列选择信号CSL设定为高电平，则位线对BL1、bBL1的电位差例如经由直接读出方式的读出放大器24，作为流过数据线对(DQ线对)DQ、bDQ的电流差传送给数据线对DQ、bDQ。
再有，在采用直接读出方式的读出放大器的情况下，直接读出数据线对DQ、bDQ的电流差，或必须连接将该电流差再次变化为电位差、进行电压读出的电路。
最后，将预充电信号PC再次设定为低电平，使全部的位线BL1、bBL1、BL2、bBL2、…成为预充电电位VPC，准备下一次的读循环。
在上述的读出动作中，不进行DRAM中进行的那样的恢复动作。其原因是，由于磁随机存取存储器(MRAM)可利用非破坏读出来读出数据，故没有必要再次在存储单元中写入数据。因而，没有必要为了数据恢复而使位线对BL1、bBL1的电位全程摆动。
此外，在数据读出后，由于没有必要使位线对BL1、bBL1的电位全程摆动，故可减少在位线对BL1、bBL1的充放电中所需要的电荷量，有助于低功耗化。此外，由于可防止对磁阻元件(TMR元件)施加高的电压，故可使磁阻元件的可靠性提高。
再者，由于不需要恢复动作，故在对位线BL1充分地输出了存储单元MC的数据后，可立即使已被选择的读字线RWL1和已被选择的虚设读字线DRWL2的电平从高电平下降到低电平。
即，由于没有必要为了数据恢复而使读字线RWL1和虚设读字线DRWL2的电位电平上升，故在对位线BL1、bBL1输出了数据后，如果立即使读字线RWL1和虚设读字线DRWL2的电位电平下降来停止流过位线BL1、bBL1的读出电流Is，则可消除无用的耗电，可降低消耗电流。
这样，在磁随机存取存储器(MRAM)中，由于进行非破坏读出，故不需要恢复动作，没有必要使位线对的电位全程摆动，可独立地对位线和读出放大器进行预充电。因而，磁随机存取存储器在有关读的方面，与DRAM相比，能以低功耗实现高速的随机存取。
〔总结〕
按照第2实施例，分别在存储单元阵列内的特定的存储单元(虚设单元)、且是存储“0”-数据的存储单元和存储“1”-数据的存储单元中流过读出电流，而且合成由此生成的电位V0、V1，得到了最适合于参照电位Vref的中间电位(V0+V1)/2。
因而，可准确地进行读出动作、可有助于提高可靠性。此外，由于可利用与DRAM同样的动作来进行读出动作，故在开发MRAM作为DRAM的替换的用途的情况下，可提高与DRAM的互换性。
对于本专业的人士来说，可容易地得到附加的优点和改型。因而，本发明在其更宽的方面不限于在此示出和描述的特定的细节和代表性的实施例。因此，在不偏离由后附的权利要求书及其等价的内容确定的普遍的发明的概念的前提下，可作各种变更。

Claims (25)

1.一种磁随机存取存储器，其特征在于：
包括：
存储单元，包含具有2个电阻值的磁阻元件；
位线，与上述存储单元连接，用做第1电流通路；
读出电流源，与上述位线连接；
读出放大器，与上述位线连接；以及
偏置电压发生电路，具有用做第2电流通路的参照单元，
其中上述第1和第2电流通路通过电流镜电路彼此连接，且上述参照单元具有上述磁阻元件2个电阻值的中间的电阻值。
2.如权利要求1中所述的磁随机存取存储器，其特征在于：
上述参照单元具有与上述存储单元的结构对应的结构。
3.如权利要求1中所述的磁随机存取存储器，其特征在于：
上述参照单元具有由磁化方向为平行的并联连接的2个磁阻元件构成的第1元件和由磁化方向为反平行的并联连接的2个磁阻元件构成的第2元件，上述第1和第2元件串联地连接。
4.如权利要求1中所述的磁随机存取存储器，其特征在于：
还包括与上述磁阻元件串联连接的第1开关元件和与上述参照单元串联连接的第2开关元件。
5.如权利要求4中所述的磁随机存取存储器，其特征在于：
上述第1和第2开关元件分别由利用栅电位进行开关控制的MOS晶体管构成。
6.如权利要求4中所述的磁随机存取存储器，其特征在于：
上述第1和第2开关元件分别由利用阴极电位进行开关控制的二极管构成。
7.如权利要求4中所述的磁随机存取存储器，其特征在于：
还包括调整电阻，上述调整电阻与上述参照单元串联连接，上述调整电阻具有上述位线的电阻值的一半的电阻值。
8.如权利要求1中所述的磁随机存取存储器，其特征在于：
还包括与上述位线连接的预充电电路。
9.一种磁随机存取存储器，其特征在于：
包括：
存储单元，包含具有2个电阻值的磁阻元件；
位线，与上述存储单元连接；
第1MOS晶体管，与上述位线连接；
读出放大器，与上述位线连接；以及
偏置电压发生电路，具有串联连接的参照单元和第2MOS晶体管，其中上述第1和第2MOS晶体管构成电流镜电路，且上述参照单元具有上述磁阻元件2个电阻值的中间的电阻值。
10.如权利要求9中所述的磁随机存取存储器，其特征在于：
上述参照单元具有与上述存储单元的结构对应的结构。
11.如权利要求9中所述的磁随机存取存储器，其特征在于：
上述参照单元具有由磁化方向为平行的并联连接的2个磁阻元件构成的第1元件和由磁化方向为反平行的并联连接的2个磁阻元件构成的第2元件，上述第1和第2元件串联地连接。
12.如权利要求9中所述的磁随机存取存储器，其特征在于：
还包括与上述磁阻元件串联连接的第1开关元件和与上述参照单元串联连接的第2开关元件。
13.如权利要求12中所述的磁随机存取存储器，其特征在于：
上述第1和第2开关元件分别由利用栅电位进行开关控制的MOS晶体管构成。
14.如权利要求12中所述的磁随机存取存储器，其特征在于：
上述第1和第2开关元件分别由利用阴极电位进行开关控制的二极管构成。
15.如权利要求12中所述的磁随机存取存储器，其特征在于：
还包括调整电阻，上述调整电阻与上述参照单元串联连接，上述调整电阻具有上述位线的电阻值的一半的电阻值。
16.如权利要求9中所述的磁随机存取存储器，其特征在于：
还包括与上述位线连接的预充电电路。
17.一种磁随机存取存储器，其特征在于：
包括：
第1存储单元，包含具有2个电阻值的第1磁阻元件；
第2存储单元，包含具有2个电阻值的第2磁阻元件；
第1位线对，具有第1和第2位线，其中上述第1位线与上述第1存储单元连接；
第2位线对，具有第3和第4位线，其中上述第3位线与上述第2存储单元连接；
第1读出放大器，与上述第1位线对连接；
第2读出放大器，与上述第2位线对连接；
读出电流源，与上述第1和第2位线对连接；
均衡电路，连接于上述第2位线和上述第4位线之间，其中上述第2位线与上述第4位线通过上述均衡电路电连接；
具有第1电阻值的第1虚设单元，连接到上述第2位线上；以及
具有第2电阻值的第2虚设单元，连接到上述第4位线上，上述第2电阻值与上述第1电阻值不同。
18.如权利要求17中所述的磁随机存取存储器，其特征在于：
上述均衡电路以读模式电连接上述第2位线和上述第4位线。
19.如权利要求17中所述的磁随机存取存储器，其特征在于：
上述第1读出放大器比较上述第1位线与上述第2位线的电位，上述第2读出放大器比较上述第3位线与上述第4位线的电位。
20.如权利要求17中所述的磁随机存取存储器，其特征在于：
还包括在上述第2位线与上述第4位线电连接时用来将上述第1和第2读出放大器隔离于上述第1、第2、第3和第4位线的隔离电路。
21.如权利要求17中所述的磁随机存取存储器，其特征在于：
还包括与上述第1磁阻元件串联连接的第1开关元件和与上述第2磁阻元件串联连接的第2开关元件。
22.如权利要求21中所述的磁随机存取存储器，其特征在于：
上述第1和第2开关元件分别由利用栅电位进行开关控制的MOS晶体管构成。
23.如权利要求21中所述的磁随机存取存储器，其特征在于：
上述第1和第2开关元件分别由利用阴极电位进行开关控制的二极管构成。
24.如权利要求17中所述的磁随机存取存储器，其特征在于：
还包括与上述第1、第2、第3和第4位线连接的预充电电路。
25.如权利要求17中所述的磁随机存取存储器，其特征在于：
上述第1位线对与上述第2位线对邻接。
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