JP4679036B2 - 記憶装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、記憶装置に関し、より特定的には磁性体ランダムアクセスメモリ（ＭＲＡＭ）の高速動作可能な冗長構成に関する。
【０００２】
【従来の技術】
不揮発的なデータの記憶が高速で可能な記憶装置として、ＭＲＡＭ（Magnetic Random Access Memory）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
【０００３】
特に、近年では磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。
【０００４】
磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、下記の非特許文献１〜非特許文献３等に開示されている。
【０００５】
図３６は、従来の磁気トンネル接合部を有するメモリセル（以下、単に「ＭＴＪメモリセル」とも称する）の構成を示す概略図である。
【０００６】
図３６を参照して、ＭＴＪメモリセルは、記憶データレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、データ読出時にトンネル磁気抵抗素子ＴＭＲを通過するセンス電流Ｉｓの経路を形成するためのアクセス素子ＡＴＲとを備える。アクセス素子ＡＴＲは、代表的には電界効果型トランジスタで形成されるので、以下においては、アクセス素子ＡＴＲをアクセストランジスタＡＴＲとも称する。アクセストランジスタＡＴＲは、トンネル磁気抵抗素子ＴＭＲと固定電位（接地電位Ｖｓｓ）との間に結合される。
【０００７】
ＭＴＪメモリセルに対して、データ書込を指示するためのライトワード線ＷＷＬと、データ読出を実行するためのリードワード線ＲＷＬと、データ読出およびデータ書込において、記憶データのデータレベルに対応した電気信号を伝達するためのデータ線であるビット線ＢＬとが配置される。なお、ライトワード線ＷＷＬは、ディジット線ＤＬとも称される。
【０００８】
図３７は、ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
図３７を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部かの印加磁界に応じた方向に磁化される強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって、磁気トンネル接合が形成される。
【０００９】
データ読出時においては、リードワード線ＲＷＬの活性化に応じてアクセストランジスタＡＴＲが導通状態となる。これにより、ビット線ＢＬからトンネル磁気抵抗素子ＴＭＲ、アクセストランジスタＡＴＲを経て接地ノードに至る電流経路に、センス電流Ｉｓを流すことができる。
【００１０】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、固定磁化層ＦＬの磁化方向と、自由磁化層ＶＬの磁化方向とが同じ向きである場合には、両者の磁化方向が反対向きである場合に比べてトンネル磁気抵抗素子ＴＭＲの電気抵抗値は小さくなる。
【００１１】
したがって、自由磁化層ＶＬを記憶データに応じた方向に磁化すれば、センス電流Ｉｓによってトンネル磁気抵抗素子ＴＭＲで生じる電圧変化は、記憶データレベルに応じて異なる。したがって、メモリセルデータの読出時に、メモリセルに定電圧を印加して、センス電流Ｉｓが保持されているデータに応じて変化するのを電流検出型のセンスアンプで検知すれば、データの読出ができる。また、たとえば、ビット線ＢＬを一定電位にプリチャージした後に、トンネル磁気抵抗素子ＴＭＲにセンス電流Ｉｓを流せば、ビット線ＢＬの電圧を検知することによって、ＭＴＪメモリセルの記憶データを読出すことができる。
【００１２】
図３８は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【００１３】
図３８を参照して、データ書込時においては、リードワード線ＲＷＬが非活性化され、応じてアクセストランジスタＡＴＲは非導通状態となる。この状態で、自由磁化層ＶＬを書込データに応じた方向に磁化するためのデータ書込電流が、ライトワード線ＷＷＬおよびビット線ＢＬにそれぞれ流される。自由磁化層ＶＬの磁化方向は、ビット線ＢＬを流れるデータ書込電流によって発生する磁界Ｈ（ＢＬ）に応じて決定される。
【００１４】
図３９は、ＭＴＪメモリセルに対するデータ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を説明する概念図である。
【００１５】
図３９を参照して、横軸Ｈ（ＥＡ）は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Easy Axis）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：Hard Axis）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびライトワード線ＷＷＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００１６】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベル（“１”および“０”）に応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと同じ向きあるいは逆向きに磁化される。以下、本明細書においては、自由磁化層ＶＬの２種類の磁化方向にそれぞれ対応するトンネル磁気抵抗素子ＴＭＲの電気抵抗をＲ１およびＲ０（ただし、Ｒ１＞Ｒ０）でそれぞれ示すこととする。ＭＴＪメモリセルは、このような自由磁化層ＶＬの２種類の磁化方向と対応させて、１ビットのデータ（“１”および“０”）を記憶することができる。
【００１７】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００１８】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化方向を変化させるのに必要な磁化容易軸に沿った磁界のしきい値を下げることができる。
【００１９】
図３９の例のようにデータ書込時の動作点を設計した場合には、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨWRとなるように設計される。すなわち、このデータ書込磁界ＨWRが得られるように、ビット線ＢＬまたはライトワード線ＷＷＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界ＨWRは、磁化方向の切換えに必要なスイッチング磁界ＨSWと、マージン分ΔＨとの和で示される。すなわち、ＨWR＝ＨSW＋ΔＨで示される。
【００２０】
ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるためには、ライトワード線ＷＷＬとビット線ＢＬとの両方に所定レベル以上のデータ書込電流を流す必要がある。これにより、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬは、磁化容易軸（ＥＡ）に沿ったデータ書込磁界の向きに応じて、固定磁化層ＦＬの磁化の向きと同じ向きもしくは逆向きに磁化される。トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００２１】
このようにトンネル磁気抵抗素子ＴＭＲは、印加されるデータ書込磁界によって書換可能な磁化方向に応じてその電気抵抗が変化する。トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬの２通りの磁化方向と、記憶データのレベル（“１”および“０”）とそれぞれ対応付けることによって、不揮発的なデータ記憶を実行することができる。
【００２２】
【非特許文献１】
ロイ・ショイアーライン（Roy Scheuerline)他６名、“各セルにＦＥＴスイッチおよび磁気トンネル接合を用いた、１０ｎｓ読出・書込の不揮発メモリアレイ(A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell)",（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．２（2000 IEEE ISSCC Digest of Technical Papers, TA7.2），ｐ．１２８−１２９。
【００２３】
【非特許文献２】
ダーラム(M.Durlam)他５名、“磁気トンネル接合素子に基づいた不揮発ランダムアクセスメモリ(Nonvolatile RAM based on Magnetic Tunnel Junction Elements)",（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．３（2000 IEEE ISSCC Digest of Technical Papers, TA7.3），ｐ．１３０−１３１。
【００２４】
【非特許文献３】
ナジ（Peter K. Naji)他４名、“２５６ｋｂ、３．０ボルトおよび１トランジスタ１磁気トンネル接合型の不揮発性磁気抵抗性ランダムアクセスメモリ（A 256kb 3.0V 1T1MTJ Nonvolatile Magnetoresistive RAM）"（米国），２００１年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．６（2001 IEEE ISSCC Digest of Technical Papers, TA7.6），ｐ．１２２−１２３。
【００２５】
【発明が解決しようとする課題】
ＭＲＡＭは、フラッシュメモリ等の不揮発性メモリと比べると高速アクセスが可能である。しかし、高速アクセスが可能であるがゆえに冗長構成を備える場合にその高速性を損なう問題がある。すなわち、アドレス比較回路において入力アドレスが冗長セルで置換えるべきアドレスか否かを判定する冗長判定のために必要な時間がアクセスタイムを劣化させるのである。
【００２６】
この解決策としては、たとえばデータ読出時において正規メモリセルとスペアメモリセルとを同時並列アクセスを行なうことが考えられる。しかし、ＭＲＡＭでは、メモリセルの抵抗値が数十ｋΩと高いので、読出電流の値が小さい。たとえばＭＲＡＭでは、メモリセルデータの読出時に、メモリセルに０．５Ｖ程度の低い電圧を印加して、２０μＡ程度の読出電流が保持されているデータに応じて数μＡ変化するのを電流検出型のセンスアンプで検知する。
【００２７】
このとき次の２つの点が問題となる。まず第１に、選択されたメモリセルの読出電流が流れる電流パス上の抵抗値、特に、メモリセルのソース線の電気抵抗が大きいと、アクセス性能が劣化する。第２に、並列アクセス時には、同時に複数のメモリセルが読出動作を行なうので、ソース線の電気抵抗の問題が一層顕著になる。
【００２８】
この発明は、このような問題点を解決するためになされたものである。そして、この発明の目的は、冗長構成を備えた上で、高速かつ安定的に動作可能な記憶装置を提供することである。
【００２９】
【課題を解決するための手段】
この発明は、記憶装置であって、複数の正規メモリセルと、複数の正規メモリセルのうちに欠陥メモリセルが存在するときに欠陥メモリセルに代えて用いる複数のスペアメモリセルと、複数の正規メモリセルからデータを読出すための複数のビット線と、複数の正規メモリセルと複数のスペアメモリセルからデータを読出す読出増幅回路と、複数のビット線を読出増幅回路に接続するための複数のデータ線と、複数のデータ線の負荷容量が実質的に等しくなるように複数のデータ線を複数の正規メモリセルおよび複数のスペアメモリセルに接続する経路の一部を形成する接続回路とを備える。接続回路は、第１の入力アドレスに応じて選択される複数のビット線のうちの第１の選択ビット線を複数のデータ線のうちの第１のデータ線に接続するとともに、第１の入力アドレスに応じて選択される複数のスペアメモリセルの一部を複数のデータ線のうちの第１のデータ線とは異なる第２のデータ線に接続する経路の一部を形成し、第２の入力アドレスに応じて選択される複数のビット線のうちの第２の選択ビット線を第２のデータ線に接続するとともに、第２の入力アドレスに応じて選択される複数のスペアメモリセルの一部を第１のデータ線に接続する経路の一部を形成する。
【００３０】
この発明の他の局面に従う記憶装置は、電気抵抗値の変化により情報を記憶する複数のメモリセルと、複数のメモリセルのうちから同時に選択される複数の選択メモリセルから並列的にデータの読出を行なう読出増幅回路と、読出増幅回路から電源電位の供給源までの間に複数の選択メモリセルにそれぞれ対応する複数の読出電流経路を形成する電流経路形成部とを備え、複数の読出電流経路は、互いに物理長が実質的に等しい。
【００３１】
この発明のさらに他の局面に従う記憶装置は、メモリセルアレイを備える。メモリセルアレイは、電気抵抗値の変化により情報を記憶する複数の正規メモリセルと、複数の正規メモリセルとともに行列状に配置され、メモリセルアレイにおいて中央部に配置され、複数の正規メモリセルのうちに欠陥メモリセルが存在するときに欠陥メモリセルに代えて用いるスペアメモリセルと、メモリセルアレイの列方向に沿って配置され、複数の正規メモリセルにデータ読出電流を流すための複数のビット線と、列方向に沿って配置され、スペアメモリセルにデータ読出電流を流すためのスペアビット線と、複数のビット線の一部に流れるデータ読出電流およびスペアビット線に流れるデータ読出電流とを伝達する複数のデータ線と、データ読出コマンドに応じて選択される複数のビット線のうちの選択ビット線を複数のデータ線のうちの１つに接続するとともに、スペアビット線を複数のデータ線のうちの他の１つに接続する接続ゲート回路とを含む。記憶装置は、複数のデータ線によって伝達されるデータ読出電流を受けて、複数の正規メモリセルとスペアメモリセルのデータを読出す読出増幅回路をさらに備える。
【００３２】
この発明のさらに他の局面に従う記憶装置は、メモリセルアレイを備える。メモリセルアレイは、電気抵抗値の変化により情報を記憶する複数のメモリセルと、複数のメモリセルからデータを読出すための読出電流が流れる経路上に設けられる複数のソース線と、複数のメモリセルとともに行列状に配置され、メモリセルアレイの中央部に配置され、複数のメモリセルのデータを判別するための参照値を保持するダミーセルと、ダミーセルから参照値を読出すための参照電流が流れる経路上に設けられるダミーソース線と、読出電流と参照電流とを伝達する複数のデータ線とを含む。記憶装置は、複数のデータ線によって伝達される読出電流および参照電流を受けて、複数のメモリセルのデータを読出す読出増幅回路をさらに備える。
【００３３】
この発明のさらに他の局面に従う記憶装置は、各々が電気抵抗値の変化により情報を記憶し、１つのメモリセルアレイ内に配置される複数のメモリセルと、複数のメモリセルのうちから同時に選択される複数の選択メモリセルから並列的にデータの読出を行なう読出増幅回路と、読出増幅回路から電源電位の供給源までの間に複数の選択メモリセルにそれぞれ対応する複数の読出電流経路を形成する電流経路形成部とを備え、複数の読出電流経路は、少なくともメモリセルアレイ内においては互いに分離されている。
【００３４】
この発明のさらに他の局面に従う記憶装置は、各々が導電性磁性体を含む複数の正規メモリセルと、複数の正規メモリセルの列に対応して配置される複数の正規ビット線と、複数の正規ビット線にそれぞれ１つずつ接続される複数の第１の参照メモリセルと、複数の正規メモリセルのうちに欠陥メモリセルが存在するときに欠陥メモリセルに代えて用いる複数のスペアメモリセルと、複数のスペアメモリセルの列に対応して配置される複数のスペアビット線と、複数のスペアビット線にそれぞれ１つずつ接続される複数の第２の参照メモリセルと、アドレス信号によって指定される読出対象メモリセルが接続される第１のビット線、第１のビット線を除いた複数の正規ビット線から選択される第２のビット線、読出対象メモリセルに対応するスペアメモリセルが接続される第３のビット線、第３のビット線を除いた複数のスペアビット線から選択される第４のビット線の４つのビット線にアドレス信号に応じて接続され、第２，第４のビット線にそれぞれ接続される第１、第２の参照メモリセルから合成してデータ読出の参照値を発生する読出回路とを備える。
【００３５】
この発明のさらに他の局面に従う記憶装置は、各々が導電性磁性体を含む複数の正規メモリセルと、複数の正規メモリセルの列に対応して配置される複数の正規ビット線と、複数の正規メモリセルの列に平行する列に配置される複数の第１の参照メモリセルと、複数の第１の参照メモリセルの列に対応して配置される第１の参照ビット線と、複数の正規メモリセルのうちに欠陥メモリセルが存在するときに欠陥メモリセルに代えて用いる複数のスペアメモリセルと、複数のスペアメモリセルの列に対応して配置される複数のスペアビット線と、アドレス信号によって指定される読出対象メモリセルが接続される正規ビット線のうちの第１のビット線、読出対象メモリセルに対応するスペアメモリセルが接続される第２のビット線、および第１の参照ビット線の少なくとも３つのビット線にアドレス信号に応じて接続され、読出対象メモリセルと対応するスペアメモリセルのいずれか一方からデータ読出を行なう読出回路とを備える。
【００３６】
この発明のさらに他の局面に従う記憶装置は、導電性磁性体をメモリセルに含む記憶装置であって、複数のワード線と、複数のワード線に交差して設けられ、各々が第１、第２のビット線を含む複数のビット線対と、複数のワード線と複数のビット線対との複数の交差部の各々において、第１、第２のビット線のうちのいずれか一方のみに対応して設けられる複数のメモリセルと、複数のメモリセルのデータを読出すときの参照値を保持するための第１の参照メモリセルと、複数のビット線対に読出されるデータを伝達するための第１、第２のデータ線を含む第１のデータ線対と、ワード線のいずれかの活性化によって第１、第２のビット線の一方から第１、第２のデータ線の一方を介して複数のメモリセルのデータを読出すとき、第１、第２のデータ線の他方から第１の参照メモリセルの保持値を読出す読出回路とを備える。
【００３７】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。
なお、図中同一符号は同一または相当部分を示す。
【００３８】
［実施の形態１］
図１は、本発明の実施の形態１のＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００３９】
図１を参照して、ＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応じて、Ｍビット（Ｍ：自然数）のデータ信号ＤＡＴの授受を行なう。ＭＲＡＭデバイス１におけるデータ読出動作およびデータ書込動作は、たとえば、外部からのクロック信号ＣＬＫに同期したタイミングで実行される。あるいは、外部からクロック信号ＣＬＫを受けることなく内部で動作タイミングを定めてもよい。
【００４０】
ＭＲＡＭデバイス１は、アドレス信号ＡＤＤの入力を受けるアドレス端子２と、制御信号ＣＭＤおよびクロック信号ＣＬＫの入力を受ける信号端子３ａと、プログラム動作時に活性化されるプログラム信号ＰＲＧの入力を受ける信号端子３ｂと、Ｍビットのデータ信号ＤＡＴの授受を行なうデータ端子４とを備える。
【００４１】
ＭＲＡＭデバイス１は、さらに、制御信号ＣＭＤおよびクロック信号ＣＬＫに応答してＭＲＡＭデバイス１の全体動作を制御するためのコントロール回路５と、行列状に配置された複数のＭＴＪメモリセルを有するメモリセルアレイ１０とを備える。
【００４２】
メモリセルアレイ１０の構成については後ほど詳細に説明するが、メモリセルアレイ１０は、アドレス信号ＡＤＤによって各々を選択可能な、行列状に指定された複数の正規のＭＴＪメモリセル（以下、「正規メモリセル」とも称する）と、欠陥が生じた正規メモリセル（以下、「欠陥メモリセル」とも称する）を救済するためのスペアメモリセルとを含む。
【００４３】
ＭＴＪメモリセルの行（以下、単に「メモリセル行」とも称する）にそれぞれ対応して、書込時に行選択を行うための複数のディジット線ＤＬおよび読出時に行選択を行うための複数のリードワード線ＲＷＬが配置される。さらに、メモリセルアレイ１０には、列選択を実行するためのコラム選択線ＣＳＬが配置される。メモリセルアレイ１０からのデータ読出は、リードデータバスＲＤＢを介して実行される。
【００４４】
ＭＲＡＭデバイス１は、さらに、デコード回路７と、選択線ドライブ回路８と、読出／書込回路９と、冗長制御回路６と、プログラム回路１１とを備える。
【００４５】
デコード回路７は、アドレス信号ＡＤＤによって指定されるロウアドレスＲＡ，コラムアドレスＣＡに基づいた行選択および列選択を実行する。選択線ドライブ回路８は、デコード回路７における行選択および列選択結果に応じて、リードワード線ＲＷＬ、ディジット線ＤＬ、コラム選択線ＣＳＬおよびその他の選択線の活性化を制御する。ディジット線ＤＬの各々は、メモリセルアレイ１０を挟んで選択線ドライブ回路８が配置されるのと反対側の領域１２において、接地電位Ｖｓｓと結合される。
【００４６】
プログラム回路１１は、欠陥メモリセルを示すための不良アドレスをプログラム情報として不揮発的に記憶する。不良アドレスは、プログラム信号ＰＲＧが活性化されるプログラムデータ書込時において、たとえばアドレス端子２を介して外部から入力される。プログラム回路１１からの不良アドレスの読出は、コントロール回路５からの指示に応じて実行される。
【００４７】
冗長制御回路６は、通常動作時において、アドレス信号ＡＤＤによって指定されるアドレスとプログラム回路１１に保持される不良アドレスとを比較してこれらが一致するか否かを検知する。そして、冗長制御回路６はこの比較結果に基づいて、データ読出またはデータ書込対象として、欠陥メモリセルが選択されたかどうかを示す冗長判定を行なう。冗長制御回路６は、冗長判定結果が反映された冗長制御信号φ１，φ２を生成する。
【００４８】
デコード回路７および選択線ドライブ回路８における、アドレス信号ＡＤＤに応じた行選択および列選択は、冗長判定結果を待つことなく実行される。すなわち、データ読出およびデータ書込時のアドレス選択動作を、正規メモリセルおよびスペアメモリセルに対して並列に開始することによって、冗長構成を有するＭＲＡＭデバイスにおける動作の高速化が図られる。
【００４９】
読出／書込回路９は、冗長制御信号φ１，φ２に応じて複数のリードデータバスＲＤＢのうちの適切なリードデータバスを選択することによって、欠陥メモリセルの救済を行なう。
【００５０】
図２は、図１におけるメモリセルアレイ１０の構成と読出／書込回路９の読出に関する構成とを示した回路図である。
【００５１】
図２を参照して、メモリセルアレイ１０は、読出用ワード線ＲＷＬと、ワード線ＲＷＬに交差して設けられるスペアビット線ＳＢＬ１，／ＳＢＬ１，ＳＢＬ２，／ＳＢＬ２と、ワード線ＲＷＬに交差し、かつ、スペアビット線ＳＢＬ１，ＳＢＬ２に平行に設けられるビット線ＢＬ１〜ＢＬ４，／ＢＬ１〜／ＢＬ４とを含む。ワード線ＲＷＬは、ワード線ＷＬｊ，ＷＬｊ＋１，…と、ダミーワード線ＤＷＬ１，ＤＷＬ０とを含む。ワード線ＷＬｊ，ＷＬｊ＋１，…は、データ保持用のメモリセルを選択するワード線であり。一方、ダミーワード線ＤＷＬ１，ＤＷＬ０は、データ保持用のメモリセルに保持されたデータを読出す際にデータ判別を行なうための参照値を保持するダミーメモリセルを選択するワード線である。
【００５２】
メモリセルアレイ１０は、さらに、スペアメモリセル２１〜２４と、正規メモリセル３１〜３８と、スペアダミーメモリセル４１〜４４と、ダミーメモリセル５１〜５８とを含む。
【００５３】
スペアメモリセル２１，２３および正規メモリセル３１，３３，３５，３７は、共通のワード線ＷＬｊに接続され、それぞれスペアビット線ＳＢＬ１，ＳＢＬ２、ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４に接続される。
【００５４】
スペアメモリセル２２，２４および正規メモリセル３２，３４，３６，３８は、共通のワード線ＷＬｊ＋１に接続され、それぞれスペアビット線／ＳＢＬ１，／ＳＢＬ２、ビット線／ＢＬ１，／ＢＬ２，／ＢＬ３，／ＢＬ４に接続される。
【００５５】
スペアダミーメモリセル４１，４３およびダミーメモリセル５１，５３，５５，５７は、共通のダミーワード線ＤＷＬ１に接続され、それぞれスペアビット線ＳＢＬ１，ＳＢＬ２、ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４に接続される。
【００５６】
スペアダミーメモリセル４２，４４およびダミーメモリセル５２，５４，５６，５８は、共通のダミーワード線ＤＷＬ０に接続され、それぞれスペアビット線／ＳＢＬ１，／ＳＢＬ２、ビット線／ＢＬ１，／ＢＬ２，／ＢＬ３，／ＢＬ４に接続される。
【００５７】
メモリセルアレイ１０は、さらに、リードデータバスＲＤＢ１，／ＲＤＢ１，ＲＤＢ２，／ＲＤＢ２と、コラム選択ゲート６１〜６２，７１〜７４とを含む。
【００５８】
コラム選択ゲート６１は、選択信号ＳＣＳＬ１に応じてスペアビット線ＳＢＬ１，／ＳＢＬ１をそれぞれリードデータバスＲＤＢ１，／ＲＤＢ１に接続する。コラム選択ゲート６２は、選択信号ＳＣＳＬ０に応じてスペアビット線ＳＢＬ２，／ＳＢＬ２をそれぞれリードデータバスＲＤＢ２，／ＲＤＢ２に接続する。
【００５９】
コラム選択ゲート７１は、選択信号ＣＳＬ０１に応じてビット線ＢＬ１，／ＢＬ１をそれぞれリードデータバスＲＤＢ１，／ＲＤＢ１に接続する。コラム選択ゲート７２は、選択信号ＣＳＬ１１に応じてビット線ＢＬ２，／ＢＬ２をそれぞれリードデータバスＲＤＢ２，／ＲＤＢ２に接続する。コラム選択ゲート７３は、選択信号ＣＳＬ０２に応じてビット線ＢＬ３，／ＢＬ３をそれぞれリードデータバスＲＤＢ１，／ＲＤＢ１に接続する。コラム選択ゲート７４は、選択信号ＣＳＬ１２に応じてビット線ＢＬ４，／ＢＬ４をそれぞれリードデータバスＲＤＢ２，／ＲＤＢ２に接続する。
【００６０】
読出／書込回路９は、接続ゲート８１，８２とセンスアンプ８３とを含む。接続ゲート８１は、冗長制御信号φ１に応じてリードデータバスＲＤＢ１をセンスアンプの入力ノードＮ１に接続しリードデータバス／ＲＤＢ１を入力ノードＮ２に接続する。接続ゲート８２は、冗長制御信号φ２に応じてリードデータバスＲＤＢ２をセンスアンプ８３の入力ノードＮ１に接続しリードデータバス／ＲＤＢ２を入力ノードＮ２に接続する。
【００６１】
なお、図２には図面の煩雑さを避けるため図示していないが、ワード線ＷＬｊ，ＷＬｊ＋１とそれぞれ近接して平行にデータ書込時に活性化されるディジット線ＤＬｊ，ＤＬｊ＋１が設けられている。
【００６２】
図３は、図２におけるメモリセル３１の構成を示した回路図である。
図３を参照して、メモリセル３１は、ビット線ＢＬ１に一方端が接続されるトンネル磁気抵抗素子ＴＭＲと、トンネル磁気抵抗素子ＴＭＲの他方端とソース線ＳＬｊとの間に設けられゲートがワード線ＷＬｊに接続されるアクセストランジスタＡＴＲとを含む。図２には図示していないが、トンネル磁気抵抗素子ＴＭＲに近接してワード線ＷＬｊと平行に、データ書込時にメモリセル３１を選択するために活性化されるディジット線ＤＬｊが設けられている。
【００６３】
なお、図２のスペアメモリセル２１〜２４および正規メモリセル３２〜３８は、正規メモリセル３１と同様な構成を有しているので、これらの説明は繰返さない。
【００６４】
図４は、図３に示したメモリセルの構造の第１例を示す断面図である。
図４を参照して、半導体基板９０の主表面上にｎ型不純物領域９１，９２が形成され、ｎ型不純物領域９１，９２の間の領域の上部にワード線ＷＬｊが形成されている。ｎ型不純物領域９１，９２がソース／ドレインとなり、ワード線ＷＬｊがゲート電極となって、アクセストランジスタＡＴＲが形成される。
【００６５】
ｎ型不純物領域９１の上部には第１層目の金属配線層によってソース線ＳＬｊが形成され、このソース線ＳＬｊとｎ型不純物領域９１とはコンタクトホール内に形成されたプラグ９３で接続されている。
【００６６】
ｎ型不純物領域９２の上部には第１層目の金属配線層によって導電層９５が形成され、この導電層９５とｎ型不純物領域９２とはコンタクトホール内に形成されたプラグ９４によって接続されている。
【００６７】
第２層目の金属配線層によってディジット線ＤＬｊと導電層９７とが形成される。導電層９７はコンタクトホール内に形成されるプラグ９６によって導電層９５と接続される。ディジット線ＤＬｊおよび導電層９７の上部には、導電層９９が形成され、この導電層９９はコンタクトホール内に形成されるプラグ９８によって導電層９７に接続されている。導電層９９の上部であってディジット線ＤＬｊに一番近い部分にトンネル磁気抵抗素子ＴＭＲが形成され、導電層９９との間でトンネル磁気抵抗素子ＴＭＲを挟むようにビット線ＢＬ１が第３の金属配線層によって形成されている。
【００６８】
トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層１００と、絶縁体膜で形成されるトンネルバリア１０１と、外部からの印加磁界に応じた方向に磁化される強磁性体層（自由磁化層）１０２とを含む。
【００６９】
図５は、図３に示したメモリセルの構造の第２例を示す断面図である。
図５に示す構造は、図４で示した構造においてｎ型不純物領域９１が接地電位を伝達するソース線となっており、図４では第２の金属配線層で形成されていたディジット線ＤＬｊが第１の金属配線層で形成される点が異なる。このため、図４では第３の金属配線層で形成されていたビット線ＢＬ１は図５においては第２の金属配線層によって形成されている。このような構成とすれば、ソース線の抵抗値が大きくなるが、金属配線層が２層となって製造工程が第１例の場合よりも短縮できるというメリットがある。
【００７０】
図６は、図３に示したメモリセルの構造の第３例を示す断面図である。
図６に示した構造は、図４に示した構造において、第２の配線層で形成されていたディジット線が第３の配線層によって形成される点が異なる。このため導電層９９は第１の金属配線層の上部に設けられ、そのさらに上部にＴＭＲを挟むように第２の配線層によってビット線ＢＬ１が設けられている。
【００７１】
図７は、図２におけるセンスアンプ８３および接続ゲート８１，８２の構成例を示した回路図である。
【００７２】
図７を参照して、センスアンプ８３は、センス電流供給部１７５と、リードアンプＦＡＭＰとを含む。
【００７３】
センス電流供給部１７５は、電源電圧Ｖｃｃを受けて、一定電流Ｉ（Ｒｅａｄ）をノードＮｓ１およびＮｓ２へそれぞれ供給するための定電流供給回路１７１ａ，１７１ｂと、ノードＮｓ１およびノードＮ２との間に接続されるＮチャネルＭＯＳトランジスタ１７３と、ノードＮｓ２とノードＮ１との間に接続されるＮチャネルＭＯＳトランジスタ１７４と、接地電位ＶｓｓにノードＮｓ１およびＮｓ２をそれぞれプルダウンするための抵抗１７６，１７７とを有する。ＮチャネルＭＯＳトランジスタ１７３および１７４の各々のゲートには基準電位Ｖｒｒが与えられる。基準電位Ｖｒｒを与えることによって、ノードＮ１、Ｎ２の電位は、所定の一定の電位に保たれる。
【００７４】
接続ゲート８１は、リードデータバスＲＤＢ１とノードＮ１との間に接続されゲートに冗長制御信号φ１を受けるＮチャネルＭＯＳトランジスタ１０５と、リードデータバス／ＲＤＢ１とノードＮ２との間に接続されゲートに冗長制御信号φ１を受けるＮチャネルＭＯＳトランジスタ１０６とを含む。
【００７５】
接続ゲート８２は、リードデータバスＲＤＢ２とノードＮ１との間に接続されゲートに冗長制御信号φ２を受けるＮチャネルＭＯＳトランジスタ１０３と、リードデータバス／ＲＤＢ２とノードＮ２との間に接続されゲートに冗長制御信号φ２を受けるＮチャネルＭＯＳトランジスタ１０４とを含む。
【００７６】
リードアンプＦＡＭＰは、ノードＮｓ１，Ｎｓ２の間に生じた電位差を増幅して信号ＯＵＴ，／ＯＵＴを出力する。
【００７７】
図８は、図２に示したメモリセルアレイ１０および読出／書込回路９の制御信号を説明するための図である。
【００７８】
図２、図８を参照して、ビット線はたとえばＢＬ１，／ＢＬ１のように対をなしている。読出対象となるメモリセルに接続されるビット線を読出ビット線とすると、この読出ビット線と対をなすビット線がリファレンスビット線（ダミービット線）となる。リファレンスビット線は、対応するダミーメモリセルに接続される。
【００７９】
メモリセルデータ読出時には、接地電位にプリチャージされたビット線に対してワード線ＷＬｊの活性化によって行選択されたメモリセルが接続される。ワード線ＷＬｊの活性化とともに、ダミーワード線ＤＷＬ０が活性化される。これにより、メモリセル２１，２３，３１，３３，３５，３７が接続される読出ビット線と対をなすリファレンスビット線にダミーセルが接続される。なお、ワード線ＷＬｊ＋１が活性化される場合には、ダミーワード線ＤＷＬ１が活性化される。この場合にはメモリセル２２，２４，３２，３４，３６，３８がそれぞれ接続されるビット線が読出ビット線であり、これと対をなすビット線はリファレンスビット線となる。
【００８０】
ワード線，ダミーワード線の活性化とともに、コラム選択線ＣＳＬにより列選択された読出ビット線およびリファレンスビット線が、リードデータバス対ＲＤＢ１，／ＲＤＢ１またはＲＤＢ２，／ＲＤＢ２に接続され、センスアンプ８３によりデータが検知され出力される。
【００８１】
図８に示したように、選択コラムのビット線対が一方のデータ線対に接続されるとともに、２対のスペアビット線対のうち選択コラムに対応する１対が選択されて他方のデータ線対に接続される。
【００８２】
具体的には、図８の上段に示すように、制御信号ＣＳＬ０１またはＣＳＬ０２が活性化された場合には、選択コラムが使用するデータバスはＲＤＢ１，／ＲＤＢ１である。このときは制御信号ＳＣＳＬ０が活性化されコラム選択ゲート６２が導通し、選択スペアコラムとしてスペアビット線対ＳＢＬ２，／ＳＢＬ２が選択される。選択スペアコラムはこのときにデータバスＲＤＢ２，／ＲＤＢ２を使用する。読出／書込回路９において、センスアンプ８３の入力部分で冗長判定結果を反映した冗長制御信号φ１，φ２によりデータ線選択が行なわれる。制御信号ＳＣＳＬ０が活性化される場合には、冗長制御信号φ１によってノーマル選択がなされ、冗長制御信号φ２によってスペア選択がなされる。
【００８３】
図２では、ワード線ＷＬｊおよびダミーワード線ＤＷＬ０が活性化され、制御信号ＣＳＬ０２および制御信号ＳＣＳＬ０が活性化され、選択コラムおよび選択スペアコラムが選択されている状態が示されている。選択されたワード線およびビット線は太線によって示されている。
【００８４】
一方、図８の下段に示すように、選択コラムが制御信号ＣＳＬ１１またはＣＳＬ１２によって選択される場合は、選択コラムが使用するデータバスはリードデータバスＲＤＢ２，／ＲＤＢ２である。このときには、選択スペアコラムを指定するために制御信号ＳＣＳＬ１が活性化される。選択スペアコラムが使用するデータバスはリードデータバスＲＤＢ１，／ＲＤＢ１である。この場合には、冗長制御信号φ１によってスペア選択がなされ、冗長制御信号φ２によってノーマル選択がなされる。図１における冗長制御回路６０は、入力されたアドレスによって冗長制御信号φ１がノーマル選択を示すかスペア選択を示すかを判定し、入力されたアドレスとプログラム回路１１に保持されているアドレスとを比較して冗長制御信号φ１，φ２のいずれか一方を活性化する。
【００８５】
このような構成とすることにより、スペアコラムと正規コラムの選択動作を並列的に行ない、最終的にセンスアンプ８３によっていずれか一方のデータを読出す。並列選択を行なうことにより、アクセススピードを速くすることができる。
【００８６】
また、各リードデータバスには、均等にコラム選択ゲートが接続されているので、コラム選択ゲートによる寄生容量をリードデータバス間で等しくすることができる。したがって、ビット線対、リードデータバス対からなる読出電流経路の寄生容量のアンバランスがないので、正確に読出を行なうことができる。
【００８７】
図９は、図２に示した読出／書込回路９の変形例である読出／書込回路９ａをメモリセルアレイ１０に適用した変形例である。
【００８８】
図９を参照して、読出／書込回路９ａは、センスアンプ２０１，２０２と、接続ゲート２０３，２０４とを含む。
【００８９】
センスアンプ２０１は、リードデータバスＲＤＢ１，／ＲＤＢ１にそれぞれ接続されるメモリセルおよびダミーメモリセルに流れる電流の差を検出する。センスアンプ２０２は、リードデータバスＲＤＢ２，／ＲＤＢ２にそれぞれ接続されるメモリセルおよびダミーメモリセルに流れる電流の差を検出する。
【００９０】
センスアンプ２０１，２０２の構成は図７で示したセンスアンプ８３と同様であるので説明は繰返さない。
【００９１】
接続ゲート２０３は、冗長制御信号φ１の活性化に応じてセンスアンプ２０２の出力を選択する。接続ゲート２０４は、冗長制御信号φ２の活性化に応じてセンスアンプ２０２の出力を選択する。読出／書込回路９ａは、冗長制御信号φ１，φ２のいずれか一方によって選択されたセンスアンプの出力を読出結果として出力する。
【００９２】
図９に示した構成では、ノーマルメモリセルのデータとスペアメモリセルのデータは並列的に２つのセンスアンプ２０１，２０２で読出される。このセンスアンプにおけるセンス動作が行なわれた後に冗長判定結果を反映した冗長制御信号φ１，φ２により読出データの選択が行なわれ、選択されるべきノーマルデータあるいはスペアデータに対応するデータが選択されて次段に送られる。
【００９３】
図９に示した構成においても、センスアンプに接続されるリードデータバスごとの負荷容量のアンバランスがないという利点がある。
【００９４】
図１０は、メモリセルアレイ１０の第１の変形例であるメモリセルアレイ１０ａの構成を示した回路図である。
【００９５】
図１０を参照して、メモリセルアレイ１０ａは、図２において説明したメモリセルアレイ１０の構成において、スペアビット線ＳＢＬ１，／ＳＢＬ１，ＳＢＬ２，／ＳＢＬ２に代えてスペアビット線ＳＢＬ，／ＳＢＬを含む。またスペアメモリセル２１〜２４に代えてスペアメモリセル２１ａ，２２ａを含み、スペアダミーメモリセル４１〜４４に代えてスペアダミーメモリセル４１ａ，４２ａを含む。さらに、コラム選択ゲート６１，６２に代えてコラム選択ゲート６１ａ，６２ａを含む。
【００９６】
メモリセルアレイ１０ａの他の部分の構成については、図２に示したメモリセルアレイ１０と同様であり説明は繰返さない。
【００９７】
スペアメモリセル２１ａはワード線ＷＬｊとスペアビット線ＳＢＬとに接続される。スペアメモリセル２２ａは、ワード線ＷＬｊ＋１とスペアビット線／ＳＢＬとに接続される。スペアダミーメモリセル４１ａは、ダミーワード線ＤＷＬ１とスペアビット線ＳＢＬとに接続される。スペアダミーメモリセル４２ａは、ダミーワード線ＤＷＬ０とスペアビット線／ＳＢＬとに接続される。
【００９８】
コラム選択ゲート６１ａは、制御信号ＳＣＳＬ１の活性化に応じてスペアビット線ＳＢＬ，／ＳＢＬをそれぞれリードデータバスＲＤＢ１，／ＲＤＢ１に接続する。コラム選択ゲート６２ａは、制御信号ＳＣＳＬ０の活性化に応じてスペアビット線ＳＢＬ，／ＳＢＬをそれぞれリードデータバスＲＤＢ２，／ＲＤＢ２に接続する。
【００９９】
このようにすれば、スペアビット線の数を減らしても、リードデータバスの寄生容量のアンバランスが低減されたメモリセルアレイを実現できる。
【０１００】
なお、図１０においては、選択されたリードデータバスを介してセンスアンプによってデータ読出を行なう読出／書込回路９が示されているが、これに代えて図９に示した読出／書込回路９ａを用いてもよい。
【０１０１】
図１１は、メモリセルアレイの第２の変形例であるメモリセルアレイ１０ｂの構成を示す回路図である。
【０１０２】
図１１を参照して、メモリセルアレイ１０ｂは、図２で説明したメモリセルアレイ１０の構成において、リードデータバスＲＤＢ２，／ＲＤＢ２が配置される位置が異なる。すなわち、リードデータバスＲＤＢ２，／ＲＤＢ２は、メモリセルおよびダミーメモリセルを挟むようにリードデータバスＲＤＢ１，／ＲＤＢ１と対向する位置に配置される。リードデータバスの配置の変更に応じて、コラム選択ゲート６１ｂ，６３ｂ，６５ｂは、リードデータバスＲＤＢ１，／ＲＤＢ１の近くに配置され、対応するビット線対とリードデータバスとの間に配置される。一方コラム選択ゲート６２ｂ，６４ｂ，６６ｂは、リードデータバスＲＤＢ２，／ＲＤＢ２の近くに配置され、対応するビット線対とリードデータバスＲＤＢ２，／ＲＤＢ２との間に配置される。
【０１０３】
リードデータバスＲＤＢ１，／ＲＤＢ１に対応して読出／書込回路９ｂ♯１が設けられる。読出／書込回路９ｂ♯１は、接続ゲート８１ｂとセンスアンプ８３ｂ♯１とを含む。接続ゲート８１ｂは冗長制御信号φ１に応じて導通し、リードデータバスＲＤＢ１，／ＲＤＢ１をセンスアンプ８３ｂ♯１の入力ノードに接続する。
【０１０４】
リードデータバスＲＤＢ２，／ＲＤＢ２に対応して読出／書込回路９ｂ♯２が設けられる。読出／書込回路９ｂ♯２は、接続ゲート８２ｂとセンスアンプ８３ｂ♯２とを含む。接続ゲート８２ｂは冗長制御信号φ２に応じて導通し、リードデータバスＲＤＢ２，／ＲＤＢ２をセンスアンプ８３ｂ♯２の入力ノードに接続する。
【０１０５】
センスアンプ８３ｂ♯１，８３ｂ♯２の構成は図７で示したセンスアンプ８３と同様であるので説明は繰返さない。
【０１０６】
このように、リードデータバスをビット線対の両側に配置し、コラム選択ゲートをビット線対の左側と右側とで交互に配置することにより、コラム選択ゲートの部分のレイアウトピッチが２倍になる。これによりメモリセルアレイのピッチ制約が緩和されるという利点がある。
【０１０７】
図１２は、メモリセルアレイの第３の変形例であるメモリセルアレイ１０ｃの構成を説明するための回路図である。
【０１０８】
図１２を参照して、メモリセルアレイ１０ｃは、図１１に示したメモリセルアレイ１０ｂの構成において、スペアビット線ＳＢＬ１，ＳＢＬ２，／ＳＢＬ１，／ＳＢＬ２に代えてスペアビット線ＳＢＬ，／ＳＢＬを含む。またスペアメモリセル２１〜２４に代えてスペアメモリセル２１ｃ，２２ｃを含み、スペアダミーメモリセル４１〜４４に代えてスペアダミーメモリセル４１ｃ，４２ｃを含む。そしてスペアビット線ＳＢＬ，／ＳＢＬの両端にはコラム選択ゲート６１ｃ，６２ｃが設けられている。コラム選択ゲート６１ｃは、選択信号ＳＣＳＬ１の活性化に応じてビット線ＳＢＬ，／ＳＢＬをそれぞれリードデータバスＲＤＢ１，／ＲＤＢ１に接続する。コラム選択ゲート６２ｃは、選択信号ＳＣＳＬ０の活性化に応じてスペアビット線ＳＢＬ，／ＳＢＬをそれぞれリードデータバスＲＤＢ２，／ＲＤＢ２に接続する。このような構成とすることにより、スペアビット線対が１対である場合においてもスペアメモリセルと正規メモリセルの並列的な読出が可能となる。
【０１０９】
メモリセルアレイ１０ｃに対応して読出／書込回路９ｃ♯１，９ｃ♯２が設けられる。
【０１１０】
読出／書込回路９ｃ♯１は、リードデータバスＲＤＢ１，／ＲＤＢ１に接続されるメモリセル，ダミーメモリセルに流れる電流の差を検知してデータ読出を行なうセンスアンプ８３ｃ♯１と、冗長制御信号φ１に応じて導通してセンスアンプ８３ｃ♯１の出力をグローバルデータバスＧＤＢ，／ＧＤＢに伝達する接続ゲート８１ｃとを含む。
【０１１１】
読出／書込回路９ｃ♯２は、リードデータバスＲＤＢ２，／ＲＤＢ２に接続されるメモリセル，ダミーメモリセルに流れる電流の差を検知してデータ読出を行なうセンスアンプ８３ｃ♯２と、冗長制御信号φ２に応じて導通しセンスアンプ８３ｃ♯２の出力をグローバルデータバスＧＤＢ，／ＧＤＢに伝達する接続ゲート８２ｃとを含む。
センスアンプ８３ｃ♯１，８３ｃ♯２の構成は図７で示したセンスアンプ８３と同様であるので説明は繰返さない。
【０１１２】
図１３は、メモリセルアレイの変形例であるメモリセルアレイ１０ｄとそれに対応する読出／書込回路９ｄの構成を示した回路図である。
【０１１３】
図１３を参照して、メモリセルアレイ１０ｄは、図１０で説明したメモリセルアレイ１０ａの構成において、コラム選択ゲート６１ａ，６２ａに代えてそれぞれコラム選択ゲート６１ｄ，６２ｄを含む。また、コラム選択ゲート７１〜７４に代えてコラム選択ゲート７１ｄ，７２ｄを含む。そして、さらに、リードデータバスＲＤＢ３，／ＲＤＢ３，ＲＤＢ４，／ＲＤＢ４がリードデータバスＲＤＢ１，ＲＤＢ２と平行に設けられている。他の部分の構成は、メモリセルアレイ１０ａと同様であるので説明は繰返さない。
【０１１４】
コラム選択ゲート６１ｄは、選択信号ＳＣＳＬ２の活性化に応じてスペアビット線ＳＢＬ，／ＳＢＬをそれぞれリードデータバスＲＤＢ１，／ＲＤＢ１に接続する。コラム選択ゲート６２ｄは、選択信号ＳＣＳＬ１の活性化に応じてスペアビット線ＳＢＬ，／ＳＢＬをそれぞれリードデータバスＲＤＢ３，／ＲＤＢ３に接続する。
【０１１５】
コラム選択ゲート７１ｄは、選択信号ＣＳＬ１の活性化に応じてビット線ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２をそれぞれリードデータバスＲＤＢ１，／ＲＤＢ１，ＲＤＢ２，／ＲＤＢ２に接続する。
【０１１６】
コラム選択ゲート７２ｄは、選択信号ＣＳＬ２の活性化に応じてビット線ＢＬ３，／ＢＬ３，ＢＬ４，／ＢＬ４をそれぞれリードデータバスＲＤＢ３，／ＲＤＢ３，ＲＤＢ４，／ＲＤＢ４に接続する。
【０１１７】
読出／書込回路９ｄは、センスアンプ８３ｄ♯１〜８３ｄ♯４と、接続ゲート８１ｄ♯１〜８１ｄ♯４とを含む。センスアンプ８３ｄ♯１は、リードデータバスＲＤＢ１，／ＲＤＢ１に接続されるメモリセルおよびダミーメモリセルに流れる電流の差を検知してデータを読出す。センスアンプ８３ｄ♯２は、リードデータバスＲＤＢ２，／ＲＤＢ２に接続されるメモリセルおよびダミーメモリセルに流れる電流の差を検知してデータを読出す。センスアンプ８３ｄ♯３は、リードデータバスＲＤＢ３，／ＲＤＢ３に接続されるメモリセルおよびダミーメモリセルに流れる電流の差を検知してデータを読出す。センスアンプ８３ｄ♯４は、リードデータバスＲＤＢ４，／ＲＤＢ４に接続されるメモリセルおよびダミーメモリセルに流れる電流の差を検知してデータを読出す。
【０１１８】
センスアンプ８３ｄ♯１〜８３ｄ♯４の各構成は図７で示したセンスアンプ８３と同様であるので説明は繰返さない。
【０１１９】
接続ゲート８１ｄ♯１は、冗長制御信号φ１の活性化に応じてセンスアンプ８３ｄ♯１の出力をグローバルデータバスＧＤＢ１，／ＧＤＢ１に接続する。接続ゲート８１ｄ♯２は、冗長制御信号φ２の活性化に応じてセンスアンプ８３ｄ♯２の出力をグローバルデータバスＧＤＢ２，／ＧＤＢ２に接続する。接続ゲート８１ｄ♯３は、冗長制御信号φ３の活性化に応じてセンスアンプ８３ｄ♯３の出力をグローバルデータバスＧＤＢ１，／ＧＤＢ１に接続する。接続ゲート８１ｄ♯４は、冗長制御信号φ４の活性化に応じてセンスアンプ８３ｄ♯４の出力をグローバルデータバスＧＤＢ２，／ＧＤＢ２に接続する。
【０１２０】
図１３に示した構成では、同時に選択されるスペアメモリセルと正規メモリセルの比が１対多の態様になる場合を示している。この場合には、各リードデータバスに接続される容量をバランスさせるためにコラム選択ゲートをなるべく均等に各リードデータバスに配置する。そして、同時に選択される正規メモリセルからの読出データとスペアメモリセルからの読出データの衝突がないような接続関係とデコード関係となるように設計されている。
【０１２１】
図１４は、図１３に示した構成の制御信号のデコード関係を示す図である。
図１４の上段を参照して、選択信号ＣＳＬ１によってコラム選択が行なわれる場合には、正規メモリセルが使用するデータバスはリードデータバスＲＤＢ１，／ＲＤＢ１，ＲＤＢ２，／ＲＤＢ２である。この場合には制御信号ＳＣＳＬ１が活性化されスペアコラムが選択される。スペアコラムが使用するデータバスはこの場合にはリードデータバスＲＤＢ３，／ＲＤＢ３である。そして冗長制御信号φ１〜φ４によるスペア／ノーマルの選択は、冗長制御信号φ１およびφ２が活性化される場合には正規メモリセルの選択となり、一方、冗長制御信号φ３およびφ２が活性化される場合にはスペアメモリセルの選択となる。
【０１２２】
図１４の下段を参照して、選択信号ＣＳＬ２によってコラム選択が行なわれる場合には、正規メモリセルが使用するデータバスはリードデータバスＲＤＢ３，／ＲＤＢ３，ＲＤＢ４，／ＲＤＢ４である。この場合には制御信号ＳＣＳＬ２が活性化されスペアコラムが選択される。スペアコラムが使用するデータバスはこの場合にはリードデータバスＲＤＢ１，／ＲＤＢ１である。そして冗長制御信号φ１〜φ４によるスペア／ノーマルの選択は、冗長制御信号φ３およびφ４が活性化される場合には正規メモリセルの選択となり、一方、冗長制御信号φ１およびφ４が活性化される場合にはスペアメモリセルの選択となる。
【０１２３】
図１５は、図１３における読出／書込回路９ｄの変形例である読出／書込回路９ｅの構成を示した回路図である。
【０１２４】
図１５を参照して、読出／書込回路９ｅは、接続ゲート８１ｅ♯１〜８１ｅ♯４と、センスアンプ回路８３ｅ♯１，８３ｅ♯２とを含む。接続ゲート８１ｅ♯１は、冗長制御信号φ１の活性化に応じてリードデータバスＲＤＢ１，／ＲＤＢ１をセンスアンプ８３ｅ♯１の２つの入力ノードにそれぞれ接続する。接続ゲート８１ｅ♯２は、冗長制御信号φ２の活性化に応じてリードデータバスＲＤＢ２，／ＲＤＢ２をセンスアンプ８３ｅ♯２の２つの入力ノードにそれぞれ接続する。接続ゲート８１ｅ♯３は、冗長制御信号φ３の活性化に応じてリードデータバスＲＤＢ３，／ＲＤＢ３をセンスアンプ８３ｅ♯１の２つの入力ノードにそれぞれ接続する。接続ゲート８１ｅ♯４は、冗長制御信号φ４の活性化に応じてリードデータバスＲＤＢ４，／ＲＤＢ４をセンスアンプ８３ｅ♯２の２つの入力ノードにそれぞれ接続する。
【０１２５】
以上実施の形態１で示した各種の構成例によれば、ＭＲＡＭにおいて、正規メモリセルとスペアメモリセルの同時読出を行なう場合に、読出データバスの寄生容量のアンバランスを最小にして読出マージンやアクセスタイムを向上することができる。
【０１２６】
［実施の形態２］
実施の形態１で説明したように正規メモリセルとスペアメモリセルのアクセス動作を同時に並行して行なう場合を説明した。この場合において、並列アクセスされるメモリセルの位置により読出電流が流れる電流パスの長さが異なると、読出速度のアンバランスが生じる。読出速度のアンバランスが生ずると、アクセスタイムは一番遅い読出速度のメモリセルによって規定されてしまうので、結果的にはアクセスタイムが損なわれる。
【０１２７】
図１６は、実施の形態２において用いられるメモリセルアレイ３１０の構成を示した回路図である。なお、図１６に示す構成は、図９に示したようにリードデータバスの対にそれぞれ対応するセンスアンプが複数設けられており、複数のリードデータバスに読出電流が同時に流れる場合に有効である。
【０１２８】
図９においては、メモリセルの行に対応してワード線およびダミーワード線が示されていたが、図１６では、読出電流が流れる経路を説明するために、ワード線およびダミーワード線に代えてソース線ＳＬｊ，ＳＬｊ＋１およびダミーソース線ＤＳＬ１，ＤＳＬ０が示されている。
【０１２９】
なお、ソース線ＳＬｊおよびダミーソース線ＤＳＬ０は太線で示されているが、これは対応する読出ワード線の活性化によりこれらのソース線が電流経路として選択状態にあることが示されており、配線の幅が太いことを示すものではない。
【０１３０】
メモリセルアレイ３１０において、スペアメモリセル２１，２３および正規メモリセル３１，３３，３５，３７がソース線ＳＬｊに接続されている。またスペアメモリセル２２，２４および正規メモリセル３２，３４，３６，３８がソース線ＳＬｊ＋１に接続されている。
【０１３１】
スペアダミーメモリセル４１，４３およびダミーメモリセル５１，５３，５５，５７がダミーソース線ＤＳＬ１に接続される。スペアダミーメモリセル４２，４４およびダミーメモリセル５２，５４，５６，５８がダミーソース線ＤＳＬ０に接続される。スペアビット線およびビット線とメモリセルおよびコラム選択ゲートについては、図９で示した構成と同様であるので説明は繰返さない。
【０１３２】
メモリセルアレイ３１０の外部には一方端が接地電位の供給源に接続されている接地線ＧＬ１が設けられている。この接地線ＧＬ１は、スペアビット線ＳＢＬ１と平行にメモリセルアレイ３１０の外側に配置されている。接地電位を与える接地線は、メモリセルアレイ内部の配線に対して抵抗が低い太い配線とされるのが通常であるが、この接地線ＧＬ１はメモリセルアレイ内のビット線２本分程度の単位長さ当りの電気抵抗を持つ配線である。
【０１３３】
図１７は、図１６に示した構成において並列読出が行なわれる場合の読出電流が流れる経路を説明するための図である。
【０１３４】
図１７を参照して、矢印３１１は、正規メモリセル３５に流れる読出電流の経路を示す矢印である。矢印３１２は、ダミーメモリセル５６に流れる参照電流の電流経路である。矢印３１３は、スペアメモリセル２３に流れる読出電流の電流経路を示す矢印である。矢印３１４は、スペアダミーメモリセル４４に流れる参照電流の電流経路を示す矢印である。
【０１３５】
メモリセルアレイ周辺の接地線ＧＬ１を、ビット線２本分の単位長さ当りの抵抗を持つように形成する。そして、リードデータバスもソース線と同じ単位長さ当りの抵抗を持つように形成する。すると、矢印３１１，３１２，３１３，３１４で示される読出電流経路の電気抵抗を揃えることができる。
【０１３６】
図１８は、図１６に示した電源線の第１の変形例を示した図である。
図１８では、図１６で説明した構成に加えて、メモリセルアレイ３１０を挟むように、接地線ＧＬ１に対向する接地線ＧＬ２が設けられている。接地線ＧＬ２の一方端は接地電位の供給源に接続される。
【０１３７】
図１９は、図１６に示した電源線の第２の変形例を示した図である。
図１９を参照して、図１８で説明した構成に対して接地線ＧＬ１の両端が接地電位の供給源に接続される。また接地線ＧＬ２の両端も同様に接地電位の供給源に接続される。
【０１３８】
図１８〜図１９に示した電源配線の構成例においても、２つの読出電流経路および２つの参照電流経路の電気抵抗が等しく保たれる。
【０１３９】
図２０は、図１８に示した構成においてメモリセルアレイをさらに変形した変形例である。
【０１４０】
図２０を参照して、メモリセルアレイ４１０は、図１８に示したメモリセルアレイ３１０の構成において、ダミーソース線ＤＳＬ０，ＤＳＬ１がソース線ＳＬｊ〜ＳＬｋ＋１の中央部分に配置されている。したがって、コラム選択ゲート６１，６２，７１〜７４に隣接するソース線ＳＬｋ＋１とその隣のソース線ＳＬｋにはダミーメモリセルは接続されない。つまりソース線ＳＬｋにはスペアメモリセル４２１，４２３と正規メモリセル４３１，４３３，４３５，４３７が接続される。またソース線ＳＬｋ＋１にはスペアメモリセル４２２，４２４および正規メモリセル４３２，４３４，４３６，４３８が接続される。スペアビット線およびビット線とコラム選択ゲートの関係については、図１８の場合と同様であるので説明は繰返さない。
【０１４１】
このように、ダミーロウをアレイ中央付近に配置することにより、元々の電流パス中の抵抗のアンバランスを低減できる。図１８に示した構成では、ビット線と接地線ＧＬ１，ＧＬ２の電気抵抗が異なる場合には、選択される正規メモリセルの位置が、ダミーメモリセルに近い場合とダミーメモリセルに離れた場合とでは、読出電流経路の抵抗値と参照電流経路の抵抗値とが大きく異なってしまう。
このため、接地線の抵抗値をビット線と同程度にしていた。
【０１４２】
しかし、図２０に示すようにダミーロウをアレイ中央部分に配置すれば、ビット線と接地線ＧＬ１，ＧＬ２の電気抵抗が異なる場合でも、ダミーメモリセルに流れる電流経路の抵抗値と正規メモリセルの読出電流が流れる経路の抵抗値の差最大値を図１８の場合に比べ半分程度に低減することができる。
【０１４３】
図２１は、他の変形例であるメモリセルアレイ５１０の説明をするための図である。
【０１４４】
図２１を参照して、メモリセルアレイ５１０は、図１９に示したメモリセルアレイ３１０の構成において選択信号ＳＣＳＬ１，ＳＣＳＬ０で選択されるスペアコラムをメモリセルアレイの中央部に位置するように変形したものである。つまり、接地線ＧＬ１に近接してビット線ＢＬ１が設けられ、接地線ＧＬ２に近接してビット線／ＢＬｎが設けられている。スペアビット線ＳＢＬ１，／ＳＢＬ１，ＳＢＬ２，／ＳＢＬ２はビット線ＢＬ１とビット線／ＢＬｎのちょうど中央部分付近に正規ビット線と平行に設けられる。このような配置とすることにより、ソース線ＳＬｊ，ＳＬｊ＋１およびダミーソース線ＤＳＬ０，ＤＳＬ１の単位長さ当りの抵抗値と、リードデータバスＲＤＢ１，／ＲＤＢ１，ＲＤＢ２，／ＲＤＢ２の単位長さ当りの抵抗値とが異なる場合であっても図１９に示した配置よりは電流経路の抵抗値のアンバランスを低減することができる。
【０１４５】
以上説明したように、実施の形態２に示した電源配線の構成やメモリセルアレイの構成を適用すれば、正規メモリセルのデータとスペアメモリセルのデータとを同時読出を行なう場合や１つのメモリセルアレイから複数ビットのデータを同時に読出す場合において読出電流経路の電気抵抗のばらつきを最小にして読出マージンやアクセスタイムを向上することができる。
【０１４６】
［実施の形態３］
実施の形態１では、正規メモリセルとスペアメモリセルの同時アクセスを行なう場合を説明した。このときに並列的にアクセスされる複数のデータの読出電流パスが重なる部分、特にソース線ではその電気抵抗によりアクセスタイムが損なわれるという問題がある。
【０１４７】
つまり、正規メモリセルとスペアメモリセルの２つのセルに流れる電流が同じソース線に流れると、ソース線電位の浮きが２倍となり、アクセスタイムを遅延させる。この場合には、常に正規メモリセルに流れる電流とスペアメモリセルの流れる電流の経路を別にするようにソース線やワード線を配置すればよい。
【０１４８】
図２２は、読出電流経路を分離する実施の形態３において用いられるメモリセルアレイ６１０の構成を示した回路図である。
【０１４９】
図２２を参照して、メモリセルアレイ６１０は、スペアメモリセル６２１〜６２４と、正規メモリセル６３１〜６３４とを含む。
【０１５０】
スペアメモリセル６２１，６２２および正規メモリセル６３１，６３２は同一の行に配置されこの行に対応して読出時に選択を行なうためのワード線ＲＷＬ１と書込時に行選択を行なうためのディジット線ＤＬ１とが設けられる。
【０１５１】
スペアメモリセル６２３，６２４および正規メモリセル６３３，６３４は同一の行に配置されこの行に対応して読出時に選択を行なうためのワード線ＲＷＬ２と書込時に行選択を行なうためのディジット線ＤＬ２とが設けられる。
【０１５２】
スペアメモリセル６２１〜６２４および正規メモリセル６３１〜６３４の各構成は、図３に示したメモリセル３１の構成と同様であるので説明は繰返さない。
【０１５３】
メモリセルアレイ６１０は、スペアメモリセル６２１，６２３に接続されるスペアビット線ＳＢＬ１と、スペアメモリセル６２２，６２４に接続されるスペアビット線ＳＢＬ２と、正規メモリセル６３１，６３３に接続されるビット線ＢＬ１と、正規メモリセル６３２，６３４に接続されるビット線ＢＬ２とを含む。
【０１５４】
メモリセルアレイ６１０は、さらに、ソース線ＳＬ１，ＳＬ２を含む。ソース線ＳＬ１とソース線ＳＬ２は、正規メモリセル６３１〜６３４が配置される領域とスペアメモリセル６２１〜６２４が配置される領域との境界部分で配置の入換えがなされている。
【０１５５】
すなわちソース線ＳＬ１はスペアメモリセルが配置される領域においてはスペアメモリセル６２１，６２２に接続されている。そして正規メモリセルが配置される領域においては隣のメモリセル行にある正規メモリセル６３３，６３４に接続されている。また、ソース線ＳＬ２はスペアメモリセルが配置される領域においてはスペアメモリセル６２３，６２４に接続されている。そして正規メモリセルが配置される領域においては隣のメモリセル行にある正規メモリセル６３１，６３２に接続されている。
【０１５６】
ここで、データ読出時にワード線ＲＷＬ２が活性化されビット線ＢＬ２とスペアビット線ＳＢＬ２とが同時に選択され並列読出が行なわれる場合について説明する。図では、選択を示すためにワード線ＲＷＬ２およびスペアビット線ＳＢＬ２とビット線ＢＬ２は太線で示されている。
【０１５７】
このように選択が行なわれた場合には、スペアメモリセル６２４および正規メモリセル６３４に電流が流れることになる。ここで正規メモリセル６３４に流れる読出電流は、ビット線ＢＬ２からメモリセル６３４を通り抜けてソース線ＳＬ１に流入する。一方スペアメモリセル６２４に流れる電流はスペアビット線ＳＢＬ２からスペアメモリセル６２４を通り抜けてソース線ＳＬ２に流入する。
【０１５８】
このようにスペアメモリセルが配置される領域と正規メモリセルが配置される領域との境界部分でソース線の入換えを行なうことにより読出電流が流れる経路をメモリセルアレイ内において分離することができる。したがって、複数データを同時に読出すときのソース線の電気抵抗の影響を低減することができる。
【０１５９】
図２３は、読出電流経路を分離する構成の第１の変形例を示した図である。
図２３を参照して、メモリセルアレイ６１０ａは、スペアメモリセル６２１〜６２４と、正規メモリセル６３１〜６３４とを含む。
【０１６０】
スペアメモリセル６２１，６２２および正規メモリセル６３１，６３２は同一の行に配置されこの行に対応して読出時に選択を行なうためのワード線ＲＷＬ１と書込時に行選択を行なうためのディジット線ＤＬ１とが設けられる。
【０１６１】
スペアメモリセル６２３，６２４および正規メモリセル６３３，６３４は同一の行に配置されこの行に対応して読出時に選択を行なうためのワード線ＲＷＬ２と書込時に行選択を行なうためのディジット線ＤＬ２とが設けられる。
【０１６２】
メモリセルアレイ６１０ａは、スペアメモリセル６２１，６２３に接続されるスペアビット線ＳＢＬ１と、スペアメモリセル６２２，６２４に接続されるスペアビット線ＳＢＬ２と、正規メモリセル６３１，６３３に接続されるビット線ＢＬ１と、正規メモリセル６３２，６３４に接続されるビット線ＢＬ２とを含む。
【０１６３】
以上のメモリセル、ワード線、ディジット線、ビット線の配置については、図２２の場合と同様である。以下に説明するソース線の配置が図２３と図２２とは異なる。
【０１６４】
メモリセルアレイ６１０ａは、さらに、ソース線ＳＬ１〜ＳＬ３を含む。ソース線ＳＬ１〜ＳＬ３の各々は、スペアメモリセル６２１〜６２４が配置される領域と正規メモリセル６３１〜６３４が配置される領域の境界部分で隣接するソース線の延長上にシフトしている。
【０１６５】
すなわち、ソース線ＳＬ１は、正規メモリセルが配置される領域では、ソース線ＳＬ２のスペアメモリセルアレイが配置される領域に存在する部分の延長上に１行分シフトして配置される。ソース線ＳＬ１は、正規メモリセル６３１，６３２に接続される。
【０１６６】
ソース線ＳＬ２は、スペアメモリセルが配置される領域においては、スペアメモリセル６２１，６２２に接続される。そして、ソース線ＳＬ２は、正規メモリセルが配置される領域では、ソース線ＳＬ３のスペアメモリセルアレイが配置される領域に存在する部分の延長上に１行分シフトして配置される。ソース線ＳＬ２は、正規メモリセル６３３，６３４に接続される。
【０１６７】
ソース線ＳＬ３は、スペアメモリセルが配置される領域においては、スペアメモリセル６２３，６２４に接続される。そして、ソース線ＳＬ３は、正規メモリセルが配置される領域では、図示しないソース線ＳＬ４のスペアメモリセルアレイが配置される領域に存在する部分の延長上に１行分シフトして配置される。
【０１６８】
このようにソース線をシフトしてずらすことにより図２２に示した場合よりもソース線の交差部分をなくすることができ、ソース線を１つの配線層で形成することができる。
【０１６９】
このような配置とすれば、選択されたメモリセル６３４に流れる電流はビット線ＢＬ２からメモリセル６３４を通りソース線ＳＬ２に流入して接地線ＧＬ１に至る。また選択されたスペアメモリセル６２４に流れる電流はスペアビット線ＳＢＬ２からスペアメモリセル６２４を通りソース線ＳＬ３を介して接地線ＧＬ１に至る。したがって、使用するソース線を別々にできるので、リードデータバスからビット線を介してソース線に至る読出電流パスをメモリセルアレイ内において分離できるので、複数データを同時に読出すときのソース線の電気抵抗の影響を低減することができる。
【０１７０】
図２４は、読出電流経路を分離する構成の第２の変形例を示した図である。
図２４を参照して、メモリセルアレイ６１０ｂは、図２２に示したメモリセルアレイ６１０の構成において、ソース線ＳＬ１，ＳＬ２は入換えを行なわず代わりにワード線ＲＷＬ１，ＲＷＬ２を途中で入換えている。この入換えは、スペアメモリセル６２１〜６２４が配置される領域と正規メモリセル６３１〜６３４が配置される領域の境界部分で行なわれる。
【０１７１】
すなわち、ワード線ＲＷＬ１は、スペアメモリセルが配置される領域では、スペアメモリセル６２１，６２２に接続される。そして、ワード線ＲＷＬ１は、正規メモリセルが配置される領域では、正規メモリセル６３３，６３４に接続される。
【０１７２】
また、ワード線ＲＷＬ２は、スペアメモリセルが配置される領域では、スペアメモリセル６２３，６２４に接続される。そして、ワード線ＲＷＬ２は、正規メモリセルが配置される領域では、正規メモリセル６３１，６３２に接続される。
【０１７３】
ここで、ワード線ＲＷＬ２が活性化されビット線ＢＬ２およびスペアビット線ＳＢＬ２が選択されて読出が行なわれる場合を考える。この場合スペアメモリセル６２４および正規メモリセル６３２が選択される。これらの選択されたセルは異なる行に存在している。ソース線はメモリセル行に対応して設けられているので、読出電流が流れる経路はソース線部分は分離される。
【０１７４】
リードデータバスからビット線を経由してソース線に至る読出電流経路をスペアメモリセルと正規メモリセルとで分離することができるので、複数データを同時に読出すときのソース線の電気抵抗の影響を低減することができる。
【０１７５】
図２５は、読出電流経路を分離する構成の第３の変形例を示した図である。
図２５を参照して、メモリセルアレイ６１０ｃは、スペアメモリセル６２１〜６２４と、正規メモリセル６３１〜６３４とを含む。
【０１７６】
スペアメモリセル６２１，６２２および正規メモリセル６３１，６３２は同一の行に配置されこの行に対応して読出時に選択を行なうためのワード線ＲＷＬ１と書込時に行選択を行なうためのディジット線ＤＬ１とが設けられる。
【０１７７】
スペアメモリセル６２３，６２４および正規メモリセル６３３，６３４は同一の行に配置されこの行に対応して読出時に選択を行なうためのワード線ＲＷＬ２と書込時に行選択を行なうためのディジット線ＤＬ２とが設けられる。
【０１７８】
メモリセルアレイ６１０ｃは、スペアメモリセル６２１，６２３に接続されるスペアビット線ＳＢＬ１と、スペアメモリセル６２２，６２４に接続されるスペアビット線ＳＢＬ２と、正規メモリセル６３１，６３３に接続されるビット線ＢＬ１と、正規メモリセル６３２，６３４に接続されるビット線ＢＬ２とを含む。
【０１７９】
以上のメモリセル、ワード線、ディジット線、ビット線の配置については、図２２の場合と同様である。以下に説明するソース線の配置が図２５と図２２とは異なる。
【０１８０】
メモリセルアレイ６１０ｃは、さらに、スペアメモリセル６２１〜６２４が配置される領域と正規メモリセル６３１〜６３４が配置される領域との境界部分に設けられる接地線ＧＬ２を含む。これによりメモリセルの第１行目に対応するソース線はソース線ＳＬ１ａとソース線ＳＬ１ｂとに分離されている。同様にメモリセルの第２行に対応するソース線はソース線ＳＬ２ａとソース線ＳＬ２ｂとに分離されている。
【０１８１】
ワード線ＲＷＬ２およびビット線ＳＢＬ２、ＢＬ２によってスペアメモリセル６２４および正規メモリセル６３４のデータが同時に読出される場合を考える。正規メモリセル６３４に流れる電流はソース線ＳＬ２ａを介して接地線ＧＬ２に流入するので、スペアメモリセル６２４の読出電流が流れるソース線ＳＬ２ｂに与える影響を低減することができる。
【０１８２】
このように、スペアメモリセルが配置される領域と正規メモリセルが配置される領域の境界部分でソース線の電位を固定することによってリードデータバスからビット線を介してソース線に至る読出電流経路を分離できるので、複数データを同時に読出すときのソース線の電気抵抗の影響を低減することができる。
【０１８３】
図２６は、読出電流経路を分離する構成の第４の変形例を示した図である。
図２６を参照して、メモリセルアレイ６１０ｄは、スペアメモリセル６２１〜６２４と、正規メモリセル６３１〜６３４とを含む。
【０１８４】
スペアメモリセル６２１，６２２および正規メモリセル６３１，６３２は同一の行に配置されこの行に対応して読出時に選択を行なうためのワード線ＲＷＬ１と書込時に行選択を行なうためのディジット線ＤＬ１とが設けられる。
【０１８５】
スペアメモリセル６２３，６２４および正規メモリセル６３３，６３４は同一の行に配置されこの行に対応して読出時に選択を行なうためのワード線ＲＷＬ２と書込時に行選択を行なうためのディジット線ＤＬ２とが設けられる。
【０１８６】
メモリセルアレイ６１０ｄは、スペアメモリセル６２１，６２３に接続されるスペアビット線ＳＢＬ１と、スペアメモリセル６２２，６２４に接続されるスペアビット線ＳＢＬ２と、正規メモリセル６３１，６３３に接続されるビット線ＢＬ１と、正規メモリセル６３２，６３４に接続されるビット線ＢＬ２とを含む。
【０１８７】
以上のメモリセル、ワード線、ディジット線、ビット線の配置については、図２２の場合と同様である。以下に説明する接地線およびソース線の配置が図２６と図２２とは異なる。
【０１８８】
メモリセルアレイ６１０ｄの外部には、スペアビット線ＳＢＬ１に近接してこれと平行に接地線ＧＬ１が配置され読出用のワード線ＲＷＬ１に近接してこれと平行に接地線ＧＬ３が配置されている。接地線ＧＬ１，ＧＬ３は接地電位の供給源に接続されている。
【０１８９】
メモリセルアレイ６１０ｄは、さらに、メモリセル行に対して斜め方向に沿って互いに平行に配置されるソース線ＳＬ１〜ＳＬ５を含む。ソース線ＳＬ２はメモリセル６２３に接続される。ソース線ＳＬ１はメモリセル６２１，６２４に接続される。ソース線ＳＬ４はメモリセル６２２，６３３に接続される。ソース線ＳＬ３はメモリセル６３１，６３４に接続される。ソース線ＳＬ５はメモリセル６３２に接続される。
【０１９０】
このように、スペアメモリセルが配置される領域と正規メモリセルが配置される領域をまたいでソース線を斜め方向に配置する。このようにソース線を設けることにより、選択された正規メモリセル６３４と選択されたスペアメモリセル６２４が同一の行に存在する場合においても、これら選択セルが使用するソース線はそれぞれソース線ＳＬ３，ＳＬ１となり別々となる。したがって、リードデータバスからビット線を経由してソース線に至る読出電流経路を分離することができ、複数データを同時に読出すときのソース線の電気抵抗の影響を低減することができる。
【０１９１】
図２７は、読出電流経路を分離する構成の第５の変形例を示した図である。
図２７を参照して、メモリセルアレイ６１０ｅは、スペアメモリセル６２１〜６２４と、正規メモリセル６３１〜６３４，６４１〜６４４とを含む。
【０１９２】
スペアメモリセル６２１，６２２および正規メモリセル６３１，６３２は同一の行に配置されこの行に対応してソース線ＳＬ１と書込時に行選択を行なうためのディジット線ＤＬ１とが設けられる。
【０１９３】
スペアメモリセル６２３，６２４および正規メモリセル６３３，６３４は同一の行に配置されこの行に対応してソース線ＳＬ２と書込時に行選択を行なうためのディジット線ＤＬ２とが設けられる。
【０１９４】
正規メモリセル６４１，６４２は同一の行に配置されこの行に対応してソース線ＳＬ３と書込時に行選択を行なうためのディジット線ＤＬ３とが設けられる。正規メモリセル６４３，６４４は同一の行に配置されこの行に対応してソース線ＳＬ４と書込時に行選択を行なうためのディジット線ＤＬ４とが設けられる。
【０１９５】
メモリセルアレイ６１０ｅは、スペアメモリセル６２１，６２３に接続されるスペアビット線ＳＢＬ１と、スペアメモリセル６２２，６２４に接続されるスペアビット線ＳＢＬ２と、正規メモリセル６３１，６３３，６４１，６４３に接続されるビット線ＢＬ１と、正規メモリセル６３２，６３４，６４２，６４４に接続されるビット線ＢＬ２とを含む。
【０１９６】
図２７では、図２６とは異なり、ソース線の代わりにワード線がメモリセル行に対して斜めに配置される。すなわち、メモリセルアレイ６１０ｅは、さらに、メモリセルの行に対して斜め方向に配置されるワード線ＲＷＬ１〜ＲＷＬ５を含む。
【０１９７】
ワード線ＲＷＬ１は、スペアメモリセル６２１，６２４と正規メモリセル６４１，６４４に接続される。ワード線ＲＷＬ２はスペアメモリセル６２３と正規メモリセル６４３とに接続される。ワード線ＲＷＬ３は、正規メモリセル６３１，６３４に接続される。ワード線ＲＷＬ４は、スペアメモリセル６２２と正規メモリセル６３３，６４２とに接続される。ワード線ＲＷＬ５は正規メモリセル６３２に接続される。
【０１９８】
ワード線ＲＷＬ１が活性化されビット線ＢＬ２およびスペアビット線ＳＢＬ２によってコラムの選択が行なわれる場合には、正規メモリセル６４４が選択され、同時にスペアメモリセル６２４が選択される。正規メモリセル６４４に流れる読出電流は、ソース線ＳＬ４を経由して接地線ＧＬ１に流入する。またスペアメモリセル６２４を流れる読出電流はソース線ＳＬ２を経由して接地線ＧＬ１に流入する。このようにすることにより、メモリセルアレイ内のソース線を共有せずリードデータバスからビット線を経由してソース線に至る読出電流経路を分離することができ、複数データを同時に読出すときのソース線の電気抵抗の影響を低減することができる。
【０１９９】
以上説明したように、実施の形態３の構成によれば、正規メモリセルからのデータとスペアメモリセルからのデータの読出を並列的に同時に行なう場合において、並列アクセスされる複数の読出電流経路が分離されるので、ソース線の電気抵抗によりアクセスタイムを損なうことがなくなる。
【０２００】
なお、以上の実施の形態においては、スペアメモリセルと正規メモリセルとに対して同時にアクセスを行なう場合について主に説明したが、複数の正規メモリセルに対して同時にアクセスを行なう場合にもそのまま適用が可能である。具体的には、図１３に示したような１つの選択信号によって複数の正規のビット線対が選択されるような場合においても実施の形態２〜実施の形態３の構成を適用することができる。
【０２０１】
［実施の形態４］
従来のトンネル磁気抵抗素子（ＴＭＲ）などを用いたＭＲＡＭでは、メモリセルデータの読出時に、データの読出用の参照値発生に用いる参照用メモリセル（以下ダミーセルとも称する）が簡単に構成できないという問題点があった。実施の形態４では、この問題点の解決について説明する。
【０２０２】
図２８は、実施の形態４の記憶装置に用いられるメモリセルアレイの構成とメモリセルアレイからの読出に関する構成とを示した回路図である。
【０２０３】
図２８を参照して、メモリセルアレイ７１０は、図２に示したメモリセルアレイ１０の構成において、スペアダミーメモリセル４１〜４４に代えてそれぞれスペアダミーメモリセル７４１〜７４４を含み、ダミーメモリセル５１〜５８に代えてダミーメモリセル７５１〜７５８を含む。メモリセルアレイ７１０の他の部分の構成は、図２で説明したメモリセルアレイ１０と同様であるので説明は繰返さない。
【０２０４】
ダミーメモリセル７４１〜７４４，７５１〜７５８は、各々磁気抵抗素子を含む。ダミーメモリセル７４１〜７４４は、各々の抵抗値がＲｍａｘとなるように磁気抵抗素子にデータ書込が行なわれている。一方、ダミーメモリセル７５１〜７５８には、各々の抵抗値がＲｍｉｎとなるように磁気抵抗素子にデータが書込まれている。
【０２０５】
実施の形態４に係る記憶装置は、ワード線ＷＬｊ，ＷＬｊ＋１，…，ダミーワード線ＤＷＬ１，ＤＷＬ０を駆動するワード線駆動回路７１１と、メモリセルアレイ７１０からのデータの読出を行なう読出回路７０９とをさらに含む。ワード線駆動回路７１１は、上位のロウアドレス信号ＲＡＵの所定のビットと信号／ＲＡ０とを受けてワード線ＷＬｊを駆動するＡＮＤ回路７１６と、アドレス信号ＲＡＵの対応するビットと信号ＲＡ０とを受けてワード線ＷＬｊ＋１を駆動するＡＮＤ回路７１２と、アドレス信号ＲＡＵの対応するビットと信号ＲＡ０とに応じてダミーワード線ＤＷＬ１を駆動するＡＮＤ回路７１４と、信号ＲＡＵの所定のビットと信号／ＲＡ０とに応じてダミーワード線ＤＷＬ０を駆動するＡＮＤ回路７１８とを含む。図２８においては、信号／ＲＡ０がＨレベルに活性化されワード線ＷＬｊとダミーワード線ＤＷＬ０とが活性化されている場合が示されている。これらの活性化された２つのワード線には各ビット線対に含まれる２つのビット線のうちの１つずつが対応する。
【０２０６】
具体的に、コラム選択信号である信号ＣＳＬ０２が活性化されビット線ＢＬ３および／ＢＬ３が選択されるときを考える。ワード線ＷＬｊとビット線／ＢＬ３との交点にはメモリセルが配置されていないので、ビット線／ＢＬ３を参照メモリセル７５６からの参照値の読出に使用することができる。したがってワード線ＷＬｊの活性化時にはダミーワード線ＤＷＬ０，ＤＷＬ１のうちのダミーワード線ＤＷＬ０が選択されて活性化される。
【０２０７】
反対にワード線ＷＬｊ＋１が活性化される場合には、ビット線／ＢＬ３はメモリセル３６のデータ読出に用いられるため、参照値を伝達することができない。したがって参照値はビット線ＢＬ３を用いて伝達する必要がある。このため、ダミーワード線ＤＷＬ１がダミーワード線ＤＷＬ０の代わりに選択される。このときビット線ＢＬ３を介してダミーメモリセル７５５の参照値がビット線ＢＬ３を介してリードデータバスに伝達される。
【０２０８】
読出回路７０９は、信号／ＲＡ０が活性化されたときにデータバスＲＤＢ１，／ＲＤＢ１，ＲＤＢ２，／ＲＤＢ２をそれぞれノードＮＤＡＴＡ１，ＮＲＥＦ１，ＮＤＡＴＡ２，ＮＲＥＦ２に接続する接続回路７２２と、信号ＲＡ０が活性化時に、データバスＲＤＢ１，／ＲＤＢ１，ＲＤＢ２，／ＲＤＢ２をそれぞれノードＮＲＥＦ１，ＮＤＡＴＡ１，ＮＲＥＦ２，ＮＤＡＴＡ２に接続する接続回路７２４と、ノードＮＤＡＴＡ１，ＮＲＥＦ１に入力が接続されるセンスアンプ７２６と、ノードＮＤＡＴＡ２，ＮＲＥＦ２に入力が接続されるセンスアンプ７２８と、センスアンプ７２６の出力を信号φ１に応じてノードＮＯＵＴに伝達するスイッチ７３０と、センスアンプ７２８の出力を信号φ２に応じてノードＮＯＵＴに伝達するスイッチ７３２とを含む。
【０２０９】
接続回路７２２，７２４によってデータバスＲＤＢ１，／ＲＤＢ１のうちアドレスに対応する読出対象となるメモリセルに接続されるデータバスがノードＮＤＡＴＡ１に接続され、ダミーセルに接続されるデータバスがノードＮＲＥＦ１に接続される。同様にデータバスＲＤＢ２，／ＲＤＢ２のうち読出対象となるメモリセルに接続されるデータバスがノードＮＤＡＴＡ２に接続され、ダミーセルに接続されるデータバスがノードＮＲＥＦ２に接続される。ノードＮＲＥＦ１とノードＮＲＥＦ２とは電気的に接続されている。
【０２１０】
図２９は、センスアンプからメモリセルに流れる電流の経路を説明するための図である。
【０２１１】
図２９を参照して、図２８におけるスペアメモリセル２３、メモリセル３５、スペアダミーメモリセル７４４およびダミーメモリセル７５６が選択され、センスアンプ７２６，７２８に接続されている状態において流れる電流について説明する。センスアンプ７２６は、電源ノードからノードＮＤＡＴＡ１に向けて電流Ｉｓを流す電流源７６２と、電源ノードからノードＮＲＥＦ１に向けて電流Ｉｓを流す電流源７６４と、ノードＮＤＡＴＡ１，ＮＲＥＦ１に入力が接続される比較回路７６６とを含む。
【０２１２】
センスアンプ７２８は、電源ノードからノードＮＤＡＴＡ２に向けて電流Ｉｓを流す電流源７７２と、電源ノードからノードＮＲＥＦ２に向けて電流Ｉｓを流す電流源７７４と、ノードＮＤＡＴＡ２，ＮＲＥＦ２に入力が接続される比較回路７７６とを含む。
【０２１３】
ここで、ダミーセルが接続される側は、ノードＮＲＥＦ１とノードＮＲＥＦ２とが電気的に接続されているので、ダミーセル７５６の抵抗値Ｒｍｉｎとダミーセル７４４の抵抗値Ｒｍａｘとが合成されて、その結果リファレンスレベルが発生される。この合成され発生されたリファレンスレベルと正規メモリセル３５の抵抗値Ｒｃｅｌｌに流れる電流値に基づくレベルとが比較回路７６６で比較される。同様にスペアメモリセル２３の抵抗値Ｒｓｃｅｌｌに流れる電流に応じたレベルがリファレンスレベルと比較回路７７６で比較される。これらの比較動作によってデータの判定が行なわれる。
【０２１４】
再び図２８を参照して、センスアンプ７２６，７２８でデータ判定が行なわれた後に、センスアンプ７２６，７２８のいずれか一方の出力が選択される。たとえば、この選択は、ノーマルセルデータあるいはスペアセルデータのいずれかの選択に対応する。
【０２１５】
信号φ１は、データバスＲＤＢ１，／ＲＤＢ１の対によって選択されるデータを最終的に選択する場合に活性化される。一方、信号φ２はデータバスＲＤＢ２，／ＲＤＢ２によって伝達されたデータを最終的に選択する場合に活性化される。
【０２１６】
図２８では、スペアダミーメモリセル７４１〜７４４に抵抗値Ｒｍａｘに対応するデータが書込まれており、ダミーメモリセル７５１〜７５８に抵抗値Ｒｍｉｎに対応するデータが書込まれている。これらのデータ書込について説明する。
【０２１７】
まずウェハプロセス終了時には、ＴＭＲ素子の固定磁化層を一定の方向に向けるための磁化プロセスによる処理がなされている。これにより、自由磁化層も固定磁化層と同じ向きに磁化されるので、すべてのメモリセル（ダミーメモリセル，スペアメモリセルを含む）は抵抗値Ｒｍｉｎに対応するデータが書込まれた状態になっている。
【０２１８】
次に所定のテストモードに設定し、スペアコラム上のダミーセル、すなわちスペアダミーメモリセル７４１〜７４４に抵抗値Ｒｍａｘに対応するデータを書込む。このようにメモリセルアレイの一部のダミーメモリセルを書換える作業が行なわれた後、通常のモードに設定されＭＲＡＭの動作テストが行なわれる。
【０２１９】
スペアダミーメモリセル７４１〜７４４に抵抗値Ｒｍａｘに対応するデータを書込む動作は基本的には一度でよい。ただし信頼性を向上させるために、ＭＲＡＭの電源投入時などに再書込動作を行なってもよい。図２８の例ではスペアダミーメモリセル７４１〜７４４に抵抗値Ｒｍａｘに対応するデータを書込み、ダミーメモリセル７５１〜７５８は初期状態のまま抵抗値Ｒｍｉｎに対応するデータを保持する例を示した。もちろん、スペアダミーメモリセル側を抵抗値Ｒｍｉｎに設定し、通常のダミーメモリセル側を抵抗値Ｒｍａｘに対応させてもよい。しかし、図２８に示した例の方が、抵抗値Ｒｍａｘに対応するダミーメモリセル数が少ないので、初期状態からダミーメモリセルに書込を行なうためのテストサイクル数が少なくて済むという利点がある。
【０２２０】
図２８では、ダミーメモリセルの一部をデータを初期状態から書換えることにより、異なるデータを保持する２つのダミーメモリセルを用いて参照レベルを発生する場合について説明した。このようなダミーセルデータの書込動作をダミーセルの構成を変更することにより不要とすることができる。
【０２２１】
図３０は、ダミーセルデータの書込が不要となるダミーセルの変形例の構成を説明するための回路図である。
【０２２２】
図３０を参照して、メモリセルは通常はトランスミッションゲートＴＧと抵抗値Ｒｍｉｎを保持するＴＭＲ素子とが直列に接続された構成を有する。これに加えΔＲの抵抗値を有する抵抗素子をトランスミッションゲートＴＧとＴＭＲ素子との間に直列に接続すればよい。抵抗値ΔＲはＲｍａｘ−Ｒｍｉｎに等しくなるように設定する。
【０２２３】
具体的には、ゲートに所定の電位Ｖｒｅｆを与えたＮチャネルＭＯＳトランジスタをΔＲの抵抗値を有する抵抗素子として用いることができる。このようにすれば、スペアコラム上のスペアダミーメモリセルのみ初期状態において抵抗値Ｒｍａｘを有することになる。その結果、初期状態において抵抗値Ｒｍｉｎに接続されているダミーセルとスペアダミーメモリセルとが合成されることにより、抵抗値Ｒｍｉｎ＋ΔＲ／２に対応する参照レベルが発生される。
【０２２４】
このようにスペアコラム上のダミーメモリセルのみ異なる構成を有するようにすれば、ウェハプロセス終了後に一部のダミーセルに抵抗値Ｒｍａｘに相当するデータを書込む必要がなくなる。その結果生産工程を１つ短縮することができ、その分コストを低減することができる。
【０２２５】
［実施の形態５］
図３１は、実施の形態５で用いられるメモリセルアレイと読出回路の説明をするための回路図である。
【０２２６】
図３１を参照して、メモリセルアレイ７６０は、複数のメモリセルが同時に選択されて読出される構成である。また、メモリセルアレイ７６０は、ダミーメモリセルがコラム方向に沿って配置されるダミーコラム構成でもある。
【０２２７】
メモリセルアレイ７６０は、メモリセル８０２〜８０５，８１２〜８１５および８２２〜８２５と、スペアメモリセル８００，８０１，８１０，８１１，８２０，８２１と、ダミーメモリセル８０６，８１６，８２６とを含む。
【０２２８】
メモリセル８００〜８０６はワード線ＷＬｊとビット線ＳＢＬ０，ＳＢＬ１，ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４およびＤＢＬとの交点にそれぞれ配置される。メモリセル８１０〜８１６はワード線ＷＬｊ＋１とビット線ＳＢＬ０，ＳＢＬ１，ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４およびＤＢＬとの交点にそれぞれ配置される。メモリセル８２０〜８２６はワード線ＷＬｎとビット線ＳＢＬ０，ＳＢＬ１，ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４およびＤＢＬとの交点にそれぞれ配置される。
【０２２９】
メモリセルアレイ７６０は、さらに、スペアビット線ＳＢＬ０とデータバスＲＤＢ１とを信号ＳＣＳＬ１に応じて接続するスイッチ回路８３０と、スペアビット線ＳＢＬ１とデータバスＲＤＢ２とを信号ＳＣＳＬ０に応じて接続するスイッチ回路８３１と、ビット線ＢＬ１，ＢＬ２を信号ＳＣＬ１の活性化に応じてそれぞれデータバスＲＤＢ１，ＲＤＢ２に接続するスイッチ回路８３２と、ビット線ＢＬ３，ＢＬ４を信号ＣＳＬ２の活性化に応じてそれぞれデータバスＲＤＢ１，ＲＤＢ２に接続するスイッチ回路８３３と、ダミービット線ＤＢＬを信号ＤＣＳＬの活性化に応じてデータバスＤＤＢに接続するスイッチ回路８３４とを含む。
【０２３０】
読出回路８０９は、信号φ１に応じてデータバスＲＤＢ１をノードＮＤＡＴＡに接続するスイッチ回路８４２と、信号φ２に応じてデータバスＲＤＢ２をノードＮＤＡＴＡに接続するスイッチ回路８４４と、ノードＮＤＡＴＡとノードＮＲＥＦとに入力が接続されるセンスアンプ８４６とを含む。ノードＮＲＥＦにはデータバスＤＤＢが接続される。
【０２３１】
ダミーメモリセル８０６，８１６，８２６には参照レベルを発生するための抵抗体が用いられる。この抵抗体の抵抗値は望ましくは、Ｒｍｉｎ＋ΔＲ／２に設定される。ここでΔＲ＝Ｒｍａｘ−Ｒｍｉｎである。
【０２３２】
図３１に示した構成では、ビット線ＢＬ３，ＢＬ４に対応する２つのコラムの選択が並列的に行なわれ、センスアンプ８４６へ入力される直前において、コラムアドレスの他のビットに基づいていずれか一方が選択される。
【０２３３】
以上により、ダミーコラム構成を利用して高速アクセスが実現できる。
図３２は、読出回路の変形例を示した図である。
【０２３４】
図３２を参照して、この変形例では図３１における読出回路８０９に代えて読出回路８４９を設ける。読出回路８４９は、データバスＲＤＢ１に一方の入力が接続されデータバスＤＤＢに他方の入力が接続されるセンスアンプ８５２と、データバスＲＤＢ２に一方の入力が接続されデータバスＤＤＢに他方の入力が接続されるセンスアンプ８５４と、センスアンプ８５２の出力を信号φ１の活性化に応じてノードＮＯＵＴに伝達するスイッチ回路８５６と、信号φ２の活性化に応じてセンスアンプ８５４の出力をノードＮＯＵＴに伝達するためのスイッチ回路８５８とを含む。
【０２３５】
図３２に示すように、センスアンプの出力側で最終的に読出を行なうメモリセルを特定してもよい。
【０２３６】
図３３は、図３１と同様にダミーメモリセルがコラム方向に沿って配置されるダミーコラム構成の他の例を示した回路図である。
【０２３７】
図３３を参照して、メモリセルアレイ８６０は、図３１に示したメモリセルアレイ７６０の構成に加えてダミーメモリセル８０７，８１７，８２７を含み、スイッチ回路８３０〜８３４に代えてスイッチ回路８６１〜８７４を含む。なお、ダミーメモリセル８０６，８１６，８２６は、図３１においてはダミービット線ＤＢＬに接続されていたが、図３３においてはダミービット線ＤＢＬ０に接続されている。ダミーメモリセル８０７，８１７，８２７は、ダミービット線ＤＢＬ０に隣接するダミービット線ＤＢＬ１に接続されている。
【０２３８】
スイッチ回路８６１は、信号ＳＣＳＬ１の活性化に応じてビット線ＳＢＬ０をデータバスＲＤＢ１に接続する。スイッチ回路８６２は、信号ＳＣＳＬ０の活性化に応じてビット線ＳＢＬ０をデータバスＲＤＢ３に接続する。スイッチ回路８６３は、信号ＳＣＳＬ１の活性化に応じてビット線ＳＢＬ１をデータバスＲＤＢ２に接続する。スイッチ回路８６４は、信号ＳＣＳＬ０の活性化に応じてビット線ＳＢＬ１をデータバスＲＤＢ４に接続する。
【０２３９】
スイッチ回路８６５は、信号ＣＳＬ１の活性化に応じてビット線ＢＬ１，ＢＬ２をそれぞれデータバスＲＤＢ１，ＲＤＢ２に接続する。スイッチ回路８６６は、信号ＣＳＬ２の活性化に応じてビット線ＢＬ３，ＢＬ４をそれぞれデータバスＲＤＢ３，ＲＤＢ４に接続する。
【０２４０】
スイッチ回路８６８は、信号ＤＣＳＬ０の活性化に応じてダミービット線ＤＢＬ０をデータバスＲＤＢ１に接続する。スイッチ回路８７０は、信号ＤＣＳＬ１の活性化に応じてダミービット線ＤＢＬ０をデータバスＲＤＢ３に接続する。スイッチ回路８７２は、信号ＤＣＳＬ０の活性化に応じてダミービット線ＤＢＬ１をデータバスＲＤＢ２に接続する。スイッチ回路８７４は、信号ＤＣＳＬ１の活性化に応じてダミービット線ＤＢＬ１をデータバスＲＤＢ４に接続する。
【０２４１】
読出回路８７６は、データバスＲＤＢ１，ＲＤＢ３に２つの入力ノードが接続されるセンスアンプ８７８と、データバスＲＤＢ２，ＲＤＢ４に２つの入力ノードが接続されるセンスアンプ８８０と、信号φ１の活性化に応じてセンスアンプ８７８をノードＮＯＵＴに伝達するスイッチ回路８８２と、信号φ２の活性化に応じてセンスアンプ８８０をノードＮＯＵＴに伝達するスイッチ回路８８４とを含む。
【０２４２】
ダミーメモリセル８０６，８１６，８２６，８０７，８１７，８２７の各々は、ダミーレベルを発生するための抵抗体を含む。この抵抗体の抵抗値は望ましくはＲｍｉｎ＋ΔＲ／２である。ここでΔＲ＝Ｒｍａｘ−Ｒｍｉｎである。図３３に示した構成では、ノーマルコラム２列が並列に選択されるかまたはスペアコラム２列が並列選択される。そしてセンスアンプによる判定が行なわれた後に並列選択されたメモリセルのうちのいずれかが最終的に選択される。
【０２４３】
データバスＲＤＢ１，ＲＤＢ３によって最終的に読出すべきメモリセルのデータが伝達される場合には信号φ１を活性化させることによって最終の選択が行なわれる。一方データバスＲＤＢ２，ＲＤＢ４によって最終的に読出すべきメモリセルのデータが伝達される場合には信号φ２を活性化させることによって最終の選択が行なわれる。
【０２４４】
図３３に示したダミーコラム構成を利用しても並列選択による高速アクセスが実現できる。
【０２４５】
図３４は、ダミーセルがコラム方向に沿って配置されるダミーコラム構成の場合にダミーセル構成を簡便化する変形例を示した回路図である。
【０２４６】
図３４を参照して、メモリセルアレイ９００は、図３３におけるメモリセルアレイ８６０の構成においてダミーメモリセル８０６，８１６，８２６，８０７，８１７，８２７に代えて、ダミーメモリセル９０１，９０３，９０５，９０２，９０４，９０６を含む。
【０２４７】
ダミーメモリセル９０１，９０３および９０５は抵抗値としてＲｍａｘを有する。一方、ダミーメモリセル９０２，９０４，９０６は抵抗値としてＲｍｉｎを有する。図３４に示した構成では、データバスＲＤＢ１，ＲＤＢ３のいずれか一方に選択メモリセルまたはスペアメモリセルのデータが伝達され、他方にはダミーメモリセルのデータの伝達が行なわれる。
【０２４８】
同様にデータバスＲＤＢ２，ＲＤＢ４のいずれか一方にはメモリセルまたはスペアメモリセルからのデータの伝達が行なわれ、他方にはダミーメモリセルからのデータの伝達が行なわれる。
【０２４９】
読出回路９０９は、信号／ＣＡ０が活性化されたときにデータバスＲＤＢ１，ＲＤＢ３，ＲＤＢ２，ＲＤＢ４をそれぞれノードＮＤＡＴＡ１，ＮＲＥＦ１，ＮＤＡＴＡ２，ＮＲＥＦ２に接続する接続回路９２２と、信号ＣＡ０が活性化時に、データバスＲＤＢ１，ＲＤＢ３，ＲＤＢ２，ＲＤＢ４をそれぞれノードＮＲＥＦ１，ＮＤＡＴＡ１，ＮＲＥＦ２，ＮＤＡＴＡ２に接続する接続回路９２４と、ノードＮＤＡＴＡ１，ＮＲＥＦ１に入力が接続されるセンスアンプ９２６と、ノードＮＤＡＴＡ２，ＮＲＥＦ２に入力が接続されるセンスアンプ９２８と、センスアンプ９２６の出力を信号φ１に応じてノードＮＯＵＴに伝達するスイッチ９３０と、センスアンプ９２８の出力を信号φ２に応じてノードＮＯＵＴに伝達するスイッチ９３２とを含む。
【０２５０】
スイッチ回路９２２，９２４によって、データバスＲＤＢ１，ＲＤＢ３のうちメモリセル接続側がノードＮＤＡＴＡ１に接続され、ダミーセル接続側がノードＮＲＥＦ１に接続される。
【０２５１】
スイッチ回路９２２，９２４によって、同様にデータバスＲＤＢ２，ＲＤＢ４のうちメモリセルに接続されるデータバスがノードＮＤＡＴＡ２に接続され、ダミーセルに接続されるデータバスがノードＮＲＥＦ２に接続される。接続回路９２２，９２４の制御はコラム選択アドレスの所定のビットたとえば最下位ビットに応じて行なわれる。たとえば接続回路９２２は最下位ビットＣＡ０が０である場合に導通し、接続回路９２４はこのビットが１である場合に導通するようにすればよい。
【０２５２】
ノードＮＲＥＦ１，ＮＲＥＦ２は読出回路９０９の内部で電気的に接続されている。これにより、ダミーセル側に関しては、抵抗値ＲｍａｘとＲｍｉｎの並列接続状態となり、２つの抵抗値が合成されてリファレンスレベルが発生される。このリファレンスレベルとノーマルセルあるいはスペアセルデータをそれぞれ比較してデータ判定がセンスアンプ９２６，９２８で行なわれる。センスアンプによる判定が行なわれた後に並列読出が行なわれたメモリセルのうちのいずれか一方が選択される。たとえばビット線ＢＬ３に対応するアドレスが入力されていた場合には信号φ１が活性化され、センスアンプ９２６からの出力が選択される。一方ビット線ＢＬ４に対応するアドレスが入力されていた場合には、ビット線ＢＬ４がデータバスＲＤＢ４を介してノードＮＤＡＴＡ２に接続されるので、信号φ２が活性化されセンスアンプ９２８の出力が選択される。
【０２５３】
なお、ダミーセル９０１，９０２には抵抗値Ｒｍａｘ，Ｒｍｉｎに対応するデータが対になるように書込まれている。これらが合成されることによりリファレンスレベルの発生が行なわれる。
【０２５４】
ダミーメモリセルへの抵抗値Ｒｍａｘに対応するデータの書込サイクルを所定のテストモードで行なうことは図２８の場合と同様である。また、ダミーメモリセルの一部の構成を図３０に示すように変形することにより、この書込サイクルが不要となることも図２８の場合と同様である。
【０２５５】
以上説明したように、図３４に示した構成においてもダミーコラム構成を利用して高速アクセスが実行でき、またリファレンスレベルの発生が容易に実現できる。
【０２５６】
図３５は、ビット線とワード線の複数の交点のうちワード線に沿って１つおきの交点にメモリセルが配置される場合におけるダミーコラム構成を説明するための回路図である。
【０２５７】
図３５を参照して、メモリセルアレイ９５０は、読出用ワード線ＷＬｊ，ＷＬｊ＋１，…，ＷＬｎ−１，ＷＬｎと、ワード線ＷＬｊ，ＷＬｊ＋１，…，ＷＬｎ−１，ＷＬｎに交差して設けられるスペアビット線ＳＢＬ１，／ＳＢＬ１，ＳＢＬ２，／ＳＢＬ２と、ワード線ＷＬｊ，ＷＬｊ＋１，…，ＷＬｎ−１，ＷＬｎに交差し、かつ、スペアビット線ＳＢＬ１，ＳＢＬ２に平行に設けられるビット線ＢＬ１〜ＢＬ４，／ＢＬ１〜／ＢＬ４とを含む。
【０２５８】
メモリセルアレイ９５０は、さらに、ワード線ＷＬｊ，ＷＬｊ＋１，…，ＷＬｎ−１，ＷＬｎに交差し、かつ、ビット線ＢＬ１〜ＢＬ４，／ＢＬ１〜／ＢＬ４に平行に設けられるダミービット線ＤＢＬ０，／ＤＢＬ０，ＤＢＬ１，／ＤＢＬ１とを含む。
【０２５９】
メモリセルアレイ９５０は、さらに、スペアメモリセル９５１〜９５４，９７１〜９７４と、正規メモリセル９５５〜９６２，９７５〜９８２と、ダミーメモリセル９６３〜９６６，９８３〜９８６とを含む。
【０２６０】
スペアメモリセル９５１，９５３、正規メモリセル９５５，９５７，９５９，９６１およびダミーメモリセル９６３，９６５は、共通のワード線ＷＬｊに接続され、それぞれスペアビット線ＳＢＬ１，ＳＢＬ２、ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４、ダミービット線ＤＢＬ０，ＤＢＬ１に接続される。
【０２６１】
スペアメモリセル９５２，９５４、正規メモリセル９５６，９５８，９６０，９６２およびダミーメモリセル９６４，９６６は、共通のワード線ＷＬｊ＋１に接続され、それぞれスペアビット線／ＳＢＬ１，／ＳＢＬ２、ビット線／ＢＬ１，／ＢＬ２，／ＢＬ３，／ＢＬ４、ダミービット線／ＤＢＬ０，／ＤＢＬ１に接続される。
【０２６２】
スペアメモリセル９７１，９７３、正規メモリセル９７５，９７７，９７９，９７１およびダミーメモリセル９７３，９７５は、共通のワード線ＷＬｎ−１に接続され、それぞれスペアビット線ＳＢＬ１，ＳＢＬ２、ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４、ダミービット線ＤＢＬ０，ＤＢＬ１に接続される。
【０２６３】
スペアメモリセル９７２，９７４、正規メモリセル９７６，９７８，９８０，９８２およびダミーメモリセル９８４，９８６は、共通のワード線ＷＬｎに接続され、それぞれスペアビット線／ＳＢＬ１，／ＳＢＬ２、ビット線／ＢＬ１，／ＢＬ２，／ＢＬ３，／ＢＬ４、ダミービット線／ＤＢＬ０，／ＤＢＬ１に接続される。
【０２６４】
ダミーメモリセル９６３〜９６６，９８３〜９８６は、各々磁気抵抗素子を含む。ダミーメモリセル９６３，９６４，９８３，９８４は、各々の抵抗値がＲｍａｘとなるように磁気抵抗素子にデータ書込が行なわれている。一方、ダミーメモリセル９６５，９６６，９８５，９８６には、各々の抵抗値がＲｍｉｎとなるように磁気抵抗素子にデータが書込まれている。
【０２６５】
メモリセルアレイ９５０は、さらに、リードデータバスＲＤＢ１，／ＲＤＢ１，ＲＤＢ２，／ＲＤＢ２と、コラム選択ゲート９８７〜９９２とを含む。
【０２６６】
コラム選択ゲート９８７は、選択信号ＳＣＳＬ１に応じてスペアビット線ＳＢＬ１，／ＳＢＬ１をそれぞれリードデータバスＲＤＢ１，／ＲＤＢ１に接続する。コラム選択ゲート９８８は、選択信号ＳＣＳＬ０に応じてスペアビット線ＳＢＬ２，／ＳＢＬ２をそれぞれリードデータバスＲＤＢ２，／ＲＤＢ２に接続する。
【０２６７】
コラム選択ゲート９８９は、選択信号ＣＳＬ０１に応じてビット線ＢＬ１，／ＢＬ１をそれぞれリードデータバスＲＤＢ１，／ＲＤＢ１に接続する。コラム選択ゲート９９０は、選択信号ＣＳＬ１１に応じてビット線ＢＬ２，／ＢＬ２をそれぞれリードデータバスＲＤＢ２，／ＲＤＢ２に接続する。コラム選択ゲート９９１は、選択信号ＣＳＬ０２に応じてビット線ＢＬ３，／ＢＬ３をそれぞれリードデータバスＲＤＢ１，／ＲＤＢ１に接続する。コラム選択ゲート９９２は、選択信号ＣＳＬ１２に応じてビット線ＢＬ４，／ＢＬ４をそれぞれリードデータバスＲＤＢ２，／ＲＤＢ２に接続する。
【０２６８】
メモリセルアレイ９５０は、さらに、コラム選択ゲート１０００，１００１を含む。コラム選択ゲート１０００は、選択信号ＤＣＳＬ０に応じてビット線ＤＢＬ０，／ＤＢＬ０をそれぞれリードデータバス／ＲＤＢ１，ＲＤＢ１に接続する。コラム選択ゲート１００１は、選択信号ＤＣＳＬ１に応じてビット線ＤＢＬ１，／ＤＢＬ１をそれぞれリードデータバス／ＲＤＢ２，ＲＤＢ２に接続する。
【０２６９】
読出回路９９３は、信号／ＲＡ０が活性化されたときにデータバスＲＤＢ１，／ＲＤＢ１，ＲＤＢ２，／ＲＤＢ２をそれぞれノードＮＤＡＴＡ１，ＮＲＥＦ１，ＮＤＡＴＡ２，ＮＲＥＦ２に接続する接続回路９９４と、信号ＲＡ０が活性化時に、データバスＲＤＢ１，／ＲＤＢ１，ＲＤＢ２，／ＲＤＢ２をそれぞれノードＮＲＥＦ１，ＮＤＡＴＡ１，ＮＲＥＦ２，ＮＤＡＴＡ２に接続する接続回路９９５と、ノードＮＤＡＴＡ１，ＮＲＥＦ１に入力が接続されるセンスアンプ９９６と、ノードＮＤＡＴＡ２，ＮＲＥＦ２に入力が接続されるセンスアンプ９９７と、センスアンプ９９６の出力を信号φ１に応じて出力ノードに伝達するスイッチ９９８と、センスアンプ９９７の出力を信号φ２に応じて出力ノードに伝達するスイッチ９９９とを含む。
【０２７０】
接続回路９９４，９９５によってデータバスＲＤＢ１，／ＲＤＢ１のうちアドレスに対応する読出対象となるメモリセルに接続されるデータバスがノードＮＤＡＴＡ１に接続され、ダミーセルに接続されるデータバスがノードＮＲＥＦ１に接続される。同様にデータバスＲＤＢ２，／ＲＤＢ２のうち読出対象となるメモリセルに接続されるデータバスがノードＮＤＡＴＡ２に接続され、ダミーセルに接続されるデータバスがノードＮＲＥＦ２に接続される。ノードＮＲＥＦ１とノードＮＲＥＦ２とは電気的に接続されている。
【０２７１】
／ＲＡ０＝１となる場合には、ワード線ＷＬｊが活性化され、スペアメモリセル９５３およびメモリセル９５９が選択され、同時にダミーメモリセル９６３，９６５が選択される。データバスＲＤＢ１はメモリセル９５９のデータを伝達し、データバス／ＲＤＢ１はダミーメモリセル９６３のデータを伝達する。同様に、データバスＲＤＢ２はスペアメモリセル９５３のデータを伝達し、データバス／ＲＤＢ２はダミーメモリセル９６５のデータを伝達する。この場合には接続回路９９４が接続状態とされ、データバスとセンスアンプの入力ノードとの接続が決定される。
一方、ＲＡ０＝１となる場合にはワード線ＷＬｊ＋１が活性化される。ワード線ＷＬｊ＋１選択された場合には、ダミーセルのデータを伝達するデータバスがワード線ＷＬｊ選択された場合とは入替わる。したがって、接続回路９９５が接続状態とされ、データバスとセンスアンプの入力ノードとの接続が行なわれる。接続回路９９４，９９５の接続は、ワード線最下位アドレスＲＡ０が奇数であるか偶数であるかに応じて行なわれる。
【０２７２】
このとき、先に図２９で説明したようにダミーメモリセルの抵抗値ＲｍａｘとＲｍｉｎの並列接続が行なわれ、リファレンスレベルが発生される。このリファレンスレベルとメモリセルおよびスペアメモリセルのデータの比較が行なわれデータ判定が行なわれる。センスアンプ９９６，９９７でデータ判定が行なわれた後に、信号φ１，φ２のいずれか一方を活性化することにより最終的に出力されるデータの選択が行なわれる。
【０２７３】
信号φ１はデータバスＲＤＢ１，／ＲＤＢ１が読出すべきメモリセルのデータを伝達した場合に活性化される。信号φ２はデータバスＲＤＢ２，／ＲＤＢ２が読出すべきメモリセルのデータを伝達した場合に活性化される。
【０２７４】
図３５に示した構成によってもＭＲＡＭのアクセスの高速化と簡便なダミーセル構成の実現が図られる。
【０２７５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２７６】
【発明の効果】
本発明の記憶装置によれば、複数の読出データバスの寄生容量のアンバランスを最小にして読出マージンやアクセスタイムを向上することができる。
【０２７７】
また、複数ビットのデータを同時に読出す場合において読出電流経路の電気抵抗のばらつきを最小にして読出マージンやアクセスタイムを向上することができる。
【０２７８】
また、正規メモリセルの読出電流経路とスペアメモリセルの読出電流経路の電気抵抗の差を小さく抑えることができ、読出マージンやアクセスタイムを向上することができる。
【０２７９】
また、正規メモリセルの読出電流経路とダミーメモリセルの参照電流経路の電気抵抗の差を小さく抑えることができ、読出マージンやアクセスタイムを向上することができる。
【０２８０】
また、複数の読出電流経路をメモリセルアレイ内で分離するため、複数データを同時に読出すときの読出電流経路の電気抵抗の影響を低減することができる。
【０２８１】
また、高速アクセスを実現するとともに、簡便なダミーメモリセルによって、正確な参照レベルを発生させることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１のＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【図２】 図１におけるメモリセルアレイ１０の構成と読出／書込回路９の読出に関する構成とを示した回路図である。
【図３】 図２におけるメモリセル３１の構成を示した回路図である。
【図４】 図３に示したメモリセルの構造の第１例を示す断面図である。
【図５】 図３に示したメモリセルの構造の第２例を示す断面図である。
【図６】 図３に示したメモリセルの構造の第３例を示す断面図である。
【図７】 図２におけるセンスアンプ８３および接続ゲート８１，８２の構成例を示した回路図である。
【図８】 図２に示したメモリセルアレイ１０および読出／書込回路９の制御信号を説明するための図である。
【図９】 図２に示した読出／書込回路９の変形例である読出／書込回路９ａをメモリセルアレイ１０に適用した変形例である。
【図１０】 メモリセルアレイ１０の第１の変形例であるメモリセルアレイ１０ａの構成を示した回路図である。
【図１１】 メモリセルアレイの第２の変形例であるメモリセルアレイ１０ｂの構成を示す回路図である。
【図１２】 メモリセルアレイの第３の変形例であるメモリセルアレイ１０ｃの構成を説明するための回路図である。
【図１３】 メモリセルアレイの変形例であるメモリセルアレイ１０ｄとそれに対応する読出／書込回路９ｄの構成を示した回路図である。
【図１４】 図１３に示した構成の制御信号のデコード関係を示す図である。
【図１５】 図１３における読出／書込回路９ｄの変形例である読出／書込回路９ｅの構成を示した回路図である。
【図１６】 実施の形態２において用いられるメモリセルアレイ３１０の構成を示した回路図である。
【図１７】 図１６に示した構成において並列読出が行なわれる場合の読出電流が流れる経路を説明するための図である。
【図１８】 図１６に示した電源線の第１の変形例を示した図である。
【図１９】 図１６に示した電源線の第２の変形例を示した図である。
【図２０】 図１８に示した構成においてメモリセルアレイをさらに変形した変形例である。
【図２１】 他の変形例であるメモリセルアレイ５１０の説明をするための図である。
【図２２】 読出電流経路を分離する実施の形態３において用いられるメモリセルアレイ６１０の構成を示した回路図である。
【図２３】 読出電流経路を分離する構成の第１の変形例を示した図である。
【図２４】 読出電流経路を分離する構成の第２の変形例を示した図である。
【図２５】 読出電流経路を分離する構成の第３の変形例を示した図である。
【図２６】 読出電流経路を分離する構成の第４の変形例を示した図である。
【図２７】 読出電流経路を分離する構成の第５の変形例を示した図である。
【図２８】 実施の形態４の記憶装置に用いられるメモリセルアレイの構成とメモリセルアレイからの読出に関する構成とを示した回路図である。
【図２９】 センスアンプからメモリセルに流れる電流の経路を説明するための図である。
【図３０】 ダミーセルデータの書込が不要となるダミーセルの変形例の構成を説明するための回路図である。
【図３１】 実施の形態５で用いられるメモリセルアレイと読出回路の説明をするための回路図である。
【図３２】 読出回路の変形例を示した図である。
【図３３】 図３１と同様にダミーメモリセルがコラム方向に沿って配置されるダミーコラム構成の他の例を示した回路図である。
【図３４】 ダミーセルがコラム方向に沿って配置されるダミーコラム構成の場合にダミーセル構成を簡便化する変形例を示した回路図である。
【図３５】 ビット線とワード線の複数の交点のうちワード線に沿って１つおきの交点にメモリセルが配置される場合におけるダミーコラム構成を説明するための回路図である。
【図３６】 従来の、磁気トンネル接合部を有するメモリセルの構成を示す概略図である。
【図３７】 ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
【図３８】 ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【図３９】 ＭＴＪメモリセルに対するデータ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を説明する概念図である。
【符号の説明】
１ ＭＲＡＭデバイス、２ アドレス端子、３ａ，３ｂ 信号端子、４ データ端子、５ コントロール回路、６ 冗長制御回路、７ デコード回路、８ 選択線ドライブ回路、９，９ａ〜９ｅ 読出／書込回路、１０，１０ａ〜１０ｄ，３１０，４１０，５１０，６１０，６１０ａ〜６１０ｅ メモリセルアレイ、１１ プログラム回路、２１〜２４，２１ａ，２２ａ，２１ｃ，２２ｃ，４２１〜４２４，６２１〜６２４ スペアメモリセル、３１〜３８，４３１〜４３８，６３１〜６３４，６４３〜６４４ 正規メモリセル、４１〜４４，４１ａ，４２ａ，４１ｃ，４２ｃ スペアダミーメモリセル、５１〜５８ ダミーメモリセル、６０ 冗長制御回路、６１，６２，６１ａ，６２ａ，６１ｂ〜６６ｂ，６１ｃ，６２ｃ，６１ｄ，６２ｄ，７１〜７４，７１ｄ，７２ｄ コラム選択ゲート、８１，８１ｂ〜８１ｅ，８２，８２ｂ，８２ｃ，２０３，２０４ 接続ゲート、８３，８３ｂ〜８３ｅ，２０１，２０２ センスアンプ、９０ 半導体基板、９１，９２ ｎ型不純物領域、９３，９４，９６，９８ プラグ、９５，９７，９９導電層、１００ 強磁性体層、１０１ トンネルバリア、１０３〜１０６，１７３，１７４ トランジスタ、１７５ センス電流供給部、１７１ａ，１７１ｂ定電流供給回路、１７６，１７７ 抵抗、ＡＴＲ アクセストランジスタ、ＧＬ１〜ＧＬ３ 接地線、ＧＤＢ，／ＧＤＢ，ＧＤＢ１，／ＧＤＢ１，ＧＤＢ２，／ＧＤＢ２ グローバルデータバス、ＳＢＬ，／ＳＢＬ，ＳＢＬ１，ＳＢＬ２，／ＳＢＬ１，／ＳＢＬ２ スペアビット線、ＳＬ１〜ＳＬ５，ＳＬｊ，ＳＬｊ＋１，ＳＬｋ，ＳＬ１ａ，ＳＬ１ｂ，ＳＬ２ａ，ＳＬ２ｂ ソース線、ＤＳＬ１，ＤＳＬ０ ダミーソース線、ＤＷＬ１，ＤＷＬ０ ダミーワード線、ＤＬ，ＤＬ１〜ＤＬ４，ＤＬｊ，ＤＬｊ＋１ ディジット線、ＴＢ トンネルバリア、ＴＭＲ トンネル磁気抵抗素子、ＢＬ，ＢＬ１〜ＢＬｎ，／ＢＬ１〜／ＢＬｎ ビット線、ＷＷＬ ライトワード線、ＦＡＭＰ リードアンプ、ＲＤＢ リードデータバス、ＲＤＢ１〜ＲＤＢ４，／ＲＤＢ１〜／ＲＤＢ４ リードデータバス、ＲＷＬ，ＷＬｊ，ＷＬｊ＋１，ＲＷＬ１〜ＲＷＬ５ ワード線、ＦＬ 固定磁化層、ＶＬ 自由磁化層。

Claims (5)

1. 各々が導電性磁性体を含む複数の正規メモリセルと、
   前記複数の正規メモリセルの列に対応して配置される複数の正規ビット線と、
   前記複数の正規ビット線にそれぞれ１つずつ接続される複数の第１の参照メモリセルと、
   前記複数の正規メモリセルのうちに欠陥メモリセルが存在するときに前記欠陥メモリセルに代えて用いる複数のスペアメモリセルと、
   前記複数のスペアメモリセルの列に対応して配置される複数のスペアビット線と、
   前記複数のスペアビット線にそれぞれ１つずつ接続される複数の第２の参照メモリセルと、
   アドレス信号によって指定される読出対象メモリセルが接続される第１のビット線、前記第１のビット線を除いた前記複数の正規ビット線から選択される第２のビット線、前記読出対象メモリセルに対応するスペアメモリセルが接続される第３のビット線、前記第３のビット線を除いた前記複数のスペアビット線から選択される第４のビット線の４つのビット線に前記アドレス信号に応じて接続され、前記第２、第４のビット線にそれぞれ接続される前記第１、第２の参照メモリセルから合成してデータ読出の参照値を発生し、前記アドレス信号によって指定される前記読出対象メモリセルのデータと前記読出対象メモリセルに対応するスペアメモリセルのデータとをそれぞれ前記参照値と比較した後、いずれか一方の比較結果を読出データとして選択する読出回路とを備える、記憶装置。
2. 前記読出回路は、
   前記第１、第２の参照メモリセルを電気的に接続してデータ読出の前記参照値を合成する合成部と、
   一方入力が前記第１のビット線に接続され他方入力が前記合成部に接続される第１のセンスアンプと、
   一方入力が前記第３のビット線に接続され他方入力が前記合成部に接続される第２のセンスアンプと、
   前記第１、第２のセンスアンプのいずれか一方の出力を前記アドレス信号によって指定される前記読出対象メモリセルからの読出データとして選択する選択回路とを含む、請求項１に記載の記憶装置。
3. 前記複数の正規メモリセルは、蓄積データに応じて相異なる第１、第２の抵抗値を示し、
   前記複数の第１の参照メモリセルの各々は、前記第１の抵抗値を示し、
   前記複数の第２の参照メモリセルの各々は、前記第２の抵抗値を示す、請求項１に記載の記憶装置。
4. 前記複数の正規メモリセルは、初期状態において前記第１の抵抗値を示す、請求項３に記載の記憶装置。
5. 前記複数の正規メモリセルは、初期状態において前記第１の抵抗値を示し、
   前記複数の第２の参照メモリセルの各々は、
   前記第１の抵抗値を示す導電性磁性体と、
   前記第２の抵抗値から前記第１の抵抗値を引いた抵抗値を示す固定抵抗とを含む、請求項３に記載の記憶装置。

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