JP2003257177A

JP2003257177A - 磁気ランダムアクセスメモリ

Info

Publication number: JP2003257177A
Application number: JP2002176683A
Authority: JP
Inventors: Yoshihisa Iwata; 佳久岩田; Tomoteru Azuma; 知輝東
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 2001-12-28
Filing date: 2002-06-18
Publication date: 2003-09-12
Anticipated expiration: 2022-06-18
Also published as: JP3866621B2

Abstract

(57)【要約】【課題】クロスポイント型ＭＲＡＭの読み出し方法を
提案する。【解決手段】ＴＭＲ素子ＭＴＪは、ワード線ＷＬ１，
・・・ＷＬ５とビット線ＢＬ１，・・・ＢＬ５の交差部
に配置される。ワード線ＷＬ１，・・・ＷＬ５の一端
は、ロウ選択スイッチＲＳＷ１，・・・ＲＳＷ５を介し
て、接地点ＶＳＳに接続される。ビット線ＢＬ１，・・
・ＢＬ５の一端は、それぞれ、ビット線バイアス回路１
３−１，・・・１３−５に接続される。読み出し動作
時、ビット線バイアス回路１３−１，・・・１３−５
は、全てのビット線ＢＬ１，・・・ＢＬ５にバイアス電
位を与える。選択されたワード線ＷＬｉは、接地点ＶＳ
Ｓに短絡され、非選択のワード線ＷＬｉは、フローティ
ング状態となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、磁気抵抗（Magnet
o Resistive）効果を利用して“１”，“０”−データ
を記憶する磁気ランダムアクセスメモリ（ＭＲＡＭ：Ma
gnetic Random Access Memory）に関する。

【０００２】

【従来の技術】近年、新たな原理によりデータを記憶す
るメモリが数多く提案されているが、そのうちの一つ
に、トンネル磁気抵抗（Tunneling Magneto Resistiv
e：以後、ＴＭＲと表記する。）効果を利用して
“１”，“０”−データを記憶する磁気ランダムアクセ
スメモリがある。

【０００３】磁気ランダムアクセスメモリの提案として
は、例えば、Roy Scheuerlein et.alによる、ISSCC2000
Technical Digest p.128「A 10ns Read and Write Non
-Volatile Memory Array Using a Magnetic Tunnel Jun
ction and FET Switch in each Cell」が知られてい
る。

【０００４】磁気ランダムアクセスメモリは、ＴＭＲ素
子により、“１”，“０”−データを記憶する。ＴＭＲ
素子の基本構造は、２つの磁性層（強磁性層）により絶
縁層（トンネルバリア）を挟み込んだ構造である。但
し、ＴＭＲ素子の構造については、ＭＲ（Magneto Resi
stive）比の最適化などのため、種々の構造が提案され
ている（ＭＲ比及びＴＭＲ素子の構造については、例え
ば、特願２０００−２９６０８２号、特願２００１−３
７１４０号を参照）。

【０００５】ＴＭＲ素子に記憶されるデータは、２つの
磁性層の磁化状態が平行か、又は反平行かによって判断
される。ここで、平行とは、２つの磁性層の磁化の向き
が同じであることを意味し、反平行とは、２つの磁性層
の磁化の向きが逆向きであることを意味する。

【０００６】通常、２つの磁性層のうちの１つ（固定
層）には、反強磁性層が付設される。反強磁性層は、固
定層の磁化の向きを固定するための部材である。従っ
て、実際には、２つの磁性層のうちの他の１つ（自由
層）の磁化の向きによって、ＴＭＲ素子に記憶されるデ
ータ（“１”又は“０”）が決定される。

【０００７】ＴＭＲ素子の磁化状態が平行となった場
合、そのＴＭＲ素子を構成する２つの磁性層の間に挟ま
れた絶縁層（トンネルバリア）のトンネル抵抗は、最も
低くなる。例えば、この状態を“１”−状態とする。ま
た、ＴＭＲ素子の磁化状態が反平行となった場合、その
ＴＭＲ素子を構成する２つの磁性層の間に挟まれた絶縁
層（トンネルバリア）のトンネル抵抗は、最も高くな
る。例えば、この状態を“０”−状態とする。

【０００８】

【発明が解決しようとする課題】磁気ランダムアクセス
メモリのセルアレイ構造については、現在、メモリ容量
の大容量化、書き込み／読み出し動作の安定化などの観
点から、種々の構造が検討されている。

【０００９】例えば、現在では、１つのメモリセルを１
つの選択ＭＯＳトランジスタと１つのＴＭＲ素子（又は
ＭＴＪ(Magnetic Tunnel Junction)素子）から構成する
と共に、１ビットデータを２つのメモリセルを用いて記
憶する磁気ランダムアクセスメモリが知られている。

【００１０】しかし、この磁気ランダムアクセスメモリ
では、メモリ容量の増大を図ることが難しい。なぜな
ら、このセルアレイ構造では、１ビットデータを記憶す
るために、２つのＴＭＲ素子と２つの選択ＭＯＳトラン
ジスタが必要になるからである。

【００１１】ところで、例えば、特開２０００−３１５
３８２号、特開２０００−３１５３８３号及び特開２０
００−１６３９５０号には、選択ＭＯＳトランジスタを
用いることなく、ＴＭＲ素子のみによりメモリセルアレ
イを構成したセルアレイ構造が開示されている。

【００１２】このセルアレイ構造は、ワード線とビット
線の交差部に、それらワード線とビット線の間に接続さ
れるＴＭＲ素子を配置した構造を有するもので、クロス
ポイント型セルアレイ構造と呼ばれている。

【００１３】クロスポイント型セルアレイ構造によれ
ば、選択ＭＯＳトランジスタを用いない分だけ、メモリ
セルサイズを小さくすることができ、結果として、メモ
リ容量の増大を図ることができる。

【００１４】例えば、“Ｆ”をデザインルールの最小サ
イズとした場合、選択ＭＯＳトランジスタとＴＭＲ素子
からなるメモリセルのセルサイズは、８Ｆ^２となるの
に対し、ＴＭＲ素子のみからなるメモリセルのセルサイ
ズは、４Ｆ^２となる。つまり、ＴＭＲ素子のみからな
るメモリセルは、選択ＭＯＳトランジスタとＴＭＲ素子
からなるメモリセルに対して約半分のセルサイズを実現
できる。

【００１５】しかし、クロスポイント型セルアレイ構造
では、選択ＭＯＳトランジスタが存在しないため、読み
出し動作時に問題が発生する。

【００１６】クロスポイント型セルアレイ構造では、読
み出し動作時、選択されたワード線と選択されたビット
線との間に読み出し電流を流す。そして、その読み出し
電流が、選択されたワード線と選択されたビット線の交
差部の選択されたＴＭＲ素子に流れるときのＴＭＲ素子
の電圧降下量を検出する。

【００１７】例えば、一つの読み出し方法として、選択
されたＴＭＲ素子の両端に加わる電圧を４端子抵抗測定
法により測定し、この電圧をリファレンス電位と比較す
ることにより、読み出しデータを判別する、という方法
が知られている。また、他の読み出し方法として、選択
されたＴＭＲ素子の一端をオペアンプの２つの入力端の
一方に接続し、オペアンプの出力電位をリファレンス電
位と比較することにより読み出しデータを判別する、と
いう方法が知られている。

【００１８】後者のオペアンプを用いた読み出し方法の
場合、オペアンプの入力端の他方には、接地電位が与え
られる。また、オペアンプの出力端と入力端の一方との
間には、抵抗素子が接続される。

【００１９】この場合、ＴＭＲ素子の抵抗値をＲｍと
し、オペアンプの出力端と入力端の一方との間に接続さ
れる抵抗素子の抵抗値をＲｏとし、ＴＭＲ素子の両端に
与える電圧をＶｍとすると、オペアンプの出力電位Ｖｏ
は、Ｖｍ／Ｒｍ＝ −Ｖｏ／Ｒｏより、Ｖｏ＝ −Ｖｍ × （Ｒｏ／Ｒｍ）・・・（１）となる。

【００２０】なお、（１）式から明らかなように、オペ
アンプを用いた読み出し方法では、ＲｏをＲｍよりも十
分に大きくしておくことで、大きなゲインを得ることが
できる。

【００２１】上述の２つの読み出し方法のいずれにおい
ても、読み出し動作時には、選択されたワード線と選択
されたビット線との間に読み出し電流が流れる。

【００２２】しかし、クロスポイント型セルアレイ構造
では、ＴＭＲ素子に選択ＭＯＳトランジスタが接続され
ていないため、読み出し電流は、選択されたＴＭＲ素子
だけでなく、その他の非選択のＴＭＲ素子を経由して、
様々な経路で流れる。このため、選択されたＴＭＲ素子
のみの抵抗値（又はＴＭＲ素子の両端に加わる電圧）を
正確に評価することが難しい。

【００２３】例えば、図５３及び図５４に示すようなク
ロスポイント型セルアレイ構造を有する磁気ランダムア
クセスメモリについて考える。

【００２４】読み出し動作時、例えば、ロウデコーダＲ
Ｄ３の出力信号ＲＳＬ３及びカラムデコーダＣＤ３の出
力信号ＣＳＬ３が“Ｈ”になると、ロウ選択スイッチＲ
ＳＷ３及びカラム選択スイッチＣＳＷ３がオン状態にな
る。

【００２５】その結果、図５３の場合には、読み出し電
流は、定電流源Ｉ１から、ワード線ＷＬ３及びビット線
ＢＬ３を経由して、オペアンプＯＰ１に向かって流れ
る。

【００２６】この時、ロウデコーダＲＤ１，ＲＤ２，Ｒ
Ｄ４，ＲＤ５の出力信号ＲＳＬ１，ＲＳＬ２，ＲＳＬ
４，ＲＳＬ５は、“Ｌ”であり、カラムデコーダＣＤ
１，ＣＤ２，ＣＤ４，ＣＤ５の出力信号ＣＳＬ１，ＣＳ
Ｌ２，ＣＳＬ４，ＣＳＬ５も、“Ｌ”である。

【００２７】従って、非選択のワード線ＷＬ１，ＷＬ
２，ＷＬ４，ＷＬ５及び非選択のビット線ＢＬ１，ＢＬ
２，ＢＬ４，ＢＬ５は、フローティング状態となる。

【００２８】つまり、非選択のワード線ＷＬ１，ＷＬ
２，ＷＬ４，ＷＬ５に接続されるＴＭＲ素子の一端は、
互いに短絡された状態となり、かつ、非選択のビット線
ＢＬ１，ＢＬ２，ＢＬ４，ＢＬ５に接続されるＴＭＲ素
子の他端も、互いに短絡された状態となる。

【００２９】このため、読み出し動作時のクロスポイン
ト型セルアレイ構造の等価回路としては、選択されたＴ
ＭＲ素子ＭＴＪ３３に、非選択のＴＭＲ素子が直列又は
並列に、複雑に接続された形となる。これは、選択され
たＴＭＲ素子ＭＴＪ３３の読み出し信号量の低下を意味
しており、結果として、選択されたＴＭＲ素子ＭＴＪ３
３のみの抵抗値をセンスアンプＳ／Ａで正確に評価する
ことが難しくなる。

【００３０】図５４の場合は、読み出し動作時、例え
ば、ロウデコーダＲＤ３の出力信号ＲＳＬ３及びカラム
デコーダＣＤ３の出力信号ＣＳＬ３が“Ｈ”になると、
ロウ選択スイッチＲＳＷ３及びカラム選択スイッチＣＳ
Ｗ３がオン状態となる。また、ｂＣＳＬ１，ｂＣＳＬ
２，ｂＣＳＬ４，ｂＣＳＬ５が“Ｈ”となるので、トラ
ンジスタＢＳＷ１，ＢＳＷ２，ＢＳＷ４，ＢＳＷ５がオ
ン状態となる。

【００３１】その結果、読み出し電流は、定電流源Ｉ１
から、ワード線ＷＬ３及びビット線ＢＬ３を経由して、
オペアンプＯＰ１に向かって流れる。また、オペアンプ
ＯＰ１の入力形式から、選択されたビット線ＢＬ３に流
れる電流は、接地点ＶＳＳに向かう。また、同時に、読
み出し電流は、非選択のビット線ＢＬ１，ＢＬ２，ＢＬ
４，ＢＬ５を経由して、接地点ＶＳＳに向かって流れ
る。

【００３２】そして、選択されたビット線ＢＬ３を経由
してオペアンプＯＰ１に向かって流れる電流は、非選択
のビット線ＢＬ１，ＢＬ２，ＢＬ４，ＢＬ５に流れる電
流の影響により、非常に少なくなる。特に、読み出し動
作の開始当初は、オペアンプＯＰ１に全く信号電流が流
れてこない状態となり、読み出し動作が遅れる原因とな
る。

【００３３】また、オペアンプＯＰ１の入力形式によ
り、選択されたビット線ＢＬ３に流れる電流も、最終的
には、接地点ＶＳＳに向かうことになるが、寄生抵抗を
含めて、並列接続状態の非選択のビット線ＢＬ１，ＢＬ
２，ＢＬ４，ＢＬ５が低抵抗状態となっていると、十分
な時間が経過しても、オペアンプＯＰ１に必要な信号電
流が流れてこないことになる。

【００３４】なお、図５３及び図５４には、選択された
ワード線ＷＬ３から選択されたビット線ＢＬ３への経路
のうち、選択されたＴＭＲ素子ＭＴＪ３３を通る本来の
経路と、その他の経路の代表例とを矢印で示してある。

【００３５】本発明は、このような問題を考慮してなさ
れたものであり、その目的は、読み出し信号量の低下な
く、選択されたＴＭＲ素子のデータを安定して読み出す
ことができる新規な読み出し方法を提案し、セルサイズ
が小さく、メモリ容量の大容量化に適した磁気ランダム
アクセスメモリを実現することにある。

【００３６】

【課題を解決するための手段】(1) 本発明の磁気ラン
ダムアクセスメモリは、複数の第１配線と、前記複数の
第１配線に交差する複数の第２配線と、前記複数の第１
配線と前記複数の第２配線との交差部に配置される磁気
抵抗効果を利用してデータを記憶する複数のメモリセル
と、選択された第１配線と選択された第２配線との間に
読み出し電流を流すときに、前記選択された第１配線に
電気的に接続される第２配線の各々にバイアス電位を与
えるバイアス回路とを備える。

【００３７】前記選択された第１配線に電気的に接続さ
れる第２配線の電位は、互いに等しい。

【００３８】本発明の磁気ランダムアクセスメモリは、
前記選択された第１配線に電気的に接続される第２配線
の各々に前記バイアス電位を与える前に、予め、前記選
択された第１配線に電気的に接続される第２配線の各々
にプリチャージ電位を与えるプリチャージ回路を備え
る。

【００３９】前記プリチャージ電位は、前記バイアス電
位に等しい。

【００４０】前記プリチャージ回路は、前記選択された
第１配線と前記選択された第２配線との間に読み出し電
流を流す前に、予め、前記複数の第１配線にも前記プリ
チャージ電位を与える。

【００４１】本発明の磁気ランダムアクセスメモリは、
前記選択された第１配線に電気的に接続される第２配線
の各々に接続される読み出し回路をさらに備える。

【００４２】本発明の磁気ランダムアクセスメモリは、
前記読み出し回路のうちの１つを選択するセレクタと、
選択された読み出し回路により検出されたデータを出力
するバッファとをさらに備える。

【００４３】本発明の磁気ランダムアクセスメモリは、
前記読み出し回路により検出されたデータを同時に出力
するバッファをさらに備える。

【００４４】前記読み出し回路は、前記複数の第２配線
のうちの１つの電位を前記バイアス電位に等しくする第
１オペアンプと、前記第１オペアンプの出力信号とリフ
ァレンス電位とを比較する差動アンプから構成されるセ
ンスアンプとを備える。

【００４５】前記リファレンス電位は、前記複数のメモ
リセルと同一の構造を有する第１状態のリファレンスセ
ル及び前記複数のメモリセルと同一の構造を有する前記
第１状態とは異なる第２状態のリファレンスセルの少な
くとも１つの読み出しデータに基づいて生成される。

【００４６】本発明の磁気ランダムアクセスメモリは、
前記複数のメモリセルと同一の構造を有する第１状態の
リファレンスセルの読み出しデータと前記バイアス電位
とを比較し、前記リファレンス電位を出力する第２オペ
アンプから構成されるリファレンス電位生成回路を備え
る。

【００４７】前記第１オペアンプの帰還抵抗は、前記複
数のメモリセルと同一の構造を有する前記第１状態とは
異なる第２状態のｋ（ｋは、偶数）個の抵抗素子から構
成され、前記第２オペアンプの帰還抵抗は、前記複数の
メモリセルと同一の構造を有する前記第１状態のｋ／２
個の抵抗素子と前記第２状態のｋ／２個の抵抗素子とか
ら構成される。

【００４８】本発明の磁気ランダムアクセスメモリは、
前記選択された第１配線に電気的に接続される第２配線
のうちの１つに選択的に接続される読み出し回路をさら
に備える。

【００４９】本発明の磁気ランダムアクセスメモリは、
前記選択された第１配線に電気的に接続される第２配線
と前記読み出し回路の間に配置されるカラム選択スイッ
チをさらに備える。

【００５０】前記読み出し回路は、前記複数の第２配線
のうちの１つの電位を前記バイアス電位に等しくする第
１オペアンプと、前記第１オペアンプの出力信号とリフ
ァレンス電位とを比較する差動アンプから構成されるセ
ンスアンプとを備える。

【００５１】本発明の磁気ランダムアクセスメモリは、
前記選択された第１配線に電気的に接続される第２配線
のうち、前記読み出し回路に電気的に接続されない第２
配線に、前記バイアス電位を供給するバイアススイッチ
をさらに備える。

【００５２】前記リファレンス電位は、前記複数のメモ
リセルと同一の構造を有する第１状態のリファレンスセ
ル及び前記複数のメモリセルと同一の構造を有する前記
第１状態とは異なる第２状態のリファレンスセルの少な
くとも１つの読み出しデータに基づいて生成される。

【００５３】本発明の磁気ランダムアクセスメモリは、
前記複数のメモリセルと同一の構造を有する第１状態の
リファレンスセルの読み出しデータと前記バイアス電位
とを比較し、前記リファレンス電位を出力する第２オペ
アンプから構成されるリファレンス電位生成回路を備え
る。

【００５４】前記第１オペアンプの帰還抵抗は、前記複
数のメモリセルと同一の構造を有する前記第１状態とは
異なる第２状態のｋ（ｋは、偶数）個の抵抗素子から構
成され、前記第２オペアンプの帰還抵抗は、前記複数の
メモリセルと同一の構造を有する前記第１状態のｋ／２
個の抵抗素子と前記第２状態のｋ／２個の抵抗素子とか
ら構成される。

【００５５】前記読み出し電流は、前記選択された第２
配線から前記選択された第１配線に向かって流れる。前
記読み出し電流は、前記選択された第１配線から前記選
択された第２配線に向かって流れる。

【００５６】前記選択された第２配線は、前記複数の第
２配線の全てである。

【００５７】前記選択された第１配線は、所定の電位に
設定され、前記選択された第１配線以外の第１配線は、
フローティング状態に設定される。

【００５８】前記複数の第１配線の各々は、ワード線で
あり、前記複数の第２配線の各々は、ビット線である。

【００５９】前記複数のＴＭＲ素子の各々は、前記複数
の第１配線のうちの１つと前記複数の第２配線のうちの
１つとに、直接、コンタクトしている。

【００６０】前記複数の第１配線及び前記複数の第２配
線は、共に、書き込み線として、及び、読み出し線とし
て機能する。

【００６１】本発明の磁気ランダムアクセスメモリは、
前記複数の第１配線のうちの１つに書き込み電流を流す
ためのドライバ／シンカーをさらに備える。

【００６２】本発明の磁気ランダムアクセスメモリは、
前記複数の第２配線のうちの１つに書き込みデータの値
に応じた向きを有する書き込み電流を流すためのドライ
バ／シンカーをさらに備える。

【００６３】(2) 本発明の磁気ランダムアクセスメモ
リは、複数の第１配線と、前記複数の第１配線に交差す
る複数の第２配線と、前記複数の第１配線と前記複数の
第２配線との交差部に配置される磁気抵抗効果を利用し
てデータを記憶する複数の第１メモリセルとから構成さ
れる第１セルアレイ構造と、複数の第３配線と、前記複
数の第３配線に交差する複数の第４配線と、前記複数の
第３配線と前記複数の第４配線との交差部に配置される
磁気抵抗効果を利用してデータを記憶する複数の第２メ
モリセルとから構成され、前記第１セルアレイ構造上に
積み重ねられる第２セルアレイ構造とを備える。

【００６４】本発明の磁気ランダムアクセスメモリは、
選択された第１配線と選択された第２配線との間に読み
出し電流を流すときに、前記選択された第１配線に電気
的に接続される第２配線の各々にバイアス電位を与える
バイアス回路を備える。

【００６５】本発明の磁気ランダムアクセスメモリは、
選択された第３配線と選択された第４配線との間に読み
出し電流を流すときに、前記選択された第３配線に電気
的に接続される第４配線の各々にバイアス電位を与える
バイアス回路を備える。

【００６６】前記複数の第１配線のうちの１つと前記複
数の第３配線のうちの１つは、互いに直列又は並列に接
続される。

【００６７】前記複数の第２配線のうちの１つと前記複
数の第４配線のうちの１つは、互いに直列又は並列に接
続される。

【００６８】(3) 本発明の磁気ランダムアクセスメモ
リは、複数の第１配線と、前記複数の第１配線に交差す
る複数の第２配線と、前記複数の第１配線と前記複数の
第２配線との交差部に配置される磁気抵抗効果を利用し
てデータを記憶する複数の第１メモリセルと、前記複数
の第２配線に交差する複数の第３配線と、前記複数の第
２配線と前記複数の第３配線との交差部に配置される磁
気抵抗効果を利用してデータを記憶する複数の第２メモ
リセルとを備える。

【００６９】前記複数の第１配線と前記複数の第３配線
は、同一方向に延び、前記複数の第２配線は、前記複数
の第１配線及び前記複数の第３配線にそれぞれ直交する
方向に延びる。

【００７０】前記複数の第２配線は、前記複数の第１メ
モリセル及び前記複数の第２メモリセルに共有される。

【００７１】本発明の磁気ランダムアクセスメモリは、
選択された第１配線と選択された第２配線との間に読み
出し電流を流すときに、前記選択された第１配線に電気
的に接続される第２配線の各々にバイアス電位を与える
バイアス回路を備える。

【００７２】本発明の磁気ランダムアクセスメモリは、
選択された第３配線と選択された第２配線との間に読み
出し電流を流すときに、前記選択された第３配線に電気
的に接続される第２配線の各々にバイアス電位を与える
バイアス回路を備える。

【００７３】本発明の磁気ランダムアクセスメモリは、
選択された第２配線と選択された第１配線との間に読み
出し電流を流すときに、前記選択された第２配線に電気
的に接続される第１配線の各々及び前記第３配線の各々
にバイアス電位を与えるバイアス回路を備える。

【００７４】本発明の磁気ランダムアクセスメモリは、
選択された第２配線と選択された第３配線との間に読み
出し電流を流すときに、前記選択された第２配線に電気
的に接続される第１配線の各々及び前記第３配線の各々
にバイアス電位を与えるバイアス回路を備える。

【００７５】前記複数の第１配線のうちの１つと前記複
数の第３配線のうちの１つは、互いに直列又は並列に接
続される。

【００７６】(4) 本発明の磁気ランダムアクセスメモ
リのデータ読み出し方法は、複数の第１配線と前記複数
の第１配線に交差する複数の第２配線との交差部に配置
される磁気抵抗効果を利用してデータを記憶する複数の
メモリセルに対するデータ読み出しを行うものであっ
て、選択された第１配線と選択された第２配線との間に
読み出し電流を流すときに、前記選択された第１配線に
電気的に接続される第２配線の各々にバイアス電位を与
える。

【００７７】前記選択された第１配線に電気的に接続さ
れる第２配線の電位は、互いに等しい。

【００７８】前記選択された第１配線に電気的に接続さ
れる第２配線の各々に前記バイアス電位を与える前に、
予め、前記選択された第１配線に電気的に接続される第
２配線の各々にプリチャージ電位を与える。

【００７９】前記プリチャージ電位は、前記バイアス電
位に等しい。

【００８０】前記選択された第１配線と前記選択された
第２配線との間に読み出し電流を流す前に、予め、前記
複数の第１配線にも前記プリチャージ電位を与える。

【００８１】前記読み出し電流は、前記選択された第２
配線から前記選択された第１配線に向かって流す。前記
読み出し電流は、前記選択された第１配線から前記選択
された第２配線に向かって流す。

【００８２】前記選択された第２配線は、前記複数の第
２配線の全てである。

【００８３】前記選択された第１配線は、所定の電位に
設定され、前記選択された第１配線以外の第１配線は、
フローティング状態に設定される。

【００８４】

【発明の実施の形態】以下、図面を参照しながら、本発
明の磁気ランダムアクセスメモリについて詳細に説明す
る。

【００８５】１．概要本発明は、ワード線とビット線の交差部に、それらワー
ド線とビット線の間に接続されるＴＭＲ素子が配置され
たセルアレイ構造、例えば、クロスポイント型セルアレ
イ構造を有する磁気ランダムアクセスメモリにおける新
規な読み出し方法を提案するものである。

【００８６】本発明の磁気ランダムアクセスメモリで
は、読み出し動作時、第一に、選択されたワード線は、
読み出し電流を流すための所定の電位（例えば、接地電
位）に設定され、かつ、非選択のワード線は、フローテ
ィング状態に設定される。第二に、選択されたワード線
にＴＭＲ素子を介して接続される全てのビット線は、所
定のバイアス電位（例えば、正電位）に設定される。

【００８７】この場合、選択されたワード線と選択され
たビット線の間の電流経路は、選択されたＴＭＲ素子を
通る本来の経路のみとなる。

【００８８】即ち、非選択のワード線（フローティング
状態）は、バイアス電位が印加されたビット線の影響に
より充電されるが、非選択のワード線の電位は、ビット
線の電位（バイアス電位）よりも高くなることはない。

【００８９】このため、本発明では、一のビット線か
ら、非選択のワード線を経由して、他のビット線へ繋が
る電流経路が発生することはない。

【００９０】仮に、一のビット線の抵抗値と他のビット
線の抵抗値に差が生じた場合であっても、最終的（無限
大の時間が経過した後）には、非選択のワード線は、ビ
ット線の電位と同じ電位、即ち、バイアス電位になるだ
けなので、結局、一のビット線から、非選択のワード線
を経由して、他のビット線へ繋がる電流経路が発生する
ことはない。

【００９１】従って、本発明によれば、例えば、クロス
ポイント型セルアレイ構造の読み出し動作時の等価回路
としては、選択されたワード線と選択されたビット線と
の間に、選択されたＴＭＲ素子のみが接続された形とな
り、選択されたＴＭＲ素子の読み出し信号量が低下する
こともない。

【００９２】なお、本発明においては、読み出し電流の
向き（ワード線の電位とビット線の電位の高低関係）
は、限定されない。

【００９３】また、本発明では、選択されたワード線に
接続される全てのＴＭＲ素子の抵抗値（データ）を一度
に読み出してもよいし、選択されたワード線及び選択さ
れたビット線に接続されるＴＭＲ素子のみの抵抗値（デ
ータ）を読み出すようにしてもよい。

【００９４】２．磁気ランダムアクセスメモリの主要
部の構造まず、本発明に関わる磁気ランダムアクセスメモリの主
要部の構造について説明する。なお、本発明は、主とし
て、読み出し動作に特徴を有するものであるので、以下
では、主として、読み出し回路について説明し、書き込
み回路については、説明を分かり易くするため、省略す
る。

【００９５】(1) 回路構造１図１は、本発明の実施の形態に関わる磁気ランダムアク
セスメモリの回路構造を示している。

【００９６】メモリセルアレイ１１は、アレイ状に配置
された複数のＴＭＲ素子（ＭＴＪ素子）ＭＴＪから構成
される。ＴＭＲ素子ＭＴＪは、Ｘ方向に延びるワード線
ＷＬｉ（ｉ＝１，２，・・・５）と、Ｙ方向に延びるビ
ット線ＢＬｉ（ｉ＝１，２，・・・５）との交差部に配
置される。また、ＴＭＲ素子ＭＴＪは、ワード線ＷＬｉ
とビット線ＢＬｉの間に接続される。

【００９７】本例では、説明を簡単にするため、メモリ
セルアレイ１１は、５×５個のＴＭＲ素子ＭＴＪから構
成される。これに合わせて、ワード線ＷＬｉは、５本、
ビット線ＢＬｉも、５本となっている。

【００９８】但し、これは、一例であって、本発明で
は、当然に、メモリセルアレイ１１の大きさ（ＴＭＲ素
子の数）や、ワード線ＷＬｉ及びビット線ＢＬｉの本数
は、限定されない。

【００９９】ワード線ＷＬｉの一端は、ロウ選択スイッ
チＲＳＷｉ（ｉ＝１，２，・・・５）を経由して、接地
点ＶＳＳに接続される。ロウ選択スイッチＲＳＷｉは、
ロウデコーダ１２の出力信号、即ち、ロウアドレス信号
をデコードした信号により制御される。

【０１００】従って、ロウアドレス信号により選択され
たワード線（ロウ）ＷＬｉに対応するロウ選択スイッチ
ＲＳＷｉがオン状態となり、その選択されたワード線Ｗ
Ｌｉの一端は、接地点ＶＳＳに短絡される。

【０１０１】また、ロウアドレス信号により選択されな
かったワード線ＷＬｉに対応するロウ選択スイッチＲＳ
Ｗｉは、オフ状態となるため、非選択のワード線ＷＬｉ
は、フローティング状態となる。

【０１０２】なお、ロウ選択スイッチＲＳＷｉとして
は、図１に示されるように、例えば、ＭＯＳトランジス
タを採用することができる。

【０１０３】但し、ロウ選択スイッチＲＳＷｉは、ＭＯ
Ｓトランジスタに限定されるものではなく、例えば、バ
イポーラトランジスタ、ＭＩＳ(Metal Insulator Semic
onductor)トランジスタ(MOSFETを含む)、ＭＥＳ(Metal
Semiconductor)トランジスタ、接合(Junction)トランジ
スタなどでもよい。

【０１０４】ビット線ＢＬｉの一端は、センスアンプと
ビット線バイアス回路を含む回路ブロック１３−ｉ（ｉ
＝１，２，・・・５）に接続される。

【０１０５】ビット線バイアス回路は、読み出し動作時
に、ビット線ＢＬｉにバイアス電位を供給する役割を果
たす。

【０１０６】即ち、本例では、読み出し動作時、選択さ
れたビット線ＢＬｉのみにバイアス電位を与えるのでは
なく、選択されたワード線ＷＬｉにＴＭＲ素子ＭＴＪを
介して接続される全てのビット線ＢＬｉに、バイアス電
位を供給する。つまり、本例では、全てのビット線ＢＬ
ｉを同電位にすることにより、一のビット線から他のビ
ット線への電流経路を遮断する。

【０１０７】また、本例では、選択されたワード線ＷＬ
ｉにＴＭＲ素子ＭＴＪを介して接続される全てのビット
線ＢＬｉに、センスアンプが接続される。即ち、読み出
し動作時、選択されたワード線ＷＬｉに接続される全て
のＴＭＲ素子ＭＴＪの抵抗値（データ）が一度に読み出
される。

【０１０８】なお、センスアンプは、本例のように、選
択されたワード線ＷＬｉにＴＭＲ素子ＭＴＪを介して接
続される全てのビット線ＢＬｉに接続するようにしても
よいし、また、選択されたビット線ＢＬｉのみに接続す
るようにしてもよい。

【０１０９】このように、本発明の磁気ランダムアクセ
スメモリによれば、選択されたワード線ＷＬｉは、読み
出し電流を流すための所定の電位（本例では、接地電
位）に設定され、かつ、非選択のワード線は、フローテ
ィング状態に設定される。また、選択されたワード線Ｗ
ＬｉにＴＭＲ素子を介して接続される全てのビット線Ｂ
Ｌｉは、所定のバイアス電位（例えば、正電位）に設定
される。

【０１１０】従って、読み出し動作時、本発明の関わる
クロスポイント型セルアレイ構造の等価回路としては、
選択されたワード線と選択されたビット線との間に、選
択されたＴＭＲ素子のみが接続された形となり、選択さ
れたＴＭＲ素子の読み出し信号量が低下することもな
い。

【０１１１】また、選択されたワード線ＷＬｉにＴＭＲ
素子ＭＴＪを介して接続される全てのビット線ＢＬｉ
に、センスアンプが接続される。従って、全てのビット
線ＢＬｉに流れる読み出し電流は、互いに等しく、図３
２の場合のように、センスアンプに対する信号電流が小
さくなったり、ビット線ＢＬｉ間の干渉が発生したりす
ることもない。このため、読み出し電流が安定する。

【０１１２】(2) 読み出し動作次に、図１の磁気ランダムアクセスメモリを用いた場合
の読み出し動作について説明する。

【０１１３】読み出し動作時、まず、ロウデコーダ１２
は、ロウドレス信号に基づいて１つのワード線（ロウ）
ＷＬｉを選択する。ここでは、仮に、ロウアドレス信号
によりワード線ＷＬ３が選択されるものとすると、ロウ
選択スイッチＲＳＷ３がオン状態となり、その他のロウ
選択スイッチＲＳＷ１，ＲＳＷ２，ＲＳＷ４，ＲＳＷ５
は、オフ状態となる。

【０１１４】従って、選択されたワード線ＷＬ３の電位
は、接地電位となり、その他の非選択のワード線ＷＬ
１，ＷＬ２，ＷＬ４，ＷＬ５は、フローティング状態と
なる。

【０１１５】一方、ロウデコーダ１２によるワード線Ｗ
Ｌ３の選択に平行して、ビット線バイアス回路１３−
１，１３−２，・・・１３−５は、選択されたワード線
ＷＬ３にＴＭＲ素子を介して接続される全てのビット線
ＢＬ１，ＢＬ２，・・・ＢＬ５に、バイアス電位を与え
る。

【０１１６】その結果、読み出し電流は、全てのビット
線バイアス回路１３−１，１３−２，・・・１３−５か
ら、全てのビット線ＢＬ１，ＢＬ２，・・・ＢＬ５及び
選択されたワード線ＷＬ３に接続される全てのＴＭＲ素
子ＭＴＪを介して、選択されたワード線ＷＬ３に向かっ
て流れる。

【０１１７】この時、非選択のワード線ＷＬ１，ＷＬ
２，ＷＬ４，ＷＬ５は、フローティング状態であるた
め、バイアス電位が印加されたビット線ＢＬ１，ＢＬ
２，・・・ＢＬ５の影響により充電される。しかし、非
選択のワード線ＷＬ１，ＷＬ２，ＷＬ４，ＷＬ５の電位
は、ビット線ＢＬ１，ＢＬ２，・・・ＢＬ５の電位（バ
イアス電位）よりも高くなることはない。

【０１１８】このため、図１の回路では、一のビット線
ＢＬｉから、非選択のワード線ＷＬ１，ＷＬ２，ＷＬ
４，ＷＬ５を経由して、他のビット線ＢＬｉへ繋がる電
流経路が発生することはない。

【０１１９】従って、読み出し動作時のクロスポイント
型セルアレイ構造の等価回路としては、選択されたワー
ド線ＷＬ３と選択されたビット線ＢＬ１，ＢＬ２，・・
・ＢＬ５との間に、選択されたＴＭＲ素子ＭＴＪのみが
接続された形となり、選択されたＴＭＲ素子ＭＴＪの読
み出し信号量が低下することもない。

【０１２０】センスアンプ１３−１，１３−２，・・・
１３−５は、読み出し電流が流れているときのビット線
ＢＬ１，ＢＬ２，・・・ＢＬ５の電位、即ち、選択され
たＴＭＲ素子ＭＴＪの抵抗値をセンスし、選択されたワ
ード線ＷＬ３に接続されるＴＭＲ素子ＭＴＪに記憶され
たデータを判断する。

【０１２１】なお、本例においては、読み出し電流は、
ビット線ＢＬ１，ＢＬ２，・・・ＢＬ５から選択された
ワード線ＷＬ３に向かって流れているが、読み出し電流
の向き（ワード線の電位とビット線の電位の高低関係）
は、限定されない。

【０１２２】また、本例では、選択されたワード線ＷＬ
３に接続される全てのＴＭＲ素子ＭＴＪの抵抗値（デー
タ）を一度に読み出しているが、これに代えて、選択さ
れたワード線ＷＬｉ及び選択されたビット線ＢＬｉに接
続されるＴＭＲ素子ＭＴＪのみの抵抗値（データ）を読
み出すようにしてもよい。

【０１２３】なお、本発明では、読み出し時の消費電流
が従来に比べて多少増加するが、それでも、書き込み時
の消費電流に比べれば、十分に小さく、全く問題ない。
また、この読み出し時の消費電流は、再書き込み動作が
必要なＤＲＡＭやＦｅＲＡＭに比べても、十分に小さ
い。

【０１２４】(3) 具体例以下、図１の磁気ランダムアクセスメモリの具体例、特
に、読み出し回路の具体例について説明する。

【０１２５】具体例１図２は、本発明の磁気ランダムアクセスメモリの具体例
１を示している。メモリセルアレイ１１は、アレイ状に
配置された複数のＴＭＲ素子ＭＴＪから構成される。Ｔ
ＭＲ素子ＭＴＪは、Ｘ方向に延びるワード線ＷＬｉ（ｉ
＝１，２，・・・５）と、Ｙ方向に延びるビット線ＢＬ
ｉ（ｉ＝１，２，・・・５）との交差部に配置される。
また、ＴＭＲ素子ＭＴＪは、ワード線ＷＬｉとビット線
ＢＬｉの間に接続される。

【０１２６】ワード線ＷＬｉの一端は、ロウ選択スイッ
チＲＳＷｉ（ｉ＝１，２，・・・５）を経由して、接地
点ＶＳＳに接続される。ロウ選択スイッチＲＳＷｉは、
ロウデコーダ１２の出力信号、即ち、ロウアドレス信号
をデコードした信号により制御される。

【０１２７】従って、ロウアドレス信号により選択され
たワード線（ロウ）ＷＬｉに対応するロウ選択スイッチ
ＲＳＷｉがオン状態となり、その選択されたワード線Ｗ
Ｌｉの一端は、接地点ＶＳＳに短絡される。

【０１２８】また、ロウアドレス信号により選択されな
かったワード線ＷＬｉに対応するロウ選択スイッチＲＳ
Ｗｉは、オフ状態となるため、非選択のワード線ＷＬｉ
は、フローティング状態となる。

【０１２９】ビット線ＢＬｉの一端は、センスアンプと
ビット線バイアス回路を含む回路ブロック１３−ｉ（ｉ
＝１，２，・・・５）に接続される。ビット線バイアス
回路は、読み出し動作時に、ビット線ＢＬｉにバイアス
電位を供給する。

【０１３０】本例では、回路ブロック１３−ｉは、オペ
アンプＯＰ１、センスアンプＳ／Ａ及び抵抗素子Ｒｃか
ら構成される。

【０１３１】ビット線ＢＬｉは、前段のオペアンプＯＰ
１のマイナス側入力端に接続される。オペアンプＯＰ１
のプラス側入力端には、クランプ電位（バイアス電位）
ＶＣが与えられる。また、抵抗素子（帰還抵抗素子）Ｒ
ｃは、オペアンプＯＰ１の出力端とマイナス側入力端と
の間に接続される。オペアンプＯＰ１は、ビット線ＢＬ
ｉの電位をクランプ電位に等しくするような出力電位を
出力する。

【０１３２】オペアンプＯＰ１の出力端は、センスアン
プ（例えば、差動アンプ）Ｓ／Ａのプラス側入力端に接
続される。センスアンプＳ／Ａのマイナス側入力端に
は、リファレンス電位ＶＲＥＦが与えられる。

【０１３３】センスアンプＳ／Ａは、オペアンプＯＰ１
の出力電位をリファレンス電位ＶＲＥＦと比較すること
により、読み出しデータを判別する。

【０１３４】ここで、ＴＭＲ素子ＭＴＪの抵抗値をＲｍ
とし、オペアンプＯＰ１の出力端とマイナス側入力端と
の間に接続される抵抗素子の抵抗値をＲｃとし、ＴＭＲ
素子の両端には、オペアンプＯＰ１によりＶｃが印加さ
れることにすると、オペアンプの出力電位Ｖｏは、Ｖｏ＝Ｖｃ × （１＋Ｒｃ／Ｒｍ）となる。

【０１３５】センスアンプＳ／Ａは、この出力電位Ｖｏ
とリファレンス電位ＶＲＥＦとを比較し、選択されたワ
ード線ＷＬｉに接続されるＴＭＲ素子ＭＴＪの抵抗値
（データ）を判断する。

【０１３６】なお、センスアンプＳ／Ａは、本例のよう
に、選択されたワード線ＷＬｉにＴＭＲ素子ＭＴＪを介
して接続される全てのビット線ＢＬｉに接続するように
してもよいし、また、選択されたビット線ＢＬｉのみに
接続するようにしてもよい。

【０１３７】本発明の磁気ランダムアクセスメモリの具
体例１によれば、読み出し動作時、選択されたワード線
ＷＬｉと選択されたビット線ＢＬｉとの間には、選択さ
れたＴＭＲ素子ＭＴＪのみが接続された形となるため、
選択されたＴＭＲ素子ＭＴＪの読み出し信号量が低下す
ることもない。

【０１３８】具体例２図３は、本発明の磁気ランダムアクセスメモリの具体例
２を示している。具体例２は、具体例１の応用例であ
り、具体例１のリファレンス電位ＶＲＥＦを生成する回
路を具体的に示したものである。

【０１３９】具体例２では、リファレンス電位ＶＲＥＦ
を、“０”データが記憶されたＴＭＲ素子と“１”デー
タが記憶されたＴＭＲ素子とを用いて、生成する回路例
を提案する。

【０１４０】メモリセルアレイ１１は、アレイ状に配置
された複数のＴＭＲ素子ＭＴＪから構成される。ＴＭＲ
素子ＭＴＪは、Ｘ方向に延びるワード線ＷＬｉ（ｉ＝
１，２，・・・５）と、Ｙ方向に延びるビット線ＢＬｉ
（ｉ＝１，２，・・・５）との交差部に配置される。ま
た、ＴＭＲ素子ＭＴＪは、ワード線ＷＬｉとビット線Ｂ
Ｌｉの間に接続される。

【０１４１】ワード線ＷＬｉの一端は、ロウ選択スイッ
チＲＳＷｉ（ｉ＝１，２，・・・５）を経由して、接地
点ＶＳＳに接続される。ロウ選択スイッチＲＳＷｉは、
ロウデコーダ１２の出力信号、即ち、ロウアドレス信号
をデコードした信号により制御される。

【０１４２】従って、ロウアドレス信号により選択され
たワード線（ロウ）ＷＬｉに対応するロウ選択スイッチ
ＲＳＷｉがオン状態となり、その選択されたワード線Ｗ
Ｌｉの一端は、接地点ＶＳＳに短絡される。

【０１４３】また、ロウアドレス信号により選択されな
かったワード線ＷＬｉに対応するロウ選択スイッチＲＳ
Ｗｉは、オフ状態となるため、非選択のワード線ＷＬｉ
は、フローティング状態となる。

【０１４４】ビット線ＢＬｉの一端は、センスアンプと
ビット線バイアス回路を含む回路ブロック１３−ｉ（ｉ
＝１，２，・・・５）に接続される。ビット線バイアス
回路は、読み出し動作時に、ビット線ＢＬｉにバイアス
電位を供給する。

【０１４５】本例では、回路ブロック１３−ｉは、具体
例１と同様に、オペアンプＯＰ１、センスアンプＳ／Ａ
及び抵抗素子Ｒｃから構成される。

【０１４６】ビット線ＢＬｉは、前段のオペアンプＯＰ
１のマイナス側入力端に接続される。オペアンプＯＰ１
のプラス側入力端には、クランプ電位（バイアス電位）
ＶＣが与えられる。また、抵抗素子Ｒｃは、オペアンプ
ＯＰ１の出力端とマイナス側入力端との間に接続され
る。オペアンプＯＰ１は、ビット線ＢＬｉの電位をクラ
ンプ電位に等しくするような出力電位を出力する。

【０１４７】オペアンプＯＰ１の出力端は、センスアン
プＳ／Ａのプラス側入力端に接続される。センスアンプ
Ｓ／Ａのマイナス側入力端には、リファレンス電位ＶＲ
ＥＦが与えられる。

【０１４８】センスアンプＳ／Ａは、オペアンプＯＰ１
の出力電位をリファレンス電位ＶＲＥＦと比較すること
により、読み出しデータを判別する。

【０１４９】リファレンス電位ＶＲＥＦは、“０”デー
タが記憶されたＴＭＲ素子（リファレンスセル）と
“１”データが記憶されたＴＭＲ素子（リファレンスセ
ル）とを含むリファレンス電位生成回路１９により生成
される。

【０１５０】リファレンス電位生成回路１９は、Ｙ方向
に延びるビット線ｒＢＬ“０”，ｒＢＬ“１”を有す
る。

【０１５１】全てのワード線ＷＬｉとビット線ｒＢＬ
“０”との交差部には、これらワード線ＷＬｉとビット
線ｒＢＬ“０”との間に接続されるＴＭＲ素子ＭＴＪが
配置される。全てのワード線ＷＬｉとビット線ｒＢＬ
“０”との交差部に配置されるＴＭＲ素子ＭＴＪは、全
て、“０”データを記憶している。

【０１５２】また、全てのワード線ＷＬｉとビット線ｒ
ＢＬ“１”との交差部には、これらワード線ＷＬｉとビ
ット線ｒＢＬ“１”との間に接続されるＴＭＲ素子ＭＴ
Ｊが配置される。全てのワード線ＷＬｉとビット線ｒＢ
Ｌ“１”との交差部に配置されるＴＭＲ素子ＭＴＪは、
全て、“１”データを記憶している。

【０１５３】このような構成によれば、読み出し動作
時、５本のワード線ＷＬ１，ＷＬ２，・・・ＷＬ５のう
ちのいずれが選択されても、常に、ビット線ｒＢＬ
“０”には、“０”データが読み出され、ビット線ｒＢ
Ｌ“１”には、“１”データが読み出される。

【０１５４】また、読み出し動作時、読み出し信号ＲＥ
ＡＤが“Ｈ”になると、ビット線ｒＢＬ“０”とビット
線ｒＢＬ“１”は、イコライズスイッチＥＳＷにより、
互いに短絡される。

【０１５５】さらに、ビット線ｒＢＬ“０”，ｒＢＬ
“１”は、それぞれ、オペアンプＯＰ１と同一構成及び
同一構造のオペアンプＯＰ２のマイナス側入力端に接続
される。ビット線ｒＢＬ“０”が接続されるオペアンプ
ＯＰ２の出力端とビット線ｒＢＬ“１”が接続されるオ
ペアンプＯＰ２の出力端とは、互いに短絡される。

【０１５６】オペアンプＯＰ２は、読み出し回路のオペ
アンプＯＰ１と同様に、そのプラス側入力端にクランプ
電位（バイアス電位）ＶＣが入力され、かつ、出力端と
マイナス側入力端との間に抵抗素子Ｒｃが接続される。

【０１５７】その結果、オペアンプＯＰ２の出力端から
は、リファレンス電位ＶＲＥＦが出力される。

【０１５８】本発明の磁気ランダムアクセスメモリの具
体例２によれば、読み出し動作時、選択されたワード線
ＷＬｉと選択されたビット線ＢＬｉとの間には、選択さ
れたＴＭＲ素子ＭＴＪのみが接続された形となるため、
選択されたＴＭＲ素子ＭＴＪの読み出し信号量が低下す
ることもない。

【０１５９】さらに、具体例２では、読み出し動作時、
リファレンス電位ＶＲＥＦを、“０”データが記憶され
たＴＭＲ素子と“１”データが記憶されたＴＭＲ素子と
を用いて、生成している。このため、リファレンス電位
ＶＲＥＦは、“０”データを読み出すときにセンスアン
プＳ／Ａのプラス側入力端に表れる電位と、“１”デー
タを読み出すときにセンスアンプＳ／Ａのプラス側入力
端に表れる電位とのちょうど中間値になる。

【０１６０】従って、読み出し動作時における読み出し
データのマージンを向上させることができる。

【０１６１】具体例３図４は、本発明の磁気ランダムアクセスメモリの具体例
３を示している。具体例３は、具体例２の改良例であ
り、具体例２のリファレンス電位生成回路１９の回路構
造を簡略化したものである。

【０１６２】メモリセルアレイ１１は、アレイ状に配置
された複数のＴＭＲ素子ＭＴＪから構成される。ＴＭＲ
素子ＭＴＪは、Ｘ方向に延びるワード線ＷＬｉ（ｉ＝
１，２，・・・５）と、Ｙ方向に延びるビット線ＢＬｉ
（ｉ＝１，２，・・・５）との交差部に配置される。ま
た、ＴＭＲ素子ＭＴＪは、ワード線ＷＬｉとビット線Ｂ
Ｌｉの間に接続される。

【０１６３】ワード線ＷＬｉの一端は、ロウ選択スイッ
チＲＳＷｉ（ｉ＝１，２，・・・５）を経由して、接地
点ＶＳＳに接続される。ロウ選択スイッチＲＳＷｉは、
ロウデコーダ１２の出力信号、即ち、ロウアドレス信号
をデコードした信号により制御される。

【０１６４】従って、ロウアドレス信号により選択され
たワード線（ロウ）ＷＬｉに対応するロウ選択スイッチ
ＲＳＷｉがオン状態となり、その選択されたワード線Ｗ
Ｌｉの一端は、接地点ＶＳＳに短絡される。

【０１６５】また、ロウアドレス信号により選択されな
かったワード線ＷＬｉに対応するロウ選択スイッチＲＳ
Ｗｉは、オフ状態となるため、非選択のワード線ＷＬｉ
は、フローティング状態となる。

【０１６６】ビット線ＢＬｉの一端は、センスアンプと
ビット線バイアス回路を含む回路ブロック１３−ｉ（ｉ
＝１，２，・・・５）に接続される。ビット線バイアス
回路は、読み出し動作時に、ビット線ＢＬｉにバイアス
電位を供給する。

【０１６７】回路ブロック１３−ｉは、具体例２と同様
に、オペアンプＯＰ１、センスアンプＳ／Ａ及び抵抗素
子Ｒｃから構成される。

【０１６８】ビット線ＢＬｉは、前段のオペアンプＯＰ
１のマイナス側入力端に接続される。オペアンプＯＰ１
のプラス側入力端には、クランプ電位（バイアス電位）
ＶＣが与えられる。また、抵抗素子Ｒｃは、オペアンプ
ＯＰ１の出力端とマイナス側入力端との間に接続され
る。

【０１６９】オペアンプＯＰ１の出力端は、センスアン
プＳ／Ａのプラス側入力端に接続される。センスアンプ
Ｓ／Ａのマイナス側入力端には、リファレンス電位ＶＲ
ＥＦが与えられる。

【０１７０】センスアンプＳ／Ａは、オペアンプＯＰ１
の出力電位をリファレンス電位ＶＲＥＦと比較すること
により、読み出しデータを判別する。

【０１７１】リファレンス電位生成回路１９は、Ｙ方向
に延びるビット線ｒＢＬ“１”を有する。全てのワード
線ＷＬｉとビット線ｒＢＬ“１”との交差部には、これ
らワード線ＷＬｉとビット線ｒＢＬ“１”との間に接続
されるＴＭＲ素子（リファレンスセル）ＭＴＪが配置さ
れる。全てのワード線ＷＬｉとビット線ｒＢＬ“１”と
の交差部に配置されるＴＭＲ素子ＭＴＪは、全て、
“１”データを記憶している。

【０１７２】ビット線ｒＢＬ“１”は、オペアンプＯＰ
１と同一構成及び同一構造のオペアンプＯＰ２のマイナ
ス側入力端に接続され、オペアンプＯＰ２のプラス側入
力端には、クランプ電位ＶＣが入力される。オペアンプ
ＯＰ２の出力端とマイナス側入力端との間には、抵抗素
子Ｒｒが接続され、リファレンス電位ＶＲＥＦは、オペ
アンプＯＰ２の出力端から出力される。

【０１７３】ここで、データ読み出しのために使用する
データセル側のオペアンプＯＰ１に接続される抵抗素子
Ｒｃと、リファレンス電位ＶＲＥＦを生成するために使
用するリファレンスセル側のオペアンプＯＰ２に接続さ
れる抵抗素子Ｒｒは、共に、直列接続された偶数個のＴ
ＭＲ素子（メモリセルとしてのＴＭＲ素子ＭＴＪと同じ
構造を有するもの）から構成される。

【０１７４】そして、抵抗素子Ｒｃを構成する遇数個の
ＴＭＲ素子の全ては、データ“０”が書き込まれた状態
（抵抗値が低い状態）に設定される。一方、抵抗素子Ｒ
ｒを構成する遇数個のＴＭＲ素子のうちの半分は、デー
タ“０”が書き込まれた状態（抵抗値が低い状態）に設
定され、残りの半分は、データ“１”が書き込まれた状
態（抵抗値が高い状態）に設定される。

【０１７５】このような構成によれば、読み出し動作
時、ビット線ＢＬｉには、選択されたワード線ＷＬｉに
接続されるＴＭＲ素子ＭＴＪのデータが読み出され、ビ
ット線ｒＢＬ“１”には、“１”データが読み出され
る。

【０１７６】そして、リファレンス電位ＶＲＥＦは、
“０”データを読み出すときにセンスアンプＳ／Ａのプ
ラス側入力端に表れる電位と、“１”データを読み出す
ときにセンスアンプＳ／Ａのプラス側入力端に表れる電
位とのちょうど中間値になる。

【０１７７】従って、読み出し動作時における読み出し
データのマージンを向上させることができる。

【０１７８】具体例４図５は、本発明の磁気ランダムアクセスメモリの具体例
４を示している。具体例４も、具体例２の改良例であ
る。具体例４は、具体例３と同じ原理により、リファレ
ンス電位ＶＲＥＦを生成する技術を提案するものである
が、具体例３に対して“０”／“１”関係が逆転してい
る。

【０１７９】メモリセルアレイ１１は、アレイ状に配置
された複数のＴＭＲ素子ＭＴＪから構成される。ＴＭＲ
素子ＭＴＪは、Ｘ方向に延びるワード線ＷＬｉ（ｉ＝
１，２，・・・５）と、Ｙ方向に延びるビット線ＢＬｉ
（ｉ＝１，２，・・・５）との交差部に配置される。ま
た、ＴＭＲ素子ＭＴＪは、ワード線ＷＬｉとビット線Ｂ
Ｌｉの間に接続される。

【０１８０】ワード線ＷＬｉの一端は、ロウ選択スイッ
チＲＳＷｉ（ｉ＝１，２，・・・５）を経由して、接地
点ＶＳＳに接続される。ロウ選択スイッチＲＳＷｉは、
ロウデコーダ１２の出力信号、即ち、ロウアドレス信号
をデコードした信号により制御される。

【０１８１】従って、ロウアドレス信号により選択され
たワード線（ロウ）ＷＬｉに対応するロウ選択スイッチ
ＲＳＷｉがオン状態となり、その選択されたワード線Ｗ
Ｌｉの一端は、接地点ＶＳＳに短絡される。

【０１８２】また、ロウアドレス信号により選択されな
かったワード線ＷＬｉに対応するロウ選択スイッチＲＳ
Ｗｉは、オフ状態となるため、非選択のワード線ＷＬｉ
は、フローティング状態となる。

【０１８３】ビット線ＢＬｉの一端は、センスアンプと
ビット線バイアス回路を含む回路ブロック１３−ｉ（ｉ
＝１，２，・・・５）に接続される。ビット線バイアス
回路は、読み出し動作時に、ビット線ＢＬｉにバイアス
電位を供給する。

【０１８４】回路ブロック１３−ｉは、具体例２と同様
に、オペアンプＯＰ１、センスアンプＳ／Ａ及び抵抗素
子Ｒｃから構成される。

【０１８５】ビット線ＢＬｉは、前段のオペアンプＯＰ
１のマイナス側入力端に接続される。オペアンプＯＰ１
のプラス側入力端には、クランプ電位（バイアス電位）
ＶＣが与えられる。また、抵抗素子Ｒｃは、オペアンプ
ＯＰ１の出力端とマイナス側入力端との間に接続され
る。

【０１８６】オペアンプＯＰ１の出力端は、センスアン
プＳ／Ａのプラス側入力端に接続される。センスアンプ
Ｓ／Ａのマイナス側入力端には、リファレンス電位ＶＲ
ＥＦが与えられる。

【０１８７】センスアンプＳ／Ａは、オペアンプＯＰ１
の出力電位をリファレンス電位ＶＲＥＦと比較すること
により、読み出しデータを判別する。

【０１８８】リファレンス電位生成回路１９は、Ｙ方向
に延びるビット線ｒＢＬ“０”を有する。全てのワード
線ＷＬｉとビット線ｒＢＬ“０”との交差部には、これ
らワード線ＷＬｉとビット線ｒＢＬ“０”との間に接続
されるＴＭＲ素子（リファレンスセル）ＭＴＪが配置さ
れる。全てのワード線ＷＬｉとビット線ｒＢＬ“０”と
の交差部に配置されるＴＭＲ素子ＭＴＪは、全て、
“０”データを記憶している。

【０１８９】ビット線ｒＢＬ“０”は、オペアンプＯＰ
１と同一構成及び同一構造のオペアンプＯＰ２のマイナ
ス側入力端に接続され、オペアンプＯＰ２のプラス側入
力端には、クランプ電位ＶＣが入力される。オペアンプ
ＯＰ２の出力端とマイナス側入力端との間には、抵抗素
子Ｒｒが接続され、リファレンス電位ＶＲＥＦは、オペ
アンプＯＰ２の出力端から出力される。

【０１９０】ここで、データ読み出しのために使用する
データセル側のオペアンプＯＰ１に接続される抵抗素子
Ｒｃと、リファレンス電位ＶＲＥＦを生成するために使
用するリファレンスセル側のオペアンプＯＰ２に接続さ
れる抵抗素子Ｒｒは、共に、直列接続された偶数個のＴ
ＭＲ素子（メモリセルとしてのＴＭＲ素子ＭＴＪと同じ
構造を有するもの）から構成される。

【０１９１】そして、抵抗素子Ｒｃを構成する遇数個の
ＴＭＲ素子の全ては、データ“１”が書き込まれた状態
（抵抗値が高い状態）に設定される。一方、抵抗素子Ｒ
ｒを構成する遇数個のＴＭＲ素子のうちの半分は、デー
タ“０”が書き込まれた状態（抵抗値が低い状態）に設
定され、残りの半分は、データ“１”が書き込まれた状
態（抵抗値が高い状態）に設定される。

【０１９２】このような構成によれば、読み出し動作
時、ビット線ＢＬｉには、選択されたワード線ＷＬｉに
接続されるＴＭＲ素子ＭＴＪのデータが読み出され、ビ
ット線ｒＢＬ“１”には、“０”データが読み出され
る。

【０１９３】そして、リファレンス電位ＶＲＥＦは、
“０”データを読み出すときにセンスアンプＳ／Ａのプ
ラス側入力端に表れる電位と、“１”データを読み出す
ときにセンスアンプＳ／Ａのプラス側入力端に表れる電
位とのちょうど中間値になる。

【０１９４】従って、読み出し動作時における読み出し
データのマージンを向上させることができる。

【０１９５】(4) 読み出し回路図６及び図７は、読み出し回路の回路例を示している。
図６の読み出し回路は、図１乃至図５の磁気ランダムア
クセスメモリに対応している。本例では、読み出しデー
タを１ビットずつ出力する１ビットタイプ磁気ランダム
アクセスメモリを前提とする。

【０１９６】読み出し回路は、センスアンプ＆ビット線
バイアス回路１３−ｉ（ｉ＝１，２，・・・５）と、セ
レクタ１７と、出力バッファ１８とを有している。セン
スアンプ＆ビット線バイアス回路１３−ｉは、図１乃至
図５のセンスアンプ＆ビット線バイアス回路１３−ｉに
対応している。

【０１９７】読み出し動作時、選択されたワード線ＷＬ
ｉに接続されるＴＭＲ素子ＭＴＪのデータは、ビット線
ＢＬｉを経由して、センスアンプ＆ビット線バイアス回
路１３−ｉに入力される。センスアンプ＆ビット線バイ
アス回路１３−ｉは、読み出しデータＤｉ（ｉ＝１，
２，・・・５）を出力する。

【０１９８】セレクタ１７は、データＤｉのうちの１つ
を選択し、選択されたデータＤｉを出力バッファ１８に
与える。セレクタ１７は、例えば、ＣＭＯＳタイプのト
ランスファゲートから構成され、カラムアドレス信号の
下位ビット（ビット数は、選択の対象となるデータ数に
より決定される。）に基づいて、データＤｉのうちの１
つを選択する。

【０１９９】図７の読み出し回路も、図１乃至図５の磁
気ランダムアクセスメモリに対応している。本例では、
読み出しデータを複数ビットずつ出力する複数ビットタ
イプ磁気ランダムアクセスメモリを前提とする。

【０２００】この場合、例えば、選択されたワード線Ｗ
Ｌｉに接続されるＴＭＲ素子ＭＴＪのデータを一度にチ
ップ外に読み出すことができる。

【０２０１】読み出し回路は、センスアンプ＆ビット線
バイアス回路１３−ｉ（ｉ＝１，２，・・・５）と、出
力バッファ１８−ｉ（ｉ＝１，２，・・・５）とを有し
ている。センスアンプ＆ビット線バイアス回路１３−ｉ
は、図１乃至図５のセンスアンプ＆ビット線バイアス回
路１３−ｉに対応している。

【０２０２】読み出し動作時、選択されたワード線ＷＬ
ｉに接続されるＴＭＲ素子ＭＴＪのデータは、ビット線
ＢＬｉを経由して、センスアンプ＆ビット線バイアス回
路１３−ｉに入力される。センスアンプ＆ビット線バイ
アス回路１３−ｉは、読み出しデータＤｉ（ｉ＝１，
２，・・・５）を出力する。

【０２０３】読み出しデータＤｉは、出力バッファ１８
−ｉを経由して、チップの外部へ出力される。

【０２０４】図８は、センスアンプ＆ビット線バイアス
回路の回路例を示している。センスアンプ＆ビット線バ
イアス回路については、既に、図２において、その回路
例を説明した。ここでは、図１、図３乃至図５の磁気ラ
ンダムアクセスメモリに適用することができるセンスア
ンプ＆ビット線バイアス回路の他の例について説明す
る。

【０２０５】センスアンプＳ／Ａは、例えば、差動アン
プから構成される。

【０２０６】電源端子ＶＤＤとビット線ＢＬｉとの間に
は、ＰチャネルＭＯＳトランジスタＱＰ２とＮチャネル
ＭＯＳトランジスタＱＮ１とが直列に接続される。オペ
アンプＯＰ１のマイナス側入力端子は、ノードｎ２（ビ
ット線ＢＬｉ）に接続され、その出力端子は、Ｎチャネ
ルＭＯＳトランジスタＱＮ１のゲートに接続され、その
プラス側入力端子には、クランプ電位ＶＣが入力され
る。

【０２０７】オペアンプＯＰ１は、ノードｎ２の電位が
クランプ電位ＶＣに等しくなるように、ＮチャネルＭＯ
ＳトランジスタＱＮ１のゲート電位を制御する。クラン
プ電位ＶＣの値は、所定の正の値に設定される。

【０２０８】定電流源Ｉｓ１は、読み出し電流Ｉｒｅａ
ｄを生成する。読み出し電流Ｉｒｅａｄは、Ｐチャネル
ＭＯＳトランジスタＱＰ１，ＱＰ２からなるカレントミ
ラー回路を経由して、ビット線ＢＬｉに供給される。例
えば、差動アンプからなるセンスアンプは、読み出し電
流Ｉｒｅａｄが流れているときのノードｎ１の電位に基
づいて、メモリセル（ＴＭＲ素子）のデータをセンスす
る。

【０２０９】図９は、センスアンプの回路例を示してい
る。図１０は、センスアンプのリファレンス電位生成回
路の回路例を示している。センスアンプＳ／Ａは、例え
ば、差動アンプから構成される。センスアンプＳ／Ａ
は、ノードｎ１の電位Ｖｎ１とリファレンス電位Ｖｒｅ
ｆとを比較する。

【０２１０】リファレンス電位Ｖｒｅｆは、“１”デー
タを記憶するＴＭＲ素子と“０”データを記憶するＴＭ
Ｒ素子とから生成される。

【０２１１】電源端子ＶＤＤと“１”データを記憶する
ＴＭＲ素子との間には、ＰチャネルＭＯＳトランジスタ
ＱＰ４及びＮチャネルＭＯＳトランジスタＱＮ２が直列
に接続される。また、電源端子ＶＤＤと“０”データを
記憶するＴＭＲ素子との間には、ＰチャネルＭＯＳトラ
ンジスタＱＰ５及びＮチャネルＭＯＳトランジスタＱＮ
４が直列に接続される。

【０２１２】ＰチャネルＭＯＳトランジスタＱＰ４，Ｑ
Ｐ５のドレインは、互いに接続され、また、Ｎチャネル
ＭＯＳトランジスタＱＮ２，ＱＮ４のドレインも、互い
に接続される。

【０２１３】オペアンプＯＰ２は、ノードｎ４の電位が
クランプ電位ＶＣに等しくなるように、ＮチャネルＭＯ
ＳトランジスタＱＮ２，ＱＮ４のゲート電位を制御す
る。定電流源Ｉｓ２は、読み出し電流Ｉｒｅａｄを生成
する。読み出し電流Ｉｒｅａｄは、ＰチャネルＭＯＳト
ランジスタＱＰ３，ＱＰ４からなるカレントミラー回路
を経由して、“１”データを記憶するＴＭＲ素子及び
“０”データを記憶するＴＭＲ素子に流れる。

【０２１４】リファレンス電位Ｖｒｅｆは、ノードｎ３
から出力される。

【０２１５】ここで、図８及び図１０に関して、Ｉｓ１
＝Ｉｓ２、ＰチャネルＭＯＳトランジスタＱＰ１，ＱＰ
２，ＱＰ３，ＱＰ４，ＱＰ５を同一サイズ、及び、Ｎチ
ャネルＭＯＳトランジスタＱＮ１，ＱＮ２，ＱＮ４を同
一サイズとすると、Ｖｒｅｆは、“１”データを出力す
るときのＶｎ１の電位と“０”データを出力するときの
Ｖｎ１の電位のちょうど中間の値になる。

【０２１６】図１１は、図８のオペアンプＯＰ１及び図
１０のオペアンプＯＰ２の回路例を示している。オペア
ンプＯＰ１，ＯＰ２は、ＰチャネルＭＯＳトランジスタ
ＱＰ６，ＱＰ７及びＮチャネルＭＯＳトランジスタＱＮ
６，ＱＮ７、ＱＮ８から構成される。イネーブル信号Ｅ
ｎａｂｌｅが“Ｈ”になると、ＮチャネルＭＯＳトラン
ジスタＱＮ８がオン状態となるため、オペアンプＯＰ
は、動作状態となる。

【０２１７】(5) 回路構造２図１２は、本発明の実施の形態に関わる磁気ランダムア
クセスメモリの回路構造を示している。

【０２１８】図１２の回路構造は、回路構造１の具体例
１（図２）の改良例である。その特徴は、回路構造１の
具体例１に、さらに、読み出し動作時に、全てのワード
線ＷＬｉ及び全てのビット線ＢＬｉを、予め、プリチャ
ージ電位にプリチャージしておくプリチャージ回路を付
加した点にある。

【０２１９】メモリセルアレイ１１は、アレイ状に配置
された複数のＴＭＲ素子（ＭＴＪ素子）ＭＴＪから構成
される。ＴＭＲ素子ＭＴＪは、Ｘ方向に延びるワード線
ＷＬｉ（ｉ＝１，２，・・・５）と、Ｙ方向に延びるビ
ット線ＢＬｉ（ｉ＝１，２，・・・５）との交差部に配
置される。また、ＴＭＲ素子ＭＴＪは、ワード線ＷＬｉ
とビット線ＢＬｉの間に接続される。

【０２２０】本例では、説明を簡単にするため、メモリ
セルアレイ１１は、５×５個のＴＭＲ素子ＭＴＪから構
成される。これに合わせて、ワード線ＷＬｉは、５本、
ビット線ＢＬｉも、５本となっている。

【０２２１】但し、これは、一例であって、本発明で
は、当然に、メモリセルアレイ１１の大きさ（ＴＭＲ素
子の数）や、ワード線ＷＬｉ及びビット線ＢＬｉの本数
は、限定されない。

【０２２２】ワード線ＷＬｉの一端は、ロウ選択スイッ
チＲＳＷｉ（ｉ＝１，２，・・・５）を経由して、接地
点ＶＳＳに接続される。ロウ選択スイッチＲＳＷｉは、
ロウデコーダ１２の出力信号、即ち、ロウアドレス信号
をデコードした信号により制御される。

【０２２３】ビット線ＢＬｉの一端は、センスアンプと
ビット線バイアス回路を含む回路ブロック１３−ｉ（ｉ
＝１，２，・・・５）に接続される。ビット線バイアス
回路は、読み出し動作時に、ビット線ＢＬｉにバイアス
電位を供給する。

【０２２４】本例では、読み出し動作時、選択されたビ
ット線ＢＬｉのみにバイアス電位を与えるのではなく、
選択されたワード線ＷＬｉにＴＭＲ素子ＭＴＪを介して
接続される全てのビット線ＢＬｉに、バイアス電位を供
給する。つまり、本例では、全てのビット線ＢＬｉを同
電位にすることにより、一のビット線から他のビット線
への電流経路を遮断する。

【０２２５】ワード線ＷＬｉの他端及びビット線ＢＬｉ
の他端は、プリチャージスイッチＰＳＷを経由して、プ
リチャージ線ＰＬに接続される。プリチャージ線ＰＬに
は、クランプ電位（バイアス電位）ＶＣが与えられる。
プリチャージスイッチＰＳＷは、プリチャージ信号ＰＲ
Ｅにより制御される。プリチャージ信号ＰＲＥは、読み
出し動作を行う直前に“Ｈ”となるため、ワード線ＷＬ
ｉ及びビット線ＢＬｉは、プリチャージ電位にプリチャ
ージされる。

【０２２６】プリチャージ信号ＰＲＥが“Ｌ”になる
と、ワード線ＷＬｉ及びビット線ＢＬｉのプリチャージ
が終了する。この後、ワード線ＷＬｉの選択動作及びビ
ット線ＢＬｉの選択動作を行い、続けて、読み出し電流
を、それら選択されたワード線ＷＬｉと選択されたビッ
ト線ＢＬｉとの間に流す。

【０２２７】即ち、読み出し動作時、ロウアドレス信号
により選択されたワード線（ロウ）ＷＬｉに対応するロ
ウ選択スイッチＲＳＷｉがオン状態となるため、その選
択されたワード線ＷＬｉの一端は、接地点ＶＳＳに短絡
される。

【０２２８】また、ロウアドレス信号により選択されな
かったワード線ＷＬｉに対応するロウ選択スイッチＲＳ
Ｗｉは、オフ状態となるため、非選択のワード線ＷＬｉ
は、プリチャージ電位を維持しつつ、フローティング状
態となる。

【０２２９】このように、予め、ワード線ＷＬｉ及びビ
ット線ＢＬｉをプリチャージしておくのは、読み出し動
作の高速化を図るためである。

【０２３０】即ち、本発明では、読み出し動作時に、一
のビット線から他のビット線への電流経路を遮断するた
め、選択されたワード線ＷＬｉにＴＭＲ素子ＭＴＪを介
して接続される全てのビット線ＢＬｉに、バイアス電位
を供給している。この時、ビット線ＢＬｉはもちろん、
非選択のワード線（フローティング状態）ＷＬｉも、充
電される。

【０２３１】つまり、全てのビット線ＢＬｉをバイアス
電位にするためには、全てのビット線ＢＬｉ及び非選択
のワード線ＷＬｉを充電しなければならず、この充電に
要する時間が非常に長くなる。

【０２３２】そこで、本例では、予め、ワード線ＷＬｉ
及びビット線ＢＬｉをプリチャージしておき、この充電
時間を短くすることにより、読み出し動作の高速化を図
っている。

【０２３３】なお、本例では、プリチャージ電位は、バ
イアス電位に等しくなっているが、プリチャージ電位
は、バイアス電位と異なっていてもよい。また、本例で
は、ワード線ＷＬｉ及びビット線ＢＬｉの双方をプリチ
ャージしているが、ワード線ＷＬｉ及びビット線ＢＬｉ
のいずれか一方のみをプリチャージするようにしてもよ
い。

【０２３４】さらに、本例では、選択されたワード線Ｗ
ＬｉにＴＭＲ素子ＭＴＪを介して接続される全てのビッ
ト線ＢＬｉに、センスアンプが接続される。即ち、読み
出し動作時、選択されたワード線ＷＬｉに接続される全
てのＴＭＲ素子ＭＴＪの抵抗値（データ）が一度に読み
出される。

【０２３５】センスアンプは、本例のように、選択され
たワード線ＷＬｉにＴＭＲ素子ＭＴＪを介して接続され
る全てのビット線ＢＬｉに接続するようにしてもよい
し、また、選択されたビット線ＢＬｉのみに接続するよ
うにしてもよい。

【０２３６】このように、本発明の磁気ランダムアクセ
スメモリによれば、予め、全てのワード線ＷＬｉ及び全
てのビット線ＢＬｉがプリチャージされる。

【０２３７】そして、読み出し動作時には、選択された
ワード線ＷＬｉを所定の電位に設定し（非選択のワード
線は、フローティング状態）、かつ、選択されたワード
線ＷＬｉにＴＭＲ素子を介して接続される全てのビット
線ＢＬｉをバイアス電位に設定している。

【０２３８】従って、読み出し動作時、読み出し電流の
電流経路が多数形成されることがなく、選択されたＴＭ
Ｒ素子の読み出し信号量の低下を防止できると共に、選
択されたワード線ＷＬｉにＴＭＲ素子を介して接続され
る全てのビット線ＢＬｉをバイアス電位にするときの充
電時間も、短くなるため、読み出し動作を高速化するこ
とができる。

【０２３９】なお、図１２においては、ロウ選択スイッ
チＲＳＷｉがＭＯＳトランジスタから構成される。但
し、ロウ選択スイッチＲＳＷｉは、ＭＯＳトランジスタ
に限定されるものではなく、例えば、バイポーラトラン
ジスタ、ＭＩＳトランジスタ、ＭＥＳトランジスタ、接
合トランジスタなどでもよい。

【０２４０】また、読み出し回路としては、図６及び図
７に示す回路を使用することができる。センスアンプ＆
ビット線バイアス回路としては、図１２に示すものに代
えて、図８乃至図１１に示す回路を使用することもでき
る。

【０２４１】(6) 回路構造３図１３は、本発明の実施の形態に関わる磁気ランダムア
クセスメモリの回路構造を示している。

【０２４２】図１３の回路構造は、回路構造１の具体例
１（図２）の変形例である。その特徴は、全てのビット
線ＢＬｉに読み出し回路（センスアンプを含む）を接続
するのではなく、選択されたカラムのみに、読み出し回
路を接続するようにした点にある。

【０２４３】この場合、センスアンプに対する信号電流
が小さくなることを防止する、ビット線ＢＬｉ間の読み
出し電流の干渉を防ぐなどの効果に関しては、回路構造
１のように、十分に、得ることができない。

【０２４４】しかし、回路構造３では、後述するよう
に、スイッチＢＳＷ１，ＢＳＷ２，・・・ＢＳＷ５を設
けることで、回路構造１に近い効果を得ている。

【０２４５】メモリセルアレイ１１は、アレイ状に配置
された複数のＴＭＲ素子（ＭＴＪ素子）ＭＴＪから構成
される。ＴＭＲ素子ＭＴＪは、Ｘ方向に延びるワード線
ＷＬｉ（ｉ＝１，２，・・・５）と、Ｙ方向に延びるビ
ット線ＢＬｉ（ｉ＝１，２，・・・５）との交差部に配
置される。また、ＴＭＲ素子ＭＴＪは、ワード線ＷＬｉ
とビット線ＢＬｉの間に接続される。

【０２４６】本例では、説明を簡単にするため、メモリ
セルアレイ１１は、５×５個のＴＭＲ素子ＭＴＪから構
成される。これに合わせて、ワード線ＷＬｉは、５本、
ビット線ＢＬｉも、５本となっている。

【０２４７】但し、これは、一例であって、本発明で
は、当然に、メモリセルアレイ１１の大きさ（ＴＭＲ素
子の数）や、ワード線ＷＬｉ及びビット線ＢＬｉの本数
は、限定されない。

【０２４８】ワード線ＷＬｉの一端は、ロウ選択スイッ
チＲＳＷｉ（ｉ＝１，２，・・・５）を経由して、接地
点ＶＳＳに接続される。ロウ選択スイッチＲＳＷｉは、
ロウデコーダ１２の出力信号、即ち、ロウアドレス信号
をデコードした信号により制御される。

【０２４９】従って、ロウアドレス信号により選択され
たワード線（ロウ）ＷＬｉに対応するロウ選択スイッチ
ＲＳＷｉがオン状態となり、その選択されたワード線Ｗ
Ｌｉの一端は、接地点ＶＳＳに短絡される。

【０２５０】また、ロウアドレス信号により選択されな
かったワード線ＷＬｉに対応するロウ選択スイッチＲＳ
Ｗｉは、オフ状態となるため、非選択のワード線ＷＬｉ
は、フローティング状態となる。

【０２５１】ビット線ＢＬｉの一端は、カラム選択スイ
ッチＣＳＷｉ（ｉ＝１，２，・・・５）を経由して、読
み出し回路２３に接続される。カラム選択スイッチＣＳ
Ｗｉは、カラムデコーダ２２の出力信号、即ち、カラム
アドレス信号をデコードした信号により制御される。

【０２５２】従って、カラムアドレス信号により選択さ
れたビット線（カラム）ＢＬｉに対応するカラム選択ス
イッチＣＳＷｉがオン状態となり、その選択されたビッ
ト線ＢＬｉの一端は、読み出し回路２３に接続される。

【０２５３】また、カラムアドレス信号により選択され
なかったビット線ＢＬｉに対応するカラム選択スイッチ
ＣＳＷｉは、オフ状態となるため、非選択のビット線Ｂ
Ｌｉは、読み出し回路２３に接続されない。

【０２５４】なお、ロウ選択スイッチＲＳＷｉ及びカラ
ム選択スイッチＣＳＷｉとしては、図１３に示されるよ
うに、例えば、ＭＯＳトランジスタを採用できる。

【０２５５】但し、ロウ選択スイッチＲＳＷｉ及びカラ
ム選択スイッチＣＳＷｉは、ＭＯＳトランジスタに限定
されるものではなく、例えば、バイポーラトランジス
タ、ＭＩＳトランジスタ、ＭＥＳトランジスタ、接合ト
ランジスタなどでもよい。

【０２５６】本例では、さらに、ビット線ＢＬｉには、
ビット線バイアス回路２４が接続される。ビット線バイ
アス回路２４は、一端がビット線ＢＬｉに接続されるバ
イアススイッチＢＳＷｉ（ｉ＝１，２，・・・５）から
構成される。バイアススイッチＢＳＷｉの他端には、ク
ランプ電位（バイアス電位）ＶＣが与えられる。

【０２５７】クランプ電位ＶＣは、読み出し回路２３内
のオペアンプＯＰ１のプラス側入力端に入力されるクラ
ンプ電位ＶＣと同じである。

【０２５８】バイアススイッチＢＳＷｉは、例えば、Ｎ
チャネルＭＯＳトランジスタから構成され、カラムデコ
ーダ２２の出力信号ＣＳＬｉ（ｉ＝１，２，・・・５）
を反転した信号ｂＣＳＬｉ（ｉ＝１，２，・・・５）に
より制御される。

【０２５９】ビット線バイアス回路２４は、読み出し動
作時に、非選択のビット線ＢＬｉにバイアス電位を供給
し、選択されたワード線ＷＬｉにＴＭＲ素子ＭＴＪを介
して接続される全てのビット線ＢＬｉの電位を同じにす
る役割を果たす。

【０２６０】例えば、カラム選択線信号ＣＳＬ３が
“Ｈ”となり、その他のカラム選択線信号ＣＳＬ１，
２，４，５が“Ｌ”となった場合には、ビット線ＢＬ３
は、カラム選択スイッチＣＳＷ３を経由して、読み出し
回路２３に電気的に接続される。また、バイアススイッ
チＢＳＷ１，ＢＳＷ２，ＢＳＷ４，ＢＳＷ５がオン状態
となり、ビット線ＢＬ１，ＢＬ２，ＢＬ４，ＢＬ５に、
クランプ電位（バイアス電位）ＶＣが供給される。

【０２６１】このように、本発明の磁気ランダムアクセ
スメモリによれば、選択されたワード線ＷＬｉは、読み
出し電流を流すための所定の電位（本例では、接地電
位）に設定され、かつ、非選択のワード線は、フローテ
ィング状態に設定される。また、選択されたワード線Ｗ
ＬｉにＴＭＲ素子を介して接続される全てのビット線Ｂ
Ｌｉは、所定のバイアス電位（例えば、正電位）に設定
される。

【０２６２】従って、読み出し動作時、本発明の関わる
クロスポイント型セルアレイ構造の等価回路としては、
選択されたワード線と選択されたビット線との間に、選
択されたＴＭＲ素子のみが接続された形となり、選択さ
れたＴＭＲ素子の読み出し信号量が低下することもな
い。

【０２６３】なお、読み出し回路（センスアンプ＆ビッ
ト線バイアス回路）２３としては、図１３に示すものに
代えて、図８乃至図１１に示す回路を使用することも可
能である。

【０２６４】(7) 回路構造４図１４は、本発明の実施の形態に関わる磁気ランダムア
クセスメモリの回路構造を示している。

【０２６５】図１４の回路構造は、回路構造３の応用例
である。即ち、この回路構造は、回路構造３のリファレ
ンス電位ＶＲＥＦを生成するリファレンス電位生成回路
を具体的に示したものである。

【０２６６】回路構造４では、リファレンス電位ＶＲＥ
Ｆを、“０”データが記憶されたＴＭＲ素子と“１”デ
ータが記憶されたＴＭＲ素子とを用いて、生成する回路
例を提案する。

【０２６７】メモリセルアレイ１１は、アレイ状に配置
された複数のＴＭＲ素子（ＭＴＪ素子）ＭＴＪから構成
される。ＴＭＲ素子ＭＴＪは、Ｘ方向に延びるワード線
ＷＬｉ（ｉ＝１，２，・・・５）と、Ｙ方向に延びるビ
ット線ＢＬｉ（ｉ＝１，２，・・・５）との交差部に配
置される。また、ＴＭＲ素子ＭＴＪは、ワード線ＷＬｉ
とビット線ＢＬｉの間に接続される。

【０２６８】ワード線ＷＬｉの一端は、ロウ選択スイッ
チＲＳＷｉ（ｉ＝１，２，・・・５）を経由して、接地
点ＶＳＳに接続される。ロウ選択スイッチＲＳＷｉは、
ロウデコーダ１２の出力信号、即ち、ロウアドレス信号
をデコードした信号により制御される。

【０２６９】従って、ロウアドレス信号により選択され
たワード線（ロウ）ＷＬｉに対応するロウ選択スイッチ
ＲＳＷｉがオン状態となり、その選択されたワード線Ｗ
Ｌｉの一端は、接地点ＶＳＳに短絡される。

【０２７０】また、ロウアドレス信号により選択されな
かったワード線ＷＬｉに対応するロウ選択スイッチＲＳ
Ｗｉは、オフ状態となるため、非選択のワード線ＷＬｉ
は、フローティング状態となる。

【０２７１】ビット線ＢＬｉの一端は、カラム選択スイ
ッチＣＳＷｉ（ｉ＝１，２，・・・５）を経由して、読
み出し回路２３に接続される。カラム選択スイッチＣＳ
Ｗｉは、カラムデコーダ２２の出力信号、即ち、カラム
アドレス信号をデコードした信号により制御される。

【０２７２】従って、カラムアドレス信号により選択さ
れたビット線（カラム）ＢＬｉに対応するカラム選択ス
イッチＣＳＷｉがオン状態となり、その選択されたビッ
ト線ＢＬｉの一端は、読み出し回路２３に接続される。

【０２７３】また、カラムアドレス信号により選択され
なかったビット線ＢＬｉに対応するカラム選択スイッチ
ＣＳＷｉは、オフ状態となるため、非選択のビット線Ｂ
Ｌｉは、読み出し回路２３に接続されない。

【０２７４】ビット線ＢＬｉには、ビット線バイアス回
路２４が接続される。ビット線バイアス回路２４は、一
端がビット線ＢＬｉに接続されるバイアススイッチＢＳ
Ｗｉ（ｉ＝１，２，・・・５）から構成される。バイア
ススイッチＢＳＷｉの他端には、クランプ電位（バイア
ス電位）ＶＣが与えられる。

【０２７５】クランプ電位ＶＣは、読み出し回路２３内
のオペアンプＯＰ１のプラス側入力端に入力されるクラ
ンプ電位ＶＣと同じである。

【０２７６】バイアススイッチＢＳＷｉは、例えば、Ｎ
チャネルＭＯＳトランジスタから構成され、カラムデコ
ーダ２２の出力信号ＣＳＬｉ（ｉ＝１，２，・・・５）
を反転した信号ｂＣＳＬｉ（ｉ＝１，２，・・・５）に
より制御される。

【０２７７】ビット線バイアス回路２４は、読み出し動
作時に、非選択のビット線ＢＬｉにバイアス電位を供給
し、選択されたワード線ＷＬｉにＴＭＲ素子ＭＴＪを介
して接続される全てのビット線ＢＬｉの電位を同じにす
る役割を果たす。

【０２７８】リファレンス電位ＶＲＥＦは、“０”デー
タが記憶されたＴＭＲ素子（リファレンスセル）と
“１”データが記憶されたＴＭＲ素子（リファレンスセ
ル）とを含むリファレンス電位生成回路１９により生成
される。

【０２７９】リファレンス電位生成回路１９は、Ｙ方向
に延びるビット線ｒＢＬ“０”，ｒＢＬ“１”を有す
る。

【０２８０】全てのワード線ＷＬｉとビット線ｒＢＬ
“０”との交差部には、これらワード線ＷＬｉとビット
線ｒＢＬ“０”との間に接続されるＴＭＲ素子ＭＴＪが
配置される。全てのワード線ＷＬｉとビット線ｒＢＬ
“０”との交差部に配置されるＴＭＲ素子ＭＴＪは、全
て、“０”データを記憶している。

【０２８１】また、全てのワード線ＷＬｉとビット線ｒ
ＢＬ“１”との交差部には、これらワード線ＷＬｉとビ
ット線ｒＢＬ“１”との間に接続されるＴＭＲ素子ＭＴ
Ｊが配置される。全てのワード線ＷＬｉとビット線ｒＢ
Ｌ“１”との交差部に配置されるＴＭＲ素子ＭＴＪは、
全て、“１”データを記憶している。

【０２８２】このような構成によれば、読み出し動作
時、５本のワード線ＷＬ１，ＷＬ２，・・・ＷＬ５のう
ちのいずれが選択されても、常に、ビット線ｒＢＬ
“０”には、“０”データが読み出され、ビット線ｒＢ
Ｌ“１”には、“１”データが読み出される。

【０２８３】また、読み出し動作時、読み出し信号ＲＥ
ＡＤが“Ｈ”（ｂＲＥＡＤが“Ｌ”）になると、ビット
線ｒＢＬ“０”とビット線ｒＢＬ“１”は、互いに短絡
される。

【０２８４】さらに、ビット線ｒＢＬ“０”，ｒＢＬ
“１”は、共に、オペアンプＯＰ２のマイナス側入力端
に接続される。オペアンプＯＰ２は、読み出し回路２３
のオペアンプＯＰ１と同様に、そのプラス側入力端にク
ランプ電位ＶＣが入力され、かつ、出力端とマイナス側
入力端との間に抵抗素子Ｒｃが接続される。

【０２８５】その結果、オペアンプＯＰ２の出力端から
は、リファレンス電位ＶＲＥＦが出力される。

【０２８６】本例の磁気ランダムアクセスメモリによれ
ば、読み出し動作時、選択されたワード線ＷＬｉと選択
されたビット線ＢＬｉとの間には、選択されたＴＭＲ素
子ＭＴＪのみが接続された形となるため、選択されたＴ
ＭＲ素子ＭＴＪの読み出し信号量が低下することもな
い。

【０２８７】さらに、読み出し動作時、リファレンス電
位ＶＲＥＦを、“０”データが記憶されたＴＭＲ素子と
“１”データが記憶されたＴＭＲ素子とを用いて、生成
している。このため、リファレンス電位ＶＲＥＦは、
“０”データを読み出すときにセンスアンプＳ／Ａのプ
ラス側入力端に表れる電位と、“１”データを読み出す
ときにセンスアンプＳ／Ａのプラス側入力端に表れる電
位とのちょうど中間値になる。

【０２８８】従って、読み出し動作時における読み出し
データのマージンを向上させることができる。

【０２８９】なお、読み出し回路（センスアンプ＆ビッ
ト線バイアス回路）２３及びリファレンス電位生成回路
１９としては、図１４に示すものに代えて、図８乃至図
１１に示す回路を使用することも可能である。

【０２９０】３．書き込み回路の回路例 (1) 回路構造図１５は、本発明の実施の形態に関わる磁気ランダムア
クセスメモリの回路構造を示している。

【０２９１】この回路構造は、回路構造１（図１）に書
き込み回路を付加した点に特徴を有する。

【０２９２】メモリセルアレイ１１は、アレイ状に配置
された複数のＴＭＲ素子（ＭＴＪ素子）ＭＴＪから構成
される。ＴＭＲ素子ＭＴＪは、Ｘ方向に延びるワード線
ＷＬｉ（ｉ＝１，２，・・・５）と、Ｙ方向に延びるビ
ット線ＢＬｉ（ｉ＝１，２，・・・５）との交差部に配
置される。また、ＴＭＲ素子ＭＴＪは、ワード線ＷＬｉ
とビット線ＢＬｉの間に接続される。

【０２９３】ワード線ＷＬｉの一端は、ロウデコーダと
書き込みワード線ドライバを含む回路ブロック１５に接
続され、その他端は、ロウデコーダと読み出し／書き込
みワード線シンカーを含む回路ブロック１２Ａに接続さ
れる。

【０２９４】そして、書き込み動作時には、例えば、選
択されたワード線ＷＬｉには、書き込みワード線ドライ
バから書き込みワード線シンカーに向かう方向に、書き
込み電流が流れる。

【０２９５】ビット線ＢＬｉの一端は、センスアンプと
ビット線バイアス回路を含む回路ブロック１３−ｉ（ｉ
＝１，２，・・・５）に接続される。ビット線バイアス
回路は、読み出し動作時に、ビット線ＢＬｉにバイアス
電位を供給する。

【０２９６】また、ビット線ＢＬｉの一端は、書き込み
ビット線ドライバ／シンカー１４−ｉ（ｉ＝１，２，・
・・５）に接続される。ビット線ＢＬｉの他端は、書き
込みビット線ドライバ／シンカー１６に接続される。

【０２９７】そして、書き込み動作時には、例えば、選
択されたビット線ＢＬｉには、書き込みデータの値に応
じて、書き込みワード線ドライバ／シンカー１４−ｉか
ら書き込みワード線ドライバ／シンカー１６に向かう方
向、又は、書き込みワード線ドライバ／シンカー１６か
ら書き込みワード線ドライバ／シンカー１４−ｉに向か
う方向に、書き込み電流が流れる。

【０２９８】(2) ロウデコーダ及び書き込みワード線
ドライバ、並びに、ロウデコーダ及び読み出し／書き込
みワード線シンカー：Ｎｏ．１図１６は、ロウデコーダ及び書き込みワード線ドライバ
の回路例、並びに、ロウデコーダ及び読み出し／書き込
みワード線シンカーの回路例をそれぞれ示している。

【０２９９】図１６のロウデコーダ及び書き込みワード
線ドライバ、並びに、ロウデコーダ及び読み出し／書き
込みワード線シンカーは、図１、図２、図３、図４、図
５、図１３及び図１４の磁気ランダムアクセスメモリに
適用される。

【０３００】なお、図１６では、ロウデコーダ及び書き
込みワード線ドライバの１ロウ分、並びに、読み出し／
書き込みワード線シンカーの１ロウ分のみを示してい
る。

【０３０１】ロウデコーダ及び書き込みワード線ドライ
バ１５は、ＰチャネルＭＯＳトランジスタＱＰ８及びＮ
ＡＮＤゲート回路ＮＤ１から構成される。ロウデコーダ
及び読み出し／書き込みワード線シンカー１２Ａは、Ｎ
チャネルＭＯＳトランジスタＱＮ８、ＮＡＮＤゲート回
路ＮＤ２，ＮＤ３とから構成される。

【０３０２】ＰチャネルＭＯＳトランジスタＱＰ８は、
電源端子ＶＤＤとワード線ＷＬｉの一端との間に接続さ
れる。ＮＡＮＤゲート回路ＮＤ１の出力信号は、Ｐチャ
ネルＭＯＳトランジスタＱＰ８のゲートに供給される。

【０３０３】ＮチャネルＭＯＳトランジスタＱＮ８は、
ワード線ＷＬｉの他端と接地端子ＶＳＳとの間に接続さ
れる。ＮＡＮＤゲート回路ＮＤ２の出力信号は、ＮＡＮ
Ｄゲート回路ＮＤ３に入力され、ＮＡＮＤゲート回路Ｎ
Ｄ３の出力信号は、ＮチャネルＭＯＳトランジスタＱＮ
８のゲートに供給される。

【０３０４】そして、ＮＡＮＤゲート回路ＮＤ１の出力
信号が“Ｌ”、ＮＡＮＤゲート回路ＮＤ３の出力信号が
“Ｈ”のとき、ワード線ＷＬｉには、ロウデコーダ及び
書き込みワード線ドライバ１５からロウデコーダ及び読
み出し／書き込みワード線シンカー１２Ａに向かう方向
に、書き込み電流が流れる。

【０３０５】このようなロウデコーダ及び書き込みワー
ド線ドライバ、並びに、ロウデコーダ及び読み出し／書
き込みワード線シンカーにおいては、書き込み動作時、
書き込み信号ＷＲＩＴＥが“Ｈ”になる。このため、ロ
ウアドレス信号の全てのビットが“Ｈ”となるロウ（選
択されたロウ）においては、ＮＡＮＤゲート回路ＮＤ１
の出力信号が“Ｌ”となり、ＰチャネルＭＯＳトランジ
スタＱＰ８がオン状態になる。

【０３０６】一方、ロウアドレス信号の全てのビットが
“Ｈ”とならないロウ（非選択のロウ）においては、Ｎ
ＡＮＤゲート回路ＮＤ１の出力信号が“Ｈ”となり、Ｐ
チャネルＭＯＳトランジスタＱＰ８がオフ状態になる。

【０３０７】また、書き込み動作時には、読み出し信号
ＲＥＡＤは、“Ｌ”であるため、ＮＡＮＤゲート回路Ｎ
Ｄ２の出力信号は、“Ｈ”となっている。ここで、ｂＷ
ＲＩＴＥは、書き込み信号ＷＲＩＴＥの反転信号であ
り、“Ｌ”であるため、ＮＡＮＤゲート回路ＮＤ３の出
力信号は、“Ｈ”となっている。

【０３０８】従って、書き込み動作時には、Ｎチャネル
ＭＯＳトランジスタＱＮ８がオン状態となる。

【０３０９】以上より、書き込み動作時には、選択され
たワード線ＷＬｉのみに、ロウデコーダ及び書き込みワ
ード線ドライバ１５からロウデコーダ及び読み出し／書
き込みワード線シンカー１２Ａに向かう方向に、書き込
み電流が流れる。

【０３１０】ところで、読み出し動作時には、書き込み
信号ＷＲＩＴＥは、“Ｌ”（ｂＷＲＩＴＥは、“Ｈ”）
になる。このため、全てのロウにおいて、ＮＡＮＤゲー
ト回路ＮＤ１の出力信号が“Ｈ”となり、ＰチャネルＭ
ＯＳトランジスタＱＰ８がオフ状態になる。

【０３１１】また、読み出し動作時には、読み出し信号
ＲＥＡＤは、“Ｈ”となる。このため、ロウアドレス信
号の全てのビットが“Ｈ”となるロウ（選択されたロ
ウ）においては、ＮＡＮＤゲート回路ＮＤ２の出力信号
が“Ｌ”となり、ＮＡＮＤゲート回路ＮＤ３の出力信号
が“Ｈ”となって、ＮチャネルＭＯＳトランジスタＱＮ
８がオン状態になる。

【０３１２】一方、ロウアドレス信号の全てのビットが
“Ｈ”とならないロウ（非選択のロウ）においては、Ｎ
ＡＮＤゲート回路ＮＤ２の出力信号が“Ｈ”となり、Ｎ
ＡＮＤゲート回路ＮＤ３の出力信号が“Ｌ”となって、
ＮチャネルＭＯＳトランジスタＱＮ８がオフ状態にな
る。

【０３１３】(3) カラムデコーダ及び書き込みビット
線ドライバ／シンカー：Ｎｏ．１図１７は、カラムデコーダ及び書き込みビット線ドライ
バ／シンカーの回路例を示している。

【０３１４】図１７のカラムデコーダ及び書き込みビッ
ト線ドライバ／シンカーは、図１、図２、図３、図４及
び図５の磁気ランダムアクセスメモリに適用される。

【０３１５】なお、図１７では、カラムデコーダ及び書
き込みビット線ドライバ／シンカーの１カラム分のみを
示している。

【０３１６】カラムデコーダ及び書き込みビット線ドラ
イバ／シンカー１４−ｉは、ＰチャネルＭＯＳトランジ
スタＱＰ９、ＮＡＮＤゲート回路ＮＤ４、ＮチャネルＭ
ＯＳトランジスタＱＮ９、及び、ＡＮＤゲート回路ＡＤ
２から構成される。カラムデコーダ及び書き込みビット
線ドライバ／シンカー１６は、ＰチャネルＭＯＳトラン
ジスタＱＰ１０、ＮＡＮＤゲート回路ＮＤ５、Ｎチャネ
ルＭＯＳトランジスタＱＮ１０、及び、ＡＮＤゲート回
路ＡＤ１から構成される。

【０３１７】ＰチャネルＭＯＳトランジスタＱＰ９は、
電源端子ＶＤＤとビット線ＢＬｉの一端との間に接続さ
れる。ＮＡＮＤゲート回路ＮＤ４の出力信号は、Ｐチャ
ネルＭＯＳトランジスタＱＰ９のゲートに供給される。
ＮチャネルＭＯＳトランジスタＱＮ９は、ワード線ＷＬ
ｉの一端と接地端子ＶＳＳとの間に接続される。ＡＮＤ
ゲート回路ＡＤ２の出力信号は、ＮチャネルＭＯＳトラ
ンジスタＱＮ９のゲートに供給される。

【０３１８】ＰチャネルＭＯＳトランジスタＱＰ１０
は、電源端子ＶＤＤとビット線ＢＬｉの他端との間に接
続される。ＮＡＮＤゲート回路ＮＤ５の出力信号は、Ｐ
チャネルＭＯＳトランジスタＱＰ１０のゲートに供給さ
れる。ＮチャネルＭＯＳトランジスタＱＮ１０は、ワー
ド線ＷＬｉの他端と接地端子ＶＳＳとの間に接続され
る。ＡＮＤゲート回路ＡＤ１の出力信号は、Ｎチャネル
ＭＯＳトランジスタＱＮ１０のゲートに供給される。

【０３１９】そして、ＮＡＮＤゲート回路ＮＤ４の出力
信号が“Ｌ”、ＡＮＤゲート回路ＡＤ１の出力信号が
“Ｈ”のとき、ビット線ＢＬｉには、カラムデコーダ及
び書き込みビット線ドライバ／シンカー１４−ｉからカ
ラムデコーダ及び書き込みビット線ドライバ／シンカー
１６に向かう方向に、書き込み電流が流れる。

【０３２０】また、ＮＡＮＤゲート回路ＮＤ５の出力信
号が“Ｌ”、ＡＮＤゲート回路ＡＤ２の出力信号が
“Ｈ”のとき、ビット線ＢＬｉには、カラムデコーダ及
び書き込みビット線ドライバ／シンカー１６からカラム
デコーダ及び書き込みビット線ドライバ／シンカー１４
−ｉに向かう方向に、書き込み電流が流れる。

【０３２１】このようなカラムデコーダ及び書き込みビ
ット線ドライバ／シンカーにおいては、書き込み動作
時、書き込み信号ＷＲＩＴＥが“Ｈ”になる。

【０３２２】このため、カラムアドレス信号の全てのビ
ットが“Ｈ”となるカラム（選択されたカラム）におい
ては、書き込みデータＤＡＴＡの値に応じて、ビット線
ＢＬｉに、カラムデコーダ及び書き込みビット線ドライ
バ／シンカー１６に向かう方向、又は、カラムデコーダ
及び書き込みビット線ドライバ／シンカー１４−ｉに向
かう方向に、書き込み電流が流れる。

【０３２３】例えば、書き込みデータＤＡＴＡが“１”
（“Ｈ”に相当）のとき、ＮＡＮＤゲート回路ＮＤ４の
入力信号の全てが“Ｈ”となるため、その出力信号は、
“Ｌ”となり、ＰチャネルＭＯＳトランジスタＱＰ９が
オン状態となる。また、書き込みデータＤＡＴＡが
“１”のとき、ＡＮＤゲート回路ＡＤ１の入力信号の全
てが“Ｈ”となるため、その出力信号は、“Ｈ”とな
り、ＮチャネルＭＯＳトランジスタＱＮ１０がオン状態
となる。

【０３２４】従って、ビット線ＢＬｉには、カラムデコ
ーダ及び書き込みビット線ドライバ／シンカー１４−ｉ
からカラムデコーダ及び書き込みビット線ドライバ／シ
ンカー１６に向かう方向に、書き込み電流が流れる。

【０３２５】また、書き込みデータＤＡＴＡが“０”
（“Ｌ”に相当）のとき、ｂＤＡＴＡが“Ｈ”となる。
つまり、ＮＡＮＤゲート回路ＮＤ５の入力信号の全てが
“Ｈ”となるため、その出力信号は、“Ｌ”となり、Ｐ
チャネルＭＯＳトランジスタＱＰ１０がオン状態とな
る。また、書き込みデータＤＡＴＡが“０”のとき、Ａ
ＮＤゲート回路ＡＤ２の入力信号の全てが“Ｈ”となる
ため、その出力信号は、“Ｈ”となり、ＮチャネルＭＯ
ＳトランジスタＱＮ９がオン状態となる。

【０３２６】従って、ビット線ＢＬｉには、カラムデコ
ーダ及び書き込みビット線ドライバ／シンカー１６から
カラムデコーダ及び書き込みビット線ドライバ／シンカ
ー１４−ｉに向かう方向に、書き込み電流が流れる。

【０３２７】(4) ロウデコーダ及び書き込みワード線
ドライバ、並びに、ロウデコーダ及び読み出し／書き込
みワード線シンカー：Ｎｏ．２図１８は、ロウデコーダ及び書き込みワード線ドライバ
の回路例、並びに、ロウデコーダ及び読み出し／書き込
みワード線シンカーの回路例をそれぞれ示している。

【０３２８】図１８のロウデコーダ及び書き込みワード
線ドライバ、並びに、ロウデコーダ及び読み出し／書き
込みワード線シンカーは、図１２の磁気ランダムアクセ
スメモリに適用される。

【０３２９】なお、図１８では、ロウデコーダ及び書き
込みワード線ドライバの１ロウ分、並びに、読み出し／
書き込みワード線シンカーの１ロウ分のみを示してい
る。

【０３３０】ロウデコーダ及び書き込みワード線ドライ
バ１５は、ＰチャネルＭＯＳトランジスタＱＰ８、Ｎチ
ャネルＭＯＳトランジスタＰＳＷ及びＮＡＮＤゲート回
路ＮＤ１から構成される。ロウデコーダ及び読み出し／
書き込みワード線シンカー１２Ａは、ＮチャネルＭＯＳ
トランジスタＱＮ８、ＮＡＮＤゲート回路ＮＤ２，ＮＤ
３とから構成される。

【０３３１】ＰチャネルＭＯＳトランジスタＱＰ８は、
電源端子ＶＤＤとワード線ＷＬｉの一端との間に接続さ
れる。ＮチャネルＭＯＳトランジスタＰＳＷは、クラン
プ端子ＶＣとワード線ＷＬｉの一端との間に接続され
る。ＮＡＮＤゲート回路ＮＤ１の出力信号は、Ｐチャネ
ルＭＯＳトランジスタＱＰ８のゲートに供給される。

【０３３２】ＮチャネルＭＯＳトランジスタＱＮ８は、
ワード線ＷＬｉの他端と接地端子ＶＳＳとの間に接続さ
れる。ＮＡＮＤゲート回路ＮＤ２の出力信号は、ＮＡＮ
Ｄゲート回路ＮＤ３に入力され、ＮＡＮＤゲート回路Ｎ
Ｄ３の出力信号は、ＮチャネルＭＯＳトランジスタＱＮ
８のゲートに供給される。

【０３３３】図１８のロウデコーダ及び書き込みワード
線ドライバ１５、並びに、ロウデコーダ及び読み出し／
書き込みワード線シンカー１２Ａは、図１６のロウデコ
ーダ及び書き込みワード線ドライバ１５、並びに、ロウ
デコーダ及び読み出し／書き込みワード線シンカー１２
Ａと実質的に同じとなっている。

【０３３４】ＮチャネルＭＯＳトランジスタＰＳＷは、
図１２のプリチャージスイッチＰＳＷに相当する。

【０３３５】(5) カラムデコーダ及び書き込みビット
線ドライバ／シンカー：Ｎｏ．２図１９は、カラムデコーダ及び書き込みビット線ドライ
バ／シンカーの回路例を示している。

【０３３６】図１９のカラムデコーダ及び書き込みビッ
ト線ドライバ／シンカーは、図１２の磁気ランダムアク
セスメモリに適用される。

【０３３７】なお、図１９では、カラムデコーダ及び書
き込みビット線ドライバ／シンカーの１カラム分のみを
示している。

【０３３８】カラムデコーダ及び書き込みビット線ドラ
イバ／シンカー１４−ｉは、ＰチャネルＭＯＳトランジ
スタＱＰ９、ＮＡＮＤゲート回路ＮＤ４、ＮチャネルＭ
ＯＳトランジスタＱＮ９、及び、ＡＮＤゲート回路ＡＤ
２から構成される。カラムデコーダ及び書き込みビット
線ドライバ／シンカー１６は、ＰチャネルＭＯＳトラン
ジスタＱＰ１０、ＮＡＮＤゲート回路ＮＤ５、Ｎチャネ
ルＭＯＳトランジスタＱＮ１０，ＰＳＷ、及び、ＡＮＤ
ゲート回路ＡＤ１から構成される。

【０３３９】ＰチャネルＭＯＳトランジスタＱＰ９は、
電源端子ＶＤＤとビット線ＢＬｉの一端との間に接続さ
れる。ＮＡＮＤゲート回路ＮＤ４の出力信号は、Ｐチャ
ネルＭＯＳトランジスタＱＰ９のゲートに供給される。
ＮチャネルＭＯＳトランジスタＱＮ９は、ワード線ＷＬ
ｉの一端と接地端子ＶＳＳとの間に接続される。ＡＮＤ
ゲート回路ＡＤ２の出力信号は、ＮチャネルＭＯＳトラ
ンジスタＱＮ９のゲートに供給される。

【０３４０】ＰチャネルＭＯＳトランジスタＱＰ１０
は、電源端子ＶＤＤとビット線ＢＬｉの他端との間に接
続される。ＮチャネルＭＯＳトランジスタＰＳＷは、ク
ランプ端子ＶＣとビット線ＢＬｉの他端との間に接続さ
れる。ＮＡＮＤゲート回路ＮＤ５の出力信号は、Ｐチャ
ネルＭＯＳトランジスタＱＰ１０のゲートに供給され
る。ＮチャネルＭＯＳトランジスタＱＮ１０は、ワード
線ＷＬｉの他端と接地端子ＶＳＳとの間に接続される。
ＡＮＤゲート回路ＡＤ１の出力信号は、ＮチャネルＭＯ
ＳトランジスタＱＮ１０のゲートに供給される。

【０３４１】図１９のカラムデコーダ及び書き込みビッ
ト線ドライバ／シンカー１４−ｉ，１６は、図１７のカ
ラムデコーダ及び書き込みビット線ドライバ／シンカー
１４−ｉ，１６と実質的に同じとなっている。

【０３４２】ＮチャネルＭＯＳトランジスタＰＳＷは、
図１２のプリチャージスイッチＰＳＷに相当する。

【０３４３】(6) カラムデコーダ及び書き込みビット
線ドライバ／シンカー：Ｎｏ．３図２０は、カラムデコーダ及び書き込みビット線ドライ
バ／シンカーの回路例を示している。

【０３４４】図２０のカラムデコーダ及び書き込みビッ
ト線ドライバ／シンカーは、図１３及び図１４の磁気ラ
ンダムアクセスメモリに適用される。

【０３４５】なお、図２０では、カラムデコーダ及び書
き込みビット線ドライバ／シンカーの１カラム分のみを
示している。

【０３４６】カラムデコーダ及び書き込みビット線ドラ
イバ／シンカー１４−ｉは、ＰチャネルＭＯＳトランジ
スタＱＰ９、ＮＡＮＤゲート回路ＮＤ４、ＮチャネルＭ
ＯＳトランジスタＱＮ９、及び、ＡＮＤゲート回路ＡＤ
２から構成される。カラムデコーダ及び書き込みビット
線ドライバ／シンカー１６は、ＰチャネルＭＯＳトラン
ジスタＱＰ１０、ＮＡＮＤゲート回路ＮＤ５、Ｎチャネ
ルＭＯＳトランジスタＱＮ１０、及び、ＡＮＤゲート回
路ＡＤ１から構成される。

【０３４７】ＰチャネルＭＯＳトランジスタＱＰ９は、
電源端子ＶＤＤとビット線ＢＬｉの一端との間に接続さ
れる。ＮＡＮＤゲート回路ＮＤ４の出力信号は、Ｐチャ
ネルＭＯＳトランジスタＱＰ９のゲートに供給される。
ＮチャネルＭＯＳトランジスタＱＮ９は、ワード線ＷＬ
ｉの一端と接地端子ＶＳＳとの間に接続される。ＡＮＤ
ゲート回路ＡＤ２の出力信号は、ＮチャネルＭＯＳトラ
ンジスタＱＮ９のゲートに供給される。

【０３４８】ＰチャネルＭＯＳトランジスタＱＰ１０
は、電源端子ＶＤＤとビット線ＢＬｉの他端との間に接
続される。ＮＡＮＤゲート回路ＮＤ５の出力信号は、Ｐ
チャネルＭＯＳトランジスタＱＰ１０のゲートに供給さ
れる。ＮチャネルＭＯＳトランジスタＱＮ１０は、ワー
ド線ＷＬｉの他端と接地端子ＶＳＳとの間に接続され
る。ＡＮＤゲート回路ＡＤ１の出力信号は、Ｎチャネル
ＭＯＳトランジスタＱＮ１０のゲートに供給される。

【０３４９】そして、ＮＡＮＤゲート回路ＮＤ４の出力
信号が“Ｌ”、ＡＮＤゲート回路ＡＤ１の出力信号が
“Ｈ”のとき、ビット線ＢＬｉには、カラムデコーダ及
び書き込みビット線ドライバ／シンカー１４−ｉからカ
ラムデコーダ及び書き込みビット線ドライバ／シンカー
１６に向かう方向に、書き込み電流が流れる。

【０３５０】また、ＮＡＮＤゲート回路ＮＤ５の出力信
号が“Ｌ”、ＡＮＤゲート回路ＡＤ２の出力信号が
“Ｈ”のとき、ビット線ＢＬｉには、カラムデコーダ及
び書き込みビット線ドライバ／シンカー１６からカラム
デコーダ及び書き込みビット線ドライバ／シンカー１４
−ｉに向かう方向に、書き込み電流が流れる。

【０３５１】このようなカラムデコーダ及び書き込みビ
ット線ドライバ／シンカーにおいては、書き込み動作
時、書き込み信号ＷＲＩＴＥが“Ｈ”になる。

【０３５２】このため、カラムアドレス信号の全てのビ
ットが“Ｈ”となるカラム（選択されたカラム）におい
ては、書き込みデータＤＡＴＡの値に応じて、ビット線
ＢＬｉに、カラムデコーダ及び書き込みビット線ドライ
バ／シンカー１６に向かう方向、又は、カラムデコーダ
及び書き込みビット線ドライバ／シンカー１４−ｉに向
かう方向に、書き込み電流が流れる。

【０３５３】例えば、書き込みデータＤＡＴＡが“１”
（“Ｈ”に相当）のとき、ＮＡＮＤゲート回路ＮＤ４の
入力信号の全てが“Ｈ”となるため、その出力信号は、
“Ｌ”となり、ＰチャネルＭＯＳトランジスタＱＰ９が
オン状態となる。また、書き込みデータＤＡＴＡが
“１”のとき、ＡＮＤゲート回路ＡＤ１の入力信号の全
てが“Ｈ”となるため、その出力信号は、“Ｈ”とな
り、ＮチャネルＭＯＳトランジスタＱＮ１０がオン状態
となる。

【０３５４】従って、ビット線ＢＬｉには、カラムデコ
ーダ及び書き込みビット線ドライバ／シンカー１４−ｉ
からカラムデコーダ及び書き込みビット線ドライバ／シ
ンカー１６に向かう方向に、書き込み電流が流れる。

【０３５５】また、書き込みデータＤＡＴＡが“０”
（“Ｌ”に相当）のとき、ｂＤＡＴＡが“Ｈ”となる。
つまり、ＮＡＮＤゲート回路ＮＤ５の入力信号の全てが
“Ｈ”となるため、その出力信号は、“Ｌ”となり、Ｐ
チャネルＭＯＳトランジスタＱＰ１０がオン状態とな
る。また、書き込みデータＤＡＴＡが“０”のとき、Ａ
ＮＤゲート回路ＡＤ２の入力信号の全てが“Ｈ”となる
ため、その出力信号は、“Ｈ”となり、ＮチャネルＭＯ
ＳトランジスタＱＮ９がオン状態となる。

【０３５６】従って、ビット線ＢＬｉには、カラムデコ
ーダ及び書き込みビット線ドライバ／シンカー１６から
カラムデコーダ及び書き込みビット線ドライバ／シンカ
ー１４−ｉに向かう方向に、書き込み電流が流れる。

【０３５７】ところで、図１３及び図１４の磁気ランダ
ムアクセスメモリでは、読み出し動作時、選択された１
つのビット線（カラム）ＢＬｉのみを、読み出し回路
（センスアンプ＆ビット線バイアス回路）２３に接続す
る。

【０３５８】従って、ビット線ＢＬｉと読み出し回路２
３との間には、カラム選択スイッチＣＳＷｉが接続され
る。

【０３５９】読み出し動作時、読み出し信号ＲＥＡＤ
は、“Ｈ”となり、また、選択されたカラムでは、カラ
ムアドレス信号の全てのビットが“Ｈ”となるため、Ａ
ＮＤゲート回路ＡＤ３の出力信号ＣＳＬｉが“Ｈ”とな
る。その結果、カラム選択スイッチＣＳＷｉがオン状態
となり、ビット線ＢＬｉが読み出し回路２３に電気的に
接続される。

【０３６０】読み出し動作時、非選択のカラムでは、カ
ラムアドレス信号の全てのビットが“Ｈ”とならない。
このため、ＮＡＮＤゲート回路ＮＤ６の出力信号は、
“Ｈ”となる。読み出し信号ＲＥＡＤは、“Ｈ”である
ため、ＡＮＤゲート回路ＡＤ４の出力信号ｂＣＳＬｉ
は、“Ｈ”となる。

【０３６１】その結果、バイアススイッチＢＳＷｉがオ
ン状態となり、非選択のビット線ＢＬｉがクランプ電位
（バイアス電位）ＶＣにバイアスされる。

【０３６２】４．デバイス構造例 (1) セルアレイ構造図２１は、メモリセルアレイのセルアレイ構造の一例を
示す平面図である。図２２は、図２１のＸＸＩＩ−ＸＸ
ＩＩ線に沿う断面図である。

【０３６３】Ｘ方向にワード線ＷＬｉ，ＷＬｉ＋１が延
び、Ｘ方向に交差するＹ方向にビット線ＢＬｉ，ＢＬｉ
＋１が延びる。ＴＭＲ素子ＭＴＪは、ワード線ＷＬｉ，
ＷＬｉ＋１とビット線ＢＬｉ，ＢＬｉ＋１の交差部に配
置される。ＴＭＲ素子ＭＴＪは、ワード線ＷＬｉ，ＷＬ
ｉ＋１及びビット線ＢＬｉ，ＢＬｉ＋１に、直接、コン
タクトしている。

【０３６４】(2) ＴＭＲ素子の構造例図２３乃至図２５は、ＴＭＲ素子の構造例を示してい
る。図２３の例に示すＴＭＲ素子は、最も基本的な構造
であり、２つの強磁性層とこれらに挟まれるトンネルバ
リア層を有する。

【０３６５】２つの強磁性層のうち、磁化の向きが固定
される固定層（ピン層）には、磁化の向きを固定するた
めの反強磁性層が付加される。２つの強磁性層のうち、
磁化の向きを自由に変えることができる自由層（記憶
層）は、書き込みワード線と書き込みビット線によって
作られる合成磁界により、磁化の向きが決定される。

【０３６６】図２４の例に示すＴＭＲ素子は、図２３の
例のＴＭＲ素子に比べて、バイアス電圧を増大させるこ
とを目的に、ＴＭＲ素子内に２つのトンネルバリア層を
設けたものである。

【０３６７】図２４のＴＭＲ素子は、図２３のＴＭＲ素
子を２個直列接続した構造（ダブルジャンクション構
造）を有する、と言うこともできる。

【０３６８】本例では、ＴＭＲ素子は、３つの強磁性層
を有し、それらの間には、トンネルバリア層が配置され
る。両端の２つの強磁性層（ピン層）には、それぞれ反
強磁性層が付加されている。３つの強磁性層のうち、磁
化の向きを自由に変えることができる自由層（記憶層）
は、真ん中の強磁性層となっている。

【０３６９】図２５の例に示すＴＭＲ素子に関しては、
その記憶層を、２つの強磁性層と、それらの間に挟まれ
る非磁性金属層とからなる３層構造にすることにより、
書き込み反転磁場を削減しつつ、記憶保持特性を落とさ
ないようにすることが可能になる。即ち、記憶層を構成
する２つの強磁性層の厚さを薄くすることにより、書き
込み反転磁場を下げることができる。

【０３７０】単層構造の場合には、熱揺らぎに弱くなる
ため、誤書き込みを起こし易くなるが、３層構造の場合
には、非磁性金属を挟む２つの強磁性層の磁気的な結合
により、熱揺らぎに強くなるため、誤書き込みを起こし
難い優れた記憶保持特性を持つＴＭＲ素子を実現でき
る。

【０３７１】以上、ＴＭＲ素子の構造例について説明し
たが、本発明（回路構造、デバイス構造、読み出し動作
原理、読み出し回路及び製造方法）に関しては、ＴＭＲ
素子の構造は、特に、限定されるものではない。上述し
た３つの構造例は、単に、ＴＭＲ素子の構造の代表例と
して、示したに過ぎない。

【０３７２】(3) 応用例本発明に関わる磁気ランダムアクセスメモリのデバイス
構造の応用例について説明する。この応用例は、メモリ
容量の増大を図るために、ＴＭＲ素子を複数段に積み重
ねた点に特徴を有する。

【０３７３】１つの段に本発明に関わるクロスポイント
型メモリセルアレイが配置されるとすると、ＴＭＲ素子
をｎ（ｎは、複数）段に積み重ねた場合、メモリセルの
セルサイズは、４Ｆ^２／ｎとなる。但し、Ｆは、デザ
インルールの最小サイズである。

【０３７４】図２６は、ＴＭＲ素子を２段に積み重ねた
場合のデバイス構造の一例を示している。

【０３７５】１段目のＴＭＲ素子ＭＴＪの直下には、Ｘ
方向に延びるワード線ＷＬ１Ａが配置される。また、１
段目のＴＭＲ素子ＭＴＪの直上には、Ｘ方向に交差する
Ｙ方向に延びるビット線ＢＬ１Ａ，ＢＬ２Ａ，ＢＬ３Ａ
が配置される。ＴＭＲ素子ＭＴＪは、ワード線ＷＬ１Ａ
とビット線ＢＬ１Ａ，ＢＬ２Ａ，ＢＬ３Ａの交差部に配
置され、両者にコンタクトしている。

【０３７６】同様に、２段目のＴＭＲ素子ＭＴＪの直下
には、Ｘ方向に延びるワード線ＷＬ１Ｂが配置される。
また、２段目のＴＭＲ素子ＭＴＪの直上には、Ｙ方向に
延びるビット線ＢＬ１Ｂ，ＢＬ２Ｂ，ＢＬ３Ｂが配置さ
れる。ＴＭＲ素子ＭＴＪは、ワード線ＷＬ１Ｂとビット
線ＢＬ１Ｂ，ＢＬ２Ｂ，ＢＬ３Ｂの交差部に配置され、
両者にコンタクトしている。

【０３７７】図２７は、図２６の改良例であり、１つの
ビット線を１段目のＴＭＲ素子と２段目のＴＭＲとで共
有した点に特徴を有する。

【０３７８】１段目のＴＭＲ素子ＭＴＪの直下には、Ｘ
方向に延びるワード線ＷＬ１Ａが配置される。また、１
段目のＴＭＲ素子ＭＴＪの直上には、Ｘ方向に交差する
Ｙ方向に延びるビット線ＢＬ１Ａ，ＢＬ２Ａ，ＢＬ３Ａ
が配置される。ＴＭＲ素子ＭＴＪは、ワード線ＷＬ１Ａ
とビット線ＢＬ１Ａ，ＢＬ２Ａ，ＢＬ３Ａの交差部に配
置され、両者にコンタクトしている。

【０３７９】２段目のＴＭＲ素子ＭＴＪの直下には、ビ
ット線ＢＬ１Ａ，ＢＬ２Ａ，ＢＬ３Ａが配置される。ま
た、２段目のＴＭＲ素子ＭＴＪの直上には、Ｘ方向に延
びるワード線ＷＬ１Ｂが配置される。ＴＭＲ素子ＭＴＪ
は、ワード線ＷＬ１Ｂとビット線ＢＬ１Ａ，ＢＬ２Ａ，
ＢＬ３Ａの交差部に配置され、両者にコンタクトしてい
る。

【０３８０】本例のデバイス構造の場合、ビット線ＢＬ
１Ａ，ＢＬ２Ａ，ＢＬ３Ａが、１段目のＴＭＲ素子ＭＴ
Ｊと２段目のＴＭＲ素子ＭＴＪとで共有される。従っ
て、ＴＭＲ素子ＭＴＪを複数段に積み重ねても、ビット
線の本数が極端に増えることがなく、その結果、ビット
線ＢＬ１Ａ，ＢＬ２Ａ，ＢＬ３Ａに接続されるドライバ
／シンカー（トランジスタ）のためのエリアが増えるこ
ともない。

【０３８１】図２８は、図２７の改良例であり、１つの
ビット線をその上段のＴＭＲ素子と下段のＴＭＲ素子で
共有すると共に、さらに、１つのワード線をその上段の
ＴＭＲ素子と下段のＴＭＲとで共有した点に特徴を有す
る。

【０３８２】１段目のＴＭＲ素子ＭＴＪの直下には、Ｘ
方向に延びるワード線ＷＬ１Ａが配置される。また、１
段目のＴＭＲ素子ＭＴＪの直上には、Ｘ方向に交差する
Ｙ方向に延びるビット線ＢＬ１Ａ，ＢＬ２Ａ，ＢＬ３Ａ
が配置される。ＴＭＲ素子ＭＴＪは、ワード線ＷＬ１Ａ
とビット線ＢＬ１Ａ，ＢＬ２Ａ，ＢＬ３Ａの交差部に配
置され、両者にコンタクトしている。

【０３８３】２段目のＴＭＲ素子ＭＴＪの直下には、ビ
ット線ＢＬ１Ａ，ＢＬ２Ａ，ＢＬ３Ａが配置される。ま
た、２段目のＴＭＲ素子ＭＴＪの直上には、Ｘ方向に延
びるワード線ＷＬ１Ｂが配置される。ＴＭＲ素子ＭＴＪ
は、ワード線ＷＬ１Ｂとビット線ＢＬ１Ａ，ＢＬ２Ａ，
ＢＬ３Ａの交差部に配置され、両者にコンタクトしてい
る。

【０３８４】ここまでの構造は、図２７と同じである。
本例では、さらに、３段目のＴＭＲ素子ＭＴＪの直下に
は、ワード線ＷＬ１Ｂが配置される。また、３段目のＴ
ＭＲ素子ＭＴＪの直上には、Ｙ方向に延びるビット線Ｂ
Ｌ１Ｂ，ＢＬ２Ｂ，ＢＬ３Ｂが配置される。ＴＭＲ素子
ＭＴＪは、ワード線ＷＬ１Ｂとビット線ＢＬ１Ｂ，ＢＬ
２Ｂ，ＢＬ３Ｂの交差部に配置され、両者にコンタクト
している。

【０３８５】４段目のＴＭＲ素子ＭＴＪの直下には、ビ
ット線ＢＬ１Ｂ，ＢＬ２Ｂ，ＢＬ３Ｂが配置される。ま
た、４段目のＴＭＲ素子ＭＴＪの直上には、Ｘ方向に延
びるワード線ＷＬ１Ｃが配置される。ＴＭＲ素子ＭＴＪ
は、ワード線ＷＬ１Ｃとビット線ＢＬ１Ｂ，ＢＬ２Ｂ，
ＢＬ３Ｂの交差部に配置され、両者にコンタクトしてい
る。

【０３８６】本例のデバイス構造の場合、ビット線ＢＬ
１Ａ，ＢＬ２Ａ，ＢＬ３Ａは、１段目のＴＭＲ素子ＭＴ
Ｊと２段目のＴＭＲ素子ＭＴＪとで共有され、ビット線
ＢＬ１Ｂ，ＢＬ２Ｂ，ＢＬ３Ｂは、３段目のＴＭＲ素子
ＭＴＪと４段目のＴＭＲ素子ＭＴＪとで共有される。さ
らに、ワード線ＷＬ１Ｂは、２段目のＴＭＲ素子ＭＴＪ
と３段目のＴＭＲ素子ＭＴＪとで共有される。

【０３８７】従って、本例のデバイス構造の場合、ＴＭ
Ｒ素子ＭＴＪを積み重ねる段数に比例して、ワード線や
ビット線の本数が増えることがないため、ＴＭＲ素子Ｍ
ＴＪを複数段に積み重ねて、メモリ容量の増大を図るこ
とが容易になる。

【０３８８】なお、ＴＭＲ素子を３段以上に積み重ねた
場合には、本発明に関わるビット線に対するバイアス電
位の供給に関して、注意を要する点がある。

【０３８９】即ち、ＴＭＲ素子を３段以上に積み重ねた
場合、読み出しの対象となるＴＭＲ素子が配置される位
置（何段目に配置されているか）によって、バイアス電
位を与えるビット線の本数が変わってくる。

【０３９０】例えば、図２８の例について考えると、１
段目のＴＭＲ素子ＭＴＪのデータを読み出す場合には、
ワード線ＷＬ１Ａと、ビット線ＢＬ１Ａ，ＢＬ２Ａ，Ｂ
Ｌ３Ａのうちの１つとの間に、読み出し電流を流せばよ
い。この場合には、ビット線ＢＬ１Ａ，ＢＬ２Ａ，ＢＬ
３Ａ間における電流経路を遮断するため、ビット線ＢＬ
１Ａ，ＢＬ２Ａ，ＢＬ３Ａにバイアス電位を与える。

【０３９１】即ち、１段目のＴＭＲ素子ＭＴＪのデータ
を読み出す場合には、ビット線ＢＬ１Ａ，ＢＬ２Ａ，Ｂ
Ｌ３Ａのみにバイアス電位を与えればよい。

【０３９２】また、４段目のＴＭＲ素子ＭＴＪのデータ
を読み出す場合にも、同様の考え方により、ビット線Ｂ
Ｌ１Ｂ，ＢＬ２Ｂ，ＢＬ３Ｂのみにバイアス電位を与え
ればよい。

【０３９３】しかし、例えば、２段目のＴＭＲ素子ＭＴ
Ｊのデータを読み出す場合には、ワード線ＷＬ１Ｂと、
ビット線ＢＬ１Ａ，ＢＬ２Ａ，ＢＬ３Ａのうちの１つと
の間に、読み出し電流を流す必要がある。この場合に
は、ビット線ＢＬ１Ａ，ＢＬ２Ａ，ＢＬ３Ａ間における
電流経路に加えて、ビット線ＢＬ１Ｂ，ＢＬ２Ｂ，ＢＬ
３Ｂ間における電流経路も遮断しなければならない。

【０３９４】従って、２段目のＴＭＲ素子ＭＴＪのデー
タを読み出す場合には、ビット線ＢＬ１Ａ，ＢＬ２Ａ，
ＢＬ３Ａ及びビット線ＢＬ１Ｂ，ＢＬ２Ｂ，ＢＬ３Ｂに
バイアス電位を与える。

【０３９５】また、３段目のＴＭＲ素子ＭＴＪのデータ
を読み出す場合にも、同様の考え方により、ビット線Ｂ
Ｌ１Ａ，ＢＬ２Ａ，ＢＬ３Ａ及びビット線ＢＬ１Ｂ，Ｂ
Ｌ２Ｂ，ＢＬ３Ｂにバイアス電位を与える。

【０３９６】図２９は、図２６の改良例である。このデ
バイス構造の特徴は、異なる段に配置される同一機能を
有する配線を互いに直列接続した点にある。

【０３９７】本例では、１段目のＴＭＲ素子ＭＴＪに接
続されるＸ方向に延びるワード線ＷＬ１Ａと、２段目の
ＴＭＲ素子ＭＴＪに接続されるＸ方向に延びるワード線
ＷＬ１Ｂとを、互いに直列接続している。

【０３９８】本例では、ＴＭＲ素子ＭＴＪは、２段に積
み重ねられているため、ワード線ＷＬ１Ａ，ＷＬ１Ｂ
は、メモリセルアレイの一端から他端へ向かい、かつ、
折り返して、メモリセルアレイの他端から一端へ向かう
折り返し構造を有している。

【０３９９】但し、本例のデバイス構造は、ＴＭＲ素子
を３段以上に積み重ねる場合にも適用できる。その場合
には、ワード線は、メモリセルアレイ内を縫うように、
蛇行して、配置されることになる。

【０４００】また、異なる段に配置されるワード線を直
列接続する構造は、上段のＴＭＲ素子と下段のＴＭＲ素
子とで１本のビット線を共有するデバイス構造（例え
ば、図２７）や、上段のＴＭＲ素子と下段のＴＭＲ素子
とで１本のワード線又は１本のビット線を共有するデバ
イス構造（例えば、図２８）にも、当然に、適用可能で
ある。

【０４０１】この場合、ＴＭＲ素子ＭＴＪに対する書き
込み動作を考えると、例えば、図２７のワード線ＷＬ１
Ｂとワード線ＷＬ１Ａを接続するのは、好ましくない。
図２７の構造を１ブロックとし、半導体基板上に複数ブ
ロックを積み重ねた場合には、上側のワード線ＷＬ１Ｂ
同士を互いに接続し、下側のワード線ＷＬ１Ａを互いに
接続することができる。

【０４０２】ビット線ＢＬ１Ａ，ＢＬ２Ａ，ＢＬ３Ａに
ついても、複数ブロックを積み重ねた場合には、各ブロ
ック内のビット線ＢＬ１Ａ，ＢＬ２Ａ，ＢＬ３Ａ同士を
互いに接続することができる。

【０４０３】本例では、異なる段に配置されるワード線
を直列接続したが、これらワード線を並列接続するよう
にしてもよい。

【０４０４】図３０も、図２６の改良例である。図２９
では、ワード線ＷＬ１Ａ，ＷＬ１Ｂを、折り返し構造と
したのに対して、図３０では、ビット線ＢＬ１Ａ，ＢＬ
１Ｂを、折り返し構造とした点に特徴を有する。

【０４０５】本例では、１段目のＴＭＲ素子ＭＴＪに接
続されるＹ方向に延びるビット線ＢＬ１Ａと、２段目の
ＴＭＲ素子ＭＴＪに接続されるＹ方向に延びるビット線
ＢＬ１Ｂとを、互いに直列接続している。ＴＭＲ素子Ｍ
ＴＪは、２段に積み重ねられているため、ビット線ＢＬ
１Ａ，ＢＬ１Ｂは、メモリセルアレイの一端から他端へ
向かい、かつ、折り返して、メモリセルアレイの他端か
ら一端へ向かう構造を有している。

【０４０６】但し、本例のデバイス構造においても、Ｔ
ＭＲ素子を３段以上に積み重ねる場合には、ビット線
は、メモリセルアレイ内を縫うように、蛇行して、配置
されることになる。

【０４０７】また、異なる段に配置されるビット線を直
列接続する構造は、上段のＴＭＲ素子と下段のＴＭＲ素
子とで１本のワード線又は１本のビット線を共有するデ
バイス構造（例えば、図２８）にも、当然に、適用可能
である。

【０４０８】この場合、ＴＭＲ素子ＭＴＪに対する書き
込み動作を考えると、例えば、図２８のビット線ＢＬ１
Ａ，ＢＬ２Ａ，ＢＬ３Ａとビット線ＢＬ１Ｂ，ＢＬ２
Ｂ，ＢＬ３Ｂを接続するのは、好ましくない。ＴＭＲ素
子ＭＴＪを５段以上に積み重ねる場合には、例えば、１
段目と２段目の間のビット線と、４段目と５段目の間の
ビット線とを互いに接続することができる。

【０４０９】ワード線ＷＬ１Ａ，ＷＬ１Ｂ，ＷＬ１Ｃに
ついても、ワード線ＷＬ１Ａとワード線ＷＬ１Ｂ、又
は、ワード線ＷＬ１Ｂとワード線ＷＬ１Ｃとを接続する
のは、好ましくない。ワード線ＷＬ１Ａとワード線ＷＬ
１Ｃとを接続することは可能である。

【０４１０】なお、図２８では、ＴＭＲ素子ＭＴＪが４
段に積み重ねられた構造を示しているが、当然に、５段
以上（ｎ段、ｎは、任意の自然数）であってもよい。

【０４１１】本例では、異なる段に配置されるビット線
を直列接続したが、これらビット線を並列接続するよう
にしてもよい。

【０４１２】５．クロスポイント型セルアレイ構造以
外の構造への適用例ここまでは、クロスポイント型セル
アレイ構造に本発明を適用した場合について説明してき
たが、本発明は、クロスポイント型セルアレイ構造以外
の構造を持つ磁気ランダムアクセスメモリにも適用でき
る。

【０４１３】以下、その例のいくつかについて説明す
る。

【０４１４】(1) 適用例１回路構造図３１は、本発明の適用例１としての磁気ランダムアク
セスメモリの主要部を示している。

【０４１５】本例に関わるセルアレイ構造の特徴は、第
一に、読み出しブロックを構成する複数のＴＭＲ素子の
一端が共通接続されている点、第二に、読み出しブロッ
クを構成する複数のＴＭＲ素子の他端がそれぞれ独立に
読み出しビット線に接続されている点、そして、第三
に、読み出しブロックを構成する複数のＴＭＲ素子の一
端が、読み出し選択スイッチを経由しないで、直接、読
み出しワード線に接続されている点にある。

【０４１６】メモリセルアレイ１１は、Ｘ方向及びＹ方
向にアレイ状に配置される複数のＴＭＲ素子１２を有す
る。例えば、Ｘ方向には、ｊ個のＴＭＲ素子１２が配置
され、Ｙ方向には、４×ｎ個のＴＭＲ素子１２が配置さ
れる。

【０４１７】Ｙ方向に配置された４個のＴＭＲ素子１２
は、１つの読み出しブロックＢＫｉｋ（ｉ＝１，・・・
ｊ、ｋ＝１，・・・ｎ）を構成している。Ｘ方向に配置
されるｊ個の読み出しブロックＢＫｉｋは、１つのロウ
を構成する。メモリセルアレイ１１は、ｎ個のロウを有
する。また、Ｙ方向に配置されるｎ個の読み出しブロッ
クＢＫｉｋは、１つのカラムを構成する。メモリセルア
レイ１１は、ｊ個のカラムを有する。

【０４１８】ブロックＢＫｉｋ内の４個のＴＭＲ素子１
２の一端は、共通接続され、その接続点は、例えば、読
み出しワード線ＲＷＬｉ（ｉ＝１，・・・ｊ）に接続さ
れる。読み出しワード線ＲＷＬｉは、Ｙ方向に延び、例
えば、１カラム内に１本だけ設けられる。

【０４１９】１カラム内に配置されるブロックＢＫｉｋ
内のＴＭＲ素子１２は、読み出し選択スイッチ（ＭＯＳ
トランジスタ）を経由することなく、直接、読み出しワ
ード線ＲＷＬｉ（ｉ＝１，・・・ｊ）に接続される。読
み出しワード線ＲＷＬｉの一端は、例えば、ＭＯＳトラ
ンジスタから構成されるカラム選択スイッチＣＳＷを経
由して、接地点ＶＳＳに接続される。

【０４２０】なお、カラム選択スイッチＣＳＷは、メモ
リセルアレイ１１の外部に配置されるものであるため、
スイッチ素子（ＭＯＳトランジスタ）がメモリセルアレ
イ１１内に配置されることはない。

【０４２１】読み出しブロックＢＫｉｋ内の４個のＴＭ
Ｒ素子１２の他端は、それぞれ独立に読み出しビット線
ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，Ｒ
ＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に接続
される。即ち、１つの読み出しブロックＢＫｉｋ内の４
個のＴＭＲ素子１２に対応して、４本の読み出しビット
線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，
ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４が配
置される。

【０４２２】読み出しビット線ＲＢＬ４（ｎ−１）＋
１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋
３，ＲＢＬ４（ｎ−１）＋４は、Ｘ方向に延び、その一
端は、ロウ選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ
３を経由して、センスアンプ＆ビット線バイアス回路１
３−１，１３−２，・・・１３−８に接続される。

【０４２３】ロウ選択スイッチＲＳＷ３には、ロウ選択
線信号ＲＲが入力される。読み出しロウデコーダ２５Ｂ
は、ロウ選択線信号ＲＲを出力する。

【０４２４】ビット線バイアス回路１３−１，１３−
２，・・・１３−８は、読み出し動作時に、読み出しビ
ット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋
２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４
にバイアス電位を供給する役割を果たす。

【０４２５】即ち、本例では、読み出し動作時、選択さ
れた読み出しビット線のみにバイアス電位を与えるので
はなく、選択された読み出しワード線ＲＷＬｉにＴＭＲ
素子ＭＴＪを介して接続される全ての読み出しビット線
ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，Ｒ
ＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に、バ
イアス電位を供給する。

【０４２６】つまり、本例では、全ての読み出しビット
線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，
ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４を同
電位にすることにより、一のビット線から他のビット線
への電流経路を遮断する。

【０４２７】また、本例では、選択された読み出しワー
ド線ＲＷＬｉにＴＭＲ素子ＭＴＪを介して接続される全
ての読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ
４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４
（ｎ−１）＋４に、センスアンプが接続される。

【０４２８】即ち、読み出し動作時、選択された読み出
しワード線ＲＷＬｉに接続される全てのＴＭＲ素子ＭＴ
Ｊの抵抗値（データ）が一度に読み出される。

【０４２９】なお、センスアンプは、本例のように、選
択された読み出しワード線ＲＷＬｉにＴＭＲ素子ＭＴＪ
を介して接続される全ての読み出しビット線ＲＢＬ４
（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４
（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に接続するよ
うにしてもよいし、また、選択された読み出しビット線
のみに接続するようにしてもよい。

【０４３０】読み出しビット線ＲＢＬ４（ｎ−１）＋
１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋
３，ＲＢＬ４（ｎ−１）＋４は、Ｘ方向（ロウ方向）に
延びており、書き込みワード線ＷＷＬ４（ｎ−１）＋
１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋
３，ＷＷＬ４（ｎ−１）＋４としても機能する。

【０４３１】書き込みワード線ＷＷＬ４（ｎ−１）＋
１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋
３，ＷＷＬ４（ｎ−１）＋４は、Ｘ方向に延び、その一
端は、ロウ選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ
２を経由して、共通データ線３０に接続される。共通デ
ータ線３０は、書き込みワード線ドライバ２３Ａに接続
される。

【０４３２】書き込み動作時、ロウ選択スイッチＲＳＷ
２には、ロウ選択線信号ＲＬｉ（ｉ＝１，・・・ｎ）が
入力される。書き込みロウデコーダ２５Ａは、ロウ選択
線信号ＲＬｉを出力する。

【０４３３】書き込みワード線ＷＷＬ４（ｎ−１）＋
１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋
３，ＷＷＬ４（ｎ−１）＋４の他端は、書き込みワード
線シンカー２４−１，・・・２４−ｎに接続される。

【０４３４】読み出しブロックＢＫｉｋを構成する４つ
のＴＭＲ素子１２の近傍には、これら４つのＴＭＲ素子
に共有されるＹ方向に延びる１本の書き込みビット線Ｗ
ＢＬｉ（ｉ＝１，・・・ｊ）が配置される。書き込みビ
ット線ＷＢＬｉは、１つのカラムに１本だけ配置され
る。

【０４３５】書き込みビット線ＷＢＬｉの一端は、カラ
ムデコーダ及び書き込みビット線ドライバ／シンカーを
含む回路ブロック２９Ａに接続され、その他端は、カラ
ムデコーダ及び書き込みビット線ドライバ／シンカーを
含む回路ブロック３１に接続される。

【０４３６】書き込み動作時には、回路ブロック２９
Ａ，３１が動作状態となる。そして、書き込みビット線
ＷＢＬｉには、書き込みデータに応じて、回路ブロック
２９Ａに向う方向又は回路ブロック３１に向う方向に、
書き込み電流が流れる。

【０４３７】このように、本発明の磁気ランダムアクセ
スメモリによれば、読み出し動作時、選択された読み出
しワード線ＲＷＬｉは、読み出し電流を流すための所定
の電位（本例では、接地電位）に設定され、かつ、非選
択の読み出しワード線は、フローティング状態に設定さ
れる。また、選択された読み出しワード線ＲＷＬｉにＴ
ＭＲ素子を介して接続される全ての読み出しビット線Ｒ
ＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢ
Ｌ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４は、所定
のバイアス電位（例えば、正電位）に設定される。

【０４３８】従って、読み出し動作時、本発明の関わる
磁気ランダムアクセスメモリのセルアレイ構造の等価回
路としては、選択された読み出しワード線と選択された
読み出しビット線との間に、選択されたＴＭＲ素子のみ
が接続された形となり、選択されたＴＭＲ素子の読み出
し信号量が低下することもない。

【０４３９】また、選択された読み出しワード線ＲＷＬ
ｉにＴＭＲ素子ＭＴＪを介して接続される全ての読み出
しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−
１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−
１）＋４に、センスアンプが接続される。従って、全て
の読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４
（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４
（ｎ−１）＋４に流れる読み出し電流は、互いに等し
く、読み出し電流が安定する。

【０４４０】デバイス構造次に、デバイス構造について説明する。 [1] 断面構造図３２は、本発明の適用例１としての磁気ランダムアク
セスメモリの１ブロック分のデバイス構造を示してい
る。

【０４４１】なお、図３２に示される要素には、図３１
の回路の要素と対応がとれるように、図３１と同じ符号
が付してある。

【０４４２】半導体基板４１の上部には、Ｙ方向に延び
る読み出しワード線ＲＷＬ１が配置される。読み出しワ
ード線ＲＷＬ１の直下には、スイッチ素子が配置される
ことがない。読み出しワード線ＲＷＬ１の上部には、Ｙ
方向に並んだ４個のＴＭＲ素子（ＭＴＪ(Magnetic Tunn
el Junction)素子）ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，Ｍ
ＴＪ４が配置される。

【０４４３】ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ
３，ＭＴＪ４の一端（本例では、上端）は、上部電極４
４に共通に接続される。コンタクトプラグ４２は、上部
電極４４と読み出しワード線ＲＷＬ１とを電気的に接続
する。

【０４４４】ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ
３，ＭＴＪ４の他端（本例では、下端）は、読み出しビ
ット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４（書き
込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ
４）に電気的に接続される。読み出しビット線ＲＢＬ
１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４は、Ｘ方向（ロウ方
向）に延びている。

【０４４５】ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ
３，ＭＴＪ４は、それぞれ独立に読み出しビット線ＲＢ
Ｌ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４に接続される。即
ち、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，
ＭＴＪ４に対して、４本の読み出しビット線ＲＢＬ１，
ＲＢＬ２，ＲＢＬ３，ＲＢＬ４が設けられる。

【０４４６】書き込みビット線ＷＢＬ１は、ＴＭＲ素子
ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の上部であっ
て、かつ、その近傍に配置される。書き込みビット線Ｗ
ＢＬ１は、Ｙ方向（カラム方向）に延びている。

【０４４７】適用例１では、読み出しブロックを構成す
る４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，Ｍ
ＴＪ４に対して、１本の書き込みビット線ＷＢＬ１が設
けられている。但し、これに代えて、例えば、４つのＴ
ＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４を積
み重ね、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ
３，ＭＴＪ４に対応させて、４本の書き込みビット線を
設けてもよい。

【０４４８】また、適用例１では、ＴＭＲ素子ＭＴＪ
１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、その上部
に、Ｙ方向に延びる書き込みビット線ＢＬ１を配置し、
その下部に、Ｘ方向に延びる読み出しビット線ＲＢＬ
１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４を配置している。

【０４４９】但し、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，Ｍ
ＴＪ３，ＭＴＪ４に対する書き込みビット線ＢＬ１と読
み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ
４との位置関係は、これに限定されるものではない。

【０４５０】例えば、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，
ＭＴＪ３，ＭＴＪ４に対して、その下部に、Ｙ方向に延
びる書き込みビット線ＷＢＬ１を配置し、その上部に、
Ｘ方向に延びる読み出しビット線ＲＢＬ１，ＲＢＬ２，
ＲＢＬ３，ＲＢＬ４を配置してもよい。

【０４５１】このようなデバイス構造によれば、読み出
しブロック内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，
ＭＴＪ３，ＭＴＪ４は、それぞれ異なる読み出しビット
線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４（書き込み
ワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４）に
電気的に接続される。このため、１回の読み出しステッ
プにより、読み出しブロック内の複数のＴＭＲ素子ＭＴ
Ｊ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４のデータを一度に
読み出すことが可能になる。

【０４５２】また、読み出しブロック内の複数のＴＭＲ
素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の一端
は、共通接続され、その接続点は、読み出し選択スイッ
チを経由することなく、直接、読み出しワード線ＲＷＬ
１に接続される。また、Ｙ方向に延びる書き込みビット
線ＷＢＬ１は、読み出しブロック内の複数のＴＭＲ素子
ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に共有され
る。このため、ＴＭＲ素子の高集積化及び特性の向上を
実現できる。

【０４５３】[2] 平面構造図３３は、図３２のデバイス構造において、ＴＭＲ素
子、読み出しビット線（書き込みワード線）及び書き込
みビット線の位置関係を示している。ＴＭＲ素子ＭＴＪ
１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の上部電極４４は、
例えば、方形パターンを有し、その一部分に、コンタク
トプラグに対するコンタクト領域が設けられている。

【０４５４】ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ
３，ＭＴＪ４は、Ｙ方向に配置され、その磁化容易軸
（ＴＭＲ素子の長辺に平行な方向）は、Ｘ方向となって
いる。即ち、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ
３，ＭＴＪ４は、Ｘ方向に長い長方形を有している。

【０４５５】ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ
３，ＭＴＪ４は、書き込みワード線ＷＷＬ１と読み出し
ビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４（書
き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ
４）とが交差する領域に配置される。

【０４５６】(2) 具体例以下、図３１の磁気ランダムアクセスメモリの具体例、
特に、読み出し回路の具体例について説明する。

【０４５７】具体例１図３４は、図３１の磁気ランダムアクセスメモリの具体
例１を示している。メモリセルアレイ１１は、Ｘ方向及
びＹ方向にアレイ状に配置される複数のＴＭＲ素子１２
を有する。例えば、Ｘ方向には、ｊ個のＴＭＲ素子１２
が配置され、Ｙ方向には、４×ｎ個のＴＭＲ素子１２が
配置される。

【０４５８】Ｙ方向に配置された４個のＴＭＲ素子１２
は、１つの読み出しブロックＢＫｉｋ（ｉ＝１，・・・
ｊ、ｋ＝１，・・・ｎ）を構成している。Ｘ方向に配置
されるｊ個の読み出しブロックＢＫｉｋは、１つのロウ
を構成する。メモリセルアレイ１１は、ｎ個のロウを有
する。また、Ｙ方向に配置されるｎ個の読み出しブロッ
クＢＫｉｋは、１つのカラムを構成する。メモリセルア
レイ１１は、ｊ個のカラムを有する。

【０４５９】ブロックＢＫｉｋ内の４個のＴＭＲ素子１
２の一端は、共通接続され、その接続点は、例えば、読
み出しワード線ＲＷＬｉ（ｉ＝１，・・・ｊ）に接続さ
れる。読み出しワード線ＲＷＬｉは、Ｙ方向に延び、例
えば、１カラム内に１本だけ設けられる。

【０４６０】１カラム内に配置されるブロックＢＫｉｋ
内のＴＭＲ素子１２は、読み出し選択スイッチ（ＭＯＳ
トランジスタ）を経由することなく、直接、読み出しワ
ード線ＲＷＬｉ（ｉ＝１，・・・ｊ）に接続される。読
み出しワード線ＲＷＬｉの一端は、例えば、ＭＯＳトラ
ンジスタから構成されるカラム選択スイッチＣＳＷを経
由して、接地点ＶＳＳに接続される。

【０４６１】なお、カラム選択スイッチＣＳＷは、メモ
リセルアレイ１１の外部に配置されるものであるため、
スイッチ素子（ＭＯＳトランジスタ）がメモリセルアレ
イ１１内に配置されることはない。

【０４６２】読み出しブロックＢＫｉｋ内の４個のＴＭ
Ｒ素子１２の他端は、それぞれ独立に読み出しビット線
ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，Ｒ
ＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に接続
される。即ち、１つの読み出しブロックＢＫｉｋ内の４
個のＴＭＲ素子１２に対応して、４本の読み出しビット
線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，
ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４が配
置される。

【０４６３】読み出しビット線ＲＢＬ４（ｎ−１）＋
１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋
３，ＲＢＬ４（ｎ−１）＋４は、Ｘ方向に延び、その一
端は、ロウ選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ
３を経由して、センスアンプとビット線バイアス回路を
含む回路ブロック１３−ｉ（ｉ＝１，２，・・・８）に
接続される。ビット線バイアス回路は、読み出し動作時
に、読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ
４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４
（ｎ−１）＋４にバイアス電位を供給する。

【０４６４】本例では、回路ブロック１３−ｉは、オペ
アンプＯＰ１、センスアンプＳ／Ａ及び抵抗素子Ｒｃか
ら構成される。

【０４６５】読み出しビット線ＲＢＬ４（ｎ−１）＋
１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋
３，ＲＢＬ４（ｎ−１）＋４は、前段のオペアンプＯＰ
１のマイナス側入力端に接続される。オペアンプＯＰ１
のプラス側入力端には、クランプ電位（バイアス電位）
ＶＣが与えられる。また、抵抗素子（帰還抵抗素子）Ｒ
ｃは、オペアンプＯＰ１の出力端とマイナス側入力端と
の間に接続される。オペアンプＯＰ１は、ビット線ＢＬ
ｉの電位をクランプ電位に等しくするような出力電位を
出力する。

【０４６６】オペアンプＯＰ１の出力端は、センスアン
プ（例えば、差動アンプ）Ｓ／Ａのプラス側入力端に接
続される。センスアンプＳ／Ａのマイナス側入力端に
は、リファレンス電位ＶＲＥＦが与えられる。

【０４６７】センスアンプＳ／Ａは、オペアンプＯＰ１
の出力電位をリファレンス電位ＶＲＥＦと比較すること
により、読み出しデータを判別する。

【０４６８】ここで、ＴＭＲ素子ＭＴＪの抵抗値をＲｍ
とし、オペアンプＯＰ１の出力端とマイナス側入力端と
の間に接続される抵抗素子の抵抗値をＲｃとし、ＴＭＲ
素子の両端には、オペアンプＯＰ１によりＶｃが印加さ
れるとすると、オペアンプの出力電位Ｖｏは、Ｖｏ＝Ｖｃ × （１＋Ｒｃ／Ｒｍ）となる。

【０４６９】センスアンプＳ／Ａは、この出力電位Ｖｏ
とリファレンス電位ＶＲＥＦとを比較し、選択された読
み出しワード線ＲＷＬｉに接続されるＴＭＲ素子ＭＴＪ
の抵抗値（データ）を判断する。

【０４７０】なお、センスアンプＳ／Ａは、本例のよう
に、選択された読み出しワード線ＲＷＬｉにＴＭＲ素子
ＭＴＪを介して接続される全ての読み出しビット線ＲＢ
Ｌ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ
４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に接続する
ようにしてもよいし、また、選択された読み出しビット
線のみに接続するようにしてもよい。

【０４７１】本発明の磁気ランダムアクセスメモリの具
体例１によれば、読み出し動作時、選択されたワード線
ＷＬｉと選択されたビット線ＢＬｉとの間には、選択さ
れたＴＭＲ素子ＭＴＪのみが接続された形となるため、
選択されたＴＭＲ素子ＭＴＪの読み出し信号量が低下す
ることもない。

【０４７２】具体例２図３５は、図３１の磁気ランダムアクセスメモリの具体
例２を示している。具体例２は、具体例１の応用例であ
り、具体例１のリファレンス電位ＶＲＥＦを生成する回
路を具体的に示したものである。

【０４７３】具体例２では、リファレンス電位ＶＲＥＦ
を、“０”データが記憶されたＴＭＲ素子と“１”デー
タが記憶されたＴＭＲ素子とを用いて、生成する回路例
を提案する。

【０４７４】メモリセルアレイ１１は、Ｘ方向及びＹ方
向にアレイ状に配置される複数のＴＭＲ素子１２を有す
る。例えば、Ｘ方向には、ｊ個のＴＭＲ素子１２が配置
され、Ｙ方向には、４×ｎ個のＴＭＲ素子１２が配置さ
れる。

【０４７５】Ｙ方向に配置された４個のＴＭＲ素子１２
は、１つの読み出しブロックＢＫｉｋ（ｉ＝１，・・・
ｊ、ｋ＝１，・・・ｎ）を構成している。Ｘ方向に配置
されるｊ個の読み出しブロックＢＫｉｋは、１つのロウ
を構成する。メモリセルアレイ１１は、ｎ個のロウを有
する。また、Ｙ方向に配置されるｎ個の読み出しブロッ
クＢＫｉｋは、１つのカラムを構成する。メモリセルア
レイ１１は、ｊ個のカラムを有する。

【０４７６】ブロックＢＫｉｋ内の４個のＴＭＲ素子１
２の一端は、共通接続され、その接続点は、例えば、読
み出しワード線ＲＷＬｉ（ｉ＝１，・・・ｊ）に接続さ
れる。読み出しワード線ＲＷＬｉは、Ｙ方向に延び、例
えば、１カラム内に１本だけ設けられる。

【０４７７】１カラム内に配置されるブロックＢＫｉｋ
内のＴＭＲ素子１２は、読み出し選択スイッチ（ＭＯＳ
トランジスタ）を経由することなく、直接、読み出しワ
ード線ＲＷＬｉ（ｉ＝１，・・・ｊ）に接続される。読
み出しワード線ＲＷＬｉの一端は、例えば、ＭＯＳトラ
ンジスタから構成されるカラム選択スイッチＣＳＷを経
由して、接地点ＶＳＳに接続される。

【０４７８】なお、カラム選択スイッチＣＳＷは、メモ
リセルアレイ１１の外部に配置されるものであるため、
スイッチ素子（ＭＯＳトランジスタ）がメモリセルアレ
イ１１内に配置されることはない。

【０４７９】読み出しブロックＢＫｉｋ内の４個のＴＭ
Ｒ素子１２の他端は、それぞれ独立に読み出しビット線
ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，Ｒ
ＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に接続
される。即ち、１つの読み出しブロックＢＫｉｋ内の４
個のＴＭＲ素子１２に対応して、４本の読み出しビット
線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，
ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４が配
置される。

【０４８０】読み出しビット線ＲＢＬ４（ｎ−１）＋
１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋
３，ＲＢＬ４（ｎ−１）＋４は、Ｘ方向に延び、その一
端は、ロウ選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ
３を経由して、センスアンプとビット線バイアス回路を
含む回路ブロック１３−ｉ（ｉ＝１，２，・・・８）に
接続される。ビット線バイアス回路は、読み出し動作時
に、読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ
４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４
（ｎ−１）＋４にバイアス電位を供給する。

【０４８１】本例では、回路ブロック１３−ｉは、具体
例１と同様に、オペアンプＯＰ１、センスアンプＳ／Ａ
及び抵抗素子Ｒｃから構成される。

【０４８２】ビット線ＢＬｉは、前段のオペアンプＯＰ
１のマイナス側入力端に接続される。オペアンプＯＰ１
のプラス側入力端には、クランプ電位（バイアス電位）
ＶＣが与えられる。また、抵抗素子Ｒｃは、オペアンプ
ＯＰ１の出力端とマイナス側入力端との間に接続され
る。オペアンプＯＰ１は、ビット線ＢＬｉの電位をクラ
ンプ電位に等しくするような出力電位を出力する。

【０４８３】オペアンプＯＰ１の出力端は、センスアン
プＳ／Ａのプラス側入力端に接続される。センスアンプ
Ｓ／Ａのマイナス側入力端には、リファレンス電位ＶＲ
ＥＦが与えられる。

【０４８４】センスアンプＳ／Ａは、オペアンプＯＰ１
の出力電位をリファレンス電位ＶＲＥＦと比較すること
により、読み出しデータを判別する。

【０４８５】リファレンス電位ＶＲＥＦは、“０”デー
タが記憶されたＴＭＲ素子（リファレンスセル）と
“１”データが記憶されたＴＭＲ素子（リファレンスセ
ル）とを含むリファレンス電位生成回路１９により生成
される。

【０４８６】リファレンス電位生成回路１９は、Ｘ方向
に延びるビット線ｒＢＬ“０”，ｒＢＬ“１”を有す
る。

【０４８７】全ての読み出しワード線ＲＷＬｉとビット
線ｒＢＬ“０”との交差部には、これら読み出しワード
線ＲＷＬｉとビット線ｒＢＬ“０”との間に接続される
ＴＭＲ素子ＭＴＪが配置される。全ての読み出しワード
線ＲＷＬｉとビット線ｒＢＬ“０”との交差部に配置さ
れるＴＭＲ素子ＭＴＪは、全て、“０”データを記憶し
ている。

【０４８８】また、全ての読み出しワード線ＲＷＬｉと
ビット線ｒＢＬ“１”との交差部には、これら読み出し
ワード線ＲＷＬｉとビット線ｒＢＬ“１”との間に接続
されるＴＭＲ素子ＭＴＪが配置される。全ての読み出し
ワード線ＲＷＬｉとビット線ｒＢＬ“１”との交差部に
配置されるＴＭＲ素子ＭＴＪは、全て、“１”データを
記憶している。

【０４８９】このような構成によれば、読み出し動作
時、複数の読み出しワード線ＲＷＬ１，・・・ＲＷＬｊ
のうちのいずれが選択されても、常に、ビット線ｒＢＬ
“０”には、“０”データが読み出され、ビット線ｒＢ
Ｌ“１”には、“１”データが読み出される。

【０４９０】また、読み出し動作時、読み出し信号ＲＥ
ＡＤが“Ｈ”になると、ビット線ｒＢＬ“０”とビット
線ｒＢＬ“１”は、イコライズスイッチ（ＮチャネルＭ
ＯＳトランジスタ）ＥＳＷにより、互いに短絡される。

【０４９１】さらに、ビット線ｒＢＬ“０”，ｒＢＬ
“１”は、それぞれ、オペアンプＯＰ１と同一の構成、
構造を有するオペアンプＯＰ２のマイナス側入力端に接
続される。ビット線ｒＢＬ“０”が接続されるオペアン
プＯＰ２の出力端とビット線ｒＢＬ“１”が接続される
オペアンプＯＰ２の出力端とは、互いに短絡される。

【０４９２】オペアンプＯＰ２は、読み出し回路のオペ
アンプＯＰ１と同様に、そのプラス側入力端にクランプ
電位（バイアス電位）ＶＣが入力され、かつ、出力端と
マイナス側入力端との間に抵抗素子Ｒｃが接続される。

【０４９３】その結果、オペアンプＯＰ２の出力端から
は、リファレンス電位ＶＲＥＦが出力される。

【０４９４】本発明の磁気ランダムアクセスメモリの具
体例２によれば、読み出し動作時、選択された読み出し
ワード線ＲＷＬｉと選択された読み出しビット線ＲＢＬ
ｉとの間には、選択されたＴＭＲ素子ＭＴＪのみが接続
された形となるため、選択されたＴＭＲ素子ＭＴＪの読
み出し信号量が低下することもない。

【０４９５】さらに、具体例２では、読み出し動作時、
リファレンス電位ＶＲＥＦを、“０”データが記憶され
たＴＭＲ素子と“１”データが記憶されたＴＭＲ素子と
を用いて、生成している。このため、リファレンス電位
ＶＲＥＦは、“０”データを読み出すときにセンスアン
プＳ／Ａのプラス側入力端に表れる電位と、“１”デー
タを読み出すときにセンスアンプＳ／Ａのプラス側入力
端に表れる電位とのちょうど中間値になる。

【０４９６】従って、読み出し動作時における読み出し
データのマージンを向上させることができる。

【０４９７】具体例３図３６は、図３１の磁気ランダムアクセスメモリの具体
例３を示している。具体例３は、具体例２の改良例であ
り、具体例２のリファレンス電位生成回路１９の回路構
造を簡略化したものである。

【０４９８】メモリセルアレイ１１は、Ｘ方向及びＹ方
向にアレイ状に配置される複数のＴＭＲ素子１２を有す
る。例えば、Ｘ方向には、ｊ個のＴＭＲ素子１２が配置
され、Ｙ方向には、４×ｎ個のＴＭＲ素子１２が配置さ
れる。

【０４９９】Ｙ方向に配置された４個のＴＭＲ素子１２
は、１つの読み出しブロックＢＫｉｋ（ｉ＝１，・・・
ｊ、ｋ＝１，・・・ｎ）を構成している。Ｘ方向に配置
されるｊ個の読み出しブロックＢＫｉｋは、１つのロウ
を構成する。メモリセルアレイ１１は、ｎ個のロウを有
する。また、Ｙ方向に配置されるｎ個の読み出しブロッ
クＢＫｉｋは、１つのカラムを構成する。メモリセルア
レイ１１は、ｊ個のカラムを有する。

【０５００】ブロックＢＫｉｋ内の４個のＴＭＲ素子１
２の一端は、共通接続され、その接続点は、例えば、読
み出しワード線ＲＷＬｉ（ｉ＝１，・・・ｊ）に接続さ
れる。読み出しワード線ＲＷＬｉは、Ｙ方向に延び、例
えば、１カラム内に１本だけ設けられる。

【０５０１】１カラム内に配置されるブロックＢＫｉｋ
内のＴＭＲ素子１２は、読み出し選択スイッチ（ＭＯＳ
トランジスタ）を経由することなく、直接、読み出しワ
ード線ＲＷＬｉ（ｉ＝１，・・・ｊ）に接続される。読
み出しワード線ＲＷＬｉの一端は、例えば、ＭＯＳトラ
ンジスタから構成されるカラム選択スイッチＣＳＷを経
由して、接地点ＶＳＳに接続される。

【０５０２】なお、カラム選択スイッチＣＳＷは、メモ
リセルアレイ１１の外部に配置されるものであるため、
スイッチ素子（ＭＯＳトランジスタ）がメモリセルアレ
イ１１内に配置されることはない。

【０５０３】読み出しブロックＢＫｉｋ内の４個のＴＭ
Ｒ素子１２の他端は、それぞれ独立に読み出しビット線
ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，Ｒ
ＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に接続
される。即ち、１つの読み出しブロックＢＫｉｋ内の４
個のＴＭＲ素子１２に対応して、４本の読み出しビット
線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，
ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４が配
置される。

【０５０４】読み出しビット線ＲＢＬ４（ｎ−１）＋
１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋
３，ＲＢＬ４（ｎ−１）＋４は、Ｘ方向に延び、その一
端は、ロウ選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ
３を経由して、センスアンプとビット線バイアス回路を
含む回路ブロック１３−ｉ（ｉ＝１，２，・・・８）に
接続される。ビット線バイアス回路は、読み出し動作時
に、読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ
４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４
（ｎ−１）＋４にバイアス電位を供給する。

【０５０５】回路ブロック１３−ｉは、具体例２と同様
に、オペアンプＯＰ１、センスアンプＳ／Ａ及び抵抗素
子Ｒｃから構成される。

【０５０６】読み出しビット線ＲＢＬ４（ｎ−１）＋
１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋
３，ＲＢＬ４（ｎ−１）＋４は、前段のオペアンプＯＰ
１のマイナス側入力端に接続される。オペアンプＯＰ１
のプラス側入力端には、クランプ電位（バイアス電位）
ＶＣが与えられる。また、抵抗素子Ｒｃは、オペアンプ
ＯＰ１の出力端とマイナス側入力端との間に接続され
る。

【０５０７】オペアンプＯＰ１の出力端は、センスアン
プＳ／Ａのプラス側入力端に接続される。センスアンプ
Ｓ／Ａのマイナス側入力端には、リファレンス電位ＶＲ
ＥＦが与えられる。

【０５０８】センスアンプＳ／Ａは、オペアンプＯＰ１
の出力電位をリファレンス電位ＶＲＥＦと比較すること
により、読み出しデータを判別する。

【０５０９】リファレンス電位生成回路１９は、Ｘ方向
に延びるビット線ｒＢＬ“１”を有する。全ての読み出
しワード線ＲＷＬｉとビット線ｒＢＬ“１”との交差部
には、これら読み出しワード線ＲＷＬｉとビット線ｒＢ
Ｌ“１”との間に接続されるＴＭＲ素子（リファレンス
セル）ＭＴＪが配置される。全ての読み出しワード線Ｒ
ＷＬｉとビット線ｒＢＬ“１”との交差部に配置される
ＴＭＲ素子ＭＴＪは、全て、“１”データを記憶してい
る。

【０５１０】ビット線ｒＢＬ“１”は、オペアンプＯＰ
１と同一の構成、構造を有するオペアンプＯＰ２のマイ
ナス側入力端に接続され、オペアンプＯＰ２のプラス側
入力端には、クランプ電位ＶＣが入力される。オペアン
プＯＰ２の出力端とマイナス側入力端との間には、抵抗
素子Ｒｒが接続され、リファレンス電位ＶＲＥＦは、オ
ペアンプＯＰ２の出力端から出力される。

【０５１１】ここで、データ読み出しのために使用する
データセル側のオペアンプＯＰ１に接続される抵抗素子
Ｒｃと、リファレンス電位ＶＲＥＦを生成するために使
用するリファレンスセル側のオペアンプＯＰ２に接続さ
れる抵抗素子Ｒｒは、共に、直列接続された偶数個のＴ
ＭＲ素子（メモリセルとしてのＴＭＲ素子ＭＴＪと同じ
構造を有するもの）から構成される。

【０５１２】そして、抵抗素子Ｒｃを構成する遇数個の
ＴＭＲ素子の全ては、データ“０”が書き込まれた状態
（抵抗値が低い状態）に設定される。一方、抵抗素子Ｒ
ｒを構成する遇数個のＴＭＲ素子のうちの半分は、デー
タ“０”が書き込まれた状態（抵抗値が低い状態）に設
定され、残りの半分は、データ“１”が書き込まれた状
態（抵抗値が高い状態）に設定される。

【０５１３】このような構成によれば、読み出し動作
時、読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ
４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４
（ｎ−１）＋４には、選択された読み出しワード線ＲＷ
Ｌｉに接続されるＴＭＲ素子ＭＴＪのデータが読み出さ
れ、ビット線ｒＢＬ“１”には、“１”データが読み出
される。

【０５１４】そして、リファレンス電位ＶＲＥＦは、
“０”データを読み出すときにセンスアンプＳ／Ａのプ
ラス側入力端に表れる電位と、“１”データを読み出す
ときにセンスアンプＳ／Ａのプラス側入力端に表れる電
位とのちょうど中間値になる。

【０５１５】従って、読み出し動作時における読み出し
データのマージンを向上させることができる。

【０５１６】具体例４図３７は、図３１の磁気ランダムアクセスメモリの具体
例４を示している。具体例４も、具体例２の改良例であ
る。具体例４は、具体例３と同じ原理により、リファレ
ンス電位ＶＲＥＦを生成する技術を提案するものである
が、具体例３に対して“０”／“１”関係が逆転してい
る。

【０５１７】メモリセルアレイ１１は、Ｘ方向及びＹ方
向にアレイ状に配置される複数のＴＭＲ素子１２を有す
る。例えば、Ｘ方向には、ｊ個のＴＭＲ素子１２が配置
され、Ｙ方向には、４×ｎ個のＴＭＲ素子１２が配置さ
れる。

【０５１８】Ｙ方向に配置された４個のＴＭＲ素子１２
は、１つの読み出しブロックＢＫｉｋ（ｉ＝１，・・・
ｊ、ｋ＝１，・・・ｎ）を構成している。Ｘ方向に配置
されるｊ個の読み出しブロックＢＫｉｋは、１つのロウ
を構成する。メモリセルアレイ１１は、ｎ個のロウを有
する。また、Ｙ方向に配置されるｎ個の読み出しブロッ
クＢＫｉｋは、１つのカラムを構成する。メモリセルア
レイ１１は、ｊ個のカラムを有する。

【０５１９】ブロックＢＫｉｋ内の４個のＴＭＲ素子１
２の一端は、共通接続され、その接続点は、例えば、読
み出しワード線ＲＷＬｉ（ｉ＝１，・・・ｊ）に接続さ
れる。読み出しワード線ＲＷＬｉは、Ｙ方向に延び、例
えば、１カラム内に１本だけ設けられる。

【０５２０】１カラム内に配置されるブロックＢＫｉｋ
内のＴＭＲ素子１２は、読み出し選択スイッチ（ＭＯＳ
トランジスタ）を経由することなく、直接、読み出しワ
ード線ＲＷＬｉ（ｉ＝１，・・・ｊ）に接続される。読
み出しワード線ＲＷＬｉの一端は、例えば、ＭＯＳトラ
ンジスタから構成されるカラム選択スイッチＣＳＷを経
由して、接地点ＶＳＳに接続される。

【０５２１】なお、カラム選択スイッチＣＳＷは、メモ
リセルアレイ１１の外部に配置されるものであるため、
スイッチ素子（ＭＯＳトランジスタ）がメモリセルアレ
イ１１内に配置されることはない。

【０５２２】読み出しブロックＢＫｉｋ内の４個のＴＭ
Ｒ素子１２の他端は、それぞれ独立に読み出しビット線
ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，Ｒ
ＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に接続
される。即ち、１つの読み出しブロックＢＫｉｋ内の４
個のＴＭＲ素子１２に対応して、４本の読み出しビット
線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，
ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４が配
置される。

【０５２３】読み出しビット線ＲＢＬ４（ｎ−１）＋
１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋
３，ＲＢＬ４（ｎ−１）＋４は、Ｘ方向に延び、その一
端は、ロウ選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ
３を経由して、センスアンプとビット線バイアス回路を
含む回路ブロック１３−ｉ（ｉ＝１，２，・・・８）に
接続される。ビット線バイアス回路は、読み出し動作時
に、読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ
４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４
（ｎ−１）＋４にバイアス電位を供給する。

【０５２４】回路ブロック１３−ｉは、具体例２と同様
に、オペアンプＯＰ１、センスアンプＳ／Ａ及び抵抗素
子Ｒｃから構成される。

【０５２５】読み出しビット線ＲＢＬ４（ｎ−１）＋
１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋
３，ＲＢＬ４（ｎ−１）＋４は、前段のオペアンプＯＰ
１のマイナス側入力端に接続される。オペアンプＯＰ１
のプラス側入力端には、クランプ電位（バイアス電位）
ＶＣが与えられる。また、抵抗素子Ｒｃは、オペアンプ
ＯＰ１の出力端とマイナス側入力端との間に接続され
る。

【０５２６】オペアンプＯＰ１の出力端は、センスアン
プＳ／Ａのプラス側入力端に接続される。センスアンプ
Ｓ／Ａのマイナス側入力端には、リファレンス電位ＶＲ
ＥＦが与えられる。

【０５２７】センスアンプＳ／Ａは、オペアンプＯＰ１
の出力電位をリファレンス電位ＶＲＥＦと比較すること
により、読み出しデータを判別する。

【０５２８】リファレンス電位生成回路１９は、Ｘ方向
に延びるビット線ｒＢＬ“０”を有する。全ての読み出
しワード線ＲＷＬｉとビット線ｒＢＬ“０”との交差部
には、これら読み出しワード線ＲＷＬｉとビット線ｒＢ
Ｌ“０”との間に接続されるＴＭＲ素子（リファレンス
セル）ＭＴＪが配置される。全ての読み出しワード線Ｒ
ＷＬｉとビット線ｒＢＬ“０”との交差部に配置される
ＴＭＲ素子ＭＴＪは、全て、“０”データを記憶してい
る。

【０５２９】ビット線ｒＢＬ“０”は、オペアンプＯＰ
１と同一の構成、構造を有するオペアンプＯＰ２のマイ
ナス側入力端に接続され、オペアンプＯＰ２のプラス側
入力端には、クランプ電位ＶＣが入力される。オペアン
プＯＰ２の出力端とマイナス側入力端との間には、抵抗
素子Ｒｒが接続され、リファレンス電位ＶＲＥＦは、オ
ペアンプＯＰ２の出力端から出力される。

【０５３０】ここで、データ読み出しのために使用する
データセル側のオペアンプＯＰ１に接続される抵抗素子
Ｒｃと、リファレンス電位ＶＲＥＦを生成するために使
用するリファレンスセル側のオペアンプＯＰ２に接続さ
れる抵抗素子Ｒｒは、共に、直列接続された偶数個のＴ
ＭＲ素子（メモリセルとしてのＴＭＲ素子ＭＴＪと同じ
構造を有するもの）から構成される。

【０５３１】そして、抵抗素子Ｒｃを構成する遇数個の
ＴＭＲ素子の全ては、データ“１”が書き込まれた状態
（抵抗値が高い状態）に設定される。一方、抵抗素子Ｒ
ｒを構成する遇数個のＴＭＲ素子のうちの半分は、デー
タ“０”が書き込まれた状態（抵抗値が低い状態）に設
定され、残りの半分は、データ“１”が書き込まれた状
態（抵抗値が高い状態）に設定される。

【０５３２】このような構成によれば、読み出し動作
時、読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ
４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４
（ｎ−１）＋４には、選択された読み出しワード線ＲＷ
Ｌｉに接続されるＴＭＲ素子ＭＴＪのデータが読み出さ
れ、ビット線ｒＢＬ“１”には、“０”データが読み出
される。

【０５３３】そして、リファレンス電位ＶＲＥＦは、
“０”データを読み出すときにセンスアンプＳ／Ａのプ
ラス側入力端に表れる電位と、“１”データを読み出す
ときにセンスアンプＳ／Ａのプラス側入力端に表れる電
位とのちょうど中間値になる。

【０５３４】従って、読み出し動作時における読み出し
データのマージンを向上させることができる。

【０５３５】(3) 適用例２図３８は、本発明の適用例２に関わる磁気ランダムアク
セスメモリの回路構造を示している。

【０５３６】図３８の回路構造は、適用例１の具体例１
（図３４）の改良例である。その特徴は、適用例１の具
体例１に対して、さらに、読み出し動作時に、全ての読
み出しワード線ＲＷＬｉ及び全ての読み出しビット線Ｒ
ＢＬｉを、予め、プリチャージ電位にプリチャージして
おくプリチャージ回路を付加した点にある。

【０５３７】メモリセルアレイ１１は、Ｘ方向及びＹ方
向にアレイ状に配置される複数のＴＭＲ素子１２を有す
る。例えば、Ｘ方向には、ｊ個のＴＭＲ素子１２が配置
され、Ｙ方向には、４×ｎ個のＴＭＲ素子１２が配置さ
れる。

【０５３８】Ｙ方向に配置された４個のＴＭＲ素子１２
は、１つの読み出しブロックＢＫｉｋ（ｉ＝１，・・・
ｊ、ｋ＝１，・・・ｎ）を構成している。Ｘ方向に配置
されるｊ個の読み出しブロックＢＫｉｋは、１つのロウ
を構成する。メモリセルアレイ１１は、ｎ個のロウを有
する。また、Ｙ方向に配置されるｎ個の読み出しブロッ
クＢＫｉｋは、１つのカラムを構成する。メモリセルア
レイ１１は、ｊ個のカラムを有する。

【０５３９】ブロックＢＫｉｋ内の４個のＴＭＲ素子１
２の一端は、共通接続され、その接続点は、例えば、読
み出しワード線ＲＷＬｉ（ｉ＝１，・・・ｊ）に接続さ
れる。読み出しワード線ＲＷＬｉは、Ｙ方向に延び、例
えば、１カラム内に１本だけ設けられる。

【０５４０】１カラム内に配置されるブロックＢＫｉｋ
内のＴＭＲ素子１２は、読み出し選択スイッチ（ＭＯＳ
トランジスタ）を経由することなく、直接、読み出しワ
ード線ＲＷＬｉ（ｉ＝１，・・・ｊ）に接続される。読
み出しワード線ＲＷＬｉの一端は、例えば、ＭＯＳトラ
ンジスタから構成されるカラム選択スイッチＣＳＷを経
由して、接地点ＶＳＳに接続される。

【０５４１】なお、カラム選択スイッチＣＳＷは、メモ
リセルアレイ１１の外部に配置されるものであるため、
スイッチ素子（ＭＯＳトランジスタ）がメモリセルアレ
イ１１内に配置されることはない。

【０５４２】読み出しブロックＢＫｉｋ内の４個のＴＭ
Ｒ素子１２の他端は、それぞれ独立に読み出しビット線
ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，Ｒ
ＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に接続
される。即ち、１つの読み出しブロックＢＫｉｋ内の４
個のＴＭＲ素子１２に対応して、４本の読み出しビット
線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，
ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４が配
置される。

【０５４３】読み出しビット線ＲＢＬ４（ｎ−１）＋
１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋
３，ＲＢＬ４（ｎ−１）＋４は、Ｘ方向に延び、その一
端は、ロウ選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ
３を経由して、センスアンプとビット線バイアス回路を
含む回路ブロック１３−ｉ（ｉ＝１，２，・・・８）に
接続される。ビット線バイアス回路は、読み出し動作時
に、読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ
４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４
（ｎ−１）＋４にバイアス電位を供給する。

【０５４４】回路ブロック１３−ｉは、適用例１の具体
例１と同様に、オペアンプＯＰ１、センスアンプＳ／Ａ
及び抵抗素子Ｒｃから構成される。ここでは、回路ブロ
ック１３−ｉの回路構造についての説明は、省略する。

【０５４５】本例では、読み出し動作時、選択された読
み出しビット線のみにバイアス電位を与えるのではな
く、選択された読み出しワード線ＲＷＬｉにＴＭＲ素子
ＭＴＪを介して接続される全ての読み出しビット線ＲＢ
Ｌ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ
４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に、バイア
ス電位を供給する。

【０５４６】つまり、本例では、全ての読み出しビット
線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，
ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４を同
電位にすることにより、一のビット線から他のビット線
への電流経路を遮断する。

【０５４７】読み出しワード線ＲＷＬｉの他端及び読み
出しビット線ＲＢＬｉの他端は、プリチャージスイッチ
ＰＳＷを経由して、プリチャージ線ＰＬに接続される。
プリチャージ線ＰＬには、クランプ電位（バイアス電
位）ＶＣが与えられる。プリチャージスイッチＰＳＷ
は、プリチャージ信号ＰＲＥにより制御される。プリチ
ャージ信号ＰＲＥは、読み出し動作を行う直前に“Ｈ”
となるため、読み出しワード線ＲＷＬｉ及び読み出しビ
ット線ＲＢＬｉは、プリチャージ電位にプリチャージさ
れる。

【０５４８】プリチャージ信号ＰＲＥが“Ｌ”になる
と、読み出しワード線ＲＷＬｉ及び読み出しビット線Ｒ
ＢＬｉのプリチャージが終了する。この後、読み出しワ
ード線ＲＷＬｉの選択動作及び読み出しビット線ＲＢＬ
ｉの選択動作を行い、続けて、読み出し電流を、それら
選択された読み出しワード線ＲＷＬｉと選択された読み
出しビット線ＲＢＬｉとの間に流す。

【０５４９】即ち、読み出し動作時、カラムアドレス信
号により選択された読み出しワード線（ロウ）ＲＷＬｉ
に対応するカラム選択スイッチＣＳＷがオン状態となる
ため、その選択された読み出しワード線ＲＷＬｉの一端
は、接地点ＶＳＳに短絡される。

【０５５０】また、カラムアドレス信号により選択され
なかった読み出しワード線ＲＷＬｉに対応するカラム選
択スイッチＣＳＷは、オフ状態となるため、非選択の読
み出しワード線ＲＷＬｉは、プリチャージ電位を維持し
つつ、フローティング状態となる。

【０５５１】このように、予め、読み出しワード線ＲＷ
Ｌｉ及び読み出しビット線ＲＢＬｉをプリチャージして
おくのは、読み出し動作の高速化を図るためである。

【０５５２】即ち、本発明では、読み出し動作時に、一
のビット線から他のビット線への電流経路を遮断するた
め、選択された読み出しワード線ＲＷＬｉにＴＭＲ素子
ＭＴＪを介して接続される全ての読み出しビット線ＲＢ
Ｌ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ
４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に、バイア
ス電位を供給している。

【０５５３】この時、読み出しビット線ＲＢＬ４（ｎ−
１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−
１）＋３，ＲＢＬ４（ｎ−１）＋４はもちろん、非選択
の読み出しワード線（フローティング状態）ＲＷＬｉ
も、充電される。

【０５５４】つまり、全ての読み出しビット線ＲＢＬ４
（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４
（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４をバイアス電
位にするためには、全ての読み出しビット線ＲＢＬ４
（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４
（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４及び非選択の
読み出しワード線ＲＷＬｉを充電しなければならず、こ
の充電に要する時間が非常に長くなる。

【０５５５】そこで、本例では、予め、読み出しワード
線ＲＷＬｉ及び読み出しビット線ＲＢＬｉをプリチャー
ジしておき、この充電時間を短くすることにより、読み
出し動作の高速化を図っている。

【０５５６】なお、本例では、プリチャージ電位は、バ
イアス電位に等しくなっているが、プリチャージ電位
は、バイアス電位と異なっていてもよい。また、本例で
は、読み出しワード線ＲＷＬｉ及び読み出しビット線Ｒ
ＢＬｉの双方をプリチャージしているが、読み出しワー
ド線ＲＷＬｉ及び読み出しビット線ＲＢＬｉのいずれか
一方のみをプリチャージするようにしてもよい。

【０５５７】さらに、本例では、選択された読み出しワ
ード線ＲＷＬｉにＴＭＲ素子ＭＴＪを介して接続される
全ての読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢ
Ｌ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ
４（ｎ−１）＋４に、センスアンプが接続される。

【０５５８】即ち、読み出し動作時、選択された読み出
しワード線ＲＷＬｉに接続される全てのＴＭＲ素子ＭＴ
Ｊの抵抗値（データ）が一度に読み出される。

【０５５９】センスアンプは、本例のように、選択され
た読み出しワード線ＲＷＬｉにＴＭＲ素子ＭＴＪを介し
て接続される全ての読み出しビット線ＲＢＬ４（ｎ−
１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−
１）＋３，ＲＢＬ４（ｎ−１）＋４に接続するようにし
てもよいし、また、選択された読み出しビット線のみに
接続するようにしてもよい。

【０５６０】このように、本発明の磁気ランダムアクセ
スメモリによれば、予め、読み出しワード線ＲＷＬｉ及
び読み出しビット線ＲＢＬｉがプリチャージされる。

【０５６１】そして、読み出し動作時には、選択された
読み出しワード線ＲＷＬｉを所定の電位に設定し（非選
択の読み出しワード線は、フローティング状態）、か
つ、選択された読み出しワード線ＲＷＬｉにＴＭＲ素子
を介して接続される読み出しビット線ＲＢＬ４（ｎ−
１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−
１）＋３，ＲＢＬ４（ｎ−１）＋４をバイアス電位に設
定している。

【０５６２】従って、読み出し動作時、読み出し電流の
電流経路が多数形成されることがなく、選択されたＴＭ
Ｒ素子の読み出し信号量の低下を防止できると共に、選
択された読み出しワード線ＲＷＬｉにＴＭＲ素子を介し
て接続される読み出しビット線ＲＢＬ４（ｎ−１）＋
１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋
３，ＲＢＬ４（ｎ−１）＋４をバイアス電位にするとき
の充電時間も、短くなるため、読み出し動作を高速化す
ることができる。

【０５６３】なお、図３８においては、ロウ選択スイッ
チＲＳＷ２，ＲＳＷ３及びカラム選択スイッチＣＳＷが
ＭＯＳトランジスタから構成される。但し、これらスイ
ッチは、ＭＯＳトランジスタに限定されるものではな
く、例えば、バイポーラトランジスタ、ＭＩＳトランジ
スタ、ＭＥＳトランジスタ、接合トランジスタなどから
構成することもできる。

【０５６４】(4) 適用例３図３９は、本発明の適用例３に関わる磁気ランダムアク
セスメモリの回路構造を示している。

【０５６５】図３９の回路構造は、適用例１の具体例１
（図３４）の変形例である。その特徴は、全ての読み出
しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−
１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−
１）＋４に読み出し回路（センスアンプを含む）を接続
するのではなく、選択されたロウのみに、読み出し回路
を接続するようにした点にある。

【０５６６】また、適用例３では、後述するように、ス
イッチＢＳＷ１，ＢＳＷ２，・・・ＢＳＷ８を設けるこ
とで、適用例１とほぼ同じ効果を得ることができる。

【０５６７】メモリセルアレイ１１は、Ｘ方向及びＹ方
向にアレイ状に配置される複数のＴＭＲ素子１２を有す
る。例えば、Ｘ方向には、ｊ個のＴＭＲ素子１２が配置
され、Ｙ方向には、４×ｎ個のＴＭＲ素子１２が配置さ
れる。

【０５６８】Ｙ方向に配置された４個のＴＭＲ素子１２
は、１つの読み出しブロックＢＫｉｋ（ｉ＝１，・・・
ｊ、ｋ＝１，・・・ｎ）を構成している。Ｘ方向に配置
されるｊ個の読み出しブロックＢＫｉｋは、１つのロウ
を構成する。メモリセルアレイ１１は、ｎ個のロウを有
する。また、Ｙ方向に配置されるｎ個の読み出しブロッ
クＢＫｉｋは、１つのカラムを構成する。メモリセルア
レイ１１は、ｊ個のカラムを有する。

【０５６９】ブロックＢＫｉｋ内の４個のＴＭＲ素子１
２の一端は、共通接続され、その接続点は、例えば、読
み出しワード線ＲＷＬｉ（ｉ＝１，・・・ｊ）に接続さ
れる。読み出しワード線ＲＷＬｉは、Ｙ方向に延び、例
えば、１カラム内に１本だけ設けられる。

【０５７０】１カラム内に配置されるブロックＢＫｉｋ
内のＴＭＲ素子１２は、読み出し選択スイッチ（ＭＯＳ
トランジスタ）を経由することなく、直接、読み出しワ
ード線ＲＷＬｉ（ｉ＝１，・・・ｊ）に接続される。読
み出しワード線ＲＷＬｉの一端は、例えば、ＭＯＳトラ
ンジスタから構成されるカラム選択スイッチＣＳＷを経
由して、接地点ＶＳＳに接続される。

【０５７１】なお、カラム選択スイッチＣＳＷは、メモ
リセルアレイ１１の外部に配置されるものであるため、
スイッチ素子（ＭＯＳトランジスタ）がメモリセルアレ
イ１１内に配置されることはない。

【０５７２】読み出しブロックＢＫｉｋ内の４個のＴＭ
Ｒ素子１２の他端は、それぞれ独立に読み出しビット線
ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，Ｒ
ＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に接続
される。即ち、１つの読み出しブロックＢＫｉｋ内の４
個のＴＭＲ素子１２に対応して、４本の読み出しビット
線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，
ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４が配
置される。

【０５７３】読み出しビット線ＲＢＬ４（ｎ−１）＋
１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋
３，ＲＢＬ４（ｎ−１）＋４は、Ｘ方向に延び、その一
端は、ロウ選択スイッチ（ＭＯＳトランジスタ）ＳＷ１
〜ＳＷ８を経由して、読み出し回路２３に接続される。

【０５７４】読み出し動作時、ロウ選択スイッチＳＷ１
〜ＳＷ８は、読み出しロウデコーダ２２の出力信号、即
ち、ロウアドレス信号をデコードした信号ＣＳＬ１〜Ｃ
ＳＬ８により制御される。

【０５７５】従って、ロウアドレス信号により選択され
た読み出しビット線ＲＢＬｉに対応するロウ選択スイッ
チＳＷｉがオン状態となり、その選択された読み出しビ
ット線ＲＢＬｉの一端は、読み出し回路２３に接続され
る。

【０５７６】また、ロウアドレス信号により選択されな
かった読み出しビット線ＲＢＬｉに対応するロウ選択ス
イッチＳＷｉは、オフ状態となるため、非選択の読み出
しビット線ＲＢＬｉは、読み出し回路２３に接続されな
い。

【０５７７】なお、ロウ選択スイッチＲＳＷ２，ＳＷ１
〜ＳＷ８及びカラム選択スイッチＣＳＷとしては、図３
９に示されるように、例えば、ＭＯＳトランジスタを採
用できる。

【０５７８】但し、ロウ選択スイッチＲＳＷ２，ＳＷ１
〜ＳＷ８及びカラム選択スイッチＣＳＷは、ＭＯＳトラ
ンジスタに限定されるものではなく、例えば、バイポー
ラトランジスタ、ＭＩＳトランジスタ、ＭＥＳトランジ
スタ、接合トランジスタなどでもよい。

【０５７９】本例では、さらに、読み出しビット線ＲＢ
Ｌ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ
４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４には、ビッ
ト線バイアス回路２４が接続される。ビット線バイアス
回路２４は、一端が読み出しビット線ＲＢＬ４（ｎ−
１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−
１）＋３，ＲＢＬ４（ｎ−１）＋４に接続されるバイア
ススイッチＢＳＷ１〜ＢＳＷ８から構成される。バイア
ススイッチＢＳＷ１〜ＢＳＷ８の他端には、クランプ電
位（バイアス電位）ＶＣが与えられる。

【０５８０】クランプ電位ＶＣは、読み出し回路２３内
のオペアンプＯＰ１のプラス側入力端に入力されるクラ
ンプ電位ＶＣと同じである。

【０５８１】バイアススイッチＢＳＷ１〜ＢＳＷ８は、
例えば、ＮチャネルＭＯＳトランジスタから構成され、
読み出しロウデコーダ２２の出力信号ＲＳＬ１〜ＲＳＬ
８を反転した信号ｂＲＳＬ１〜ｂＲＳＬ８により制御さ
れる。

【０５８２】ビット線バイアス回路２４は、読み出し動
作時に、非選択の読み出しビット線ＲＢＬｉにバイアス
電位を供給し、選択された読み出しワード線ＲＷＬｉに
ＴＭＲ素子ＭＴＪを介して接続される全ての読み出しビ
ット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋
２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４
の電位を同じにする役割を果たす。

【０５８３】例えば、ロウ選択線信号ＲＳＬ３が“Ｈ”
となり、その他のロウ選択線信号ＲＳＬ１，ＲＳＬ２，
ＲＳＬ４〜ＲＳＬ８が“Ｌ”となった場合には、読み出
しビット線ＲＢＬ３は、ロウ選択スイッチＳＷ３を経由
して、読み出し回路２３に電気的に接続される。また、
バイアススイッチＢＳＷ１，ＢＳＷ２，ＢＳＷ４〜ＢＳ
Ｗ８がオン状態となり、読み出しビット線ＲＢＬ１，Ｒ
ＢＬ２，ＲＢＬ４〜ＲＢＬ８に、クランプ電位（バイア
ス電位）ＶＣが供給される。

【０５８４】このように、本発明の磁気ランダムアクセ
スメモリによれば、選択された読み出しワード線ＲＷＬ
ｉは、読み出し電流を流すための所定の電位（本例で
は、接地電位）に設定され、かつ、非選択の読み出しワ
ード線は、フローティング状態に設定される。

【０５８５】また、選択された読み出しワード線ＲＷＬ
ｉにＴＭＲ素子を介して接続される全ての読み出しビッ
ト線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋
２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４
は、所定のバイアス電位（例えば、正電位）に設定され
る。

【０５８６】従って、読み出し動作時、本発明に関わる
磁気ランダムアクセスメモリのセルアレイ構造の等価回
路としては、選択された読み出しワード線と選択された
読み出しビット線との間に、選択されたＴＭＲ素子のみ
が接続された形となり、選択されたＴＭＲ素子の読み出
し信号量が低下することもない。

【０５８７】なお、読み出し回路（センスアンプ＆ビッ
ト線バイアス回路）２３としては、図３９に示すものに
代えて、図８乃至図１１に示す回路を使用することも可
能である。

【０５８８】(5) 適用例４図４０は、本発明の適用例４に関わる磁気ランダムアク
セスメモリの回路構造を示している。

【０５８９】図４０の回路構造は、適用例３の応用例で
ある。即ち、この回路構造は、適用例３の回路構造にお
いて、リファレンス電位ＶＲＥＦを生成するリファレン
ス電位生成回路を具体的に示したものである。

【０５９０】適用例４では、リファレンス電位ＶＲＥＦ
を、“０”データが記憶されたＴＭＲ素子と“１”デー
タが記憶されたＴＭＲ素子とを用いて、生成する回路例
を提案する。

【０５９１】リファレンス電位ＶＲＥＦは、リファレン
ス電位生成回路１９により生成される。リファレンス電
位生成回路１９は、“０”データが記憶されたＴＭＲ素
子（リファレンスセル）と、“１”データが記憶された
ＴＭＲ素子（リファレンスセル）と、Ｙ方向に延びるビ
ット線ｒＢＬ“０”，ｒＢＬ“１”とをそれぞれ有して
いる。

【０５９２】読み出しワード線ＲＷＬ１〜ＲＷＬｊとビ
ット線ｒＢＬ“０”との交差部には、これら読み出しワ
ード線ＲＷＬ１〜ＲＷＬｊとビット線ｒＢＬ“０”との
間に接続されるＴＭＲ素子ＭＴＪが配置される。読み出
しワード線ＲＷＬ１〜ＲＷＬｊとビット線ｒＢＬ“０”
との交差部に配置されるＴＭＲ素子ＭＴＪは、全て、
“０”データを記憶している。

【０５９３】また、読み出しワード線ＲＷＬ１〜ＲＷＬ
ｊとビット線ｒＢＬ“１”との交差部には、これら読み
出しワード線ＲＷＬ１〜ＲＷＬｊとビット線ｒＢＬ
“１”との間に接続されるＴＭＲ素子ＭＴＪが配置され
る。読み出しワード線ＲＷＬ１〜ＲＷＬｊとビット線ｒ
ＢＬ“１”との交差部に配置されるＴＭＲ素子ＭＴＪ
は、全て、“１”データを記憶している。

【０５９４】このような構成によれば、読み出し動作
時、読み出しワード線ＲＷＬ１〜ＲＷＬｊのうちのいず
れが選択されても、常に、ビット線ｒＢＬ“０”には、
“０”データが読み出され、かつ、ビット線ｒＢＬ
“１”には、“１”データが読み出される。

【０５９５】また、読み出し動作時、読み出し信号ＲＥ
ＡＤが“Ｈ”（ｂＲＥＡＤが“Ｌ”）になると、ビット
線ｒＢＬ“０”とビット線ｒＢＬ“１”は、互いに短絡
される。

【０５９６】さらに、ビット線ｒＢＬ“０”，ｒＢＬ
“１”は、共に、オペアンプＯＰ１と同一の構成、構造
を有するオペアンプＯＰ２のマイナス側入力端に接続さ
れる。オペアンプＯＰ２は、図３９の読み出し回路２３
内のオペアンプＯＰ１と同様に、そのプラス側入力端に
クランプ電位ＶＣが入力され、かつ、出力端とマイナス
側入力端との間に抵抗素子Ｒｃが接続される。

【０５９７】その結果、オペアンプＯＰ２の出力端から
は、リファレンス電位ＶＲＥＦが出力される。

【０５９８】本例の磁気ランダムアクセスメモリによれ
ば、読み出し動作時、選択された読み出しワード線ＲＷ
Ｌｉと選択された読み出しビット線ＲＢＬｉとの間に
は、選択されたＴＭＲ素子ＭＴＪのみが接続された形と
なるため、選択されたＴＭＲ素子ＭＴＪの読み出し信号
量が低下することもない。

【０５９９】さらに、読み出し動作時、リファレンス電
位ＶＲＥＦを、“０”データが記憶されたＴＭＲ素子と
“１”データが記憶されたＴＭＲ素子とを用いて、生成
している。このため、リファレンス電位ＶＲＥＦは、
“０”データを読み出すときにセンスアンプＳ／Ａのプ
ラス側入力端に表れる電位と、“１”データを読み出す
ときにセンスアンプＳ／Ａのプラス側入力端に表れる電
位とのちょうど中間値になる。

【０６００】従って、読み出し動作時における読み出し
データのマージンを向上させることができる。

【０６０１】(6) 適用例５回路構造図４１は、本発明の適用例５に関わる磁気ランダムアク
セスメモリの回路構造を示している。

【０６０２】メモリセルアレイ１１は、Ｘ方向及びＹ方
向にアレイ状に配置される複数のＴＭＲ素子１２を有す
る。Ｘ方向には、ｊ個のＴＭＲ素子１２が配置され、Ｙ
方向には、４×ｎ個のＴＭＲ素子１２が配置される。

【０６０３】Ｙ方向に配置された４個のＴＭＲ素子１２
は、１つの読み出しブロックＢＫｉｋ（ｉ＝１，・・・
ｊ、ｋ＝１，・・・ｎ）を構成している。Ｘ方向に配置
されるｊ個の読み出しブロックＢＫｉｋは、１つのロウ
を構成する。メモリセルアレイ１１は、ｎ個のロウを有
する。また、Ｙ方向に配置されるｎ個の読み出しブロッ
クＢＫｉｋは、１つのカラムを構成する。メモリセルア
レイ１１は、ｊ個のカラムを有する。

【０６０４】ブロックＢＫｉｋ内の４個のＴＭＲ素子１
２の一端は、共通接続され、例えば、ＭＯＳトランジス
タから構成される読み出し選択スイッチＲＳＷ１を経由
して、ソース線ＳＬｉ（ｉ＝１，・・・ｊ）に接続され
る。ソース線ＳＬｉは、Ｙ方向に延び、例えば、１カラ
ム内に１本だけ設けられる。

【０６０５】ソース線ＳＬｉは、例えば、ＭＯＳトラン
ジスタから構成されるカラム選択スイッチＣＳＷを経由
して、接地点ＶＳＳに接続される。

【０６０６】読み出し動作時、選択されたロウでは、読
み出しブロックＢＫｉｋ内の読み出し選択スイッチＲＳ
Ｗ１がオン状態になる。また、選択されたカラムでは、
カラム選択スイッチＣＳＷがオン状態となるため、ソー
ス線ＳＬｉの電位は、接地電位ＶＳＳになる。即ち、選
択されたロウ及び選択されたカラムの交点に位置する読
み出しブロックＢＫｉｋ内のＴＭＲ素子１２のみに読み
出し電流が流れる。

【０６０７】なお、読み出し時、非選択のロウでは、読
み出し選択スイッチＲＳＷ１がオフ状態であるため、非
選択のロウの読み出しブロックＢＫｉｋ内のＴＭＲ素子
１２の他端は、互いに短絡された状態となる。

【０６０８】この場合、非選択ロウ内の読み出しビット
線ＲＢＬ４（ｎ−１）＋１，ＢＬ４（ｎ−１）＋２，Ｂ
Ｌ４（ｎ−１）＋３，ＢＬ４（ｎ−１）＋４の電位が異
なると、読み出し動作に影響を与えることもあるので、
非選択カラム内の読み出しビット線ＲＢＬ４（ｎ−１）
＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋
３，ＲＢＬ４（ｎ−１）＋４の電位については、それぞ
れ同電位（例えば、接地電位）にしておく。

【０６０９】読み出し動作時、非選択のカラムでは、カ
ラム選択スイッチＣＳＷがオフ状態であるため、非選択
のカラムの読み出しブロックＢＫｉｋ内のＴＭＲ素子１
２の他端についても、互いに短絡された状態となる。

【０６１０】読み出しブロックＢＫｉｋ内の４個のＴＭ
Ｒ素子１２の他端は、それぞれ独立に読み出しビット線
ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，Ｒ
ＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に接続
される。即ち、１つの読み出しブロックＢＫｉｋ内の４
個のＴＭＲ素子１２に対応して、４本の読み出しビット
線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，
ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４が配
置される。

【０６１１】読み出しビット線ＲＢＬ４（ｎ−１）＋
１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋
３，ＲＢＬ４（ｎ−１）＋４は、Ｘ方向に延び、その一
端は、ロウ選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ
２を経由して、共通データ線３０に接続される。共通デ
ータ線３０は、読み出し回路（例えば、センスアンプ、
セレクタ及び出力バッファを含む）２９Ｂに接続され
る。

【０６１２】ロウ選択スイッチＲＳＷ２には、ロウ選択
線信号ＲＬｉ（ｉ＝１，・・・ｎ）が入力される。ロウ
デコーダ２５−１，・・・２５−ｎは、ロウ選択線信号
ＲＬｉを出力する。

【０６１３】読み出し回路２９Ｂは、読み出し動作時、
ロウ選択線信号ＲＬｉにより選択されたロウ内の読み出
しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−
１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−
１）＋４に、バイアス電位を供給する。

【０６１４】読み出し回路２９Ｂは、メモリチップ（又
はブロック）から１ビットずつデータを出力する場合に
は、図５１に示すような回路にすることができ、また、
メモリチップ（又はブロック）から複数ビットを一度に
出力する場合には、図５２に示すような回路にすること
ができる。

【０６１５】読み出しビット線ＲＢＬ４（ｎ−１）＋
１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋
３，ＲＢＬ４（ｎ−１）＋４は、Ｘ方向（ロウ方向）に
延びており、書き込みワード線ＷＷＬ４（ｎ−１）＋
１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋
３，ＷＷＬ４（ｎ−１）＋４としても機能する。

【０６１６】書き込みワード線ＷＷＬ４（ｎ−１）＋
１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋
３，ＷＷＬ４（ｎ−１）＋４の一端は、ロウ選択スイッ
チＲＳＷ２及び共通データ線３０を経由して、書き込み
ワード線ドライバ２３Ａに接続され、その他端は、書き
込みワード線シンカー２４−１，・・・２４−ｎに接続
される。

【０６１７】読み出しブロックＢＫｉｋを構成する４つ
のＴＭＲ素子１２の近傍には、これら４つのＴＭＲ素子
に共有されるＹ方向に延びる１本の書き込みビット線Ｗ
ＢＬｉ（ｉ＝１，・・・ｊ）が配置される。書き込みビ
ット線ＷＢＬｉは、１つのカラムに１本だけ配置され
る。

【０６１８】書き込みビット線ＷＢＬｉの一端は、カラ
ムデコーダ及び書き込みビット線ドライバ／シンカーを
含む回路ブロック２９Ａに接続され、その他端は、カラ
ムデコーダ及び書き込みビット線ドライバ／シンカーを
含む回路ブロック３１に接続される。

【０６１９】書き込み動作時には、回路ブロック２９
Ａ，３１が動作状態となる。そして、書き込みビット線
ＷＢＬｉには、書き込みデータに応じて、回路ブロック
２９Ａに向う方向又は回路ブロック３１に向う方向に、
書き込み電流が流れる。

【０６２０】読み出し選択スイッチ（ＭＯＳトランジス
タ）ＲＳＷ１のゲートは、読み出しワード線ＲＷＬｎ
（ｎ＝１，２，・・・）に接続される。読み出しワード
線ＲＷＬｎは、１つのロウ内に１本だけ配置され、Ｘ方
向に配置される複数のブロックＢＫｊｋに共通となって
いる。

【０６２１】例えば、１つのカラムが４つのブロックか
ら構成される場合、読み出しワード線ＲＷＬｎの数は、
４本となる。読み出しワード線ＲＷＬｎは、Ｘ方向に延
び、その一端は、ロウデコーダ及び読み出しワード線ド
ライバを含む回路ブロック２３Ｂ−ｎに接続される。

【０６２２】ロウデコーダ２５−ｎは、書き込み動作
時、ロウアドレス信号に基づいて、複数のロウのうちの
１つを選択する。書き込みワード線ドライバ２３Ａは、
選択されたロウ内の書き込みワード線ＷＷＬ４（ｎ−
１）＋１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−
１）＋３，ＷＷＬ４（ｎ−１）＋４に書き込み電流を供
給する。書き込み電流は、書き込みワード線シンカー２
４−ｎに吸収される。

【０６２３】ロウデコーダ２５−ｎは、読み出し動作
時、ロウアドレス信号に基づいて、複数のロウのうちの
１つを選択する。同様に、ロウデコーダ及び読み出しワ
ード線ドライバを含む回路ブロック２３Ｂ−ｎは、選択
されたロウ内の読み出しワード線ＲＷＬｎに読み出し電
圧（＝“Ｈ”）を供給する。

【０６２４】カラムデコーダ３２は、読み出し動作時、
カラムアドレス信号ＣＳＬ１，・・・ＣＳＬｊに基づい
て、複数のカラムのうちの１つを選択し、選択されたカ
ラム内に配置されるカラム選択スイッチＣＳＷをオン状
態にする。

【０６２５】本例の磁気ランダムアクセスメモリでは、
読み出しブロック内の複数のＴＭＲ素子の一端は、共通
接続され、その他端は、それぞれ異なる読み出しビット
線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，
ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に接
続される。

【０６２６】この場合に、読み出し回路２９Ｂは、読み
出し動作時、ロウ選択線信号ＲＬｉにより選択されたロ
ウ内の読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢ
Ｌ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ
４（ｎ−１）＋４の全てに、バイアス電位を供給する。

【０６２７】従って、読み出し動作時に、読み出し電流
（読み出し信号量）の安定化を図ることができる。

【０６２８】デバイス構造 [1] 断面構造図４２は、本発明の適用例５としての磁気ランダムアク
セスメモリの１ブロック分のデバイス構造を示してい
る。

【０６２９】なお、図４２に示される要素には、図４１
の回路の要素と対応がとれるように、図４１と同じ符号
が付してある。

【０６３０】半導体基板４１の表面領域には、読み出し
選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ１が配置さ
れる。読み出し選択スイッチＲＳＷ１のソースは、コン
タクトプラグ４６を介してソース線ＳＬ１に接続され
る。ソース線ＳＬ１は、例えば、Ｙ方向（カラム方向）
に一直線に延び、メモリセルアレイ領域の周辺部のカラ
ム選択スイッチを経由して、接地点ＶＳＳに接続され
る。

【０６３１】読み出し選択スイッチ（ＭＯＳトランジス
タ）ＲＳＷ１のゲートは、読み出しワード線ＲＷＬ１と
なっている。読み出しワード線ＲＷＬ１は、Ｘ方向に延
びている。読み出し選択スイッチＲＳＷ１上には、Ｙ方
向に並んだ４個のＴＭＲ素子（ＭＴＪ(Magnetic Tunnel
Junction)素子）ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴ
Ｊ４が配置されている。

【０６３２】ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ
３，ＭＴＪ４の一端（本例では、上端）は、上部電極４
５に共通に接続される。コンタクトプラグ４２，４４及
び中間層４３は、上部電極４５と読み出し選択スイッチ
ＲＳＷ１のドレインとを電気的に接続する。

【０６３３】ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ
３，ＭＴＪ４の他端（本例では、下端）は、読み出しビ
ット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４（書き
込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ
４）に電気的に接続される。読み出しビット線ＲＢＬ
１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４は、Ｘ方向（ロウ方
向）に延びている。

【０６３４】ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ
３，ＭＴＪ４は、それぞれ独立に読み出しビット線ＲＢ
Ｌ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４に接続される。即
ち、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，
ＭＴＪ４に対して、４本の読み出しビット線ＲＢＬ１，
ＲＢＬ２，ＲＢＬ３，ＲＢＬ４が設けられる。

【０６３５】書き込みビット線ＷＢＬ１は、ＴＭＲ素子
ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の直上であっ
て、かつ、その近傍に配置される。書き込みビット線Ｗ
ＢＬ１は、Ｙ方向（カラム方向）に延びている。

【０６３６】本例では、読み出しブロックを構成する４
つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ
４に対して、１本の書き込みビット線ＷＢＬ１が設けら
れている。但し、これに代えて、例えば、４つのＴＭＲ
素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４を積み重
ね、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，
ＭＴＪ４に対応させて、４本の書き込みビット線を設け
てもよい。

【０６３７】また、本例では、ＴＭＲ素子ＭＴＪ１，Ｍ
ＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、その上部に、Ｙ
方向に延びる書き込みビット線ＢＬ１を配置し、その下
部に、Ｘ方向に延びる読み出しビット線ＲＢＬ１，ＲＢ
Ｌ２，ＲＢＬ３，ＲＢＬ４を配置している。

【０６３８】但し、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，Ｍ
ＴＪ３，ＭＴＪ４に対する書き込みビット線ＢＬ１と読
み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ
４との位置関係は、これに限定されるものではない。

【０６３９】例えば、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，
ＭＴＪ３，ＭＴＪ４に対して、その下部に、Ｙ方向に延
びる書き込みビット線ＢＬ１を配置し、その上部に、Ｘ
方向に延びる読み出しビット線ＲＢＬ１，ＲＢＬ２，Ｒ
ＢＬ３，ＲＢＬ４を配置してもよい。

【０６４０】［平面構造］図４３は、図４２のデバイス
構造において、ＴＭＲ素子、書き込みワード線及び読み
出しビット線（書き込みワード線）の位置関係を示して
いる。ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴ
Ｊ４の上部電極４５は、例えば、方形パターンを有し、
その一部分に、コンタクトプラグに対するコンタクト領
域が設けられている。

【０６４１】ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ
３，ＭＴＪ４は、Ｙ方向に配置され、その磁化容易軸
は、Ｘ方向を向いている。即ち、ＴＭＲ素子ＭＴＪ１，
ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、Ｘ方向に長い長方形
を有している。

【０６４２】ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ
３，ＭＴＪ４は、書き込みワード線ＷＷＬ１と読み出し
ビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４（書
き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ
４）の交点に配置される。

【０６４３】(7) 適用例６回路構造図４４は、本発明の適用例６に関わる磁気ランダムアク
セスメモリの回路構造を示している。

【０６４４】メモリセルアレイ１１は、Ｘ方向及びＹ方
向にアレイ状に配置される複数のＴＭＲ素子１２を有す
る。例えば、Ｘ方向には、ｊ個のＴＭＲ素子１２が配置
され、Ｙ方向には、４×ｎ個のＴＭＲ素子１２が配置さ
れる。

【０６４５】Ｙ方向に配置された４個のＴＭＲ素子１２
は、１つの読み出しブロックＢＫｉｋ（ｉ＝１，・・・
ｊ、ｋ＝１，・・・ｎ）を構成している。Ｘ方向に配置
されるｊ個の読み出しブロックＢＫｉｋは、１つのロウ
を構成する。メモリセルアレイ１１は、ｎ個のロウを有
する。また、Ｙ方向に配置されるｎ個の読み出しブロッ
クＢＫｉｋは、１つのカラムを構成する。メモリセルア
レイ１１は、ｊ個のカラムを有する。

【０６４６】ブロックＢＫｉｋ内の４個のＴＭＲ素子１
２の一端は、共通接続され、その接続点は、例えば、読
み出しワード線ＲＷＬｉ（ｉ＝１，・・・ｊ）に接続さ
れる。読み出しワード線ＲＷＬｉは、Ｙ方向に延び、例
えば、１カラム内に１本だけ設けられる。

【０６４７】１カラム内に配置されるブロックＢＫｉｋ
内のＴＭＲ素子１２は、読み出し選択スイッチ（ＭＯＳ
トランジスタ）を経由することなく、直接、読み出しワ
ード線ＲＷＬｉ（ｉ＝１，・・・ｊ）に接続される。読
み出しワード線ＲＷＬｉの一端は、例えば、ＭＯＳトラ
ンジスタから構成されるカラム選択スイッチＣＳＷを経
由して、接地点ＶＳＳに接続される。

【０６４８】なお、カラム選択スイッチＣＳＷは、メモ
リセルアレイ１１の外部に配置されるものであるため、
スイッチ素子（ＭＯＳトランジスタ）がメモリセルアレ
イ１１内に配置されることはない。

【０６４９】読み出しブロックＢＫｉｋ内の４個のＴＭ
Ｒ素子１２の他端は、それぞれ独立に読み出しビット線
ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，Ｒ
ＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に接続
される。即ち、１つの読み出しブロックＢＫｉｋ内の４
個のＴＭＲ素子１２に対応して、４本の読み出しビット
線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，
ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４が配
置される。

【０６５０】読み出しビット線ＲＢＬ４（ｎ−１）＋
１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋
３，ＲＢＬ４（ｎ−１）＋４は、Ｘ方向に延び、その一
端は、ロウ選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ
２を経由して、共通データ線３０に接続される。共通デ
ータ線３０は、読み出し回路（例えば、センスアンプ、
セレクタ及び出力バッファを含む）２９Ｂに接続され
る。

【０６５１】ロウ選択スイッチＲＳＷ２には、ロウ選択
線信号ＲＬｉ（ｉ＝１，・・・ｎ）が入力される。ロウ
デコーダ２５−１，・・・２５−ｎは、ロウ選択線信号
ＲＬｉを出力する。

【０６５２】読み出し回路２９Ｂは、読み出し動作時、
ロウ選択線信号ＲＬｉにより選択されたロウ内の読み出
しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−
１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−
１）＋４に、バイアス電位を供給する。

【０６５３】読み出し回路２９Ｂは、メモリチップ（又
はブロック）から１ビットずつデータを出力する場合に
は、図５１に示すような回路にすることができ、また、
メモリチップ（又はブロック）から複数ビットを一度に
出力する場合には、図５２に示すような回路にすること
ができる。

【０６５４】読み出しビット線ＲＢＬ４（ｎ−１）＋
１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋
３，ＲＢＬ４（ｎ−１）＋４は、Ｘ方向（ロウ方向）に
延びており、書き込みワード線ＷＷＬ４（ｎ−１）＋
１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋
３，ＷＷＬ４（ｎ−１）＋４としても機能する。

【０６５５】書き込みワード線ＷＷＬ４（ｎ−１）＋
１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋
３，ＷＷＬ４（ｎ−１）＋４の一端は、ロウ選択スイッ
チＲＳＷ２及び共通データ線３０を経由して、書き込み
ワード線ドライバ２３Ａに接続され、その他端は、書き
込みワード線シンカー２４−１，・・・２４−ｎに接続
される。

【０６５６】読み出しブロックＢＫｉｋを構成する４つ
のＴＭＲ素子１２の近傍には、これら４つのＴＭＲ素子
に共有されるＹ方向に延びる１本の書き込みビット線Ｗ
ＢＬｉ（ｉ＝１，・・・ｊ）が配置される。書き込みビ
ット線ＷＢＬｉは、１つのカラムに１本だけ配置され
る。

【０６５７】書き込みビット線ＷＢＬｉの一端は、カラ
ムデコーダ及び書き込みビット線ドライバ／シンカーを
含む回路ブロック２９Ａに接続され、その他端は、カラ
ムデコーダ及び書き込みビット線ドライバ／シンカーを
含む回路ブロック３１に接続される。

【０６５８】書き込み動作時には、回路ブロック２９
Ａ，３１が動作状態となる。そして、書き込みビット線
ＷＢＬｉには、書き込みデータに応じて、回路ブロック
２９Ａに向う方向又は回路ブロック３１に向う方向に、
書き込み電流が流れる。

【０６５９】ロウデコーダ２５−ｎは、書き込み動作
時、ロウアドレス信号に基づいて、複数のロウのうちの
１つを選択する。書き込みワード線ドライバ２３Ａは、
選択されたロウ内の書き込みワード線ＷＷＬ４（ｎ−
１）＋１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−
１）＋３，ＷＷＬ４（ｎ−１）＋４に書き込み電流を供
給する。書き込み電流は、書き込みワード線シンカー２
４−ｎに吸収される。

【０６６０】ロウデコーダ２５−ｎは、読み出し動作
時、ロウアドレス信号に基づいて、複数のロウのうちの
１つを選択する。カラムデコーダ３２は、読み出し動作
時、カラムアドレス信号ＣＳＬ１，・・・ＣＳＬｊに基
づいて、複数のカラムのうちの１つを選択し、選択され
たカラム内に配置されるカラム選択スイッチＣＳＷをオ
ン状態にする。

【０６６１】本例の磁気ランダムアクセスメモリでは、
読み出しブロック内の複数のＴＭＲ素子の一端は、共通
接続され、その他端は、それぞれ異なる読み出しビット
線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，
ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に接
続される。

【０６６２】この場合に、読み出し回路２９Ｂは、読み
出し動作時、ロウ選択線信号ＲＬｉにより選択されたロ
ウ内の読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢ
Ｌ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ
４（ｎ−１）＋４の全てに、バイアス電位を供給する。

【０６６３】従って、読み出し動作時に、読み出し電流
（読み出し信号量）の安定化を図ることができる。

【０６６４】デバイス構造 [1] 断面構造図４５は、本発明の適用例６としての磁気ランダムアク
セスメモリの１ブロック分のデバイス構造を示してい
る。

【０６６５】なお、図４５に示される要素には、図４４
の回路の要素と対応がとれるように、図４４と同じ符号
が付してある。

【０６６６】半導体基板４１の上部には、Ｙ方向に延び
る読み出しワード線ＲＷＬ１が配置される。読み出しワ
ード線ＲＷＬ１の直下には、スイッチ素子が配置される
ことがない。読み出しワード線ＲＷＬ１の上部には、Ｙ
方向に並んだ４個のＴＭＲ素子（ＭＴＪ(Magnetic Tunn
el Junction)素子）ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，Ｍ
ＴＪ４が配置される。

【０６６７】ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ
３，ＭＴＪ４の一端（本例では、上端）は、上部電極４
４に共通に接続される。コンタクトプラグ４２は、上部
電極４４と読み出しワード線ＲＷＬ１とを電気的に接続
する。

【０６６８】ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ
３，ＭＴＪ４の他端（本例では、下端）は、読み出しビ
ット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４（書き
込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ
４）に電気的に接続される。読み出しビット線ＲＢＬ
１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４は、Ｘ方向（ロウ方
向）に延びている。

【０６６９】ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ
３，ＭＴＪ４は、それぞれ独立に読み出しビット線ＲＢ
Ｌ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４に接続される。即
ち、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，
ＭＴＪ４に対して、４本の読み出しビット線ＲＢＬ１，
ＲＢＬ２，ＲＢＬ３，ＲＢＬ４が設けられる。

【０６７０】書き込みビット線ＷＢＬ１は、ＴＭＲ素子
ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の上部であっ
て、かつ、その近傍に配置される。書き込みビット線Ｗ
ＢＬ１は、Ｙ方向（カラム方向）に延びている。

【０６７１】本例では、読み出しブロックを構成する４
つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ
４に対して、１本の書き込みビット線ＷＢＬ１が設けら
れている。但し、これに代えて、例えば、４つのＴＭＲ
素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４を積み重
ね、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，
ＭＴＪ４に対応させて、４本の書き込みビット線を設け
てもよい。

【０６７２】また、本例では、ＴＭＲ素子ＭＴＪ１，Ｍ
ＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、その上部に、Ｙ
方向に延びる書き込みビット線ＢＬ１を配置し、その下
部に、Ｘ方向に延びる読み出しビット線ＲＢＬ１，ＲＢ
Ｌ２，ＲＢＬ３，ＲＢＬ４を配置している。

【０６７３】但し、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，Ｍ
ＴＪ３，ＭＴＪ４に対する書き込みビット線ＢＬ１と読
み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ
４との位置関係は、これに限定されるものではない。

【０６７４】例えば、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，
ＭＴＪ３，ＭＴＪ４に対して、その下部に、Ｙ方向に延
びる書き込みビット線ＷＢＬ１を配置し、その上部に、
Ｘ方向に延びる読み出しビット線ＲＢＬ１，ＲＢＬ２，
ＲＢＬ３，ＲＢＬ４を配置してもよい。

【０６７５】[2] 平面構造図４６は、図４５のデバイス構造において、ＴＭＲ素
子、読み出しビット線（書き込みワード線）及び書き込
みビット線の位置関係を示している。ＴＭＲ素子ＭＴＪ
１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の上部電極４４は、
例えば、方形パターンを有し、その一部分に、コンタク
トプラグに対するコンタクト領域が設けられている。

【０６７６】ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ
３，ＭＴＪ４は、Ｙ方向に配置され、その磁化容易軸
（ＴＭＲ素子の長辺に平行な方向）は、Ｘ方向となって
いる。即ち、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ
３，ＭＴＪ４は、Ｘ方向に長い長方形を有している。

【０６７７】ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ
３，ＭＴＪ４は、書き込みワード線ＷＷＬ１と読み出し
ビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４（書
き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ
４）とが交差する領域に配置される。

【０６７８】(8) 適用例７回路構造図４７は、本発明の適用例７に関わる磁気ランダムアク
セスメモリの回路構造を示している。図４８は、図４７
のカラム選択スイッチの一例を示している。

【０６７９】メモリセルアレイ１１は、Ｘ方向、Ｙ方向
及びＺ方向にアレイ状に配置される複数のＴＭＲ素子１
２を有する。ここで、Ｚ方向とは、Ｘ方向及びＹ方向に
直交する紙面に垂直な方向をいうものとする。

【０６８０】本例では、メモリセルアレイ１１は、Ｘ方
向に配置されるｊ個のＴＭＲ素子１２と、Ｙ方向に配置
されるｎ個のＴＭＲ素子１２と、Ｚ方向に積み重ねられ
る４個のＴＭＲ素子（ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，
ＭＴＪ４）１２とからなるセルアレイ構造を有する。

【０６８１】Ｚ方向に積み重ねされるＴＭＲ素子１２の
数は、本例では、４個であるが、その数は、複数個であ
れば、いくつであっても構わない。

【０６８２】Ｚ方向に積み重ねられた４個のＴＭＲ素子
１２は、１つの読み出しブロックＢＫｉｋ（ｉ＝１，
２，・・・ｊ、ｋ＝１，２，・・・ｎ）を構成してい
る。読み出しブロックＢＫｉｋ内の４個のＴＭＲ素子１
２は、実際には、紙面に垂直な方向（Ｚ方向）に互いに
重なり合っている。

【０６８３】本例では、Ｘ方向に配置されるｊ個の読み
出しブロックＢＫｉｋにより１つのロウが構成される。
メモリセルアレイ１１は、ｎ個のロウを有する。また、
Ｙ方向に配置されるｎ個の読み出しブロックＢＫｉｋに
より１つのカラムが構成される。メモリセルアレイ１１
は、ｊ個のカラムを有する。

【０６８４】ブロックＢＫｉｋ内の４個のＴＭＲ素子１
２の一端は、共通接続され、例えば、ＭＯＳトランジス
タから構成される読み出し選択スイッチ（ブロック選択
スイッチ又はロウ選択スイッチ）ＲＳＷを経由して、ソ
ース線ＳＬｉ（ｉ＝１，２，・・・ｊ）に接続される。
ソース線ＳＬｉは、Ｙ方向に延び、例えば、１カラム内
に１本だけ設けられる。

【０６８５】ソース線ＳＬｉは、例えば、ＭＯＳトラン
ジスタから構成されるカラム選択スイッチ２９Ｃを経由
して、接地点ＶＳＳに接続される。

【０６８６】読み出し動作時、選択されたロウでは、読
み出しブロックＢＫｉｋ内の読み出し選択スイッチＲＳ
Ｗがオン状態になる。また、選択されたカラムでは、カ
ラム選択スイッチ２９Ｃがオン状態となるため、ソース
線ＳＬｉの電位は、接地電位ＶＳＳになる。即ち、選択
されたロウ及び選択されたカラムの交点に位置する読み
出しブロックＢＫｉｋ内のＴＭＲ素子１２のみに読み出
し電流が流れる。

【０６８７】なお、読み出し時、非選択のカラムでは、
カラム選択スイッチ２９Ｃがオフ状態であるため、非選
択のカラムの読み出しブロックＢＫｉｋ内のＴＭＲ素子
１２の他端は、互いに短絡された状態となる。

【０６８８】この場合、非選択カラム内の読み出しビッ
ト線ＢＬ４（ｊ−１）＋１，ＢＬ４（ｊ−１）＋２，Ｂ
Ｌ４（ｊ−１）＋３，ＢＬ４（ｊ−１）＋４の電位が異
なると、読み出し動作に影響を与えることもあるので、
非選択カラム内の読み出しビット線ＢＬ４（ｊ−１）＋
１，ＢＬ４（ｊ−１）＋２，ＢＬ４（ｊ−１）＋３，Ｂ
Ｌ４（ｊ−１）＋４の電位については、それぞれ同電位
（例えば、接地電位）にしておく。

【０６８９】読み出し動作時、非選択のロウでは、ブロ
ック選択スイッチＲＳＷがオフ状態であるため、非選択
のロウの読み出しブロックＢＫｉｋ内のＴＭＲ素子１２
の他端についても、互いに短絡された状態となる。

【０６９０】読み出しブロックＢＫｉｋ内の４個のＴＭ
Ｒ素子１２の他端は、それぞれ独立に読み出しビット線
ＢＬ４（ｊ−１）＋１，ＢＬ４（ｊ−１）＋２，ＢＬ４
（ｊ−１）＋３，ＢＬ４（ｊ−１）＋４に接続される。
即ち、１つの読み出しブロックＢＫｉｋ内の４個のＴＭ
Ｒ素子１２に対応して、１つのカラム内には、４本の読
み出しビット線ＢＬ４（ｊ−１）＋１，ＢＬ４（ｊ−
１）＋２，ＢＬ４（ｊ−１）＋３，ＢＬ４（ｊ−１）＋
４が配置される。

【０６９１】読み出しビット線ＢＬ４（ｊ−１）＋１，
ＢＬ４（ｊ−１）＋２，ＢＬ４（ｊ−１）＋３，ＢＬ４
（ｊ−１）＋４は、Ｙ方向に延び、その一端は、カラム
選択スイッチ（ＭＯＳトランジスタ）２９Ｃを経由し
て、共通データ線３０に接続される。共通データ線３０
は、読み出し回路（例えば、センスアンプ、セレクタ及
び出力バッファを含む）２９Ｂに接続される。

【０６９２】カラム選択スイッチ２９Ｃには、カラム選
択線信号ＣＳＬｉ（ｉ＝０，１，・・・ｊ）が入力され
る。カラムデコーダ３２は、カラム選択線信号ＣＳＬｉ
を出力する。

【０６９３】読み出し回路２９Ｂは、読み出し動作時、
カラム選択線信号ＣＳＬｉにより選択されたカラム内の
読み出しビット線ＢＬ４（ｊ−１）＋１，ＢＬ４（ｊ−
１）＋２，ＢＬ４（ｊ−１）＋３，ＢＬ４（ｊ−１）＋
４に、バイアス電位を供給する。

【０６９４】読み出し回路２９Ｂは、メモリチップ（又
はブロック）から１ビットずつデータを出力する場合に
は、図５１に示すような回路にすることができ、また、
メモリチップ（又はブロック）から複数ビットを一度に
出力する場合には、図５２に示すような回路にすること
ができる。

【０６９５】本例では、読み出しビット線ＢＬ４（ｊ−
１）＋１，ＢＬ４（ｊ−１）＋２，ＢＬ４（ｊ−１）＋
３，ＢＬ４（ｊ−１）＋４は、書き込みビット線として
も機能する。

【０６９６】即ち、読み出し／書き込みビット線ＢＬ４
（ｊ−１）＋１，ＢＬ４（ｊ−１）＋２，ＢＬ４（ｊ−
１）＋３，ＢＬ４（ｊ−１）＋４の一端は、カラムデコ
ーダと書き込みビット線ドライバ／シンカーを含む回路
ブロック２９Ａに接続され、その他端は、カラムデコー
ダと書き込みビット線ドライバ／シンカーを含む回路ブ
ロック３１に接続される。

【０６９７】書き込み動作時には、回路ブロック２９
Ａ，３１が動作状態となる。そして、読み出し／書き込
みビット線ＢＬ４（ｊ−１）＋１，ＢＬ４（ｊ−１）＋
２，ＢＬ４（ｊ−１）＋３，ＢＬ４（ｊ−１）＋４に
は、書き込みデータに応じて、回路ブロック２９Ａに向
う方向又は回路ブロック３１に向う方向に、書き込み電
流が流れる。

【０６９８】読み出しブロックＢＫｉｋを構成する４つ
のＴＭＲ素子１２の近傍には、Ｘ方向に延び、Ｚ方向に
積み重ねられる複数本（本例では、４本）の書き込みワ
ード線ＷＷＬ４（ｎ−１）＋１，ＷＷＬ４（ｎ−１）＋
２，ＷＷＬ４（ｎ−１）＋３，ＷＷＬ４（ｎ−１）＋４
が配置される。但し、ｎは、ロウの番号であり、ｎ＝
１，２，・・・である。

【０６９９】本例では、Ｘ方向に延びる書き込みワード
線に関しては、１ロウ内の１つの段に１本の書き込みワ
ード線を配置している。即ち、選択された読み出しブロ
ックＢＫｉｋ内の１つのＴＭＲ素子に対しては、１本の
書き込みワード線を対応させている。この場合、Ｘ方向
に延びる１ロウ内の書き込みワード線の数は、ＴＭＲ素
子１２を積み重ねる段数と同じとなる。

【０７００】なお、書き込みワード線については、ＴＭ
Ｒ素子１２の直下の絶縁膜の平坦化や製造コストの低下
などを考慮して、複数のＴＭＲ素子（上段のＴＭＲ素子
と下段のＴＭＲ素子）で、１本の書き込みワード線を共
有するようにしてもよい。

【０７０１】ブロック内のＴＭＲ素子及びその近傍にお
ける具体的構造については、デバイス構造の項目におい
て詳述する。

【０７０２】書き込みワード線ＷＷＬ４（ｎ−１）＋
１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋
３，ＷＷＬ４（ｎ−１）＋４の一端は、書き込みワード
線ドライバ２３Ａ−ｎに接続され、その他端は、書き込
みワード線シンカー２４−ｎに接続される。

【０７０３】読み出し選択スイッチ（ＭＯＳトランジス
タ）ＲＳＷのゲートは、読み出しワード線ＲＷＬｎ（ｎ
＝１，２，・・・）に接続される。読み出しワード線Ｒ
ＷＬｎは、１つのロウ内に１本だけ配置され、Ｘ方向に
配置される複数のブロックＢＫｊｋに共通となってい
る。

【０７０４】例えば、１つのカラムが４つのブロックか
ら構成される場合、読み出しワード線ＲＷＬｎの数は、
４本となる。読み出しワード線ＲＷＬｎは、Ｘ方向に延
び、その一端は、読み出しワード線ドライバ２３Ｂ−ｎ
に接続される。

【０７０５】ロウデコーダ２５−ｎは、書き込み動作
時、ロウアドレス信号に基づいて、複数のロウのうちの
１つを選択する。書き込みワード線ドライバ２３Ａ−ｎ
は、選択されたロウ内の書き込みワード線ＷＷＬ４（ｎ
−１）＋１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−
１）＋３，ＷＷＬ４（ｎ−１）＋４に書き込み電流を供
給する。書き込み電流は、書き込みワード線シンカー２
４−ｎに吸収される。

【０７０６】ロウデコーダ２５−ｎは、読み出し動作
時、ロウアドレス信号に基づいて、複数のロウのうちの
１つを選択する。読み出しワード線ドライバ２３Ｂ−ｎ
は、選択されたロウ内の読み出しワード線ＲＷＬｎに読
み出し電圧（＝“Ｈ”）を供給する。

【０７０７】本例の磁気ランダムアクセスメモリでは、
読み出しブロック内の複数のＴＭＲ素子の一端は、共通
接続され、その他端は、それぞれ異なる読み出しビット
線ＢＬ４（ｊ−１）＋１，ＢＬ４（ｊ−１）＋２，ＢＬ
４（ｊ−１）＋３，ＢＬ４（ｊ−１）＋４に接続され
る。

【０７０８】この場合に、読み出し回路２９Ｂは、読み
出し動作時、カラム選択線信号ＣＳＬｉにより選択され
たカラム内の読み出しビット線ＢＬ４（ｊ−１）＋１，
ＢＬ４（ｊ−１）＋２，ＢＬ４（ｊ−１）＋３，ＢＬ４
（ｊ−１）＋４の全てに、バイアス電位を供給する。

【０７０９】従って、読み出し動作時に、読み出し電流
（読み出し信号量）の安定化を図ることができる。

【０７１０】デバイス構造図４９及び図５０は、本発明の適用例７としての磁気ラ
ンダムアクセスメモリの１ブロック分のデバイス構造を
示している。

【０７１１】図４９は、磁気ランダムアクセスメモリの
１ブロック分のＹ方向の断面を表し、図５０は、磁気ラ
ンダムアクセスメモリの１ブロック分のＸ方向の断面を
表している。図４９及び図５０に示される要素には、図
４７及び図４８の回路の要素と対応がとれるように、図
４７及び図４８と同じ符号が付してある。

【０７１２】半導体基板４１の表面領域には、読み出し
選択スイッチ（ＭＯＳトランジスタ）ＲＳＷが配置され
る。読み出し選択スイッチＲＳＷのソースは、コンタク
トプラグ４２Ｆを介してソース線ＳＬｉに接続される。
ソース線ＳＬｉは、例えば、Ｙ方向（カラム方向）に一
直線に延び、メモリセルアレイ領域の周辺部に設けられ
たカラム選択スイッチを経由して、接地点に接続され
る。

【０７１３】読み出し選択スイッチ（ＭＯＳトランジス
タ）ＲＳＷのゲートは、読み出しワード線ＲＷＬｎとな
っている。読み出しワード線ＲＷＬｎは、Ｘ方向に延び
ている。読み出し選択スイッチＲＳＷ上には、４個のＴ
ＭＲ素子（ＭＴＪ(MagneticTunnel Junction)素子）Ｍ
ＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４が複数段に積み
重ねられている。

【０７１４】ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ
３，ＭＴＪ４の一端（本例では、下端）は、下部電極４
４Ａ，４４Ｂ，４４Ｃ，４４Ｄに接続される。コンタク
トプラグ４２Ａ，４２Ｂ，４２Ｃ，４２Ｄ，４２Ｅ及び
中間層４３は、下部電極４４Ａ，４４Ｂ，４４Ｃ，４４
Ｄを互いに電気的に接続すると共に、下部電極４４Ａ，
４４Ｂ，４４Ｃ，４４Ｄを読み出し選択スイッチＲＳＷ
のドレインに電気的に接続する。

【０７１５】ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ
３，ＭＴＪ４の他端（本例では、上端）は、読み出し／
書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４に電
気的に接続される。読み出し／書き込みビット線ＢＬ
１，ＢＬ２，ＢＬ３，ＢＬ４は、Ｙ方向（カラム方向）
に延びている。

【０７１６】ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ
３，ＭＴＪ４は、それぞれ独立に読み出し／書き込みビ
ット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４に接続される。
即ち、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ
３，ＭＴＪ４に対して、４本の読み出し／書き込みビッ
ト線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４が設けられる。

【０７１７】書き込みワード線ＷＷＬ１，ＷＷＬ２，Ｗ
ＷＬ３，ＷＷＬ４は、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，
ＭＴＪ３，ＭＴＪ４の直下であって、かつ、その近傍に
配置される。書き込みワード線ＷＷＬ１，ＷＷＬ２，Ｗ
ＷＬ３，ＷＷＬ４は、Ｘ方向（ロウ方向）に延びてい
る。

【０７１８】本例では、４つのＴＭＲ素子ＭＴＪ１，Ｍ
ＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、４本の書き込み
ワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４が設
けられている。

【０７１９】なお、本例では、ＴＭＲ素子ＭＴＪ１，Ｍ
ＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、その上部に、Ｙ
方向に延びる読み出し／書き込みビット線ＢＬ１，ＢＬ
２，ＢＬ３，ＢＬ４が配置され、その下部に、Ｘ方向に
延びる書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ
３，ＷＷＬ４が配置される。

【０７２０】しかし、ＴＭＲ素子に対する読み出し／書
き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４と書き
込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４
の位置関係は、これに限定されるものではない。

【０７２１】例えば、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，
ＭＴＪ３，ＭＴＪ４に対して、その下部に、Ｙ方向に延
びる読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ
３，ＢＬ４を配置し、その上部に、Ｘ方向に延びる書き
込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４
を配置するようにしてもよい。

【０７２２】また、書き込みワード線については、ＴＭ
Ｒ素子１２の直下の絶縁膜の平坦化や製造コストの低下
などを考慮して、複数のＴＭＲ素子（上段のＴＭＲ素子
と下段のＴＭＲ素子）で、１本の書き込みワード線を共
有するようにしてもよい。

【０７２３】６．その他上述の説明では、磁気ランダムアクセスメモリのメモリ
セルとして、ＴＭＲ素子を用いることを前提としたが、
メモリセルがＧＭＲ（Giant Magneto Resistance）素子
である場合にも、本発明を適用することができる。

【０７２４】また、ＴＭＲ素子やＧＭＲ素子の構造や、
これらを構成する材料などについても、本発明の適用に
当たって、特に、限定されることはない。

【０７２５】また、本発明の磁気ランダムアクセスメモ
リに使用するスイッチとしては、ＭＯＳトランジスタに
限られず、バイポーラトランジスタ、ＭＩＳ(Metal Ins
ulator Semiconductor)トランジスタ(MOSFETを含む)、
ＭＥＳ(Metal Semiconductor)トランジスタ、接合(Junc
tion)トランジスタなどを使用しても構わない。

【０７２６】

【発明の効果】以上、説明したように、本発明によれ
ば、クロスポイント型セルアレイ構造などのセルアレイ
構造においても、読み出し信号量の低下なく、選択され
たＴＭＲ素子のデータを安定して読み出すことができる
と共に、セルサイズもが小さくでき、メモリ容量の大容
量化に貢献することができる。

【図面の簡単な説明】

【図１】本発明の磁気ランダムアクセスメモリの回路構
造１を示す図。

【図２】回路構造１の具体例１を示す図。

【図３】回路構造１の具体例２を示す図。

【図４】回路構造１の具体例３を示す図。

【図５】回路構造１の具体例４を示す図。

【図６】読み出し回路の例を示す図。

【図７】読み出し回路の例を示す図。

【図８】センスアンプ＆ビット線バイアス回路の例を示
す図。

【図９】センスアンプの例を示す図。

【図１０】リファレンス電位生成回路の例を示す図。

【図１１】オペアンプの例を示す図。

【図１２】本発明の磁気ランダムアクセスメモリの回路
構造２を示す図。

【図１３】本発明の磁気ランダムアクセスメモリの回路
構造３を示す図。

【図１４】本発明の磁気ランダムアクセスメモリの回路
構造４を示す図。

【図１５】書き込み回路の例を示す図。

【図１６】ロウデコーダ及び書き込みワード線ドライバ
／シンカーを示す図。

【図１７】カラムデコーダ及び書き込みビット線ドライ
バ／シンカーを示す図。

【図１８】ロウデコーダ及び書き込みワード線ドライバ
／シンカーを示す図。

【図１９】カラムデコーダ及び書き込みビット線ドライ
バ／シンカーを示す図。

【図２０】カラムデコーダ及び書き込みビット線ドライ
バ／シンカーを示す図。

【図２１】本発明に関わるセルアレイ構造の例を示す
図。

【図２２】図２１のＸＸＩＩ−ＸＸＩＩ線に沿う断面
図。

【図２３】ＴＭＲ素子の構造例を示す図。

【図２４】ＴＭＲ素子の構造例を示す図。

【図２５】ＴＭＲ素子の構造例を示す図。

【図２６】本発明に関わるセルアレイ構造の例を示す
図。

【図２７】本発明に関わるセルアレイ構造の例を示す
図。

【図２８】本発明に関わるセルアレイ構造の例を示す
図。

【図２９】本発明に関わるセルアレイ構造の例を示す
図。

【図３０】本発明に関わるセルアレイ構造の例を示す
図。

【図３１】本発明の磁気ランダムアクセスメモリの適用
例１を示す図。

【図３２】図３１のメモリのデバイス構造の例を示す断
面図。

【図３３】図３１のメモリのデバイス構造の例を示す平
面図。

【図３４】適用例１の具体例１を示す図。

【図３５】適用例１の具体例２を示す図。

【図３６】適用例１の具体例３を示す図。

【図３７】適用例１の具体例４を示す図。

【図３８】本発明の磁気ランダムアクセスメモリの適用
例２を示す図。

【図３９】本発明の磁気ランダムアクセスメモリの適用
例３を示す図。

【図４０】本発明の磁気ランダムアクセスメモリの適用
例４を示す図。

【図４１】本発明の磁気ランダムアクセスメモリの適用
例５を示す図。

【図４２】図４１のメモリのデバイス構造の例を示す断
面図。

【図４３】図４１のメモリのデバイス構造の例を示す平
面図。

【図４４】本発明の磁気ランダムアクセスメモリの適用
例６を示す図。

【図４５】図４４のメモリのデバイス構造の例を示す断
面図。

【図４６】図４４のメモリのデバイス構造の例を示す平
面図。

【図４７】本発明の磁気ランダムアクセスメモリの適用
例７を示す図。

【図４８】図４７のメモリのカラム選択スイッチを示す
図。

【図４９】図４７のメモリのデバイス構造の例を示す断
面図。

【図５０】図４７のメモリのデバイス構造の例を示す断
面図。

【図５１】読み出し回路の例を示す図。

【図５２】読み出し回路の例を示す図。

【図５３】従来の磁気ランダムアクセスメモリの回路構
造を示す図。

【図５４】従来の磁気ランダムアクセスメモリの回路構
造を示す図。

【符号の説明】

１１：メモリセルアレイ、１２：ロウデコーダ、１２Ａ：ロウデコーダ＆読み出し
／書き込みワード線シンカー、１３−１，・・・１３−５：センスアンプ＆ビット線
バイアス回路、１４−１，・・・１４−５：カラムデコーダ＆書き込
みビット線ドライバ／シンカー、１５：ロウデコーダ＆書き込み
ワード線ドライバ、１６：書き込みビット線ドライ
バ／シンカー、１７：セレクタ、１８，１８−１，・・・１８−５：出力バッファ、１９：リファレンス電位生成回
路、２１：プリチャージ回路、２２：カラムデコーダ、２３：読み出し回路、２４：ビット線バイアス回路、ＷＬ１，・・・ＷＬ５：ワード線、ＢＬ１，・・・ＢＬ５：ビット線、ＭＴＪ：ＴＭＲ素子、Ｓ／Ａ：センスアンプ、ＯＰ１，ＯＰ２：オペアンプ、Ｒｃ，Ｒｒ：帰還抵抗、Ｉｓ１，Ｉｓ２：定電流源、ＱＰ１，・・・ＱＰ１０：ＰチャネルＭＯＳトラン
ジスタ、ＱＮ１，・・・ＱＮ１０：ＮチャネルＭＯＳトラン
ジスタ、ＰＳＷ：プリチャージスイッチ、ＲＳＷ１，・・・ＲＳＷ５：ロウ選択スイッチ、ＣＳＷ１，・・・ＣＳＷ７：カラム選択スイッチ、ＢＳＷ１，・・・ＢＳＷ７：バイアススイッチ、ＮＤ１，・・・ＮＤ６：ＮＡＮＤゲート回路、ＡＤ１，・・・ＡＤ４：ＡＮＤゲート回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者東知輝神奈川県川崎市川崎区駅前本町25番地１東芝マイクロエレクトロニクス株式会社内Ｆターム(参考） 5F083 FZ10 KA05 KA11 LA03 LA04 LA07 LA09 LA10

Claims

【特許請求の範囲】

【請求項１】複数の第１配線と、前記複数の第１配線
に交差する複数の第２配線と、前記複数の第１配線と前
記複数の第２配線との交差部に配置される磁気抵抗効果
を利用してデータを記憶する複数のメモリセルと、選択
された第１配線と選択された第２配線との間に読み出し
電流を流すときに、前記選択された第１配線に電気的に
接続される非選択の第２配線にバイアス電位を与えるバ
イアス回路と、前記非選択の第２配線に前記バイアス電
位を与える前に、予め、前記非選択の第２配線にプリチ
ャージ電位を与えるプリチャージ回路とを具備すること
を特徴とする磁気ランダムアクセスメモリ。
【請求項２】複数の第１配線と、前記複数の第１配線
に交差する複数の第２配線と、前記複数の第１配線と前
記複数の第２配線との交差部に配置される磁気抵抗効果
を利用してデータを記憶する複数のメモリセルと、選択
された第１配線と選択された第２配線との間に読み出し
電流を流すときに、前記選択された第１配線に電気的に
接続される非選択の第２配線にバイアス電位を与えるバ
イアス回路と、前記複数の第２配線に接続され、前記複
数の第２配線のうちの１つの電位を前記バイアス電位に
等しくする第１オペアンプ及び前記第１オペアンプの出
力信号とリファレンス電位とを比較するセンスアンプを
有する読み出し回路とを具備し、前記リファレンス電位
は、前記複数のメモリセルと同一の構造を有する第１状
態のリファレンスセル及び前記複数のメモリセルと同一
の構造を有する前記第１状態とは異なる第２状態のリフ
ァレンスセルの少なくとも１つの読み出しデータに基づ
いて生成されることを特徴とする磁気ランダムアクセス
メモリ。
【請求項３】複数の第１配線と、前記複数の第１配線
に交差する複数の第２配線と、前記複数の第１配線と前
記複数の第２配線との交差部に配置される磁気抵抗効果
を利用してデータを記憶する複数のメモリセルと、選択
された第１配線と選択された第２配線との間に読み出し
電流を流すときに、前記選択された第１配線に電気的に
接続される非選択の第２配線にバイアス電位を与えるバ
イアス回路と、前記複数の第２配線に接続され、前記複
数の第２配線のうちの１つの電位を前記バイアス電位に
等しくする第１オペアンプ及び前記第１オペアンプの出
力信号とリファレンス電位とを比較するセンスアンプを
有する読み出し回路と、前記複数のメモリセルと同一の
構造を有する第１状態のリファレンスセルの読み出しデ
ータと前記バイアス電位とを比較し、前記リファレンス
電位を出力する第２オペアンプを有するリファレンス電
位生成回路とを具備することを特徴とする磁気ランダム
アクセスメモリ。
【請求項４】複数の第１配線と、前記複数の第１配線
に交差する複数の第２配線と、前記複数の第１配線と前
記複数の第２配線との交差部に配置される磁気抵抗効果
を利用してデータを記憶する複数のメモリセルと、選択
された第１配線と選択された第２配線との間に読み出し
電流を流すときに、前記選択された第１配線に電気的に
接続される非選択の第２配線にバイアス電位を与えるバ
イアス回路とを具備し、前記選択された第１配線は、所
定の電位に設定され、前記選択された第１配線以外の第
１配線は、フローティング状態に設定されることを特徴
とする磁気ランダムアクセスメモリ。
【請求項５】前記非選択の第２配線の電位は、互いに
等しいことを特徴とする請求項１乃至４のいずれか１項
に記載の磁気ランダムアクセスメモリ。
【請求項６】前記プリチャージ電位は、前記バイアス
電位に等しいことを特徴とする請求項１に記載の磁気ラ
ンダムアクセスメモリ。
【請求項７】前記プリチャージ回路は、前記選択され
た第１配線と前記選択された第２配線との間に読み出し
電流を流す前に、予め、前記複数の第１配線にも前記プ
リチャージ電位を与えることを特徴とする請求項１に記
載の磁気ランダムアクセスメモリ。
【請求項８】前記選択された第１配線に電気的に接続
される第２配線に接続される読み出し回路をさらに具備
することを特徴とする請求項１又は４に記載の磁気ラン
ダムアクセスメモリ。
【請求項９】前記読み出し回路のうちの１つを選択す
るセレクタと、選択された読み出し回路により検出され
たデータを出力するバッファとをさらに具備することを
特徴とする請求項２又は３又は８に記載の磁気ランダム
アクセスメモリ。
【請求項１０】前記読み出し回路により検出されたデ
ータを同時に出力するバッファをさらに具備することを
特徴とする請求項２又は３又は８に記載の磁気ランダム
アクセスメモリ。
【請求項１１】前記読み出し回路は、前記複数の第２
配線のうちの１つの電位を前記バイアス電位に等しくす
る第１オペアンプと、前記第１オペアンプの出力信号と
リファレンス電位とを比較するセンスアンプとを有する
ことを特徴とする請求項８に記載の磁気ランダムアクセ
スメモリ。
【請求項１２】前記第１オペアンプの帰還抵抗は、前
記複数のメモリセルと同一の構造を有する前記第１状態
とは異なる第２状態のｋ（ｋは、偶数）個の抵抗素子か
ら構成され、前記第２オペアンプの帰還抵抗は、前記複
数のメモリセルと同一の構造を有する前記第１状態のｋ
／２個の抵抗素子と前記第２状態のｋ／２個の抵抗素子
とから構成されることを特徴とする請求項３に記載の磁
気ランダムアクセスメモリ。
【請求項１３】前記複数の第２配線のうちの１つに選
択的に接続される読み出し回路をさらに具備することを
特徴とする請求項１又は４に記載の磁気ランダムアクセ
スメモリ。
【請求項１４】前記複数の第２配線と前記読み出し回
路との間に配置されるカラム選択スイッチをさらに具備
することを特徴とする請求項２又は３又は１３に記載の
磁気ランダムアクセスメモリ。
【請求項１５】前記読み出し回路は、前記複数の第２
配線のうちの１つの電位を前記バイアス電位に等しくす
る第１オペアンプと、前記第１オペアンプの出力信号と
リファレンス電位とを比較するセンスアンプとを有する
ことを特徴とする請求項１３に記載の磁気ランダムアク
セスメモリ。
【請求項１６】前記複数の第２配線のうち、前記読み
出し回路に電気的に接続されない第２配線に、前記バイ
アス電位を供給するバイアススイッチをさらに具備する
ことを特徴とする請求項１５に記載の磁気ランダムアク
セスメモリ。
【請求項１７】前記リファレンス電位は、前記複数の
メモリセルと同一の構造を有する第１状態のリファレン
スセル及び前記複数のメモリセルと同一の構造を有する
前記第１状態とは異なる第２状態のリファレンスセルの
少なくとも１つの読み出しデータに基づいて生成される
ことを特徴とする請求項１５に記載の磁気ランダムアク
セスメモリ。
【請求項１８】前記複数のメモリセルと同一の構造を
有する第１状態のリファレンスセルの読み出しデータと
前記バイアス電位とを比較し、前記リファレンス電位を
出力する第２オペアンプから構成されるリファレンス電
位生成回路を具備することを特徴とする請求項１５に記
載の磁気ランダムアクセスメモリ。
【請求項１９】前記第１オペアンプの帰還抵抗は、前
記複数のメモリセルと同一の構造を有する前記第１状態
とは異なる第２状態のｋ（ｋは、偶数）個の抵抗素子か
ら構成され、前記第２オペアンプの帰還抵抗は、前記複
数のメモリセルと同一の構造を有する前記第１状態のｋ
／２個の抵抗素子と前記第２状態のｋ／２個の抵抗素子
とから構成されることを特徴とする請求項１８に記載の
磁気ランダムアクセスメモリ。
【請求項２０】前記読み出し電流は、前記選択された
第２配線から前記選択された第１配線に向かって流れる
ことを特徴とする請求項１乃至４のいずれか１項に記載
の磁気ランダムアクセスメモリ。
【請求項２１】前記読み出し電流は、前記選択された
第１配線から前記選択された第２配線に向かって流れる
ことを特徴とする請求項１乃至４のいずれか１項に記載
の磁気ランダムアクセスメモリ。
【請求項２２】前記選択された第２配線は、前記複数
の第２配線の全てであることを特徴とする請求項２０又
は２１に記載の磁気ランダムアクセスメモリ。
【請求項２３】前記選択された第１配線は、所定の電
位に設定され、前記選択された第１配線以外の第１配線
は、フローティング状態に設定されることを特徴とする
請求項１又は２又は３に記載の磁気ランダムアクセスメ
モリ。
【請求項２４】前記複数の第１配線の各々は、ワード
線であり、前記複数の第２配線の各々は、ビット線であ
ることを特徴とする請求項１乃至４のいずれか１項に記
載の磁気ランダムアクセスメモリ。
【請求項２５】前記複数のＴＭＲ素子の各々は、前記
複数の第１配線のうちの１つと前記複数の第２配線のう
ちの１つとに、直接、コンタクトしていることを特徴と
する請求項１乃至４のいずれか１項に記載の磁気ランダ
ムアクセスメモリ。
【請求項２６】前記複数の第１配線及び前記複数の第
２配線は、共に、書き込み線として、及び、読み出し線
として機能することを特徴とする請求項１乃至４のいず
れか１項に記載の磁気ランダムアクセスメモリ。
【請求項２７】前記複数の第１配線のうちの１つに書
き込み電流を流すためのドライバ／シンカーをさらに具
備することを特徴とする請求項１乃至４のいずれか１項
に記載の磁気ランダムアクセスメモリ。
【請求項２８】前記複数の第２配線のうちの１つに書
き込みデータの値に応じた向きを有する書き込み電流を
流すためのドライバ／シンカーをさらに具備することを
特徴とする請求項１乃至４のいずれか１項に記載の磁気
ランダムアクセスメモリ。
【請求項２９】前記複数の第２配線と前記複数の第２
配線に交差する第３配線との交差点に配置される前記第
１状態のリファレンスと、前記複数の第２配線と前記複
数の第２配線に交差する第４配線との交差点に配置され
る前記第２状態のリファレンスと、前記第３配線と前記
第４配線を短絡するためのスイッチ素子と、前記第３配
線に接続され、前記第１状態のリファレンスセルの読み
出しデータと前記バイアス電位とを比較する第２オペア
ンプと、前記第４配線に接続され、前記第２状態のリフ
ァレンスセルの読み出しデータと前記バイアス電位とを
比較する第３オペアンプとから構成されるリファレンス
電位生成回路をさらに具備し、前記リファレンス電位
は、前記第２及び第３オペアンプから出力されることを
特徴とする請求項２に記載の磁気ランダムアクセスメモ
リ。
【請求項３０】前記第１状態のリファレンスセルは、
前記複数の第２配線と前記複数の第２配線に交差する第
３配線との交差点に配置され、前記第２オペアンプは、
前記第３配線に接続されることを特徴とする請求項３に
記載の磁気ランダムアクセスメモリ。
【請求項３１】前記第１オペアンプの帰還抵抗は、前
記複数のメモリセルと同一の構造を有する前記第１状態
とは異なる第２状態のｋ（ｋは、偶数）個の抵抗素子か
ら構成され、前記第２オペアンプの帰還抵抗は、前記複
数のメモリセルと同一の構造を有する前記第１状態のｋ
／２個の抵抗素子と前記第２状態のｋ／２個の抵抗素子
とから構成されることを特徴とする請求項３０に記載の
磁気ランダムアクセスメモリ。
【請求項３２】複数の第１配線と、前記複数の第１配
線に交差する複数の第２配線と、前記複数の第１配線と
前記複数の第２配線との交差部に配置される磁気抵抗効
果を利用してデータを記憶する複数の第１メモリセルと
から構成される第１セルアレイ構造と、複数の第３配線と、前記複数の第３配線に交差する複数
の第４配線と、前記複数の第３配線と前記複数の第４配
線との交差部に配置される磁気抵抗効果を利用してデー
タを記憶する複数の第２メモリセルとから構成され、前
記第１セルアレイ構造上に積み重ねられる第２セルアレ
イ構造とを具備することを特徴とする磁気ランダムアク
セスメモリ。
【請求項３３】選択された第１配線と選択された第２
配線との間に読み出し電流を流すときに、前記選択され
た第１配線に電気的に接続される第２配線の各々にバイ
アス電位を与えるバイアス回路を具備することを特徴と
する請求項３２に記載の磁気ランダムアクセスメモリ。
【請求項３４】選択された第３配線と選択された第４
配線との間に読み出し電流を流すときに、前記選択され
た第３配線に電気的に接続される第４配線の各々にバイ
アス電位を与えるバイアス回路を具備することを特徴と
する請求項３２に記載の磁気ランダムアクセスメモリ。
【請求項３５】前記複数の第１配線のうちの１つと前
記複数の第３配線のうちの１つは、互いに直列又は並列
に接続されることを特徴とする請求項３２に記載の磁気
ランダムアクセスメモリ。
【請求項３６】前記複数の第２配線のうちの１つと前
記複数の第４配線のうちの１つは、互いに直列又は並列
に接続されることを特徴とする請求項３２に記載の磁気
ランダムアクセスメモリ。
【請求項３７】複数の第１配線と、前記複数の第１配
線に交差する複数の第２配線と、前記複数の第１配線と
前記複数の第２配線との交差部に配置される磁気抵抗効
果を利用してデータを記憶する複数の第１メモリセル
と、前記複数の第２配線に交差する複数の第３配線と、
前記複数の第２配線と前記複数の第３配線との交差部に
配置される磁気抵抗効果を利用してデータを記憶する複
数の第２メモリセルとを具備することを特徴とする磁気
ランダムアクセスメモリ。
【請求項３８】前記複数の第１配線と前記複数の第３
配線は、同一方向に延び、前記複数の第２配線は、前記
複数の第１配線及び前記複数の第３配線にそれぞれ直交
する方向に延びることを特徴とする請求項３７に記載の
磁気ランダムアクセスメモリ。
【請求項３９】前記複数の第２配線は、前記複数の第
１メモリセル及び前記複数の第２メモリセルに共有され
ることを特徴とする請求項３７に記載の磁気ランダムア
クセスメモリ。
【請求項４０】選択された第１配線と選択された第２
配線との間に読み出し電流を流すときに、前記選択され
た第１配線に電気的に接続される第２配線の各々にバイ
アス電位を与えるバイアス回路を具備することを特徴と
する請求項３７に記載の磁気ランダムアクセスメモリ。
【請求項４１】選択された第３配線と選択された第２
配線との間に読み出し電流を流すときに、前記選択され
た第３配線に電気的に接続される第２配線の各々にバイ
アス電位を与えるバイアス回路を具備することを特徴と
する請求項３７に記載の磁気ランダムアクセスメモリ。
【請求項４２】選択された第２配線と選択された第１
配線との間に読み出し電流を流すときに、前記選択され
た第２配線に電気的に接続される第１配線の各々及び前
記第３配線の各々にバイアス電位を与えるバイアス回路
を具備することを特徴とする請求項３７に記載の磁気ラ
ンダムアクセスメモリ。
【請求項４３】選択された第２配線と選択された第３
配線との間に読み出し電流を流すときに、前記選択され
た第２配線に電気的に接続される第１配線の各々及び前
記第３配線の各々にバイアス電位を与えるバイアス回路
を具備することを特徴とする請求項３７に記載の磁気ラ
ンダムアクセスメモリ。
【請求項４４】前記複数の第１配線のうちの１つと前
記複数の第３配線のうちの１つは、互いに直列又は並列
に接続されることを特徴とする請求項３７に記載の磁気
ランダムアクセスメモリ。
【請求項４５】複数の第１配線と前記複数の第１配線
に交差する複数の第２配線との交差部に配置される磁気
抵抗効果を利用してデータを記憶する複数のメモリセル
に対するデータ読み出し方法において、選択された第１
配線に電気的に接続される非選択の第２配線を、予め、
プリチャージ電位に設定し、この後、前記選択された第
１配線と選択された第２配線との間に読み出し電流を流
すときに、前記非選択の第２配線にバイアス電位を与え
ることを特徴とする磁気ランダムアクセスメモリのデー
タ読み出し方法。
【請求項４６】複数の第１配線と前記複数の第１配線
に交差する複数の第２配線との交差部に配置される磁気
抵抗効果を利用してデータを記憶する複数のメモリセル
に対するデータ読み出し方法において、選択された第１
配線と選択された第２配線との間に読み出し電流を流す
ときに、前記選択された第１配線を所定の電位に設定
し、前記選択された第１配線以外の第１配線をフローテ
ィング状態に設定し、前記選択された第１配線に電気的
に接続される非選択の第２配線にバイアス電位を与える
ことを特徴とする磁気ランダムアクセスメモリのデータ
読み出し方法。
【請求項４７】前記複数の第２配線の電位は、互いに
等しいことを特徴とする請求項４５又は４６に記載の磁
気ランダムアクセスメモリのデータ読み出し方法。
【請求項４８】前記非選択の第２配線に前記バイアス
電位を与える前に、予め、前記非選択の第２配線にプリ
チャージ電位を与えることを特徴とする請求項４６に記
載の磁気ランダムアクセスメモリのデータ読み出し方
法。
【請求項４９】前記プリチャージ電位は、前記バイア
ス電位に等しいことを特徴とする請求項４５又は４８に
記載の磁気ランダムアクセスメモリのデータ読み出し方
法。
【請求項５０】前記選択された第１配線と前記選択さ
れた第２配線との間に読み出し電流を流す前に、予め、
前記複数の第１配線にも前記プリチャージ電位を与える
ことを特徴とする請求項４５又は４８に記載の磁気ラン
ダムアクセスメモリのデータ読み出し方法。
【請求項５１】前記読み出し電流は、前記選択された
第２配線から前記選択された第１配線に向かって流すこ
とを特徴とする請求項４５又は４６に記載の磁気ランダ
ムアクセスメモリのデータ読み出し方法。
【請求項５２】前記読み出し電流は、前記選択された
第１配線から前記選択された第２配線に向かって流すこ
とを特徴とする請求項４５又は４６に記載の磁気ランダ
ムアクセスメモリのデータ読み出し方法。
【請求項５３】前記選択された第２配線は、前記複数
の第２配線の全てであることを特徴とする請求項５１又
は５２に記載の磁気ランダムアクセスメモリのデータ読
み出し方法。
【請求項５４】前記選択された第１配線は、所定の電
位に設定され、前記選択された第１配線以外の第１配線
は、フローティング状態に設定されることを特徴とする
請求項４５に記載の磁気ランダムアクセスメモリのデー
タ読み出し方法。