JP2011249358A - 抵抗変化メモリ - Google Patents

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Abstract

【課題】高い抵抗値の抵抗素子を実現する。
【解決手段】本実施形態の抵抗変化メモリは、第１の配線レベルＩＬＶ１に位置し、第１の方向に延びる制御線Ｌ１と、第２の配線レベルＩＬＶ２に位置し、第２の方向に延びる制御線Ｌ２と、制御線Ｌ１と制御線Ｌ２との間に設けられるセルユニットＣＵとを含むメモリセルアレイを有し、複数の配線レベルに設けられる少なくとも２つの抵抗線ＲＬ３Ａ，ＲＬ５と、抵抗線ＲＬ３Ａ，ＲＬ５間に設けられ、セルユニットＣＵの構成部材又はコンタクトプラグＺＣの構成部材と同じ構成部材を含む抵抗体９１と、を有し、抵抗素子領域１７内に設けられる抵抗素子９０を含んでいる。
【選択図】図８

Description

本実施形態は、抵抗変化メモリに関する。
近年、次世代不揮発性半導体メモリとして、可変抵抗素子をメモリ素子とするＲｅＲＡＭ(Resistive RAM)や、相変化素子をメモリ素子とするＰＣＲＡＭ(Phase change RAM)などの抵抗変化メモリが注目を集めている。
これらの抵抗変化メモリの特徴は、メモリセルアレイがクロスポイント型であり、三次元集積化により大きなメモリ容量を実現できると共に、ＤＲＡＭ並みの高速動作が可能であるという点にある。
このような抵抗変化メモリが実用化されると、例えば、ファイルメモリとしてのＮＡＮＤフラッシュメモリとワークメモリとしてのＤＲＡＭとを、この抵抗変化メモリで置き換えることも可能である。
抵抗変化メモリにおいて、クロスポイント型メモリセルアレイは、複数のセルユニットから構成されている。セルユニットは、メモリ素子と非オーミック素子とから構成されている（例えば、特許文献１参照）。
クロスポイント型メモリセルアレイと同じチップに、メモリセルアレイを制御するための周辺回路が設けられている。周辺回路は、抵抗素子、容量素子、及び、電界効果トランジスタなどを用いて、構成される。
特開２００９−１３０１４０号公報
本実施形態は、高い抵抗値の抵抗素子を実現する。
本実施形態に係わる抵抗変化メモリは、基板上に設けられるメモリセルアレイ領域と、前記基板上に設けられる抵抗素子領域と、第１の配線レベルに位置し、第１の方向に延びる第１の制御線と、前記第１の配線より上方の第２の配線レベルに位置し、前記第１方向に交差する第２の方向に延びる第２の制御線と、前記第１の制御線と前記第２の制御線との間に設けられた第１のセルユニットとを含み、前記メモリセルアレイ領域に設けられる第１のメモリセルアレイと、前記第２の制御線と、前記第２の配線レベルより上方の第３の配線レベルに位置し、前記第１の方向に延びる第３の制御線と、前記第２の制御線と前記第３の制御線との間に設けられた第２のセルユニットとを含み、前記第１のメモリセルアレイ上に積層される第２のメモリセルアレイと、前記第１乃至第３の配線レベルのうち少なくとも２つの配線レベルに設けられる少なくとも２つの抵抗線と、前記抵抗線間に設けられ、前記第１のセルユニットの構成部材又はコンタクトプラグの構成部材のいずれか一方と同じ構成部材を含む少なくとも１つの抵抗体と、を有し、前記抵抗素子領域内に設けられる抵抗素子と、を具備する。
本実施形態によれば、高い抵抗値の抵抗素子を実現できる。
抵抗変化メモリの構成例を示す図。 クロスポイント型メモリセルアレイを示す図。 セルユニットを示す図。 セルユニットの構造例を示す断面図。 メモリ素子と整流素子との接続関係を示す図。 第１及び第２制御回路のレイアウトを示す図。 第１及び第２制御回路のレイアウトを示す図。 第１及び第２制御回路のレイアウトを示す図。 クロスポイント型メモリセルアレイ近傍のレイアウトを示す図。 抵抗変化メモリの断面構造を示す模式図。 抵抗素子の基本構造を示す断面図。 抵抗素子の基本構造を示す断面図。 抵抗素子の基本構造を示す断面図。 抵抗素子の基本構造を示す断面図。 抵抗素子の基本構造を示す断面図。 抵抗素子のレイアウトの一例を示す平面図。 図１１Ａに示される抵抗素子の一構造例を示す断面図。 図１１Ａに示される抵抗素子の一構造例を示す断面図。 図１１Ａに示される抵抗素子の一構造例を示す断面図。 抵抗素子のレイアウトの一例を示す平面図。 図１２Ａに示される抵抗素子の一構造例を示す断面図。 図１２Ａに示される抵抗素子の一構造例を示す断面図。 抵抗素子のレイアウトの一例を示す平面図。 図１３Ａに示される抵抗素子の一構造例を示す断面図。 図１３Ａに示される抵抗素子の一構造例を示す断面図。 抵抗素子のレイアウトの一例を示す平面図。 図１４Ａに示される抵抗素子の一構造例を示す断面図。 図１４Ａに示される抵抗素子の一構造例を示す断面図。 図１４Ａに示される抵抗素子の一構造例を示す断面図。 抵抗素子のレイアウトの一例を示す平面図。 図１５Ａに示される抵抗素子の一構造例を示す断面図。 図１５Ａに示される抵抗素子の一構造例を示す断面図。 図１５Ａに示される抵抗素子の一構造例を示す断面図。 抵抗素子のレイアウトの一例を示す平面図。 図１６Ａに示される抵抗素子の一構造例を示す断面図。 抵抗素子のレイアウトの一例を示す平面図。 図１７Ａに示される抵抗素子の一構造例を示す断面図。 抵抗素子のレイアウトの一例を示す平面図。 抵抗素子のレイアウトの一例を示す平面図。 抵抗素子の抵抗値の調整方法を説明するための図。 本実施形態の抵抗変化メモリの製造方法の一工程を示す図。 本実施形態の抵抗変化メモリの製造方法の一工程を示す図。 本実施形態の抵抗変化メモリの製造方法の一工程を示す図。 本実施形態の抵抗変化メモリの製造方法の一工程を示す図。 本実施形態の抵抗変化メモリの製造方法の一工程を示す図。 本実施形態の抵抗変化メモリの製造方法の一工程を示す図。 本実施形態の抵抗変化メモリの製造方法の一工程を示す図。 抵抗素子の一構造例を示す断面図。 本実施形態の抵抗変化メモリの製造方法の一工程を示す図。 抵抗変化メモリの動作を説明するための図。
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一符号を付した構成要素について、重複する説明は必要に応じて行う。
本実施形態は、可変抵抗素子又は相変化素子をメモリ素子とする抵抗変化メモリを対象とする。
［実施形態］
（１） 抵抗変化メモリ
（ａ） 全体構成
図１乃至図８を用いて、本実施形態に係る抵抗変化メモリについて、説明する。
図１は、抵抗変化メモリの主要部を示している。
抵抗変化メモリ（例えば、チップ）１は、クロスポイント型メモリセルアレイ２を有する。
クロスポイント型メモリセルアレイ２の第１方向の一端に、第１制御回路３が配置され、第１方向に交差する第２方向の一端に、第２制御回路４が配置される。
第１制御回路３は、例えば、ロウアドレス信号に基づいて、クロスポイント型メモリセルアレイ２のロウを選択する。第２制御回路４は、例えば、カラムアドレス信号に基づいてクロスポイント型メモリセルアレイ２のカラムを選択する。
第１及び第２制御回路３，４は、メモリセルアレイ２内のメモリ素子に対するデータの書き込み、消去及び読み出しを制御する。
ここで、本実施形態の抵抗変化メモリ１において、例えば、書き込みをセット、消去をリセットとよぶ。セット状態の抵抗値は、リセット状態の抵抗値と異なっていればよく、リセット状態の抵抗値より高いか又は低いかは重要ではない。
また、セット動作において、メモリ素子が取り得る複数の抵抗値のレベルうち、１つのレベルを選択的に書き込めるようにすることによって、１つのメモリ素子が多値データ(multi-level data)を記憶する多値抵抗変化メモリを実現することもできる。
コントローラ５は、制御信号及びデータを抵抗変化メモリ１に供給する。制御信号は、コマンド・インターフェイス回路６に入力され、データは、データ入出力バッファ７に入力される。コントローラ５はチップ１内に配置されていてもよいし、チップ１とは別のチップ（ホスト装置）内に配置されていてもよい。
コマンド・インターフェイス回路６は、制御信号に基づいて、コントローラ５からのデータがコマンドデータであるか否かを判断する。そのデータがコマンドデータである場合、コマンド・インターフェイス回路６は、そのデータをデータ入出力バッファ７からステートマシーン８に転送する。
ステートマシーン８は、コマンドデータに基づいて、抵抗変化メモリ１の動作を管理する。例えば、ステートマシーン８は、コントローラ５からのコマンドデータに基づいて、セット／リセット動作及び読み出し動作を管理する。コントローラ５は、ステートマシーン８が管理するステータス情報を受け取り、抵抗変化メモリ１での動作結果を判断することも可能である。
セット／リセット動作及び読み出し動作において、コントローラ５は、アドレス信号を抵抗変化メモリ１に供給する。アドレス信号は、アドレスバッファ９を経由して、第１及び第２制御回路３，４に入力される。
電位供給回路１０は、ステートマシーン８からの命令に基づき、例えば、セット／リセット動作及び読み出し動作に必要な電圧パルス又は電流パルスを所定のタイミングで出力する。電位供給回路１０は、例えば、パルスジェネレータを含み、コマンドデータ及び制御信号が示す動作に応じて、出力する電圧パルス／電流パルスの電圧値／電流値及びパルス幅を制御する。
以下では、抵抗変化メモリ（チップ）を構成するクロスポイント型メモリセルアレイ２以外の回路のことを、周辺回路とよぶ。
図２は、クロスポイント型メモリセルアレイの構造を示す鳥瞰図である。
クロスポイント型メモリセルアレイ２は、基板５１上に配置される。基板５１は、半導体基板（例えば、シリコン基板）、又は、半導体基板上の層間絶縁膜である。尚、基板５１が、層間絶縁膜である場合、クロスポイント型メモリセルアレイ２下方の半導体基板表面に、電界効果トランジスタ等を用いた回路が、抵抗変化メモリの周辺回路として形成されていてもよい。
クロスポイント型メモリセルアレイ２は、例えば、複数のメモリセルアレイ（メモリセルレイヤーともよばれる）のスタック構造から構成される。
図２は、一例として、クロスポイント型メモリセルアレイ２が、第３方向（基板５１の主平面に対して垂直な方向）にスタックされた４つのメモリセルアレイＭ１，Ｍ２，Ｍ３，Ｍ４から構成される場合を示している。スタックされるメモリセルアレイの数は、２つ以上であればよい。尚、クロスポイント型メモリセルアレイ２は、１つのメモリセルアレイから構成されてもよい。また、スタックされた２つのメモリセルアレイ間に絶縁膜が設けられ、その絶縁膜によって、２つのメモリセルアレイが、電気的に分離されていてもよい。
図２のように、複数のメモリセルアレイＭ１，Ｍ２，Ｍ３，Ｍ４がスタックされている場合、アドレス信号は、例えば、メモリセルアレイ選択信号、ロウアドレス信号及びカラムアドレス信号を含んでいる。第１及び第２制御回路３，４は、例えば、メモリセルアレイ選択信号に基づいて、スタックされた複数のメモリセルアレイのうちの１つを選択する。第１及び第２の制御回路３，４は、スタックされた複数のメモリセルアレイのうちの１つに対してデータの書き込み／消去／読み出しを行うこともできるし、スタックされた複数のメモリセルアレイのうちの２つ以上又は全てに対して同時にデータの書き込み／消去／読み出しを行うこともできる。
メモリセルアレイＭ１は、第１及び第２方向にアレイ状に配置された複数のセルユニットＣＵ１から構成される。これと同様に、メモリセルアレイＭ２は、アレイ状に配置された複数のセルユニットＣＵ２から構成され、メモリセルアレイＭ３は、アレイ状に配置された複数のセルユニットＣＵ３から構成され、メモリセルアレイＭ４は、アレイ状に配置された複数のセルユニットＣＵ４から構成される。
また、基板５１上には、基板５１側から順に、制御線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）、制御線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）、制御線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）、制御線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）、制御線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）が、配置される。
基板５１側から奇数番目の配線、即ち、制御線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）、制御線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）及び制御線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）は、第２方向に延びる。
基板５１側から偶数番目の配線、即ち、制御線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）及び制御線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）は、第２方向に交差する第１方向に延びる。
これらの制御線は、ワード線又はビット線として用いられる。
最下層の第１番目のメモリセルアレイＭ１は、第１番目の制御線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）と第２番目の制御線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）との間に配置される。メモリセルアレイＭ１に対するセット／リセット動作及び読み出し動作において、制御線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）及び制御線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）の一方がワード線として用いられ、他方がビット線として用いられる。
メモリセルアレイＭ２は、第２番目の制御線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）と第３番目の制御線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）との間に配置される。メモリセルアレイＭ２に対するセット／リセット動作及び読み出し動作において、制御線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）及び制御線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）の一方がワード線として用いられ、他方がビット線として用いられる。
メモリセルアレイＭ３は、第３番目の制御線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）と第４番目の制御線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）との間に配置される。メモリセルアレイＭ３に対するセット／リセット動作及び読み出し動作において、制御線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）及び制御線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）の一方がワード線として用いられ、他方がビット線として用いられる。
メモリセルアレイＭ４は、第４番目の制御線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）と第５番目の制御線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）との間に配置される。メモリセルアレイＭ４に対するセット／リセット動作及び読み出し動作において、制御線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）及び制御線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）の一方がワード線として用いられ、他方がビット線として用いられる。
制御線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）と制御線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）とが交差する箇所に、セルユニットＣＵ１が配置される。これと同様に、制御線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）と制御線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）とが交差する箇所、制御線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）と制御線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）とが交差する箇所、制御線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）と制御線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）とが交差する箇所に、セルユニットＣＵ２，ＣＵ３，ＣＵ４がそれぞれ配置される。つまり、クロスポイント型メモリセルアレイ２は、第３方向に連続して積層される複数の制御線の交差する箇所に、セルユニットが配置されている。
尚、スタックされるメモリセルアレイが、絶縁膜によって、各層毎に分離される場合、第１及び第２方向に延在する制御線はスタックされる２つのメモリセルアレイで共有されず、各層のメモリセルアレイ毎に、ワード線及びビット線としての制御線が、設けられる。
図３Ａは、クロスポイント型メモリセルアレイにおける、配線及びセルユニットの構造の一例を示している。図３Ｂは、セルユニットの具体例の１つを示している。
図３Ａにおいて、図２における２つのメモリセルアレイＭ１，Ｍ２内のセルユニットＣＵ１，ＣＵ２が示されている。この場合、図２における２つのメモリセルアレイＭ３，Ｍ４内のセルユニットの構成は、図２における２つのメモリセルアレイＭ１、Ｍ２内のセルユニットの構成と同じになる。
積層されたセルユニットＣＵ１，ＣＵ２は、１つの制御線Ｌ２（ｉ）を共有する。
セルユニットＣＵ１の電流経路の一端が、制御線Ｌ１（ｊ）に接続され、セルユニットＣＵ１の電流経路の他端が、制御線Ｌ２（ｉ）に接続される。セルユニットＣＵ２の電流経路の一端が制御線Ｌ２（ｉ）に接続され、セルユニットＣＵ２の電流経路の他端が制御線Ｌ３（ｊ）に接続される。
セルユニットＣＵ１，ＣＵ２のそれぞれは、メモリ素子と非オーミック素子とから構成される。メモリ素子と非オーミック素子は直列に接続されている。非オーミック素子には、例えば、整流素子が用いられている。
メモリ素子と非オーミック素子としての整流素子の接続関係については、様々なパターンが存在する。但し、１つのメモリセルアレイ内の全てのセルユニットについては、メモリ素子と整流素子との接続関係が同じであることが必要である。
図３Ｂは、１つのセルユニットの断面構造の一例を示している。図３Ｂに示される例において、メモリ素子２０は、非オーミック素子３０上に積層され、非オーミック素子３０に直列接続されている。メモリ素子２０と非オーミック素子３０とから構成される積層体が、１つのセルユニットＣＵとして、２つの制御線Ｌ２（ｉ），Ｌ３（ｊ）に挟まれている。但し、図３Ｂに示されるセルユニットＣＵの構造は一例であって、非オーミック素子３０が、メモリ素子２０上に積層されてもよい。
メモリ素子２０は、可変抵抗素子又は相変化素子である。ここで、可変抵抗素子とは、電圧、電流、熱などのエネルギーが与えられることにより抵抗値が変化する材料からなる素子のことである。また、相変化素子とは、与えられたエネルギーによって、結晶相の相変化が生じ、その相変化により抵抗値やキャパシタンスなどの物性（インピーダンス）が変化する材料からなる素子のことである。
本実施形態において、メモリ素子は、主として、金属酸化物（例えば、２元系又は３元系金属酸化物など）、金属化合物、カルコゲナイド材（例えば、Ｇｅ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｔｅなど）、有機物、カーボン、カーボンナノチューブなどから構成される。
尚、ＭＲＡＭ（Magnetoresistive RAM）に用いられる磁気抵抗効果素子も、その素子を構成する２つの磁性層の磁化の相対的な向きが変化することによって、素子の抵抗値が変化する。本実施形態において、例えば、ＭＴＪ（Magnetic Tunnel Junction）素子のような、磁気抵抗効果素子も可変抵抗素子に含まれる。
メモリ素子２０の抵抗値を変化させる方法として、バイポーラ動作とよばれる動作と、ユニポーラ動作とよばれる動作が存在する。
バイポーラ動作は、メモリ素子２０に印加される電圧の極性を変えることにより、メモリ素子２０の抵抗値を少なくとも第１値（第１レベル）と第２値（第２レベル）との間で可逆的に変化させる。バイポーラ動作は、例えば、スピン注入型ＭＲＡＭなどのように、書き込み時に、メモリ素子に対して双方向に電流が流れることが必要なメモリに採用される。
ユニポーラ動作は、メモリ素子に印加される電圧の極性を変えずに、電圧の大きさや電圧の印加時間（パルス幅）又はその両方を制御することにより、メモリ素子の抵抗値を少なくとも第１値と第２値との間で可逆的に変化させる。
メモリ素子２０は、第３方向（積層方向）の一端及び他端に、電極層２５，２６を有する。メモリ素子２０の底部には、電極層２５が設けられ、メモリ素子２０の上部には、電極層２６が設けられる。電極層２５，２６は、例えば、メモリ素子の電極として用いられる。電極層２５，２６には、例えば、金属膜、金属化合物膜、導電性を有する半導体膜、又は、これら積層膜が用いられる。
本実施形態において、２つの電極層２５，２６に挟まれた部分を、抵抗変化膜２１とよぶ。抵抗変化膜２１は、電圧、電流、熱などのエネルギーにより抵抗値又は結晶相が変化する材料から形成される膜である。抵抗変化膜２１は、与えられたエネルギーによって、その膜自体が抵抗値又は結晶相が変化する性質を有する材料からなる。
これに対して、抵抗変化膜２１は、与えられたエネルギーによって、抵抗変化膜２１と電極層２５，２６との界面特性の変化が引き起こされて、抵抗値（又は結晶相）が変化する性質を有する材料からなる場合もある。この場合、メモリ素子２０の抵抗値が変化する性質は、抵抗変化膜２１に用いられる材料と電極層２５，２６に用いられる材料との組み合わせを適宜設定することによって、安定に得られる。
電極層２５，２６は、拡散防止層としての機能を有していてもよい。拡散防止層は、下方の素子３０や制御線に起因する不純物がメモリ素子２０に拡散するのを防止する、又は、メモリ素子２０に起因する不純物が下層の素子や制御線に拡散するのを防止する。
電極層２５，２６は、メモリ素子２０が下方の素子３０や制御線と剥離するのを防止する接着層としての機能を有していてもよい。
非オーミック素子３０は、その入出力特性（電圧−電流特性）に線形性を有さない、つまり、その入出力特性に非オーミック特性を有する素子である。
非オーミック素子３０は、第３方向（積層方向）の一端及び他端に、導電層３５，３６を有する。非オーミック素子３０の底部には、導電層３５が設けられ、非オーミック素子の上部には、導電層３６が設けられている。
導電層３５，３６は、例えば、非オーミック素子３０の電極として用いられる。導電層３５，３６は、シリサイド、金属、金属化合物、導電性の半導体などのいずれか１つから構成される。また、導電層３５，３６は、これらの材料の積層体から構成されてもよい。以下では、シリサイドが用いられた導電層３５，３６のことを、特に、シリサイド層３５，３６ともよぶ。
図３Ｂにおいて、非オーミック素子として、ＰＩＮダイオードが例示されている。ＰＩＮダイオードとは、Ｐ型半導体層（アノード層）とＮ型半導体層（カソード層）との間に真性半導体層(Intrinsic semiconductor layer)を有するダイオードのことである。図３に示される構造の場合、２つの層３１，３３に挟まれた層３２が真性半導体層であり、２つの層３１，３３のうち、一方の層３３がＰ型半導体層であり、残りの他方の層３１がＮ型半導体層である。なお、真性半導体層は、Ｎ型、又は、Ｐ型の不純物を全く含んでいない場合だけでなく、Ｎ型及びＰ型半導体層の不純物濃度よりも低い不純物濃度を有している場合も含む。
非オーミック素子は、図３Ｂに示されるＰＩＮダイオードに限定されず、ＰＮダイオード、ＭＩＳダイオード、ＳＩＳ構造及びＭＩＭ構造などが、セルユニットに要求される動作に応じて、適宜用いられてもよい。
ＰＮダイオードとは、Ｐ型半導体層（アノード層）とＮ型半導体層（カソード層）とがＰＮ接合を形成するダイオードのことである。ＭＩＳ（Metal-Insulator-Semiconductor）ダイオードとは、金属層と半導体層との間に絶縁層を有するダイオードのことである。ＭＩＭ（Metal-Insulator-Metal）構造やＳＩＳ（Semiconductor-Insulator-Semiconductor）構造は、金属層又は半導体層からなる２つの層に絶縁層が挟まれた構造の素子である。
ユニポーラ動作によって駆動する抵抗変化メモリでは、主に、ダイオードのような整流素子が非オーミック素子３０として用いられる。バイポーラ動作によって駆動する抵抗変化メモリでは、主に、ＭＩＭ構造やＳＩＳ構造が非オーミック素子３０として用いられる。
本実施形態において、ユニポーラ動作を用いた抵抗変化メモリについて説明する。但し、実施形態の抵抗変化メモリは、バイポーラ動作を用いたメモリでもよいのはもちろんである。
図４は、メモリ素子と整流素子の接続関係を示している。
１つのセルユニットにおいて、メモリ素子と整流素子との接続関係は、メモリ素子と整流素子の位置関係が２通り、整流素子の向きが２通りで、合計４通り存在する。したがって、２つのメモリセルアレイ内のセルユニットに関して、メモリ素子と整流素子の接続関係のパターンは、１６通り（４通り×４通り）存在する。図４のａ〜ｐは、この１６通りの接続関係を表している。本実施形態は、これら１６通りの接続関係の全てに対して適用可能である。
例えば、図３Ｂに示されるセルユニットは、図４のａに示されるセルユニットＣＵ１の構造を示している。
図５Ａ及び図５Ｂは、第１及び第２制御回路のレイアウトの第１例を示している。
図５ＡのメモリセルアレイＭｓは、図２で示したメモリセルアレイＭ１，Ｍ２，Ｍ３，Ｍ４のいずれか１層に相当する。図５Ａに示すように、メモリセルアレイＭｓは、アレイ状に配置される複数のセルユニットＣＵｓから構成される。セルユニットＣＵｓの一端は、制御線Ｌｓ（ｊ−１），Ｌｓ（ｊ），Ｌｓ（ｊ＋１）に接続され、セルユニットＣＵｓの他端は、制御線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）に接続される。
図５Ｂに示すように、メモリセルアレイＭｓ＋１は、アレイ状に配置される複数のセルユニットＣＵｓ＋１から構成される。セルユニットＣＵｓ＋１の一端は、制御線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）に接続され、その他端は、制御線Ｌｓ＋２（ｊ−１），Ｌｓ＋２（ｊ），Ｌｓ＋２（ｊ＋１）に接続される。
但し、図５Ａ及び図５Ｂにおいて、ｓは、１，３，５，７，…とする。
制御線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）の第１方向の一端に、スイッチ素子ＳＷ１を介して、第１制御回路３が接続される。スイッチ素子ＳＷ１は、例えば、制御信号φｓ＋１（ｉ−１），φｓ＋１（ｉ），φｓ＋１（ｉ＋１）により制御される。スイッチ素子ＳＷ１は、例えば、Ｎチャネル型電界効果トランジスタ(FET : Field effect Transistor)から構成される。
制御線Ｌｓ（ｊ−１），Ｌｓ（ｊ），Ｌｓ（ｊ＋１）の第２方向の一端に、スイッチ素子ＳＷ２を介して、第２制御回路４が接続される。スイッチ素子ＳＷ２は、例えば、制御信号φｓ（ｊ−１），φｓ（ｊ），φｓ（ｊ＋１）により制御される。スイッチ素子ＳＷ２は、例えば、Ｎチャネル型ＦＥＴから構成される。
制御線Ｌｓ＋２（ｊ−１），Ｌｓ＋２（ｊ），Ｌｓ＋２（ｊ＋１）の第２方向の一端に、スイッチ素子ＳＷ２’を介して、第２制御回路４が接続される。スイッチ素子ＳＷ２’は、例えば、制御信号φｓ＋２（ｊ−１），φｓ＋２（ｊ），φｓ＋２（ｊ＋１）により制御される。スイッチ素子ＳＷ２’は、例えば、Ｎチャネル型ＦＥＴから構成される。
図６は、第１及び第２制御回路のレイアウトの第２例を示している。尚、図６において、メモリセルアレイＭｓ，Ｍｓ＋１，Ｍｓ＋２，Ｍｓ＋３の内部構成は、図５Ａ又は図５Ｂに示されるメモリセルアレイと実質的に同じであるため、図６において、メモリセルアレイの内部構成の図示は省略する。
第２例のレイアウトが第１例のレイアウトと異なる点は、メモリセルアレイＭｓ，Ｍｓ＋１，Ｍｓ＋２，Ｍｓ＋３の第１方向の両端に、それぞれ第１制御回路３が配置され、かつ、メモリセルアレイＭｓ，Ｍｓ＋１，Ｍｓ＋２，Ｍｓ＋３の第２方向の両端に、それぞれ第２制御回路４が配置されることにある。但し、図６のｓは、１，５，９，１３，…とする。
制御線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）の第１方向の両端に、スイッチ素子ＳＷ１を介して、第１制御回路３がそれぞれ接続される。スイッチ素子ＳＷ１は、例えば、制御信号φｓ＋１（ｉ−１），φｓ＋１（ｉ），φｓ＋１（ｉ＋１），φｓ＋３（ｉ−１），φｓ＋３（ｉ），φｓ＋３（ｉ＋１）により制御される。スイッチ素子ＳＷ１は、例えば、Ｎチャネル型ＦＥＴから構成される。
制御線Ｌｓ（ｊ−１），Ｌｓ（ｊ），Ｌｓ（ｊ＋１）の第２方向の両端に、スイッチ素子ＳＷ２を介して、第２制御回路４がそれぞれ接続される。スイッチ素子ＳＷ２は、例えば、制御信号φｓ（ｊ−１），φｓ（ｊ），φｓ（ｊ＋１），φｓ＋２（ｊ−１），φｓ＋２（ｊ），φｓ＋２（ｊ＋１）により制御される。スイッチ素子ＳＷ２は、例えば、Ｎチャネル型ＦＥＴから構成される。
図５Ａ乃至図６に示される抵抗変化メモリにおいて、クロスポイント型メモリセルアレイ２内の制御線を、チップ１内の周辺回路３，４に接続するために、配線を引き回すスペースがチップ１内に設けられる。本実施形態において、この配線を引き回すスペースのことを、引き出し領域とよぶ。
例えば、図７に示されるように、引き出し領域１５は、クロスポイント型メモリセルアレイ２が設けられる領域（以下、メモリセルセルアレイ領域とよぶ）１２に隣接して、基板（例えば、層間絶縁膜）５１上に設けられる。そして、メモリセルアレイ領域１２及び引き出し領域１５の下方の半導体基板（アクティブ領域）表面に、制御回路３，４や他の回路６，７，８，９，１０が、周辺回路として、設けられる。
図７において、メモリセルセルアレイ領域１２を取り囲むように、引き出し領域１５が設けられているが、これに限定されず、引き出し領域１５内の配線のレイアウトに応じて、メモリセルアレイ領域１２の第１方向（又は、第２方向）の一端のみに隣接して、引き出し領域１５が設けられてもよいし、メモリセルアレイ領域１２の第１方向（又は、第２方向）の一端及び他端に隣接して、引き出し領域１５が設けられてもよい。
クロスポイント型メモリセルアレイが含む複数の制御線は、メモリセルアレイ領域１２内から引き出し領域１５内に引き出される。図７において、図示の簡単化のため、複数の制御線のうち、第２方向に延在する制御線Ｌ１（ｊ）と第１方向に延在する制御線Ｌ２（ｉ）とが図示されている。
引き出し領域１５において、制御線Ｌ１（ｊ），Ｌ２（ｉ）の線幅の変換、制御線（配線）間の配線ピッチの変換、あるいは、異なる配線レベルの配線間の接続などが、実行される。
本実施形態において、引き出し領域１５内に設けられた導電線のことを、配線とよぶ。
引き出し領域１５内には、コンタクトプラグ（図示せず）が設けられる。コンタクトプラグは、異なる配線レベルの２以上の配線を電気的に接続する。本実施形態において、配線レベルとは、基板表面を基準とした配線の高さ（第３方向における位置）を意味する。
引き出し領域１５において、配線ＬＬ及びコンタクトプラグが設けられた領域のことを、配線領域とよぶ。
メモリセルアレイ領域１２が設けられた基板上に、抵抗素子９０が形成された領域１７が、設けられる。本実施形態において、抵抗素子９０が形成された領域１７のことを、抵抗素子領域１７とよぶ。抵抗素子領域１７は、例えば、引き出し領域１５内に設けられる。抵抗素子領域１７内には、複数の抵抗素子９０が設けられる。
図８乃至図１０Ｂを用いて、メモリセルアレイ領域１２、引き出し領域１５及び抵抗素子領域１７の構造について、説明する。
図８は、本実施形態の抵抗変化メモリの断面構造を模式的に示す図である。図８において、明確化のため、層間絶縁膜の図示は、省略している。
図８に示されるように、メモリセルアレイ領域１２、引き出し領域１５及び抵抗素子領域１７は、基板５１上の周辺領域１９上方に設けられる。
周辺領域１９において、素子分離絶縁膜５９によって定義されたアクティブ領域内に、電界効果トランジスタＴｒが設けられる。電界効果トランジスタＴｒは、ソース／ドレイン５２ａ，５３ｂ及びゲート電極５４を有する。ソース及びドレインとしての２つの拡散層５２ａ，５２ｂは、半導体基板（アクティブ領域）内に設けられる。２つの拡散層５２ａ，５２ｂ間の基板（ウェル領域）５１表面上に、ゲート絶縁膜５３Ａが設けられる。ゲート電極５４Ａは、ゲート絶縁膜５３Ａ上に設けられる。
配線５５ｂは、コンタクト５５ａを介して、拡散層５２ａ，５２ｂに接続される。半導体基板１上面、電界効果トランジスタＴｒ及び配線５５ｂは、層間絶縁膜１１に覆われている。
層間絶縁膜１１が、周辺領域１９上方のクロスポイント型メモリセルアレイ２に対する基板となる。
上述したように、クロスポイント型メモリセルアレイ２は、層間絶縁膜（基板５１）１１上に確保されたメモリセルアレイ領域１２内に設けられる。第２方向に延在する制御線Ｌ１，Ｌ３，Ｌ５と第１方向に延在する制御線Ｌ２，Ｌ４との間に、セルユニットＣＵが設けられている。セルユニットＣＵは、メモリ素子２０と非オーミック素子３０とから構成される。
制御線Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５は、例えば、アルミニウム、銅、シリサイドなどの導電体からなる。
制御線Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５は、メモリセルアレイ領域１２に隣接する引き出し領域１５内に引き出される。制御線Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５は、引き出し領域１５において、その線幅、隣接する配線間の配線ピッチ、配線レイアウトが変換される。
引き出し領域１５内の配線は、例えば、メモリセルアレイ領域１２から連続して延在している。但し、引き出し領域１５内の配線ＬＬは、引き出し領域１５内に個別に設けられ、メモリセルアレイ領域１２から引き出し領域１５内に引き出された制御線Ｌ１（ｊ），Ｌ２（ｉ）と、引き出し領域１５内で接続される配線も存在する。メモリセルアレイ領域１２から引き出し領域１５に引き出された導電線、及び、抵抗素子領域１７から引き出し領域１５に引き出された導電線についても、引き出し領域１５内に設けられた部分については、配線ＬＬ１，ＬＬ３，ＬＬ５とよぶ。
メモリセルアレイ領域１２に対して第２方向に隣接する引き出し領域１５において、配線ＬＬ１，ＬＬ３，ＬＬ５は、制御線Ｌ１，Ｌ３，Ｌ５と同じ配線レベルに位置している。配線ＬＬ１，ＬＬ３，ＬＬ５は、所定のレイアウトになるように、引き出し領域１５内の各配線レベルににおいて、引き回される。
配線ＬＬ１，ＬＬ３，ＬＬ５は、多層配線技術によって、メモリセルアレイと周辺回路（電界効果トランジスタ）とを接続する。層間絶縁膜８０を挟んで第３方向に積層された配線ＬＬ１，ＬＬ３，ＬＬ５は、層間絶縁膜８０内に埋め込まれたコンタクトプラグＺＣによって、接続される。引き出し領域１５内に、コンタクトプラグＺＣが設けられる。コンタクトプラグＺＣは、例えば、複数の配線レベルにまたがって設けられる。コンタクトプラグＺＣは、異なる配線レベル内の複数の配線ＬＬ１，ＬＬ３，ＬＬ５を接続する。
例えば、コンタクトプラグＺＣの上部は、基板５１の表面に対して水平方向に突起した部分（以下、突起部とよぶ）を有する。この突起部が配線に引っ掛かることによって、コンタクトプラグＺＣと上層の配線ＬＬ５とが電気的に接続される。
コンタクトプラグが２つの配線間に挟まれる場合もある。この場合、コンタクトプラグの上面が上層の配線の底面に接触し、コンタクトプラグの底面が下層の配線の上面に接触する。
配線ＬＬ１，ＬＬ３，ＬＬ５は、例えば、同じ配線レベルに設けられた制御線Ｌ１，Ｌ３，Ｌ５と同じ材料を用いて、形成される。
図８において、メモリセルアレイ領域１２に対して第２方向に隣接する引き出し領域のみが図示されているが、メモリセルアレイ領域１２に対して第１方向に隣接する引き出し領域が、基板１１上に設けられているのはもちろんである。第１方向に隣接する引き出し領域には、主に、制御線Ｌ２，Ｌ４と同じ配線レベルに、配線が設けられている。但し、抵抗変化メモリの配線レイアウトに応じて、制御線Ｌ２，Ｌ４と同じ配線レベルの配線が、メモリセルアレイ領域１２の第２方向に隣接する引き出し領域１５内に、引き出されてもよいのはもちろんである。
抵抗素子領域１７は、周辺領域１９上方において、メモリセルアレイ領域１２と同じ配線層に設けられている。抵抗素子領域１７は、メモリセルアレイ領域１２と引き出し領域１５との間に設けられてもよい。
抵抗素子領域１７内には、複数の抵抗素子９０が設けられる。抵抗素子９０は、例えば、２つの抵抗線ＲＬ１，ＲＬ３Ａ，ＲＬ３Ｂ，ＲＬ５と、抵抗線ＲＬ１，ＲＬ３Ａ，ＲＬ３Ｂ，ＲＬ５に電気的に接続される抵抗体９１ａ，９１ｂとから構成される。
抵抗素子９０を構成する抵抗線ＲＬ１，ＲＬ３Ａ，ＲＬ３Ｂ，ＲＬ５は、セルユニットが接続される制御線Ｌ１，Ｌ３，Ｌ５と同じ配線レベルに、それぞれ位置している。
図８において、例えば、抵抗線ＲＬ１は、制御線Ｌ１と同じ配線レベルに位置し、抵抗線ＲＬ３Ａ，ＲＬ３Ｂは、制御線Ｌ３と同じ配線レベルに位置し、抵抗線ＲＬ５は制御線Ｌ５と同じ配線レベルに位置している。抵抗線ＲＬ１，ＲＬ３Ａ，ＲＬ３Ｂ，ＲＬ５は、配線又は制御線に接続される。
抵抗体は抵抗線に電気的に接続されていれば、抵抗体９１ａのように、抵抗線ＲＬ１Ａと配線ＲＬ３Ｂとの間に挟まれた構造でもよいし、抵抗体９１ｂのように、その抵抗体９１ｂの一部分が抵抗線ＲＬ３Ｂに接触する構造でもよい。
抵抗線ＲＬ１，ＲＬ３Ａ，ＲＬ３Ｂ，ＲＬ５は、制御線Ｌ１，Ｌ３，Ｌ５と同じ材料を用いて形成されてもよいし、制御線Ｌ１，Ｌ３，Ｌ５と異なる材料を用いて形成されてもよい。製造工程の簡略化の観点から、抵抗線ＲＬ１，ＲＬ３Ａ，ＲＬ３Ｂ，ＲＬ５は、制御線Ｌ１，Ｌ３，Ｌ５と同じ材料を用いて形成されることが好ましい。
抵抗体９１ａ，９１ｂの材料は、例えば、コンタクトプラグＺＣと同じ材料からなる。又は、抵抗体９１ａ，９１ｂの材料は、セルユニットＣＵを含む材料からなる。
複数の抵抗素子９０は、所定の抵抗値を得るために、抵抗体の構造及び形状、抵抗線ＲＬ１Ａ，ＲＬ３Ａ，ＲＬ３Ｂ，ＲＬ５のレイアウト、１つの抵抗素子に含まれる抵抗体９１ａ，９１ｂの個数、抵抗線ＲＬ１，ＲＬ３Ａ，ＲＬ３Ｂ，ＲＬ５と抵抗体９１ａ，９１ｂとの接続関係が調整される。
（ｂ） 抵抗素子の構造
図９Ａ乃至図１９を用いて、本実施形態に用いられる抵抗素子の構造について、説明する。
（ｂ−１） 基本構造
図９Ａ乃至図１０Ｂを用いて、本実施形態の抵抗変化メモリにおける１つの抵抗素子の基本構造について説明する。
図９Ａ乃至図１０Ｂは、本実施形態の抵抗素子の基本構造をそれぞれ示している。
図９Ａは、抵抗素子９０の断面構造の一例を示している。
図９Ａに示される例では、抵抗体９１は、２つの抵抗線ＲＬ１，ＲＬ２の間に挟まれている。抵抗体９１は、例えば、層間絶縁膜（図示せず）内に埋め込まれている。
抵抗線ＲＬ１と抵抗線ＲＬ２はそれぞれ異なる配線レベルであれば、抵抗線ＲＬ２の配線レベルは、抵抗線ＲＬ１の１つ上方の配線レベルでもよいし、抵抗線ＲＬ１の２つ以上上方の配線レベルでもよい。例えば、抵抗線ＲＬ１，ＲＬ２の材料は、制御線又は配線と同じ材料から構成される。この場合、抵抗線ＲＬ１，ＲＬ２は、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）或いはシリサイドからなる。
但し、制御線がシリサイドからなる場合、抵抗線ＲＬ１，ＲＬ２はシリコンを用いて形成されてもよい。シリサイドを形成するための母材となるシリコンの抵抗率はシリサイドの抵抗率より高い。そのため、抵抗線を形成するためのシリコンにシリサイド処理を実行しないことによって、シリコンからなる抵抗線ＲＬ１，ＲＬ２の抵抗率は、シリサイドからなる抵抗線の抵抗率より高くなる。
例えば、抵抗体９１は、異なる配線レベルの配線を接続するコンタクトプラグＺＣと同じ材料から構成される。この場合、抵抗体９１は、タングステン（Ｗ）やモリブデン（Ｍｏ）からなる。製造工程の簡略化の観点から、抵抗体９１は、コンタクトプラグＺＣと同じ材料を用いて形成されることが好ましい。
電気抵抗は、抵抗体９１の抵抗率及び抵抗体の長さに比例し、抵抗体の断面積に反比例する。それゆえ、本実施形態の抵抗素子９０において、抵抗体９１の抵抗値は、基板表面に対して垂直方向（第３方向）の寸法（長さ）に比例し、基板表面に対して水平方向（第１又は第２方向）の寸法（断面積）に反比例する。
それゆえ、抵抗素子９０の抵抗値を大きくするために、基板表面に対して水平方向における抵抗体９１の寸法Ｗ１は、例えば、図８に示されるような配線ＬＬ３，ＬＬ５間を接続するためのコンタクトプラグＺＣにおいて、基板表面に対して水平方向におけるコンタクトプラグＺＣの寸法Ｗ２より小さいことが好ましい。但し、抵抗体９１の寸法Ｗ１を小さくしても、抵抗素子としての信頼性が確保されることが必要である。
尚、抵抗体に用いられる材料が導電体であれば、コンタクトプラグに用いられる材料より高い抵抗率の材料が、抵抗体９１に用いられてもよい。
図９Ｂは、図９Ａと同様に、コンタクトプラグと同じ構成を抵抗体に用いた抵抗素子の断面構造を示している。
図９Ｂに示される抵抗素子９０は、抵抗体としてのコンタクトプラグの形状が、図９Ａに示される抵抗素子と異なる。図８に示されるコンタクトプラグＺＣ及び図９Ｂに示される抵抗体９１のように、抵抗体の断面形状において、その上部に突出部を有するコンタクトプラグ（抵抗体）は、後述の製造方法で説明するように、積層された２以上のメモリセルアレイを有する場合に、用いられる。
図９Ｂに示される抵抗素子９０において、抵抗線ＲＬ２は、例えば、抵抗線ＲＬ１の配線レベルＩＬＶｎより２つ上の配線レベルＩＬＶｎ＋２に位置している。ここで、ｎは、１以上の整数である。
抵抗体９１において、基板表面に対して水平方向に突出した突出部９５が、上側の抵抗線ＲＬ２の端部上面に接触することによって、抵抗体９１と抵抗線ＲＬ２とが電気的に接続される。
図９Ｂに示される抵抗素子９０において、抵抗素子９０の信頼性を確保できる範囲内で、抵抗線ＲＬ２と抵抗体９１との接触面積ｃａ１を、図８に示される配線ＬＬ５とコンタクトプラグＺＣとの接触面積ｃａ２より小さくすると、接触抵抗の増大により、抵抗素子９０の抵抗値を大きくできる。
また、基板水平方向における抵抗体９１の寸法Ｗ１も、コンタクトプラグＺＣの寸法Ｗ２よりも小さいことが好ましい。本実施形態において、突出部９５を有するコンタクトプラグＺＣ及び抵抗体９１（ＺＣ）の寸法Ｗ１，Ｗ２は、突出部９５より下方の寸法とする。
図９Ｃは、複数のコンタクトプラグを抵抗体とした抵抗素子９０の断面構造を示している。
図９Ｃに示されるように、複数のコンタクトプラグＺＣＲ１，ＺＣＲ２からなる積層体が、２つの抵抗線に接続される１つの抵抗体９１として、用いられてもよい。
複数のコンタクトプラグのうち、１つのコンタクトプラグＺＣＲ２が、２つの抵抗線ＲＬ１，ＲＬ２間の配線レベルに位置するダミー層９９に接触してもよい。このように、抵抗体９１としてのコンタクトプラグＺＣＲ１，ＺＣＲ２を積層することによって、抵抗体９１の長さ（第３方向の寸法）が長くなり、抵抗体９１の抵抗値は増大する。その結果として、抵抗素子９０の抵抗値は、高くなる。
図１０Ａ及び図１０Ｂは、セルユニットが含む構成部材を抵抗体に用いた抵抗素子９０の断面構造を示している。
抵抗体９１は、メモリセルアレイ内のセルユニットＣＵと実質的に同じ構造からなる。つまり、抵抗体９１は、セルユニットＣＵのメモリ素子２０と非オーミック素子３０と同じ構成部材を含む。その結果として、抵抗素子の抵抗体９１とセルユニットＣＵとを同時に加工することができ、抵抗変化メモリの製造工程を簡略化できる。
例えば、抵抗体９１は、積層体３０Ａ、抵抗膜２１Ｒ及び２つの導電層２８，２９から構成される。
積層体３０Ａは、例えば、セルユニットの非オーミック素子３０の構成部材からなる。但し、積層体３０Ａは、電流及び電圧の印加方向に依存せずに、非オーミック特性を示さない、又は、逆バイアス特性と順バイアス特性の差が小さいことが、抵抗素子の信頼性のために好ましい。また、積層体３０Ａは、絶縁体を含まないことが好ましい。積層体３０Ａの全体が半導体層からなる場合、積層体３０Ａ内部の不純物プロファイルが、非オーミック素子３０の不純物プロファイルと異なっていることが好ましい。例えば、半導体からなる積層体３０Ａは、その全体がｎ型半導体層又はｐ型半導体層からなることが望ましい。
抵抗膜２１Ｒと２つの導電層２８，２９との関係は、メモリ素子２０の構成要素と同じ関係になっている。抵抗膜２１Ｒは、メモリ素子２０の抵抗変化膜２１と同じ材料からなり、導電層２８，２９はメモリ素子２０の電極層２５，２６と同じ材料からなる。
抵抗膜２１Ｒは、メモリ素子２０の抵抗変化膜２１と同様に、所定の電流／電圧パルスを印加することで、その抵抗値を変化させることができる。それゆえ、抵抗膜２１Ｒが取り得る抵抗値の範囲内で、抵抗素子９０の抵抗値を変調できる。但し、抵抗変化メモリの駆動時（実使用時）において、抵抗膜２１Ｒの抵抗値が変化しない電流／電圧パルスが抵抗素子９０に与えられることが好ましい。
抵抗体９１は、セルユニットＣＵと実質的に同じ構造であるため、ある配線レベルＩＬＶｎ（但し、ｎ≧１）に位置する抵抗線ＲＬ１とその１つ上の配線レベルＩＬＶｎ＋１に位置する抵抗線ＲＬ２の間に、設けられている。
尚、図１０Ａにおいて、抵抗膜２１Ｒが、積層体３０Ａ上に設けられているが、メモリセルアレイ内のセルユニットの構造（図４参照）に依存して、抵抗膜２１Ｒ上に、積層体３０Ａが設けられてもよい。
図１０Ｂは、複数のセルユニットを抵抗体として用いた抵抗素子９０の断面構造を示している。
図１０Ｂに示される抵抗素子９０は、ある配線レベルＩＬＶｎの抵抗線ＲＬ１とそれより２つ上方の配線レベルＩＬＶｎ＋２に位置する抵抗線ＲＬ３との間に、２つの抵抗体９１１，９１２が設けられている。積層された２つの抵抗体９１１，９１２の間に、抵抗線ＲＬ１より１つ上方の配線レベルＩＬＶｎ＋1に位置する抵抗線（中間層）ＲＬ２が挟まれている。
セルユニットの構成部材を抵抗体として用いた場合、抵抗線ＲＬ１，ＲＬ２，ＲＬ３は、それらと同じ配線レベルに設けられた制御線ＬＬ１〜ＬＬ５と同じ方向に延在している必要はない。また、抵抗線ＲＬ２は、抵抗素子９０と回路との接続関係に応じて、抵抗線ＲＬ２と同じ配線レベルの配線又は制御線から電気的に分離されていてもよいし、同じ配線レベルの配線又は制御線に接続されていてもよい。
図１０Ｂに示されるように、セルユニットの構成部材を抵抗体とした抵抗素子９０は、クロスポイント型メモリセルアレイと実質的に同じ構造になるので、プロセス的な観点から、抵抗体９１を容易に積層でき、かつ、抵抗素子の占有面積も小さくできる。
本実施形態の抵抗変化メモリにおいて、抵抗素子領域１５の配線レベルの数は、クロスポイント型メモリセルアレイの配線レベルの数と同じであるため、メモリセルアレイの積層数の範囲内で、抵抗素子領域１５内における抵抗体の積層数を調整できる。また、複数の抵抗体が積層されることが、製造工程数の過剰な増加のような悪影響を、抵抗変化メモリの製造工程に及ぼすこともない。
１つの抵抗体の積層方向の寸法の増大は、アスペクト比に起因する加工の制約が存在するため、困難である。しかし、本実施形態のように、抵抗素子を構成する抵抗体９１及び抵抗線ＲＬ１，ＲＬ２が、クロスポイント型メモリセルアレイと同じ配線レベル（配線層）に、メモリセルアレイの形成工程と共通のプロセスを用いて同時に形成されることによって、製造工程の過剰な増大及びアスペクト比に起因する制約を抑制して、抵抗体の積層方向の寸法を大きくできる。
また、本実施形態の抵抗変化メモリの抵抗素子は、積層方向における抵抗素子の寸法を大きくすることによって、抵抗素子の抵抗値を増大させることが可能であるため、抵抗値の増大のために、基板表面に対して水平方向における抵抗素子の占有面積が大きくなるのを抑制できる。
（ｂ−２） レイアウト
図１１Ａ乃至図１８Ｂを用いて、抵抗素子の平面レイアウト及びその断面構造について説明する。尚、図１１Ａ乃至１８Ｂにおいて、図面の明確化のため、層間絶縁膜の図示は省略する。
本実施形態の抵抗変化メモリに用いられる抵抗素子９０は、少なくとも１つの抵抗体とその抵抗体の一端及び他端に接続される少なくとも２つの抵抗線とから構成される。以下では、２以上の抵抗体が用いられた抵抗素子の構造及びレイアウトについて、述べる。
図１１Ａは、抵抗素子のレイアウトの一例を示す平面図である。図１１Ｂは、図１１ＡのＡ−Ａ’線に沿う断面構造を示している。
図１１Ａに示される例において、抵抗素子９０Ａは、直線状の平面レイアウトを有する。図１１Ｂに示されるように、抵抗素子９０Ａの一端及び他端の間で、複数の抵抗体９１１〜９１６が複数の抵抗線ＲＬ１１〜ＲＬ１４，ＲＬ２１〜ＲＬ２３を介して、直列接続される。
図１１Ａ及び図１１Ｂに示される抵抗素子において、６個の抵抗体９１１，９１２，９１３，９１４，９１５，９１６が用いられている。但し、１つの抵抗素子を構成する抵抗体の数は、１つ以上であれば、６個に限定されない。
抵抗体９１１，９１２，９１３，９１４，９１５，９１６は、コンタクトプラグと同じ部材から構成されてもよいし、セルユニットと同じ部材から構成されてもよい。図１１Ａ及び図１１Ｂに示されるように、本実施形態の抵抗変化メモリの抵抗素子９０において、抵抗体９１１，９１２，９１３，９１４，９１５，９１６の平面形状は、四角形状を有しているが、円形又は楕円形などの平面形状を有していてもよい。
図１１Ａ乃至図１１Ｂに示される抵抗素子において、２つの配線レベルに位置する複数の抵抗線ＲＬ１１〜ＲＬ１４，ＲＬ２１〜ＲＬ２３が用いられている。
抵抗線ＲＬ１１，ＲＬ１２，ＲＬ１３，ＲＬ１４は、配線レベルＩＬＶｎに位置し、抵抗線ＲＬ２１，ＲＬ２２，ＲＬ２３は、配線レベルＩＬＶｍに位置している。ここで、“ｎ”は１以上の整数（１，２，３，・・・）であり、“ｍ”は“ｎ”より大きい整数である。
抵抗線ＲＬ１１〜ＲＬ１４，ＲＬ２１〜ＲＬ２３は、ある方向（ここでは、第１方向）に沿って配置されている。
抵抗線ＲＬ２１，ＲＬ２２，ＲＬ２３の配線レベルＩＬＶｍは、抵抗線ＲＬ１１，ＲＬ１２，ＲＬ１３，ＲＬ１４の配線レベルＩＬＶｎと異なっていれば、１つ上方の配線レベルでもよいし、２つ以上上方の配線レベルでもよい。また、抵抗線ＲＬ２１，ＲＬ２２，ＲＬ２３はそれぞれ異なる配線レベルに設けられていてもよい。
配線レベルＩＬＶｍに位置する１つの抵抗線ＲＬ２１は、配線レベルＩＬＶｎに位置する２つの抵抗線ＲＬ１１，ＲＬ１２の一端／他端にまたがるように、上層（又は下層）の配線レベルに配置されている。
１つの抵抗体９１１は、配線レベルの異なる２つの抵抗線ＲＬ１１，ＲＬ２１の間に設けられている。これと同様に、抵抗体９１２，９１３，９１４，９１５，９１６は、配線レベルの異なる２つの抵抗線ＲＬ１２，ＲＬ１３，ＲＬ１４，ＲＬ１１，ＲＬ２２，ＲＬ２３の間に、それぞれ設けられている。
すなわち、抵抗線ＲＬ１１の一端の上面に抵抗体９１１の底面が接するように、抵抗線ＲＬ１１と抵抗体９１１とが配置され、抵抗体９１１の上面に抵抗線ＲＬ２１の一端の底面が接するように、抵抗体９１１と抵抗線ＲＬ２１とが配置されている。この抵抗線ＲＬ２１の他端の底面に抵抗体９１２の上面が接するように、抵抗線ＲＬ２１と抵抗体９１２とが配置され、抵抗体９１２の下面に抵抗線ＲＬ１２の一端の上面が接するように、抵抗体９１２と抵抗線ＲＬ１２とが配置されている。このようなレイアウトを繰り返すことによって、抵抗体９１２，９１３，９１４，９１５，９１６が直列に接続され、抵抗素子が形成される。尚、抵抗線ＲＬ１１の他端及び抵抗線ＲＬ１４の他端は、配線又は制御線に接続されている。このように、図１１Ａ及び図１１Ｂに示される抵抗素子９０によれば、抵抗体の個数、抵抗体の寸法及び抵抗線の長さを調整することによって、所定の抵抗値を得ることができる。
以下では、直列接続された抵抗体のことを、抵抗体チェーンとよぶ。
図１１Ｂでは、２つの抵抗線ＲＬ１１〜ＲＬ１４，ＲＬ２１〜ＲＬ２３間に挟まれた抵抗体９１１〜９１６が示されているが、図１１Ｃに示されるように、突起部９５を有する抵抗体が直列に接続されてもよい。上層の抵抗線２１によって接続される２つの抵抗体９１１，９１２において、それらの突起部９５が抵抗線２１上で接触していてもよい。この場合、抵抗体は、下向きの凹型の断面形状を有する。
すなわち、抵抗線ＲＬ１１の一端の上面に抵抗体９１１の底面が接するように、抵抗線ＲＬ１１と抵抗体９１１とが配置される。抵抗体９１１の側面に抵抗線ＲＬ２１の一端の側面が接するように、且つ、突起部９５と抵抗線ＲＬ２１の一端の上面とが接触するように、抵抗体９１１と抵抗線ＲＬ２１とが配置されている。この抵抗線ＲＬ２１の他端の側面に抵抗体９１２の側面が接し、且つ、抵抗線ＲＬ２１の他端の上面と突起部９５とが接するように、抵抗線ＲＬ２１と抵抗体９１２とが配置されている。抵抗体９１２の底面が抵抗線ＲＬ１２の一端の上面に接触するように、抵抗体９１２と抵抗線ＲＬ１２とが配置されている。このようなレイアウトを繰り返すことによって、抵抗体９１２，９１３，９１４，９１５，９１６が直列に接続され、抵抗素子が形成される。尚、抵抗線ＲＬ１１の他端及び抵抗線ＲＬ１４の他端は、配線又は制御線に接続されている。
図１１Ｂ及び図１１Ｃでは、異なる２つの配線レベルＩＬＶｎ，ＩＬＶｍに位置している抵抗線ＲＬ１１〜ＲＬ１４，ＲＬ２１〜ＲＬ２３を用いて、複数の抵抗体９１１〜９１６を直列に接続している。しかし、図１１Ｄに示すように、３つ以上の配線レベルＩＬＶｌ，ＩＬＶｍ，ＩＶＬｎにそれぞれ位置する抵抗線ＲＬ１１〜ＲＬ１４，ＲＬ２１〜ＲＬ２３及び中間層（抵抗線）９９１〜９９６を用いて、複数の抵抗体９１１〜９１６，９２１〜９２６を接続してもよいのは、もちろんである。抵抗体９２１は、中間層９９１を挟んで、抵抗体９１１上に積層されている。これと同様に、抵抗体９２２，９２３，９２４，９２５，９２６は、中間層９９２〜９９６を介して、抵抗体９１２，９１３，９１４，９１５，９１６上に、それぞれ積層される。
すなわち、抵抗線ＲＬ１１の一端の上面に抵抗体９１１の底面が接するように、抵抗線ＲＬ１１と抵抗体９１１とが配置される。中間層９９１を介して、抵抗体９１１上方に抵抗体９２１が配置される。抵抗体９２１の上面に抵抗線ＲＬ２１の底面が接するように、抵抗体９２１と抵抗線ＲＬ２１とが配置される。この抵抗線ＲＬ２１の他端の底面に抵抗体９２２の上面が接するように、抵抗線ＲＬ２１と抵抗体９２２とが配置される。中間層９９２を介して、抵抗体９２２の下方に抵抗体９１２が配置される。抵抗体９１２の底面が抵抗線ＲＬ１２の一端の上面に接するように、抵抗体９１２と抵抗線ＲＬ１２とが配置されている。このようなレイアウトを繰り返すことによって、抵抗体９１２，９１３，９１４，９１５，９１６及び抵抗体９２２，９２３，９２４，９２５，９２６が直列に接続され、抵抗素子が形成される。なお、抵抗線ＲＬ１１の他端及び抵抗線ＲＬ１４の他端は、配線又は制御線に接続される。
図１１Ｄに示される抵抗素子９０のように、３つ以上の配線レベルの抵抗線を用いることによって、図１１Ｂに示される抵抗素子と同じ占有面積において、１つの抵抗素子９０に含まれる抵抗体の数を増加できる。このため、図１１Ｄの抵抗素子９０は、図１１Ｂの抵抗素子よりも抵抗値を高くできる。
図１１Ａ乃至図１１Ｄに示される直線状のレイアウトを有する抵抗素子のように、抵抗素子の断面構造を配線の積層方向に対して折り返した構造にすることによって、抵抗素子の実質的な長さを長くできる。それゆえ、基板（チップ）上における抵抗素子の占有面積が過剰に大きくならずに、抵抗素子の抵抗値を大きくできる。
以下の抵抗素子のレイアウト例において、図１１Ｂ乃至図１１Ｄに示される構造を適用できる。但し、説明の簡単化のため、主に、図１１Ｂに示される断面構造のように、コンタクトプラグと同じ部材が２つの抵抗線の間に挟まれた断面構造を例示して、本実施形態の抵抗素子のレイアウト及びその断面構造について、説明する。
図１２Ａは、抵抗素子のレイアウトの一例を示す平面図である。図１２Ｂは、図１２ＡのＢ１−Ｂ１’線に沿う断面構造を示している。図１２Ｃは、図１２ＡのＢ２−Ｂ２’線に沿う断面構造を示している。
図１２Ａ、図１２Ｂ及び図１２Ｃに示されるように、異なる２以上の配線レベルＩＬＶｎ，ＩＬＶｍの抵抗線ＲＬ１１〜ＲＬ１５，ＲＬ２１〜ＲＬ２５を用いて、蛇行したレイアウトを有する抵抗素子を形成してもよい。すなわち、図１２Ａに示される抵抗素子のレイアウトは、図１１Ａに示される抵抗素子のレイアウトを蛇行させた構造に相当する。
配線レベルＩＬＶｎに位置する抵抗線ＲＬ１１〜ＲＬ１５は、ある方向（ここでは、第２方向）に延在する。配線レベルＩＬＶｍに位置する抵抗線ＲＬ２１〜ＲＬ２５は、抵抗線ＲＬ１１〜ＲＬ１５の延在方向に交差する方向（ここでは、第１方向）に延在する。
配線レベルＩＬＶｎに位置する抵抗線ＲＬ１１〜ＲＬ１５において、抵抗線ＲＬ１１〜ＲＬ１５の一端及び他端は第２方向において互いに隣接している。例えば、抵抗線ＲＬ１２の一端は、第２方向において抵抗線ＲＬ１１の一端に隣接し、抵抗線ＲＬ１２の他端は、第２方向において抵抗線ＲＬ１３の一端に隣接している。すなわち、抵抗線ＲＬ１１，ＲＬ１３，ＲＬ１５は、第２方向において一定の間隔を有して、配置されている。これによって、第１の抵抗体チェーンが形成される。これと同様に、抵抗線ＲＬ１２，ＲＬ１４，ＲＬ１６も第２方向において一定の間隔を有して配置され、これによって、第２の抵抗体チェーンが形成される。第１の抵抗体チェーン及び第２の抵抗体チェーンにおいて、それらを構成している各抵抗線の位置が、第１方向においてずれるように配置されている。
１つの抵抗線ＲＬ２１〜ＲＬ２５は、抵抗線ＲＬ１１〜ＲＬ１５の互いに隣接している部分にまたがるように、抵抗線ＲＬ１１〜ＲＬ１５の上層に配置されている。なお、抵抗線ＲＬ１１〜ＲＬ１５と抵抗線ＲＬ２１〜ＲＬ２５とのレイアウトを、入れ替えてもよい。
このように、抵抗体９１の一端及び他端に接続される２つの抵抗線において、一方の配線レベルの抵抗線に対して、他方の配線レベルの抵抗線の延在方向を異ならせることによって、抵抗素子のレイアウトの自由度を向上できる。
図１３Ａは、抵抗素子のレイアウトの一例を示す平面図である。図１３Ｂは、図１３ＡのＣ１−Ｃ１’線に沿う断面構造の一例を示している。図１３Ｃは、図１３ＡのＣ２−Ｃ２’線に沿う断面構造の一例を示している。
図１３Ａ乃至図１３Ｃにおいて、２つの抵抗体チェーンＲＣ１，ＲＣ２が、第２方向に隣接して、層間絶縁膜１１上に設けられる。
抵抗体チェーンＲＣ１は、配線レベルＩＬＶｎの抵抗線ＲＬ１１，ＲＬ１２，ＲＬ１３と、配線レベルＩＬＶｍの抵抗線ＲＬ２１，ＲＬ２２，ＲＬ２３と、それらの抵抗線ＲＬ１１〜ＲＬ１３，ＲＬ２１〜ＲＬ２３間にそれぞれ挟まれた複数の抵抗体９１１，９１２，９１３，９１４，９１５，９１６とから構成される。
抵抗体チェーンＲＣ２は、配線レベルＩＬＶｎの抵抗線ＲＬ１５，ＲＬ１６，ＲＬ１７と、配線レベルＩＬＶｍの抵抗線ＲＬ２４，ＲＬ２５，ＲＬ２６と、それらの抵抗線ＲＬ１５〜ＲＬ１７，ＲＬ２４〜ＲＬ２６間にそれぞれ挟まれた複数の抵抗体９１７，９１８，９１９，９１１０，９１１１，９１１２とから構成される。抵抗体チェーンＲＣ１に用いられる抵抗線の配線レベルは、抵抗体チェーンＲＣ２に用いられる抵抗線の配線レベルと異なっていてもよい。
そして、図１３Ａ、図１３Ｂ及び図１３Ｃに示されるように、直線状のレイアウトを有する２つの抵抗体チェーンＲＣ１，ＲＣ２にまたがるように、抵抗線ＲＬ１４が設けられ、これによって、２つの抵抗体チェーンＲＣ１，ＲＣ２が接続されている。図１３Ａ及び図１３Ｂに示される例では、下層の配線レベルＩＬＶｎの抵抗線ＲＬ１４を用いて、２つの抵抗体チェーンＲＣ１，ＲＣ２が接続されている。
このように、２つ以上の抵抗体チェーンが抵抗線によって接続されることによって、高い抵抗値を得られるとともに、抵抗領域１７内における抵抗素子のレイアウトの自由度を向上できる。
図１４Ａは、抵抗素子のレイアウトの一例を示す平面図である。図１４Ｂは、図１４ＡのＤ１−Ｄ１’線に沿う断面構造の一例を示し、図１４Ｃは、図１４ＡのＥ−Ｅ’線に沿う断面構造を示している。図１４Ｄは、図１４ＡのＤ２−Ｄ２’線に沿う断面構造の一例を示している。図１４Ｂ乃至図１４Ｄにおいて、図中の奥行き方向（又は手前方向）に設けられている部材は、破線で示されている。
図１４Ａ乃至図１４Ｄに示されるように、基板側から偶数番目の配線レベル（ここでは、ＩＬＶ２及びＩＬＶ４）に位置する抵抗線ＲＬ２１，ＲＬ２２，ＲＬ２３，ＲＬ４１，ＲＬ４２によって形成された抵抗体チェーンＲＣ２が配置されている。２つの抵抗線ＲＬ２１〜ＲＬ２３，ＲＬ４１，ＲＬ４２の間には、図１１Ｂに示される構造と実質的に同様に、抵抗体９１５，９１６，９１７，９１８，９１９がそれぞれ設けられている。抵抗体チェーンＲＣ２は、２つの抵抗体チェーンＲＣ１，ＲＣ２に、第２方向に挟まれている。
基板側から奇数番目の抵抗線を用いて構成された抵抗体チェーンＲＣ１，ＲＣ３が、抵抗体チェーンＲＣ２に隣接して層間絶縁膜１１上に設けられる。
図１４Ａ乃至図１４Ｄに示される１つの抵抗体チェーンＲＣ１において、基板側から奇数番目の配線レベルＩＬＶｎ（ここでは、ＩＬＶ１）に位置する抵抗線ＲＬ１１，ＲＬ１２は、配線レベルＩＬＶｎより４つ上の配線レベルＩＬＶｎ＋４（ここでは、ＩＬＶ５）に位置する抵抗線ＲＬ５１，ＲＬ５２にそれぞれ接続される。
互いに接続された１つの抵抗線ＲＬ１１，ＲＬ１２と１つの抵抗線ＲＬ５１，ＲＬ５２との間には、２つの抵抗体９１１〜９１３，９２１〜９２３と、２つの抵抗体９１１〜９１３，９２１〜９２３に挟まれた中間層（抵抗線）ＲＬ３とが設けられている。
２つの抵抗体に挟まれた中間層ＲＬ３は、下層の抵抗線ＲＬ１１，ＲＬ１２と上層の抵抗線ＲＬ５１，ＲＬ５２との間に位置する奇数番目の抵抗線である。図１４Ａ乃至図１４Ｄに示される例では、下層の抵抗線ＲＬ１１，ＲＬ１２より２つ上の配線レベルＩＬＶｎ＋２（ここでは、ＩＬＶ３）に位置する抵抗線ＲＬ３である。この抵抗体チェーンＲＣ１は、図１１に示す抵抗体チェーンの構造とほぼ同じ構造を有している。
抵抗体チェーンＲＣ１と同様に、抵抗体チェーンＲＣ３は、配線レベルＩＬＶ１の抵抗線ＲＬ１３，ＲＬ１４と配線レベルＩＬＶ５の抵抗線ＲＬ５３，ＲＬ５４，ＲＬ５５との間に、２つの抵抗体９１１１〜９１１３，９２１１〜９２１３と中間層ＲＬ３とが設けられている。
抵抗体チェーンＲＣ２は、配線レベルＩＬＶ２の抵抗線ＲＬ２１，ＲＬ２２，ＲＬ２３と配線レベルＩＬＶ４の抵抗線ＲＬ４１，ＲＬ４２との間に、４つの抵抗体９１５〜９１８が設けられることによって構成される。すなわち、抵抗線ＲＬ２１の一端の上面に抵抗体９１５の底面が接するように、抵抗線ＲＬ２１及び抵抗体９１５が配置され、抵抗体９１５の上面が抵抗線ＲＬ４１の一端の底面に接するように、抵抗体９１５及び抵抗線ＲＬ４１が配置されている。この抵抗線ＲＬ４１の他端の底面に抵抗体９１６の上面が接触するように、抵抗線４１及び抵抗体９１６が配置されている。抵抗体９１６の底面が抵抗線ＲＬ２２の一端の上面に接触するように、抵抗体９１６及び抵抗線ＲＬ２２が配置されている。このようなレイアウトを繰り返すことによって、抵抗体９１５〜９１８が直列に接続され、抵抗体チェーンＲＣ２が形成される。
隣接する抵抗体チェーンＲＣ１，ＲＣ２，ＲＣ３において、奇数番目の配線レベルの抵抗線と偶数番目の抵抗線とがそれぞれ用いられているため、抵抗素子に含まれる複数の抵抗線は、基板表面に対して水平方向において、同じ配線レベルで隣り合わない。
抵抗体チェーンＲＣ１及び抵抗体チェーンＲＣ２は、例えば、偶数番目の配線レベルＩＬＶ２の抵抗線ＲＬ２１によって、接続される。抵抗線ＲＬ２１は、抵抗線ＲＬ５２と抵抗線ＲＬ４１の下方において、抵抗線ＲＬ５２と抵抗線ＲＬ４１とにまたがる。
抵抗体チェーンＲＣ２と抵抗体チェーンＲＣ３は、例えば、配線レベルＩＬＶ５に位置する抵抗線ＲＬ５３によって、接続される。抵抗線ＲＬ５３は、抵抗線ＲＬ１３と抵抗線ＲＬ２３の下方において、抵抗線ＲＬ１３と抵抗線ＲＬ２３とにまたがる。
後述の製造方法において、奇数番目の制御線とその１つ上の偶数番目の制御線とを同時に加工することによって、その同時に加工された制御線間にセルユニットの構成部材を残存させて、メモリセルアレイを形成する製造方法がある。抵抗領域１２内の抵抗素子も、メモリセルアレイと共通の工程で同時に形成される。セルユニットの構成部材を抵抗素子に用いない場合、セルユニットの構成部材が、抵抗素子領域１２内に残存するのは好ましくない。
図１４Ａ乃至図１４Ｄに示される抵抗素子では、ある配線レベルの抵抗線とその１つ上の抵抗線が上下に重ならないように、各抵抗線が平面（基板）内に配置される。そして、奇数番目の抵抗線のみ又は偶数番目の抵抗線のみを用いて、１組の抵抗体チェーンがそれぞれ形成される。
第３方向から見て層間絶縁膜１１の表面に対して水平方向に隣接する２つの抵抗体チェーンを接続する場合、その接続箇所に位置する２つの抵抗線の配線レベルの関係において、ある配線レベルの抵抗線とその抵抗線より少なくとも２つ上方（或いは２つ下方）の配線レベルの抵抗線とが、抵抗体を介して接続される。
これによって、異なる配線レベルに位置する複数の抵抗線の間に、セルユニットの構成部材が残存することはない。それゆえ、抵抗素子領域に残存したセルユニットの構成部材が、抵抗素子の特性に悪影響を及ぼすことはない。
また、同時に加工される所定の配線レベルの抵抗線とそれより１つ上の配線レベルの抵抗線とが上下に重ならないように、基板表面に対して水平方向（第１又は第２方向）の距離（マージン）が確保されていれば、図１４Ａ乃至図１４Ｄに示される抵抗素子を形成できる。それゆえ、図１４Ａ乃至図１４Ｄに抵抗素子において、加工のためのマージンを確保することに起因して、抵抗素子の面積が増大することがない。
さらに、奇数番目の抵抗線を用いた抵抗体チェーンＲＣ１，ＲＣ３と偶数番目の抵抗線を用いた抵抗体チェーンＲＣ２とを第２方向に交互に隣接することによって、同じ配線レベルにおいて第２方向に隣接する抵抗線の間隔（ピッチ）を広くできる。それゆえ、隣接する抵抗線間の相互干渉を抑制でき、抵抗素子の動作を安定化できる。
図１５Ａは、抵抗素子のレイアウトの一例を示す平面図である。図１５Ｂは、図１５ＡのＦ１−Ｆ１’線に沿う断面構造の一例を示し、図１５Ｃは、図１５ＡのＧ−Ｇ’線に沿う断面構造の一例を示している。図１５Ｄは、図１５ＡのＦ２−Ｆ２’線に沿う断面こう沿うの一例を示している。
図１４Ａ乃至図１４Ｄの抵抗素子と同様に、図１５Ａ乃至図１５Ｄに示された抵抗体チェーンＲＣ１，ＲＣ３は、奇数番目の抵抗線ＲＬ１１〜ＲＬ１４、ＲＬ５１〜ＲＬ５６が用いられ、抵抗体チェーンＲＣ２は、偶数番目の抵抗線ＲＬ２１，ＲＬ２２，ＲＬ４１が用いられている。
抵抗体チェーンＲＣ１は、例えば、Ｌ型の平面形状を有する抵抗線ＲＬ５３によって、抵抗体チェーンＲＣ２に接続される。抵抗体チェーンＲＣ３は、Ｌ型の平面形状を有する抵抗線ＲＬ５４によって、抵抗体チェーンＲＣ２に接続される。上述の例では、四角形状の平面形状を有する抵抗線のみを用いて、複数の抵抗体が接続されていたが、図１５Ａ乃至図１５Ｄに示される抵抗素子のように、Ｌ型状、凹型状又は凸型状など、四角形状以外の平面形状の抵抗線を用いて、複数の抵抗体から構成される抵抗素子を形成してもよい。
Ｌ型とは、１つの配線レベルにおいて、ある方向に延在する第１の部分と、第１の部分の延在方向に交差する方向に第１の部分の一端から突出する第２の部分と、から構成される平面形状のことである。また、凹型とは、１つの配線レベルにおいて、ある方向に延在する第１の部分と、第１の部分の延在方向に交差する方向に第１の部分の一端から突出する第２の部分と、第２の部分と同じ向きに第１の部分の他端から突出する第２の部分と、から構成される平面形状のことである。凸型とは、１つの配線レベルにおいて、ある方向に延在する第１の部分と、第１の部分の延在方向に交差する方向に第１の部分の一端と他端との間から突出する第２の部分と、から構成されるほぼＴ字形状を有する平面形状のことである。
図１５Ａ乃至図１５Ｄに示されるように、抵抗体チェーンＲＣ１に含まれる抵抗体９１１〜９１４が、抵抗体チェーンＲＣ２に含まれる抵抗体９１５〜９１８に対して、第２方向（奥行き方向）に隣接しないように、互い違いに配置されている。図１５Ａ乃至図１５Ｄに示される抵抗素子において、抵抗体９１１〜９１１２は、第３方向から見てジグザグに配置されている。
このように、抵抗素子９０に含まれる複数の抵抗体９１１〜９１１２を互い違いに配置することで、第２方向に隣接する抵抗体間の加工のためのマージンを、小さくできる。それゆえ、図１５Ａ乃至図１５Ｄに示される抵抗素子によれば、抵抗素子の占有面積を削減できる。
また、図１５Ａ乃至図１５Ｄの抵抗素子は、抵抗体同士が第２方向に隣り合う場合に比較して、隣接する抵抗体の間隔が大きくなるため、抵抗体間の相互干渉が小さくなる。それゆえ、抵抗素子の動作を安定化できる。
図１６Ａは、抵抗素子のレイアウトの一例を示している。図１６Ｂは、図１６ＡのＧ−Ｇ’線に沿う断面構造の一例を示している。
図１１Ａ乃至図１５Ｄに示される抵抗素子において、ある面積における抵抗体の個数を多くして、高い抵抗値を有する抵抗素子を構成する例について述べた。
しかし、図１６Ａ及び図１６Ｂに示されるように、抵抗素子を構成する抵抗線ＲＬ１，ＲＬ２，ＲＬ３の配線長を長くして、高い抵抗値の抵抗素子を形成してもよい。例えば、互いに接続された抵抗線ＲＬ１，ＲＬ２，ＲＬ３は、抵抗素子９０を上面（第３方向）から見た抵抗素子の寸法の３倍以上の長さを有している。
さらに、図１６Ｂに示されるように、抵抗素子９０は、抵抗線ＲＬ１，ＲＬ２，ＲＬ３の積層方向において、抵抗素子の上方（第３方向）から見て重なった構造を有している。すなわち、抵抗線ＲＬ１，ＲＬ２，ＲＬ３は第３方向に対して折り返し構造を有すると言える。これによって、単に、抵抗線ＲＬ１，ＲＬ２，ＲＬ３の配線長を長くするのとは異なって、抵抗体９１，９２を用いることによって、素子の面積が大きくならないように、抵抗素子の高抵抗化を図ることができる。
図１６Ａ乃至図１６Ｂに示される例では、直線状のレイアウトを有する抵抗線が図示されているが、１つの抵抗線が、図１２Ａに示されるような蛇行した平面形状を有していてもよいし、１つの抵抗線が、図１３Ａに示されるような基板水平方向において折り返した平面形状を有していてもよい。
図１７Ａは、抵抗素子のレイアウトの一例を示している。図１７Ｂは、図１７ＡのＨ−Ｈ’線に沿う断面構造の一例を示している。
図１７Ａ及び図１７Ｂに示される例では、抵抗線の長さを長くするとともに、抵抗体としてのコンタクトプラグ９１１〜９１１０を利用することによって、複数の抵抗線ＲＬ１１〜ＲＬ５２を複数の配線レベルにわたって、らせん状に引き回している。
ここで、図１７Ａ及び図１７Ｂに示される例において、抵抗線ＲＬ１１〜ＲＬ５２のそれぞれは、らせん状のいずれかの一辺を構成し、抵抗線ＲＬ１１〜ＲＬ５２の端部において、抵抗体によって、上層又は下層の抵抗線が互いに接続されている。但し、抵抗線ＲＬ１１〜ＲＬ５２のそれぞれが、らせん状の２辺以上を連続して構成していてもよい。また、抵抗線ＲＬ１１〜ＲＬ５２の端部以外で、抵抗体によって、上層又は下層の抵抗線が互いに接続されていてもよい。
図１７Ａ及び図１７Ｂに示されるように、らせん状に抵抗線が引き回された抵抗素子において、各配線レベルの抵抗線をらせん状に引き回すために、どの配線レベルを用いるかは、適宜変更可能である。
図１７Ａ及び図１７Ｂに示されるらせん状の構造を有する抵抗素子が、複数の配線レベルの抵抗線を用いて形成される場合、抵抗線が複数の配線レベルに引き回されることによって、１つの配線レベルの抵抗線をらせん状（渦状）に引き回す構造に比較して、隣接する抵抗線の短絡を防ぐためのマージンを小さくできる。それゆえ、図１７Ａ及び図１７Ｂに示されるらせん状の平面レイアウトを有する抵抗素子は、加工のために必要なマージンのみを考慮すればよい。
したがって、図１７Ａ及び図１７Ｂに示される抵抗素子によれば、異なる配線レベルの抵抗線を用いて、らせん状の構造を形成することによって、抵抗変化メモリのプロセス難度が増大するのを、抑制できる。
図１８Ａ及び図１８Ｂを用いて、セルユニットの構成部材と同じ部材が抵抗素子の抵抗体に用いられた場合の平面レイアウトについて、説明する。
セルユニットの構成部材と同じ材料を含む積層体が抵抗素子の抵抗体に用いられる場合、その抵抗素子９０は、メモリセルアレイ内のセルユニットと同じレイアウトでもよい。
すなわち、図１８Ａに示される抵抗素子９０のように、セルユニットと同じ部材を含む抵抗体９１が、第１方向に延在する抵抗線ＲＬ１と第２方向に延在する抵抗線ＲＬ２との間に、設けられていてもよい。抵抗体９１は、メモリ素子２０の抵抗変化膜２１と同じ材料からなる抵抗膜２１Ｒを含む。
図１８Ａに示される抵抗素子９０は、抵抗素子領域１７内に設けられてもよいし、メモリセルアレイ領域１２内に設けられていてもよい。尚、抵抗変化メモリのテスト工程時に、不良であると判定されたセルユニットを抵抗素子として用いてもよい。この場合、抵抗素子は、メモリセルアレイ領域１２内に配置される。
図１８Ｂに示されるレイアウトのように、ダミー領域１２Ｘ内に、セルユニットと同じ構成部材を含む抵抗体９１を有する抵抗素子が、設けられてもよい。ダミー領域１２Ｘは、メモリセルアレイ領域１２と引き出し領域１５の境界部分に設けられる。
ダミー領域１２Ｘにおいて、セルユニットと実質的に同じ構造のダミーセルが配置されている。ダミーセルＤＣは、第１方向に延在する制御線及び第２方向に延在する制御線に接続される。ダミーセルＤＣは、セルユニットＣＵと実質的に同じ機能を有しているが、データの記憶のためには用いられない。
データを記憶するために用いられるセルユニットと制御回路３，４との接続関係が確保されていれば、ダミーセルＤＣに接続される２つの制御線のうち一方の制御線は、制御回路３，４から電気的に分離されていてもよい。
例えば、ダミーセル領域１２Ｘ内に設けられた抵抗素子９０は、ダミーセルＤＣの３×３領域又は５×５領域の中心に設けられ、抵抗素子９０の周囲はダミーセルＤＣに取り囲まれる。ここで、抵抗素子を使用（駆動）する場合、セルユニットに接続される配線Ｌ１１〜Ｌ１３をフローティング状態にし、抵抗線ＲＬ１１と配線Ｌ２２とを抵抗素子の入力端子として、各配線に電位を印加すればよい。なお、ダミーセルに接続される配線ＤＬ１１，ＤＬ１２もフローティング状態にするのが好ましいが、それらの配線と配線Ｌ２２との関係において過大な電流が流れない程度に、配線ＤＬ１１，ＤＬ１２に電位を印加してもよい。
基板表面に対して水平方向におけるダミーセルＤＣの寸法は、セルユニットＣＵの寸法より大きい場合がある。この場合、ダミー領域１２Ｘ内に設けられた抵抗素子（抵抗体）の寸法は、ダミーセルの寸法と同じになり、セルユニットの寸法より大きくなる。
このように、データを記憶するために用いられないセルユニットを、抵抗素子９０の抵抗体として用いることによって、抵抗素子を設けるための領域を新たに確保する必要がなくなる。この結果として、セルユニットと同じ構成部材を含む抵抗素子９０は、メモリセルアレイ領域１２の占有面積の増大や、引き出し領域１５のレイアウトの自由度の向上に、貢献できる。
また、メモリ素子２０の抵抗変化膜２１と同じ部材（抵抗膜２１Ｒ）が、抵抗素子９０の抵抗体９１に含まれることによって、所定の抵抗値が得られるように、抵抗素子の抵抗値を調整できる。
尚、セルユニットの構成部材を含む抵抗体は、メモリ素子の構成部材を含まずに、非オーミック素子の構成部材のみを抵抗体に用いてもよい。また、第１方向に延在する抵抗線と第２方向に延在する抵抗線との間に、コンタクトプラグと同じ構成の抵抗体が設けられてもよい。
図９Ａ乃至図１８Ｂを用いて説明したのように、本実施形態の抵抗変化メモリによれば、基板上における占有面積の増大を抑制して、高い抵抗値の抵抗素子を提供できる。
（３） 抵抗値の調整
図１９を用いて、メモリ素子と同じ構成部材（抵抗膜２１Ｒ）を含む抵抗素子の抵抗値の調整について、説明する。図１９は、抵抗素子の抵抗値を調整するための回路構成を示す模式図である。
図１９に示されるように、抵抗素子９０に含まれる抵抗膜２１Ｒは、メモリ素子の抵抗変化膜２１と同じ材料からなるため、所定の電圧／電流パルスを印加することによって、抵抗膜２１Ｒの抵抗値を変化させることができる。それゆえ、メモリ素子の構成部材が抵抗素子９０の抵抗体９１に用いられた場合、抵抗素子９０が、所定の抵抗値を得られるように、抵抗膜２１Ｒの抵抗値を調整できる。
例えば、抵抗素子９０に含まれる抵抗膜２１Ｒの抵抗値は、メモリ素子２０にデータを書き込むための回路を用いて、調整される。
抵抗膜２１Ｒの抵抗値を変化させるために、パルスジェネレータ１０Ａと電流／電圧調整回路１０Ｂが用いられる。パルスジェネレータ１０Ａは、抵抗膜２１Ｒに印加される電流／電圧パルスを生成し、電流／電圧調整回路１０Ｂは、生成された電流／電圧パルスの電流値／電圧値及びそのパルス幅を調整する。
パルスジェネレータ１０Ａ及び電流／電圧調整回路１０Ｂは、例えば、電位供給回路１０内に設けられている。パルスジェネレータ１０Ａ及び電流／電圧調整回路１０Ｂは、セルユニットＣＵ内のメモリ素子２０にデータを書き込むために用いられる回路である。
抵抗膜２１Ｒの抵抗値が所定の抵抗値を有しているか否か判定するために、抵抗値判定回路（データ判定回路）４０Ａが、用いられる。抵抗値判定回路４０Ａは、抵抗素子が接続された抵抗線ＲＬ２の電位変動を検知することによって、抵抗素子９０の抵抗値を判定する。
抵抗値判定回路４０Ａは、例えば、第１又は第２制御回路３，４内に設けられている。抵抗値判定回路４０Ａは、セルユニットＣＵ内のメモリ素子２０の抵抗値を検知することによって、メモリ素子２０に記憶されたデータを判定するデータ判定回路である。
抵抗膜２１Ｒを含む抵抗素子９０の一端（抵抗線ＲＬ２）は、スイッチ素子ＳＷ２Ａを介して、パルスジェネレータ１０Ａ、電流／電圧調整回路１０Ｂ及び抵抗値判定回路４０Ａに接続される。抵抗膜２１Ｒを含む抵抗素子９０の他端（抵抗線ＲＬ１）は、スイッチ素子ＳＷ２Ｂを介して、グランド電位に接続される。
抵抗膜２１Ｒを含む抵抗素子９０は、スイッチ素子ＳＷ１Ａ及びスイッチ素子ＳＷ１Ｂを介して、周辺回路領域１９内に設けられた所定の回路ブロック５０に接続される。
スイッチ素子ＳＷ１Ａ，ＳＷ１Ｂ，ＳＷ２Ａ，ＳＷ２Ｂは、例えば、電界効果トランジスタである。スイッチ素子ＳＷ１Ａ，ＳＷ１Ｂ，ＳＷ２Ａ，ＳＷ２Ｂのオン／オフは、例えば、図１のステートマシーン８によって制御される。抵抗素子９０を回路ブロック５０に接続するためのスイッチ素子ＳＷ１Ａ，ＳＷ１Ｂは、抵抗素子９０の抵抗値を調整する回路１０Ａ，１０Ｂ，４０Ａに接続されるためのスイッチ素子ＳＷ２Ａ，ＳＷ２Ｂと、同時にオンすることはない。そのため、例えば、共通の制御信号で相補に制御できるように、スイッチ素子ＳＷ１Ａ，ＳＷ１ＢはＮチャネル型ＦＥＴから構成され、スイッチ素子ＳＷ２Ａ，ＳＷ２ＢはＰチャネル型ＦＥＴから構成されてもよい。
抵抗素子９０が含む抵抗膜２１Ｒの抵抗値は、例えば、抵抗変化メモリのテスト工程時又はメモリ素子に対するフォーミング（Forming）時に、調整される。
抵抗膜２１Ｒの抵抗値が調整される際、スイッチ素子ＳＷ２Ａ，ＳＷ２Ｂがオンされ、スイッチ素子ＳＷ１Ａ，ＳＷ１Ｂがオフされる。抵抗素子９０の一端は、オンしたスイッチ素子ＳＷ２Ａ，ＳＷ２Ｂによって、パルスジェネレータ１０Ａ、電流／電圧調整回路１０Ｂ及び抵抗値判定回路４０Ａに接続され、抵抗素子９０の他端は、オンしたスイッチ素子ＳＷ２Ｂによって、グランド電位に接続される。一方、抵抗素子９０は、回路ブロック５０から電気的に分離される。
パルスジェネレータ１０Ａ及び電流／電圧調整回路１０Ｂから抵抗素子９０に、抵抗膜２１Ｒの抵抗値を変化させるための電流／電圧パルスが供給される。抵抗膜２１Ｒの抵抗値がどの程度変化したか、抵抗値判定回路（データ判定回路）４０Ａによって、判定される。
抵抗値判定回路４０Ａが、抵抗素子９０の抵抗値が所定の値であると判定した場合、抵抗素子９０に対する電流／電圧パルスの供給が、例えば、ステートマシーン８によって、停止される。抵抗値判定回路４０Ａが、抵抗素子９０の抵抗値が所定の値でないと判定した場合、所定の抵抗値が得られるまで、抵抗素子９０に対する電流／電圧パルスの調整及び供給、抵抗値の判定が、繰り返し実行される。
テスト工程の後、抵抗変化メモリがメモリデバイスとして使用されている時、スイッチ素子ＳＷ２Ａ，ＳＷ２Ｂがオフされ、スイッチ素子ＳＷ１Ａ，ＳＷ１Ｂがオンされる。これによって、抵抗素子９０は、オンしたスイッチ素子ＳＷ１Ａ，ＳＷ１Ｂによって、回路ブロック５０に電気的に接続される。
一方、抵抗素子９０は、オフしたスイッチ素子ＳＷ２Ａ，ＳＷ２Ｂによって、抵抗素子の抵抗値を調整するための回路１０Ａ，１０Ｂ，４０Ａから電気的に分離される。それゆえ、パルスジェネレータ１０Ａ、電流／電圧調整回路１０Ｂ及びデータ判定回路４０Ａが、セルユニットに対するデータの書き込み／読み出しのために駆動されても、抵抗素子９０内の抵抗膜２１Ｒの抵抗値を変化させる電流／電圧パルスが、抵抗素子９０に供給されることはない。
このように、セルユニットＣＵのメモリ素子２０を駆動するための回路１０Ａ，１０Ｂ，４０Ａを用いて、メモリ素子に対するデータの書き込みと実質的に同じ動作よって、抵抗値が可変な抵抗膜（抵抗変化膜）２１Ｒを含む抵抗素子９０の抵抗値を、調整できる。
本実施形態の抵抗変化メモリにおいて、抵抗素子９０がメモリセルアレイ領域１２内のセルユニットの構成部材（抵抗変化膜）から構成される場合、抵抗素子９０は抵抗値が可変な抵抗膜２１Ｒを含む。これによって、抵抗変化膜２１を含むメモリ素子２０と同様に、抵抗素子の抵抗値を変化させることができる。それゆえ、例えば、１ｋΩ〜１ＭΩ程度の広い範囲の抵抗値を１つの抵抗素子から得ることができる。したがって、回路ブロック５０に対して所定の抵抗値を有する抵抗素子を、占有面積の増大を抑制し、所定の抵抗値で、提供できる。
また、抵抗膜２１Ｒの抵抗値は、抵抗変化メモリのデータの書き込み／読み出しに用いられる回路を用いて、調整される。それゆえ、抵抗値が可変な抵抗膜を含む抵抗素子の抵抗値を所定の抵抗値に変化させるために、新たな回路を抵抗変化メモリのチップ内部又は外部に設ける必要はない。
したがって、本実施形態の抵抗変化メモリによれば、抵抗変化メモリのセルユニットと同じ構成部材が抵抗素子に用いられた場合、小さい占有面積で、高い抵抗値の抵抗素子を提供できる。
（４） 製造方法
図２０Ａ乃至図２２を用いて、本実施形態の抵抗変化メモリの製造方法について説明する。
ここでは、メモリセルアレイ領域１２、引き出し領域１５及び抵抗素子領域１７の製造工程について、述べる。
（ａ） 製造方法１
図２０Ａ乃至図２０Ｃを用いて、本実施形態の抵抗変化メモリの製造方法１を説明する。図２０Ａ乃至図２０Ｃは、本実施形態の抵抗変化メモリの製造方法の一工程をそれぞれ示している。図２０Ａ乃至図２０Ｃにおいて、メモリセルアレイ領域１２、引き出し領域１５及び抵抗素子領域１７の主要部が図示されている。各図において、メモリセルアレイ領域１２に関して、第１方向に沿う断面と第２方向に沿う断面とが、それぞれ図示されている。
図２０Ａに示されるように、導電層６０が、例えば、ＣＶＤ（Chemical Vapor Deposition）法又はスパッタ法が用いられて、層間絶縁膜１１（または、基板）上に堆積される。
導電層６０は、メモリセルアレイ領域１２における制御線、引き出し領域１５内における配線、抵抗素子領域１７内における抵抗線となる。
基板上の導電層６０に、セルユニットを形成するための複数の層（膜）が、例えば、ＣＶＤ（Chemical Vapor Deposition）法やスパッタ法などが用いられて、順次堆積される。
例えば、ｐｉｎダイオードが、セルユニットを構成する非オーミック素子として、形成される場合、図４に示されるセルユニットの接続関係に応じて、ｎ型半導体層、真性半導体層及びｐ型半導体層が、所定の順序で積層される。
ｐｉｎダイオード上に、メモリ素子が設けられる場合、半導体層上に、メモリ素子の下部電極層、抵抗変化膜及び上部電極層が、順次堆積される。抵抗変化膜は、例えば、スパッタ法、ＣＶＤ法、ＡＬＤ（Atomic Layer Deposition）法、ＭＯＣＶＤ（Metal-Organic CVD）法などが用いられて、形成される。下部及び上部電極層は、例えば、スパッタ層を用いて形成される。このように、導電層６０上に、セルユニットの構成部材としての積層体１００が、形成される。
尚、半導体層と電極層との間に、シリサイド層が形成されてもよい。また、拡散防止層や接着層が、積層体１００の上部、メモリ素子の電極層と非オーミック素子の構成部材との間、非オーミック素子の構成部材と導電層との間に、設けられてもよい。拡散防止層は、ある部材の構成原子が他の部材へ拡散するのを抑制する。接着層は、部材間の接合力を高め、部材間の剥離を抑制する。
導電層６０上の構成部材１００は、フォトリソグラフィ技術及び側壁転写加工技術などのマスクパターン形成技術や、ＲＩＥ（Reactive Ion Etching）法を用いて、加工される。
この加工によって、図２０Ｂに示されるように、メモリセルアレイ領域１２において、第２方向に延在する積層体１００Ａが形成される。積層体１００Ａの形成に伴って、積層体１００Ａの下方の導電層が加工される。メモリセルアレイ領域１２内の導電層は、第２方向に延在する複数の制御線Ｌ１に分割される。このように、層間絶縁膜１１上において、最下層の配線レベルＩＬＶ１に位置する制御線Ｌ１が、形成される。
引き出し領域１５内及び抵抗素子領域１２内の各層は、メモリセルアレイ領域１２内の積層体１００Ａ及び制御線Ｌ１に対する加工と同時に、加工される。これによって、引き出し領域１５内の導電層から、所定の形状／レイアウトの配線ＬＬ１が形成される。また、抵抗素子領域１７内の導電層から、所定の形状／レイアウトの抵抗線ＲＬ１が形成される。このように、第１の配線レベルの制御線と同時に、第１の配線レベルＩＬＶ１の配線ＬＬ１及び抵抗線ＲＬ１が、引き出し領域１５内及び抵抗素子領域１７内のそれぞれに形成される。
例えば、引き出し領域１５及び抵抗素子領域１７において、セルユニットの構成部材は、選択的に除去される。
そして、メモリセルアレイ領域１２において、第１方向に隣接する積層体１００Ａ間の溝に、ＣＶＤ法及びＣＭＰ（Chemical Mechanical Polishing）法を用いて、層間絶縁膜８０が埋め込まれる。これと同時に、引き出し領域１５及び抵抗素子領域１７において、配線Ｌ１上、抵抗線ＲＬ１上及び層間絶縁膜１１上に、層間絶縁膜８０が形成される。
図２０Ｃに示されるように、引き出し領域１５及び抵抗素子領域１７において、配線ＬＬ１及び抵抗線ＲＬ１の表面が露出するように、所定の形状を有する開口部ＣＨ，ＲＨが、フォトリソグラフィ技術及びＲＩＥ法を用いて、層間絶縁膜８０内に形成される。
層間絶縁膜８０上及びこの開口部ＣＨ，ＲＨ内に、スパッタ法及びＣＭＰ法によって、導電体が形成される。層間絶縁膜８０上の導電体を除去することによって、開口部ＣＨ，ＲＨ内のみに導電体が埋め込まれる。これによって、引き出し領域１５内に、コンタクトプラグＣＰが形成される。これと同時に、抵抗素子領域１７内に、抵抗体９１が形成される。コンタクトプラグＣＰと抵抗体９１とは、同じ材料（例えば、タングステン）から構成される。
ここで、基板表面に対して水平方向における抵抗体９１を埋め込む開口部ＲＨの寸法Ｗ１は、コンタクトプラグＣＰを埋め込む開口部（コンタクトホール）ＣＨの寸法Ｗ２より小さいことが好ましい。上述のように、抵抗体９１の抵抗値は、抵抗体９１の断面積に反比例する。それゆえ、開口部ＲＨの寸法Ｗ１がコンタクトホールＣＨの寸法Ｗ２より小さくなることで、開口部ＲＨに埋め込まれる抵抗体９１の抵抗値を高くすることができる。
この後、導電層が、例えば、スパッタ法又はＣＶＤ法によって、積層体及び層間絶縁膜８０上に、堆積される。導電層及び積層体は、フォトリソグラフィ技術及びＲＩＥ法によって、第２方向に分割するように、加工される。これによって、導電層は複数の制御線Ｌ２に分割され、第１方向に延在する複数の制御線Ｌ２が形成される。制御線Ｌ２は、基板側から数えて第２番目の配線レベルＩＬＶ２に位置する。
これとともに、制御線Ｌ２下方の積層体が、第２方向に分割される。これによって、複数のセルユニットＣＵが、第２方向に延在する制御線Ｌ１と第１方向に延在する制御線Ｌ２との間に形成される。セルユニットＣＵは、メモリ素子２０と非オーミック素子３０とから形成される積層体であり、２つの制御線Ｌ１，Ｌ２間で、メモリ素子２０と非オーミック素子３０とが直列接続される。
このように、メモリセルアレイ領域１２において、最下層のメモリセルアレイＭ１が形成される。
一方、引き出し領域１５及び抵抗素子領域１７において、層間絶縁膜８０上に堆積された導電線が加工される。引き出し領域１５において、制御線Ｌ２と同じ配線レベルＩＬＶ２に、所定の形状及びレイアウトを有する配線ＬＬ２が、コンタクトプラグＣＰ上に形成される。上層の配線ＬＬ２は、コンタクトプラグＣＰ２を介して、下方の配線レベルＩＬＶ１の配線ＬＬ１に接続される。
抵抗素子領域１７において、制御線Ｌ２と同じ配線レベルＩＬＶ２に、所定の形状及びレイアウトを有する抵抗線ＲＬ２が、抵抗体９１上に形成される。抵抗体９１は、抵抗線ＲＬ１と抵抗線ＲＬ２との間に設けられる。上層の抵抗線ＲＬ２は、抵抗体９１を経由して、下方の配線レベルＩＬＶ２の抵抗線ＲＬ１に電気的に接続される。
このように、メモリセルアレイＭ１の形成と同時に、抵抗素子９０が形成される。尚、図１８Ａ及び図１８Ｂに示されるように、セルユニットと同じ構成部材を含む抵抗素子がダミー領域内に設けられる場合、その抵抗素子の形成工程は、メモリセルアレイ領域１２に対する各工程と実質的に同じになる。
図２０Ａ乃至図２０Ｃに示される工程と実質的に同じ工程が繰り返し実行され、所定の数のメモリセルアレイが積層されたクロスポイント型メモリセルアレイが形成される。
本実施形態の抵抗変化メモリに用いられる抵抗素子９０において、その抵抗素子９０の構成要素である抵抗線ＲＬ１，ＲＬ２は、メモリセルアレイ内に含まれる制御線Ｌ１，Ｌ２と同時に形成される。
また、本実施形態の抵抗変化メモリに用いられる抵抗素子９０において、抵抗素子の構成要素である抵抗体９１は、引き出し領域１５内に含まれるコンタクトプラグＣＰと同時に、形成される。尚、コンタクトプラグと抵抗体とをそれぞれ異なる工程で形成し、コンタクトプラグＣＰには、抵抗率の低い材料を用い、抵抗体９１には、抵抗率の高い材料を用いてもよい。
このように、抵抗変化メモリの製造工程が増加することなしに、抵抗変化メモリに含まれる抵抗素子を形成できる。尚、図２０Ａ乃至図２０Ｂにおいて、抵抗素子９０を１つのみ図示しているが、これは説明の簡単化のためであり、図１１Ａ乃至図１８Ｂに示される抵抗素子を形成するために、抵抗素子領域１７内に複数の抵抗体及び抵抗線が形成されるのはもちろんである。これと同様に、引き出し領域１５においても、複数の抵抗線ＲＬ１，ＲＬ２及び複数のコンタクトプラグＣＰが形成されるのは、もちろんである。
本実施形態の抵抗変化メモリに用いられる抵抗素子において、抵抗素子の抵抗値は、メモリセルアレイの積層方向における素子の寸法を大きくすることによって、大きくされる。そのため、チップ内における抵抗素子領域１７の占有面積（表面積）は、過剰に大きくならない。
これにともなって、高い抵抗値を得るための抵抗素子の面積の増加が、メモリセルアレイ領域１２及び引き出し領域１５の占有面積を圧迫することを抑制できる。また、抵抗素子領域１７の面積の増加が、引き出し領域１５内の配線レイアウトの自由度を低下させることもない。
したがって、本実施形態の抵抗変化メモリの製造方法１によれば、製造工程の増加なしに、占有面積の増大を抑制して、高い抵抗値を有する抵抗素子を提供できる。
（ｂ） 製造方法２
図２１Ａ乃至図２１Ｄを用いて、本実施形態の抵抗変化メモリの製造方法２について説明する。図２１Ａ乃至図２１Ｄは、本実施形態の抵抗変化メモリの製造方法２における、メモリセルアレイ領域１２、引き出し領域１５及び抵抗素子領域１７に対する各製造工程をそれぞれ示している。本製造方法２において、上述の製造方法１と共通する工程についての詳細な説明は、省略する。
上述の製造方法１において、図２０Ｃに示されたように、積層体１００を第２方向に分割して、セルユニットＣＵを形成し、それと同時に、そのセルユニット上に第１方向に延在する配線Ｌ２を形成して、図２に示される第１のメモリセルアレイＭ１を形成している。但し、複数のメモリセルアレイが積層されたクロスポイント型メモリセルアレイにおいて、メモリセルアレイを一層毎に形成せずに、以下の図２１Ａ乃至図２１Ｄに示される工程を用いて、異なる配線レベルのメモリセルアレイの製造工程を共通化して、積層されたセルユニット及びメモリセルアレイを形成することが、製造工程の簡略化の観点から好ましい。
図２０Ｂに示される製造工程の後、図２１Ａに示されるように、第２方向に延在する積層体１００Ａ及び層間絶縁膜８０上に、第２の配線レベルＩＬＶ２に位置する導電層６１が、例えば、スパッタ法などを用いて、堆積される。ここで、導電層６５及びその下層の積層体１００Ａに対する加工を実行せずに、第２のメモリセルアレイのセルユニットを形成するための積層体１０１が、導電層６１上に形成される。
導電層６１上に堆積される層の積層順序は、１つの配線（導電層６１）を挟んで積層された２つのセルユニットが、図４のａ〜ｐに示される接続関係のうち、どの接続関係を有するかによって異なる。
また、図２１Ａに示されるように、引き出し領域１５及び抵抗素子領域１７において、層間絶縁膜８０内にコンタクトプラグ及び抵抗体を形成せずに、導電層６１及び積層体１０１が、層間絶縁膜８０上に順次堆積される。
図２１Ａに示される工程において、セルユニットの構成部材が、引き出し領域１５内及び抵抗素子領域１７内から除去され、層間絶縁膜８０が配線ＬＬ１及び抵抗線ＲＬ１上に堆積されている。但し、引き出し領域１５及び抵抗素子領域１７において、第１のメモリセルアレイのためのセルユニットの構成部材が、それらの領域１６，１７から除去されずに、第１のメモリセルアレイのセルユニットの構成部材上に、導電層６１及びセルユニットの構成部材１０１が堆積されてもよい。
図２１Ｂに示されるように、マスクパターンの形成及びＲＩＥ法によって、メモリセルアレイ領域１２内の積層体を第２方向に分割するための加工が、実行される。これによって、第１方向に延在する積層体１０１Ａ及び第１方向に延在する制御線Ｌ２が、第２方向に延在する制御線Ｌ１上方に、形成される。制御線Ｌ２は、基板側から２番目の配線レベルＩＬＶ２に位置する。
また、制御線Ｌ１上において第２方向に延在していた積層体が第２方向に対して加工されるため、２番目のメモリセルアレイのセルユニットとなる積層体１０１Ａが形成されるのと同じ工程において、第２方向に延在する制御線Ｌ１と第１方向に延在する制御線Ｌ２との間に、最下層のメモリセルアレイのセルユニットＣＵが形成される。
そして、メモリセルアレイ領域１２において、第２方向に隣接するセルユニットＣＵ間、第２方向に隣接する積層体１０１Ａ間に、層間絶縁膜８１が埋め込まれる。
また、引き出し領域１５及び抵抗素子領域１７において、例えば、セルユニットの構成部材及び導電層が除去され、層間絶縁膜８０上に、絶縁膜８１が堆積される。尚、導電層は、配線又は抵抗素子の構造に応じて、引き出し領域１５及び抵抗素子領域１７は残存していてもよい。
図２１Ｃに示されるように、層間絶縁膜８１及び第１方向に延在する積層体１０１Ａ上に、導電層６２及び３番目のメモリセルアレイのための構成部材（積層体）１０２が、上述と同じ手法で、堆積される。引き出し領域１５及び抵抗素子領域１７においても、層間絶縁膜８１上に、導電層６２及び積層体１０２が堆積される。
尚、抵抗素子が、抵抗体の上面が抵抗線の底面に接触する構造を有する場合、図２０Ｃに示される工程と同様に、層間絶縁膜８０，８１内に形成された開口部（コンタクトホール）内に、抵抗体が埋め込まれ、それから、抵抗体上及び層間絶縁膜上に、導電層６２が形成される。
図２１Ｄに示されるように、図２１Ｂを用いて説明した工程と同様に、２番目のメモリセルアレイと３番目のメモリセルアレイとに対する加工が同時に実行される。つまり、第１方向における加工が、図２１Ｃの積層体１０１Ａ，１０２及び導電層６２に対して実行される。
これによって、第２方向に延在する積層体１０２Ａが、導電層Ｌ３上に形成される。積層体１０２Ａは、第３のメモリセルアレイのセルユニットの構成部材である。導電層６２が第１方向に分割され、第２方向に延在する複数の制御線Ｌ３が形成される。制御線Ｌ３は、第３の配線レベルＩＬＶ３に位置する。
制御線Ｌ２と制御線Ｌ３との間の積層体が第１方向に分割され、第１方向に延在する制御線Ｌ２と第２方向に延在する制御線Ｌ３との間に、セルユニットＣＵが形成される。これによって、制御線Ｌ２と制御線Ｌ３との間に、基板側から２番目のメモリセルアレイが形成される。この後、メモリセルアレイ領域１２内に、層間絶縁膜８２が堆積される。
引き出し領域１５及び抵抗素子領域１７において、層間絶縁膜８１上の導電層は、所定の形状及びレイアウトに加工され、配線ＬＬ３及び抵抗線ＲＬ３が、層間絶縁膜８１上に形成される。この後、セルユニットの構成部材が、配線ＬＬ３及び抵抗線ＲＬ３上から除去される。尚、配線ＬＬ３及び抵抗線ＲＬ３を形成する前に、セルユニットの構成部材を導電層上から除去してもよい。
メモリセルアレイ領域１２に対する形成工程と同時に、層間絶縁膜８２が、導電層上に堆積される。そして、引き出し領域１５及び抵抗素子領域１７において、フォトリソグラフィ技術及びＲＩＥ法を用いて、その層間絶縁膜８０，８１，８２に、開口部ＣＨ，ＲＨがそれぞれ形成される。開口部ＣＨ，ＲＨが形成されることによって、配線レベルＩＬＶ１に位置する配線ＬＬ１及び抵抗線ＲＬ１の上面が露出する。また、開口部の上部の寸法は、配線レベルＩＬＶ３に位置する配線ＬＬ３及び抵抗線ＲＬ３の上面が露出するように、設定される。
この際、層間絶縁膜８０，８１，８２に対するエッチングによって、配線ＬＬ３及び抵抗線ＲＬ３がエッチングされないように、エッチング選択比が確保される。この場合、層間絶縁膜８１，８２，８３に形成される開口部ＣＨ，ＲＨの寸法において、基板表面に対して水平方向における配線レベルＩＬＶ３に位置する配線／抵抗線ＬＬ３，ＲＬ３上面より上側の寸法は、配線レベルＩＬＶ３に位置する配線／抵抗線ＬＬ３，ＲＬ３上面より下側の寸法Ｗ２，Ｗ１より大きくなる。
この後、形成された開口部ＣＨ，ＲＨ内に、導電体が埋め込まれる。これによって、引き出し領域１５内に、コンタクトプラグＺＣが形成され、抵抗素子領域１７内に、抵抗体９１が埋め込まれる。
コンタクトプラグＺＣ及び抵抗体９１は、基板表面に対して水平方向に突出した突出部９５を有する。形成された突出部９５によって、コンタクトプラグＺＣは配線ＬＬ３に接続され、抵抗体９１は抵抗線ＲＬ３に接続される。このように、基板側から奇数番目の配線レベルＩＬＶ１，ＩＬＶ３にそれぞれ位置する２つの抵抗線ＲＬ１，ＲＬ３を用いて、抵抗素子が形成される。
尚、上述したように、コンタクトプラグＺＣと同じ部材が、抵抗素子の抵抗体９１に用いられる場合、基板表面に対して水平方向における抵抗体９１の寸法Ｗ１が、コンタクトプラグＺＣの寸法Ｗ２より小さいことが好ましい。尚、本製造方法３において、コンタクトプラグＺＣ及び抵抗体９１の寸法Ｗ１，Ｗ２は、突起部９５より下方における寸法である。
この後、図２１Ａ及び図２１Ｄに示される工程が、メモリセルアレイの積層数が所定の数になるまで繰り返し実行され、本実施形態の抵抗変化メモリが作製される。
以上のように、積層された２つのメモリセルアレイに対して、共通の工程で同時に加工することによって、クロスポイント型メモリセルアレイを含む抵抗変化メモリの製造工程を簡略化できる。この場合においても、メモリセルアレイを形成するのと同時に、２つの抵抗線に接続された抵抗体を含む抵抗素子を、形成できる。
また、図２１Ｃ及び図２１Ｄに示した製造工程によって、図９Ｂ、図９Ｃ及び図１１Ｃに示されるような、突起部９５を有するコンタクトプラグを抵抗体９１に用いた抵抗素子９０を形成できる。
図２１Ａ及び図２１Ｄを用いて説明した製造方法２が、抵抗変化メモリの製造方法に用いられる場合、複数の抵抗体が直列接続された抵抗素子において、図１４Ａ乃至図１４Ｄに示される抵抗素子が抵抗変化メモリ用いられることが有効である。これは、製造方法２が用いられた場合、ある配線とこの配線の１層上の配線との間には、必ずセルユニットが形成されるからである。換言すると、配線間にセルユニットを形成しないためには、積層方向において配線間を少なくとも２層（２つの配線レベル）以上離す必要がある。尚、図１４Ａのレイアウトに対して本製造方法２が適用された場合、図１４Ｂに対応する断面構造は、図２１Ｅに示された構造になる。
本実施形態の抵抗変化メモリの製造方法２によれば、メモリセルアレイ領域１２の製造工程を簡略化でき、占有面積の増大を抑制し、高い抵抗値を有する抵抗素子を提供できる。
（ｃ） 製造方法３
図２２を用いて、本実施形態の抵抗変化メモリの製造方法３について説明する。図２２は、本実施形態の抵抗変化メモリの製造方法３における、メモリセルアレイ領域１２、引き出し領域１５及び抵抗素子領域１７の断面工程図を示している。製造方法３において、上述の製造方法１及び２と共通する工程についての詳細な説明は、省略する。
図１０Ａ、図１０Ｂ、図１８Ａ及び図１８Ｂに示したように、本実施形態の抵抗素子の構成要素として、セルユニットのメモリ素子と同じ部材が用いられてもよい。ここでは、セルユニットと同じ構成要素を含む抵抗素子の製造方法について、説明する。
図２０Ａに示される工程のように、セルユニットの構成部材が、導電層上に堆積される。この後、図２０Ｂに示される工程と同様に、積層体１００及び制御線Ｌ１が、形成される。
引き出し領域１５及び抵抗素子領域１７からセルユニットの構成部材を除去する際に、抵抗素子領域１７において、パターニングを施して、セルユニットの構成部材の一部を残存させる。
抵抗線ＲＬ１上に残存したセルユニットの構成部材９１Ｘが、抵抗素子の抵抗体となる。メモリ素子の抵抗変化膜２１と同じ部材２１Ｒが、この抵抗体９１Ｘ内に含まれ、抵抗膜２１Ｒとして用いられる。抵抗膜２１Ｒの抵抗値は、上述のように、抵抗変化メモリが形成された後のテスト工程などにおいて、調整できる。
この後、製造方法１又は製造方法２で述べられた製造工程と実質的に同じ工程によって、メモリセルアレイ領域１２、引き出し領域１５及び抵抗素子領域１７内に、層間絶縁膜が堆積された後、セルユニットの形成、制御線Ｌ１、配線ＬＬ１及び抵抗線ＲＬ１の形成が実行される。
尚、抵抗素子領域１７内において、抵抗体としての積層体９１Ｘに対する加工は、メモリセルアレイ領域１２に対する加工工程と同じ工程で実行されてもよいし、メモリセルアレイ領域１２に対する加工工程と別途の工程で実行されてもよい。
また、上述したように、ダミーセル領域内に、セルユニットの構成部材と実質的に同じ部材を含む抵抗素子が形成される場合には、その抵抗素子の形成工程は、メモリセルアレイ領域１２内のセルユニットと同じ工程で形成される。
以上の工程によって、セルユニットと同じ構成部材を含む抵抗素子が形成される。上述の製造方法１及び製造方法２と同様に、実質的な製造工程の増加なしに、抵抗変化メモリに含まれる抵抗素子を形成できる。
本実施形態の抵抗変化メモリの製造方法３によれば、上述の製造方法１及び製造方法２と同様に、製造工程の増加なしに、占有面積の増大を抑制して、高い抵抗値を有する抵抗素子を提供できる。
（５） 動作
図２３を用いて、本実施形態の抵抗変化メモリの動作について、説明する。
図２３は、２つのメモリセルアレイを示している。
メモリセルアレイＭ１は、図２のメモリセルアレイＭ１に相当し、メモリセルアレイＭ２は、図２のメモリセルアレイＭ２に相当する。セルユニットＣＵ１，ＣＵ２内のメモリ素子及び非オーミック素子（例えば、整流素子）の接続関係は、図４のａに相当する。
＜セット動作＞
メモリセルアレイＭ１内の選択セルユニットＣＵ１-selに対して書き込み（セット）動作が実行される場合について説明する。
選択セルユニットＣＵ１-selの初期状態は、例えば、消去（リセット）状態である。
また、例えば、リセット状態を高抵抗状態（１００ｋΩ〜１ＭΩ）とし、セット状態を低抵抗状態（１ｋΩ〜１０ｋΩ）とする。
選択された制御線Ｌ２（ｉ）は高電位側の電源電位Ｖｄｄに接続され、選択された制御線Ｌ１（ｊ）が低電位側の電源電位Ｖｓｓ（例えば、グランド電位）に接続される。
また、基板側から１番目の配線のうち、選択された制御線Ｌ１（ｊ）以外の非選択の制御線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）は電源電位Ｖｄｄに接続される。基板側から２番目の配線のうち、選択された制御線Ｌ２（ｉ）以外の非選択の制御線Ｌ２（ｉ＋１）は電源電位Ｖｓｓに接続される。
さらに、基板側から３番目の非選択の制御線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）は電源電位Ｖｓｓに接続される。
この時、選択セルユニットＣＵ１-sel内の整流素子（例えば、ダイオード）には、順バイアスが印加される。そのため、定電流源１２からのセット電流Ｉ-setは選択セルユニットＣＵ１-selに流れ、選択セルユニットＣＵ１-sel内のメモリ素子の抵抗値が高抵抗状態から低抵抗状態に変化する。
ここで、セット動作時において、選択セルユニットＣＵ１-sel内のメモリ素子に、例えば、３Ｖ〜６Ｖの電圧が１０ｎｓ〜１００ｎｓ程度の期間（パルス幅）、印加される。そのメモリ素子（高抵抗状態）に流すセット電流Ｉ-setの電流値は、例えば、１０ｎＡ程度で、その電流密度は、１×１０５〜１×１０７Ａ/ｃｍ２の範囲内の値にされる。
一方、メモリセルアレイＭ１内の非選択セルユニットＣＵ１-unselのうち、非選択の制御線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）と非選択の制御線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）には、逆バイアスが印加される。これと同様に、メモリセルアレイＭ２内の非選択セルユニットＣＵ２-unselのうち、選択された制御線Ｌ２（ｉ）と非選択の制御線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）には、逆バイアスが印加される。
尚、選択された制御線Ｌ２（ｉ）と非選択の制御線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）との間に接続されるセルユニット内の整流素子は、その端子間の電位差が、実質的にゼロ（Ｖｄｄ−Ｖｄｄ）にされる。これと同様に、選択された制御線Ｌ１（ｊ）と非選択の制御線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の整流素子は、その端子間の電位差が、実質的にゼロ（Ｖｓｓ−Ｖｓｓ）にされる。
＜リセット動作＞
次に、メモリセルアレイＭ１内の選択セルユニットＣＵ１-selに対して消去（リセット）動作を行う場合について説明する。
選択された制御線Ｌ２（ｉ）は高電位側の電源電位Ｖｄｄに接続され、選択された制御線Ｌ１（ｊ）は低電位側の電源電位Ｖｓｓに接続される。
また、基板側から１番目の配線のうち、選択された制御線Ｌ１（ｊ）以外の非選択の制御線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）は電源電位Ｖｄｄに接続される。基板側から２番目の配線のうち、選択された制御線Ｌ２（ｉ）を除いた非選択の制御線Ｌ２（ｉ＋１）は電源電位Ｖｓｓに接続される。
さらに、基板側から３番目の非選択の制御線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）は電源電位Ｖｓｓに接続される。
この時、選択セルユニットＣＵ１-sel内の整流素子には、順バイアスが印加されるため、定電流源１２からのリセット電流Ｉ-resetが選択セルユニットＣＵ１-selに流れ、選択セルユニットＣＵ１-sel内のメモリ素子の抵抗値が低抵抗状態から高抵抗状態に変化する。
ここで、リセット動作時において、選択セルユニットＣＵ１-sel内のメモリ素子には、０．５Ｖ〜３Ｖの電圧が２００ｎｓ〜１μｓ程度の期間（パルス幅）、印加される。そのメモリ素子（低抵抗状態）に流すリセット電流Ｉ-resetの電流は、１μＡ〜１００μＡ程度であり、電流密度としては、１×１０３〜１×１０６Ａ/ｃｍ2の範囲内の値にされる。
一方、メモリセルアレイＭ１内の非選択セルユニットＣＵ１-unselのうち、非選択の制御線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）と非選択の制御線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の整流素子には、逆バイアスが印加される。これと同様に、メモリセルアレイＭ２内の非選択セルユニットＣＵ２-unselのうち、選択された制御線Ｌ２（ｉ）と非選択の制御線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）との間に接続されるセルユニット内の整流素子には、逆バイアスが印加される。
尚、選択された制御線Ｌ２（ｉ）と非選択の制御線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）との間に接続されるセルユニット内の整流素子は、その端子間の電位差が、実質的にゼロ（Ｖｄｄ−Ｖｄｄ）にされる。これと同様に、選択された制御線Ｌ１（ｊ）と非選択の制御線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の整流素子は、その端子間の電位差が、実質的にゼロ（Ｖｓｓ−Ｖｓｓ）にされる。
尚、セット電流Ｉ-setの電流値とリセット電流I-resetの電流値とは互いに異なる。また、メモリ素子のセット／リセット動作が、電流／電圧のパルス幅に依存する場合、セット電流のパルス幅とリセット電流のパルス幅は、互いに異なる。選択セルユニットＣＵ１-sel内のメモリ素子に印加される電圧値、電流値又は期間（パルス幅）の大きさは、メモリ素子を構成する材料に依存する。
セット／リセット動作において、図４のａ〜ｐに示されるスタックされたセルユニットの構成のうち、選択セルユニットに所定の電位差を印加でき、非選択セルユニットに逆バイアス又は０Ｖの電位差を印加できる接続関係を有していれば、非選択セルユニットに接続された配線に低電位側の電源電位Ｖｓｓより大きい電位を印加して、その配線を次の動作のためにあらかじめ充電してもよい。これによって、次の動作サイクルにおける配線を充電するための時間が削減され、メモリの動作を高速化できる。
＜読み出し動作＞
次に、メモリセルアレイＭ１内の選択セルユニットＣＵ１-selに対して読み出し動作を行う場合について説明する。
選択された制御線Ｌ２（ｉ）は高電位側の電源電位Ｖｄｄに接続され、選択された制御線Ｌ１（ｊ）は低電位側の電源電位Ｖｓｓに接続される。
また、基板側から１番目の配線のうち、選択された制御線Ｌ１（ｊ）以外の残りの非選択の制御線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）は電源電位Ｖｄｄに接続される。基板側から２番目の配線のうち、選択された制御線Ｌ２（ｉ）以外の非選択の制御線Ｌ２（ｉ＋１）は電源電位Ｖｓｓに接続される。
さらに、基板側から３番目の非選択の制御線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）は電源電位Ｖｓｓに接続される。
この時、選択セルユニットＣＵ１-sel内の整流素子（例えば、ダイオード）には、順バイアスが印加される。そのため、定電流源１２からの読み出し電流Ｉ-readが選択セルユニットＣＵ１-sel内のメモリ素子（高抵抗状態又は低抵抗状態）に流れる。
したがって、例えば、メモリ素子に読み出し電流Ｉ-readが流れているときのセンスノードの電位変化を検出することにより、そのメモリ素子のデータ（抵抗値）を読み出すことができる。
ここで、読み出し電流Ｉ-readの値は、読み出し時にメモリ素子の抵抗値が変化しないように、セット電流Ｉ-setの値及びリセット電流Ｉ-resetの値よりも十分に小さいことが必要である。また、メモリ素子の抵抗値の変化が、電流のパルス幅に依存する場合には、読み出し電流のパルス幅が、メモリ素子の抵抗値の変化が生じないパルス幅に設定されることが必要である。
読み出し時にも、セット／リセット時と同様に、メモリセルアレイＭ１内の非選択セルユニットＣＵ１-unselのうち、非選択の制御線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）と非選択の制御線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の整流素子には、逆バイアスが印加される。また、メモリセルアレイＭ２内の非選択セルユニットＣＵ２-unselのうち、選択された制御線Ｌ２（ｉ）と非選択の制御線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）との間に接続されるセルユニット内の整流素子にも、逆バイアスが印加される。
以上のように、抵抗変化メモリのセット／リセット動作、及び読み出し動作が実行される。
図１９を用いて説明したように、抵抗素子がメモリ素子の抵抗変化膜と同じ材料からなる抵抗膜を含む場合、セット動作／リセット動作と同様の動作によって、抵抗素子の抵抗値を調整できる。つまり、抵抗値が可変な抵抗膜を含む抵抗素子に対して、セット動作と同じ動作を実行することによって、その抵抗素子の抵抗値を低くでき、抵抗素子に対してリセット動作と同じ動作を実行することによって、その抵抗素子の抵抗値を高くできる。
以上のように、本実施形態に係る抵抗変化メモリによれば、占有面積の増大を抑制して、高い抵抗値の抵抗素子を実現できる。
［その他］
本実施形態は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
１：抵抗変化メモリ、２：クロスポイント型メモリセルアレイ、１１：基板、ＣＵ：セルユニット、２０：メモリ素子、２１：抵抗変化膜、２５，２６：電極層、３０：非オーミック素子、９０：抵抗素子、９１：抵抗体、ＲＬ１，ＲＬ２：抵抗線、Ｌ１，Ｌ２：制御線、ＬＬ１，ＬＬ２：配線。

Claims (5)

  1. 基板上に設けられるメモリセルアレイ領域と、
    前記基板上に設けられる抵抗素子領域と、
    第１の配線レベルに位置し、第１の方向に延びる第１の制御線と、前記第１の配線より上方の第２の配線レベルに位置し、前記第１方向に交差する第２の方向に延びる第２の制御線と、前記第１の制御線と前記第２の制御線との間に設けられた第１のセルユニットとを含み、前記メモリセルアレイ領域に設けられる第１のメモリセルアレイと、
    前記第２の制御線と、前記第２の配線レベルより上方の第３の配線レベルに位置し、前記第１の方向に延びる第３の制御線と、前記第２の制御線と前記第３の制御線との間に設けられた第２のセルユニットとを含み、前記第１のメモリセルアレイ上に積層される第２のメモリセルアレイと、
    前記第１乃至第３の配線レベルのうち少なくとも２つの配線レベルに設けられる少なくとも２つの抵抗線と、前記抵抗線間に設けられ、前記第１のセルユニットの構成部材又はコンタクトプラグの構成部材のいずれか一方と同じ構成部材を含む少なくとも１つの抵抗体と、を有し、前記抵抗素子領域内に設けられる抵抗素子と、
    を具備することを特徴とする抵抗変化メモリ。
  2. 前記抵抗素子は、前記第１の配線レベルに位置する第１の抵抗線と、前記第３の配線レベルに位置する第２の抵抗線と、前記第１の配線レベルに位置する第３の抵抗線と、前記第１の抵抗線と前記第２の抵抗線との間に設けられる第１の抵抗体と、を有することを特徴とする請求項１に記載の抵抗変化メモリ。
  3. 前記抵抗素子は、前記第１の配線レベルに位置する第１の抵抗線と、前記第２の配線レベルに位置する第２の抵抗線と、前記第１の配線レベルに位置する第３の抵抗線と、前記第２の抵抗線と前記第３の抵抗線との間に設けられる第１の抵抗体と、前記第２の抵抗線と前記第３の抵抗線との間に設けられる第２の抵抗体と、を有することを特徴とする請求項１に記載の抵抗変化メモリ。
  4. 前記複数の抵抗線は、前記抵抗素子領域内でらせん状の構造を有し、前記抵抗体は、異なる配線レベルに設けられた前記抵抗線を接続する、ことを特徴とする請求項１乃至３のいずれか１項に記載の抵抗変化メモリ。
  5. 前記メモリ素子に前記メモリ素子の抵抗値を変化させる電流パルス又は電圧パルスを印加するパルスジェネレータと、
    前記メモリ素子の抵抗値を判定する抵抗値判定回路とを、さらに具備し、
    前記積層体が前記第１の抵抗体に用いられた場合、前記パルスジェネレータと前記抵抗値判定回路とを用いて、前記積層体からなる前記抵抗体の抵抗値を調整する、ことを特徴とする請求項１乃至４のいずれか１項に記載の抵抗変化メモリ。
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