JP2010287872A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

不揮発性半導体記憶装置及びその製造方法 Download PDF

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Abstract

【課題】 大容量で安価に作製可能な３次元メモリセルアレイを備えた不揮発性半導体記憶装置を提供する。
【解決手段】 可変抵抗素子を備えた２端子型メモリセルの３次元メモリセルアレイ１が、Ｚ方向に隣接するメモリセルの各一端が、Ｘ及びＹ方向に夫々複数配置されＺ方向に延伸する中間選択線の１つに接続し、Ｚ方向の同じ位置の各メモリセルの他端が、Ｚ方向に複数配置された第３選択線の１つに共通に接続して構成され、選択トランジスタがＸ及びＹ方向に夫々複数配置した２次元アレイ２がメモリセルアレイ１に対してＺ方向に隣接し、Ｘ方向に隣接する複数の選択トランジスタのゲートが第１選択線に共通に接続し、Ｙ方向に隣接する複数の選択トランジスタのドレインが第２選択線に共通に接続し、複数の選択トランジスタのソースが中間選択線に各別に接続し、第１選択線がＸデコーダに、第２選択線がＹデコーダに、第３選択線がＺデコーダに夫々接続する。
【選択図】 図１６

Description

本発明は、不揮発性の可変抵抗素子を備えた２端子型のメモリセルが、互いに直交する第１方向、第２方向、及び、第３方向に夫々複数３次元マトリクス状に配置された３次元メモリセルアレイを備えた不揮発性半導体記憶装置、及び、その製造方法に関し、特に、メモリセルを構成する２端子型の可変抵抗素子が電圧印加によって両端間の電気抵抗で規定される抵抗状態が２以上の異なる状態間で可逆的に変化し、当該状態が不揮発的に保持可能な不揮発性半導体記憶装置、及び、その製造方法に関する。
携帯用電子機器等のモバイル機器の普及とともに、電源オフ時にも記憶したデータを保持することのできる大容量で安価な不揮発性メモリとしてフラッシュメモリが広く使用されている。しかし近年、フラッシュメモリの微細化限界が見えてきており、ＭＲＡＭ（磁気抵抗変化メモリ）、ＰＣＲＡＭ（相変化メモリ）、ＣＢＲＡＭ（固体電解質メモリ）、ＲＲＡＭ（抵抗変化メモリ：ＲＲＡＭは登録商標）等の不揮発性メモリの開発が盛んに行われている。これらの不揮発性メモリの中でもＲＲＡＭは、高速書き換えが可能であり、材料に単純な二元系の遷移金属酸化物が使用可能なため作製が容易であり、既存のＣＭＯＳプロセスとの親和性が高いことに利点があることから注目されている。
ＲＲＡＭのような２端子型の可変抵抗素子を使ったメモリセルで構成される記憶装置において、最も大容量化が可能なメモリセル構造とメモリセルアレイ構造の組み合わせは、単体の可変抵抗素子で構成される１Ｒ型のメモリセルを互いに直交する配線の交差部分に形成するクロスポイント型メモリセルアレイである。１Ｒ型のメモリセルは、メモリセル中に可変抵抗素子を流れる電流を制限する素子が存在しないため、容易に複数層のクロスポイント型メモリセルアレイを上下に積層して３次元メモリセルアレイを構成することができる（例えば、下記の特許文献１参照）。しかし、１Ｒ型メモリセルは、電流制限素子が存在しないため、選択された２本の配線間に形成されているメモリセル以外の非選択配線に接続するメモリセルを介して寄生電流（回り込み電流）が流れるため、該寄生電流が選択メモリセルを流れる読み出し電流に重畳して、読み出し電流が判別困難または不能となる問題がある。
１Ｒ型メモリセルにおける寄生電流対策として、可変抵抗素子に直列にトランジスタを接続して１Ｔ１Ｒ型のメモリセル構造とする方法、或いは、可変抵抗素子に直列にダイオード、バリスタ等の電流制限素子を接続して１Ｄ１Ｒ型のメモリセル構造とする方法がある。１Ｔ１Ｒ型メモリセルは、可変抵抗素子に流れる電流の大きさ、方向の制御が可能であり制御性に優れるが、占有面積が大きく容易に多層構造をとることができないため、メモリ容量は、チップ面積と設計ルールに制限される。一方、１Ｄ１Ｒ型メモリセルは、加工を最適化することでクロスポイント構造による最少面積単位素子が形成され、例えば下記特許文献２に示すように、多層化も可能であることから、大容量化に適している。
米国特許出願公開第２００５／０２３０７２４号明細書 特開２００９−４７２５号公報
しかし、従来のクロスポイント型メモリセルアレイを多層化して３次元メモリセルアレイを構成する場合、積層数が増加すると最少サイズのパータンを形成するため高価な最先端露光装置によるフォトリソグラフィ工程が積層数に比例して増加するため、コストメリットに限界がある。
更に、メモリセルアレイは、２次元構造か３次元構造かに拘らず、メモリセルアレイ中の特定のアドレスのメモリセルに情報を書き込み、読み出すためのデコーダが必要である。従来のクロスポイント型メモリセルアレイを多層化した場合、２次元構造では、ワード線とビット線は夫々、１次元的に１方向に配列していたが、３次元構造になるとワード線とビット線は夫々、２次元的に積層方向にも配列されるため、例えば、特許文献２の図５〜図７に示されるように、少なくともワード線とビット線の一方を、２次元的にデコードする回路が必要となり、デコーダの回路構成が複雑化し、専有面積も増大し、チップコストの増大を招くことになる。
従って、大容量で安価なＲＲＡＭを実現するためには、１Ｄ１Ｒ型メモリセルが実現でき、且つ、多層化によるマスク工程の増加のない新規なメモリセルアレイ構造と単純なデコーダ回路構成の提案が必要となる。
本発明は、従来のクロスポイント型メモリセルアレイを多層化した３次元メモリセルアレイにおける問題点に鑑みてなされたものであり、その目的は、大容量で安価に作製可能な３次元メモリセルアレイを備えた不揮発性半導体記憶装置を提供することにある。
上記目的を達成するため、本発明では、不揮発性の可変抵抗素子を備えた２端子型のメモリセルが、互いに直交する第１方向、第２方向、及び、第３方向に夫々複数、３次元マトリクス状に配置され、前記第３方向に隣接する複数の前記メモリセルの各一端が、前記第１方向と前記第２方向に夫々複数２次元マトリクス状に配置され前記第３方向に延伸する中間選択線の対応する１つに共通に接続し、前記第３方向の同じ位置に前記第１方向と前記第２方向に２次元マトリクス状に配置された複数の前記メモリセルの他端の夫々が、前記第３方向に複数配置された第３選択線の１つに共通に接続し、選択トランジスタが前記第１方向と前記第２方向に夫々複数２次元マトリクス状に、前記メモリセルの配置領域に対して前記第３方向に隣接して配置され、前記第１方向に隣接する複数の前記選択トランジスタのゲートが、前記第２方向に複数配置され前記第１方向に延伸する第１選択線の１つに共通に接続し、前記第２方向に隣接する複数の前記選択トランジスタのドレイン及びソースの一方が、前記第１方向に複数配置され前記第２方向に延伸する第２選択線の１つに共通に接続し、複数の前記選択トランジスタのドレイン及びソースの他方が、前記中間選択線に各別に接続し、前記複数の第１選択線が、前記第１選択線を選択する第１デコーダに接続し、前記複数の第２選択線が、前記第２選択線を選択する第２デコーダに接続し、前記複数の第３選択線が、前記第３選択線を選択する第３デコーダに接続していることを特徴とする不揮発性半導体記憶装置を提供する。
更に、上記特徴の不揮発性半導体記憶装置は、所定の基板上に、２次元マトリクス状に配置された前記選択トランジスタ、前記第１デコーダ、前記第２デコーダ、及び、前記第３デコーダが形成され、３次元マトリクス状に配置された複数の前記メモリセルが、前記選択トランジスタの配置領域の上方に形成され、前記第１方向と前記第２方向が前記基板の表面と平行し、前記第３方向が前記基板の表面と直交しているのが好ましい。
上記特徴の不揮発性半導体記憶装置によれば、複数のメモリセルを第１方向と第２方向に夫々複数２次元マトリクス状に配列した２次元メモリセルアレイを第３方向に多層化して３次元メモリセルアレイを形成する場合に、２次元メモリセルアレイの各層においては、２次元メモリセルアレイ中の各メモリセルに接続する２次元メモリセルアレイと平行な面内に存在する選択線は第３選択線だけであり、第３選択線は２次元メモリセルアレイの全てのメモリセルに共通に接続し、また、各メモリセルに接続する他の配線は、２次元メモリセルアレイと平行な面と直交する中間選択線であるので、２次元メモリセルアレイの各層の形成時において、第３選択線を必ずしも最小加工寸法で形成する必要がなく、３次元メモリセルアレイを形成する場合に高価な最先端露光装置によるフォトリソグラフィ工程を各層で夫々使用する必要がなく、製造コストの高騰を抑制できる。
また、従来のクロスポイント型メモリセルアレイを多層化した３次元メモリセルアレイでは、メモリセルの一方端と接続する選択線（ワード線またはビット線）は２次元的に分散して存在するため、その選択線を選択するためのデコーダが複雑化するが、本発明では、２次元マトリクス状に分散して配列された中間選択線には、各別に対応する選択トランジスタが同様に２次元マトリクス状に分散して配置されているため、個々の選択トランジスタによって任意の中間選択線が選択可能な構成となっている。そして、選択トランジスタのゲートと接続する第１選択線と、中間選択線と接続していない側のドレインまたはソースと接続する第２選択線によって、選択トランジスタが選択されることで、２次元マトリクス状に分散して配列された中間選択線が任意に選択可能な構成となっている。ここで、第１選択線と第２選択線は、何れも１次元的に配列しているため、そのデコーダは、従来の２次元メモリセルアレイのデコーダと同様の回路構成のものが使用可能である。更に、第３選択線は、第３方向に１次元的に配置されているため、そのデコーダは多層化された２次元メモリセルアレイの少なくとも１つを単純に選択できれば良いので、簡単な回路構成で実現可能である。
つまり、上記特徴の不揮発性半導体記憶装置によれば、３次元メモリセルアレイと選択トランジスタの２次元アレイを組み合わせることにより、デコーダを３次元メモリセルアレイの３つの方向成分に分解して構成できるため、デコーダをメモリセルと同様に多重化でき、従来のクロスポイント型メモリセルアレイを多層化した３次元メモリセルアレイのデコーダと比較してデコーダの専有面積を抑制でき、チップコストの削減が一層図れることになる。
更に、上記特徴の不揮発性半導体記憶装置は、前記メモリセルが、前記可変抵抗素子と２端子型の電流制御素子を直列接続して構成されていることが好ましい。本発明の３次元メモリセルアレイは、中間選択線と第３選択線との間の３次元的なクロスポイント型メモリセルアレイとなっているため、メモリセルが所謂１Ｒ型の場合には、従来２次元のクロスポイント型メモリセルアレイと同様の寄生電流の問題が生じるため、例えば、読み出し時の動作マージンを確保するための回路的な工夫が必要となるところ、可変抵抗素子と電流制御素子を直列接続した所謂１Ｄ１Ｒ型メモリセルとすることで、寄生電流の問題を解消することができる。尚、前記電流制御素子が、多結晶シリコンのＰＮ接合、多結晶シリコンと金属または金属シリサイドのショットキー接合、或いは、金属酸化物半導体と金属のショットキー接合によるダイオードで構成されていると、簡単な製造工程の追加で、１Ｒ型メモリセルを１Ｄ１Ｒ型とすることができ、より好ましい。
更に、上記特徴の不揮発性半導体記憶装置は、前記中間選択線が柱状の導電体で形成され、前記可変抵抗素子が、前記第３方向に分離して複数、前記柱状の導電体の外周面に沿って環状に形成され、前記可変抵抗素子の一端が前記柱状の導電体と接続していることが好ましく、更に、前記電流制御素子が、前記第３方向に分離して複数、前記可変抵抗素子の外周面に沿って環状に形成されていることが好ましい。
更に、複数の前記第３選択線の夫々が、前記第１方向及び前記第２方向に平面的に拡張する平板状の導電体で形成され、前記第１方向及び前記第２方向に平面的に拡張する平板状の層間絶縁膜によって前記第３方向に分離され、平板状の前記第３選択線と前記層間絶縁膜が交互に積層された積層構造に対して前記第３方向に貫通する貫通孔が、前記第１方向と前記第２方向に夫々複数２次元マトリクス状に配列するように形成され、前記貫通孔の夫々に柱状の前記中間選択線が前記第３選択線と接触せずに貫通するように設けられ、前記貫通孔内の前記中間選択線と前記第３選択線の間の環状部分に前記メモリセルが形成されていることが好ましい。
当該本発明では、第３方向に対するメモリセルの分離が、層間絶縁膜によってなされるため、第３方向でのメモリセル間の離間距離は、層間絶縁膜の膜厚で規定されることになる。従って、可変抵抗素子や電流制御素子を柱状の導電体の外周面に沿って環状に形成することで、各素子幅は、平板状の導電体の膜厚で規定され、各素子長は、柱状の導電体の外周面に沿って形成する各膜厚で規定されるため、従来のようにエッチング加工精度の制約を受けることなく、メモリセルを３次元的に形成することができる。
ところで、平板状の導電体は金属であっても、不純物拡散により低抵抗化した半導体であっても良く、メモリセルが１Ｒ型の場合には金属を使用し、メモリセルが１Ｄ１Ｒ型の場合には、形成する電流制御素子に応じた導電材料を使用すれば良い。第３選択線を平板状に形成することで、従来のクロスポイント型メモリセルアレイのような線状の選択線でなくなるため、例えば、第３選択線を不純物拡散した多結晶シリコンで形成しても配線抵抗の低抵抗化が可能となり、メモリセルへのデータの書き込み或いは読み出しに伴う電気的特性の高性能化が図れる。
更に、上記特徴の不揮発性半導体記憶装置は、前記可変抵抗素子が、両端を第１電極と第２電極によって挟持された金属酸化膜で構成され、前記第１電極と前記第２電極間に電圧印加することで前記両電極間の電気抵抗で規定される抵抗状態が２以上の異なる状態間で可逆的に変化することが好ましく、更には、前記金属酸化物として、Ｎｉ、Ｃｏ、Ｔｉ、Ｔａ、Ｈｆ、Ｃｕ、Ｚｒ、Ａｌ、及び、Ｎｂから選択される１つの元素の酸化物を用いることが好ましい。
当該不揮発性半導体記憶装置によれば、高速書き換え可能な大容量ＲＲＡＭを安価に提供できる。特に、可変抵抗素子材料として、単純な二元系の遷移金属酸化物を使用することで、可変抵抗素子の作製が容易化され、更なる製造コストの低廉化が可能となる。
更に、前記貫通孔内の前記中間選択線と前記第３選択線の間の環状部分に環状の金属酸化物からなる前記可変抵抗素子が、径方向に酸素欠損濃度の分布を有し、外周側の酸素欠損濃度が内周側の酸素欠損濃度より低くなるように形成されていることが好ましい。酸素欠損の少ない金属酸化物は絶縁体的な性質を示し、逆に、酸素欠損の多い金属酸化物は半導体もしくは導電体的性質を示し、酸素欠損の多い金属酸化物とその内周側の電極材料とはオーミック接触し、酸素欠損の少ない金属酸化物とその外周側の電極材料とは非オーミック接触する。内周側の電極と外周側の電極間に電圧印加すると非オーミック接触界面の特性が変化することで、両電極間の抵抗特性が変化する。ここで、金属酸化物とその内周側の電極材料、及び、金属酸化物とその外周側の電極材料の両方の界面で電圧印加による抵抗変化が発生すると制御不能或いは困難となるので、片側の界面はオーミックであることが好ましい。この結果、金属酸化物が径方向に酸素欠損濃度の分布を有することで、良好な抵抗変化特性が得られる。
更に、酸素欠損濃度を有する前記可変抵抗素子と前記第３選択線の間の環状部分に環状のトンネル絶縁膜が形成されるのも好ましい。これにより、トンネル絶縁膜が前記可変抵抗素子と前記第３選択線に挟持された構造の双方向型の電流制限素子が形成され、メモリセルに対して双方向に書き込み電流を通流可能な１Ｄ１Ｒ型のメモリセルを構成できる。これにより、データの書き込み動作において、可変抵抗素子の低抵抗化と高抵抗化で、両端に印加する電圧を互いに逆極性とするバイポーラ動作が可能となる。
更に、平板状の導電体が金属である場合、前記平板状の金属導電体の前記貫通孔に面する環状の端縁部が酸化されて、金属酸化物の可変抵抗材料となって前記可変抵抗素子が形成されるのも好ましい。この場合、第３選択線として形成された金属導電体の貫通孔に面する環状の端縁部が酸化されて可変抵抗素子となるので、当該可変抵抗素子も第３選択線と同様に平板状の層間絶縁膜によって第３方向に分離することができる。
更に、前記平板状の金属導電体の環状の端部が酸化され形成された前記可変抵抗素子と柱状の前記中間選択線の間の環状部分に環状のトンネル絶縁膜が形成されるのも好ましい。これにより、トンネル絶縁膜が前記可変抵抗素子と前記中間選択線に挟持された構造の双方向型の電流制限素子が形成され、メモリセルに対して双方向に書き込み電流を通流可能な１Ｄ１Ｒ型のメモリセルを構成できる。これにより、データの書き込み動作において、可変抵抗素子の低抵抗化と高抵抗化で、両端に印加する電圧を互いに逆極性とするバイポーラ動作が可能となる。
更に、上記特徴の不揮発性半導体記憶装置は、前記選択トランジスタが、所定の基板上に前記第２方向に分離して形成されたドレイン及びソースと、ドレインとソース間のチャンネル領域上にゲート絶縁膜を介して形成されたゲートからなるプレーナ型のＭＯＳトランジスタであり、前記第１方向に隣接する前記選択トランジスタのゲートが直線状に連結して前記第１選択線を構成し、前記第２方向に隣接する前記選択トランジスタのドレイン及びソースの内の一方が、前記選択トランジスタ上の層間絶縁膜に形成されたコンタクト孔に充填された導電体を介して共通の前記第２選択線に接続し、前記選択トランジスタのドレイン及びソースの内の他方が、各別に前記中間選択線に接続することが好ましい。
当該不揮発性半導体記憶装置によれば、選択トランジスタを周辺に配置するデコーダを構成するＭＯＳトランジスタと同じ製造工程で作製でき、選択トランジスタ作製用に特別の製造プロセスを必要とせず、既存のＣＭＯＳプロセスとの親和性が高い。
更に、上記特徴の不揮発性半導体記憶装置は、前記選択トランジスタが、所定の基板上に前記第３方向に分離して形成されたドレイン及びソースと、ドレインとソース間に前記第３方向に延伸する柱状に形成されたチャンネル領域の外周に環状のゲート絶縁膜を介して形成された環状のゲートからなる縦型のＭＯＳトランジスタであり、前記第１方向に隣接する前記選択トランジスタのゲートの外縁同士が連結して前記第１選択線を構成し、前記第２方向に隣接する前記選択トランジスタのドレイン及びソースの内の前記基板寄りに位置する一方が直線状に連結して前記第２選択線を構成し、前記選択トランジスタのドレイン及びソースの内の前記基板寄りでない他方が、各別に前記中間選択線に接続することが好ましい。
当該不揮発性半導体記憶装置において、選択トランジスタをプレーナ型のＭＯＳトランジスタで構成した場合に、１つの選択トランジスタの専有領域内で、第２選択線と選択トランジスタのドレイン及びソースの一方との接続用のコンタクト孔と中間選択線とを平面的に分離する必要から、各選択トランジスタの専有面積が大きくなるが、選択トランジスタを縦型のＭＯＳトランジスタで構成することにより、第２選択線と選択トランジスタのドレイン及びソースの一方との接続個所と、中間選択線とを平面的に分離する必要がなく、第３方向に重ねて配置できるため、各選択トランジスタの専有面積を小さくでき、その分、３次元メモリセルアレイの専有面積も小さくできる。また、第２選択線と選択トランジスタのドレイン及びソースの一方との接続用のコンタクト孔が不要となり、選択トランジスタ、第１選択線、及び、第２選択線の構造をより単純化できる。従って、選択トランジスタの作製に特別な工程が必要となるものの、メモリセルアレイの専有面積の縮小化によって記録容量の更なる高密度実装が可能となる。
更に、上記目的を達成するため、本発明では、上記特徴の大容量で安価に作製可能な３次元メモリセルアレイを備えた不揮発性半導体記憶装置を製造するための製造方法が提供される。具体的には、選択トランジスタを互いに直交する第１方向と第２方向に夫々複数２次元マトリクス状に配列して形成する工程と、前記第１方向に隣接する複数の前記選択トランジスタのゲートが共通に接続する前記第１方向に延伸する第１選択線を、前記第２方向に複数配列させて形成する工程と、前記第２方向に隣接する複数の前記選択トランジスタのドレイン及びソースの一方が共通に接続する前記第２方向に延伸する第２選択線を、前記第１方向に複数配列させて形成する工程と、複数の前記選択トランジスタのドレイン及びソースの他方に各別に接続し、前記第１方向と前記第２方向の両方と直交する第３方向に延伸する中間選択線を前記第１方向と前記第２方向に夫々複数２次元マトリクス状に配列させて形成する工程と、前記第１選択線を選択する第１デコーダを形成する工程と、前記第２選択線を選択する第２デコーダを形成する工程と、前記第３方向に複数配置された第３選択線を選択する第３デコーダを形成する工程と、不揮発性の可変抵抗素子を備えた２端子型のメモリセルを、前記第１方向、前記第２方向、及び、前記第３方向に夫々複数、３次元マトリクス状に配列させて、前記選択トランジスタの配置領域に対して前記第３方向に隣接する領域に形成する工程と、前記第３方向に隣接する複数の前記メモリセルの各一端を、前記中間選択線の対応する１つに共通に接続させる工程と、前記第３方向の同じ位置に前記第１方向と前記第２方向に２次元マトリクス状に配置された複数の前記メモリセルの他端の夫々と共通に接続するように、前記第３選択線を形成する工程と、前記複数の第１選択線を、前記第１デコーダに接続する工程と、前記複数の第２選択線を、前記第２デコーダに接続する工程と、前記複数の第３選択線を、前記第３デコーダに接続する工程と、を有することを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
更に、上記特徴の不揮発性半導体記憶装置の製造方法では、前記選択トランジスタを形成する工程において、前記選択トランジスタを所定の基板上に、前記基板表面と平行な前記第１方向と前記第２方向に夫々複数２次元マトリクス状に配列して形成し、前記第１デコーダ、前記第２デコーダ、及び、前記第３デコーダを形成する各工程において、前記第１デコーダ、前記第２デコーダ、及び、前記第３デコーダを前記基板上に形成し、前記メモリセルを３次元マトリクス状に配列させて形成する工程において、３次元マトリクス状に配置された複数の前記メモリセルが、前記選択トランジスタの配置領域の上方に形成することが好ましい。
更に、上記特徴の不揮発性半導体記憶装置の製造方法では、前記メモリセルを３次元マトリクス状に配列させて形成する工程が、層間絶縁膜とｐ型またはｎ型の不純物を拡散させた多結晶シリコン層を、前記基板表面と直交する前記第３方向に交互に複数回堆積して多層膜構造を形成する工程と、前記多層膜構造を前記第３方向に貫通し、前記選択トランジスタのドレイン及びソースの前記他方と配置が各別に整合するように前記第１方向と前記第２方向に夫々複数２次元マトリクス状に配列された貫通孔を形成する工程と、前記電流制御素子として、前記貫通孔の側壁面に露出した複数の前記多結晶シリコン層の環状の端部の夫々にＰＮ接合またはショットキー接合を有するダイオードを環状に形成する工程と、前記ダイオードが形成された後の前記貫通孔の側壁面に前記可変抵抗素子を構成する可変抵抗体膜を環状に、外側面が前記ダイオードの内側面と接するように形成する工程と、前記貫通孔の底部に堆積した前記可変抵抗体膜を除去し、前記貫通孔の内部に導電体を充填する工程を有し、前記メモリセルの夫々が、前記可変抵抗素子と前記ダイオードの直列接続により構成され、前記ダイオードが環状に形成された複数の前記多結晶シリコン層の前記ＰＮ接合またはショットキー接合より外側部分に、前記第３選択線が夫々形成され、前記貫通孔の内部に導電体を充填する工程によって、複数の前記選択トランジスタのドレイン及びソースの前記他方に各別に接続する前記中間選択線が形成されることが好ましい。
従来のクロスポイント型メモリセルアレイを多層化して３次元メモリセルアレイを形成する場合には、各層の２次元メモリセルアレイ内のメモリセルの可変抵抗素子や電流制御素子を層毎に形成する必要から、メモリセルの製造工程を多層化する層数分繰り返す必要があるが、本発明の製造方法によれば、複数層分のメモリセルを同時に形成することができ、製造工程の単純化が図れ、製造コストの低廉化が期待できる。
更に、上記特徴の不揮発性半導体記憶装置の製造方法では、前記ダイオードを環状に形成する工程において、前記貫通孔の側壁面に露出した複数の前記多結晶シリコン層の環状の端面から、前記多結晶シリコン層に予め拡散した不純物とは逆導電型の不純物を拡散させてＰＮ接合を有するダイオードを環状に形成すること、或いは、前記貫通孔の側壁面に露出した複数の前記多結晶シリコン層の環状の端面に、自己整合的にシリサイドを形成し、前記多結晶シリコン層と前記シリサイドの界面にショットキー接合を有するダイオードを環状に形成することが、好ましい。当該製造方法により、可変抵抗素子と電流制御素子を直列接続した１Ｄ１Ｒ型メモリセルが簡単な製造工程の追加によって形成されるため、寄生電流の問題を安価に解消することができる。
更に、上記特徴の不揮発性半導体記憶装置の製造方法では、前記可変抵抗体膜を環状に形成する工程において、前記貫通孔の側壁面に内接する金属酸化物からなる前記可変抵抗体膜を環状に形成し、前記可変抵抗体膜の内側壁面に接触するように前記金属酸化物より酸化され易い金属を形成して、前記金属酸化物の内周側表面を固相反応により還元し、前記金属酸化物の酸素欠損濃度を外周側より内周側の方を高くすることが、好ましい。当該製造方法により、酸素欠損の少ない金属酸化物は絶縁体的な性質を示し、逆に、酸素欠損の多い金属酸化物は半導体もしくは導電体的性質を示し、酸素欠損の多い金属酸化物とその内周側の電極材料とはオーミック接触し、酸素欠損の少ない金属酸化物とその外周側の電極材料とは非オーミック接触する。内周側の電極と外周側の電極間に電圧印加すると非オーミック接触界面の特性が変化することで、両電極間の抵抗特性が変化する。ここで、金属酸化物とその内周側の電極材料、及び、金属酸化物とその外周側の電極材料の両方の界面で電圧印加による抵抗変化が発生すると制御不能或いは困難となるので、片側の界面はオーミックであることが好ましい。この結果、金属酸化物が径方向に酸素欠損濃度の分布を有することで、良好な抵抗変化特性が得られる。
更に、上記特徴の不揮発性半導体記憶装置の製造方法では、前記多層膜構造を形成する工程において、前記平板電極層として所定の金属材料を堆積し、前記可変抵抗体膜を環状に形成する工程において、前記貫通孔の側壁面に露出した複数の前記平板電極層の前記金属材料を前記貫通孔側から酸化して、金属酸化物の前記可変抵抗体膜を前記貫通孔の側壁面の外周側に形成することが、好ましい。当該製造方法により、第３選択線として形成された金属導電体の貫通孔に面する環状の端縁部が酸化されて可変抵抗素子となるので、当該可変抵抗素子も第３選択線と同様に平板状の層間絶縁膜によって第３方向に分離することができる。
更に、上記特徴の不揮発性半導体記憶装置の製造方法では、前記複数の第３選択線を前記第３デコーダに接続する工程が、１層のレジストパターンを順次後退させながら、前記複数の第３選択線の端部を階段状に加工する工程を含むことが、好ましい。当該製造方法により、第３選択線と第３デコーダに接続するのに必要となる複数の第３選択線の加工処理において、複数のマスクパターンを使用した複数回のフォトリソグラフィ工程を１回で済ませることが可能となり、製造コストの低減が図れる。
更に、上記目的を達成するため、本発明では、電圧印加により抵抗特性が変化する不揮発性の可変抵抗素子を備えた２端子型のメモリセルが、互いに直交する第１方向、第２方向、及び、第３方向に夫々複数、３次元マトリクス状に配置された３次元メモリセルアレイを有する不揮発性半導体記憶装置であって、前記第１方向及び前記第２方向に平面的に拡張する平板状の導電体または半導体で形成された平板電極が、層間絶縁膜を介して２層以上前記第３方向に積層され、積層された２層以上の前記平板電極とその間の前記層間絶縁膜を前記第３方向に貫通する貫通孔が、前記平板電極の各層に複数形成され、前記第３方向に延伸する柱状の導電体で形成された柱状電極が、前記貫通孔内を１つずつ前記平板電極と接触せずに貫通し、１つの前記貫通孔内における１層の前記平板電極と１本の前記柱状電極に挟まれた環状部が、前記メモリセルの１つずつに対応して形成され、前記可変抵抗素子となる可変抵抗材料が、前記環状部の夫々に環状に形成され、前記環状の可変抵抗材料の外周面が前記平板電極と接触し、内周面が前記柱状電極と接触して、前記可変抵抗素子が前記メモリセル毎に形成され、前記第３方向の同じ位置に配置された複数の前記メモリセルが、前記平板電極を介して相互に接続し、前記第１方向と前記第２方向の夫々同じ位置に配置された複数の前記メモリセルが、前記柱状電極を介して相互に接続していることを特徴とする不揮発性半導体記憶装置を提供する。
上記特徴の不揮発性半導体記憶装置によれば、複数のメモリセルを第１方向と第２方向に夫々複数２次元マトリクス状に配列した２次元メモリセルアレイを第３方向に多層化して３次元メモリセルアレイを形成する場合に、２次元メモリセルアレイの各層においては、２次元メモリセルアレイ中の各メモリセルに接続する２次元メモリセルアレイと平行な面内に存在する電極は平板電極だけであり、平板電極は２次元メモリセルアレイの全てのメモリセルに共通に接続し、また、各メモリセルに接続する他の配線は、２次元メモリセルアレイと平行な面と直交する柱状電極であるので、２次元メモリセルアレイの各層の形成時において、平板電極を必ずしも最小加工寸法で形成する必要がなく、３次元メモリセルアレイを形成する場合に高価な最先端露光装置によるフォトリソグラフィ工程を各層で夫々使用する必要がなく、製造コストの高騰を抑制できる。
更に、第３方向に対するメモリセルの分離が、層間絶縁膜によってなされるため、第３方向でのメモリセル間の離間距離は、層間絶縁膜の膜厚で規定されることになる。従って、メモリセルが１Ｒ型の場合には可変抵抗素子を、メモリセルが１Ｄ１Ｒ型の場合には、可変抵抗素子と電流制御素子（ダイオード等）を柱状電極の外周面に沿って環状に形成することで、各素子幅は、平板電極の膜厚で規定され、各素子長は、柱状電極の外周面に沿って形成する各膜厚で規定されるため、従来のようにエッチング加工精度の制約を受けることなく、メモリセルを３次元的に形成することができる。
ところで、平板電極は金属であっても、不純物拡散により低抵抗化した半導体であっても良く、メモリセルが１Ｒ型の場合には金属を使用し、メモリセルが１Ｄ１Ｒ型の場合には、形成する電流制御素子に応じた導電材料を使用すれば良い。第３選択線を平板状に形成することで、従来のクロスポイント型メモリセルアレイのような線状の選択線でなくなるため、例えば、第３選択線を不純物拡散した多結晶シリコンで形成しても配線抵抗の低抵抗化が可能となり、メモリセルへのデータの書き込み或いは読み出しに伴う電気的特性の高性能化が図れる。
更に、上記特徴の不揮発性半導体記憶装置は、前記メモリセルが、前記可変抵抗素子と２端子型の電流制御素子を直列接続して構成され、前記電流制御素子が、多結晶シリコンのＰＮ接合、多結晶シリコンと金属または金属シリサイドのショットキー接合、或いは、金属酸化物半導体と金属のショットキー接合によるダイオードとして、前記環状の可変抵抗材料の外周に環状に形成されていることが好ましい。
より具体的には、前記平板電極の前記環状の可変抵抗材料と接する環状の端縁部分と前記環状の端縁部分を除く本体部分の一方がｐ型またはｎ型の不純物を拡散させた多結晶シリコンであり、他方が逆の導電型の不純物を拡散させた多結晶シリコンであり、その界面に環状にＰＮ接合が形成されていることが、好ましく、或いは、前記平板電極の前記環状の可変抵抗材料と接する環状の端縁部分を除く本体部分が、ｐ型またはｎ型の不純物を拡散させた多結晶シリコンであり、前記環状の端縁部分に、金属または金属シリサイドが形成され、前記多結晶シリコンと前記金属または金属シリサイドの界面に環状にショットキー接合が形成されていることが、好ましい。
本発明の３次元メモリセルアレイは、中間選択線と第３選択線との間の３次元的なクロスポイント型メモリセルアレイとなっているため、メモリセルが所謂１Ｒ型の場合には、従来２次元のクロスポイント型メモリセルアレイと同様の寄生電流の問題が生じるため、例えば、読み出し時の動作マージンを確保するための回路的な工夫が必要となるところ、可変抵抗素子と電流制御素子を直列接続した所謂１Ｄ１Ｒ型メモリセルとすることで、寄生電流の問題を解消することができる。尚、前記電流制御素子が、多結晶シリコンのＰＮ接合、多結晶シリコンと金属または金属シリサイドのショットキー接合、或いは、金属酸化物半導体と金属のショットキー接合によるダイオードで構成されていると、簡単な製造工程の追加で、１Ｒ型メモリセルを１Ｄ１Ｒ型とすることができ、より好ましい。
更に、上記特徴の不揮発性半導体記憶装置は、前記環状の可変抵抗材料が金属酸化物であり、前記金属酸化物が環の径方向に酸素欠損濃度の分布を有し、外周側の酸素欠損濃度が内周側の酸素欠損濃度より低いことが、好ましい。酸素欠損の少ない金属酸化物は絶縁体的な性質を示し、逆に、酸素欠損の多い金属酸化物は半導体もしくは導電体的性質を示し、酸素欠損の多い金属酸化物とその内周側の電極材料とはオーミック接触し、酸素欠損の少ない金属酸化物とその外周側の電極材料とは非オーミック接触する。内周側の電極と外周側の電極間に電圧印加すると非オーミック接触界面の特性が変化することで、両電極間の抵抗特性が変化する。ここで、金属酸化物とその内周側の電極材料、及び、金属酸化物とその外周側の電極材料の両方の界面で電圧印加による抵抗変化が発生すると制御不能或いは困難となるので、片側の界面はオーミックであることが好ましい。この結果、金属酸化物が径方向に酸素欠損濃度の分布を有することで、良好な抵抗変化特性が得られる。
更に、酸素欠損濃度を有する前記環状の可変抵抗材料の外周面と前記平板電極の境界部分にトンネル絶縁膜が環状に挿入され、前記トンネル絶縁膜が前記可変抵抗材料と前記平板電極に挟持された構造の電流制御素子が形成されるのも好ましい。これにより、トンネル絶縁膜が前記可変抵抗材料と前記平板電極に挟持された構造の双方向型の電流制限素子が形成され、メモリセルに対して双方向に書き込み電流を通流可能な１Ｄ１Ｒ型のメモリセルを構成できる。これにより、データの書き込み動作において、可変抵抗素子の低抵抗化と高抵抗化で、両端に印加する電圧を互いに逆極性とするバイポーラ動作が可能となる。
更に、上記特徴の不揮発性半導体記憶装置は、前記平板電極が金属導電体で構成され、 前記環状の可変抵抗材料が金属酸化物であり、前記金属酸化物が前記平板電極を構成する導電材料の酸化物であることが、好ましい。この場合、平板電極の貫通孔に面する環状の端縁部が酸化されて可変抵抗素子となるので、当該可変抵抗素子も平板電極と同様に層間絶縁膜によって第３方向に分離することができる。
更に、前記平板電極を構成する導電材料の酸化物である前記環状の可変抵抗材料の内周面と前記柱状電極の境界部分にトンネル絶縁膜が環状に挿入され、前記トンネル絶縁膜が前記可変抵抗材料と前記柱状電極に挟持された構造の電流制御素子が形成されているのも好ましい。これにより、トンネル絶縁膜が前記可変抵抗材料と前記柱状電極に挟持された構造の双方向型の電流制限素子が形成され、メモリセルに対して双方向に書き込み電流を通流可能な１Ｄ１Ｒ型のメモリセルを構成できる。これにより、データの書き込み動作において、可変抵抗素子の低抵抗化と高抵抗化で、両端に印加する電圧を互いに逆極性とするバイポーラ動作が可能となる。
更に、上記目的を達成するため、本発明では、電圧印加により抵抗特性が変化する不揮発性の可変抵抗素子を備えた２端子型のメモリセルが、互いに直交する第１方向、第２方向、及び、第３方向に夫々複数、３次元マトリクス状に配置された３次元メモリセルアレイを有する不揮発性半導体記憶装置を製造するための製造方法が提供される。具体的には、前記３次元メモリセルアレイを形成する工程が、所定の基板上に、前記基板表面と直交する前記第３方向に、層間絶縁膜と導電体または半導体からなる平板電極を交互に複数回堆積して多層膜構造を形成する工程と、前記多層膜構造を前記第３方向に貫通し、前記第１方向と前記第２方向に夫々複数２次元マトリクス状に配列された貫通孔を形成する工程と、前記貫通孔の側壁面に前記可変抵抗素子となる可変抵抗材料を環状に形成する工程と、前記貫通孔の内部に導電体を充填して前記第３方向に延伸する柱状電極を形成する工程と、を有し、１つの前記貫通孔内における１層の前記平板電極と１本の前記柱状電極に挟まれた環状部に、前記メモリセルが１つずつ形成されることを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
従来のクロスポイント型メモリセルアレイを多層化して３次元メモリセルアレイを形成する場合には、各層の２次元メモリセルアレイ内のメモリセルの可変抵抗素子や電流制御素子を層毎に形成する必要から、メモリセルの製造工程を多層化する層数分繰り返す必要があるが、本発明の製造方法によれば、複数層分のメモリセルを同時に形成することができ、製造工程の単純化が図れ、製造コストの低廉化が期待できる。
更に、上記特徴の不揮発性半導体記憶装置の製造方法では、前記多層膜構造を形成する工程において、前記平板電極となるｐ型またはｎ型の不純物を拡散させた多結晶シリコン層と前記層間絶縁膜を交互に複数回堆積して前記多層膜構造を形成し、前記貫通孔を形成する工程の後に、前記貫通孔の側壁面に露出した複数の前記多結晶シリコン層の環状の端部の夫々にＰＮ接合またはショットキー接合を有するダイオードを環状に形成し、前記可変抵抗材料を環状に形成する工程において、前記ダイオードが形成された後の前記貫通孔の側壁面に前記可変抵抗材料を環状の膜状に、外側面が前記ダイオードの内側面と接するように形成し、前記貫通孔の底部に堆積した前記可変抵抗材料を除去した後、前記柱状電極を形成する工程を実行することが、好ましい。更に、前記ダイオードを環状に形成する工程において、前記貫通孔の側壁面に露出した複数の前記多結晶シリコン層の環状の端面から、前記多結晶シリコン層に予め拡散した不純物とは逆導電型の不純物を拡散させてＰＮ接合を有するダイオードを環状に形成することが、好ましい。また、前記ダイオードを環状に形成する工程において、前記貫通孔の側壁面に露出した複数の前記多結晶シリコン層の環状の端面に、自己整合的にシリサイドを形成し、前記多結晶シリコン層と前記シリサイドの界面にショットキー接合を有するダイオードを環状に形成することが、好ましい。当該製造方法により、可変抵抗素子と電流制御素子を直列接続した１Ｄ１Ｒ型メモリセルが簡単な製造工程の追加によって形成されるため、寄生電流の問題を安価に解消することができる。
前記可変抵抗材料を環状に形成する工程において、前記貫通孔の側壁面に内接する金属酸化物からなる前記可変抵抗材料の環状膜を形成し、前記可変抵抗材料の環状膜の内側壁面に接触するように前記金属酸化物より酸化され易い金属を形成して、前記金属酸化物の内周側表面を固相反応により還元し、前記金属酸化物の酸素欠損濃度を外周側より内周側の方を高くすることが、好ましい。当該製造方法により、酸素欠損の少ない金属酸化物は絶縁体的な性質を示し、逆に、酸素欠損の多い金属酸化物は半導体もしくは導電体的性質を示し、酸素欠損の多い金属酸化物とその内周側の電極材料とはオーミック接触し、酸素欠損の少ない金属酸化物とその外周側の電極材料とは非オーミック接触する。内周側の電極と外周側の電極間に電圧印加すると非オーミック接触界面の特性が変化することで、両電極間の抵抗特性が変化する。ここで、金属酸化物とその内周側の電極材料、及び、金属酸化物とその外周側の電極材料の両方の界面で電圧印加による抵抗変化が発生すると制御不能或いは困難となるので、片側の界面はオーミックであることが好ましい。この結果、金属酸化物が径方向に酸素欠損濃度の分布を有することで、良好な抵抗変化特性が得られる。
更に、上記特徴の不揮発性半導体記憶装置の製造方法では、前記多層膜構造を形成する工程において、前記平板電極として所定の金属材料を堆積し、前記可変抵抗材料を環状に形成する工程において、前記貫通孔の側壁面に露出した複数の前記平板電極の前記金属材料を前記貫通孔側から酸化して、金属酸化物の前記可変抵抗材料を前記貫通孔の側壁面の外周側に形成することが、好ましい。当該製造方法により、平板電極の貫通孔に面する環状の端縁部が酸化されて可変抵抗素子となるので、当該可変抵抗素子も平板電極と同様に層間絶縁膜によって第３方向に分離することができる。
本発明により、大容量で安価に作製可能な３次元メモリセルアレイを備えた不揮発性半導体記憶装置が提供できるようになった。特に、１Ｒ型または１Ｄ１Ｒ型のメモリセルを用いたＲＲＡＭにおいて、多層化が可能となり、且つ、多層化によるメモリセルアレイ製造用のマスク工程の増加がなく、従来のデコーダの一部を、選択トランジスタの２次元アレイとして構成することで、周辺回路の大半をメモリセルアレイと重ねて配置することで周辺回路の専有面積を最小化し、大容量で安価なＲＲＡＭを実現できる。
本発明に係る不揮発性半導体記憶装置の概略の構成を模式的に示すブロック図 １Ｄ１Ｒ型メモリセルを用いて構成される３次元メモリセルアレイの立体的な回路構成を示す等価回路図 選択トランジスタの２次元アレイの回路構成を示す等価回路図 ＸデコーダとＹデコーダとＺデコーダの論理回路構成の一例を示す回路図 第１実施形態における３次元メモリセルアレイと選択トランジスタの２次元アレイの２つのＹＺ平面における要部断面構造の一実施例を模式的に示す要部複合断面図 第１実施形態における３次元メモリセルアレイと選択トランジスタの２次元アレイの製造工程の一部を模式的に示す工程断面図 第１実施形態における３次元メモリセルアレイと選択トランジスタの２次元アレイの製造工程の一部を模式的に示す工程断面図 第１実施形態における３次元メモリセルアレイと選択トランジスタの２次元アレイの製造工程の一部を模式的に示す工程断面図 第１実施形態における３次元メモリセルアレイと選択トランジスタの２次元アレイの製造工程の一部を模式的に示す工程断面図 第１実施形態における３次元メモリセルアレイと選択トランジスタの２次元アレイの製造工程の一部を模式的に示す工程断面図 図１１に示すメモリセル形成個所を拡大して模式的に示す要部拡大断面図 第１実施形態における選択トランジスタの２次元アレイのＸＹ平面内でのレイアウト図 第１実施形態における３次元メモリセルアレイと選択トランジスタの２次元アレイのＹＺ平面での断面構造を模式的に示す断面図 第１実施形態における３次元メモリセルアレイと選択トランジスタの２次元アレイのＸＺ平面での断面構造を模式的に示す断面図 第１実施形態における３次元メモリセルアレイ１の各層のコモンプレートとＺデコーダに接続する信号配線との接続方法を説明する工程断面図 第１実施形態における３次元メモリセルアレイと選択トランジスタの２次元アレイの立体俯瞰図 メモリセルに対する初期化動作、データの書き込み動作（セット動作とリセット動作）、データの読み出し動作における、選択ビット線、非選択ワード線、選択ワード線、非選択ワード線、選択コモンプレート、非選択コモンプレートに印加する電圧条件の一例を一覧表示した図 第２実施形態における３次元メモリセルアレイと選択トランジスタの２次元アレイの中間選択線を通過するＹＺ面での断面構造を模式的に示す要部断面図 第２実施形態における縦型ＭＯＳトランジスタで構成された選択トランジスタの２次元アレイのＸＹ平面内でのレイアウト図 第２実施形態における３次元メモリセルアレイと選択トランジスタの２次元アレイのＹＺ平面での断面構造を模式的に示す断面図 第２実施形態における３次元メモリセルアレイと選択トランジスタの２次元アレイのＸＺ平面での断面構造を模式的に示す断面図 第２実施形態における３次元メモリセルアレイと選択トランジスタの２次元アレイの立体俯瞰図 １Ｒ型メモリセルを用いて構成される３次元メモリセルアレイの立体的な回路構成を示す等価回路図 第３実施形態における３次元メモリセルアレイのＹＺ平面における要部断面構造の一実施例を模式的に示す要部断面図 図２４に示すメモリセル形成個所を拡大して初期化処理の前後に分けて模式的に示す要部拡大断面図 第３実施形態における３次元メモリセルアレイの製造工程の一部を模式的に示す工程断面図 第３実施形態における３次元メモリセルアレイの製造工程の一部を模式的に示す工程断面図 第３実施形態における３次元メモリセルアレイの製造工程の一部を模式的に示す工程断面図 第３実施形態における３次元メモリセルアレイの製造工程の一部を模式的に示す工程断面図 第３実施形態における３次元メモリセルアレイの製造工程の一部を模式的に示す工程断面図 第４実施形態における３次元メモリセルアレイのＹＺ平面における要部断面構造の一実施例を模式的に示す要部断面図 第４実施形態における３次元メモリセルアレイの製造工程の一部を模式的に示す工程断面図 第４実施形態における３次元メモリセルアレイの製造工程の一部を模式的に示す工程断面図 第４実施形態における３次元メモリセルアレイの製造工程の一部を模式的に示す工程断面図 双方向型の電流制限素子の電流電圧特性の一例を模式的に示す特性図 メモリセルに対する初期化動作、データの書き込み動作（セット動作とリセット動作）における、選択ビット線、非選択ワード線、選択ワード線、非選択ワード線、選択コモンプレート、非選択コモンプレートに印加する電圧条件の他の一例を一覧表示した図 第５実施形態における３次元メモリセルアレイのＹＺ平面における要部断面構造の一実施例を模式的に示す要部断面図 第６実施形態における３次元メモリセルアレイのＹＺ平面における要部断面構造の一実施例を模式的に示す要部断面図
本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」という。）の実施の形態につき、図面に基づいて説明する。尚、本発明装置の構造を説明するための断面図、平面図、俯瞰図等では、必要に応じて要部を強調して表示しているため、図示された寸法比は必ずしも実物の寸法比と一致するものではない。
〈第１実施形態〉
本発明装置は、図１に模式的に示すように、３次元メモリセルアレイ１、選択トランジスタの２次元アレイ２、Ｘデコーダ３、Ｙデコーダ４、及び、Ｚデコーダ５を備えて構成されている。２次元アレイ２、Ｘデコーダ３（第１デコーダに相当）、Ｙデコーダ４（第２デコーダに相当）、及び、Ｚデコーダ５（第３デコーダに相当）は共通の基板６上に形成されており、３次元メモリセルアレイ１は、２次元アレイ２の上方に配置されている。尚、以下の説明において、基板６の表面に平行で互いに直交する第１方向と第２方向を夫々Ｘ方向とＹ方向とし、基板６の表面と直交する第３方向をＺ方向とする。
本実施形態では、３次元メモリセルアレイ１は、可変抵抗素子７と２端子型の電流制御素子であるダイオード８を直列に接続した２端子型のメモリセル９を、Ｘ方向とＹ方向とＺ方向の夫々に複数配列して構成されている。図２に、３次元メモリセルアレイ１をＸ方向とＹ方向とＺ方向の各方向から見た等価回路図を示す。尚、ダイオード８の極性は反転しても構わない。
３次元メモリセルアレイ１は、図２（Ａ）に示すＸＹ平面内における１層分の２次元メモリセルアレイ１ａを、図２（Ｂ）に示すように、Ｚ方向に複数層積層した構造となっている。図２（Ａ）に示すように、各層の２次元メモリセルアレイ１ａは、２端子型のメモリセル９をＸ方向とＹ方向の夫々に複数配列して構成され、各メモリセル９の一方端は、各メモリセル９に各別に対応してＸＹ平面内のメモリセル９と同数設けられたＺ方向に延伸する中間選択線１１（柱状電極に相当）に接続し、各メモリセル９の他方端は、各層に１つずつ設けられたコモンプレート１２（第３選択線または平板電極に相当）に共通に接続している。各層の２次元メモリセルアレイ１ａ内で同じ位置に配置されたメモリセル９の一方端は、同じ中間選択線１１に接続する。
図２（Ａ）では、コモンプレート１２は便宜的にＸ方向とＹ方向に延伸する格子状の直線群として図示されているが、実際のコモンプレート１２の形状を示すものではなく、各メモリセル９の他方端同士が相互に電気的に接続され、層毎に引き出されてＺデコーダ５と接続可能な構成であれば、コモンプレート１２は、面状、メッシュ状、短冊状等の形状に形成でき、特定の形状に限定されるものでない。
図３に示すように、２次元アレイ２は、ＸＹ平面内において、ＭＯＳトランジスタからなる選択トランジスタ１０をＸ方向とＹ方向の夫々に複数配列して構成されている。尚、選択トランジスタ１０のＸ方向及びＹ方向の各配列数は、２次元メモリセルアレイ１ａのＸ方向及びＹ方向の各配列数と同じである。Ｘ方向に隣接する一連の選択トランジスタ１０のゲートは、同じワード線１３（第１選択線に相当）に共通に接続している。また、Ｙ方向に隣接する一連の選択トランジスタ１０のドレイン（またはソース）は、同じビット線１４（第２選択線に相当）に共通に接続している。各選択トランジスタ１０のソース（またはドレイン）は、ＸＹ平面内の同じ位置に配置されたメモリセル９の一方端が接続する中間選択線１１に接続する。
Ｘデコーダ３は、複数のワード線１３と接続し、選択ワード線と非選択ワード線に分離して、後述するメモリセルの初期化動作、メモリセルへのデータの書き込み動作、及び、メモリセルからのデータの読み出し動作の各動作別に、選択ワード線電圧ＶＷＬ１と非選択ワード線電圧ＶＷＬ０を印加する。選択ワード線電圧ＶＷＬ１が印加されたワード線が選択され、非選択ワード線電圧ＶＷＬ０が印加されたワード線が非選択となる。Ｙデコーダ４は、複数のビット線１４と接続し、選択ビット線と非選択ビット線に分離して、上記各動作別に、選択ビット線電圧ＶＢＬ１と非選択ビット線電圧ＶＢＬ０を印加する。選択ビット線電圧ＶＢＬ１が印加されたビット線が選択され、非選択ビット線電圧ＶＢＬ０が印加されたビット線が非選択となる。Ｚデコーダ５は、複数のコモンプレート１２と接続し、選択コモンプレートと非選択コモンプレートに分離して、上記各動作別に、選択コモンプレート電圧ＶＣＰ１と非選択コモンプレート電圧ＶＣＰ０を印加する。選択コモンプレート電圧ＶＣＰ１が印加されたコモンプレートが選択され、非選択コモンプレート電圧ＶＣＰ０が印加されたコモンプレートが非選択となる。
ところで、メモリセルに書き込まれるデータが２値の場合には、書き込み動作として、可変抵抗素子の抵抗状態を高抵抗状態から低抵抗状態に遷移させるセット動作と、可変抵抗素子の抵抗状態を低抵抗状態から高抵抗状態に遷移させるリセット動作の２種類が存在する。以下、セット動作とリセット動作を総称して書き込み動作と称する。
図２に示す３次元メモリセルアレイ１は、ＸＹ平面内に２次元マトリクス状に配置された中間選択線１１が、選択トランジスタ１０の２次元アレイ２を介して、Ｘデコーダ３とＹデコーダ４によって選択され、コモンプレート１２がＺデコーダ５によって選択される構成となっている。当該構成により、３次元メモリセルアレイ１内に３次元マトリクス状に配置されたメモリセル９の任意のメモリセル９を選択可能となる。
図４に、Ｘデコーダ３とＹデコーダ４とＺデコーダ５の夫々、１つのワード線１３、ビット線１４、コモンプレート１２に接続するＸデコーダユニット３ａ、Ｙデコーダユニット４ａ、Ｚデコーダユニット５ａの論理回路構成の一例を示す。尚、図４の回路構成例は、後述する図１７に示す電圧条件での各動作電圧に対応するものである。
図５に、１つの選択トランジスタ１０とそれに接続する１本の中間選択線１１と、当該中間選択線１１に接続するＺ方向に複数配列されたメモリセル９の断面構造の一実施例を示す。図５は、ビット線１４を通過する第１のＹＺ面と中間選択線１１を通過する第２のＹＺ面で切断した２つの断面を合成した複合断面図である。また、図５では、メモリセル９はＺ方向に４段積層されている例を示している。
本実施形態の選択トランジスタ１０は、シリコン基板６の表面に例えばｎ型の不純物拡散によって形成されたドレイン２１とソース２２、及び、ドレイン２１とソース２２間のチャンネル領域２３上にゲート酸化膜２４を介して形成されたゲート２５を備えて構成される標準的なプレーナ構造のｎ型ＭＯＳトランジスタである。選択トランジスタ１０は、Ｘデコーダ３、Ｙデコーダ４、Ｚデコーダ５等の周辺回路で使用されるＭＯＳトランジスタと同じく、標準的なＭＯＳトランジスタ形成工程で作製される。選択トランジスタ１０を覆う第１の層間絶縁膜２６上にＹ方向に延伸するビット線１４が形成され、層間絶縁膜２６に形成されたコンタクト孔２７を介して選択トランジスタ１０のドレイン２１に接続する。尚、第２のＹＺ面では、ビット線１４は破線で図示されている。また、図５中、ゲート２５は、Ｘ方向（図５の紙面垂直方向）に延伸してワード線１３を形成する。
ビット線１４と層間絶縁膜２６の上方に３次元メモリセルアレイ１が形成されている。３次元メモリセルアレイ１は、第２の層間絶縁膜２８とコモンプレート１２を交互に積層した積層構造体と第１の層間絶縁膜２６を貫通して選択トランジスタ１０のソース２２の表面に達する貫通孔の側壁内側に可変抵抗素子７を構成する金属酸化膜からなる可変抵抗体２９と金属電極膜からなる第１電極３０が順に形成され、その内側に中間選択線１１となるタングステン等の金属材料３１が柱状に充填され、選択トランジスタ１０のソース２２と接続している。
コモンプレート１２はｐ型不純物が拡散されたｐ型多結晶シリコン膜３２で形成され、可変抵抗体２９側の端部３３が、貫通孔側からｎ型不純物が拡散されてｎ型化している。これにより、コモンプレート１２の可変抵抗体２９側の端部にＰＮ接合によるダイオード８が形成されている。従って、コモンプレート１２はダイオード８のアノード電極と一体化し、また、ダイオード８のカソード電極は、可変抵抗素子７の第２電極と一体化している。メモリセル９を構成する可変抵抗素子７の第２電極とダイオード８が、第２の層間絶縁膜２８によってＺ方向に対して電気的に絶縁分離されている。尚、可変抵抗体２９を構成する金属酸化膜はＺ方向に連続して形成されているが、後述するように初期化処理前は高抵抗状態であり、第２の層間絶縁膜２８と対向している部分は初期化されないため、可変抵抗素子７はＺ方向に複数分離して形成されることになる。
また、コモンプレート１２はｎ型不純物が拡散されたｎ型多結晶シリコン膜で形成されても良い。この場合、可変抵抗体２９側の端部は、貫通孔側からｐ型不純物が拡散されてｐ型化している。従って、ダイオード８は、図２に示す等価回路とは極性が反転し、コモンプレート１２はダイオード８のカソード電極と一体化し、また、ダイオード８のアノード電極は、可変抵抗素子７の第２電極と一体化している。
以下、図５に示す構造の３次元メモリセルアレイ１と選択トランジスタ１０の２次元アレイ２の製造工程について、図６〜図１１を参照して説明する。尚、図６〜図１０は、図５と同様のビット線１４を通過する第１のＹＺ面と中間選択線１１を通過する第２のＹＺ面切断した断面を合成した複合断面図である。
先ず、図６に示すように、シリコン基板６上に、一般的なＭＯＳトランジスタ形成工程により選択トランジスタ１０を作製し、一般的なＬＳＩ製造工程により、第１の層間絶縁膜２６を堆積後、コンタクト孔２７を形成し、ビット線１４を形成する。ここで、選択トランジスタ１０はＸ方向及びＹ方向に夫々複数形成される。Ｘ方向に隣接する選択トランジスタ１０のゲート２５が互いに接続して共通のワード線１３を形成する。また、Ｙ方向に隣接する選択トランジスタ１０のドレイン２１は共通のビット線１４と接続する。
ここで、選択トランジスタ１０、ワード線１３、コンタクト孔２７、ビット線１４等の形成時に、周辺回路のＸデコーダ３とＹデコーダ４とＺデコーダ５を構成するＭＯＳトランジスタや当該トランジスタ間の結線を並行して行い、更に、ワード線１３及びビット線１４と、Ｘデコーダ３とＹデコーダ４間の結線も並行して行うのが好ましい。
引き続き、図７に示すように、ビット線１４形成後の２次元アレイ２の上に、ＳｉＯ２等の第２の層間絶縁膜２８とコモンプレート１２となるｐ型多結晶シリコン膜３２を交互に複数段堆積する。層間絶縁膜２８の膜厚は５０ｎｍ〜５００ｎｍ程度、多結晶シリコン膜３２の膜厚も５０ｎｍ〜５００ｎｍと同程度とする。多結晶シリコン膜３２は、ｐ型不純物が１０１８〜１０２０／ｃｍ３程度ドーピングされ導電性を有している。多結晶シリコン膜３２の積層数が、最終的にメモリセル９のＺ方向への積層数となる。図７では、メモリセル９がＺ方向に４段積層されている例を示している。ダイオード８の極性を反転させる場合は、この段階で、ｐ型多結晶シリコン膜に代えてｎ型不純物がドーピングしたｎ型多結晶シリコン膜を堆積する。
引き続き、図８に示すように、第２の層間絶縁膜２８と多結晶シリコン膜３２の積層構造体と第１の層間絶縁膜２６を貫通して選択トランジスタ１０のソース２２の表面に達する貫通孔３４を公知のドライエッチング等により形成する。ここで、貫通孔３４の断面形状は円形が好ましいが矩形でも良い。また、貫通孔３４のＸＹ断面での外周長は、Ｚ方向に対して変化せず均一に作製されるのが好ましい。貫通孔３４の形成後、イオン注入または拡散法により貫通孔３４の側壁に露出した多結晶シリコン膜３２の端面から多結晶シリコン膜３２内に予め導入された不純物とは逆導電型の不純物を１０１９〜１０２０／ｃｍ３程度導入し逆極性の多結晶シリコン膜３３を形成する。図８に示す例では、ｎ型多結晶シリコン膜３３が形成され、ｐ型多結晶シリコン膜３２との界面に環状に形成されるＰＮ接合の両側にダイオード８が形成される。
次に、図９に示すように、ダイオード８を形成後の貫通孔３４の側壁面に可変抵抗体２９となる金属酸化膜をＣＶＤ（化学的気相成長法）やＡＬＤ（原子層堆積法）等により堆積し、その後、貫通孔３４の底面に堆積した金属酸化膜をＲＩＥ（反応性イオンエッチング）で除去し、選択トランジスタ１０のソース２２の表面を露出させる。
可変抵抗体２９となる金属酸化物としては、例えば、ＣｏＯ、ＮｉＯ、ＴａＯｘ、ＴｉＯｘ、ＨｆＯｘ、ＺｒＯｘ、ＡｌＯｘ、ＣｕＯｘ、ＮｂＯｘ等の電圧印加によって抵抗が変化する公知の可変抵抗材料が使用できる。金属酸化物の成膜方法は、上述のようにＣＶＤやＡＬＤ等の貫通孔３４の側壁面に等方的に成膜できる化学的成膜方法が望ましい。但し、ＮｉＯ、ＣｏＯのようなｐ型の金属酸化物とＴｉＯｘ、ＴａＯｘのようなｎ型の金属酸化物では、組み合わせて使用する電流制御素子であるダイオード８の最適な構成が異なる。ＮｉＯ、ＣｏＯのようなｐ型の金属酸化物では、多結晶シリコン膜３２をｐ型とし、多結晶シリコン膜３３をｎ型とし、金属酸化膜側よりダイオード８側の電圧が高い時にダイオード８が順方向バイアスとなることがメモリセル９を安定的に動作させる上で望ましい。一方、ＴｉＯｘ、ＴａＯｘのようなｎ型の金属酸化物では、逆に多結晶シリコン膜３２をｎ型とし、多結晶シリコン膜３３をｐ型とするのが望ましい。金属酸化物の膜厚が厚い程、書き込み動作に要する電圧値が高くなるため、当該電圧を２Ｖ程度に抑えるためには、金属酸化物の膜厚は約５ｎｍ〜２０ｎｍの範囲内にあるのが望ましい。
次に、図１０に示すように、貫通孔３４の可変抵抗体２９が形成された側壁面に、可変抵抗素子７の第１電極となる金属電極膜３０を形成する。金属電極膜３０の材料は、可変抵抗体２９を構成する金属酸化物がｎ型半導体であるかｐ型半導体であるかによって変わる。可変抵抗体２９がＴｉＯｘ、ＴａＯｘのようなｎ型半導体の場合は、金属電極膜３０の材料としてＰｔやＴｉＮのような仕事関数が４．５ｅＶより大きな金属を用い、可変抵抗体２９がＣｏＯ、ＮｉＯのようなｐ型半導体の場合は、金属電極膜３０の材料として仕事関数が４．５ｅＶより小さなＴｉやＴａのような金属を用い、金属電極膜３０と可変抵抗体２９を構成する金属酸化物の間にショットキー障壁ができるような組み合わせとすることで、可変抵抗素子７として良好なスイッチング特性（高抵抗状態と低抵抗状態間の抵抗状態の遷移特性）を得ることができ、望ましい。可変抵抗体２９の金属酸化物と第１電極となる金属電極膜３０の上述のような組み合わせにより、電圧印加によって安定したスイッチング動作を行う可変抵抗素子７が形成される。引き続き、金属電極膜３０を形成後に、貫通孔３４内に残存する中空部分をＣＶＤ法によってタングステン等の金属材料３１で充填し、選択トランジスタ１０のソース２２からＺ方向に立ち上がる柱状金属３１からなる中間選択線１１を形成する。
図１１は、図１０のメモリセル９の形成個所における、後述する初期化後の可変抵抗体２９の状態を示す要部拡大図である。図１１に示す断面構造において、可変抵抗体である金属酸化膜２９の厚さｔと、積層されたダイオード８間の距離ｄ（つまり、第２の層間絶縁膜２８の膜厚）の関係は、ｄ＞ｔであることが望ましい。更に、金属酸化膜２９は、成膜当初の初期状態において高抵抗状態であり、電圧印加により高抵抗状態から低抵抗状態に変化するために一定の閾値電圧以上の電圧印加が必要であることが望ましい。ｄ＞ｔとすることで、第１電極の金属電極膜３０と異なる層のコモンプレート１２間に掛かる電圧で、動作対象でない選択されていないメモリセルの可変抵抗素子においてスイッチング動作（抵抗状態遷移）が起きないように設計することが可能である。これにより、図１１に示すように、金属酸化膜２９は多結晶シリコン膜３３と接している個所のみで、貫通孔３４の半径方向（図１１ではＸ方向）に沿ってスイッチング動作可能な可変抵抗体２９ａとして作用し、多結晶シリコン膜３３と接していない個所２９ｂでは、Ｚ方向に絶縁体としての性質を示し、積層されたダイオード８間を電気的に分離することができる。
次に、上記要領で作製された３次元メモリセルアレイ１と選択トランジスタ１０の２次元アレイ２のアレイ構造についてより詳細に説明する。図１２は、選択トランジスタ１０の２次元アレイ２のＸＹ平面内でのレイアウト図で、２次元マトリクス状に配置された複数の選択トランジスタ１０と、ワード線１３（ゲート２５）、ビット線１４、コンタクト孔２７、貫通孔３４、素子分離領域３５、素子分離用のダミーゲート３６が夫々図示されている。
図１２に示すように、選択トランジスタ１０のドレイン２１、ソース２２、チャンネル領域２３を形成する活性領域が、Ｙ方向に延伸するストライプ状の素子分離領域３５によってＸ方向に複数分離され形成されている。理解を容易にするために、ドレイン２１とソース２２にハッチングを付し、素子分離領域３５を破線で囲んでいる。Ｙ方向に隣接する選択トランジスタ１０間では、ソース２２が夫々ダミーゲート３６によって電気的に分離されている。つまり、ダミーゲート３６の下方のチャンネル領域２３に反転層が形成されないように所定の電位（例えば、接地電位）がダミーゲート３６に印加される。また、ドレイン２１は、Ｙ方向に隣接する選択トランジスタ１０間で一体化し、共通のコンタクト孔２７を介してＹ方向に延伸する同じビット線１４に接続する。Ｙ方向に隣接する２つの選択トランジスタ１０は、一方側ではドレイン２１同士が接続して一体化し、他方側ではダミーゲート３６を介して各ソース２２が電気的に分離されている。
ゲート２５とダミーゲート３６は、ドレイン２１を挟んで形成される２本のゲート２５の両側にソース２２を挟んでダミーゲート３６が形成され、夫々がＸ方向に延伸する。２本のゲート２５と２つの素子分離領域３５に囲まれてＹ方向に隣接する２つの選択トランジスタ１０のドレイン２１が形成され、１本のゲート２５と１本のダミーゲート３６と２つの素子分離領域３５に囲まれて１つの選択トランジスタ１０のソース２２が形成される。ドレイン２１上には、ビット線１４と接続するためのコンタクト孔２７が形成され、ソース２２上には、貫通孔３４が形成されている。貫通孔３４の内部には、環状の可変抵抗体２９（金属酸化膜）、環状の第１電極３０（金属電極膜）、柱状金属からなる中間選択線１１が形成されているが、図１２では図示を省略している。図１２に示すように、ビット線１４は、直線状にＹ方向に延伸するため、貫通孔３４と接触しないように、同じ選択トランジスタ１０内のコンタクト孔２７と貫通孔３４はＸ方向にずれて配置されている。
図１２中に一点鎖線（太線）で囲まれた領域が１つの選択トランジスタ１０の専有領域で、その上方に位置する３次元メモリセルアレイ１の１つのメモリセル９のＸＹ平面内での専有領域と等しくなる。
図１３（Ａ）〜（Ｃ）は、図１２に示すＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線を夫々通過する３つのＹＺ平面での断面構造を夫々示している。図１３（Ａ）では、４つの選択トランジスタ１０がＹ方向に配列され、４本の柱状金属からなる中間選択線１１の外周部に形成された環状の可変抵抗素子７と環状のダイオード８からなるメモリセル９が、Ｙ方向とＺ方向に夫々４つずつ配列されているＹＺ平面での断面構造が示されている。図１３（Ａ）に示すように、４本の中間選択線１１は、夫々４つの選択トランジスタ１０のソース２２と接続している。また、Ｙ方向に隣接する選択トランジスタ１０のソース２２間は、ダミーゲート３６によって分離されている。図１３（Ｂ）では、４つの選択トランジスタ１０がＹ方向に配列され、夫々のドレイン２１とＹ方向に延伸するビット線１４がコンタクト孔２７を介して接続しているＹＺ平面での断面構造が示されている。図１３（Ｂ）に示すように、Ｙ方向に隣接する選択トランジスタ１０間でドレイン２１が接続して一体化し、コンタクト孔２７を共用している。図１３（Ｃ）では、４本のゲート２５と２本のダミーゲート３６がＹ方向に延伸する素子分離領域３５をＸ方向に跨いでいるＹＺ平面での断面構造が示されている。
図１４（Ａ）〜（Ｃ）は、図１２に示すＤ−Ｄ’線、Ｅ−Ｅ’線、Ｆ−Ｆ’線を夫々通過する３つのＸＺ平面での断面構造を示している。図１４（Ａ）では、４つの選択トランジスタ１０（ソース２２が図示されている）がＸ方向に配列され、４本の柱状金属からなる中間選択線１１の外周部に形成された環状の可変抵抗素子７と環状のダイオード８からなるメモリセル９が、Ｘ方向とＺ方向に夫々４つずつ配列されているＸＺ平面での断面構造が示されている。図１４（Ａ）に示すように、４本の中間選択線１１は、夫々４つの選択トランジスタ１０のソース２２と接続している。４本のビット線１４は、４本の中間選択線１１の側方を互いにＸ方向に分離してＹ方向に延伸している。また、Ｘ方向に隣接する選択トランジスタ１０のソース２２間は、素子分離領域３５によって分離されている。図１４（Ｂ）では、４つの選択トランジスタ１０（チャンネル領域２３とゲート２５が図示されている）がＸ方向に配列され、コモンプレート１２がＺ方向に４段積層されているＸＺ平面での断面構造が示されている。図１４（Ｂ）に示すように、各選択トランジスタ１０のゲート２５が素子分離領域３５を跨いで互いに接続して１本のワード線１３を形成している。図１４（Ｃ）では、４つの選択トランジスタ１０（ドレイン２１が図示されている）がＸ方向に配列され、コモンプレート１２がＺ方向に４段積層されているＸＺ平面での断面構造が示されている。図１４（Ｃ）に示すように、Ｘ方向に隣接する選択トランジスタ１０のドレイン２１間は、素子分離領域３５によって分離され、各ドレイン２１は、コンタクト孔２７を介してＹ方向に延伸するビット線１４に夫々接続している。
次に、３次元メモリセルアレイ１の各層のコモンプレート１２と、Ｚデコーダ５に接続する信号配線４０との接続方法について、図１５（Ａ）〜（Ｅ）を参照して説明する。各層のコモンプレート１２からＺデコーダ５を連絡する引き出し配線は、夫々、別のマスクパターンによるフォトリソグラフィ及びエッチング工程により形成しても良いが、図５に示すように、１枚のマスクパターンをフォトリソグラフィに拠らずにリサイズすることでフォトリソグラフィの工程数を削減することができる。先ず、図５（Ａ）に示すように、フォトリソグラフィ工程でパターニングされたレジストパターン４１で最上層のコモンプレート１２を露出させた後、図５（Ｂ）〜（Ｄ）に示すように、アッシング工程によるレジストパターン４１の後退とドライエッチング工程による層間絶縁膜２８とコモンプレート１２のエッチングを順次行い、階段状に各層のコモンプレート１２を露出させる。その後、図５（Ｅ）に示すように、絶縁膜４２を堆積し、ＣＭＰ（化学機械研磨）により平坦化した後、絶縁膜４２に各層のコモンプレート１２の表面に達するコンタクト孔を形成して信号配線４０と接続するコンタクト金属４３を充填する。その後、通常のフォトリソグラフィ及びエッチング工程により信号配線４０を形成してＺデコーダ５（不図示）と接続する。
図１６に、上記要領で作製された３次元メモリセルアレイ１と選択トランジスタ１０の２次元アレイ２の立体俯瞰図を示す。ＸＹ平面内に２次元マトリクス状に配列した選択トランジスタ１０の２次元アレイ２の上方に、３次元メモリセルアレイ１が形成されている。中間選択線１１の柱状金属のコモンプレート１２の境界部分に、積層された可変抵抗素子７とダイオード８が自己整合的に形成されている。以上により、最少のフォトマスク枚数で、１Ｄ１Ｒ型メモリセルの３次元メモリセルアレイを形成できる。積層されたコモンプレート１２は、３次元メモリセルアレイ１の端部で階段状に加工され、各層のコモンプレート１２からコンタクト金属４３とＺデコーダ５に接続する信号配線４０が引き出されている。
次に、上記要領で作製された３次元メモリセルアレイ１の各メモリセルに対する初期化動作、各メモリセルへのデータの書き込み動作（セット動作とリセット動作）、及び、各メモリセルからのデータの読み出し動作について説明する。
本発明装置における上記各動作は、基本的には、２次元マトリクス状に配列された既に公知の１Ｄ１Ｒ型メモリセルと同様である。即ち、本発明は、可変抵抗素子を備えた２端子型のメモリセルを３次元マトリクス状に配列した３次元メモリセルアレイを、フォトマスクの増加無しに実現できる構造と製造方法に関するものであるからである。そのため、上記各動作は基本的には従来と同様であるが、ここでは、本発明の３次元メモリセルアレイ構造に沿って、各動作について動作条件等の実施例を、図１７の表を参照して説明する。図１７は、各動作における、選択ビット線、非選択ワード線、選択ワード線、非選択ワード線、選択コモンプレート、非選択コモンプレートに印加する電圧条件を一覧表示したものである。
［初期化動作（フォーミング）］
図５に示すメモリセル構造において、可変抵抗体２９となる金属酸化物の多くは、成膜時に絶縁膜に近い高抵抗状態である場合が多い。特に、Ｃｏ、Ｎｉ等のｐ型の金属の酸化物においては、通常の成膜方法でこのような傾向を示す。斯かる金属酸化物を用いた可変抵抗素子は、通常の書き込み動作前に金属酸化物に書き込み時の動作電圧より高い所定の電圧を可変抵抗素子の両端に印加し、可変抵抗体２９をスイッチング動作可能な状態に変化させ、初期化する必要がある。この初期化動作を一般にフォーミングと呼ぶ。
以下において、可変抵抗体２９としてＣｏ酸化物を用いた実施例について述べる。ここで、Ｃｏ酸化物は一酸化コバルト（ＣｏＯ）で、膜厚は１０ｎｍとする。また、この実施例では、第１電極となる金属電極膜３０としてＴａを用いている。尚、図１７に示す各同における電圧条件は、当該実施例の可変抵抗体２９と金属電極膜３０を備えた可変抵抗素子７を想定したものであり、示された電圧条件は一例であり、また、可変抵抗素子７の構成が変われば電圧条件も適宜調整すべきである。
初期化時には、図１の回路構成において、先ずＸデコーダ３とＹデコーダ４を用いて、ワード線１３とビット線１４を夫々選択し、選択されたワード線１３とビット線１４に接続する特定の選択トランジスタ１０をオン状態にして、オン状態となった選択トランジスタ１０に接続する中間選択線１１を選択する。また、Ｚデコーダ５を用いて、コモンプレート１２を選択する。これにより、選択された中間選択線１１とコモンプレート１２間に形成されたメモリセル９が選択される。
図１７の初期化動作の欄に、選択ビット線、非選択ワード線、選択ワード線、非選択ワード線、選択コモンプレート、非選択コモンプレートに夫々印加する電圧条件の一例を示す。選択されたメモリセルの可変抵抗素子の一端には、選択された中間選択線１１を介して選択ビット線電圧が印加され、他端には、ダイオードを介して選択コモンプレート電圧が印加される。選択ビット線電圧が０Ｖであるので、可変抵抗素子の両端には、選択コモンプレート電圧からダイオードの電圧降下分を差し引いた電圧が印加される。尚、当該電圧印加時間は、選択ビット線電圧、選択ワード線電圧、及び、選択コモンプレート電圧が同時に印加されている期間の長さで規定される。本実施例では、当該電圧印加時間が１μｓ、初期化時に選択された可変抵抗素子に流れる電流が１００μＡ以下で所望の初期化が完了する。
尚、初期化は、３次元メモリセルアレイ１内の全てのメモリセルに対して実行する必要があるため、例えば、複数のビット線、ワード線、或いはコモンプレートを同時に選択して複数のメモリセルを選択して同時に初期化を行い、当該複数メモリセルの初期化動作を繰り返して、全てのメモリセルに対して初期化を完了するようにしても良い。これにより、初期化に要する総時間を短縮できる。
図１１に、初期化後の可変抵抗体２９の状態を模式的に示している。可変抵抗体である金属酸化膜２９のうち、多結晶シリコン膜３３と接している部分のみが初期化されスイッチング動作が可能な領域２９ａになり、これらのスイッチング動作可能な領域２９ａは縦方向に初期化されていない絶縁性領域２９ｂによって電気的に分離される。
［書き込み動作（セット動作とリセット動作）］
図１７のセット動作とリセット動作の各欄に、セット動作とリセット動作の夫々において、選択ビット線、非選択ワード線、選択ワード線、非選択ワード線、選択コモンプレート、非選択コモンプレートに夫々印加する電圧条件の一例を示す。書き込み対象のメモリセルは、初期化動作と同様に、選択ビット線、非選択ワード線、選択ワード線、非選択ワード線、選択コモンプレート、非選択コモンプレートの夫々に、図１７に示す動作電圧を印加することで選択される。セット動作とリセット動作の夫々において、選択されたメモリセルの可変抵抗素子の一端には、選択された中間選択線を介して選択ビット線電圧が印加され、他端には、ダイオードを介して選択コモンプレート電圧が印加される。選択ビット線電圧が０Ｖであるので、可変抵抗素子の両端には、選択コモンプレート電圧からダイオードの順方向バイアス状態での電圧降下分を差し引いたセット動作電圧またはリセット動作電圧が印加される。これにより、選択メモリセルの可変抵抗素子には、選択コモンプレートから、選択メモリセル、選択された中間選択線、オン状態の選択トランジスタ、選択ビット線を経由するセット動作電流またはリセット動作電流が流れる。
これに対し、非選択ワード線に接続する選択トランジスタはオフ状態であるので、オフ状態の選択トランジスタに接続する非選択の中間選択線に接続する非選択メモリセルには、セット動作電流またはリセット動作電流が流れないため、セット動作とリセット動作は起こらない。また、選択ワード線に接続するオン状態の選択トランジスタに接続する中間選択線に接続する非選択メモリセルについては、以下の如く、セット動作とリセット動作は起こらない。セット動作とリセット動作の夫々において、非選択ビット線電圧は選択コモンプレート電圧と同電圧となっているので、オン状態の選択トランジスタと中間選択線を介して非選択ビット線と電気的に接続し、選択コモンプレートと接続する非選択メモリセルの両端には電圧印加されず、セット動作とリセット動作は起こらない。また、セット動作とリセット動作の夫々において、非選択コモンプレート電圧は、選択ビット線電圧と同電圧となっているので、オン状態の選択トランジスタと中間選択線を介して選択ビット線と電気的に接続し、非選択コモンプレートと接続する非選択メモリセルの両端には電圧印加されず、セット動作とリセット動作は起こらない。更に、セット動作とリセット動作の夫々において、非選択ビット線電圧は非選択コモンプレート電圧より高電圧となっているので、オン状態の選択トランジスタと中間選択線を介して非選択ビット線と電気的に接続し、非選択コモンプレートと接続する非選択メモリセルのダイオードの両端には逆方向バイアスが印加され、セット動作電流またはリセット動作電流が流れないため、セット動作とリセット動作は起こらない。
本実施例では、セット動作時、つまり、選択メモリセルの可変抵抗素子を高抵抗状態から低抵抗状態に遷移させる場合、選択コモンプレート電圧をセット動作の閾値電圧より高電圧の３Ｖ程度に設定し、選択ワード線電圧を低めの１．８Ｖに設定して、選択トランジスタのオン抵抗を高めに設定し、可変抵抗素子が低抵抗化した後にメモリセルを流れる電流量を制限するようにする。一方、リセット動作時、つまり、選択メモリセルの可変抵抗素子を低抵抗状態から高抵抗状態に遷移させる場合、可変抵抗素子に流れる電流方向は同じであるが、選択ワード線電圧をセット動作時より高めの３Ｖに設定して、選択トランジスタのオン抵抗を低めに設定し、可変抵抗素子が低抵抗状態でのリセット動作の閾値電流以上の動作電流が選択メモリセルに流れるように駆動電流を高くし、選択コモンプレート電圧を、セット動作より低めの１．２Ｖ程度に抑えることで、可変抵抗素子が高抵抗化した後に、可変抵抗素子の両端に印加される電圧がセット動作の閾値電圧を上回らないようにする。上記印加電圧条件において、書き込み電圧の印加時間を５０ｎｓ以下、書き込み時に選択された可変抵抗素子に流れる電流が１００μＡ以下で所望のセット動作とリセット動作を完了できる。本実施例では、セット動作とリセット動作間で、選択コモンプレート電圧を調整するとともに、選択ワード線電圧を調整して選択メモリセルのオン抵抗を制御することにより、可変抵抗素子に流れる電流方向と書き込み電圧印加時間をセット動作とリセット動作間で変更することなく、２つの書き込み動作を実現可能としている。
［読み出し動作］
図１７の読み出し動作の欄に、読み出し動作において、選択ビット線、非選択ワード線、選択ワード線、非選択ワード線、選択コモンプレート、非選択コモンプレートに夫々印加する電圧条件の一例を示す。読み出し対象のメモリセルは、初期化動作や書き込み動作と同様に、選択ビット線、非選択ワード線、選択ワード線、非選択ワード線、選択コモンプレート、非選択コモンプレートの夫々に、図１７に示す動作電圧を印加することで選択される。選択されたメモリセルの可変抵抗素子の一端には、選択された中間選択線を介して選択ビット線電圧が印加され、他端には、ダイオードを介して選択コモンプレート電圧が印加される。選択ビット線電圧が０Ｖであるので、可変抵抗素子の両端には、選択コモンプレート電圧からダイオードの順方向バイアス状態での電圧降下分を差し引いた読み出し動作電圧が印加される。これにより、選択メモリセルの可変抵抗素子には、選択コモンプレートから、選択メモリセル、選択された中間選択線、オン状態の選択トランジスタ、選択ビット線を経由する、可変抵抗素子の抵抗状態に応じた読み出し電流が流れる。この読み出し電流をビット線側或いはコモンプレート側に設けた電流検知回路で検出することで、可変抵抗素子の抵抗状態を判別することで、メモリセルに記憶されたデータを読み出せる。
尚、上記読み出し動作電圧は、可変抵抗素子をセット動作或いはリセット動作させる閾値電圧より低電圧となるように、選択コモンプレート電圧は、セット動作時及びリセット動作時より十分に低くする必要があり、本実施例では、０．４Ｖに設定されている。更に、正確な読み出し動作のため、選択ワード線に接続するオン状態の選択トランジスタに接続する非選択の中間選択線に不要な寄生電流が流れないように抑制するのが好ましい。本実施例では、当該非選択の中間選択線と選択コモンプレートに接続する非選択メモリセルのダイオードに、他のメモリセルからの干渉等によって順方向バイアスが印加されないように、非選択ビット線電圧を選択コモンプレート電圧より僅かに高く設定して、非選択の中間選択線に不要な寄生電流が流れないようにしている。
以上、可変抵抗体２９としてＣｏ酸化物を用い、第１電極となる金属電極膜３０としてＴａを用いた実施例につき、電圧印加条件や膜厚等の具体的な数値例を示して、初期化動作、書き込み動作、及び、読み出し動作について詳細に説明したが、本発明は、可変抵抗素子を備えた２端子型のメモリセルを３次元マトリクス状に配列した３次元メモリセルアレイの立体的な形状、配置、製造工程等に特徴があり、可変抵抗素子を構成する材料に依存するものではなく、当該材料が変更されても、２端子型のメモリセルが可変抵抗素子を備えた構成である限りにおいて、本発明の本質に何らの変化を及ぼすものでないことは明らかである
〈第２実施形態〉
次に、本発明装置の第２実施形態について説明する。上記第１実施形態では、選択トランジスタとして標準的なプレーナ型ＭＯＳトランジスタで構成したものを示した。図３に示す結線構成の２次元アレイ２では、プレーナ型ＭＯＳトランジスタで選択トランジスタ１０を構成すると、図５或いは図１２に示すように、ドレイン２１、ソース２２、ゲート２５の各電極が平面的に配置されるとともに、ドレイン２１とビット線１４を接続するコンタクト孔２７と、ソース２２と接続する中間選択線１１を形成するための貫通孔３４を平面的に分離して形成する必要があり、１つの選択トランジスタ１０の専有面積、つまりは、３次元メモリセルアレイ内の１つのメモリセルのＸＹ平面内での専有面積が大きくなるという問題がある。当該問題に対して、選択トランジスタとして公知の縦型のＭＯＳトランジスタを用いると、選択トランジスタ周りの結線構造をより単純化することができる。
図１８は、第２実施形態における３次元メモリセルアレイ１と選択トランジスタ１０の２次元アレイ２の中間選択線１１を通過するＹＺ面での断面構造を示す要部断面図である。図１８では、２つの選択トランジスタ１０とそれに接続する２本の中間選択線１１と１本のビット線１４、当該中間選択線１１に接続するＺ方向に複数配列されたメモリセル９の断面構造の一実施例を示す。尚、メモリセル９はＺ方向に４段積層されている例を示している。また、図１８では、説明の理解の容易のため、選択トランジスタ１０を構成する縦型ＭＯＳトランジスタの各部には、対応する第１実施形態におけるプレーナ型ＭＯＳトランジスタの各部と同じ符号を付して説明する。
選択トランジスタ１０に用いるＭＯＳトランジスタは、Ｚ方向に延伸する柱状のチャンネル領域２３の外周を、ゲート酸化膜２４を介してゲート２５が取り囲み、チャンネル領域２３の上下にソース２２とドレイン２１を各別に配置した縦型ＭＯＳトランジスタである。第２実施形態では、選択トランジスタ１０は、Ｘデコーダ３、Ｙデコーダ４、Ｚデコーダ５等の周辺回路で使用されるＭＯＳトランジスタとは別に、公知の縦型ＭＯＳトランジスタの形成工程により作製される。選択トランジスタ１０の２次元アレイ２の上方に形成される３次元メモリセルアレイ１の構造及び製造方法は第１実施形態と同じであり、重複する説明は割愛する。
図１９に、縦型ＭＯＳトランジスタで構成された選択トランジスタ１０の２次元アレイ２のＸＹ平面内でのレイアウトを示す。図１９には、２次元マトリクス状に配置された複数の選択トランジスタ１０のドレイン２１、チャンネル領域２３、ゲート酸化膜２４、及び、ワード線１３（ゲート２５）、ビット線１４、素子分離領域３５が夫々図示されている。図１９中に一点鎖線（太線）で囲まれた領域が１つの選択トランジスタ１０の専有領域で、その上方に位置する３次元メモリセルアレイ１の１つのメモリセル９のＸＹ平面内での専有領域と等しくなる。第１実施形態の図１２に示すプレーナ型ＭＯＳトランジスタで構成される選択トランジスタ１０の専有領域と比較して、面積が小さくできることが分かる。
また、図２０の（Ａ）、（Ｂ）に、図１９に示すＡ−Ａ’線、Ｂ−Ｂ’線を夫々通過する２つのＹＺ平面での断面構造を夫々示し、図２１の（Ａ）、（Ｂ）に、図１９に示すＣ−Ｃ’線、Ｄ−Ｄ’線を夫々通過する２つのＸＺ平面での断面構造を夫々示す。
図１９及び図２０に示すように、シリコン基板６上にＹ方向に延伸する素子分離領域３５がＸ方向に複数配列してストライプ状に形成され、素子分離領域３５によって分離された活性領域は不純物（例えばｎ型の不純物）が注入され、選択トランジスタ１０のドレイン２１が形成されるとともに、Ｙ方向に隣接する選択トランジスタ１０のドレイン２１が相互に接続したＹ方向に延伸するビット線１４が形成される。図１８、図１９、図２０（Ａ）及び図２１（Ａ）に示すように、不純物拡散領域からなる複数のビット線１４上に、Ｙ方向に一定間隔を置いて柱状のシリコンが配置され、チャンネル領域２３が形成される。チャンネル領域２３の上部の柱状のシリコンは、ドレイン２１と同じ導電型の不純物が注入され選択トランジスタ１０のソース２２が形成されている。チャンネル領域２３の外周は、ゲート酸化膜２４を介してゲート２５に取り囲まれている。Ｘ方向に隣接するゲート２５は互いに接続してＸ方向に延伸するワード線１３が形成される。上記により、シリコン基板６上に、Ｘ方向及びＹ方向に夫々複数配列された縦型ＭＯＳトランジスタで構成された選択トランジスタ１０の２次元アレイ２が構成される。
図２２に、上記要領で作製された３次元メモリセルアレイ１と選択トランジスタ１０の２次元アレイ２の立体俯瞰図を示す。ＸＹ平面内に２次元マトリクス状に配列した選択トランジスタ１０の２次元アレイ２の上方に、３次元メモリセルアレイ１が形成されている点、及び、中間選択線１１の柱状金属のコモンプレート１２の境界部分に、積層された可変抵抗素子７とダイオード８が自己整合的に形成されている点は、第１実施形態と同じである。
更に、第２実施形態では、第１実施形態と同じ３次元メモリセルアレイ１を用いるので、第１実施形態で説明した３次元メモリセルアレイ１の各層のコモンプレート１２と、Ｚデコーダ５に接続する信号配線４０との接続方法は、第２実施形態においても同様に適用できる。
尚、ワード線１３とＸデコーダ３間、及び、ビット線１４とＹデコーダ４間の結線については、例えば、選択トランジスタ１０の形成後において、Ｘデコーダ３とＹデコーダ４とＺデコーダ５内のＭＯＳトランジスタ間の結線と同時に行っても良いし、或いは、Ｚデコーダ５と信号配線４０間の結線と同時に行っても良い。
〈第３実施形態〉
次に、本発明装置の第３実施形態について説明する。上記第１及び第２実施形態では、２端子型のメモリセルとして１Ｄ１Ｒ型メモリセルを想定して説明したが、図１に示す構成の本発明装置は、１Ｒ型メモリセルを用いた場合においても可能である。このことは、本発明の特徴が、第１に、３次元メモリセルアレイ１と選択トランジスタ１０の２次元アレイ２を、中間選択線１１を介して組み合わせることで、３次元メモリセルアレイ１のＸＹ平面内に存在する選択線がコモンプレート１２だけで構成されるため、各層の２次元メモリセルアレイの形成時に高価な最先端露光装置によるフォトリソグラフィ工程を使用する必要がなく、３次元メモリセルアレイ１の製造コストを安価に抑えることができる点であり、第２に、３次元メモリセルアレイ１からメモリセルを選択するためのデコード処理を、Ｘデコーダ３とＹデコーダ４とＺデコーダ５の３つのデコーダに分解して、夫々１次元的に配列した選択線（ワード線、ビット線、コモンプレート）に対して行え、簡単な回路構成で実現できる点であり、何れも、メモリセルが１Ｒ型か１Ｄ１Ｒ型かに関係ないことから明らかである。
尚、１Ｒ型メモリセルを用いる場合、電流制御素子をコモンプレート１２の端部に形成する必要がないので、コモンプレート１２を可変抵抗体２９とオーミック接触可能な不純物拡散された多結晶シリコン膜以外のより低抵抗な導電体で形成することができる。オーミック接触可能な可変抵抗体２９とコモンプレート１２の組み合わせとしては、例えば、ＴｉＯ２、Ｔａ２Ｏ５、ＨｆＯ２のようなｎ型の金属酸化物とＴｉ、Ｔａ等の低い仕事関数値を持つ金属の組み合わせがある。
ここで、コモンプレート１２を可変抵抗体２９とショットキー接触可能な金属膜で構成すると、可変抵抗体２９の金属酸化膜とコモンプレート１２の金属膜の界面にショットキー接合によるダイオードが形成され、１Ｒ型メモリセルではなく、１Ｄ１Ｒ型メモリセルを形成することができる。ショットキー接合によるダイオードが形成される可変抵抗体２９の金属酸化膜とコモンプレート１２の金属膜の組み合わせとしては、例えば、ＴｉＯ２、Ｔａ２Ｏ５、ＨｆＯ２のようなｎ型の金属酸化物とＰｔ、ＴｉＮ等の高い仕事関数値を持つ金属の組み合わせがある。
メモリセルが１Ｒ型と１Ｄ１Ｒ型の何れの場合にもおいても、可変抵抗体２９の両端に設けられる２つの電極と可変抵抗体２９の界面における接触が、一方の界面でオーミック接触、他方の界面で非オーミック接触となることが好ましい。第３実施形態として、可変抵抗体２９の一方の電極との界面がオーミック接触、他方の電極との界面が非オーミック接触となるように形成された可変抵抗体２９を備えた１Ｒ型メモリセルについて説明する。尚、以下の図２３〜図３０では、説明の理解の容易のため、３次元メモリセルアレイ１を構成する各部には、第１及び第２実施形態における対応する各部と同じ符号を付して説明する。
先ず、１Ｒ型メモリセルを用いて構成される３次元メモリセルアレイ１の等価回路図を図２３に示す。図２３（Ａ）に、３次元メモリセルアレイ１のＸＹ平面内における１層分の２次元メモリセルアレイ１ａを示し、図２３（Ｂ）に、２次元メモリセルアレイ１ａをＺ方向に複数層積層したＹＺ平面内における回路構成を示す。図２に示す１Ｄ１Ｒ型メモリセルを用いて構成される３次元メモリセルアレイ１の等価回路図と比較すると、各メモリセル９において、ダイオード８の有無において相違しており、１Ｒ型メモリセルでは、コモンプレート１２と可変抵抗素子７が直接接続し、可変抵抗素子７の一方の電極（第２電極）として機能する。
図２４に、１本の中間選択線１１と、当該中間選択線１１に接続するＺ方向に複数配列された１Ｒ型メモリセル９の中間選択線１１を通過するＹＺ面で切断した断面構造の一実施例を示す。第１及び第２実施形態と同様に、メモリセル９は、１層のコモンプレート１２と１本の中間選択線１１の交差個所において中間選択線１１の外周に円環状に形成される。具体的には、各メモリセル９は、１層のコモンプレート１２に形成された貫通孔３４をＺ方向に貫通する柱状金属３１からなる中間選択線１１と、その外周に円筒状に形成された金属電極膜３０と、金属電極膜３０の外周に円筒状に形成された可変抵抗体２９と、コモンプレート１２で構成される。第３実施形態では、金属電極膜３０とコモンプレート１２が夫々可変抵抗素子７の第１電極及び第２電極となる。
第３実施形態では、コモンプレート１２は、多結晶シリコン膜ではなく、可変抵抗体２９との界面で非オーミック接触となる金属膜３７を使用する。一例として、可変抵抗体２９として、ＴｉＯ２、Ｔａ２Ｏ５、ＨｆＯ２、ＺｒＯ２のようなｎ型半導体となる金属酸化物を使用する場合は、コモンプレート１２にＰｔまたはＴｉＮ等の低い仕事関数値を持つ金属を使用し、可変抵抗体２９として、ＮｉＯ、ＣｏＯのようなｐ型半導体となる金属酸化物を使用する場合は、コモンプレート１２にＴｉ、Ｔａ等の高い仕事関数値を持つ金属を使用する。
また、可変抵抗体２９は、径方向に膜中の酸素欠損濃度に分布を持たせてあり、異なる３つの電気的性質を示す部位２９ｃ，２９ｄ，２９ｅに区分される。部位２９ｃは、還元処理前の可変抵抗体２９と同じで、酸素欠損の少ない金属酸化物で絶縁体的な性質を示す。一方、部位２９ｄは、可変抵抗体２９を還元して生成された金属酸化物で多くの酸素欠損を含み、半導体もしくは導電体的性質を有し、金属電極膜３０との界面でオーミック接触する。金属電極膜３０は可変抵抗体２９の金属酸化物を構成する金属より酸化され易い金属で、還元処理前の可変抵抗体２９と接触することで固相反応により絶縁性の金属酸化物から酸素が引き抜かれて金属電極膜３０と接触する外周部分が金属酸化物２９ｄに変化する。
図２５（Ａ）及び（Ｂ）は、図２４のメモリセル９の形成個所における、第１実施形態で説明した初期化処理前と初期化処理後の可変抵抗体２９の状態を示す要部拡大図である。上記還元処理によって、径方向に酸素欠損濃度の異なる２つの金属酸化物２９ｃ，２９ｄが互いに接し、両端が第１及び第２電極（金属電極膜３０とコモンプレート１２）に挟持された２端子型の可変抵抗素子７の両端に書き込み時の動作電圧より高い所定の初期化電圧を印加すると、良好にスイッチング動作（抵抗状態遷移）が可能な可変抵抗素子７となる。即ち、金属電極膜３０とコモンプレート１２間への初期化電圧の印加により、その間に位置する金属酸化物２９ｃが、スイッチング動作の起きる金属酸化物２９ｅに変化する。図２５（Ｂ）は、初期化処理によって可変抵抗素子７がスイッチング動作可能になった状態を示す。金属酸化物２９ｅは、初期化電圧の印加によって、一定の酸素欠損が形成された状態である。
図２５（Ｂ）に示すように、導電性を有する金属酸化物２９ｄは内側の円筒状の金属電極膜３０とオーミック接触し、活性なスイッチング動作を行う金属酸化物２９ｅは外側のコモンプレート１２（金属膜３７）と非オーミック接触する。ここで、活性なスイッチング動作を行う金属酸化物２９ｅは、Ｚ方向に、絶縁体的な性質を示す金属酸化物２９ｃによって電気的に分離されるため、１Ｒ型メモリセル９が中間選択線１１に沿ってＺ方向に複数分離して形成され、図２３の等価回路図に示す３次元アレイ構造となる。
次に、図２４に示す構造の３次元メモリセルアレイ１の製造工程について、図２６〜図３０を参照して説明する。尚、図２６〜図３０は、図２４と同様の中間選択線１１を通過するＹＺ面切断した断面図である。
先ず、図２６に示すように、第１実施形態と同じ要領で２次元アレイ２（不図示）の形成されたシリコン基板６上の第１の層間絶縁膜２６上に、ＳｉＯ２等の第２の層間絶縁膜２８とコモンプレート１２となる金属膜３７（例えば、ＴｉＮ）を交互に複数段堆積する。層間絶縁膜２８の膜厚は５０ｎｍ〜５００ｎｍ程度、金属膜３７の膜厚も５０ｎｍ〜５００ｎｍと同程度とする。金属膜３７の積層数が、最終的にメモリセル９のＺ方向への積層数となる。図２６では、メモリセル９がＺ方向に４段積層されている例を示している。
引き続き、図２７に示すように、第２の層間絶縁膜２８と金属膜３７の積層構造体と第１の層間絶縁膜２６を貫通してシリコン基板６の表面（図２７の例では、２次元アレイ２を構成する選択トランジスタ１０のソース２２の表面）に達する貫通孔３４を公知のフォトリソグラフィとドライエッチング等により形成する。貫通孔３４の側壁面には、各層の金属膜３７が露出している。
次に、図２８に示すように、貫通孔３４の側壁面に可変抵抗体２９となる金属酸化膜をＣＶＤ（化学的気相成長法）やＡＬＤ（原子層堆積法）等により堆積し、その後、貫通孔３４の底面に堆積した金属酸化膜をＲＩＥ（反応性イオンエッチング）で除去し、選択トランジスタ１０のソース２２の表面を露出させる。可変抵抗素子７の活性領域が貫通孔３４の側壁面に形成されるため、金属酸化膜の成膜は、側壁面に等方的に成膜できる上述のＣＶＤやＡＬＤによる成膜が好ましい。金属膜３７としてＴｉＮを使用する場合は、金属酸化膜としては、ＴｉＯ２、Ｔａ２Ｏ５、ＨｆＯ２、ＺｒＯ２のようなｎ型半導体となる金属酸化物を使用する。また、金属酸化膜としてＮｉＯ、ＣｏＯのようなｐ型半導体となる金属酸化物を使用する場合は、金属膜３７としてはＴｉ、Ｔａ等の金属を使用する。金属酸化膜の膜厚は、書き込み及び消去動作に要する電圧値を２Ｖ程度に抑えるためには、約２ｎｍ〜１０ｎｍの範囲内にあるのが望ましい。
次に、図２９に示すように、貫通孔３４の可変抵抗体２９が形成された側壁面に、可変抵抗素子７の第１電極となる金属電極膜３０を形成する。金属電極膜３０としては、可変抵抗体２９となる金属酸化膜より酸化性の高いものを用いる。例えば、金属酸化膜として、ＴｉＯ２、Ｔａ２Ｏ５、ＨｆＯ２、ＺｒＯ２等の金属酸化物を使用する場合は、金属電極膜３０としてＴｉを用いると、金属電極膜３０と接する可変抵抗体２９の酸素の一部が金属電極膜３０との間の固相反応により引き抜かれ、可変抵抗体２９の金属電極膜３０との界面領域において酸素欠損が多く導電性を有する金属酸化物２９ｄが形成され、金属酸化物２９ｄと金属電極膜３０の間でオーミック接触が形成される。
次に、図３０に示すように、金属電極膜３０を形成後に、貫通孔３４内に残存する中空部分をＣＶＤ法によってタングステン等の金属材料３１で充填し、選択トランジスタ１０のソース２２からＺ方向に立ち上がる柱状金属３１からなる中間選択線１１を形成する。柱状金属３１は、タングステン外周面と金属電極膜３０の間にＴｉＮを設けた２層構造としても良い。
最後に、コモンプレート１２と中間選択線１１の間に所定の初期化電圧を印加すると、図２５に示すように、コモンプレート１２と中間選択線１１に挟まれた絶縁性の金属酸化物２９ｃが、スイッチング動作の起きる金属酸化物２９ｅに変化する。尚、上述した可変抵抗体２９の金属酸化物においては、金属酸化物に応じて、初期化電圧が約３Ｖ〜５Ｖの範囲、その印加時間が１μ秒〜数ｍ秒の範囲で、初期化処理が完了する。
〈第４実施形態〉
次に、本発明装置の第４実施形態について説明する。図２３に示す３次元メモリセルアレイ１に使用する１Ｒ型メモリセル９の第３実施形態とは別の構成例につき説明する。尚、以下の図３１〜図３４では、説明の理解の容易のため、３次元メモリセルアレイ１を構成する各部には、第１乃至第３実施形態における対応する各部と同じ符号を付して説明する。
図３１に、１本の中間選択線１１と、当該中間選択線１１に接続するＺ方向に複数配列された１Ｒ型メモリセル９の中間選択線１１を通過するＹＺ面で切断した断面構造の別実施例を示す。第１乃至第３実施形態と同様に、メモリセル９は、１層のコモンプレート１２と１本の中間選択線１１の交差個所において中間選択線１１の外周に円環状に形成される。具体的には、各メモリセル９は、１層のコモンプレート１２に形成された貫通孔３４をＺ方向に貫通する柱状金属３１からなる中間選択線１１と、その外周に円筒状に形成された金属電極膜３０と、金属電極膜３０の外周に接して円環状に形成された金属酸化物からなる可変抵抗体２９と、コモンプレート１２で構成される。第４実施形態では、可変抵抗体２９は、コモンプレート１２の貫通孔３４の内壁面に露出する円環状の端縁部を酸化して形成されており、金属電極膜３０とコモンプレート１２が夫々可変抵抗素子７の第１電極及び第２電極となる。
第４実施形態においては、可変抵抗体２９は、コモンプレート１２と交互にＺ方向に積層された層間絶縁膜２８によって、コモンプレート１２と同様にＺ方向に分離され形成されている。この点が、可変抵抗体２９が金属電極膜３０の外周に円筒状に形成されＺ方向に物理的には分離されていない第３実施形態と異なる。可変抵抗体２９の層間絶縁膜２８による分離は、上述のようにコモンプレート１２の円環状の端縁部を酸化して可変抵抗体２９を形成することで実現されている。可変抵抗体２９の金属酸化物は、コモンプレート１２の一部を酸化したものであるため、可変抵抗体２９とコモンプレート１２間の酸素濃度の変化は急峻ではなく、その界面はオーミック接合となっている場合が多く、可変抵抗体２９とコモンプレート１２間がオーミック接合である場合、可変抵抗体２９と金属電極膜３０間の界面を非オーミック接合として、金属電極膜３０側の界面を抵抗変化が生じる領域とする。
第４実施形態では、可変抵抗体２９の金属電極膜３０側に抵抗変化が生じる領域を形成し、コモンプレート１２側の界面をオーミック接合としているが、可変抵抗体２９全体が層間絶縁膜２８によってＺ方向に物理的に分離されているため問題はない。これに対して、第３実施形態では、可変抵抗体２９のコモンプレート１２側の界面を抵抗変化が生じる領域とし、当該領域が、絶縁体的な性質を示す酸素欠損の少ない金属酸化物２９ｃでＺ方向に分離されているため、可変抵抗体２９の金属電極膜３０側の界面がオーミック接合でＺ方向に分離されなくても問題はない。
次に、図３１に示す構造の３次元メモリセルアレイ１の製造工程について、図３２〜図３６を参照して説明する。尚、図３２〜図３４は、図３１と同様の中間選択線１１を通過するＹＺ面切断した断面図である。
先ず、図３２に示すように、第１及び第３実施形態と同じ要領で２次元アレイ２（不図示）の形成されたシリコン基板６上の第１の層間絶縁膜２６上に、ＳｉＯ２等の第２の層間絶縁膜２８とコモンプレート１２となる金属膜３７を交互に複数段堆積する。金属膜３７としては、酸化することで可変抵抗体となる金属を用いる。例えばＴｉＮやＷは酸化することで可変抵抗体である金属酸化物となることが知られており、また既存のＣＭＯＳ製造工程で形成できる。層間絶縁膜２８の膜厚は５０ｎｍ〜５００ｎｍ程度、金属膜３７の膜厚も５０ｎｍ〜５００ｎｍと同程度とする。金属膜３７の積層数が、最終的にメモリセル９のＺ方向への積層数となる。図３２では、メモリセル９がＺ方向に４段積層されている例を示している。
引き続き、図３２に示すように、第２の層間絶縁膜２８と金属膜３７の積層構造体と第１の層間絶縁膜２６を貫通してシリコン基板６の表面（図３２の例では、２次元アレイ２を構成する選択トランジスタ１０のソース２２の表面）に達する貫通孔３４を公知のフォトリソグラフィとドライエッチング等により形成する。貫通孔３４の側壁面には、各層の金属膜３７が露出している。
次に、図３３に示すように、貫通孔３４の側壁面に露出した金属膜３７を酸化する。当該酸化は、既存の半導体製造工程の酸化装置、例えば、ランプ照射による急速酸化、プラズマ酸化等、オゾン酸化で実現できる。金属膜３７の貫通孔３４の側壁面に露出した環状の端縁部が酸化されることで、円環状の金属酸化物の可変抵抗体２９が形成される。金属膜３７が、ＴｉＮまたはＷである場合、可変抵抗体２９の金属酸化物は、ＴｉＯｘまたはＷＯｘとなる。
次に、図３４に示すように、可変抵抗体２９を形成後の貫通孔３４の側壁面に、可変抵抗素子７の第１電極となる金属電極膜３０を堆積し、更に、貫通孔３４の内部を金属材料３１で充填する。可変抵抗体２９が、ＴｉＯｘまたはＷＯｘである場合、金属電極膜３０としてＴｉＮを用いれば、可変抵抗素子として良好なスイッチング特性が得られる。つまり、可変抵抗体２９と金属電極膜３０の界面が非オーミック接合となる。金属電極膜３０としては、ＴｉＮ以外にも、Ｐｔでも同等またはそれ以上のスイッチング特性が得られる。貫通孔３４の内部に充填する金属材料３１としては、第３実施形態と同様に、ＣＶＤ法によってタングステン等を充填すれば良い。以上により、選択トランジスタ１０のソース２２からＺ方向に立ち上がる柱状の金属材料３１からなる中間選択線１１を形成される。
〈第５実施形態〉
次に、本発明装置の第５実施形態について説明する。上記第１及び第２実施形態では、１Ｄ１Ｒ型メモリセルを構成するダイオードとして、ＰＮ接合またはショットキー接合によるダイオードで、順方向バイアス時と逆方向バイアス時で抵抗が数桁異なる素子を想定した。つまり、メモリセルに対する初期化動作、データの書き込み動作（セット動作とリセット動作）、及び、データの読み出し動作の各動作において、メモリセルに流れる電流の方向は、ダイオードの順方向に制限されるため、データの書き込み動作は、セット動作とリセット動作で可変抵抗素子の両端に印加する電圧を同極性とするユニポーラ動作を行う必要がある。
ところで、メモリセルを可変抵抗素子とダイオード等の電流制限素子との直列回路で構成する理由は、１Ｒ型メモリセルでクロスポイント型メモリセルアレイを構成した場合に非選択メモリセルを介して生じる寄生電流の影響を排除するためであった。従って、１Ｄ１Ｒ型メモリセルを構成する電流制限素子としては、順方向バイアス時と逆方向バイアス時で抵抗が数桁異なる素子でなくても、正負両極性において一定の閾値電圧以上のバイアス時に電流が流れる双方向型の電流制限素子も使用可能である。斯かる双方向型の電流制限素子として、図３５に示すような逆方向バイアスで降伏電圧を有するツェナーダイオードやダブルショットキー構造を持つダイオードが使用できる。当該双方向型の電流制限素子とセット動作とリセット動作で可変抵抗素子の両端に印加する電圧を逆極性とするバイポーラ動作で書き込み可能な可変抵抗素子と直列接続してメモリセルを構成し、例えば、電流制限素子が逆方向バイアス時に電流制限素子に降伏電圧以上のバイアスが印加される電圧印加条件で、セット動作とリセット動作の一方を行うことで、バイポーラスイッチング動作を制御できる。
可変抵抗体２９として一酸化コバルト（ＣｏＯ）を用い、第１電極となる金属電極膜３０としてＴａを用いた可変抵抗素子は、バイポーラスイッチング動作も可能であり、この場合、図３６のセット動作とリセット動作の各欄に示す電圧条件で、バイポーラスイッチング動作が可能である。図３６に示す電圧条件では、電流制限素子が逆方向バイアス時にセット動作が行われる。更に、双方向型の電流制限素子を使用した場合には、逆方向バイアスでの初期化動作も可能であり、図３６の初期化動作の欄に示す電圧条件で、初期化が可能である。
また、図３５に示すような双方向型の電流制限素子は、絶縁膜を電極金属で挟持したＭＩＭ型のトンネル素子で形成することも可能である。トンネル素子の両端の電極間に流れる電流がファウラ・ノルドハイム型のトンネル電流となるように、トンネル障壁とトンネル膜厚を調整すれば、電極間にかけた電圧に対して非線形な電圧、電流特性が得られ、図３５に示す電流電圧特性と同等な特性を備える双方方向型の電流制限素子を形成可能である。
１Ｄ１Ｒ型メモリセルを構成する電流制限素子として双方向型のＭＩＭ型トンネル素子を用いた場合の構成例について、図３７を参照して説明する。尚、以下の図３７では、説明の理解の容易のため、３次元メモリセルアレイ１を構成する各部には、第１乃至第３実施形態における対応する各部と同じ符号を付して説明する。
図３７に示す構成例では、図２４に示した第３実施形態の１Ｒ型メモリセルにおける可変抵抗体２９と、金属膜３７と層間絶縁膜２８の積層構造に開口した貫通孔３４（図２７参照）の側壁面（つまり、金属膜３７と層間絶縁膜２８の当該側壁面側の各端面）との間に、ＭＩＭ型トンネル素子となるトンネル絶縁膜４４が挿入されている。ここで、可変抵抗体２９は、上記第３実施形態と同様に、酸素欠損を含む環状の金属酸化物とし、その内周側の酸素欠損濃度を、外周側より高くする。尚、該金属酸化物の膜中の酸素欠損が導電性の原因となっている。本構造において、ＭＩＭ型トンネル素子は、可変抵抗体２９を一方の電極とし、金属膜３７を他方の電極とし、当該二つの電極とこれらの電極に挟持されたトンネル絶縁膜４４により構成される。トンネル絶縁膜４４は、ＨｆＯ２、Ａｌ２Ｏ３、ＴｉＯ２等の金属酸化物をなるべく化学量論的な組成に形成し、酸素欠損の少ない条件で成膜したものを用いる。トンネル酸化膜４４の厚さは２ｎｍ〜１０ｎｍで、所望の動作電圧印加の条件でファウラ・ノルドハイム型のトンネル電流が流れるように構成されている。
次に、図３７に示す構造の３次元メモリセルアレイ１の製造方法について説明する。上述のように、図３７に示す構造の３次元メモリセルアレイ１は、図２４で示した第３実施形態の１Ｒ型メモリセルにトンネル絶縁膜４４を追加して構成されるため、第３実施形態の３次元メモリセルアレイ１の製造工程を示す図２７を参照すると、図２７に示す貫通孔３４を形成した後に、トンネル絶縁膜４４を貫通孔３４の側壁面に、ＡＬＤ等の側壁に均一に成膜可能な堆積法で成膜した後、可変抵抗体２９を成膜し、ＲＩＥ等の異方性エッチングで貫通孔３４の底部に堆積した可変抵抗体２９とトンネル絶縁膜４４を除去する。以降、第３実施形態と同様に、金属電極膜３０と柱状金属３１を成膜して貫通孔３４を充填する。尚、金属膜３７、可変抵抗体２９、金属電極膜３０、柱状金属３１等の材料及び形成方法等については、第３実施形態と同じであるので、重複する説明は割愛する。
〈第６実施形態〉
次に、本発明装置の第６実施形態について説明する。１Ｄ１Ｒ型メモリセルを構成する電流制限素子として双方向型のＭＩＭ型トンネル素子を用いた場合の別の構成例について、図３８を参照して説明する。尚、以下の図３８では、説明の理解の容易のため、３次元メモリセルアレイ１を構成する各部には、第１乃至第５実施形態における対応する各部と同じ符号を付して説明する。
第５実施形態では、第３実施形態の１Ｒ型メモリセルに対して、可変抵抗体２９と金属膜３７の間にトンネル絶縁膜４４を挿入して双方向型の電流制限素子を構成したが、第６実施形態では、図３１に示した第４実施形態の１Ｒ型メモリセルに対して、可変抵抗体２９と金属電極膜３０の間にトンネル絶縁膜４４を挿入して双方向型の電流制限素子を構成する。つまり、図３８に示す構成例では、金属膜３７と層間絶縁膜２８の積層構造に開口した貫通孔３４の酸化処理後の側壁面（つまり、可変抵抗体２９と層間絶縁膜２８の当該側壁面側の各端面（図３３参照））と、金属電極膜３０の間に、ＭＩＭ型トンネル素子となるトンネル絶縁膜４４が挿入されている。本構造において、ＭＩＭ型トンネル素子は、可変抵抗体２９を一方の電極とし、金属電極膜３０を他方の電極とし、当該二つの電極とこれらの電極に挟持されたトンネル絶縁膜４４により構成される。トンネル絶縁膜４４は、ＨｆＯ２、Ａｌ２Ｏ３、ＴｉＯ２等の金属酸化物をなるべく化学量論的な組成に形成し、酸素欠損の少ない条件で成膜したものを用いる。トンネル酸化膜４４の厚さは２ｎｍ〜１０ｎｍで、所望の動作電圧印加の条件でファウラ・ノルドハイム型のトンネル電流が流れるように構成されている。
次に、図３８に示す構造の３次元メモリセルアレイ１の製造方法について説明する。上述のように、図３８に示す構造の３次元メモリセルアレイ１は、図３１で示した第４実施形態の１Ｒ型メモリセルにトンネル絶縁膜４４を追加して構成されるため、第４実施形態の３次元メモリセルアレイ１の製造工程を示す図３２及び図３３を参照すると、図３２に示す貫通孔３４の側壁面に露出した金属膜３７を酸化して、図３３に示すように上下を層間絶縁膜２８に挟まれた可変抵抗体２９を形成した後に、トンネル絶縁膜４４を貫通孔３４の側壁面に、ＡＬＤ等の側壁に均一に成膜可能な堆積法で成膜し、ＲＩＥ等の異方性エッチングで貫通孔３４の底部に堆積したトンネル絶縁膜４４を除去する。以降、第４実施形態と同様に、金属電極膜３０と柱状金属３１を成膜して貫通孔３４を充填する。尚、金属膜３７、可変抵抗体２９、金属電極膜３０、柱状金属３１等の材料及び形成方法等については、第４実施形態と同じであるので、重複する説明は割愛する。また、可変抵抗体２９を、上記第３または第５実施形態と同様に、酸素欠損を含む環状の金属酸化物とし、膜中の酸素欠損が導電性の原因となるようにするのも好ましい。
次に、本発明装置の別実施形態について説明する。
〈１〉上記第１及び第２実施形態において、多結晶シリコン膜３３と可変抵抗体２９の界面に非オーミック接合が形成され、可変抵抗体２９の多結晶シリコン膜３３との界面側に抵抗変化する領域が形成される場合は、可変抵抗体２９の金属電極膜３０との界面を確実にオーミック接合とするために、金属電極膜３０を可変抵抗体２９の金属酸化膜より酸化性の高い材料として、第３実施形態と同様に径方向に対して酸素欠損濃度の分布を設けるようにするのも好ましい。
〈２〉上記第１及び第２実施形態において、図８に示すダイオード８の形成工程において、逆導電型の不純物を導入してＰＮ接合を形成する工程に代えて、貫通孔３４の側壁に露出した多結晶シリコン膜３２の端面に選択的に金属または金属シリサイドを形成して、当該金属または金属シリサイドと多結晶シリコン膜３２の界面に環状にショットキー接合を形成しても良い。環状に形成されたショットキー接合の両側にダイオード８が形成される。多結晶シリコン膜３２の端面に選択的に金属または金属シリサイドを形成するには、公知の選択シリサイド法（一般にサリサイドと呼ばれる）で行うことができる。例えば、不純物濃度が１０１８／ｃｍ３以下程度のｐ型またはｎ型多結晶シリコンにＮｉまたはＣｏを堆積し、ランプ加熱で多結晶シリコンと接している面でＮｉまたはＣｏとシリコンを反応させ、未反応な金属を除去することで自己整合的にシリサイドが作製できる。ｐ型多結晶シリコンではＴｉシリサイド、ｎ型多結晶シリコンではＰｔシリサイドでもショットキー障壁が形成されるが、Ｎｉ及びＣｏは仕事関数が中間的でｐ型、ｎ型の双方の多結晶シリコンに対しショットキー障壁の形成が可能なためプロセス的に容易である。
ここで、ｐ型多結晶シリコン膜３２の端面にＴｉシリサイドを形成してショットキー接合によるダイオード８を形成し、可変抵抗体２９となる金属酸化物としてＴｉＯ２、ＨｆＯ２、Ｔａ２Ｏ５等のｎ型の金属酸化物を使用した場合、可変抵抗体２９とＴｉシリサイドとの界面はオーミック接合となるため、金属電極膜３０は、可変抵抗体２９との界面が非オーミック接合となる金属が望ましい。金属電極膜３０としては、例えば、第４実施形態と同様に、ＴｉＮを用いることで、可変抵抗素子として良好なスイッチング特性が得られる。
〈３〉上記各実施形態では、選択トランジスタ１０としてｎ型ＭＯＳトランジスタを想定して説明したが、選択トランジスタ１０は、ｐ型ＭＯＳトランジスタであっても良い。また、ＭＯＳトランジスタではなく、バイポーラトランジスタで構成することも可能である。
〈４〉図４に例示したＸデコーダ３とＹデコーダ４とＺデコーダ５の論理回路構成は、図１７に示す電圧印加条件を想定した場合の一例であり、書き込み動作にバイポーラスイッチング動作を使用する場合等には、必要に応じて回路構成を適宜変更すれば良い。
〈５〉上記各実施形態では、各選択トランジスタ１０が、Ｘ方向及びＹ方向の夫々に対して、直線状に複数配列される場合を想定したが、選択トランジスタ１０をＸ方向及びＹ方向に繰り返して配列する方法は、例えば、交互に向きを反転させ、或いは、交互に位置を僅かにずらしながら配列するようにしても良い。この場合に、貫通孔３４がＸ方向及びＹ方向の夫々に対して、直線状に配列されずに、例えば、ジグザグ状に蛇行して配置されても構わない。更に、ワード線１３或いはビット線１４も、必ずしも直線状に延伸するのではなく、ジグザグ状に蛇行して形成されても構わない。
本発明に係る不揮発性半導体記憶装置及びその製造方法は、不揮発性の可変抵抗素子を備えた２端子型のメモリセルが、互いに直交する第１方向、第２方向、及び、第３方向に夫々複数３次元マトリクス状に配置された３次元メモリセルアレイを備えた不揮発性半導体記憶装置に利用可能である。
１： ３次元メモリセルアレイ
１ａ： ２次元メモリセルアレイ
２： 選択トランジスタの２次元アレイ
３： Ｘデコーダ
３ａ： Ｘデコーダユニット
４： Ｙデコーダ
４ａ： Ｙデコーダユニット
５： Ｚデコーダ
５ａ： Ｚデコーダユニット
６： 基板
７： 可変抵抗素子
８： 電流制御素子（ダイオード）
９： メモリセル
１０： 選択トランジスタ
１１： 中間選択線
１２： コモンプレート（第３選択線）
１３： ワード線（第１選択線）
１４： ビット線（第２選択線）
２１： ドレイン
２２： ソース
２３： チャンネル領域
２４： ゲート酸化膜
２５： ゲート
２６： 第１の層間絶縁膜
２７： コンタクト孔
２８： 第２の層間絶縁膜
２９： 可変抵抗体（金属酸化膜）
２９ａ：可変抵抗体（初期化部分）
２９ｂ：可変抵抗体（非初期化部分）
２９ｃ：可変抵抗体（酸素欠損の少ない部位）
２９ｄ：可変抵抗体（酸素欠損の多い部位）
２９ｅ：可変抵抗体（初期化された部位）
３０： 第１電極（金属電極膜）
３１： 金属材料（柱状金属）
３２： 多結晶シリコン膜（ｐ型多結晶シリコン膜）
３３： 多結晶シリコン膜（ｎ型多結晶シリコン膜）
３４： 貫通孔
３５： 素子分離領域
３６： ダミーゲート
３７： 金属膜
４０： 信号配線
４１： レジストパターン
４２： 絶縁膜
４３： コンタクト金属
４４： トンネル絶縁膜

Claims (38)

  1. 不揮発性の可変抵抗素子を備えた２端子型のメモリセルが、互いに直交する第１方向、第２方向、及び、第３方向に夫々複数、３次元マトリクス状に配置され、
    前記第３方向に隣接する複数の前記メモリセルの各一端が、前記第１方向と前記第２方向に夫々複数２次元マトリクス状に配置され前記第３方向に延伸する中間選択線の対応する１つに共通に接続し、
    前記第３方向の同じ位置に前記第１方向と前記第２方向に２次元マトリクス状に配置された複数の前記メモリセルの他端の夫々が、前記第３方向に複数配置された第３選択線の１つに共通に接続し、
    選択トランジスタが前記第１方向と前記第２方向に夫々複数２次元マトリクス状に、前記メモリセルの配置領域に対して前記第３方向に隣接して配置され、
    前記第１方向に隣接する複数の前記選択トランジスタのゲートが、前記第２方向に複数配置され前記第１方向に延伸する第１選択線の１つに共通に接続し、
    前記第２方向に隣接する複数の前記選択トランジスタのドレイン及びソースの一方が、前記第１方向に複数配置され前記第２方向に延伸する第２選択線の１つに共通に接続し、
    複数の前記選択トランジスタのドレイン及びソースの他方が、前記中間選択線に各別に接続し、
    前記複数の第１選択線が、前記第１選択線を選択する第１デコーダに接続し、
    前記複数の第２選択線が、前記第２選択線を選択する第２デコーダに接続し、
    前記複数の第３選択線が、前記第３選択線を選択する第３デコーダに接続していることを特徴とする不揮発性半導体記憶装置。
  2. 所定の基板上に、２次元マトリクス状に配置された前記選択トランジスタ、前記第１デコーダ、前記第２デコーダ、及び、前記第３デコーダが形成され、
    ３次元マトリクス状に配置された複数の前記メモリセルが、前記選択トランジスタの配置領域の上方に形成され、
    前記第１方向と前記第２方向が前記基板の表面と平行し、前記第３方向が前記基板の表面と直交していることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  3. 前記メモリセルが、前記可変抵抗素子と２端子型の電流制御素子を直列接続して構成されていることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
  4. 前記電流制御素子が、多結晶シリコンのＰＮ接合、多結晶シリコンと金属または金属シリサイドのショットキー接合、或いは、金属酸化物半導体と金属のショットキー接合によるダイオードで構成されていることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
  5. 前記中間選択線が柱状の導電体で形成され、
    前記可変抵抗素子が、前記第３方向に分離して複数、前記柱状の導電体の外周面に沿って環状に形成され、
    前記可変抵抗素子の一端が前記柱状の導電体と接続していることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
  6. 前記中間選択線が柱状の導電体で形成され、
    前記可変抵抗素子が、前記第３方向に分離して複数、前記柱状の導電体の外周面に沿って環状に形成され、
    前記電流制御素子が、前記第３方向に分離して複数、前記可変抵抗素子の外周面に沿って環状に形成され、
    前記可変抵抗素子の一端が前記柱状の導電体と接続していることを特徴とする請求項３または４に記載の不揮発性半導体記憶装置。
  7. 複数の前記第３選択線の夫々が、前記第１方向及び前記第２方向に平面的に拡張する平板状の導電体で形成され、前記第１方向及び前記第２方向に平面的に拡張する平板状の層間絶縁膜によって前記第３方向に分離され、
    平板状の前記第３選択線と前記層間絶縁膜が交互に積層された積層構造に対して前記第３方向に貫通する貫通孔が、前記第１方向と前記第２方向に夫々複数２次元マトリクス状に配列するように形成され、
    前記貫通孔の夫々に柱状の前記中間選択線が前記第３選択線と接触せずに貫通するように設けられ、
    前記貫通孔内の前記中間選択線と前記第３選択線の間の環状部分に前記メモリセルが形成されていることを特徴とする請求項５または６に記載の不揮発性半導体記憶装置。
  8. 前記可変抵抗素子が、両端を第１電極と第２電極によって挟持された金属酸化膜で構成され、前記第１電極と前記第２電極間に電圧印加することで前記両電極間の電気抵抗で規定される抵抗状態が２以上の異なる状態間で可逆的に変化することを特徴とする請求項１〜７の何れか１項に記載の不揮発性半導体記憶装置。
  9. 複数の前記第３選択線の夫々が、前記第１方向及び前記第２方向に平面的に拡張する平板状の導電体で形成され、前記第１方向及び前記第２方向に平面的に拡張する平板状の層間絶縁膜によって前記第３方向に分離され、
    平板状の前記第３選択線と前記層間絶縁膜が交互に積層された積層構造に対して前記第３方向に貫通する貫通孔が、前記第１方向と前記第２方向に夫々複数２次元マトリクス状に配列するように形成され、
    前記貫通孔の夫々に柱状の前記中間選択線が前記第３選択線と接触せずに貫通するように設けられ、
    前記貫通孔内の前記中間選択線と前記第３選択線の間の環状部分に環状の金属酸化物からなる前記可変抵抗素子が、径方向に酸素欠損濃度の分布を有し、外周側の酸素欠損濃度が内周側の酸素欠損濃度より低くなるように形成されていることを特徴とする請求項５または６に記載の不揮発性半導体記憶装置。
  10. 複数の前記第３選択線の夫々が、前記第１方向及び前記第２方向に平面的に拡張する平板状の導電体で形成され、前記第１方向及び前記第２方向に平面的に拡張する平板状の層間絶縁膜によって前記第３方向に分離され、
    平板状の前記第３選択線と前記層間絶縁膜が交互に積層された積層構造に対して前記第３方向に貫通する貫通孔が、前記第１方向と前記第２方向に夫々複数２次元マトリクス状に配列するように形成され、
    前記貫通孔の夫々に柱状の前記中間選択線が前記第３選択線と接触せずに貫通するように設けられ、
    前記貫通孔内の前記中間選択線の外周部に接する環状の金属酸化物からなる前記可変抵抗素子が、径方向に酸素欠損濃度の分布を有し、外周側の酸素欠損濃度が内周側の酸素欠損濃度より低くなるように形成され、
    前記可変抵抗素子と前記第３選択線の間の環状部分に環状のトンネル絶縁膜が形成されていることを特徴とする請求項５または６に記載の不揮発性半導体記憶装置。
  11. 複数の前記第３選択線の夫々が、前記第１方向及び前記第２方向に平面的に拡張する平板状の導電体で形成され、前記第１方向及び前記第２方向に平面的に拡張する平板状の層間絶縁膜によって前記第３方向に分離され、
    平板状の金属導電体からなる前記第３選択線と前記層間絶縁膜が交互に積層された積層構造に対して前記第３方向に貫通する貫通孔が、前記第１方向と前記第２方向に夫々複数２次元マトリクス状に配列するように形成され、
    前記平板状の金属導電体の前記貫通孔に面する環状の端縁部が酸化されて、金属酸化物の可変抵抗材料となって前記可変抵抗素子が形成され、
    前記貫通孔の夫々に柱状の前記中間選択線が貫通するように設けられ、
    前記貫通孔内の前記中間選択線と前記第３選択線の間の環状部分に前記メモリセルが形成されていることを特徴とする請求項５に記載の不揮発性半導体記憶装置。
  12. 複数の前記第３選択線の夫々が、前記第１方向及び前記第２方向に平面的に拡張する平板状の導電体で形成され、前記第１方向及び前記第２方向に平面的に拡張する平板状の層間絶縁膜によって前記第３方向に分離され、
    平板状の金属導電体からなる前記第３選択線と前記層間絶縁膜が交互に積層された積層構造に対して前記第３方向に貫通する貫通孔が、前記第１方向と前記第２方向に夫々複数２次元マトリクス状に配列するように形成され、
    前記平板状の金属導電体の前記貫通孔に面する環状の端縁部が酸化されて、金属酸化物の可変抵抗材料となって前記可変抵抗素子が形成され、
    前記貫通孔の夫々に柱状の前記中間選択線が前記可変抵抗素子と接触せずに貫通するように設けられ、
    前記可変抵抗素子と前記中間選択線の間の環状部分に環状のトンネル絶縁膜が形成され、
    前記貫通孔内の前記中間選択線と前記第３選択線の間の環状部分に前記メモリセルが形成されていることを特徴とする請求項５に記載の不揮発性半導体記憶装置。
  13. 前記金属酸化物として、Ｎｉ、Ｃｏ、Ｔｉ、Ｔａ、Ｈｆ、Ｃｕ、Ｚｒ、Ａｌ、及び、Ｎｂから選択される１つの元素の酸化物を用いることを特徴とする請求項８〜１２の何れか１項に記載の不揮発性半導体記憶装置。
  14. 前記選択トランジスタが、所定の基板上に前記第２方向に分離して形成されたドレイン及びソースと、ドレインとソース間のチャンネル領域上にゲート絶縁膜を介して形成されたゲートからなるプレーナ型のＭＯＳトランジスタであり、
    前記第１方向に隣接する前記選択トランジスタのゲートが直線状に連結して前記第１選択線を構成し、
    前記第２方向に隣接する前記選択トランジスタのドレイン及びソースの内の一方が、前記選択トランジスタ上の層間絶縁膜に形成されたコンタクト孔に充填された導電体を介して共通の前記第２選択線に接続し、
    前記選択トランジスタのドレイン及びソースの内の他方が、各別に前記中間選択線に接続することを特徴とする請求項１〜１３の何れか１項に記載の不揮発性半導体記憶装置。
  15. 前記選択トランジスタが、所定の基板上に前記第３方向に分離して形成されたドレイン及びソースと、ドレインとソース間に前記第３方向に延伸する柱状に形成されたチャンネル領域の外周に環状のゲート絶縁膜を介して形成された環状のゲートからなる縦型のＭＯＳトランジスタであり、
    前記第１方向に隣接する前記選択トランジスタのゲートの外縁同士が連結して前記第１選択線を構成し、
    前記第２方向に隣接する前記選択トランジスタのドレイン及びソースの内の前記基板寄りに位置する一方が直線状に連結して前記第２選択線を構成し、
    前記選択トランジスタのドレイン及びソースの内の前記基板寄りでない他方が、各別に前記中間選択線に接続することを特徴とする請求項１〜１３の何れか１項に記載の不揮発性半導体記憶装置。
  16. 選択トランジスタを互いに直交する第１方向と第２方向に夫々複数２次元マトリクス状に配列して形成する工程と、
    前記第１方向に隣接する複数の前記選択トランジスタのゲートが共通に接続する前記第１方向に延伸する第１選択線を、前記第２方向に複数配列させて形成する工程と、
    前記第２方向に隣接する複数の前記選択トランジスタのドレイン及びソースの一方が共通に接続する前記第２方向に延伸する第２選択線を、前記第１方向に複数配列させて形成する工程と、
    複数の前記選択トランジスタのドレイン及びソースの他方に各別に接続し、前記第１方向と前記第２方向の両方と直交する第３方向に延伸する中間選択線を前記第１方向と前記第２方向に夫々複数２次元マトリクス状に配列させて形成する工程と、
    前記第１選択線を選択する第１デコーダを形成する工程と、
    前記第２選択線を選択する第２デコーダを形成する工程と、
    前記第３方向に複数配置された第３選択線を選択する第３デコーダを形成する工程と、
    不揮発性の可変抵抗素子を備えた２端子型のメモリセルを、前記第１方向、前記第２方向、及び、前記第３方向に夫々複数、３次元マトリクス状に配列させて、前記選択トランジスタの配置領域に対して前記第３方向に隣接する領域に形成する工程と、
    前記第３方向に隣接する複数の前記メモリセルの各一端を、前記中間選択線の対応する１つに共通に接続させる工程と、
    前記第３方向の同じ位置に前記第１方向と前記第２方向に２次元マトリクス状に配置された複数の前記メモリセルの他端の夫々と共通に接続するように、前記第３選択線を形成する工程と、
    前記複数の第１選択線を、前記第１デコーダに接続する工程と、
    前記複数の第２選択線を、前記第２デコーダに接続する工程と、
    前記複数の第３選択線を、前記第３デコーダに接続する工程と、を有することを特徴とする不揮発性半導体記憶装置の製造方法。
  17. 前記選択トランジスタを形成する工程において、前記選択トランジスタを所定の基板上に、前記基板表面と平行な前記第１方向と前記第２方向に夫々複数２次元マトリクス状に配列して形成し、
    前記第１デコーダ、前記第２デコーダ、及び、前記第３デコーダを形成する各工程において、前記第１デコーダ、前記第２デコーダ、及び、前記第３デコーダを前記基板上に形成し、
    前記メモリセルを３次元マトリクス状に配列させて形成する工程において、３次元マトリクス状に配置された複数の前記メモリセルが、前記選択トランジスタの配置領域の上方に形成することを特徴とする請求項１６に記載の不揮発性半導体記憶装置の製造方法。
  18. 前記メモリセルを３次元マトリクス状に配列させて形成する工程が、
    層間絶縁膜とｐ型またはｎ型の不純物を拡散させた多結晶シリコン層を、前記基板表面と直交する前記第３方向に交互に複数回堆積して多層膜構造を形成する工程と、
    前記多層膜構造を前記第３方向に貫通し、前記選択トランジスタのドレイン及びソースの前記他方と配置が各別に整合するように前記第１方向と前記第２方向に夫々複数２次元マトリクス状に配列された貫通孔を形成する工程と、
    前記電流制御素子として、前記貫通孔の側壁面に露出した複数の前記多結晶シリコン層の環状の端部の夫々にＰＮ接合またはショットキー接合を有するダイオードを環状に形成する工程と、
    前記ダイオードが形成された後の前記貫通孔の側壁面に前記可変抵抗素子を構成する可変抵抗体膜を環状に、外側面が前記ダイオードの内側面と接するように形成する工程と、
    前記貫通孔の底部に堆積した前記可変抵抗体膜を除去し、前記貫通孔の内部に導電体を充填する工程を有し、
    前記メモリセルの夫々が、前記可変抵抗素子と前記ダイオードの直列接続により構成され、
    前記ダイオードが環状に形成された複数の前記多結晶シリコン層の前記ＰＮ接合またはショットキー接合より外側部分に、前記第３選択線が夫々形成され、
    前記貫通孔の内部に導電体を充填する工程によって、複数の前記選択トランジスタのドレイン及びソースの前記他方に各別に接続する前記中間選択線が形成されることを特徴とする請求項１７に記載の不揮発性半導体記憶装置の製造方法。
  19. 前記ダイオードを環状に形成する工程において、前記貫通孔の側壁面に露出した複数の前記多結晶シリコン層の環状の端面から、前記多結晶シリコン層に予め拡散した不純物とは逆導電型の不純物を拡散させてＰＮ接合を有するダイオードを環状に形成することを特徴とする請求項１８に記載の不揮発性半導体記憶装置の製造方法。
  20. 前記ダイオードを環状に形成する工程において、前記貫通孔の側壁面に露出した複数の前記多結晶シリコン層の環状の端面に、自己整合的にシリサイドを形成し、前記多結晶シリコン層と前記シリサイドの界面にショットキー接合を有するダイオードを環状に形成することを特徴とする請求項１８に記載の不揮発性半導体記憶装置の製造方法。
  21. 前記メモリセルを３次元マトリクス状に配列させて形成する工程が、
    層間絶縁膜と導電体または半導体からなる平板電極層を、前記基板表面と直交する前記第３方向に交互に複数回堆積して多層膜構造を形成する工程と、
    前記多層膜構造を前記第３方向に貫通し、前記第１方向と前記第２方向に夫々複数２次元マトリクス状に配列された貫通孔を形成する工程と、
    前記貫通孔の側壁面に前記可変抵抗素子を構成する可変抵抗体膜を環状に形成する工程と、
    前記貫通孔の底部に堆積した前記可変抵抗体膜を除去し、前記貫通孔の内部に導電体を充填して前記第３方向に延伸する柱状の前記中間選択線を形成する工程と、を有し、
    １つの前記貫通孔内における１層の前記平板電極層と１本の前記柱状電極に挟まれた環状部に、前記メモリセルが１つずつ形成されることを特徴とする請求項１７に記載の不揮発性半導体記憶装置の製造方法。
  22. 前記可変抵抗体膜を環状に形成する工程において、前記貫通孔の側壁面に内接する金属酸化物からなる前記可変抵抗体膜を環状に形成し、前記可変抵抗体膜の内側壁面に接触するように前記金属酸化物より酸化され易い金属を形成して、前記金属酸化物の内周側表面を固相反応により還元し、前記金属酸化物の酸素欠損濃度を外周側より内周側の方を高くすることを特徴とする請求項１８〜２１の何れか１項に記載の不揮発性半導体記憶装置の製造方法。
  23. 前記多層膜構造を形成する工程において、前記平板電極層として所定の金属材料を堆積し、
    前記可変抵抗体膜を環状に形成する工程において、前記貫通孔の側壁面に露出した複数の前記平板電極層の前記金属材料を前記貫通孔側から酸化して、金属酸化物の前記可変抵抗体膜を前記貫通孔の側壁面の外周側に形成することを特徴とする請求項２１に記載の不揮発性半導体記憶装置の製造方法。
  24. 前記複数の第３選択線を前記第３デコーダに接続する工程が、１層のレジストパターンを順次後退させながら、前記複数の第３選択線の端部を階段状に加工する工程を含むことを特徴とする請求項１６〜２３の何れか１項に記載の不揮発性半導体記憶装置の製造方法。
  25. 電圧印加により抵抗特性が変化する不揮発性の可変抵抗素子を備えた２端子型のメモリセルが、互いに直交する第１方向、第２方向、及び、第３方向に夫々複数、３次元マトリクス状に配置された３次元メモリセルアレイを有する不揮発性半導体記憶装置であって、
    前記第１方向及び前記第２方向に平面的に拡張する平板状の導電体または半導体で形成された平板電極が、層間絶縁膜を介して２層以上前記第３方向に積層され、
    積層された２層以上の前記平板電極とその間の前記層間絶縁膜を前記第３方向に貫通する貫通孔が、前記平板電極の各層に複数形成され、
    前記第３方向に延伸する柱状の導電体で形成された柱状電極が、前記貫通孔内を１つずつ前記平板電極と接触せずに貫通し、
    １つの前記貫通孔内における１層の前記平板電極と１本の前記柱状電極に挟まれた環状部が、前記メモリセルの１つずつに対応して形成され、
    前記可変抵抗素子となる可変抵抗材料が、前記環状部の夫々に環状に形成され、前記環状の可変抵抗材料の外周面が前記平板電極と接触し、内周面が前記柱状電極と接触して、前記可変抵抗素子が前記メモリセル毎に形成され、
    前記第３方向の同じ位置に配置された複数の前記メモリセルが、前記平板電極を介して相互に接続し、前記第１方向と前記第２方向の夫々同じ位置に配置された複数の前記メモリセルが、前記柱状電極を介して相互に接続していることを特徴とする不揮発性半導体記憶装置。
  26. 前記メモリセルが、前記可変抵抗素子と２端子型の電流制御素子を直列接続して構成され、
    前記電流制御素子が、多結晶シリコンのＰＮ接合、多結晶シリコンと金属または金属シリサイドのショットキー接合、或いは、金属酸化物半導体と金属のショットキー接合によるダイオードとして、前記環状の可変抵抗材料の外周に環状に形成されていることを特徴とする請求項２５に記載の不揮発性半導体記憶装置。
  27. 前記平板電極の前記環状の可変抵抗材料と接する環状の端縁部分と前記環状の端縁部分を除く本体部分の一方がｐ型またはｎ型の不純物を拡散させた多結晶シリコンであり、他方が逆の導電型の不純物を拡散させた多結晶シリコンであり、その界面に環状にＰＮ接合が形成されていることを特徴とする請求項２６に記載の不揮発性半導体記憶装置。
  28. 前記平板電極の前記環状の可変抵抗材料と接する環状の端縁部分を除く本体部分が、ｐ型またはｎ型の不純物を拡散させた多結晶シリコンであり、前記環状の端縁部分に、金属または金属シリサイドが形成され、前記多結晶シリコンと前記金属または金属シリサイドの界面に環状にショットキー接合が形成されていることを特徴とする請求項２６に記載の不揮発性半導体記憶装置。
  29. 前記環状の可変抵抗材料が金属酸化物であり、前記金属酸化物が環の径方向に酸素欠損濃度の分布を有し、外周側の酸素欠損濃度が内周側の酸素欠損濃度より低いことを特徴とする請求項２５〜２８の何れか１項に記載の不揮発性半導体記憶装置。
  30. 前記メモリセルが、前記可変抵抗素子と２端子型で双方向型の電流制御素子を直列接続して構成され、
    前記環状の可変抵抗材料の外周面と前記平板電極の境界部分にトンネル絶縁膜が環状に挿入され、前記トンネル絶縁膜が前記可変抵抗材料と前記平板電極に挟持された構造の前記電流制御素子が形成され、
    前記環状の可変抵抗材料が金属酸化物であり、前記金属酸化物が環の径方向に酸素欠損濃度の分布を有し、外周側の酸素欠損濃度が内周側の酸素欠損濃度より低いことを特徴とする請求項２５に記載の不揮発性半導体記憶装置。
  31. 前記平板電極が金属導電体で構成され、
    前記環状の可変抵抗材料が金属酸化物であり、前記金属酸化物が前記平板電極を構成する導電材料の酸化物であることを特徴とする請求項２５に記載の不揮発性半導体記憶装置。
  32. 前記メモリセルが、前記可変抵抗素子と２端子型で双方向型の電流制御素子を直列接続して構成され、
    前記環状の可変抵抗材料の内周面と前記柱状電極の境界部分にトンネル絶縁膜が環状に挿入され、前記トンネル絶縁膜が前記可変抵抗材料と前記柱状電極に挟持された構造の前記電流制御素子が形成されていることを特徴とする請求項３１に記載の不揮発性半導体記憶装置。
  33. 電圧印加により抵抗特性が変化する不揮発性の可変抵抗素子を備えた２端子型のメモリセルが、互いに直交する第１方向、第２方向、及び、第３方向に夫々複数、３次元マトリクス状に配置された３次元メモリセルアレイを有する不揮発性半導体記憶装置の製造方法であって、
    前記３次元メモリセルアレイを形成する工程が、
    所定の基板上に、前記基板表面と直交する前記第３方向に、層間絶縁膜と導電体または半導体からなる平板電極を交互に複数回堆積して多層膜構造を形成する工程と、
    前記多層膜構造を前記第３方向に貫通し、前記第１方向と前記第２方向に夫々複数２次元マトリクス状に配列された貫通孔を形成する工程と、
    前記貫通孔の側壁面に前記可変抵抗素子となる可変抵抗材料を環状に形成する工程と、
    前記貫通孔の内部に導電体を充填して前記第３方向に延伸する柱状電極を形成する工程と、を有し、
    １つの前記貫通孔内における１層の前記平板電極と１本の前記柱状電極に挟まれた環状部に、前記メモリセルが１つずつ形成されることを特徴とする不揮発性半導体記憶装置の製造方法。
  34. 前記多層膜構造を形成する工程において、前記平板電極となるｐ型またはｎ型の不純物を拡散させた多結晶シリコン層と前記層間絶縁膜を交互に複数回堆積して前記多層膜構造を形成し、
    前記貫通孔を形成する工程の後に、前記貫通孔の側壁面に露出した複数の前記多結晶シリコン層の環状の端部の夫々にＰＮ接合またはショットキー接合を有するダイオードを環状に形成し、
    前記可変抵抗材料を環状に形成する工程において、前記ダイオードが形成された後の前記貫通孔の側壁面に前記可変抵抗材料を環状の膜状に、外側面が前記ダイオードの内側面と接するように形成し、
    前記貫通孔の底部に堆積した前記可変抵抗材料を除去した後、前記柱状電極を形成する工程を実行することを特徴とする請求項３３に記載の不揮発性半導体記憶装置の製造方法。
  35. 前記ダイオードを環状に形成する工程において、前記貫通孔の側壁面に露出した複数の前記多結晶シリコン層の環状の端面から、前記多結晶シリコン層に予め拡散した不純物とは逆導電型の不純物を拡散させてＰＮ接合を有するダイオードを環状に形成することを特徴とする請求項３４に記載の不揮発性半導体記憶装置の製造方法。
  36. 前記ダイオードを環状に形成する工程において、前記貫通孔の側壁面に露出した複数の前記多結晶シリコン層の環状の端面に、自己整合的にシリサイドを形成し、前記多結晶シリコン層と前記シリサイドの界面にショットキー接合を有するダイオードを環状に形成することを特徴とする請求項３４に記載の不揮発性半導体記憶装置の製造方法。
  37. 前記可変抵抗材料を環状に形成する工程において、前記貫通孔の側壁面に内接する金属酸化物からなる前記可変抵抗材料の環状膜を形成し、前記可変抵抗材料の環状膜の内側壁面に接触するように前記金属酸化物より酸化され易い金属を形成して、前記金属酸化物の内周側表面を固相反応により還元し、前記金属酸化物の酸素欠損濃度を外周側より内周側の方を高くすることを特徴とする請求項３４〜３６の何れか１項に記載の不揮発性半導体記憶装置の製造方法。
  38. 前記多層膜構造を形成する工程において、前記平板電極として所定の金属材料を堆積し、
    前記可変抵抗材料を環状に形成する工程において、前記貫通孔の側壁面に露出した複数の前記平板電極の前記金属材料を前記貫通孔側から酸化して、金属酸化物の前記可変抵抗材料を前記貫通孔の側壁面の外周側に形成することを特徴とする請求項３３に記載の不揮発性半導体記憶装置の製造方法。
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