JP2018536989A - ３次元メモリ装置および使用方法 - Google Patents

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Abstract

３次元（３Ｄ）メモリアレイが開示されている。３Ｄメモリアレイは、電極面と、電極面を通って配置され、かつ、電極面に結合されたメモリ材料を備え得る。メモリ材料に含まれるメモリセルは、電極面と同一平面に整列し、また、メモリセルは、第１の論理状態を表す第１のしきい電圧および第２の論理状態を表す第２のしきい電圧を示すように構成される。導電性ピラーは、メモリセルを通って配置され、かつ、メモリセルに結合され、導電性ピラーおよび電極面は、メモリセルに電圧を与えてメモリセルに論理状態を書き込むように構成される。３Ｄメモリアレイを運用する方法および作成する方法が開示されている。
【選択図】図１

Description

従来のメモリデバイスは、セレクタデバイスに結合された、論理状態を記憶するために用いられるメモリ素子を備える。メモリ素子およびセレクタデバイスは、３次元アーキテクチャを有するメモリアレイにおいてワード線とビット線が交差するところに位置していてもよい。いくつかのアーキテクチャでは、セレクタはワード線に接続されてもよく、メモリ素子はビット線に接続されてもよい。セレクタデバイスは、漏れ電流を減少させ、読み出しおよび／または書き込み用に単一のメモリ素子を選択するために用いられる場合がある。しかし、個別のメモリ素子およびセレクタデバイスを用いることで、メモリデバイスの製造中に形成すべき材料および／または層の数が増加する。セレクタデバイスを作動させ、メモリ素子への書き込みやメモリ素子の読み出しを行うために、高電圧、高電流密度、及び／または、時間幅の長いパルスの確保が必要となる場合がある。これらのメモリ関連要件は、製造をより複雑化させ、かつ／または、製造コストを上昇させる可能性のある、特定の構造的解決を伴う場合がある。操作関連要件によって、メモリデバイスの消費電力も増加する場合がある。
本開示の一実施形態に係る例示的な装置は、電極面と、電極面を通って配置され、かつ、電極面に結合されたメモリ材料と、電極面と同一平面に整列した、メモリ材料に含まれるメモリセルであって、第１の論理状態を表す第１のしきい電圧および第２の論理状態を表す第２のしきい電圧を示すように構成され得る、かつ、セレクタデバイスおよびメモリ素子の役割を果たすように更に構成され得るメモリセルと、メモリセルを通って配置され、かつ、メモリセルに結合された導電性ピラーとを備え得て、ここで、導電性ピラーおよび電極面は、メモリセルに電圧を与えてメモリセルに論理状態を書き込むように構成され得る。
本開示の一実施形態に係る別の例示的な装置は、セレクタデバイスおよびメモリ素子の役割を果たすように構成され得るリング形状のメモリセル、導電性ピラー、及びリング形状のメモリセルと導電性ピラーとの間に配置された電極材料を含むメモリ柱状部と、複数の電極面と複数の誘電体材料が互い違いになった積層であって、リング形状のメモリセルは複数の電極面のうちの１つの電極面に整列し得る、積層と、積層を貫通する開口部であって、メモリ柱状部が配置された開口部とを備え得る。
本開示の一実施形態に係る例示的な装置は、電極面と、電極面を通って配置された導電性ピラーのアレイと、導電性ピラーのアレイに含まれる導電性ピラーの周りに同心環として形成されるメモリセルのアレイであって、電極面と同一平面に整列し得る、かつ、セレクタデバイスおよびメモリ素子の役割を果たすように構成され得るメモリセルのアレイとを備え得る。
本開示の一実施形態に係る例示的な方法は、導電性ピラーのアレイのうちの１つの導電性ピラーに対応する第１のアドレスを受信することと、電極面の積層のうちの１つの電極面に対応する第２のアドレスを受信することと、当該導電性ピラーを第１の電圧につなぐことと、当該電極面を第２の電圧につなぐことと、当該導電性ピラーと当該電極面との間に結合されたメモリセルであって、セレクタデバイスおよびメモリ素子の役割を果たすように構成され得るメモリセルを、第１の電圧と第２の電圧との差でバイアスすることとを含み得る。
本開示の一実施形態に係る別の例示的な方法は、複数の電極面と複数の誘電体層が互い違いになった積層を形成することと、積層に開口部を形成することと、開口部の中にメモリ材料のコンフォーマル層を形成することと、導電性ピラーで開口部のコンフォーマル層の上を一杯にして塞ぐこととを含み得る。
本開示の一実施形態に係る３次元メモリアレイの一部分の等角図である。 本開示の一実施形態に係る３次元メモリアレイの一部分を上から見た図である。 図２Ａに示された３次元メモリアレイの一部分をワード線に沿った面で見た図である。 図２Ａに示された３次元メモリアレイの一部分をビット線に沿った面で見た図である。 本開示の一実施形態に係る部分的に製作されたメモリアレイの一部分の概略図である。 本開示の一実施形態に係る部分的に製作されたメモリアレイの一部分の概略図である。 本開示の一実施形態に係るメモリアレイの一部分の概略図である。 本開示の一実施形態に係るしきい電圧の電圧プロットである。 本開示の一実施形態に係る書き込みパルス電圧の電圧プロットである。 本開示の一実施形態に係る３次元メモリアレイの一部分の機能図である。 本開示の一実施形態に係るメモリの機能ブロック図である。
本発明の実施形態を十分に理解できるように、以下に詳しい説明をいくつか行う。しかし、それらの特定の詳しい説明がなくとも本発明の実施形態は実践され得る、ということは、当業者にとって明らかであろう。さらに、本明細書に記載された本発明の特定の実施形態は、例として示されるものであり、本発明の範囲をそれらの特定の実施形態に限定するために用いられるべきではない。他の場合には、本発明を不必要に不明確にすることを回避するために、周知の回路、制御信号、タイミングプロトコル、及びソフトウェアの動作は詳細に示さなかった。
複数のメモリセルを含む３次元メモリアレイは、それぞれ、セレクタデバイスおよびメモリ素子の役割を果たす複数のメモリセルによって実装されてもよい。実施形態によっては、メモリセルは電極同士の間に位置する単一の材料であってもよい。このことは、３次元メモリアレイのための簡略化されたアーキテクチャおよび／または他のメモリアーキテクチャにとって有益である。簡略化されたアーキテクチャで必要とされる材料、層、及び／または構造を、より少なくすることができ、その結果、製造中の処理工程を減少させることができる。論理状態をメモリセルに書き込んで、当該論理状態を記憶させてもよい。論理状態は、１ビット以上のデータに対応してもよい。異極性の電圧を印加して、論理状態をメモリセルに書き込んでもよい。単極性の電圧を印加することによって、メモリセルの読み出しが行われてもよい。読み出しおよび書き込みのプロトコルには、メモリセルの、異なる極性によって生じる異なるしきい電圧を利用してもよい。メモリセルは、読み出しおよび書き込みのために、短い低出力パルスを必要とする場合がある。実施形態によっては、メモリセルはカルコゲニドを含んでもよい。カルコゲニドは、読み出しおよび／または書き込み中に相転移しない場合がある。
図１は、本開示の一実施形態に係る３次元（３Ｄ）メモリアレイ１００の一部分の等角図である。メモリアレイ１００は、１つ以上の電極面１１０を含んでもよい。電極面１１０は、誘電体材料の層で離隔されてもよい。互い違いになった電極面１１０と誘電体材料は積層を形成する。メモリ柱状部１５０は、積層において開口部１５５に配置される。メモリ柱状部１５０は、導電性ピラー１２０、電極円筒部１３０、及びメモリ材料１１５を含む。メモリセル１４０は、メモリ材料１１５から形成される。メモリセル１４０はリング形状を有し、それぞれの電極面１１０について、複数のメモリセル１４０が１つの電極面１１０と連結される。それぞれの電極面１１０の複数のメモリセル１４０は、メモリ柱状部１５０に沿って垂直方向に整列してもよい。実施形態によっては、それぞれの電極面１１０と連結されたメモリセル１４０は、当該それぞれの電極面１１０と同一平面に整列している。同一平面に整列しているとは、メモリセル１４０の少なくとも一部分が、電極面１１０の少なくとも一部分のメモリ柱状部１５０の長さに沿って、重なり合う位置に配置されていることを意味する。実施形態によっては、メモリセル１４０の全体が電極面１１０の平面に整列していてもよい。実施形態によっては、メモリセル１４０の厚さは、電極面１１０の厚さ以下であってもよい。実施形態によっては、メモリセル１４０の一部分は、電極面１１０の平面よりも上に、かつ／または、下に延在してもよい。実施形態によっては、メモリセル１４０の厚さは、電極面１１０の厚さよりも大きくてもよい。
図１の実施形態では、メモリ柱状部１５０の導電性ピラー１２０、電極円筒部１３０、及びメモリ材料１１５は、同心円柱として形成される。実施形態によっては、導電性ピラー１２０、電極円筒部１３０、及びメモリ材料１１５は、他の同心形状として形成されてもよい。メモリ材料１１５はカルコゲニドを含んでもよい。実施形態によっては、カルコゲニド材料は相転移材料であってもよい。実施形態によっては、メモリ材料１１５は、セレン（Ｓｅ）、ひ素（Ａｓ）、及びゲルマニウム（Ｇｅ）を含み得る三元組成物を含んでもよい。実施形態によっては、メモリセル１１５は、テルル（Ｔｅ）、Ｓｅ、Ａｓ、及びＧｅを含み得る四元組成物を含んでもよい。他の材料も用いられてもよい。実施形態によっては、メモリ材料１１５は、電極面１１０と同一平面に選択的に堆積してメモリセル１４０を形成してもよい。この代替実施形態は、図１でメモリ柱状部１８０として示される。メモリ柱状部１８０が示すように、メモリ材料１１５は柱状部１５０の全長に延在しなくてもよい。
図２Ａから図２Ｃは、図１に示された３Ｄメモリアレイ１００の一部分を示す図である。図２Ａは、３Ｄメモリアレイ１００の一部分を上から見た図である。図２Ａには１つの電極面１１０が示されているが、メモリアレイ１００は追加の電極面１１０を備え得ることが理解されよう。図２Ａを参照すると、メモリ柱状部１５０は、読み手から見るとページの中へと延在する。３Ｄメモリアレイ１００を貫通して延在するメモリ柱状部１５０は、図１、図２Ｂ、及び図２Ｃで見ることができる。電極面１１０と誘電体材料との積層において開口部１５５にメモリ柱状部１５０（図１）が形成されることによって、リング形状のメモリセル１４０（図２Ｂおよび図２Ｃに示される）は電極面１１０において整列している。上述したように、メモリセル１４０はメモリ材料１１５から形成されるものであり、そして、電極面１１０の平面においてリング形状を有し得る。図１、及び図２Ａから図２Ｃに示された実施形態ではリング形状で示されているが、メモリ材料１１５は他の形状として形成されてもよい（例えば、長方形、楕円形、不規則な形など）。
メモリ材料１１５は、１つ以上の電極面１１０に結合され、メモリセル１４０を形成してもよい。メモリ材料１１５は更に、導電性ピラー１２０に結合されてもよい。導電性ピラー１２０は、電極面と誘電体材料との積層を貫通して延在してもよい。つまり、読み手から見るとページの中へと延在することになる。積層を貫通して延在する導電性ピラー１２０は、図１、図２Ｂ、及び図２Ｃで見ることができ、ここでは、導電性ピラー１２０は、ページの平面に平行に延在する。図２Ａから図２Ｃに示された実施形態では円筒形状で示されているが、導電性ピラー１２０は他の形状として形成されてもよい（例えば、長方形、楕円形、不規則な形など）。実施形態によっては、メモリ材料１１５は、電極円筒部１３０を介して導電性ピラー１２０に結合されてもよい。実施形態によっては、電極円筒部１３０はバリア材を含んでもよい。電極円筒部１３０は、メモリ材料１１５および導電性ピラー１２０と同様に、電極面１１０と誘電体材料との積層の中へと延在してもよい。図１、及び図２Ａから図２Ｃではリング形状で示されているが、電極円筒部１３０は導電性ピラー１２０の外形に一致するように形作られてもよい。
図２Ａに示されるように、３Ｄメモリアレイ１００は、メモリ材料１１５に囲まれた導電性ピラー１２０を複数備えていてもよい。メモリ材料１１５および導電性ピラー１２０は、碁盤の目のように、かつ／または、他の配列パターンで配列されてもよい。実施形態によっては、導電性ピラー１２０はメモリアクセス線（例えば、ワード線およびビット線）に接続されてもよい。図２Ａに示されるように、導電性ピラー１２０は、ワード線（ＷＬ）１０５の方向およびビット線（ＢＬ）１２５の方向に配列されてもよい。本明細書において、ワード線およびビット線という用語が用いられるが、ワード線およびビット線はどちらも、一般的に、メモリアクセス線として機能し、メモリアクセス線と呼ばれ得ることが理解される。ワード線およびビット線という用語は、限定を意図するものではなく、説明においてメモリアクセス線が何を指しているかを読み手が理解する助けとなるように、本明細書において用いられる。図２Ａに示されるように、ＷＬ１０５は水平に延在し、ＢＬ１２５は垂直に延在する。電極面１１０の各々は、１本以上のメモリアクセス線に接続されてもよい。実施形態によっては、電極面１１０はワード線に接続されてもよく、ピラー１２０はビット線に接続されてもよい。メモリアクセス線を３Ｄメモリアレイ１００に接続する構成として、別の構成が用いられてもよい。
図２Ｂは、図２Ａに示されたメモリアレイ１００をワード線に沿った面で見た図である。図２Ｂは、図２ＡにＷＬ′−ＷＬ″と記載された点線によって示される平面の図である。図２Ａに示される図は、図２ＢにＰ′−Ｐ″と記載された点線に対応する。図２Ｃは、図２Ａおよび図２Ｂに示されたメモリアレイ１００をビット線に沿った面で見た図である。図２Ｃは、図２Ａおよび図２ＢにＢＬ′−ＢＬ″と記載された点線によって示される平面の図である。図２Ｂおよび図２Ｃに示される図では、複数の電極面１１０を見ることができる。メモリアレイ１００は、任意の数の電極面１１０を備えていてもよい。実施形態によっては、複数の電極面１１０は互いに平行であってもよい。複数の電極面１１０は、誘電体材料１３５の層で離隔されていてもよい。メモリ材料１１５は、電極面１１０の平面と整列したメモリセル１４０を有してもよい。実施形態によっては、メモリセル１４０はリング形状を有する。実施形態によっては、メモリセル１４０は、電極面１１０の厚さに相当する厚さを垂直方向に有していてもよい。電極面１１０同士は、メモリ材料１１５における各電極面１１０と整列した複数のメモリセル１４０が、互いに邪魔をしないようにするのに十分な距離を、垂直方向に有していてもよい。このことによって、メモリ材料１１５に沿ってメモリセル１４０同士の間に分離領域を形成する必要なく、メモリ柱状部１５０を利用してメモリ１４０を設けることができる。
図２Ａから図２Ｃに示された実施形態では、ワード線の方向およびビット線の方向において対称であることから、図２Ｃは図２Ｂと同一である。しかし、アレイがワード線およびビット線の方向において対称ではない場合など、実施形態によっては、ワード線に沿った図とビット線に沿った図は同一ではない場合がある。
図１、及び図２Ａから図２Ｃに示されたメモリアレイ１００は、それらに限定はされないが、スピンコーティング、ブランケットコーティング、化学蒸着（ＣＶＤ）（例えば低圧ＣＶＤ）、プラズマ促進化学蒸着（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）、プラズマ促進ＡＬＤ、物理蒸着（ＰＶＤ）、熱分解、及び／または、熱成長などを含む、様々な薄膜に関する技術によって形成されてもよい。あるいはまた、材料をその場（イン・サイチュ）で成長させてもよい。本明細書で説明され示される材料は層として形成される場合があるが、当該材料はそれらに限定はされず、他の３次元構成で形成されてもよい。
図３Ａから図３Ｃは、異なる製作工程におけるメモリアレイ１００の一部分を示す。図３Ａに示されるように、電極面１１０および誘電体材料１３５は、互い違いの層として堆積し、積層を形成してもよい。電極面１１０は、金属材料、多結晶シリコン材料、及び／または、他の導電体材料で形成されてもよい。誘電体材料１３５は、酸化物または他の好適な絶縁材料であってもよい。電極面１１０および／または誘電体材料１３５は薄膜であってもよい。図３Ｂに示されるように、開口部１５５は、電極面１１０と誘電体材料１３５との積層に形成されてもよい。開口部１５５は、エッチング、ミリング、及び／または、他の既知の技術で形成されてもよい。実施形態によっては、積層上に開口部１５５を整列させるためにマスクを使用してもよい。図３Ｃに示されるように、メモリ柱状部１５０は、電極面１１０と誘電体材料１３５との層において開口部１５５に形成される。コンフォーマル層を開口部に形成して、メモリ材料１１５を形成してもよい。電極円筒部１３０は第２のコンフォーマル層から形成されてもよく、導電性ピラー１２０を形成して、残りの空き部分を一杯にして塞ぐ。実施形態によっては、電極円筒部１３０は省略されてもよい。あるいはまた、開口部１５５をメモリ材料１１５で一杯にして塞ぎ、メモリ材料１１５に第２の開口部一式を形成してもよい。第２の開口部一式を電極円筒部１３０で一杯にして塞ぎ、電極円筒部１３０に第３の開口部一式を形成してもよい。第３の開口部一式を一杯にして塞ぎ、導電性ピラー１２０を形成してもよい。開口部を形成する工程と当該開口部の中にコンフォーマル層を堆積させる工程を組み合わせて用いてもよい。そして、導電性ピラー１２０および電極面１１０は、メモリアレイに含まれるメモリアクセス線に接続されてもよい。
実施形態によっては、図３Ａから図３Ｃには示されていないが、開口部１５５を形成した後でくぼみを各電極面１１０に形成してもよい。メモリ材料１１５のコンフォーマル層を当該くぼみに選択的に形成してもよい。実施形態によっては、このことによって、メモリ材料１１５を誘電体材料１３５と同一平面に設けることなく、メモリ材料１１５を電極面１１０と同一平面に選択的に設けることができる。
書き込み動作によって、メモリセル１４０に書き込みを行い、少なくとも２つの異なる論理状態（例えば、「１」、「０」）のうちの１つを記憶させてもよい。実施形態によっては、メモリ材料１１５は複数のメモリセル１４０を含んでもよく、当該複数のメモリセル１４０の各々に別々に書き込みを行って、少なくとも２つの論理状態のうちの１つを記憶させてもよい。実施形態によっては、異なる論理状態は、メモリセル１４０の、異なるしきい電圧（ＶＴＨ）で定義されてもよい。メモリセル１４０が示すしきい電圧は、書き込み動作中はメモリセル１４０に印加される書き込みパルスの極性に基づき、読み出し動作中はメモリセル１１５に印加される読み出しパルスの極性に基づく場合がある。書き込みパルスおよび読み出しパルスは、電極面１１０および導電性ピラー１２０を用いて、メモリセル１４０に印加される場合がある。
実施形態によっては、メモリセル１４０は、電極面１１０と導電性ピラー１２０との間に２端子デバイスとして構成されてもよい。第１の極性でメモリセル１４０に電圧（例えば書き込みパルス）を印加することによって、第１の論理状態をメモリセル１４０に書き込んでもよい。第２の極性でメモリセル１４０に電圧（例えば書き込みパルス）を印加することによって、第２の論理状態をメモリセル１４０に書き込んでもよい。ここで、第２の極性は第１の極性とは反対である場合がある。２つの端子間に電圧（例えば読み出しパルス）を印加することによって、メモリセル１４０の読み出しが行われる。メモリセル１４０の読み出しは、常に同じ極性で行われてもよい。例えば、実施形態によっては、第１の極性でメモリセル１４０に電圧を印加することによって、メモリセルの読み出しが行われる。実施形態によっては、第２の極性でメモリセル１４０に電圧を印加することによって、メモリセルの読み出しが行われる。書き込みが行われた時と同じ電圧極性でメモリセル１４０の読み出しが行われると、メモリセル１４０は第１のＶＴＨを示し得る。書き込みが行われた時とは反対の電圧極性でメモリセル１４０の読み出しが行われると、メモリセル１４０は第２のＶＴＨを示し得る。異なるしきい電圧を用いて異なる論理状態を表してもよい。
メモリセル１４０が２端子デバイスである場合、２端子間の電圧の相対的な値によって、メモリセル１４０に加える大きさおよび極性が決まる。例えば、３Ｖの電圧を導電性ピラー１２０に、０Ｖを電極面１１０に与える場合、６Ｖの電圧を導電性ピラー１２０に、３Ｖを電極面１１０に与える場合と同じ大きさおよび極性を加えることになる。本明細書で使用する場合、順方向極性は、導電性ピラー１２０が電極面１１０より高い電圧で設定されていることを示し、逆方向極性は、導電性ピラー１２０が電極面１１０より低い電圧で設定されていることを示す。しかし、「順方向」極性および「逆方向」極性の使用は一例であり、本発明の実施形態は、本明細書に記載された極性の特定の方向の実施形態に限定されない。
図４は、本開示の一実施形態に係るメモリセルの２つの論理状態Ｓｔａｔｅ１、Ｓｔａｔｅ０のしきい電圧ＶＴＨ１、ＶＴＨ０の電圧プロット４００である。メモリセルのしきい電圧は、メモリセルの読み出しの際に認められるしきい電圧である。読み出しのたびに、同じ極性、例えば順方向極性での読み出し電圧を用いて、メモリセルの読み出しが行われてもよい。読み出し電圧と同じ極性でメモリセルへの書き込みが行われた場合には、メモリセルでＶＴＨ１が認められることがある。例えば、順方向極性でメモリセルへの書き込みが行われたかもしれず、そして順方向極性で読み出しが行われる。ＶＴＨ１は論理状態Ｓｔａｔｅ１に対応し得る。反対に、読み出し電圧と反対の極性でメモリセルへの書き込みが行われた場合には、メモリセルでＶＴＨ０が認められることがある。例えば、逆方向極性でメモリセルへの書き込みが行われたかもしれず、そして順方向極性で読み出しが行われる。ＶＴＨ０は論理状態Ｓｔａｔｅ０に対応し得る。図４に示されるように、実施形態によっては、同じ極性で書き込みおよび読み出しが行われたメモリセルと比較すると、反対の極性で書き込みおよび読み出しが行われたメモリセルについて、異なるしきい電圧が認められる場合がある。
図５は、本開示の一実施形態に係る２つの書き込みパルス５０５、５１０の電圧プロット５００である。書き込み動作中に、書き込みパルス５０５、５１０を用いて、図１、及び図２Ａから図２Ｃに示されるメモリセル１４０のようなメモリセルに論理状態を書き込んでもよい。第１の電圧を導電性ピラーに、第２の電圧を電極面に与えることによって、書き込みパルスを印加してもよい。結果的にメモリセルに印加される電圧は、第１の電圧と第２の電圧との差である。書き込みパルスは、読み出しパルスと同じ時間幅であってもよい。実施形態によっては、時間幅は１０ｎｓ〜５０ｎｓである。実施形態によっては、時間幅は１〜１００ｎｓである。実施形態によっては、メモリセルへの書き込みは、メモリセルの読み出しと同じ時間がかかる場合がある。
書き込みパルスの極性は、第１の極性または第２の極性（例えば、順方向極性または逆方向極性）のどちらかであり得る。書き込みパルス５０５は、第１の極性でメモリセルに電圧ＶＷ１を印加する場合がある（例えば、６Ｖで導電性円筒部、０Ｖで電極面に）。書き込みパルス５０５の極性は、読み出しパルスの極性と同じであり得る。このことによって、第１の論理状態（Ｓｔａｔｅ１）がメモリセルに書き込まれる場合がある。図４に示されるように、書き込みパルス５０５がメモリセルにＳｔａｔｅ１を書き込むと、メモリセルは読み出しが行われる際にしきい電圧ＶＴＨ１を示す。
書き込みパルス５１０は、第２の極性でメモリセルに電圧ＶＷ０を印加する場合がある（例えば、−６Ｖで導電性円筒部、０Ｖで電極面に）。書き込みパルス５１０は、書き込みパルス４０５および読み出しパルスとは反対の極性を有し得る。書き込みパルス５１０は、第２の論理状態（Ｓｔａｔｅ０）をメモリセルに書き込む場合がある。図４に示されるように、書き込みパルス５１０がメモリセルにＳｔａｔｅ０を書き込むと、メモリセルは読み出しが行われる際にしきい電圧ＶＴＨ０を示す。
実施形態によっては、ＶＷ０およびＶＷ１の電圧の大きさは同じであってもよい。実施形態によっては、ＶＷ０およびＶＷ１の大きさは異なっていてもよい。ＶＷ０およびＶＷ１の大きさは、それぞれＳｔａｔｅ０およびＳｔａｔｅ１のしきい電圧ＶＨＴ０およびＶＨＴ１のうちの大きい方以上であるように選択されてもよい。例えば、｜ＶＷ０｜＝｜ＶＷ１｜＝６Ｖ、ＶＴＨ１＝４．５Ｖ、ＶＴＨ０＝５．５Ｖである。実施形態によっては、書き込みパルスの大きさは、読み出しパルスと同じであってもよい。実施形態によっては、書き込みパルスの大きさは、読み出しパルスよりも大きくてもよい。
図４および図５に示されるように、読み出し動作中のメモリセルの、認められるしきい電圧は、メモリセルへの書き込みのために印加される電圧の極性、及び、メモリセルの読み出しのために次に印加される電圧の極性に少なくともある程度基づいて、異なるしきい電圧に設定されてもよい。異なるしきい電圧を用いて異なる論理状態に対応させてもよい。実施形態によっては、メモリセルは、閾値切り替えタイプの２端子デバイスの役割を果たす場合がある。つまり、しきい電圧を下回ると、デバイスは「オフ」になり、伝導される電流はわずか、または全くない。しきい電圧を上回ると、デバイスは「オン」になり、ある電流、及び／または、しきい電流を上回る電流が伝導される。特定のパルス極性で読み出しおよび書き込みが行われることで生じる異なるしきい電圧によって、メモリセルがセレクタデバイスおよびメモリ素子の両方の役割を果たすことが可能になる場合がある。このことによって、複雑ではないアーキテクチャを有するメモリアレイを利用することができる。
図６は、本開示の一実施形態に係る３Ｄメモリアレイ６００の一部分の機能図である。図６ではメモリセルはＳＭＤと記載されている。ＳＭＤは「ｓｅｌｅｃｔｏｒ ａｎｄ ｍｅｍｏｒｙ ｄｅｖｉｃｅ（セレクタメモリデバイス）」の略である。いくつかの実施形態と同様、メモリセルはセレクタデバイスおよびメモリ素子の両方の役割を果たす。メモリアレイのメモリセルに書き込みを行うために、メモリアクセス線を介して、単一の導電性ピラーおよび単一の電極面を選択的に対象としてもよい。このことによって、３Ｄメモリアレイ６００の個別のメモリセルそれぞれに対して、アドレス指定および書き込みを行うことが可能となる。最初は、全ての導電性ピラーおよび電極面は共通電圧につながれている場合がある（例えば接地）。＋ＶＰ（例えば、図５に示されるＶＷ１）で、正極性で対象セルに書き込みを行うために、メモリセルの導電性ピラーは＋ＶＰ／２にバイアスされる場合があり、所望の電極面が−ＶＰ／２にバイアスされる場合がある。対象メモリセルでは−ＶＰのバイアス電圧を示す場合がある。対象とされていない残りのメモリセルでは＋／−ＶＰ／２またはバイアスなし（例えば０Ｖ）を示す場合がある。
対象セルの読み出しは、当該対象セルを電圧ＶＲでバイアスすることによって、同様に行われてもよいが、対象セルは、常に、全ての読み出し動作について同じ極性でバイアスされてもよい。上述したように、ＶＲは、ＶＰと同じでも、ＶＰよりも小さくても、またはＶＰよりも大きくてもよい。実施形態によっては、ＶＲは、ＶＴＨ１よりも高くＶＴＨ２よりも低くてもよい。実施形態によっては、書き込み動作中と同じように、アドレス指定された導電性ピラーとアドレス指定された電極面との間の電圧区分に関し、同様の電圧区分が用いられてもよい。対象とされていない残りのメモリセルでは＋／−ＶＲ／２またはバイアスなし（例えば０Ｖ）を示す場合がある。
実施形態によっては、メモリアクセス線に接続された単一の導電性ピラーおよび単一の電極面を選択してメモリセルを選択することで、３レベルのデコード回路（図示せず）を用いてアドレス情報を復号してもよい。アドレス情報は、特定のメモリセルに対応していてもよい。実施形態によっては、デコード回路がアドレス情報をメモリコントローラ（図示せず）から受信してもよい。２レベルの回路を用いて導電性ピラーを選択してもよい。導電性ピラーは、導電性ピラーの二次元アレイに含まれていてもよい。導電性ピラーを選択するためのデコード回路は、二次元メモリアレイのデコード回路と同様であってもよい。第３のレベルのデコード回路を用いて、電極面を選択してもよい。他のデコード回路構成が用いられてもよい。例えば、電極面はワード線に対応するように構成されてもよく、導電性ピラーはビット線に対応するように構成されてもよい。
図７は、本開示の一実施形態に係るメモリ７００を示す。メモリ７００は、データを記憶するように構成された複数のメモリセルを備えるメモリアレイ７６０を含む。様々な信号線、ワード線（ＷＬ）、及びビット線（ＢＬ）を用いることで、アレイ内でメモリセルへのアクセスを行うことができる。メモリセルは、相転移メモリセルのような不揮発性メモリセルであってもよく、または、概していかなる種類のメモリセルであってもよい。メモリセルは、１ビットのデータ用の、データを記憶するように構成されたシングルレベルセルであってもよい。メモリセルはまた、２ビット以上のデータ用の、データを記憶するように構成されたマルチレベルセルであってもよい。
コマンド、アドレス情報、及び書き込みデータが、入力／出力（Ｉ／Ｏ）バス７２８を介して送信された連続するＩ／Ｏの組として、メモリ７００に与えられてもよい。同様に、読み出しデータが、Ｉ／Ｏバス７２８を介してメモリ７００から与えられてもよい。データストローブ信号ＤＱＳが、データストローブバス７３０を介して送信されてもよい。データのメモリへの伝送またはデータのメモリからの伝送のためのタイミング情報を提供するために、ＤＱＳ信号を用いてもよい。Ｉ／Ｏバス７２８は、Ｉ／Ｏバス７２８と、内部データバス７２２、内部アドレスバス７２４、及び内部コマンドバス７２６との間のデータ信号、アドレス情報信号、及び他の信号のルーティングを行うＩ／Ｏ制御回路７２０に接続される。Ｉ／Ｏ制御回路７２０によって、アドレス情報がアドレスレジスタ７２５に与えられて、一時的に格納されてもよい。Ｉ／Ｏ制御回路７２０は、状態レジスタバス７３２を介して状態レジスタ７３４に接続される。状態レジスタ７３４によって格納された状態ビットは、メモリ７００に与えられた読み出し状態コマンドに応じて、Ｉ／Ｏ制御回路７２０によって与えられてもよい。状態ビットは、それぞれの値を有し、メモリおよびその動作の様々な側面の状態条件を示す。
メモリ７００はまた、外部から（例えば、ＣＥ＃、ＣＬＥ、ＡＬＥ、ＣＬＫ、Ｗ／Ｒ＃、及びＷＰ＃）またはコマンドバス７２６を介して多数の制御信号を受信してメモリ７００の動作を制御する制御論理回路７１０も備える。コマンドレジスタ７３６は、内部コマンドバス７２６に接続されて、Ｉ／Ｏ制御回路７２０によって受信された情報を格納したり、当該情報を制御論理回路７１０に与えたりする。制御論理回路７１０は更に、状態レジスタバス７３２を介して状態レジスタ７３４にアクセスし、例えば、状態条件が変化するにつれて状態ビットを更新してもよい。制御論理回路７１０は更に、待機／使用中回路７３８に接続されて、メモリが動作する準備ができているのか、使用中なのかを示すためにメモリ７００によって与えられ得る待機／使用中信号Ｒ／Ｂ＃の値（例えば論理値）を制御する。制御論理回路７１０は、内部制御信号をメモリ７００の様々な回路に与えるように構成されてもよい。例えば、メモリアクセスコマンド（例えば、読み出しおよび書き込み）の受信に応じて、制御論理回路７１０は、様々なメモリアクセス回路のメモリアクセス動作の実行を制御するために、内部制御信号を与えてもよい。様々なメモリアクセス回路は、メモリアクセス動作中に用いられるものであり、概して、ロウデコーダやカラムデコーダのような回路、信号線ドライバ、データレジスタ７８０およびキャッシュレジスタ７７０、Ｉ／Ｏ回路などを含んでもよい。
アドレスレジスタ７２５は、ロウデコーダ７４０にブロック−ロウアドレス信号を、カラムデコーダ７５０にカラムアドレス信号を与える。ロウデコーダ７４０およびカラムデコーダ７５０は、メモリ動作（例えば、読み出し動作や書き込み動作）のためのメモリセルブロックの選択に用いられてもよい。ロウデコーダ７４０および／またはカラムデコーダ７５０は、メモリアレイ７６０における１つ以上のアクセス線（例えば、メモリアレイ７６０のＢＬやＷＬ）に、バイアス信号を与えるように構成された１つ以上の信号線ドライバを含んでもよい。実施形態によっては、アドレスレジスタ７２５は、電極面デコーダ７９０に個別の電極面アドレスを与えてもよい。実施形態によっては、電極面アドレスはロウアドレスおよび／またはカラムアドレスで符号化されてもよい。
書き込み動作については、ロウアドレス信号がアドレスバス７２４に印加された後、Ｉ／Ｏ制御回路７２０は、書き込みデータ信号についてキャッシュレジスタ７７０へのルーティングを行う。書き込みデータ信号は、それぞれがＩ／Ｏバス７２８の幅に相当するサイズの連続的な組になった状態で、キャッシュレジスタ７７０に格納される。キャッシュレジスタ７７０は、アレイ７６０のメモリセルのロウ全体またはページ全体について、書き込みデータ信号の組を連続的に格納する。そして、格納された書き込みデータ信号は全て、アドレスバス７２４を介して接続されたブロック−ロウアドレスにより選択された、アレイ７６０のメモリセルのロウまたはページを書き込むために用いられる。同様に、読み出し動作中に、アドレスバス７２４を介して接続されたブロック−ロウアドレスにより選択されたメモリセルのロウまたはブロックからのデータ信号は、データレジスタ７８０に格納される。データレジスタ７８０およびキャッシュレジスタ７７０は、いくつかのページ動作について単一のレジスタの役割を果たしてもよい。例えば、データレジスタ７８０に格納されたデータは、キャッシュレジスタ７７０にも格納されてもよい。そして、Ｉ／Ｏバス７２８の幅に相当するサイズを有するデータ信号の組は、Ｉ／Ｏ制御回路７２０を介して、データレジスタ７８０および／またはキャッシュレジスタ７７０からＩ／Ｏバス７２８へと連続的に伝送される。
実施形態によっては、メモリアレイ７６０のメモリセル上での書き込み動作中に、選択された導電性ピラーに第１の電圧（例えば０Ｖ）が与えられてもよく、選択された電極面に第２の電圧が与えられてもよい。メモリセルは、選択された導電性ピラーと電極面の交差点に位置していてもよい。第２の電圧は、選択された導電性ピラーおよび電極面に対応するアドレスに格納される論理状態に応じて、導電性ピラーに与えられた電圧よりも高い、または、低いことがあり得る（例えば、「１」に対しては−６Ｖ、「０」に対しては＋６Ｖ）。実施形態によっては、書き込み動作中に、選択された導電性ピラーには、常に特定の電圧が与えられてもよく、電極面には、アドレスに格納される論理状態に応じて、当該導電性ピラーの電圧よりも高い電圧または低い電圧が与えられることがあり得る。
実施形態によっては、メモリセル上での読み出し動作中に、選択された導電性ピラーに第１の電圧（例えば０Ｖ）が与えられてもよく、選択された電極面に第２の電圧（例えば−５Ｖ、＋５Ｖ）が与えられてもよい。メモリセルは、選択された導電性ピラーと電極面の交差点に位置していてもよい。第２の電圧は、導電性ピラーに与えられた第１の電圧よりも大きい、または、小さいことがあり得るが、第２の電圧は、書き出し動作ごとに同じ電圧極性をもたらすことがあり得る。メモリセルの論理状態は、選択された導電性ピラーに接続されたセンス増幅器によって読み取られてもよい。メモリセルの読み取られた論理状態は、データレジスタ７８０に与えられてもよい。
本発明の実施形態に係るメモリは、様々な電子デバイスのうちのいずれかにおいて用いられてもよく、様々な電子デバイスには、コンピューティングシステム、電子記憶システム、カメラ、電話機、無線機器、ディスプレイ、チップセット、セットトップボックス、またはゲーム機が含まれるが、それらに限定はされない。
本発明の特定の実施形態を例示の目的で本明細書に記載したが、本発明の趣旨および範囲から逸脱することなく、様々な変更を行うことができる、ということが、上述の説明から理解されよう。したがって、本発明は添付の請求項以外によって限定されることはない。
図１の実施形態では、メモリ柱状部１５０の導電性ピラー１２０、電極円筒部１３０、及びメモリ材料１１５は、同心円柱として形成される。実施形態によっては、導電性ピラー１２０、電極円筒部１３０、及びメモリ材料１１５は、他の同心形状として形成されてもよい。メモリ材料１１５はカルコゲニドを含んでもよい。実施形態によっては、カルコゲニド材料は相転移材料であってもよい。実施形態によっては、メモリ材料１１５は、セレン（Ｓｅ）、ひ素（Ａｓ）、及びゲルマニウム（Ｇｅ）を含み得る三元組成物を含んでもよい。実施形態によっては、メモリ材料１１５は、テルル（Ｔｅ）、Ｓｅ、Ａｓ、及びＧｅを含み得る四元組成物を含んでもよい。他の材料も用いられてもよい。実施形態によっては、メモリ材料１１５は、電極面１１０と同一平面に選択的に堆積してメモリセル１４０を形成してもよい。この代替実施形態は、図１でメモリ柱状部１８０として示される。メモリ柱状部１８０が示すように、メモリ材料１１５は柱状部１５０の全長に延在しなくてもよい。
書き込み動作によって、メモリセル１４０に書き込みを行い、少なくとも２つの異なる論理状態（例えば、「１」、「０」）のうちの１つを記憶させてもよい。実施形態によっては、メモリ材料１１５は複数のメモリセル１４０を含んでもよく、当該複数のメモリセル１４０の各々に別々に書き込みを行って、少なくとも２つの論理状態のうちの１つを記憶させてもよい。実施形態によっては、異なる論理状態は、メモリセル１４０の、異なるしきい電圧（ＶＴＨ）で定義されてもよい。メモリセル１４０が示すしきい電圧は、書き込み動作中はメモリセル１４０に印加される書き込みパルスの極性に基づき、読み出し動作中はメモリセル１４０に印加される読み出しパルスの極性に基づく場合がある。書き込みパルスおよび読み出しパルスは、電極面１１０および導電性ピラー１２０を用いて、メモリセル１４０に印加される場合がある。
書き込みパルス５１０は、第２の極性でメモリセルに電圧ＶＷ０を印加する場合がある（例えば、−６Ｖで導電性円筒部、０Ｖで電極面に）。書き込みパルス５１０は、書き込みパルス５０５および読み出しパルスとは反対の極性を有し得る。書き込みパルス５１０は、第２の論理状態（Ｓｔａｔｅ０）をメモリセルに書き込む場合がある。図４に示されるように、書き込みパルス５１０がメモリセルにＳｔａｔｅ０を書き込むと、メモリセルは読み出しが行われる際にしきい電圧ＶＴＨ０を示す。
対象セルの読み出しは、当該対象セルを電圧ＶＲでバイアスすることによって、同様に行われてもよいが、対象セルは、常に、全ての読み出し動作について同じ極性でバイアスされてもよい。上述したように、ＶＲは、ＶＰと同じでも、ＶＰよりも小さくても、またはＶＰよりも大きくてもよい。実施形態によっては、ＶＲは、ＶＴＨ１よりも高くＶ ＴＨ０ よりも低くてもよい。実施形態によっては、書き込み動作中と同じように、アドレス指定された導電性ピラーとアドレス指定された電極面との間の電圧区分に関し、同様の電圧区分が用いられてもよい。対象とされていない残りのメモリセルでは＋／−ＶＲ／２またはバイアスなし（例えば０Ｖ）を示す場合がある。

Claims (37)

  1. 電極面と、
    前記電極面を通って配置され、かつ、前記電極面に結合されたメモリ材料と、
    前記電極面と同一平面に整列した、前記メモリ材料に含まれるメモリセルであって、第１の論理状態を表す第１のしきい電圧および第２の論理状態を表す第２のしきい電圧を示すように構成され、セレクタデバイスおよびメモリ素子の役割を果たすように更に構成されたメモリセルと、
    前記メモリセルを通って配置され、かつ、前記メモリセルに結合された導電性ピラーと
    を備える装置であって、
    前記導電性ピラーおよび前記電極面は、前記メモリセルに電圧を与えて前記メモリセルに論理状態を書き込むように構成される、装置。
  2. 前記導電性ピラーと前記メモリ材料との間に配置された電極円筒部を更に備える、請求項１に記載の装置。
  3. 前記メモリ材料および前記導電性ピラーは、同心円柱として形成される、請求項１に記載の装置。
  4. 前記電極面に平行である第２の電極面を更に含み、前記メモリ材料および前記導電性ピラーは、前記第２の電極面を通って延在し、かつ、前記第２の電極面に結合される、請求項１に記載の装置。
  5. 前記メモリ材料は、前記第２の電極面と連結された第２のメモリセルを含む、請求項４に記載の装置。
  6. 前記電極面と前記第２の電極面との間に配置された誘電体材料を更に備える、請求項４に記載の装置。
  7. 前記電極面を通って配置された複数の導電性ピラーおよび対応するメモリ材料であって、アレイを形成する複数の導電性ピラーおよび対応するメモリ材料を更に含む、請求項１に記載の装置。
  8. 前記電極面は第１のメモリアクセス線に接続され、前記導電性ピラーは第２のメモリアクセス線に接続される、請求項１に記載の装置。
  9. 前記導電性ピラーおよび前記電極面は、前記メモリセルに第２の電圧を与えて前記第１の論理状態および前記第２の論理状態を読み出すように、更に構成される、請求項１に記載の装置。
  10. セレクタデバイスおよびメモリ素子の役割を果たすように構成されたリング形状のメモリセル、導電性ピラー、及び前記リング形状のメモリセルと前記導電性ピラーとの間に配置された電極材料を含むメモリ柱状部と、
    複数の電極面と複数の誘電体材料が互い違いになった積層であって、前記リング形状のメモリセルは前記複数の電極面のうちの１つの電極面に整列する、複数の電極面と複数の誘電体材料が互い違いになった積層と、
    前記積層を貫通する開口部であって、前記メモリ柱状部が配置された開口部と
    を備える装置。
  11. 前記リング形状のメモリセルは、前記メモリ柱状部の長さにわたって延在するメモリ材料に含まれる、請求項１０に記載の装置。
  12. 前記複数の電極面は複数の薄膜を含む、請求項１０に記載の装置。
  13. 前記複数の誘電体材料は酸化物を含む、請求項１０に記載の装置。
  14. 前記メモリ材料はカルコゲニドを含む、請求項１１に記載の装置。
  15. 前記電極材料はバリア材を含む、請求項１０に記載の装置。
  16. 電極面と、
    ２次元アレイとして前記電極面に整列した複数のリング形状のメモリセルであって、セレクタデバイスおよびメモリ素子の役割を果たすように構成された複数のリング形状のメモリセルと
    を備える装置。
  17. 前記複数のリング形状のメモリセルの中に、複数の導電性ピラーを更に備える、請求項１６に記載の装置。
  18. 前記複数のリング形状のメモリセルの中に、複数のリング形状の電極円筒部を更に備える、請求項１６に記載の装置。
  19. 第２の電極面と、
    前記第２の電極面に整列した第２の複数のリング形状のメモリセルと
    を更に備える、請求項１６に記載の装置。
  20. 前記第２の複数のリング形状のメモリセルは、前記複数のリング形状のメモリセルと垂直方向に整列する、請求項１９に記載の装置。
  21. 前記複数のメモリセルは、第１の極性を有する電圧でのプログラミングに応じて、第１の論理状態を表す第１のしきい電圧を示すように、第２の極性を有する電圧でのプログラミングに応じて、第２の論理状態を表す第２のしきい電圧を示すように構成される、請求項１６に記載の装置。
  22. 電極面と、
    前記電極面を通って配置された導電性ピラーのアレイと、
    前記導電性ピラーのアレイに含まれる前記導電性ピラーの周りに同心環として形成されたメモリセルのアレイであって、前記電極面と同一平面に整列し、セレクタデバイスおよびメモリ素子の役割を果たすように構成されたメモリセルのアレイと
    を備える装置。
  23. 前記メモリセルのアレイに含まれる前記メモリセルは、閾値切り替えタイプの２端子デバイスの役割を果たすように構成される、請求項２２に記載の装置。
  24. 前記電極面、前記導電性ピラーのアレイ、及び前記メモリセルのアレイは、３次元メモリアレイに含まれる、請求項２２に記載の装置。
  25. 前記メモリセルのアレイに含まれる前記メモリセルはカルコゲニドを含む、請求項２２に記載の装置。
  26. 前記メモリセルのアレイに含まれる前記メモリセルの厚さは前記電極面の厚さと同じである、請求項２２に記載の装置。
  27. 導電性ピラーのアレイのうちの１つの導電性ピラーに対応する第１のアドレスを受信することと、
    電極面の積層のうちの１つの電極面に対応する第２のアドレスを受信することと、
    前記導電性ピラーを第１の電圧につなぐことと、
    前記電極面を第２の電圧につなぐことと、
    前記導電性ピラーと前記電極面との間に結合されたメモリセルであって、セレクタデバイスおよびメモリ素子の役割を果たすように構成されたメモリセルを、前記第１の電圧と前記第２の電圧との差でバイアスすることと
    を含む方法。
  28. 前記第１のアドレスに対応していない、前記導電性ピラーのアレイに含まれる導電性ピラーを、共通電圧につなぐことと、
    前記第２のアドレスに対応していない、前記電極面の積層に含まれる電極面を、前記共通電圧につなぐことと、
    を更に含む、請求項２７に記載の方法。
  29. 前記第１の電圧は前記第２の電圧よりも大きく、かつ、前記バイアスすることに応じて第１の論理状態が前記メモリセルに書き込まれる、または、前記第１の電圧は前記第２の電圧よりも小さく、かつ、前記バイアスすることに応じて第２の論理状態が前記メモリセルに書き込まれる、請求項２７に記載の方法。
  30. 前記第１の論理状態は前記メモリセルの第１のしきい電圧に対応し、前記第２の論理状態は前記メモリセルの第２のしきい電圧に対応する、請求項２９に記載の方法。
  31. 前記導電性ピラーを第３の電圧につなぐことと、
    前記電極面を第４の電圧につなぐことと、
    前記導電性ピラーと前記電極面との間に結合された前記メモリセルを、前記第３の電圧と前記第４の電圧との差でバイアスすることであって、前記第３の電圧は前記第４の電圧よりも大きい、前記メモリセルをバイアスすることと、
    前記バイアスすることに応じて、前記メモリセルの論理状態を決定することと
    を含む、請求項３０に記載の方法。
  32. 前記第１のアドレスはロウアドレスデコーダおよびカラムアドレスデコーダで受信され、前記第２のアドレスは電極面アドレスデコーダで受信される、請求項２７に記載の方法。
  33. 複数の電極面と複数の誘電体層が互い違いになった積層を形成することと、
    前記積層に開口部を形成することと、
    前記開口部の中にメモリ材料のコンフォーマル層を形成することと、
    導電性ピラーで前記開口部の前記コンフォーマル層の上を一杯にして塞ぐことと
    を含む方法。
  34. 前記導電性ピラーで前記開口部を一杯にして塞ぐ前に、前記メモリ材料の上にバリア材のコンフォーマル層を形成することを更に含む、請求項３３に記載の方法。
  35. 前記開口部を形成することは、マスクを適用すること、及び前記積層中に前記開口部をエッチングすることを含む、請求項３３に記載の方法。
  36. 前記電極面を第１の複数の対応するメモリアクセス線に接続することと、
    前記導電性ピラーを第２のメモリアクセス線に接続することと
    を更に含む、請求項３３に記載の方法。
  37. 前記開口部に前記メモリ材料のコンフォーマル層を形成することは、前記電極面をくぼませること、及び前記電極面に形成したくぼみにメモリ材料を選択的に形成することを含む、請求項３３に記載の方法。
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