KR20180063357A - 3차원 메모리 장치 및 사용 방법 - Google Patents

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KR20180063357A
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Abstract

3차원(3D) 메모리 어레이가 개시된다. 3D 메모리 어레이는 전극 평면 및 전극 평면을 통해 배치되고 전극 평면에 결합된 메모리 재료를 포함할 수 있다. 메모리 재료 내에 포함된 메모리 셀은 전극 평면과 동일한 평면에 정렬되고, 메모리 셀은 제1 논리 상태를 표현하는 제1 임계 전압 및 제2 논리 상태를 표현하는 제2 임계 전압을 나타내도록 구성된다. 전도성 필러가 메모리 셀을 통해 배치되고 메모리 셀에 결합되며, 전도성 필러 및 전극 평면은 메모리 셀 양단에 전압을 공급하여 메모리 셀에 논리 상태를 기록하도록 구성된다. 3D 메모리 어레이의 동작 및 형성 방법들이 개시된다.

Description

3차원 메모리 장치 및 사용 방법
전통적인 메모리 장치는 셀렉터 디바이스에 결합된 논리 상태를 저장하는 데 사용되는 메모리 요소를 포함한다. 메모리 소자 및 셀렉터 디바이스는 3차원 아키텍처(three-dimensional architecture)를 갖는 메모리 어레이 내의 워드선과 비트선의 교차점에 위치할 수 있다. 일부 아키텍처에서 셀렉터는 워드선에 결합될 수 있고, 메모리 소자는 비트선에 결합될 수 있다. 셀렉터 디바이스는 누설 전류를 감소시킬 수 있고, 판독 및/또는 기록을 위한 단일의 메모리 소자를 선택하는 데 사용될 수 있다. 그러나, 별도의 메모리 소자들 및 셀렉터 디바이스들의 사용은 메모리 디바이스의 제조 동안에 형성되어야 하는 재료들 및/또는 층들의 수를 증가시킨다. 셀렉터 디바이스를 활성화하는 것 및 메모리 소자에 기록하는 것 또는 메모리 소자를 판독하는 것은 고전압, 고전류 밀도, 및/또는 긴 지속기간 펄스가 제공될 것을 필요로 할 수 있다. 이러한 메모리 요구 조건들은 제조 복잡성 및/또는 비용을 증가시킬 수 있는 특정의 구조적 해결책들을 필요로 할 수 있다. 동작 요구 조건들은 또한 메모리 디바이스의 전력 소비를 증가시킬 수 있다.
본 개시내용의 일 실시형태에 따른 예시적인 장치는, 전극 평면, 전극 평면을 통해 배치되고 전극 평면에 결합된 메모리 재료, 전극 평면과 동일한 평면에 정렬된 메모리 재료 내에 포함된 메모리 셀로서, 제1 논리 상태를 표현하는 제1 임계 전압 및 제2 논리 상태를 표현하는 제2 임계 전압을 나타내도록 구성될 수 있고, 셀렉터 디바이스 및 메모리 소자로서 작동하도록 더 구성될 수 있는, 상기 메모리 셀, 및 메모리 셀을 통해 배치되고 메모리 셀에 결합된 전도성 필러(conductive pillar)를 포함할 수 있고, 전도성 필러 및 전극 평면은 메모리 셀 양단에 전압을 공급하여 논리 상태를 메모리 셀에 기록하도록 구성될 수 있다.
본 개시내용의 일 실시형태에 따른 다른 예시적인 장치는, 링 형상의 메모리 셀, 전도성 필러, 및 링 형상의 메모리 셀과 전도성 필러 사이에 배치된 전극 재료를 포함하는 메모리 칼럼(memory column)으로서, 링 형상의 메모리 셀이 셀렉터 디바이스 및 메모리 소자로서 작동하도록 구성될 수 있는, 상기 메모리 칼럼, 교번하는 복수의 전극 평면과 복수의 유전체 재료의 스택(stack)으로서, 링 형상의 메모리 셀이 복수의 전극 평면 중 일 전극 평면에 정렬될 수 있는, 상기 스택, 및 스택을 관통하는 개구부를 포함할 수 있고, 메모리 칼럼은 개구부 내에 배치된다.
본 개시내용의 일 실시형태에 따른 다른 예시적인 장치는, 전극 평면, 전극 평면을 통해 배치된 전도성 필러들의 어레이, 및 전도성 필러들의 어레이의 전도성 필러들 주위에 동심원 링들로서 형성된 메모리 셀들의 어레이를 포함할 수 있고, 메모리 셀들의 어레이는 전극 평면과 동일한 평면에 정렬될 수 있으며, 메모리 셀들의 어레이는 셀렉터 디바이스들 및 메모리 소자들로서 작동하도록 구성될 수 있다.
본 개시내용의 일 실시형태에 따른 예시적인 방법은, 전도성 필러들의 어레이 내의 전도성 필러에 대응하는 제1 어드레스를 수신하는 단계; 전극 평면들의 스택 내의 전극 평면에 대응하는 제2 어드레스를 수신하는 단계; 전도성 필러를 제1 전압에 결합하는 단계; 전극 평면을 제2 전압에 결합하는 단계; 및 전도성 필러와 전극 평면 사이에 결합된 메모리 셀을 제1 전압과 제2 전압 간의 차이만큼 바이어싱시키는 단계를 포함하되, 메모리 셀은 셀렉터 디바이스 및 메모리 소자로서 작동하도록 구성될 수 있다.
본 개시내용의 일 실시형태에 따른 다른 예시적인 방법은, 교번하는 전극 평면들과 유전체층들의 스택을 형성하는 단계; 스택 내에 개구부를 형성하는 단계; 개구부 내에 메모리 재료의 컨포멀 층(conformal layer)을 형성하는 단계; 및 컨포멀 층 위에서 전도성 필러로 개구부를 충전하는 단계를 포함한다.
도 1은 본 개시내용의 일 실시형태에 따른 3차원 메모리 어레이의 일부의 등각도이다.
도 2a는 본 개시내용의 일 실시형태에 따른 3차원 메모리 어레이의 일부의 평면도이다.
도 2b는 도 2a에 도시된 3차원 메모리 어레이의 일부의 워드선 도면이다.
도 2c는 도 2a에 도시된 3차원 메모리 어레이의 일부의 비트선 도면이다.
도 3a는 본 개시내용의 일 실시형태에 따른 부분적으로 제조된 메모리 어레이의 일부의 개략도이다.
도 3b는 본 개시내용의 일 실시형태에 따른 부분적으로 제조된 메모리 어레이의 일부의 개략도이다.
도 3c는 본 개시내용의 일 실시형태에 따른 메모리 어레이의 일부의 개략도이다.
도 4는 본 개시내용의 일 실시형태에 따른 임계 전압들의 전압 플롯이다.
도 5는 본 개시내용의 일 실시형태에 따른 기록 펄스 전압들의 전압 플롯이다.
도 6은 본 개시내용의 일 실시형태에 따른 3차원 메모리 어레이의 일부의 기능도이다.
도 7은 본 개시내용의 일 실시형태에 따른 메모리의 기능 블록도이다.
이하, 본 발명의 실시형태들에 대한 충분한 이해를 제공하기 위해 소정의 상세들이 제시된다. 그러나, 본 발명의 실시형태들이 이러한 소정의 상세들 없이 실시될 수 있음은 당업자에게 명백할 것이다. 또한, 본 명세서에서 설명되는 본 발명의 특정 실시형태들은 예로서 제공되며, 본 발명의 범위를 이러한 특정 실시형태들에 한정하는 데 사용되지 않아야 한다. 다른 예시들에서는, 본 발명을 불필요하게 모호하게 하는 것을 피하기 위해서 공지된 회로들, 제어 신호들, 타이밍 프로토콜들, 및 소프트웨어 동작들을 상세하게 나타내지 않았다.
복수의 메모리 셀을 포함하는 3차원 메모리 어레이는 셀렉터 디바이스들 및 메모리 소자들로서 작동하는 메모리 셀들로 구현될 수 있다. 메모리 셀은 일부 실시형태에서 전극들 사이의 단일 재료일 수 있다. 이는 3차원 메모리 어레이 및/또는 다른 메모리 아키텍처들에 대한 단순화된 아키텍처를 용이하게 할 수 있다. 단순화된 아키텍처는 제조 동안에 처리 단계들을 감소시킬 수 있는 더 적은 재료들, 층들 및/또는 구조체들을 필요로 할 수 있다. 논리 상태가 메모리 셀에 기록되어 논리 상태를 저장할 수 있다. 논리 상태는 데이터의 하나 이상의 비트에 대응할 수 있다. 상이한 극성의 전압들이 논리 상태를 메모리 셀에 기록하기 위해 인가될 수 있다. 메모리 셀은 단일 극성의 전압들을 인가함으로써 판독될 수 있다. 기록 및 판독 프로토콜들은 상이한 극성들로부터 생기는 메모리 셀의 상이한 임계 전압들의 이점을 취할 수 있다. 메모리 셀은 판독하고 기록하기 위해 짧고 낮은 전력 펄스를 필요로 할 수 있다. 일부 실시형태에서, 메모리 셀은 칼코게나이드(chalcogenide)를 포함할 수 있다. 칼코게나이드는 판독 및/또는 기록 동안 상 변화를 겪지 않을 수 있다.
도 1은 본 개시내용의 일 실시형태에 따른 3차원(3D) 메모리 어레이(100)의 일부의 등각도이다. 메모리 어레이(100)는 하나 이상의 전극 평면(110)을 포함할 수 있다. 전극 평면들(110)은 유전체 재료의 층들에 의해 분리될 수 있다. 교번하는 전극 평면들(110)과 유전체 재료는 스택을 형성한다. 메모리 칼럼들(150)은 스택 내의 개구(155) 내에 배치된다. 메모리 칼럼(150)은 전도성 필러(120), 전극 실린더(130), 및 메모리 재료(115)를 포함한다. 메모리 셀들(140)은 메모리 재료(115)로부터 형성된다. 메모리 셀들(140)은 링 형상이고 각각의 전극 평면(110)과 연관된다. 각각의 전극 평면(110)마다의 메모리 셀들(140)은 메모리 칼럼(150)을 따라 수직으로 정렬될 수 있다. 일부 실시형태에서, 각각의 전극 평면(110)과 연관된 메모리 셀들(140)은 각각의 전극 평면(110)과 동일한 평면에 정렬된다. 동일한 평면에 정렬됨이란, 메모리 셀(140)의 적어도 일부가 전극 평면(110)의 적어도 일부의 메모리 칼럼(150)의 길이를 따라 중첩 위치에 배치된다는 것을 의미한다. 일부 실시형태에서, 전체 메모리 셀(140)은 전극 평면(110)의 평면에 정렬될 수 있다. 일부 실시형태에서, 메모리 셀(140)은 전극 평면(110)의 두께 이하인 두께를 가질 수 있다. 일부 실시형태에서, 메모리 셀(140)의 일부는 전극 평면(110)의 평면 위 및/또는 아래로 연장될 수 있다. 일부 실시형태에서, 메모리 셀(140)은 전극 평면(110)의 두께를 초과하는 두께를 가질 수 있다.
도 1의 실시형태에서, 메모리 칼럼들(150)의 전도성 필러(120), 전극 실린더(130), 및 메모리 재료(115)는 동심원 실린더들로서 형성된다. 일부 실시형태에서, 전도성 필러(120), 전극 실린더(130) 및 메모리 재료(115)는 다른 동심원 형상들로서 형성될 수 있다. 메모리 재료(115)는 칼코게나이드를 포함할 수 있다. 일부 실시형태에서, 칼코게나이드 재료는 상 변화 재료일 수 있다. 일부 실시형태에서, 메모리 재료(115)는 셀레늄(Se), 비소(As), 및 게르마늄(Ge)을 포함할 수 있는 3원 조성물(ternary composition)을 포함할 수 있다. 일부 실시형태에서, 메모리 셀(115)은 텔루륨(Te), Se, As, 및 Ge을 포함할 수 있는 4원 조성물(quaternary composition)을 포함할 수 있다. 다른 재료들이 또한 사용될 수도 있다. 일부 실시형태에서, 메모리 재료(115)는 전극 평면(110)과 동일한 평면에 선택적으로 피착되어 메모리 셀(140)을 형성할 수 있다. 이러한 대안적인 실시형태는 메모리 칼럼(180)으로서 도 1에 도시되어 있다. 메모리 칼럼(180)과 함께 도시된 바와 같이, 메모리 재료(115)는 칼럼(150)의 전체 길이를 연장시키지 않을 수도 있다.
도 2a 내지 도 2c는 도 1에 도시된 3D 메모리 어레이(100)의 일부의 도면이다. 도 2a는 3D 메모리 어레이(100)의 일부의 평면도이다. 도 2a는 하나의 전극 평면(110)을 도시하지만, 메모리 어레이(100)는 추가 전극 평면들(110)을 포함할 수 있음이 이해될 것이다. 도 2a를 참조하면, 메모리 칼럼들(150)은 독자가 보는 바와 같이 페이지 내로 연장된다. 3D 메모리 어레이(100)를 통해 연장되는 메모리 칼럼들(150)은 도 1, 도 2b, 및 도 2c에서 볼 수 있다. 전극 평면들(110)과 유전체 재료의 스택 내의 개구부들(155) 내에 형성된 메모리 칼럼들(150)(도 1)로부터 생기는 링 형상의 메모리 셀들(140)(도 2b 및 도 2c에 도시됨)은 전극 평면(110)에 정렬된다. 상기한 바와 같이, 메모리 셀(140)은 메모리 재료(115)로부터 형성되고, 전극 평면(110)의 평면에서 링 형상일 수 있다. 도 1 및 도 2a 내지 도 2c에 도시된 실시형태에서는 링 형상으로서 도시되어 있지만, 메모리 재료(115)는 다른 형상들(예를 들어, 직사각형, 타원형, 불규칙형)로서 형성될 수 있다.
메모리 재료(115)는 하나 이상의 전극 평면(110)에 결합되어 메모리 셀들(140)을 형성할 수 있다. 메모리 재료(115)는 또한 전도성 필러(120)에 결합될 수도 있다. 전도성 필러(120)는 전극 평면들과 유전체 재료의 스택을 통해 연장될 수 있다. 즉, 독자가 보는 바와 같이 페이지 내로 연장될 것이다. 스택을 통해 연장되는 전도성 필러(120)는 도 1, 도 2b, 및 도 2c에서 볼 수 있고, 여기서 전도성 필러(120)는 페이지의 평면에 평행하게 연장된다. 도 1 및 도 2a 내지 도 2c에 도시된 실시형태에서는 원통 형상으로서 도시되어 있지만, 전도성 필러(120)는 다른 형상들(예를 들어, 직사각형, 타원형, 불규칙형)로서 형성될 수 있다. 일부 실시형태에서, 메모리 재료(115)는 전극 실린더(130)를 통해 전도성 필러(120)에 결합될 수 있다. 전극 실린더(130)는 일부 실시형태에서 배리어 재료를 포함할 수 있다. 전극 실린더(130)는 메모리 재료(115) 및 전도성 필러(120)와 유사한 전극 평면들(110)과 유전체 재료의 스택 내로 연장될 수 있다. 도 1 및 도 2a 내지 도 2c에 링 형상으로서 도시되어 있지만, 전극 실린더(130)는 전도성 필러(120)의 외표면과 합치하도록 성형될 수 있다.
도 2a에 도시된 바와 같이, 3D 메모리 어레이(100)는 메모리 재료(115)에 의해 둘러싸인 다수의 전도성 필러(120)를 포함할 수 있다. 전도성 필러들(120) 및 메모리 재료(115)는 그리드 및/또는 다른 어레이 패턴으로 배열될 수 있다. 일부 실시형태에서, 전도성 필러들(120)은 메모리 액세스선들(예를 들어, 워드선들 및 비트선들)에 결합될 수 있다. 도 2a에 도시된 바와 같이, 전도성 필러들(120)은 워드선(WL)(105) 방향 및 비트선(BL)(125) 방향으로 배열될 수 있다. 용어 워드선 및 비트선이 본 명세서에서 사용되지만, 워드선들 및 비트선들 모두는 일반적으로 동작할 수 있고 메모리 액세스선들이라고 지칭될 수 있다. 용어 워드선 및 비트선은 한정하려는 것이 아니라, 독자가 메모리 액세스선이 본 설명에서 지칭되는 것을 이해하는 것을 돕기 위해 본 명세서에서 사용된다. 도 2a에 도시된 바와 같이, WL(105)은 수평으로 연장되고, BL(125)은 수직으로 연장된다. 전극 평면들(110) 각각은 하나 이상의 메모리 액세스선에 결합될 수 있다. 일부 실시형태에서, 전극 평면들(110)은 워드선들에 결합되고 필러들(120)은 비트선들에 결합된다. 메모리 액세스선들을 3D 메모리 어레이(100)에 결합하는 다른 구성들이 사용될 수 있다.
도 2b는 도 2a에 도시된 메모리 어레이(100)의 워드선 도면이다. 도 2b에서의 도면은 도 2a에서 WL'-WL"으로 표기된 점선으로 표시된 평면이다. 도 2a에 도시된 도면은 도 2b에서 P'-P"으로 표기된 점선에 대응한다. 도 2c는 도 2a 및 도 2b에 도시된 메모리 어레이(100)의 비트선 도면이다. 도 2c의 도면은 도 2a 및 도 2b에서 BL'-BL"으로 표기된 점선으로 표시된 평면이다. 다수의 전극 평면(110)은 도 2b 및 2c에 도시된 도면에서 볼 수 있다. 메모리 어레이(100)는 임의의 수의 전극 평면들(110)을 포함할 수 있다. 전극 평면들(110)은 일부 실시형태에서 서로 평행할 수 있다. 전극 평면들(110)은 유전체 재료(135)의 층들에 의해 분리될 수 있다. 메모리 재료(115)는 전극 평면(110)의 평면과 정렬된 메모리 셀(140)을 가질 수 있다. 일부 실시형태에서, 메모리 셀(140)은 링 형상이다. 일부 실시형태에서, 메모리 셀(140)은 전극 평면(110)의 두께에 대응하는 수직 두께를 가질 수 있다. 전극 평면들(110) 사이의 수직 거리는 각 전극 평면(110)과 정렬된 메모리 재료(115) 내의 메모리 셀들(140)이 서로 간섭하는 것을 방지하기에 충분할 수 있다. 이는 메모리 칼럼(150)의 사용을 용이하게 해서, 메모리 재료(115)을 따라 메모리 셀들(140) 사이에 격리 영역들을 형성할 필요 없이 메모리 셀들(140)을 제공할 수 있다.
도 2a 내지 도 2c에 도시된 실시형태에서, 도 2c는 워드선 및 비트선 방향으로 대칭이기 때문에 도 2b와 동일하다. 그러나, 일부 실시형태에서, 예를 들어 어레이가 워드선 방향과 비트선 방향 사이에서 대칭이 아닐 때, 워드선 및 비트선을 따른 도면들은 동일하지 않을 수 있다.
도 1 및 도 2a 내지 도 2c에 도시된 메모리 어레이(100)는, 특히 스핀 코팅, 블랭킷 코팅, 화학 기상 증착(CVD), 예를 들어 저압 CVD, 플라스마 강화 화학 기상 증착(PECVD), 원자층 증착(ALD), 플라스마 강화 ALD, 물리 기상 증착(PVD), 열분해 및/또는 열 성장을 포함할 수 있지만 이에 한정되지 않는 다양한 박막 기술에 의해 형성될 수 있다. 대안적으로, 재료들은 원위치에서 성장될 수 있다. 본 명세서에서 설명되고 도시된 재료들은 층들로서 형성될 수 있지만, 재료들은 이에 한정되지 않고 다른 3차원 구성들로 형성될 수 있다.
도 3a 내지 도 3c는 상이한 제조 단계들에서의 메모리 어레이(100)의 일부를 도시한다. 도 3a에 도시된 바와 같이, 전극 평면(110) 및 유전체 재료(135)는 교번하는 층들로서 피착되어 스택을 형성할 수 있다. 전극 평면들(110)은 금속 재료, 폴리실리콘 재료 및/또는 다른 전도성 재료로 형성될 수 있다. 유전체 재료(135)는 산화물 또는 다른 적절한 절연 재료일 수 있다. 전극 평면들(110) 및/또는 유전체 재료(135)는 박막일 수 있다. 도 3b에 도시된 바와 같이, 개구부들(155)이 전극 평면들(110)과 유전체 재료(135)의 스택 내에 형성될 수 있다. 개구부들(155)은 에칭, 밀링 및/또는 다른 공지된 기술에 의해 형성될 수 있다. 일부 실시형태에서는, 마스크가 채용되어 스택 상에 개구부들(155)을 정렬시킬 수 있다. 도 3c에 도시된 바와 같이, 메모리 칼럼들(150)은 전극 평면들(110)과 유전체 재료(135)의 스택 내의 개구부들(155) 내에 형성된다. 컨포멀 층이 개구부들 내에 형성되어 메모리 재료(115)를 형성할 수 있다. 전극 실린더(130)는 제2 컨포멀 층으로부터 형성될 수 있으며, 전도성 필러(120)는 나머지 개구부를 충전하도록 형성된다. 일부 실시형태에서, 전극 실린더(130)는 생략될 수 있다. 대안적으로, 개구부들(155)이 메모리 재료(115)로 충전된 다음에 메모리 재료(115) 내에 제2 세트의 개구부들이 형성될 수 있다. 제2 세트의 개구부들이 전극 실린더(130)로 충전되고 전극 실린더(130) 내에 제3 세트의 개구부들이 형성될 수 있다. 제3 세트의 개구부들이 충전되어 전도성 필러들(120)을 형성할 수 있다. 개구부들을 형성하는 것과 개구부들 내에 컨포멀 층을 피착하는 것의 조합이 또한 사용될 수 있다. 그런 다음, 전도성 필러들(120) 및 전극 평면들(110)은 메모리 어레이 내에 포함된 메모리 액세스선들에 결합될 수 있다.
도 3a 내지 도 3c에 도시되지 않은 일부 실시형태에서는, 개구부들(155)이 형성된 후에 리세스들이 전극 평면들(110) 각각에 형성될 수 있다. 메모리 재료(115)의 컨포멀 층이 리세스들 내에 선택적으로 형성될 수 있다. 일부 실시형태에서, 이는 유전체 재료(135)와 동일한 평면에 메모리 재료(115)를 제공하지 않으면서 전극 평면들(110)과 동일한 평면에 메모리 물질(115)을 선택적으로 제공할 수 있다.
메모리 셀(140)은 기록 동작에 의해 적어도 2개의 상이한 논리 상태(예를 들어, '1', '0') 중 하나를 저장하도록 기록될 수 있다. 일부 실시형태에서, 메모리 재료(115)는 다수의 메모리 셀(140)을 포함할 수 있고, 메모리 셀들(140) 각각은 적어도 2개의 논리 상태 중 하나를 저장하도록 독립적으로 기록될 수 있다. 일부 실시형태에서, 상이한 논리 상태들은 메모리 셀(140)의 상이한 임계 전압들(VTH)에 의해 정의될 수 있다. 메모리 셀(140)에 의해 나타나는 임계 전압은 기록 동작 동안 메모리 셀(140)에 인가된 기록 펄스의 극성 및 판독 동작 동안 메모리 셀(115)에 인가된 판독 펄스의 극성에 기초할 수 있다. 기록 펄스 및 판독 펄스는 전극 평면(110) 및 전도성 실린더(120)를 사용하여 메모리 셀(140)에 인가될 수 있다.
메모리 셀(140)은 일부 실시형태에서 전극 평면(110)과 전도성 실린더(120) 사이에 2단자 디바이스로서 구성될 수 있다. 제1 논리 상태는 제1 극성으로 메모리 셀(140) 양단에 전압(예를 들어, 기록 펄스)을 인가함으로써 메모리 셀(140)에 기록될 수 있다. 제2 논리 상태는 제1 극성과 반대일 수 있는 제2 극성으로 메모리 셀(140) 양단에 전압(예를 들어, 기록 펄스)을 인가함으로써 메모리 셀(140)에 기록될 수 있다. 메모리 셀(140)은 단자들 양단에 전압(예를 들어, 판독 펄스)을 인가함으로써 판독된다. 메모리 셀(140)은 항상 동일한 극성으로 판독될 수 있다. 예를 들어, 일부 실시형태에서, 메모리 셀(140)은 제1 극성으로 메모리 셀(140) 양단에 전압을 인가함으로써 판독된다. 다른 실시형태들에서, 메모리 셀(140)은 제2 극성으로 메모리 셀(140) 양단에 전압을 인가함으로써 판독된다. 메모리 셀(140)이 기록되는 것과 동일한 전압 극성으로 판독될 때, 메모리 셀(140)은 제1 VTH를 나타낼 수 있다. 메모리 셀(140)이 기록되는 것과 반대의 전압 극성으로 판독될 때, 메모리 셀(140)은 제2 VTH를 나타낼 수 있다. 상이한 임계 전압들은 상이한 논리 상태들을 표현하는 데 사용될 수 있다.
메모리 셀(140)이 2단자 디바이스일 때, 단자들 간의 전압들의 상대값들은 메모리 셀(140) 양단에 인가된 크기 및 극성을 결정한다. 예를 들어, 전도성 실린더(120)에 3V의 전압과 전극 평면(110)에 0V의 전압을 공급하는 것은 전도성 실린더(120)에 6V의 전압과 전극 평면(110)에 3V의 전압을 공급하는 것과 동일한 크기 및 극성을 적용한다. 본 명세서에서 사용되는 바와 같이, 순방향 극성은 전도성 실린더(120)가 전극 평면(110)보다 높은 전압으로 설정되는 것을 표시하고, 역방향 극성은 전도성 실린더(120)가 전극 평면(110)보다 낮은 전압으로 설정되는 것을 표시한다. 그러나, "순방향(forward)" 및 "역방향(reverse)" 극성의 사용은 예일 뿐이며, 본 발명의 실시형태들은 본 명세서에서 설명되는 특정 극성 방향의 것들에 한정되지 않는다.
도 4는 본 개시내용의 일 실시형태에 따른 메모리 셀의 2개의 논리 상태(State1, State0)에 대한 임계 전압들(VTH1, VTH0)의 전압 플롯(400)이다. 메모리 셀의 임계 전압들은 메모리 셀이 판독될 때에 관찰되는 임계 전압들이다. 메모리 셀은, 예를 들어 순방향 극성으로 판독될 때마다 동일한 극성의 판독 전압을 사용하여 판독될 수 있다. VTH1은 메모리 셀이 판독 전압과 동일한 극성으로 기록되었을 때에 메모리 셀에서 관찰될 수 있다. 예를 들어, 메모리 셀은 순방향 극성으로 기록될 수 있고, 그런 다음 순방향 극성으로 판독된다. VTH1은 논리 State1에 대응할 수 있다. 반대로, VTH0은 메모리 셀이 판독 전압과 반대 극성으로 기록되었을 때에 메모리 셀에서 관찰될 수 있다. 예를 들어, 메모리 셀은 역방향 극성으로 기록될 수 있고, 그런 다음 순방향 극성으로 판독된다. VTH0은 논리 State0에 대응할 수 있다. 도 4에 의해 도시된 바와 같이, 일부 실시형태에서, 상이한 임계 전압들은, 동일한 극성으로 기록되고 판독된 메모리 셀과 비교하여 반대 극성으로 기록되고 판독된 메모리 셀에 대해 관찰될 수 있다.
도 5는 본 개시내용의 일 실시형태에 따른 2개의 기록 펄스(505, 510)의 전압 플롯(500)이다. 기록 펄스들(505, 510)은 기록 동작 동안, 도 1 및 도 2a 내지 도 2c에 도시된 메모리 셀(140)과 같은 메모리 셀에 논리 상태를 기록하는 데 사용될 수 있다. 기록 펄스들은 전도성 필러에 제1 전압을 공급하고 전극 평면에 제2 전압을 공급함으로써 인가될 수 있다. 메모리 셀에 인가된 결과적인 전압은 제1 전압과 제2 전압 간의 차이이다. 기록 펄스들은 판독 펄스들과 동일한 지속기간일 수 있다. 일부 실시형태에서, 지속기간은 10ns ~ 50ns이다. 일부 실시형태에서, 지속기간은 1ns ~ 100ns이다. 메모리 셀에 기록하는 것은 일부 실시형태에서 메모리 셀을 판독하는 것과 동일한 시간이 걸릴 수 있다.
기록 펄스들의 극성은 제1 극성 또는 제2 극성(예를 들어, 순방향 또는 역방향)일 수 있다. 기록 펄스(505)는 제1 극성(예를 들어, 6V에서의 전도성 실린더 및 0V에서의 전극 평면)으로 메모리 셀에 전압 VW1을 인가할 수 있다. 기록 펄스(505)의 극성은 판독 펄스들의 극성과 동일할 수 있다. 이는 제1 논리 상태(State1)를 메모리 셀에 기록할 수 있다. 도 4에 도시된 바와 같이, 기록 펄스(505)가 State1을 메모리 셀에 기록할 때, 메모리 셀은 판독될 때의 임계 전압 VTH1을 나타낸다.
기록 펄스(510)는 제2 극성(예를 들어, -6V에서의 전도성 실린더 및 0V에서의 전극 평면)으로 메모리 셀에 전압 VW0을 인가할 수 있다. 기록 펄스(510)는 기록 펄스(405) 및 판독 펄스들의 반대 극성을 가질 수 있다. 기록 펄스(510)는 제2 논리 상태(State0)를 메모리 셀에 기록할 수 있다. 도 4에 도시된 바와 같이, 기록 펄스(510)가 State0을 메모리 셀에 기록할 때, 메모리 셀은 판독될 때의 임계 전압 VTH0을 나타낸다.
일부 실시형태에서, VW0 및 VW1은 동일한 전압 크기를 가질 수 있다. 일부 실시형태에서, VW0 및 VW1은 상이한 크기를 가질 수 있다. VW0 및 VW1의 크기는 각각 State0 및 State1의 임계 전압들 VTH0 및 VTH1 중 큰 것보다 크거나 그와 같도록 선택될 수 있다. 예를 들어, |VW0| = |VW1| = 6V, VTH1 = 4.5V, 및 VTH0 = 5.5V이다. 일부 실시형태에서, 기록 펄스들은 판독 펄스들과 동일한 크기를 가질 수 있다. 일부 실시형태에서, 기록 펄스들은 판독 펄스들보다 더 큰 크기를 가질 수 있다.
도 4 내지 도 5에 도시된 바와 같이, 판독 동작 동안 메모리 셀의 관찰된 임계 전압은, 적어도 부분적으로 메모리 셀에 기록하기 위해 인가된 전압의 극성 및 메모리 셀을 판독하기 위해 후속하여 인가된 전압의 극성에 기초하여 상이한 임계 전압들로 설정될 수 있다. 상이한 임계 전압들은 상이한 논리 상태들에 대응시키는 데 사용될 수 있다. 일부 실시형태에서, 메모리 셀은 2단자 임계 스위칭 유형 디바이스로서 작동할 수 있다. 즉, 임계 전압 아래에서, 디바이스는 '오프(off)'이고 전류를 거의 또는 전혀 통전하지 않는다. 임계 전압 위에서, 디바이스는 '온(on)'이고 전류 및/또는 임계 전류 이상의 전류를 통전한다. 특정 펄스 극성들로 판독하고 기록하는 것으로부터 생기는 상이한 임계 전압들은 메모리 셀이 셀렉터 디바이스 및 메모리 소자 모두로서 작동할 수 있게 한다. 이는 덜 복잡한 아키텍처들을 갖는 메모리 어레이들의 사용을 용이하게 할 수 있다.
도 6은 본 개시내용의 일 실시형태에 따른 3D 메모리 어레이(600)의 일부의 기능도이다. 메모리 셀들은 도 6에 SMD로 표기되어 있다. SMD는 일부 실시형태에서와 같이 "셀렉터 및 메모리 디바이스"를 나타내며, 메모리 셀은 셀렉터 디바이스 및 메모리 소자 모두로서 작동한다. 메모리 어레이의 메모리 셀에 기록하기 위해서, 단일의 전도성 필러 및 단일의 전극 평면이 메모리 액세스선들을 통해 선택적으로 타깃팅될 수 있다. 이는 3D 메모리 어레이(600)의 각 개별 메모리 셀에 어드레싱하는 것과 기록하는 것을 용이하게 할 수 있다. 처음에 모든 전도성 필러들 및 전극 평면들은 공통 전압(예를 들어, 접지)에 결합될 수 있다. +VP(예를 들어, 도 5에 도시된 VW1)에서 양의 극성을 갖는 타깃 셀에 기록하기 위해서, 메모리 셀의 전도성 필러는 +VP/2로 바이어싱될 수 있고, 원하는 전극 평면은 -VP/2로 바이어싱될 수 있다. 타깃 메모리 셀은 +VP의 바이어스 전압을 겪을 수 있다. 나머지 비타깃 메모리 셀들은 +/-VP/2를 겪거나 또는 바이어스를 겪지 않을 수 있다. -VP(예를 들어, 도 5에 도시된 VW0)에서 음의 극성을 갖는 타깃 셀에 기록하기 위해서, 메모리 셀의 전도성 필러는 -VP/2로 바이어싱될 수 있고, 원하는 전극 평면은 +VP/2로 바이어싱될 수 있다. 타깃 메모리 셀은 -VP의 바이어스 전압을 겪을 수 있다. 나머지 비타깃 메모리 셀들은 +/-VP/2를 겪거나 또는 바이어스를 겪지 않을 수 있다(예를 들어, 0V).
타깃 셀은 전압 VR로 타깃 셀을 바이어싱함으로써 유사한 방식으로 판독될 수 있지만, 타깃 셀은 항상 모든 판독 동작에 대해 동일한 극성으로 바이어싱될 수 있다. 상기한 바와 같이, VR은 VP와 같거나, 그보다 작거나 클 수 있다. 일부 실시형태에서, VR은 VTH1보다 높고 VTH2보다 낮을 수 있다. 일부 실시형태에서, 어드레싱된 전도성 필러와 어드레싱된 전극 평면 간의 유사한 전압 분할(voltage partitioning)이 기록 동작 동안 사용될 수 있다. 나머지 비타깃 메모리 셀들은 +/-VR/2를 겪거나 또는 바이어스를 겪지 않을 수 있다(예를 들어, 0V).
일부 실시형태에서, 메모리 셀을 선택하기 위해 메모리 액세스선들에 결합된 단일의 전도성 필러 및 단일의 전극 평면을 선택하는 것은 3레벨의 디코딩 회로(미도시)를 사용하여 어드레스 정보를 디코딩할 수 있다. 어드레스 정보는 특정 메모리 셀에 대응할 수 있다. 일부 실시형태에서, 어드레스 정보는 메모리 컨트롤러(미도시)로부터 디코딩 회로에 의해 수신될 수 있다. 2레벨의 회로가 전도성 필러를 선택하는 데 사용될 수 있다. 전도성 필러는 전도성 필러들의 2차원 어레이 내에 포함될 수 있다. 전도성 필러를 선택하기 위한 디코딩 회로는 2차원 메모리 어레이들을 위한 디코딩 회로와 유사할 수 있다. 제3 레벨의 디코딩 회로가 전극 평면을 선택하는 데 사용될 수 있다. 다른 디코딩 회로 구성들이 사용될 수도 있다. 예를 들어, 전극 평면들은 워드선들에 대응하도록 구성될 수 있고, 전도성 필러들은 비트선들에 대응하도록 구성될 수 있다.
도 7은 본 개시내용의 일 실시형태에 따른 메모리(700)를 도시한다. 메모리(700)는 데이터를 저장하도록 구성되는 복수의 메모리 셀을 갖는 메모리 어레이(760)를 포함한다. 메모리 셀들은 다양한 신호선, 워드선(WL) 및 비트선(BL)의 사용을 통해 어레이에서 액세싱될 수 있다. 메모리 셀들은 상 변화 메모리 셀들과 같은 비휘발성 메모리 셀들일 수 있거나, 또는 일반적으로 임의의 유형의 메모리 셀들일 수 있다. 메모리 셀들은 1비트의 데이터에 대한 데이터를 저장하도록 구성된 단일 레벨 셀들일 수 있다. 메모리 셀들은 또한 1비트 초과의 데이터에 대한 데이터를 저장하도록 구성된 다중 레벨 셀들일 수 있다.
커맨드들, 어드레스 정보, 및 기록 데이터는 I/O 버스(728)를 통해 전송된 순차 입력/출력(I/O)의 세트들로서 메모리(700)에 제공될 수 있다. 마찬가지로, 판독 데이터는 I/O 버스(728)를 통해 메모리(700)로부터 제공될 수 있다. 데이터 스트로브 신호(DQS)가 데이터 스트로브 버스(730)를 통해 전송될 수 있다. DQS 신호는 메모리로 또는 메모리로부터의 데이터 전송을 위한 타이밍 정보를 제공하는 데 사용될 수 있다. I/O 버스(728)는, I/O 버스(728)와 내부 데이터 버스(722), 내부 어드레스 버스(724), 및 내부 커맨드 버스(726) 사이에서 데이터 신호들, 어드레스 정보 신호들, 및 다른 신호들을 라우팅하는 I/O 제어 회로(720)에 연결된다. 어드레스 레지스터(725)에는 I/O 제어 회로(720)에 의해 어드레스 정보가 제공되어 일시적으로 저장될 수 있다. I/O 제어 회로(720)는 상태 레지스터 버스(732)를 통해 상태 레지스터(734)에 결합된다. 상태 레지스터(734)에 의해 저장된 상태 비트들은 메모리(700)에 제공된 판독 상태 커맨드에 응답하여 I/O 제어 회로(720)에 의해 제공될 수 있다. 상태 비트들은 메모리 및 그의 동작의 다양한 양태의 상태 조건을 표시하기 위해 각각의 값들을 가질 수 있다.
메모리(700)는 외부적으로(예를 들어, CE#, CLE, ALE, CLK, W/R#, 및 WP#) 또는 커맨드 버스(726)를 통해 다수의 제어 신호를 수신하여 메모리(700)의 동작을 제어하는 제어 로직(710)을 또한 포함한다. 커맨드 레지스터(736)가 내부 커맨드 버스(726)에 결합되어 I/O 제어 회로(720)에 의해 수신된 정보를 저장하고 그 정보를 제어 로직(710)에 제공한다. 제어 로직(710)은 또한 상태 레지스터 버스(732)를 통해 상태 레지스터(734)에 액세싱하여, 예를 들어 상태 조건들이 변화함에 따라 상태 비트들을 갱신할 수 있다. 제어 로직(710)은 또한 준비/사용중 회로(ready/busy circuit)(738)에 결합되어, 메모리가 동작 준비되거나 사용중인지의 여부를 표시하기 위해 메모리(700)에 의해 제공될 수 있는 준비/사용중 신호 R/B#의 값(예를 들어, 논리값)을 제어한다. 제어 로직(710)은 메모리(700)의 다양한 회로에 내부 제어 신호를 제공하도록 구성될 수 있다. 예를 들어, 메모리 액세스 커맨드(예를 들어, 판독 및 기록)를 수신하는 것에 응답하여, 제어 로직(710)은 다양한 메모리 액세스 회로를 제어하여 메모리 액세스 동작을 수행하기 위한 내부 제어 신호를 제공할 수 있다. 다양한 메모리 액세스 회로는 메모리 액세스 동작 동안에 사용되며, 일반적으로 행 및 열 디코더들, 신호선 드라이버들, 데이터 레지스터(780) 및 캐시 레지스터(770), I/O 회로들 등과 같은 회로들을 포함할 수 있다.
어드레스 레지스터(725)는 블록-행(block-row) 어드레스 신호들을 행 디코더(740)에 제공하고 열 어드레스 신호를 열 디코더(750)에 제공한다. 행 디코더(740) 및 열 디코더(750)는 메모리 동작들, 예를 들어 판독 및 기록 동작들을 위한 메모리 셀들의 블록들을 선택하는 데 사용될 수 있다. 행 디코더(740) 및/또는 열 디코더(750)는 메모리 어레이(760) 내의 액세스선들, 예를 들어 메모리 어레이(760)의 BL들 및 WL들 중 하나 이상에 바이어싱 신호를 제공하도록 구성된 하나 이상의 신호선 드라이버를 포함할 수 있다. 일부 실시형태에서, 어드레스 레지스터(725)는 전극 평면 디코더(790)에 개별의 전극 평면 어드레스를 제공할 수 있다. 일부 실시형태에서, 전극 평면 어드레스는 행 어드레스 및/또는 열 어드레스로 인코딩될 수 있다.
기록 동작에 대해, 행 어드레스 신호들이 어드레스 버스(724)에 인가된 후에, I/O 제어 회로(720)는 기록 데이터 신호를 캐시 레지스터(770)에 라우팅한다. 기록 데이터 신호들은 I/O 버스(728)의 폭에 대응하는 크기를 각각 갖는 연속 세트들로 캐시 레지스터(770) 내에 저장된다. 캐시 레지스터(770)는 어레이(760) 내의 메모리 셀들의 전체 행 또는 페이지에 대한 기록 데이터 신호들의 세트들을 순차적으로 저장한다. 그런 다음, 저장된 기록 데이터 신호들 전부는 어드레스 버스(724)를 통해 결합된 블록-행 어드레스에 의해 선택된 어레이(760) 내의 메모리 셀들의 행 또는 페이지를 기록하는 데 사용된다. 유사한 방식으로, 판독 동작 동안, 어드레스 버스(724)를 통해 결합된 블록-행 어드레스에 의해 선택된 메모리 셀들의 행 또는 블록으로부터의 데이터 신호들이 데이터 레지스터(780) 내에 저장된다. 데이터 레지스터(780) 및 캐시 레지스터(770)는 일부 페이지 동작들을 위한 단일의 레지스터로서 작동할 수 있다. 예를 들어, 데이터 레지스터(780) 내에 저장된 데이터는 또한 캐시 레지스터(770) 내에 저장될 수도 있다. 그런 다음, I/O 버스(728)의 폭에 대응하는 크기의 데이터 신호들의 세트들이 데이터 레지스터(780) 및/또는 캐시 레지스터(770)로부터 I/O 제어 회로(720)를 통해 I/O 버스(728)로 순차적으로 전송된다.
일부 실시형태에서, 메모리 어레이(760)의 메모리 셀에 대한 기록 동작 동안, 제1 전압(예를 들어, 0V)이 선택된 전도성 필러에 공급될 수 있고 제2 전압이 선택된 전극 평면에 공급될 수 있다. 메모리 셀은 선택된 전도성 필러와 전극 평면의 교차점에 있을 수 있다. 제2 전압은 선택된 전도성 필러 및 전극 평면에 대응하는 어드레스에 저장될 논리 상태에 기초하여, 전도성 필러에 공급된 전압보다 높거나 낮을 수 있다(예를 들어, '1'에 대하여 -6V 그리고 '0'에 대하여 +6V). 일부 실시형태에서, 기록 동작 동안, 선택된 전도성 필러는 항상 특정 전압을 공급 받을 수 있고, 전극 평면은 어드레스에서 저장될 논리 상태에 기초하여 전도성 필러의 전압보다 높거나 낮은 전압을 공급 받을 수 있다.
일부 실시형태에서, 메모리 셀에 대한 판독 동작 동안, 제1 전압(예를 들어, 0V)이 선택된 전도성 필러에 공급될 수 있고 제2 전압(예를 들어, -5V, +5V)이 선택된 전극 평면에 공급될 수 있다. 메모리 셀은 선택된 전도성 필러와 전극 평면의 교차점에 있을 수 있다. 제2 전압은 전도성 필러에 공급된 제1 전압보다 크거나 작을 수 있지만, 제2 전압은 모든 판독 동작에 대해 동일한 전압 극성을 제공할 수 있다. 메모리 셀의 논리 상태는 선택된 전도성 필러에 결합된 감지 증폭기에 의해 감지될 수 있다. 메모리 셀의 감지된 논리 상태는 데이터 레지스터(780)에 제공될 수 있다.
본 발명의 실시형태들에 따른 메모리들은 컴퓨팅 시스템들, 전자 저장 시스템들, 카메라들, 전화기들, 무선 디바이스들, 디스플레이들, 칩 세트들, 셋톱 박스들, 또는 게이밍 시스템들을 포함하지만 이에 한정되지 않는 다양한 전자 디바이스 중 임의의 것에 사용될 수 있다.
본 발명의 특정 실시형태들이 예시 목적을 위해 본 명세서에서 설명되었지만, 본 발명의 사상 및 범위를 벗어나지 않고 다양한 변형이 이루어질 수 있음이 상기한 것으로부터 이해될 것이다. 따라서, 본 발명은 첨부된 청구범위를 제외하고는 한정되지 않는다.

Claims (37)

  1. 장치로서,
    전극 평면;
    상기 전극 평면을 통해 배치되고 상기 전극 평면에 결합된 메모리 재료;
    상기 전극 평면과 동일한 평면에 정렬된 상기 메모리 재료 내에 포함된 메모리 셀로서, 제1 논리 상태를 표현하는 제1 임계 전압 및 제2 논리 상태를 표현하는 제2 임계 전압을 나타내도록 구성되고, 셀렉터 디바이스 및 메모리 소자로서 작동하도록 더 구성되는, 상기 메모리 셀; 및
    상기 메모리 셀을 통해 배치되고 상기 메모리 셀에 결합된 전도성 필러(conductive pillar)로서, 상기 전도성 필러 및 전극 평면은 상기 메모리 셀 양단에 전압을 공급하여 상기 메모리 셀에 논리 상태를 기록하도록 구성되는, 상기 전도성 필러를 포함하는, 장치.
  2. 제1항에 있어서, 상기 전도성 필러와 상기 메모리 재료 사이에 배치된 전극 실린더를 더 포함하는, 장치.
  3. 제1항에 있어서, 상기 메모리 재료 및 전도성 필러는 동심원 실린더로서 형성되는, 장치.
  4. 제1항에 있어서, 상기 전극 평면에 평행한 제2 전극 평면을 더 포함하고, 상기 메모리 재료 및 전도성 필러는 상기 제2 전극 평면을 통해 연장되고 상기 제2 전극 평면에 결합되는, 장치.
  5. 제4항에 있어서, 상기 메모리 재료는 상기 제2 전극 평면과 연관된 제2 메모리 셀을 포함하는, 장치.
  6. 제4항에 있어서, 상기 전극 평면과 상기 제2 전극 평면 사이에 배치된 유전체 재료를 더 포함하는, 장치.
  7. 제1항에 있어서, 상기 전극 평면을 통해 배치된 복수의 전도성 필러 및 대응하는 메모리 재료를 더 포함하며, 상기 복수의 전도성 필러 및 대응하는 메모리 재료는 어레이를 형성하는, 장치.
  8. 제1항에 있어서, 상기 전극 평면은 제1 메모리 액세스선에 결합되고, 상기 전도성 필러는 제2 메모리 액세스선에 결합되는, 장치.
  9. 제1항에 있어서, 상기 전도성 필러 및 전극 평면은 또한 상기 메모리 셀 양단에 제2 전압을 제공하여 상기 제1 논리 상태 및 상기 제2 논리 상태를 판독하도록 구성되는, 장치.
  10. 장치로서,
    링 형상의 메모리 셀, 전도성 필러, 및 상기 링 형상의 메모리 셀과 상기 전도성 필러 사이에 배치된 전극 재료를 포함하는 메모리 칼럼(memory column)으로서, 상기 링 형상의 메모리 셀이 셀렉터 디바이스 및 메모리 소자로서 작동하도록 구성되는, 상기 메모리 칼럼;
    교번하는 복수의 전극 평면과 복수의 유전체 재료의 스택으로서, 상기 링 형상의 메모리 셀이 복수의 전극 평면 중 하나의 전극 평면에 정렬되는, 상기 스택; 및
    상기 스택을 관통하는 개구부로서, 상기 메모리 칼럼이 상기 개구부 내에 배치되는, 상기 개구부를 포함하는, 장치.
  11. 제10항에 있어서, 상기 링 형상의 메모리 셀은 상기 메모리 칼럼의 길이를 연장시키는 메모리 재료 내에 포함되는, 장치.
  12. 제10항에 있어서, 상기 복수의 전극 평면은 복수의 박막을 포함하는, 장치.
  13. 제10항에 있어서, 상기 복수의 유전체 재료는 산화물을 포함하는, 장치.
  14. 제11항에 있어서, 상기 메모리 재료는 칼코게나이드(chalcogenide)를 포함하는, 장치.
  15. 제10항에 있어서, 상기 전극 재료는 배리어 재료를 포함하는, 장치.
  16. 장치로서,
    전극 평면; 및
    2차원 어레이로서 상기 전극 평면에 정렬된 복수의 링 형상 메모리 셀로서, 셀렉터 디바이스들 및 메모리 소자들로서 작동하도록 구성되는, 상기 복수의 링 형상 메모리 셀을 포함하는, 장치.
  17. 제16항에 있어서, 상기 복수의 링 형상 메모리 셀 내에 복수의 전도성 필러를 더 포함하는, 장치.
  18. 제16항에 있어서, 상기 복수의 링 형상 메모리 셀 내에 복수의 링 형상 전극 실린더를 더 포함하는, 장치.
  19. 제16항에 있어서,
    제2 전극 평면; 및
    상기 제2 전극 평면에 정렬된 제2 복수의 링 형상 메모리 셀을 더 포함하는, 장치.
  20. 제19항에 있어서, 상기 제2 복수의 링 형상 메모리 셀은 상기 복수의 링 형상 메모리 셀과 수직으로 정렬되는, 장치.
  21. 제16항에 있어서, 상기 복수의 메모리 셀은 제1 극성을 갖는 전압에 의한 프로그래밍에 응답하여 제1 논리 상태를 표현하는 제1 임계 전압을 나타내고, 제2 극성을 갖는 전압에 의한 프로그램에 응답하여 제2 논리 상태를 표현하는 제2 임계 전압을 나타내도록 구성되는, 장치.
  22. 장치로서,
    전극 평면;
    상기 전극 평면을 통해 배치된 전도성 필러들의 어레이; 및
    상기 전도성 필러들의 어레이의 상기 전도성 필러들 주위에 동심원 링들로서 형성된 메모리 셀들의 어레이로서, 상기 전극 평면과 동일한 평면에 정렬되고, 셀렉터 디바이스들 및 메모리 소자들로서 작동하도록 구성되는, 상기 메모리 셀들의 어레이를 포함하는, 장치.
  23. 제22항에 있어서, 상기 메모리 셀들의 어레이의 상기 메모리 셀들은 2단자 임계 스위칭 디바이스(two-terminal threshold switching device)들로서 작동하도록 구성되는, 장치.
  24. 제22항에 있어서, 상기 전극 평면, 상기 전도성 필러들의 어레이, 및 상기 메모리 셀들의 어레이는 3차원 메모리 어레이 내에 포함되는, 장치.
  25. 제22항에 있어서, 상기 메모리 셀들의 어레이의 상기 메모리 셀들은 칼코게나이드를 포함하는, 장치.
  26. 제22항에 있어서, 상기 메모리 셀들의 어레이의 상기 메모리 셀들은 상기 전극 평면의 두께와 동일한 두께를 갖는, 장치.
  27. 방법으로서,
    전도성 필러들의 어레이 내의 일 전도성 필러에 대응하는 제1 어드레스를 수신하는 단계;
    전극 평면들의 스택 내의 일 전극 평면에 대응하는 제2 어드레스를 수신하는 단계;
    상기 전도성 필러를 제1 전압에 결합하는 단계;
    상기 전극 평면을 제2 전압에 결합하는 단계; 및
    상기 전도성 필러와 상기 전극 평면 사이에 결합된 메모리 셀을 상기 제1 전압과 상기 제2 전압 간의 차이만큼 바이어싱시키는 단계로서, 상기 메모리 셀은 셀렉터 디바이스 및 메모리 소자로서 작동하도록 구성되는, 상기 바이어싱시키는 단계를 포함하는, 방법.
  28. 제27항에 있어서, 상기 제1 어드레스에 대응하지 않는 상기 전도성 필러들의 어레이 내의 전도성 필러들을 공통 전압에 결합하는 단계; 및
    상기 제2 어드레스에 대응하지 않는 상기 전극 평면들의 스택 내의 전극 평면들을 상기 공통 전압에 결합하는 단계를 더 포함하는, 방법.
  29. 제27항에 있어서, 상기 제1 전압은 상기 제2 전압보다 크고, 상기 바이어싱에 응답하여, 제1 논리 상태가 상기 메모리 셀에 기록되거나, 또는 상기 제1 전압이 상기 제2 전압보다 작고, 상기 바이어싱에 응답하여, 제2 논리 상태가 상기 메모리 셀에 기록되는, 방법.
  30. 제29항에 있어서, 상기 제1 논리 상태는 상기 메모리 셀의 제1 임계 전압에 대응하고, 상기 제2 논리 상태는 상기 메모리 셀의 제2 임계 전압에 대응하는, 방법.
  31. 제30항에 있어서,
    상기 전도성 필러를 제3 전압에 결합하는 단계;
    상기 전극 평면을 제4 전압에 결합하는 단계;
    상기 전도성 필러와 상기 전극 평면 사이에 결합된 메모리 셀을 상기 제3 전압과 상기 제4 전압 간의 차이만큼 바이어싱시키는 단계로서, 상기 제3 전압이 상기 제4 전압보다 큰, 상기 바이어싱시키는 단계; 및
    상기 바이어싱에 응답하여, 상기 메모리 셀의 논리 상태를 결정하는 단계를 더 포함하는, 방법.
  32. 제27항에 있어서, 상기 제1 어드레스는 행 어드레스 디코더 및 열 어드레스 디코더에서 수신되고, 상기 제2 어드레스는 전극 평면 어드레스 디코더에서 수신되는, 방법.
  33. 방법으로서,
    교번하는 전극 평면들과 유전체층들의 스택을 형성하는 단계;
    상기 스택 내에 개구부를 형성하는 단계;
    상기 개구부 내에 메모리 재료의 컨포멀 층(conformal layer)을 형성하는 단계; 및
    상기 컨포멀 층 위에서 전도성 필러로 상기 개구부를 충전하는 단계를 포함하는, 방법.
  34. 제33항에 있어서, 상기 전도성 필러로 상기 개구부를 충전하기 전에 상기 메모리 재료 위에 배리어 재료의 컨포멀 층을 형성하는 단계를 더 포함하는, 방법.
  35. 제33항에 있어서, 상기 개구부를 형성하는 단계는 마스크를 적용하는 단계 및 상기 스택 내의 상기 개구부를 에칭하는 단계를 포함하는, 방법.
  36. 제33항에 있어서,
    상기 전극 평면들을 제1 복수의 대응하는 메모리 액세스선에 결합하는 단계; 및
    상기 전도성 필러를 제2 메모리 액세스선에 결합하는 단계를 더 포함하는, 방법.
  37. 제33항에 있어서, 상기 개구부 내에 메모리 재료의 컨포멀 층을 형성하는 단계는 상기 전극 평면들을 리세싱(recessing)하는 단계 및 상기 전극 평면들 내에 형성된 리세스들 내에 메모리 재료를 선택적으로 형성하는 단계를 포함하는, 방법.
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