KR20210157294A - 3차원 메모리 디바이스 및 그 제조 방법 - Google Patents

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Abstract

3차원 메모리 디바이스는 적층 구조물, 메모리 필라 및 전도성 필라를 포함한다. 적층 구조물은 수직 방향을 따라 적층된 적층 층을 포함하며, 각 적층 층은 게이트 층, 게이트 유전체 층 및 채널 층을 포함한다. 게이트 층, 게이트 유전체 층 및 채널 층은 수평 방향을 따라 연장되고, 게이트 유전체 층은 게이트 층과 채널 층 사이에 배치된다. 메모리 필라는 수직 방향을 따라 연장되고 측방향으로 분리되며 각 적층 층의 채널 층과 접촉한다. 각각의 메모리 필라는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이의 스위칭 층을 포함한다. 전도성 필라는 수직 방향을 따라 연장되고 측방향으로 분리되며 각 적층 층의 채널 층과 접촉한다. 메모리 필라와 전도성 필라는 수평 방향을 따라 교대로 배열된다.

Description

3차원 메모리 디바이스 및 그 제조 방법{THREE-DIMENSIONAL MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
관련 출원에 대한 참조
본 출원은 2020년 6월 18일에 출원된 미국 특허 가출원 제63/040,798호의 우선권을 주장한다. 상기 언급된 출원의 내용은 그 전체가 여기에 참조로 포함된다.
반도체 집적 회로(integrated circuit; IC) 산업은 기하급수적 성장을 경험했다. IC 물질 및 설계의 기술적 진보는 여러 세대의 IC를 만들었고 각 세대는 이전 세대보다 더 작고 더 복잡한 회로를 갖는다. IC 진화 과정에서, 기능적 밀도(즉, 칩 면적당 상호접속된 디바이스들의 개수)는 일반적으로 증가한 반면, 지오메트리(geometry) 크기(즉, 제조 프로세스를 사용하여 생성될 수 있는 최소 컴포넌트(또는 라인))는 감소하였다. 이러한 축소(scaling down) 프로세스는 생산 효율을 증가시키고 연관 비용을 감소시키는 것에 의해 전반적으로 이익을 제공한다.
이러한 규모 축소는 IC를 프로세싱하고 제조하는 복잡도를 또한 증가시켰고, 이러한 진보를 실현하기 위해, IC 프로세싱 및 제조에서의 유사한 개발이 필요하다. 예를 들어, 평면 메모리 디바이스를 대체하기 위해 3차원(three-dimensional; 3D) 메모리 디바이스가 도입되었다. 그러나, 3D 메모리 디바이스는 모든 양상에서 완전히 만족스럽지는 못하며 해결해야할 추가적인 문제가 발생한다.
본 개시 내용의 양상은 첨부한 도면들과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처(features)는 실제 크기대로 도시되지 않는 것을 주목된다. 실제로, 다양한 피처의 치수는 논의의 명료화를 위해 임의로 증가되거나 감소될 수 있다.
도 1a 내지 도 13a는 본 개시의 일부 실시예에 따른 3차원 메모리 디바이스의 제조 방법의 다양한 단계에서 생성된 구조물의 개략적인 평면도이다.
도 1b 내지 도 13b는 각각 도 1a 내지 도 13a에 도시된 라인 A-A'을 따른 개략적 단면도이다.
도 4c 내지 도 13c는 각각 도 4b 내지 도 13b에 도시된 라인 B-B'를 따른 개략적 평면도이다.
도 8d 내지 도 13d는 각각 도 8a 내지 도 13a에 도시된 라인 D-D'를 따른 개략적 단면도이다.
도 14는 도 13a, 도 13b 및 도 13c에 도시된 3차원 메모리 디바이스의 등가 회로도이다.
도 15는 본 개시 내용의 일부 실시예에 따른 반도체 구조물을 도시하는 개략적 단면도이다.
도 16은 본 개시의 일부 대안적인 실시예에 따른 3차원 메모리 디바이스의 개략적 평면도이다.
도 17은 본 개시의 일부 대안적인 실시예에 따른 3차원 메모리 디바이스의 개략적 평면도이다.
도 18은 본 개시의 일부 대안적인 실시예에 따른 3차원 메모리 디바이스의 개략적 평면도이다.
도 19는 본 개시의 일부 대안적인 실시예에 따른 3차원 메모리 디바이스의 개략적 단면도이다.
도 20은 본 개시의 일부 대안적인 실시예에 따른 3차원 메모리 디바이스의 개략적 평면도이다.
하기의 개시는 제공되는 특허 대상의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배열들의 특정 예시는 본 개시를 단순화시키기 위해 이하에서 설명된다. 물론, 이것들은 단지 예이고, 제한하는 것으로 의도되지 않는다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한, 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 도시되는 바와 같이 하나의 요소 또는 피처와 또 다른 요소(들) 또는 피처(들) 간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 다르게(90도 회전되거나 또는 다른 방위로) 배향될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 기술어들(descriptors)은 마찬가지로 상응하게 해석될 수 있다.
도 1a 내지 도 13a는 본 개시의 일부 실시예에 따른 3차원 메모리 디바이스의 제조 방법의 다양한 단계에서 생성된 구조물의 개략적인 평면도이다. 도 1b 내지 도 13b는 각각 도 1a 내지 도 13a에 도시된 라인 A-A'을 따른 개략적 단면도이다. 도 4c 내지 도 13c는 각각 도 4b 내지 도 13b에 도시된 라인 B-B'를 따른 개략적 평면도이다. 도 8d 내지 도 13d는 각각 도 8a 내지 도 13a에 도시된 라인 D-D'를 따른 개략적 단면도이다.
도 1a 및 도 1b를 참조하면, 다층 스택(110)이 기판(100) 상에 형성된다. 다층 스택(110)은 절연 층(112) 및 희생 층(114)을 포함한다. 도 1b에 도시된 바와 같이, 절연 층(112)과 희생 층(114)은 Z 방향을 따라 기판(100) 상에 교대로 적층된다. 즉, 절연 층(112)과 희생 층(114)은 기판(100) 상에 수직으로 교대로 적층된다. 구체적으로, 절연 층(112)은 Z 방향을 따라 희생 층(114)에 의해 서로 이격된다. 즉, 절연 층(112)은 희생 층(114)에 의해 서로 수직으로 이격된다. 또 다른 관점에서, 각각의 희생 층(114)은 하부 절연 층(112)과 상부 절연 층(112) 사이에 개재된다(sandwiched). 또한, 희생 층(114)은 도 11a 내지 11d 및 도 12a 내지 12d를 참조하여 설명될 후속 단계에서 게이트 층(118)으로 대체될 것이다. 3개의 절연 층(112) 및 2개의 희생 층(114)이 예시 목적으로 도 1b에 제시되어 있지만, 당업자는 절연 층(112)의 수와 희생 층(114)의 수가 도 1b에 도시된 것보다 많을 수 있고, 수요 및/또는 설계 레이아웃에 따라 지정될 수 있음을 이해할 수 있다.
일부 실시예에서, 절연 층(112)의 물질은 희생 층(114)의 물질에 대해 충분한 에칭 선택성을 가져서, 절연 층(112)은 도 11a 내지 11d를 참조하여 설명되는 바와 같이 후속 단계에서 희생 층(114)의 제거 동안 실질적으로 온전하게 유지될 수 있다. 일부 실시예에서, 절연 층(112)은 실리콘 산화물로 제조되는 반면, 희생 층(114)은 실리콘 질화물로 제조된다. 그러나, 당업자는 프로세스 요건에 따라 절연 층(112) 및 희생 층(114)을 위한 다른 적절한 물질을 선택할 수 있다. 일부 대안적인 실시예에서, 절연 층(112)의 물질은 실리콘 질화물, 실리콘 산질화물, 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG) 또는 붕소-도핑된 포스포실리케이트 유리(BPSG)로부터 선택될 수 있고, 희생 층의 물질은 실리콘 산화물, 실리콘 산질화물, PSG, BSG 또는 BPSG로부터 선택될 수 있다. 일부 실시예에서, 절연 층(112)은 실리콘 산화물과 같은 동일한 유전체 물질을 갖는다. 그러나 본 개시의 실시예는 이에 한정되는 것은 아니다. 일부 대안적인 실시예에서, 절연 층(112)은 상이한 유전체 물질을 가질 수 있다. 유사하게, 일부 실시예에서, 희생 층(114)은 실리콘 질화물과 같은 동일한 유전체 물질을 갖는다. 그러나 본 개시의 실시예는 이에 한정되는 것은 아니다. 일부 대안적인 실시예에서, 희생 층(114)은 상이한 유전체 물질을 가질 수 있다. 일부 실시예에서, 절연 층(112) 및 희생 층(114) 각각을 형성하기 위한 방법은 화학 증기 퇴적(chemical vapor deposition; CVD) 프로세스 또는 원자 층 퇴적(atomic layer deposition; ALD) 프로세스와 같은 퇴적 프로세스를 포함한다.
일부 실시예에서, 기판(100)은 CMOS(complementary metal-oxide-semiconductor) 집적 회로 위에 형성된 에칭 정지 층이다. 이들 실시예에서, 기판(100)의 물질은 다층 스택(110)의 물질에 대해 충분한 에칭 선택성을 갖는다. 이러한 실시예에서, 기판(100)의 물질은 실리콘 탄화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 탄질화물, 실리콘 산화물 또는 실리콘 질화물을 포함한다. 절연 층(112) 및 희생 층(114)이 실리콘 산화물 및 실리콘 질화물로 제조되는 일부 실시예에서, 기판(100)의 물질은 실리콘 탄화물로 형성된다. 하지만, 본 개시는 이에 제한되지 않는다. 일부 대안적인 실시예에서, 기판(100)은 반도체 웨이퍼 또는 SOI(semiconductor-on-insulator) 웨이퍼이다.
일부 실시예에서, Z 방향을 따라, 절연 층(112)은 약 15nm 내지 약 90nm 범위의 두께(t1)를 갖고, 희생 층(114)은 약 15nm 내지 약 90nm 범위의 두께(t2)를 갖는다. 일부 실시예에서, 절연 층(112)은 희생 층(114)과는 다른 두께로 형성된다. 일부 대안적인 실시예에서, 절연 층(112)은 희생 층(114)과 동일한 두께로 형성된다. 예를 들어, 희생 층(114)의 두께(t2)는 절연 층(112)의 두께(t1)보다 약 50% 내지 약 200% 크거나 작다. 일부 실시예에서, 다층 스택(110)은 Z 방향을 따라 약 1000 nm 내지 약 10000 nm 범위의 전체 높이(h1)를 갖는다.
도 2a 및 도 2b를 참조하면, 다층 스택(110)에 트렌치(TR1)가 형성된다. 도 2b에 도시된 바와 같이, 트렌치들(TR1)은 Z 방향을 따라 다층 스택(110)을 관통한다. 즉, 트렌치들(TR1)은 다층 스택(110)에서 수직으로 연장된다. 예시된 실시예에서, 트렌치들(TR1)은 다층 스택(110)의 모든 층들(즉, 모든 절연 층들(112) 및 희생 층들(114))을 관통해 수직으로 연장되어 기판(100)을 노출시킨다. 즉, 트렌치(TR1)의 하단 표면은 기판(100)에 의해 규정된다. 즉, 트렌치(TR1)의 하단에서 기판(100)이 노출된다. 하지만, 본 개시는 이에 제한되지 않는다. 일부 대안적인 실시예에서, 트렌치(TR1)는 다층 스택(110)의 모든 층이 아닌 일부 층을 관통해 수직으로 연장된다. 예를 들어, 트렌치들(TR1)은 모든 희생 층(114)을 관통해 수직으로 연장되어 최하부 절연 층(112)을 노출시킬 수 있다. 3개의 트렌치(TR1)가 예시 목적으로 도 2a 및 도 2b에 제시되어 있지만, 당업자는 트렌치(TR1)의 수가 도 2a 및 도 2b에 도시된 것보다 많을 수 있고 수요 및/또는 설계 레이아웃에 따라 지정될 수 있음을 이해할 수 있다.
도 2a의 평면도에 도시된 바와 같이, 다층 스택(110)을 수직으로 관통하는 트렌치(TR1)는 Z 방향에 수직인 Y 방향을 따라 측방향으로 연장되고 Y 방향 및 Z 방향에 수직인 X 방향을 따라 배열된다. 따라서, 다층 스택(110)은 트렌치(TR1)에 의해 다중 스트립 부분으로 절단된다. 이러한 경우, 다중 스트립 부분은 이하에서 다층 스택(110)의 잔여 부분으로 지칭된다. 또한 트렌치(TR1)를 형성한 후 다층 스택(110)의 각 잔여 부분은 X 방향을 따라 2개의 인접한 트렌치들(TR1) 사이에 배치된다. 즉, 다층 스택(110)의 2개의 인접한 잔여 부분은 대응하는 트렌치(TR1)에 의해 서로 이격된다. 일부 실시예에서, 다층 스택(110)의 잔여 부분은 X 방향을 따라 약 70 nm 내지 약 400 nm 범위의 폭(w1)을 갖고, 도 1a 및 도 1b와 관련하여 논의된 높이(h1)를 갖는다. 일부 실시예에서, 트렌치(TR1)는 X 방향을 따라 약 70 nm 내지 약 400 nm 범위의 폭(w2)을 갖는다. 다층 스택(110)의 각 잔여 부분의 종횡비(aspect ratio; AR)는 다층 스택(110)의 잔여 부분의 가장 좁은 피처의 폭에 대한 높이(h1)의 비율이며, 이 폭은 이 프로세싱 단계에서 폭(w1)이다. 또한, 도 2b에 도시된 바와 같이, 트렌치들(TR1)은 다층 스택(110)의 잔여 부분의 측부면을 노출시킨다. 즉, 트렌치(TR1)의 측벽은 다층 스택(110)의 잔여 부분에 의해 규정된다. 예시된 실시예에서, 트렌치들(TR1)은 다층 스택(110)의 잔여 부분들의 측부면들을 완전히 노출시킨다. 즉, 트렌치(TR1)는 다층 스택(110)의 잔여 부분의 모든 층(즉, 모든 절연 층(112) 및 희생 층(114))의 측부면을 노출시킨다. 하지만, 본 개시는 이에 제한되지 않는다. 일부 대안적인 실시예에서, 트렌치(TR1)는 다층 스택(110)의 잔여 부분의 측부면을 부분적으로 노출시킨다. 일부 실시예에서, 절연 층(112)의 측부면은 현재 단계에서 희생 층(114)의 측부면과 실질적으로 공면이거나 같은 높이이다.
일부 실시예들에서, 트렌치들(TR1)을 형성하기 위한 방법은 리소그래피 프로세스 및 에칭 프로세스(예를 들어, 이방성 에칭 프로세스)를 포함한다. 기판(100)은 다층 스택(110) 내의 물질들에 대해 충분한 에칭 선택성을 갖기 때문에, 기판(100)은 에칭 프로세스 동안 실질적으로 손상되지 않을 수 있다. 기판(100)이 실리콘 탄화물로 형성되고, 절연 층(112)이 실리콘 산화물로 형성되며, 희생 층(114)이 실리콘 질화물로 형성되는 일부 실시예들에서, 트렌치(TR1)는 수소(H2) 또는 산소(O2) 가스와 혼합된 불소계 가스(예를 들어, C4F6)를 사용하는 건식 에칭에 의해 형성된다.
도 3a 및 도 3b를 참조하면, 다층 스택(110)의 잔여 부분에 있는 희생 층(114)은 다층 스택(110)의 잔여 부분에 있는 절연 층(112)에 대해 측방향으로 리세싱된다. 도 3b에 도시된 바와 같이, 트렌치(TR1)에 의해 노출된 희생 층(114)의 일부는 리세스(R)를 형성하기 위해 제거된다. 각각의 리세스(R)는 인접한 2개의 절연 층(112) 사이에 형성된다. 각 리세스(R)는 대응하는 트렌치(TR1)에 접속된다(예를 들어, 공간적으로 교통한다). 또 다른 관점에서, 도 3b에 도시된 바와 같이, 희생 층(114)의 측부면은 리세스(R) 및 트렌치(TR1)에 의해 노출되고, 희생 층(114)의 노출된 측부면은 절연 층(112)의 노출된 측부면과 더 이상 공면이 아니고, 절연 층(112)의 노출된 측부면으로부터 측방향으로 리세싱된다. 희생 층(114)의 노출된 측부면은 직선으로 도 3b에 도시되어 있지만, 측벽은 오목하거나 볼록할 수 있다.
일부 실시예에서, 희생 층(114)을 측방향으로 리세싱하기 위한 방법은 등방성 에칭 프로세스와 같은 에칭 프로세스를 포함한다. 이러한 에칭 프로세스 동안, 절연 층(112)은 희생 층(114)에 대해 충분한 에칭 선택성을 갖기 때문에 거의 에칭되지 않을 수 있다. 즉, 리세스(R)를 형성하는데 사용되는 에칭 프로세스는 희생층(114)의 물질에 선택적인 에칭 프로세스이다(예를 들어, 희생층(114)의 물질을 절연층(112)의 물질보다 빠른 속도로 선택적으로 에칭함). 또 다른 관점에서, 기판(100)은 다층 스택(110) 내의 물질들에 대해 충분한 에칭 선택성을 갖기 때문에, 기판(100)은 그러한 에칭 프로세스 동안 실질적으로 온전하게 유지될 수 있다. 기판(100)이 실리콘 탄화물로 형성되는 일부 실시예들에서, 절연층(112)은 실리콘 산화물로 형성되고, 희생층(114)은 실리콘 질화물로 형성되며, 트렌치(TR1)는 인산(H3PO4)을 사용하여 습식 에칭에 의해 리세스(R)를 형성하도록 확장된다. 그러나 본 개시의 실시예는 이에 한정되는 것은 아니다. 일부 대안적인 실시예에서, 희생 층(114)의 물질에 대해 선택적인 건식 에칭이 사용될 수 있다.
형성 후, 각 리세스(R)는 X 방향을 따라 대응하는 절연 층(112)의 노출된 측부면을 지나 연장되는 깊이(d1)를 갖는다. 리세스(R)가 원하는 깊이(d1)에 도달한 후에 리세스(R)의 에칭을 중지하기 위해 타이밍된 에칭 프로세스(timed etch processes)가 사용될 수 있다. 일부 실시예에서, 리세스(R)의 깊이(d1)는 약 10 nm 내지 약 20 nm 범위 내이다. 또 다른 관점에서, 리세스(R)를 형성하는 것은 희생 층(114)의 폭을 감소시킨다. 일부 실시예에서, 각각의 희생 층(114)은, 리세스(R)를 형성한 후 X 방향을 따라 약 20nm 내지 약 360nm 범위의 폭(w3)을 갖는다. 위에서 언급한 바와 같이, 다층 스택(110)의 각 잔여 부분의 종횡비(aspect ratio; AR)는 다층 스택(110)의 잔여 부분의 가장 좁은 피처의 폭에 대한 높이(h1)의 비율이며, 이 폭은 이 프로세싱 단계에서 폭(w3)이다. 따라서, 리세스(R)를 형성하는 것은 다층 스택(110)의 각 잔여 부분의 종횡비를 증가시킨다.
도 4a, 도 4b 및 도 4c를 참조하면, 게이트 유전체 층(120)은 리세스(R) 내에 형성된다. 구체적으로, 도 4b 및 도 4c에 도시된 바와 같이, 각각의 게이트 유전체 층(120)은 일대일 관계로 리세스(R) 중 하나 내에 형성된다. 게이트 유전체 층(120)은 대응하는 리세스(R)에 의해 노출된 희생 층(114)의 측부면을 덮거나 접촉하도록 형성된다. 따라서 다층 스택(110)의 각 잔여 부분에서, X 방향을 따라 인접한 게이트 유전체 층(120)은 대응하는 희생 층(114)에 의해 서로 측방향으로 이격된다. 또한, 도 4b에 도시된 바와 같이, 희생 층(114) 및 대응하는 게이트 유전체 층(120)은 다층 스택(110)의 각 잔여 부분에서 실질적으로 동일한 레벨에 있다. 여기서, 요소가 "실질적으로 동일한 레벨에 있는" 것으로 설명되는 경우, 요소는 실질적으로 동일한 높이로 형성된다. 또 다른 관점에서, 도 4b에 도시된 바와 같이, 게이트 유전체 층(120)은 2개의 인접한 절연 층(112) 사이에 매립된다(embedded). 즉, Z 방향을 따른 게이트 유전체 층(120)은 대응하는 절연 층(112)에 의해 서로 수직으로 이격된다.
일부 실시예에서, 게이트 유전체 층(120)은 다음 단계에 의해 형성된다. 먼저, 절연 층들(112) 사이의 리세스(R)를 채우기 위해 게이트 유전체 물질이 기판(100) 위에 형성된다. 일부 실시예에서, 게이트 유전체 물질은 리세스(R)를 채울 뿐만 아니라 또한 트렌치(TR1)에 의해 노출된 절연 층(112)의 측부면, 최상부 절연 층(112)의 상단 표면 및 트렌치(TR1)에 의해 노출된 기판(100)의 상단 표면을 더 덮는다. 일부 실시예에서, 게이트 유전체 물질을 형성하는 방법은 CVD 프로세스 또는 ALD 프로세스와 같은 퇴적 프로세스를 포함한다. 그 후, 트렌치(TR1)에 의해 노출된 절연 층(112)의 측부면, 최상부 절연 층(112)의 상단 표면, 및 트렌치(TR1)에 의해 노출된 기판(100)의 상단 표면을 덮고 있는 게이트 유전체 물질의 일부가 제거되어, 분리되고 단절된 게이트 유전체 층(120)을 형성한다. 일부 실시예에서, 게이트 유전체 물질의 일부 부분을 제거하기 위한 방법은 등방성 에칭 프로세스를 수행하는 단계를 포함한다. 하지만, 본 개시는 이에 제한되지 않는다. 일부 대안적인 실시예에서, 이방성 에칭 프로세스가 수행된 후 등방성 에칭 프로세스를 수행하여 강유전성 물질의 일부 부분을 제거한다.
일부 실시예에서, 게이트 유전체 층(120)의 게이트 유전체 물질은 약 10보다 큰 유전 상수(k)를 갖는 하이-k 물질을 포함한다. 일부 실시예에서, 하이-k 물질은 ZrO2, Gd2O3, HfO2, BaTiO3, Al2O3, LaO2, TiO2, Ta2O5, Y2O3, STO, BTO, BaZrO, HfZrO, HfLaO, HfTaO, HfTiO, 또는 이들의 조합과 같은 금속 산화물을 포함한다. 일부 실시예에서, 게이트 유전체 층(120)은 HfSiO, LaSiO, AlSiO, 또는 이들의 조합과 같은 실리케이트를 선택적으로 포함한다.
도 4c의 평면도에 도시된 바와 같이, 게이트 유전체 층(120)은 Y 방향을 따라 측방향으로 연장된다. 일부 실시예에서, 게이트 유전체 층(120)은 도 4b에 도시된 바와 같이 Z 방향을 따른 희생 층(114)의 두께(t2)와 실질적으로 동일한 두께(t3)를 갖는다. 일부 실시예에서, 게이트 유전체 층(120)의 두께(t3)는 약 15 nm 내지 약 90 nm 범위 내이다. 일부 실시예에서, X 방향을 따라, 게이트 유전체 층(120)은 리세스(R)의 깊이(d1)보다 작은 폭(w4)을 갖는다. 즉, 리세스(R)는 대응하는 게이트 유전체 층(120)에 의해 부분적으로 점유된다. 게이트 유전체 층(120)이 원하는 폭(w4)에 도달한 후에 게이트 유전체 물질의 에칭을 중지하기 위해 타이밍된 에칭 프로세스가 사용될 수 있다. 일부 실시예에서, 게이트 유전체 층(120)의 폭(w4)은 X 방향을 따라 약 5nm 내지 약 10nm의 범위 내이다.
계속해서도 4b 및 도 4c를 참조하면, 채널 층(122)이 리세스(R)에 형성된다. 구체적으로, 도 4b 및 도 4c에 도시된 바와 같이, 각각의 채널 층(122)은 일대일 관계로 리세스(R) 중 하나 내에 형성된다. 채널 층(122)은 대응하는 리세스(R)에 의해 노출된 대응하는 게이트 유전체 층(120)의 측부면을 덮거나 접촉하도록 형성된다. 따라서 다층 스택(110)의 각 잔여 부분에서, X 방향을 따라 인접한 채널 층(122)은 대응하는 게이트 유전체 층(120)과 대응하는 희생 층(114)에 의해 서로 측방향으로 이격된다. 또한, 도 4b에 도시된 바와 같이, 희생 층(114) 중 하나, 대응하는 게이트 유전체 층(120) 및 대응하는 채널 층(122)은 다층 스택(110)의 각각의 잔여 부분에서 실질적으로 동일한 레벨에 있다. 또 다른 관점에서, 도 4b에 도시된 바와 같이, 채널 층(122)은 2개의 인접한 절연 층(112) 사이에 매립된다. 즉, Z 방향을 따른 채널 층(122)은 대응하는 절연 층(112)에 의해 서로 수직으로 이격된다.
일부 실시예에서, 채널 층(122)은 다음 단계에 의해 형성된다. 먼저, 절연 층들(112) 사이의 리세스(R)를 채우도록 채널 물질이 기판(100) 위에 형성된다. 일부 실시예에서, 채널 물질은 리세스(R)를 채울 뿐만 아니라 트렌치(TR1)에 의해 노출된 절연 층(112)의 측부면, 최상부 절연 층(112)의 상단 표면, 트렌치(TR1)에 의해 노출된 기판(100)의 상단 표면을 더 덮는다. 일부 실시예에서, 채널 물질을 형성하기 위한 방법은 CVD 프로세스 또는 ALD 프로세스와 같은 퇴적 프로세스를 포함한다. 이후, 트렌치(TR1)에 의해 노출된 절연 층(112)의 측부면, 최상부 절연 층(112)의 상단 표면, 및 트렌치(TR1)에 의해 노출된 기판(100)의 상단 표면을 덮고 있는 채널 물질의 일부가 제거되어, 분리되고 단절된 채널 층(122)을 형성한다. 일부 실시예에서, 채널 물질의 일부 부분을 제거하기 위한 방법은 이방성 에칭 프로세스를 수행하는 단계를 포함한다.
일부 실시예에서, 채널 층(122)의 채널 물질은 인듐 기반 산화물 물질(예를 들어, 인듐 갈륨 아연 산화물(IGZO), 인듐 주석 산화물(ITO), 인듐 갈륨 아연 주석 산화물(IGZTO))과 같은 금속 산화물(또는 산화물 반도체)을 포함한다. 채널 층(122)을 위한 다른 적절한 물질은 아연 산화물(ZnO), 인듐 텅스텐 산화물(InWO), 텅스텐 산화물(WO), 탄탈 산화물(TaO) 및 몰리브덴 산화물(MoO)을 포함한다.
도 4c의 평면도에 도시된 바와 같이, 채널 층(122)은 Y 방향을 따라 측방향으로 연장되고, 각각의 게이트 유전체 층(120)은 대응하는 채널 층(122)과 대응하는 희생 층(114) 사이에 배치된다. 일부 실시예에서, 채널 층(122)은 도 4b에 도시된 바와 같이 Z 방향을 따라 희생 층(114)의 두께(t2)와 실질적으로 동일한 두께(t4)를 갖는다. 일부 실시예에서, 채널 층(122)의 두께(t4)는 약 20 nm 내지 약 100 nm 범위 내이다. 일부 실시예에서, X 방향을 따라, 채널 층(122)은 리세스(R)의 깊이(d1)보다 작은 폭(w5)을 갖는다. 일부 실시예에서, 채널 층(122)의 폭(w5)은 X 방향을 따라 약 5nm 내지 약 10nm의 범위 내이다.
일부 실시예에서, 도 4b에 도시된 바와 같이, 대응하는 트렌치(TR1)에 의해 노출된 각 채널 층(122)의 측부면은 대응하는 트렌치(TR1)에 의해 노출된 인접한 절연 층(112)의 측부면과 실질적으로 공면이거나 수평이다. 이 경우, 게이트 유전체 층(120)의 폭(w4)과 채널 층(122)의 폭(w5)의 합은 리세스(R)의 깊이(d1)와 실질적으로 동일하다. 하지만, 본 개시는 이에 제한되지 않는다. 일부 대안적인 실시예에서, 대응하는 트렌치(TR1)에 의해 노출된 각 채널 층(122)의 측부면은 대응하는 트렌치(TR1)에 의해 노출된 인접한 절연 층(112)의 측부면으로부터 0이 아닌 거리만큼 약간 리세싱된다. 0이 아닌 거리는 예를 들면, 약 1nm 내지 약 5nm 범위이다.
도 5a, 도 5b 및 도 5c를 참조하면, 채널 층(122)을 형성한 후, 트렌치(TR1)를 채우도록 유전체 벽(124)이 형성된다. 도 5a, 도 5b 및 도 5c에 도시된 바와 같이, 유전체 벽(124)은 트렌치(TR1)에 의해 노출된 절연 층(112)의 측부면 및 트렌치(TR1)에 의해 노출된 채널 층(122)의 측부면과 접촉한다. 대응하는 트렌치(TR1)에 의해 노출된 각 채널 층(118)의 측부면이 대응하는 트렌치(TR1)에 의해 노출된 인접 절연 층(112)의 측부면과 실질적으로 공면이거나 수평인 일부 실시예에서, 대응하는 트렌치(TR1)에 의해 노출된 절연 층(112)의 측부면 및 채널 층(122)의 측부면과 접촉하는 유전체 벽(124)의 각 측부면은 실질적으로 매끄러운 프로파일을 갖는다. 일부 실시예에서, 도 5a, 도 5b 및 도 5c에 도시된 바와 같이, 절연 층(112)의 측부면과 접촉하는 유전체 벽(124)의 각 측부면과 대응하는 트렌치(TR1)에 의해 노출된 채널 층(122)의 측부면은 실질적으로 직선이다. 하지만, 본 개시는 이에 제한되지 않는다. 대응하는 트렌치(TR1)에 의해 노출된 각 채널 층(122)의 측부면이 대응하는 트렌치(TR1)에 의해 노출된 인접 절연 층(112)의 측부면으로부터 약간 리세싱되는 일부 실시예에서, 절연 층(112)의 측부면과 접촉하는 유전체벽(124)의 각 측부면 및 대응하는 트렌치(TR1)에 의해 노출된 채널 층(122)의 측부면은 평평하지 않은 프로파일을 갖는다. 이러한 실시예에서, 유전체 벽(124)은 대응하는 트렌치(TR1)에 의해 노출된 대응하는 채널 층(122)의 측부면과 접촉하는 측방향으로 돌출된 부분을 가질 수 있다.
일부 실시예에서, 도 5b에 도시된 바와 같이, 유전체 벽(124)의 하단 표면은 트렌치(TR1)에 의해 노출된 기판(100)의 상단 표면과 접촉한다. 하지만, 본 개시는 이에 제한되지 않는다. 트렌치(TR1)가 다층 스택(110)의 모든 층이 아닌 일부 층을 관통해 수직으로 연장되는 실시예에서, 유전체 벽(124)의 하단 표면은 다층 스택(110)의 잔여 부분과 접촉한다.
일부 실시예에서, 유전체 벽(124)은 다음 단계에 의해 형성된다. 채널 층(122)을 형성한 후, 트렌치(TR1)를 채우도록 유전체 물질이 형성된다. 유전체 물질은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소-도핑된 포스포실리케이트 유리(BPSG) 등 또는 이들의 조합을 포함할 수 있으며, CVD 프로세스 또는 ALD 프로세스와 같은 적합한 퇴적 프로세스에 의해 형성될 수 있다. 유전체 물질이 형성된 후, 트렌치(TR1) 외부의 유전체 물질의 일부를 제거하기 위해 화학 기계적 평탄화(chemical mechanical planarization; CMP) 프로세스, 에칭 프로세스 또는 이들의 조합과 같은 평탄화 프로세스가 수행될 수 있다. 일부 실시예에서, 평탄화 프로세스에 의해 제거된 유전체 물질의 부분은 최상부 절연 층(112)의 상단 표면 위에 있다. 즉, 평탄화 프로세스는 다층 스택(110)을 노출시켜서, 평탄화 프로세스가 완료된 후 다층 스택(110)의 상단 표면(예를 들어, 최상부 절연 층(112)의 상단 표면) 및 유전체 물질의 잔여 부분의 상단 표면이 서로 실질적으로 공면이거나 수평이 된다. 트렌치(TR1) 내의 유전체 물질의 잔여 부분은 유전체 벽(124)을 형성한다.
도 5c의 평면도에 도시된 바와 같이, 유전체 벽(124)은 Y 방향을 따라 측방향으로 연장되고, 채널 층(122) 각각은 대응하는 유전체 벽(124)과 대응하는 게이트 유전체 층(120) 사이에 배치된다. 일부 실시예에서, 유전체 벽(124)은 도 5b에 도시된 바와 같이 Z 방향을 따라 다층 스택(110)의 전체 높이(h1)와 실질적으로 동일한 높이(h2)를 갖는다. 일부 실시예에서, 유전체 벽(124)의 높이(h2)는 약 1000 nm 내지 약 10000 nm의 범위 내이다. 일부 실시예에서, 유전체 벽(124)은 X 방향을 따른 트렌치(TR1)의 폭(w2)과 실질적으로 동일한 폭(w6)을 갖는다. 일부 실시예에서, 유전체 벽(124)의 높이(w6)는 약 70 nm 내지 약 400 nm의 범위 내이다.
도 6a, 도 6b 및 도 6c를 참조하면, 유전체 벽(124), 절연 층(112) 및 채널 층(122)에 관통 홀(TH1)이 형성된다. 구체적으로, 도 6a, 도 6b 및 도 6c에 도시된 바와 같이, 각각의 관통 홀(TH1)은 대응하는 유전체 벽(124), 대응하는 절연 층(112) 및 대응하는 채널 층(122)을 Z 방향을 따라 관통하여 기판(100)을 노출시킨다. 즉, 각각의 관통 홀(TH1)은 대응하는 유전체 벽(124), 대응하는 절연 층(112) 및 대응하는 채널 층(122)을 관통해 수직으로 연장된다. 또한, 도 6c에 도시된 바와 같이, 관통 홀(TH1)은 채널 층(122)을 관통하여 채널 층(122)을 절단하여(cut off), 각각의 채널 층(122)이 불연속적인 채널 층으로 된다. 하지만, 본 개시는 이에 제한되지 않는다. 일부 대안적인 실시예에서, 관통 홀(TH1)은 채널 층(122)을 절단하지 않고 채널 층(122)을 관통할 수 있다. 이러한 경우에, 각각의 채널 층(122)은 여전히 연속적인 채널 층이다. 또한, 도 6b에 도시된 바와 같이, 관통 홀(TH1)을 형성한 후, 채널 층(122)과 접촉하는 게이트 유전체 층(120)의 측부면이 관통 홀(TH1)에 의해 노출된다. 하지만, 본 개시는 이에 제한되지 않는다. 관통 홀(TH1)이 채널 층(122)을 절단하지 않고 채널 층(122)을 관통하는 실시예에서, 게이트 유전체 층(120)은 관통 홀(TH1)에 의해 노출되지 않는다. 8개의 관통 홀(TH1)이 예시의 목적으로 도 6a에 제시되었지만, 당업자는 관통 홀(TH1)의 수가 도 6a에 도시된 것보다 많을 수 있고 수요 및/또는 설계 레이아웃에 따라 지정될 수 있음을 이해할 수 있다.
일부 실시예에서, 관통 홀(TH1)은 서로 측방향으로 분리된다. 도 6a, 도 6b 및 도 6c에 도시된 바와 같이, 동일한 유전체 벽(124)에 배열된 관통 홀(TH1)은 그러한 유전체 벽(124), 대응하는 절연 층(112) 및 대응하는 채널 층(122)에 의해 서로 측방향으로 분리된다. 또 다른 관점에서 보면, 도 6a 및 도 6c에 도시된 바와 같이, 관통 홀(TH1)은 Y 방향을 따라 연장되는 다수의 열(columns)을 가지도록 개별적으로 배열되고, 관통 홀(TH1)의 2개의 인접한 열은 X 방향을 따라 서로 이격된다. 동일한 열의 관통 홀(TH1)은 대응하는 유전체 벽(124), 대응하는 절연 층(112) 및 대응하는 채널 층(122)에 의해 서로 측방향으로 분리된다. 동일한 유전체 벽(124)에 배열된 관통 홀(TH1)의 인접한 열 중 하나의 관통 홀(TH1)은 그러한 유전체 벽(124)에 의해 그러한 인접한 열 중 또 다른 하나의 관통 홀(TH1)로부터 측방향으로 분리된다.
일부 실시예에서, 관통 홀(TH1)은 리소그래피 프로세스 및 에칭 프로세스를 사용하여 형성된다. 패터닝된 포토레지스트와 같은 마스크 패턴이 다층 스택(110) 위에 형성될 수 있다. 이후, 마스크 패턴을 에칭 마스크로 사용하여 유전체 벽(124), 절연 층(112) 및 채널 층(122)의 일부를 제거함으로써 에칭 프로세스가 수행되어 관통 홀(TH1)을 형성할 수 있다. 에칭 프로세스가 완료된 후, 마스크 패턴(예를 들어, 패터닝된 포토레지스트)은 애싱 또는 스트리핑과 같은 적절한 제거 프로세스에 의해 제거될 수 있다. 일부 실시예에 있어서, 에칭 프로세스는 이방성 건식 프로세스이다.
도 7a, 도 7b 및 도 7c를 참조하면, 관통 홀(TH1)을 채우도록 메모리 필라(memory pillars)(126)가 형성된다. 구체적으로, 도 7a, 도 7b 및 도 7c에 도시된 바와 같이, 각각의 메모리 필라(126)는 Z 방향을 따라 대응하는 유전체 벽(124), 대응하는 절연 층(112), 및 대응하는 채널 층(122)을 관통하여, 대응하는 관통 홀(TH1)에 의해 노출되는 기판(100)의 상단 표면에 도달한다. 즉, 각각의 메모리 필라(126)는 대응하는 유전체 벽(124), 대응하는 절연 층(112) 및 대응하는 채널 층(122)을 관통해 수직으로 연장된다. 일부 실시예에서, 각각의 메모리 필라(126)는 하나보다 많은 측부면을 통해 대응하는 채널 층(122) 중 하나와 측방향으로 접촉하도록 형성된다. 예시된 실시예에서, 도 7c에 도시된 바와 같이, 관통 홀(TH1)은 게이트 유전체 층(120)의 측부면을 노출시키기 위해 채널 층(122)을 절단하므로, 대응하는 관통 홀(TH1)을 채우는 각 메모리 필라(126)의 두 측부면은 대응하는 채널 층(122) 중 하나와 측방향으로 접촉한다. 또 다른 관점에서, 관통 홀(TH1)을 채우는 메모리 필라(126)는 관통 홀(TH1)에 의해 노출된 게이트 유전체 층(120)의 측부면과 접촉한다. 하지만, 본 개시는 이에 제한되지 않는다. 관통 홀(TH1)이 채널 층(122)을 절단하지 않고 채널 층(122)을 관통하는 실시예에서, 각 메모리 필라(126)의 일부분은 대응하는 채널 층(122)에 매립된다. 이러한 경우, 대응하는 관통 홀(TH1)을 채우는 각 메모리 필라(126)의 3개의 측부면은 대응하는 채널 층(122) 중 하나와 측방향으로 접촉한다. 8개의 메모리 필라(126)가 예시 목적으로 도 7a에 제시되었지만, 당업자는 메모리 필라(126)의 수가 도 7a에 도시된 것보다 많을 수 있고 수요 및/또는 설계 레이아웃에 따라 지정될 수 있음을 이해할 수 있다.
일부 실시예에서, 메모리 필라(126)는 서로 측방향으로 분리된다. 도 7a, 도 7b 및 도 7c에 도시된 바와 같이, 동일한 유전체 벽(124)에 배열된 메모리 필라(126)는 그러한 유전체 벽(124), 대응하는 절연 층(112) 및 대응하는 채널 층(122)에 의해 서로 측방향으로 분리된다. 또 다른 관점에서, 도 7a 및 도 7c에 도시된 바와 같이, 메모리 필라(126)는 행 및 열의 어레이로 개별적으로 배열된다. 구체적으로, 메모리 필라(126)는 Y 방향을 따라 연장되는 복수의 열을 가지도록 개별적으로 배열되고, 메모리 필라(126)의 인접한 열은 X 방향을 따라 서로 이격된다. 동일한 열의 메모리 필라(126)는 대응하는 유전체 벽(124), 대응하는 절연 층(112) 및 대응하는 채널 층(122)에 의해 서로 측방향으로 분리된다. 동일한 유전체 벽(124)에 배열된 메모리 필라(126)의 인접한 열 중 하나의 메모리 필라(126)는 그러한 유전체 벽(124)에 의해 그러한 인접한 열 중 또 다른 하나의 메모리 필라(126)로부터 측방향으로 분리된다.
일부 실시예에서, 각각의 메모리 필라(126)는 전극(E1), 스위칭 층(SL) 및 전극(E2)을 포함한다. 예시된 실시예에서, 도 7a, 도 7b 및 도 7c에 도시된 바와 같이, 각 메모리 필라(126)에서, 스위칭 층(SL)은 전극(E1)과 전극(E2) 사이에 배치된다. 구체적으로, 도 7a의 평면도에 도시된 바와 같이, 각 메모리 필라(126)에서, 스위칭 층(SL)의 내부 측부면은 전극(E2)의 측부면과 접촉하고, 전극(E1)의 내부 측부면은 스위칭 층(SL)의 외부 측부면과 접촉한다. 즉, 각 메모리 필라(126)에서 스위칭 층(SL)은 전극(E2)을 둘러싸고, 전극(E1)은 스위칭 층(SL)을 둘러싼다. 즉, 각 메모리 필라(126)에서 스위칭 층(SL)은 전극(E1)과 전극(E2) 사이에 개재되고 이들과 물리적으로 접촉한다. 또 다른 것에서 관점에서, 도 7a, 도 7b 및 도 7c에 도시된 바와 같이, 각각의 메모리 필라(126)는 Z 방향을 따라 대응하는 유전체 벽(124), 대응하는 절연 층(112) 및 대응하는 채널 층(122)을 관통하기 때문에, 각 메모리 필라(126) 내의 전극(E1)의 외부 측부면은 대응하는 유전체 벽(124), 대응하는 절연 층(112) 및 대응하는 채널 층(122)과 접촉한다.
일부 실시예에서, 메모리 필라(126)는 다음 단계에 의해 형성된다. 먼저, 전극(E1)은, 관통 홀(TH1)의 하단 표면 및 측벽, 최상부 절연 층(112)의 상단 표면 및 유전체 벽(124)의 상단 표면을 컨포멀하게 덮는 전도성 물질을 퇴적하고; 그런 다음, 관통 홀(TH1)의 하단 표면, 최상부 절연 층(112)의 상단 표면, 및 유전체 벽(124)의 상단 표면 상에서 전도성 물질의 일부를 제거하기 위해 이방성 에칭 프로세스를 수행함으로써 형성된다. 이 경우 전극(E1)은 최상부 절연 층(112)에 인접한 둥글거나 만곡된 상단 표면을 가질 수 있다. 일부 실시예에서, 전극(E1)은 도 7b에 도시된 바와 같이 평평한 상부 표면을 가질 수 있다. 전극(E1)의 전도성 물질은 CVD 프로세스 또는 ALD 프로세스에 의해 퇴적될 수 있다. 전극(E1)을 형성한 후, 스위칭 층(SL)은, 관통홀(TH1)의 하단 표면, 전극(E1)의 상단 표면 및 측부면, 최상부 절연층(112)의 상단 표면, 및 유전체벽(124)의 상단 표면을 컨포멀하게 덮는 스위칭 물질을 퇴적하고; 그런 다음, 관통홀(TH1), 전극(E1)의 상단 표면, 최상부 절연층(112)의 상단 표면, 및 유전체벽(124)의 상단 표면 상의 스위칭 물질의 일부를 제거하기 위한 이방성 에칭 프로세스를 수행함으로써 형성된다. 이 경우 스위칭 층(SL)은 둥글거나 만곡된 상단 표면을 가질 수 있다. 일부 실시예에서, 스위칭 층(SL)은 도 7b에 도시된 바와 같이 평평한 상단 표면을 가질 수 있다. 스위칭 층(SL)의 스위칭 물질은 CVD 프로세스 또는 ALD 프로세스에 의해 퇴적될 수 있다. 스위칭 층(SL)을 형성한 후, 관통 홀(TH1)을 채우도록 전도성 물질이 형성된다. 전도성 물질은 퇴적 프로세스(예를 들어, CVD 프로세스, ALD 프로세스 또는 물리적 기상 퇴적(PVD) 프로세스), 도금 프로세스 또는 이들의 조합에 의해 형성될 수 있다. 전도성 물질이 형성된 후, CMP 프로세스, 에칭 프로세스 또는 이들의 조합과 같은 평탄화 프로세스가 수행되어 관통 홀(TH1) 외부의 전도성 물질의 일부를 제거할 수 있다. 일부 실시예에서, 평탄화 프로세스에 의해 제거된 전도성 물질의 부분은 전극(E1)의 상단 표면, 스위칭 층(SL)의 상단 표면, 최상부 절연 층(112)의 상단 표면, 및 유전체 벽(124)의 상단 표면 위에 있다. 일부 실시예에서, 평탄화 프로세스는 다층 스택(110) 및 유전체 벽(124)을 노출시켜서, 평탄화 프로세스가 완료된 후 다층 스택(110)의 상단 표면(예를 들어, 최상부 절연 층(112)의 상단 표면), 유전체 벽(124)의 상단 표면, 및 전도성 물질의 잔여 부분의 상단 표면이 서로 실질적으로 공면이거나 수평이 된다. 관통 홀(TH1) 내의 전도성 물질의 잔여 부분은 전극(E2)을 형성한다.
일부 실시예에서, 각각의 스위칭 층(SL)은 스위칭 층(SL)을 가로 질러 적절한 전압 차이를 적용함으로써 다중 저항 상태들 사이에서 스위칭될 수 있다. 따라서 스위칭 층(SL)은 다수의 논리 상태를 저장하도록 구성될 수 있다. 일부 실시예에서, 스위칭 층(SL)의 스위칭 물질은 스위칭 층(SL)을 가로 질러 적절한 전압 차이를 적용함으로써 2개의 상이한 결정성 사이에서 스위칭할 수 있는 위상 변화 물질이다. 예를 들어, 전극(E1)과 전극(E2) 사이의 전압 차에 의한 줄 발열(joule heating)에 의해 스위칭 층(SL)의 결정성이 변화한다. 일부 실시예에서, 위상 변화 물질은 칼코게나이드 물질이다. 이들 실시예에서, 칼코게나이드 물질은 Ge, Te 및 Sb 중 하나 이상을 포함할 수 있다. 예를 들어, 칼코게나이드 물질은 Ge2Sb2Te5(GST225), Ge4Sb2Te4(GST424) 등과 같은 GeSbTe일 수 있다. 특정 경우에, 칼코게나이드 물질은 N, Si, C, In, Ga 등으로 도핑될 수 있으며, 그러한 칼코게나이드 물질의 예는 도핑된 Ge6Sb1Te2(GST612)일 수 있다. 스위칭 층(SL)이 위상 변화 물질로 형성되는 실시예에서, 전극(E1) 및 전극(E2)의 물질은 각각 W, TiN, Ru, TaN 또는 기타 금속성 물질을 포함한다.
대안적인 실시예들에서, 다중 저항 상태들 간의 스위칭 층(SL)의 스위칭은 전도성 필라멘트가 스위칭 층(SL)에 형성되는지 여부에 의해 결정된다. 이러한 대안적인 실시예에서, 스위칭 층(SL)의 스위칭 물질은, 그 내부에 전도성 필라멘트가 형성될 수 있는, 금속 산화물(예를 들면, HfO2, ZrO2, HfZrO, HfAlO, HfSiO, HfSrO 또는 HfYO), 금속 산질화물(예를 들면, HfON), 또는 산화된 금속(예를 들면, WOx, HfOx, 또는 AlOx)을 포함하는 가변 저항성 물질일 수 있다. 그리고, 이러한 대안적인 실시예에서, 전극(E1) 및 전극(E2)의 물질은 각각 W, TiN, Ru, TaN 또는 다른 전도성 물질을 포함한다.
도 8a, 도 8b, 도 8c 및 도 8d를 참조하면, 유전체 벽(124), 절연 층(112) 및 채널 층(122)에 관통 홀(TH2)이 형성된다. 구체적으로, 도 8a, 도 8c 및 도 8d에 도시된 바와 같이, 각각의 관통 홀(TH2)은 대응하는 유전체 벽(124), 대응하는 절연 층(112) 및 대응하는 채널 층(122)을 Z 방향을 따라 관통하여 기판(100)을 노출시킨다. 즉, 각각의 관통 홀(TH2)은 대응하는 유전체 벽(124), 대응하는 절연 층(112) 및 대응하는 채널 층(122)을 관통해 수직으로 연장된다. 또한, 도 8c에 도시된 바와 같이, 관통 홀(TH2)은 채널 층(122)을 관통하여 채널 층(122)을 절단하므로, 각 채널 층(122)은 관통 홀(TH1)이 형성되는 이후보다 더 많은 불연속 세그먼트를 갖는 불연속 채널 층이 된다. 하지만, 본 개시는 이에 제한되지 않는다. 일부 대안적인 실시예에서, 관통 홀(TH2)은 채널 층(122)을 절단하지 않고 채널 층(122)을 관통할 수 있다. 또한, 도 8d에 도시된 바와 같이, 관통 홀(TH2)을 형성한 후, 채널 층(122)과 접촉하는 게이트 유전체 층(120)의 측부면이 관통 홀(TH2)에 의해 노출된다. 하지만, 본 개시는 이에 제한되지 않는다. 관통 홀(TH2)이 채널 층(122)을 절단하지 않고 채널 층(122)을 관통하는 실시예에서, 게이트 유전체 층(120)은 관통 홀(TH2)에 의해 노출되지 않는다. 8개의 관통 홀(TH2)이 예시 목적으로 도 8a에 제시되어 있지만, 당업자는 관통 홀(TH2)의 수가 도 8a에 도시된 것보다 많을 수 있고 수요 및/또는 설계 레이아웃에 따라 지정될 수 있음을 이해할 수 있다.
일부 실시예에서, 관통 홀(TH2)은 서로 측방향으로 분리된다. 도 8a 및 도 8c에 도시된 바와 같이, 관통 홀(TH2)은 Y 방향을 따라 연장되는 다수의 열을 가지도록 개별적으로 배열되고, 관통 홀(TH2)의 2개의 인접한 열은 X 방향을 따라 서로 이격된다. 동일한 유전체 벽(124)에 배열된 관통 홀(TH2)의 인접한 열들 중 하나의 관통 홀(TH2)은 그러한 유전체 벽(124)에 의해 그러한 인접한 열들 중 또 다른 하나의 관통 홀(TH2)로부터 측방향으로 분리된다. 또한, 도 8a, 도 8c 및 도 8d에 도시된 바와 같이, 동일한 열의 관통 홀(TH2)은 대응하는 유전체 벽(124), 대응하는 절연 층(112), 대응하는 채널 층(122) 및 대응하는 메모리 필라(126)에 의해 서로 측방향으로 분리된다. 또 다른 관점에서, 도 8a 및 도 8c에 도시된 바와 같이, 메모리 필라(126) 및 관통 홀(TH2)은 행과 열의 어레이로 개별적으로 배열된다. 구체적으로 동일한 열의 메모리 필라(126)와 관통 홀(TH2)은 Y 방향을 따라 교대로 배열된다. 즉, 동일한 열의 메모리 필라(126)와 관통 홀(TH2)은 대응하는 유전체 벽(124), 대응하는 절연 층(112) 및 대응하는 채널 층(122)에 의해 서로 측방향으로 분리된다.
일부 실시예에서, 관통 홀(TH2)은 리소그래피 프로세스 및 에칭 프로세스를 사용하여 형성된다. 패터닝된 포토레지스트와 같은 마스크 패턴이 다층 스택(110) 위에 형성될 수 있다. 이후, 마스크 패턴을 에칭 마스크로 사용하여 유전체 벽(124), 절연 층(112) 및 채널 층(122)의 일부를 제거함으로써 에칭 프로세스가 수행되어 관통 홀(TH2)을 형성할 수 있다. 에칭 프로세스가 완료된 후, 마스크 패턴(예를 들어, 패터닝된 포토레지스트)은 애싱 또는 스트리핑과 같은 적절한 제거 프로세스에 의해 제거될 수 있다. 일부 실시예에 있어서, 에칭 프로세스는 이방성 에칭 프로세스이다.
도 9a, 도 9b, 도 9c 및 도 9d를 참조하면, 관통 홀(TH2)을 채우도록 전도성 필라(128)가 형성된다. 구체적으로, 도 9a, 도 9c 및 도 9d에 도시된 바와 같이, 각각의 전도성 필라(128)는 Z 방향을 따라 대응하는 유전체 벽(124), 대응하는 절연 층(112), 및 대응하는 채널 층(122)을 관통하여, 대응하는 관통 홀(TH2)에 의해 노출되는 기판(100)의 상단 표면에 도달한다. 즉, 각각의 전도성 필라(128)는 대응하는 유전체 벽(124), 대응하는 절연 층(112) 및 대응하는 채널 층(122)을 관통해 수직으로 연장된다. 일부 실시예에서, 각각의 전도성 필라(128)는 하나보다 많은 측부면을 통해 대응하는 채널 층(122) 중 하나와 측방향으로 접촉하도록 형성된다. 예시된 실시예에서, 도 9c에 도시된 바와 같이, 관통 홀(TH2)은 게이트 유전체 층(120)의 측부면을 노출시키기 위해 채널 층(122)을 절단하므로, 대응하는 관통 홀(TH2)을 채우는 각 전도성 필라(128)의 두 측부면은 대응하는 채널 층(122) 중 하나와 측방향으로 접촉한다. 또 다른 관점에서, 관통 홀(TH2)을 채우는 전도성 필라(128)는 관통 홀(TH2)에 의해 노출된 게이트 유전체 층(120)의 측부면과 접촉한다. 하지만, 본 개시는 이에 제한되지 않는다. 관통 홀(TH2)이 채널 층(122)을 절단하지 않고 채널 층(122)을 관통하는 실시예에서, 각 전도성 필라(128)의 일부는 대응하는 채널 층(122)에 매립된다. 이러한 경우, 대응하는 관통 홀(TH2)을 채우는 각 전도성 필라(128)의 3개의 측부면은 대응하는 채널 층(122) 중 하나와 측방향으로 접촉한다. 8개의 전도성 필라(128)가 예시 목적으로 도 9a에 제시되어 있지만, 당업자는 전도성 필라(128)의 수가 도 9a에 도시된 것보다 많을 수 있고 수요 및/또는 설계 레이아웃에 따라 지정될 수 있음을 이해할 수 있다.
일부 실시예에서, 전도성 필라(128)는 서로 측방향으로 분리된다. 도 9a 및 도 9c에 도시된 바와 같이, 전도성 필라(128)는 Y 방향을 따라 연장되는 다수의 열을 가지도록 개별적으로 배열되고, 전도성 필라(128)의 2개의 인접한 열은 X 방향을 따라 서로 이격된다. 동일한 유전체 벽(124)에 배열된 전도성 필라(128)의 인접한 열들 중 하나의 전도성 필라(128)는 그러한 유전체 벽(124)에 의해 그러한 인접한 열들 중 또 다른 하나의 전도성 필라(128)로부터 측방향으로 분리된다. 또한, 도 9a, 도 9c 및 도 9d에 도시된 바와 같이, 동일한 열의 전도성 필라(128)는 대응하는 유전체 벽(124), 대응하는 절연 층(112), 대응하는 채널 층(122) 및 대응하는 메모리 필라(126)에 의해 서로 측방향으로 분리된다. 또 다른 관점에서, 도 9a 및 도 9c에 도시된 바와 같이, 메모리 필라(126) 및 전도성 필라(128)는 행 및 열의 어레이로 개별적으로 배열된다. 구체적으로 동일한 열의 메모리 필라(126)와 전도성 필라(128)는 Y 방향을 따라 교대로 배열된다. 즉, 동일한 열의 메모리 필라(126)와 전도성 필라(128)는 대응하는 유전체 벽(124), 대응하는 절연 층(112) 및 대응하는 채널 층(122)에 의해 서로 측방향으로 분리된다.
일부 실시예에서, 전도성 필라(128)는 다음 단계에 의해 형성된다. 관통 홀(TH2)을 형성한 후, 관통 홀(TH2)을 채우도록 전도성 물질이 형성된다. 전도성 물질은 구리, 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물, 텅스텐, 루테늄, 알루미늄, 이들의 조합 등을 포함할 수 있으며, 퇴적 프로세스(예를 들면, CVD 프로세스, ALD 프로세스 또는 PVD 프로세스), 도금 프로세스 또는 이들의 조합에 의해 형성될 수 있다. 전도성 물질이 형성된 후, CMP 프로세스, 에칭 프로세스 또는 이들의 조합과 같은 평탄화 프로세스가 수행되어 관통 홀(TH2) 외부의 전도성 물질의 일부를 제거할 수 있다. 일부 실시예에서, 평탄화 프로세스에 의해 제거된 전도성 물질의 부분은 최상부 절연 층(112)의 상단 표면, 유전체 벽(124)의 상단 표면 및 메모리 필라(126)의 상단 표면 위에 있다. 일부 실시예에서, 평탄화 프로세스는 다층 스택(110) 및 유전체 벽(124)을 노출시켜서, 평탄화 프로세스가 완료된 후 다층 스택(110)의 상단 표면(예를 들어, 최상부 절연 층(112)의 상단 표면), 유전체 벽(124)의 상단 표면, 및 전도성 물질의 잔여 부분의 상단 표면이 서로 실질적으로 공면이거나 수평이 된다. 관통 홀(TH2) 내의 전도성 물질의 잔여 부분은 전도성 필라(128)를 형성한다.
도 6a 내지 도 9a, 도 6b 내지 도 9b, 도 6c 내지 도 9c 및 도 8d 내지 도 9d에 도시된 바와 같이, 전도성 필라(128)는 메모리 필라(126)가 이미 형성된 후에 형성되는데, 즉, 메모리 필라(126)를 형성하기 위한 단계는 전도성 필라(128)를 형성하기 위한 단계에 선행한다. 하지만, 본 개시는 이에 제한되지 않는다. 일부 대안적인 실시예에서, 전도성 필라(128)를 형성하는 단계는 메모리 필라(126)를 형성하는 단계에 선행할 수 있다.
채널 층(122)과 접촉하는 전도성 필라(128)를 형성한 후, 희생 층(114)은 후속적으로 대체 프로세스에 의해 게이트 층(118)으로 대체되며, 이는 도 10a 내지 도 12a, 도 10b 내지 도 12b, 도 10c 내지 도 12c 및 도 10d 내지 도 12d에서 상세하게 설명될 것이다.
도 10a, 도 10b, 도 10c 및 도 10d를 참조하면, 다층 스택(110)에 트렌치(TR2)가 형성된다. 예시된 실시예에서, 트렌치(TR2)는 Z 방향을 따라 리세스(R)(도 3a 및 도 3b를 참조하여 설명됨)를 형성한 후에 제공된(rendered) 다층 스택(110)의 잔여 부분을 관통한다. 혼란을 방지하고 논의의 용이함을 위해, 리세스(R)를 형성한 후에 제공된 다층 스택(110)의 잔여 부분은 이후 논의에서 다층 스택(110)의 잔여 부분으로 지칭된다. 구체적으로, 각각의 트렌치들(TR2)은 다층 스택(110)의 잔여 부분들 중 하나에 일대일 관계로 형성된다. 또 다른 관점에서, 예시된 실시예에서, 각각의 트렌치들(TR2)은 기판(100)을 노출시키기 위해 다층 스택(110)의 대응하는 잔여 부분의 모든 층들(즉, 모든 절연 층들(112) 및 희생 층들(114))을 관통해 수직으로 연장된다. 즉, 다층 스택(110)의 각 잔여 부분은 대응하는 트렌치(TR2)에 의해 2개의 절반 부분으로 절단된 것으로 볼 수 있다. 하지만, 본 개시는 이에 제한되지 않는다. 일부 대안적인 실시예에서, 트렌치(TR2)는 다층 스택(110)의 잔여 부분의 모든 층이 아닌 일부 층을 관통해 수직으로 연장된다. 예를 들어, 트렌치들(TR2)은 모든 희생 층(114)을 관통해 연장되어 최하부 절연 층(112)을 노출시킬 수 있다.
도 10a의 평면도 및 도 10c의 평면도에 도시된 바와 같이, 트렌치들(TR2)은 Y 방향을 따라 측방향으로 연장되고 X 방향을 따라 배열된다. 또한, 트렌치(TR2)를 형성한 후, 다층 스택(110)의 각 잔여 부분의 2개의 절반 부분은 트렌치(TR2) 중 하나에 의해 서로 측방향으로 이격된다. 일부 실시예에서, 트렌치(TR2)는 X 방향을 따라 약 5 nm 내지 약 10 nm 범위의 폭(w7)을 갖는다. 즉, 다층 스택(110)의 잔여 부분의 2개의 절반 부분은 트렌치(TR2)의 폭(w7)과 동일한 이격 거리만큼 서로 측방향으로 이격된다. 또한, 도 10b에 도시된 바와 같이, 각각의 트렌치(TR2)는 다층 스택(110)의 대응하는 잔여 부분의 각각의 절반 부분에서 잔여 희생 층(114)을 노출시킨다.
일부 실시예들에서, 트렌치들(TR2)을 형성하기 위한 방법은 리소그래피 프로세스 및 에칭 프로세스(예를 들어, 이방성 에칭 프로세스)를 포함한다. 기판(100)은 다층 스택(110) 내의 물질들에 대해 충분한 에칭 선택성을 갖기 때문에, 기판(100)은 에칭 프로세스 동안 실질적으로 손상되지 않을(intact) 수 있다. 기판(100)이 실리콘 탄화물로 형성되고, 절연 층(112)이 실리콘 산화물로 형성되며, 희생 층(114)이 실리콘 질화물로 형성되는 일부 실시예들에서, 트렌치(TR2)는 수소(H2) 또는 산소(O2) 가스와 혼합된 불소계 가스(예를 들어, C4F6)를 사용하는 건식 에칭에 의해 형성된다. 일부 실시예들에서, 트렌치들(TR2)을 형성하기 위한 에칭 프로세스는 도 2a 및 도 2b와 관련하여 설명된 트렌치들(TR1)을 형성하기 위해 사용되는 에칭 프로세스와 유사할 수 있다.
도 11a, 도 11b, 도 11c 및 도 11d를 참조하면, 잔여 희생 층(114)은 선택적으로 제거되어 절연 층들(112) 사이에 간극(G)을 형성한다. 트렌치(TR2)를 통해 잔여 희생 층(114)을 제거함으로써, 이전에 희생 층(114)과 접촉했던 절연 층(112) 및 게이트 유전체 층(120)의 표면은 현재 간극(G)에 의해 노출된다. 또한, 게이트 유전체 층(120), 유전체 벽(124), 메모리 필라(126) 및 전도성 필라(128)가 절연 층(112)에 접속되므로, 게이트 유전체 층(120), 유전체 벽(124), 메모리 필라(126) 및 전도성 필라(128)는 절연 층(112)에 대한 지지를 제공할 수 있고, 잔여 희생 층(114)의 제거 후에 절연 층(112)이 붕괴되는 것을 방지할 수 있다. 일부 실시예에서, 잔여 희생 층(114)을 제거하기 위한 방법은 등방성 에칭 프로세스를 포함한다. 기판(100), 절연 층(112) 및 게이트 유전체 층(120)은 희생 층(114)에 대해 충분한 에칭 선택성을 가질 수 있으므로, 이러한 등방성 에칭 프로세스 동안 희생 층(114)이 선택적으로 제거될 수 있다.
도 12a, 도 12b, 도 12c 및 도 12d를 참조하면, 게이트 층(118)은 희생 층(114)에 의해 이전에 점유된 간극(G)에 형성된다. 다시 말해서, 다층 스택(110)의 잔여 부분의 각각의 절반 부분에 있는 이전에 존재하는 희생 층(114)은 현재 게이트 층(118)에 의해 대체된다. 게이트 층(118)을 형성한 후, 기판(100) 상에 수직으로 교대로 적층된 절연 층(112)과 게이트 층(118)을 각각 포함하는 적층 구조물(ST)이 형성된다. 즉, 도 10a 내지 도 12a, 도 10b 내지 도 12b, 도 10c 내지 도 12c 및 도 10d 내지 도 12d에 대해 설명된 바와 같이 다층 스택(110)의 잔여 부분에 대해 대체 프로세스를 수행한 후, 다층 스택(110)의 잔여 부분은 적층 구조물(ST)이 된다. 구체적으로, 도 10b, 도 10d, 도 12b 및 도 12d에 도시된 바와 같이, 대체 프로세스를 수행한 후 다층 스택(110)의 각 잔여 부분은 2개의 적층 구조물(ST)이 된다. 희생 층(114), 대응하는 게이트 유전체 층(120) 및 대응하는 채널 층(122)은 도 4a, 도 4b 및 도 4c를 참조하여 설명된 바와 같이 다층 스택(110)의 각각의 잔여 부분에서 실질적으로 동일한 레벨에 있기 때문에, 적층 구조물(ST)에서 희생 층(114)을 대신하는 게이트 층(118)은 대응하는 게이트 유전체 층(120) 및 대응하는 채널 층(122)과 실질적으로 동일한 레벨에 있다.
일부 실시예에서, 적층 구조물(ST)은 서로 측방향으로 이격된다. 구체적으로, 도 12a, 도 12b, 도 12c 및 도 12d에 도시된 바와 같이, 트렌치(TR2) 중 하나의 대향 측부에 있는 2개의 인접한 적층 구조물(ST)은 트렌치(TR2) 중 하나에 의해 서로 측방향으로 이격된다. 일부 실시예에서, 트렌치(TR2) 중 하나의 대향 측부에 있는 2개의 인접한 적층 구조물(ST)은 도 10a, 도 10b, 도 10c 및 도 10d와 관련하여 설명된 트렌치(TR2)의 폭(w7)과 동일한 분리 거리만큼 서로 측방향으로 이격된다. 또한, 도 12a, 도 12b, 도 12c 및 도 12d에 도시된 바와 같이, 유전체 벽(124) 중 하나의 대향 측부에 있는 2개의 인접한 적층 구조물(ST)은 유전체 벽(124), 대응하는 게이트 유전체 층(120), 대응하는 채널 층(122), 대응하는 메모리 필라(126) 및 대응하는 전도성 필라(128) 중 하나에 의해 서로 측방향으로 이격되어 있다. 도 12a의 평면도 및 도 10c의 평면도에 도시된 바와 같이, 적층 구조물(ST)은 Y 방향을 따라 측방향으로 연장되고 X 방향을 따라 배열된다. 일부 실시예에서, 적층 구조물(ST)의 게이트 층(118)은 Z 방향을 따른 게이트 유전체 층(120)의 두께(t3)와 실질적으로 동일한 두께(t5)를 갖는다. 일부 실시예에서, 게이트 층(118)의 두께(t5)는 약 15 nm 내지 약 90 nm 범위 내이다. 일부 실시예에서, X 방향을 따라, 게이트 층(118)은 약 10 nm 내지 약 160 nm 범위의 폭 w8을 갖는다.
일부 실시예에서, 각각의 게이트 층(118)은 일대일 관계로 간극(G) 중 하나 내에 형성된다. 도 12b, 도 12c 및 도 12d에 도시된 바와 같이, 게이트 층(118)은 대응하는 간극(G)에 의해 노출된 게이트 유전체 층(120)의 측부면을 덮거나 접촉하도록 형성된다. 즉, 게이트 층(118)은, 대응하는 채널 층(122), 대응하는 메모리 필라(126), 및 대응하는 전도성 필라(128)와 접촉하는 게이트 유전체 층(120)의 또 다른 측부면에 대향하는 게이트 유전체 층(120)의 측부면을 덮거나 이와 접촉하도록 형성된다. 일부 실시예들에서, 트렌치들(TR2)에 의해 노출된 게이트 층들(118)의 측부면들은 도 10b에 도시된 바와 같이 트렌치들(TR2)에 의해 노출된 인접한 절연 층들(112)의 측부면들과 실질적으로 공면이거나 수평이다. 하지만, 본 개시는 이에 제한되지 않는다. 일부 대안적인 실시예에서, 대응하는 트렌치(TR2)에 의해 노출된 각 게이트 층(118)의 측부면은 대응하는 트렌치(TR2)에 의해 노출된 인접 절연 층(112)의 측부면으로부터 0이 아닌 거리만큼 약간 리세싱된다. 0이 아닌 거리는 예를 들면, 약 1nm 내지 약 5nm 범위이다.
일부 실시예에서, 게이트 층(118)은 다음 단계에 의해 형성된다. 먼저, 트렌치(TR2) 및 절연 층들(112) 사이의 간극(G)을 채우도록 기판(100) 위에 게이트 물질이 형성된다. 일부 실시예에서, 게이트 물질은 간극(G) 및 트렌치(TR2)를 채울 뿐만 아니라 적층 구조물(ST)에서 최상부 절연 층(112)의 상단 표면, 메모리 필라(126)의 상단 표면, 전도성 필라(128)의 상단 표면, 및 유전체 벽(124)의 상단 표면을 더 덮는다. 일부 실시예에서, 게이트 물질을 형성하기 위한 방법은 CVD 프로세스 또는 ALD 프로세스와 같은 퇴적 프로세스를 포함한다. 게이트 물질은 구리, 텅스텐, 코발트, 알루미늄, 텅스텐 질화물, 루테늄, 은, 금, 로듐, 몰리브덴, 니켈, 카드뮴, 아연, 이들의 합금, 이들의 조합 등을 포함할 수 있다. 그 후, 적층 구조물(ST)에서 절연 층(112)에 의해 덮이지 않은 게이트 물질의 부분은 이방성 에칭 프로세스와 같은 에칭 프로세스에 의해 제거된다. 전도성 물질의 잔여 부분은 게이트 층(118)을 형성한다. 즉, 적층 구조물(ST) 내의 절연 층(112)은 이러한 에칭 프로세스 동안 섀도우 마스크로 기능할 수 있으며, 전도성 물질의 이러한 패터닝은 자기 정렬 프로세스로 간주될 수 있다. 일부 대안적인 실시예에서, 게이트 층(118)의 금속 요소가 인접한 절연 층(112)으로 확산되는 것을 방지하기 위해, 게이트 층(118)과 인접한 절연 층(112) 사이에 배리어 층이 형성될 수 있다. 배리어 층은 또한 게이트 층(118)과 인접한 절연 층(112) 사이의 접착력을 증가시키는 기능을 제공할 수 있으며, 일부 예에서 접착 층으로 지칭될 수 있다. 배리어 층은 티타늄 질화물, 탄탈 질화물, 몰리브덴 질화물, 지르코늄 질화물, 또는 하프늄 질화물과 같은 금속 질화물을 포함할 수 있다. 일부 다른 실시예에서, 배리어 층 및 게이트 층(118)은 상이한 전도성 물질을 갖는다. 예를 들어, 게이트 층(118)은 텅스텐으로 제조되고 배리어 층은 티타늄 질화물로 제조된다.
도 13a, 도 13b, 도 13c 및 도 13d를 참조하면, 트렌치(TR2)를 채우도록 유전체 벽(130)이 형성된다. 도 13a, 도 13b, 도 13c, 및 도 13d에 도시된 바와 같이, 유전체 벽(130)은 트렌치(TR2)에 의해 노출된 절연 층(112)의 측부면 및 트렌치(TR2)에 의해 노출된 게이트 층(118)의 측부면과 접촉한다. 즉, 유전체 벽(130)은 유전체 벽(124)과 접촉하는 대응하는 절연 층(112)의 또 다른 측부면에 대향하는 대응하는 절연 층(112)의 측부면과 접촉하고, 게이트 유전체 층(120)과 접촉하는 대응하는 게이트 층(118)의 또 다른 측부면에 대향하는 대응하는 게이트 층(118)의 측부면과 접촉한다. 대응하는 트렌치(TR2)에 의해 노출된 각 게이트 층(118)의 측부면이 대응하는 트렌치(TR2)에 의해 노출된 인접 절연 층(112)의 측부면과 실질적으로 공면이거나 수평인 실시예에서, 대응하는 트렌치(TR2)에 의해 노출된 절연 층(112)의 측부면 및 게이트 층(118)의 측부면과 접촉하는 유전체 벽(130)의 각 측부면은 실질적으로 매끄러운 프로파일을 갖는다. 일부 실시예에서, 도 13a, 도 13b, 도 13c, 및 도 13d에 도시된 바와 같이, 대응하는 트렌치(TR2)에 의해 노출된 절연 층(112)의 측부면및 게이트 층(118)의 측부면과 접촉하는 유전체 벽(130)의 각 측부면은 실질적으로 직선이다. 하지만, 본 개시는 이에 제한되지 않는다. 대응하는 트렌치(TR2)에 의해 노출된 각 게이트 층(118)의 측부면이 대응하는 트렌치(TR2)에 의해 노출된 인접한 절연 층(112)의 측부면으로부터 약간 리세싱되는 실시예에서, 대응하는 트렌치(TR2)에 의해 노출된 절연 층(112)의 측부면 및 게이트 층(118)의 측부면과 접촉하는 유전체 벽(130)의 각 측부면은 평평하지 않은 프로파일을 갖는다. 이러한 경우에, 유전체 벽(130)은 대응하는 트렌치(TR2)에 의해 노출된 대응하는 게이트 층(118)의 측부면과 접촉하는 측방향으로 돌출된 부분을 가질 수 있다. 일부 실시예에서, 도 13b 및 도 13d에 도시된 바와 같이, 유전체 벽(130)의 하단 표면은 트렌치(TR2)에 의해 노출된 기판(100)의 상단 표면과 접촉한다. 하지만, 본 개시는 이에 제한되지 않는다. 일부 대안적인 실시예에서, 유전체 벽(130)의 하단 표면은 트렌치(TR2)에 의해 노출된 기판(100)의 상단 표면과 접촉한다. 예를 들어, 유전체 벽(130)의 하단 표면은 최하부 절연 층(112)과 접촉할 수 있다.
일부 실시예에서, 유전체 벽(130)은 다음 단계에 의해 형성된다. 트렌치들(TR2)을 채우도록 유전체 물질이 형성된다. 유전체 물질은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소-도핑된 포스포실리케이트 유리(BPSG) 등 또는 이들의 조합을 포함할 수 있으며, CVD 프로세스 또는 ALD 프로세스와 같은 적합한 퇴적 프로세스에 의해 형성될 수 있다. 유전체 물질이 형성된 후, 트렌치(TR2) 외부의 유전체 물질의 일부를 제거하기 위해 CMP 프로세스, 에칭 프로세스 또는 이들의 조합과 같은 평탄화 프로세스가 수행될 수 있다. 일부 실시예에서, 평탄화 프로세스에 의해 제거된 유전체 물질의 부분은 적층 구조물(ST)의 최상부 절연 층(112)의 상단 표면 위에 있다. 즉, 평탄화 프로세스는 적층 구조물(ST)을 노출시켜서, 평탄화 프로세스가 완료된 후 적층 구조물(ST)의 상단 표면(예를 들어, 최상부 절연 층(112)의 상단 표면) 및 유전체 물질의 잔여 부분의 상단 표면이 서로 실질적으로 공면이거나 수평이 된다. 트렌치(TR2) 내의 유전체 물질의 잔여 부분은 유전체 벽(130)을 형성한다.
도 13a의 평면도 및 도 13c의 평면도에 도시된 바와 같이, 유전체 벽(130)은 Y 방향을 따라 측방향으로 연장된다. 또한, 도 13a의 평면도 및 도 13c의 평면도에 도시된 바와 같이, 유전체 벽(130) 각각은 2개의 인접한 적층 구조물(ST) 사이에 배치된다. 즉, 하나의 유전체 벽(130)의 대향 측부에 있는 2개의 인접한 적층 구조물(ST)은 유전체 벽(130) 중 하나에 의해 서로 측방향으로 분리된다. 일부 실시예에서, X 방향을 따라, 유전체 벽(130)은 도 10a 내지 도 10d에 대해 설명된 트렌치들(TR2)의 폭(w7)과 실질적으로 동일한 폭(w9)을 갖는다. 일부 실시예에서, 유전체 벽(130)의 폭(w9)은 약 5 nm 내지 약 10 nm의 범위 내이다.
여기까지 본 개시의 일부 실시예에 따른 3차원 메모리 디바이스(10)가 형성되었다. 도 13a, 도 13b, 도 13c 및 도 13d를 참조하면, 3차원 메모리 디바이스(10)는 서로 측면으로 이격된 적층 구조물(ST)을 포함하고, 각각의 적층 구조물(ST)은 기판(100) 상에 수직으로 교대로 적층된 절연 층(112) 및 게이트 층(118)을 포함한다. 구체적으로, 적층 구조물(ST)은 유전체 벽(예를 들어, 유전체 벽(124) 및 유전체 벽(130))에 의해 서로 측방향으로 이격된다. 더 나아가, 3차원 메모리 디바이스(10)는 각각의 적층 구조물(ST)에서 2개의 인접한 절연 층(112) 사이의 게이트 유전체 층(120) 및 각 적층 구조물(ST) 각각에서 2개의 인접한 절연 층들(112) 사이의 채널 층(122)을 또한 포함한다. 도 13b, 도 13c 및 도 13d에 도시된 바와 같이, 각각의 적층 구조물(ST)의 게이트 층(118) 중 하나는 게이트 유전체 층(120) 중 하나 및 채널 층(122) 중 하나와 실질적으로 동일한 레벨에 있다. 즉, 각각의 적층 구조물(ST)에서, 하나의 게이트 층(118), 하나의 게이트 유전체 층(120) 및 하나의 채널 층(122)은 동일한 하부 절연 층(112)과 동일한 상부 절연 층(112) 사이에 함께 개재된다. 이와 같이, 실질적으로 동일한 레벨의 게이트 층(118), 게이트 유전체 층(120) 및 채널 층(122)은 통칭해서 적층 구조물(ST)의 적층 층(stacking layer)으로 지칭될 수 있다. 이를 고려하여, 적층 구조물(ST)은 Z 방향을 따라 기판(100) 상에 교대로 적층된 적층 층(각각 하나의 게이트 층(118), 하나의 게이트 유전체 층(120) 및 하나의 채널 층(122)을 포함)과 절연 층(112)을 포함하는 것으로 간주될 수 있다. 또 다른 관점에서, 도 13b, 도 13c 및 도 13d에 도시된 바와 같이, 각각의 적층 구조물(ST)에서, 대응하는 게이트 유전체 층(120)과 접촉하는 게이트 층(118)의 측부면은 대응하는 유전체 벽(124)과 접촉하는 인접한 절연 층(112)의 측부면으로부터 측방향으로 리세싱된다. 또한, 3차원 메모리 디바이스(10)는 또한 기판(100)의 상단 표면으로부터 수직으로 연장되고 서로 측방향으로 분리된 메모리 필라(126)와, 기판(100)의 상단 표면으로부터 수직으로 연장되고 서로 측면으로 분리된 전도성 필라(128)를 포함하고, 각각의 메모리 필라(126)는 전극(E2), 전극(E2)을 둘러싸는 스위칭 층(SL), 및 스위칭 층(SL)을 둘러싸는 전극(E1)을 포함한다.
적층 구조물(ST)에서, 전계 효과 트랜지스터(FET)는, 게이트 층(118)의 일부; 상기 게이트 층(118)과 동일한 적층 층에 있고 게이트 층(118)의 상기 부분에 측방향으로 인접한 게이트 유전체 층(120) 및 채널 층(122)의 가장 가까운 부분; 게이트 층(118)의 상기 부분에 측방향으로 인접한 메모리 필라(126)의 전극(E1)의 가장 가까운 부분; 및 상기 메모리 필라(126)에 인접하고 게이트 층(118)의 상기 부분에 측방향으로 인접한, 전도성 필라(128)의 가장 가까운 부분에 의해 집합적으로 형성된다. 즉, 적층 구조물(ST)에서 하나의 전계 효과 트랜지스터는 하나의 게이트 층(118), 하나의 게이트 유전체 층(120), 하나의 채널 층(122), 하나의 전도성 필라(128) 및 하나의 메모리 필라(126)의 전극(E1)을 포함하는 것으로 간주될 수 있다. 일부 실시예에서, 하나의 전계 효과 트랜지스터에서, 게이트 층(118)은 전계 효과 트랜지스터의 게이트 단자로서 기능하고, 메모리 필라(126)의 전극(E1)은 전계 효과 트랜지스터의 드레인 단자로서 기능하며, 전도성 필라(128)는 전계 효과 트랜지스터의 소스 단자로서 기능한다. 하지만, 본 개시는 이에 제한되지 않는다. 일부 대안적인 실시예에서, 하나의 전계 효과 트랜지스터에서, 메모리 필라(126)의 전극(E1)은 전계 효과 트랜지스터의 소스 단자로서 기능하고, 전도성 필라(128)는 전계 효과 트랜지스터의 드레인 단자로서 기능한다. 또한, 위에서 언급한 바와 같이, 스위칭 층(SL)은 전극(E1)과 전극(E2) 사이에 전압 차이를 생성함으로써 다중 논리 상태를 저장하도록 구성될 수 있어서, 하나의 메모리 필라(126)에서, 하나의 전계 효과 트랜지스터에 접속된 전극(E1)의 일부, 전극(E1)의 상기 부분에 측방향으로 인접한 스위칭 층(SL)의 가장 가까운 부분, 및 전극(E1)의 상기 부분에 측방향으로 인접한 전극(E2)의 가장 가까운 부분이 집합적으로 저장 요소를 형성한다. 이와 같이, 도 13c에 도시된 바와 같이, 하나의 전계 효과 트랜지스터와 하나의 전계 효과 트랜지스터에 접속된 하나의 저장 요소는 집합적으로 메모리 셀(MC)을 형성한다. 구체적으로, 하나의 메모리 셀(MC)에서 전계 효과 트랜지스터 및 저장 요소는 대응하는 메모리 필라(126)의 전극(E1)을 통해 서로 접속된다. 즉, 하나의 메모리 셀(MC)에서, 메모리 필라(126)의 전극(E1)은 전계 효과 트랜지스터 및 저장 요소에 의해 공유된다. 또 다른 관점에서, 하나의 전계 효과 트랜지스터와 하나의 저장 요소를 갖는 메모리 셀(MC)은 일반적으로 1-트랜지스터 1-저항기(1-transistor 1-resistor; 1T1R) 구성으로 알려졌다. 즉, 메모리 셀(MC)은 1T1R 메모리 셀로 간주될 수 있다.
스위칭 층(SL)이 위상 변화 물질로 형성되는 그러한 실시예에서, 스위칭 층(SL)의 결정성은 전극(E1)과 전극(E2) 간의 전압 차에 의한 줄 발열에 의해 변화함에 따라, 스위칭 층(SL)은 다중 저항 상태 간에 스위칭될 수 있다. 이러한 실시예에서, 메모리 셀(MC)에서, 전계 효과 트랜지스터의 스위칭은 저장 요소의 한 단자(즉, 전극(E1))의 전압에 영향을 미치므로, 전계 효과 트랜지스터가 저장 요소에 대한 액세스를 결정할 수 있다. 따라서, 메모리 셀(MC)의 전계 효과 트랜지스터는 액세스 트랜지스터로 간주될 수 있다. 이들 실시예에서, 메모리 셀(MC)은 PCRAM(phase change random access memory) 셀로 간주된다.
스위칭 층(SL)이, 내부에 전도성 필라멘트가 형성될 수 있는 가변 저항 물질로 형성되는 그러한 실시예에서, 전극(E1)과 전극(E2) 사이에 전압 차를 생성하여 초래되는 전기장에 의해 스위칭 층(SL)에 전도성 필라멘트가 형성되거나 형성되지 않기 때문에, 스위칭 층(SL)은 다중 저항 상태 간에 스위칭될 수 있다. 이러한 실시예에서, 메모리 셀(MC)에서, 전계 효과 트랜지스터의 스위칭은 저장 요소의 한 단자(즉, 전극(E1))의 전압에 영향을 미치므로, 전계 효과 트랜지스터가 저장 요소에 대한 액세스를 결정할 수 있다. 따라서, 메모리 셀(MC)의 전계 효과 트랜지스터는 액세스 트랜지스터로 간주될 수 있다. 이들 실시예에서, 메모리 셀(MC)은 저항성 랜덤 액세스 메모리(resistive random access memory; RRAM) 셀로 간주된다.
또한, 도 13b, 도 13c 및 도 13d에 도시된 바와 같이, 메모리 셀(MC)의 스택은, 각 적층 구조물(ST)에서 Z 방향(즉, 수직 방향)을 따라 적층된 적층 층(각각 하나의 게이트 층(118), 하나의 게이트 유전체 층(120) 및 하나의 채널 층(122)을 포함함); 및 서로 인접하고 상기 적층 층에 인접한, 하나의 메모리 필라(126) 및 하나의 전도성 필라(128)에 의해 형성된다. 또한, 도 13a, 도 13b, 도 13c 및 도 13d에 도시된 바와 같이, 메모리 셀(MC)의 다중 스택은 X 방향(즉, 수평 방향) 및 Y 방향(즉, 수직 방향)을 따라 배열된다. 즉, 메모리 셀(MC)의 다중 스택은 행과 열의 어레이로 개별적으로 배열된다. 구체적으로, 메모리 셀(MC)의 다중 스택은 Y 방향을 따라 연장되는 다중 열과 X 방향을 따라 연장되는 다중 행을 갖도록 개별적으로 배열된다.
도 13b, 도 13c 및 도 13d에 도시된 바와 같이, 채널 층(122)은 Y 방향을 따라 메모리 셀(MC)의 대응하는 열에 의해 공유되고, 따라서 이러한 메모리 셀(MC)의 전도성 채널은 채널 층(122)의 상이한 섹션에 형성된다. 또한, 도 13b, 도 13c 및 도 13d에 도시된 바와 같이, 유전체 벽(130) 중 하나의 대향 측부에서 측방향으로 인접한 메모리 셀(MC)은 유전체 벽(130) 중 하나에 의해 서로 분리된다. 즉, 유전체 벽(130) 중 하나의 대향 측부에서 측방향으로 인접한 메모리 셀(MC)의 게이트 층(118)은 물리적으로 그리고 전기적으로 서로 분리되어 있다. 다시 말하면, 유전체 벽(130) 중 하나의 대향 측부에서 측방향으로 인접한 메모리 셀(MC)은 2개의 별개의 독립적인 게이트 층(118)을 포함한다. 결과적으로, 3차원 메모리 디바이스(10)에서, 유전체 벽(130) 중 하나의 대향 측부에서 측방향으로 인접한 메모리 셀들 간의 교란(disturbance)이 효과적으로 방지될 수 있다. 또한, 도 13b, 도 13c 및 도 13d에 도시된 바와 같이, 유전체 벽(124) 중 하나의 대향 측부에서 측방향으로 인접한 메모리 셀(MC)은 유전체 벽(124) 중 하나에 의해 서로 분리된다. 즉, 유전체 벽(124) 중 하나의 일 측부에 있는 하나의 메모리 셀(MC) 내의 메모리 필라(126) 및 전도성 필라(128)는, 하나의 메모리 셀(MC)에 측방향으로 인접하고 유전체 벽(124) 중 하나의 또 다른 측부에 있는 또 다른 메모리 셀(MC) 내의 메모리 필라(126) 및 전도성 필라(128)와 물리적 그리고 전기적으로 분리된다. 즉, 유전체 벽(124) 중 하나의 대향 측부에 있는 측방향으로 인접한 메모리 셀(MC)은 각각 자신의 소스 단자 및 드레인 단자 쌍을 갖는다. 결과적으로, 3차원 메모리 디바이스(10)에서, 유전체 벽(124) 중 하나의 대향 측부에서 측방향으로 인접한 메모리 셀들 간의 교란이 효과적으로 방지될 수 있다.
또한, 도시되지 않았지만, 3차원 메모리 디바이스(10)는 메모리 필라(126) 및 전도성 필라(128)에 전기적으로 접속된 비트 라인 및 소스 라인을 더 포함한다. 일부 실시예에서, 메모리 셀(MC)의 각 스택 내의 메모리 필라(126)의 전극(E2) 및 전도성 필라(128)는 각각 비트 라인 중 하나 및 소스 라인 중 하나에 접속된다. 하지만, 본 개시는 이에 제한되지 않는다. 일부 대안적인 실시예에서, 메모리 셀(MC)의 각 스택 내의 메모리 필라(126)의 전극(E2) 및 전도성 필라(128)는 각각 소스 라인 중 하나 및 비트 라인 중 하나에 접속된다. 일부 실시예에서, 비트 라인 및 소스 라인은 X 방향을 따라 연장된다. 일부 실시예들에서, 메모리 셀들(MC)의 인접한 스택들 내의 메모리 필라들(126)의 전극들(E2) 및 전도성 필라들(128)은 상이한 비트 라인들 및 상이한 소스 라인들에 접속될 수 있다. 따라서, 메모리 셀(MC)의 인접한 스택 내의 메모리 셀(MC)은 상이한 비트 라인 및 상이한 소스 라인에 의해 제어될 수 있으며, 이에 의해 메모리 셀(MC)의 인접한 스택 내의 메모리 셀들(MC) 간의 교란이 감소될 수 있다. 메모리 셀(MC)의 인접한 스택 내의 메모리 필라(126)의 전극(E2) 및 전도성 필라(128)가 상이한 비트 라인과 상이한 소스 라인에 접속되는 실시예에서, 비트 라인과 소스 라인은 기판(100)의 반대쪽에 배치된다. 예를 들어, 소스 라인은 기판(100) 아래로 연장되는 반면, 비트 라인은 적층 구조물(ST) 위로 연장된다. 또 다른 예로서, 소스 라인은 적층 구조물(ST) 위로 연장되는 반면, 비트 라인은 기판(100) 아래로 연장된다. 하지만, 본 개시는 이에 제한되지 않는다. 일부 대안적인 실시예에서, 비트 라인 및 소스 라인은 기판(100)의 동일한 측부에 배치될 수 있다. 이러한 실시예에서, 비트 라인과 소스 라인은 Y 방향을 따라 교대로 배열되고, 각 비트 라인은 동일한 행의 메모리 필라(126)의 전극(E2)에 전기적으로 접속되며, 각각의 소스 라인은 동일한 열의 전도성 필라(128)에 전기적으로 접속된다.
또한, 본 방법의 단계들이 일련의 동작들 또는 이벤트들로서 예시되고 설명되지만, 그러한 동작들 또는 이벤트들의 예시된 순서가 제한의 의미로 해석되어서는 안 된다는 것을 인식될 것이다. 또한, 예시된 모든 프로세스 또는 단계가 본 개시의 하나 이상의 실시예를 구현하는 데 필요한 것은 아니다.
도 14는 도 13a, 도 13b, 도 13c, 및 도 13d에 도시된 3차원 메모리 디바이스의 등가 회로도이다.
도 13b, 도 13c, 도 13d 및 도 14를 참조하면, 도 13b, 도 13c, 도 13d에 도시된 각 적층 구조물(ST)의 게이트 층(118)은 도 14에 도시된 바와 같이 워드 라인(WL)으로서 기능한다. 도 13b, 도 13c, 도 13d에 도시된 메모리 셀들(MC) 중 하나에서 게이트 층(118), 게이트 유전체 층(120), 채널 층(122), 전도성 필라(128) 및 메모리 필라(126)의 전극(E1)을 포함하는 전계 효과 트랜지스터는 도 14의 트랜지스터(T)로 도시되어 있다. 일부 실시예에서, 도 13b, 도 13c, 도 13d에 도시된 메모리 셀(MC) 중 하나 내의 전계 효과 트랜지스터의 게이트 층(118)은 도 14에 도시된 바와 같이 트랜지스터(T)의 게이트 단자(G)로서 기능하고, 도 13b, 도 13c, 도 13d에 도시된 메모리 셀들(MC) 중 하나 내의 전계 효과 트랜지스터의 메모리 필라(126)의 전극(E1)은 도 14에 도시된 바와 같이 트랜지스터(T)의 드레인 단자(D)로서 기능할 수 있으며, 도 13b, 도 13c, 도 13d에 도시된 메모리 셀(MC) 중 하나 내의 전계 효과 트랜지스터의 전도성 필라(128)는 도 14에 도시된 바와 같이 트랜지스터(T)의 소스 단자(S)로서 기능할 수 있다. 도 14에 도시된 바와 같이, 각 워드 라인(WL)은 Y 방향을 따라 트랜지스터(T)의 대응하는 열의 게이트 단자(G)를 접속한다. 일부 실시예에서, 도 13a에 도시된 바와 같이 메모리 셀들(MC) 중 하나에서 전도성 필라(128) 및 메모리 필라(126)의 전극 E1은 도 14에 도시된 바와 같이 Z 방향을 따라 적층된 트랜지스터 T의 소스 단자(S) 및 드레인 단자(D)에 별도로 접속된다. 또한, 도 13b, 도 13c, 도 13d에 도시된 메모리 셀(MC) 중 하나 내의 메모리 필라(126)의 전극(E1), 전극(E2), 및 전극(E1)과 전극(E2) 사이에 개재된 스위칭 층(SL)에 의해 집합적으로 형성된 저장 요소는 도 14에서 가변 저항기(R)로 예시된다. 도 14에 도시된 바와 같이, 트랜지스터(T)의 드레인 단자(D)는 가변 저항기(R)의 단부에 결합된다. 도 14에 도시된 바와 같이, 하나의 트랜지스터(T), 및 하나의 트랜지스터(T)에 접속된 하나의 가변 저항기(R)는 집합적으로 메모리 셀(MC)을 형성한다. 도 14에 도시된 바와 같이, 메모리 셀(MC)의 각 스택의 트랜지스터(T)의 게이트 단자(G)는 워드 라인(WL) 중 하나에 각각 접속된다. 또한, 도 14에 도시된 바와 같이, X 방향을 따라 메모리 셀(MC)의 인접한 스택들의 게이트 단자(G)는 각각 상이한 워드 라인(WL)에 접속된다. 일부 실시예에서, 메모리 셀(MC)의 각 스택 내의 트랜지스터(T)의 소스 단자(S)는 대응하는 전도성 필라(128)에 의해 함께 접속되고, 메모리 셀(MC)의 각 스택 내의 트랜지스터(T)의 드레인 단자(D)와 가변 저항기(R)는 메모리 필라(126)에 의해 함께 접속된다. 따라서, 메모리 셀들(MC)의 각 스택은 NOR-플래시 구성에 의해 접속된 것으로 간주될 수 있고, 3차원 메모리 디바이스(10)는 3차원 NOR 메모리 디바이스로 지칭될 수 있다.
도 15는 본 개시의 일부 실시예에 따른 반도체 구조물(20)을 도시하는 개략 단면도이다.
도 13a 내지 13d 및 도 15를 참조하면, 도 15에 도시된 반도체 구조물(20)은 도 13a 내지 13d를 참조하여 설명된 바와 같이 3차원 메모리 디바이스(10)를 포함한다. 3차원 메모리 디바이스(10)의 기판(100)이 에칭 정지 층인 실시예들에서, CMOS 집적 회로(LC)는 기판(100) 아래에 놓일 수 있고, CMOS 집적 회로(LC)는 또한 CMOS-언더-어레이(CMOS-under-array; CUA)라고 지칭될 수 있다. 도시되지 않았지만, 게이트 층(118), 메모리 필라(126) 및 전도성 필라(128)는 CMOS 집적 회로(LC)로 라우팅될 수 있고, 3차원 메모리 디바이스(10)는 CMOS 집적 회로(LC)에 의해 제어될 수 있다.
일부 실시예에서, CMOS 집적 회로(LC)는 반도체 기판(200) 상에 구축된다. 반도체 기판(200)은 반도체 웨이퍼 또는 SOI(semiconductor-on-insulator) 웨이퍼일 수 있다. CMOS 집적 회로(LC)는 반도체 기판(200)의 표면 영역 상에 형성된 능동 요소를 포함할 수 있다. 일부 실시예에서, 능동 디바이스는 MOS(metal-oxide-semiconductor) 트랜지스터(202)를 포함한다. MOS 트랜지스터(202)는 각각 반도체 기판(200) 위에 형성된 게이트 구조물(204)을 포함할 수 있다. 일부 실시예에서, 게이트 구조물(204)은 게이트 전극(206), 게이트 유전체 층(208) 및 게이트 스페이서(210)를 포함한다. 게이트 유전체 층(208)은 게이트 전극(206)과 반도체 기판(200) 사이에 확산될(spread) 수 있고, 게이트 전극(206)의 측벽을 더 덮을 수도 있고 덮지 않을 수도 있다. 게이트 스페이서(210)는 게이트 전극(206) 및 게이트 유전체 층(208)을 측방향으로 둘러쌀 수 있다. 또한, MOS 트랜지스터(202)는 소스/드레인 영역(212)을 더 포함할 수 있다. 소스/드레인 영역(212)은 반도체 기판(200)에 형성될 수 있고, 게이트 구조물(204)의 대향 측부에 위치한다. 일부 실시예에서, 소스/드레인 영역(212)은 에피택셜 구조물일 수 있으며, 반도체 기판(200)의 표면으로부터 돌출될 수 있다. MOS 트랜지스터(202)가 반도체 기판(200)의 표면을 따라 전도성 채널(도시되지 않음)을 형성하는 평면형 MOS 트랜지스터로 도시되었지만, MOS 트랜지스터(202)는 대안적으로 핀형 MOS 트랜지스터(또는 finFE이라고 지칭됨), GAA(gate-all-around) FET 등일 수 있다는 점에 주목해야 한다.
일부 실시예에서, CMOS 집적 회로(LC)는 반도체 기판(200) 상에 적층된 유전체 층(214)을 더 포함하고, 유전체 층(214)의 스택에 형성된 콘택 플러그(216) 및 상호접속부(218)를 포함한다. 최하부 유전체 층(214)은 게이트 구조물(204)을 측방향으로 둘러싸고 소스/드레인 영역(212)을 덮을 수 있다. 콘택 플러그(216) 중 일부는 소스/드레인 영역(212)과의 전기적 접속을 수립하기 위해 유전체 층(214) 중 최하부 하나를 관통할 수 있는 반면, 다른 콘택 플러그(216)는 게이트 구조물(204) 상에 서서(stand on) 게이트 구조물(204)의 게이트 전극(206)에 전기적으로 접속될 수 있다. 상호접속부(218)는 콘택 플러그(216) 상에 확산될 수 있고, 콘택 플러그(216)에 전기적으로 접속된다. 상호접속부(218)는 전도성 트레이스 및 전도성 비아를 포함할 수 있다. 전도성 트레이스는 각각 유전체 층(214) 중 하나에 놓여있는 반면, 전도성 비아는 각각 하나 이상의 유전체 층(214)을 관통하고 하나 이상의 전도성 트레이스에 전기적으로 접속된다.
일부 실시예에서, 3차원 메모리 디바이스(10)는 유전체 층(214)의 스택 상에 배치된다. 이러한 실시예에서, 3차원 메모리 디바이스(10)의 게이트 층(118), 메모리 필라(126) 및 전도성 필라(128)는, 기판(100) 및 유전체 층(214) 중 최상부 유전체 층을 관통해 연장되는 전도성 경로(도시되지 않음)에 의해 유전체 층(214)의 스택 내의 상호접속부(218)로 라우팅될 수 있다. 예를 들어, 게이트 층(118)(워드 라인이라고도 함)은 상호접속부(218)의 일부에 의해 상호접속된 일부 활성 디바이스에 의해 형성된 워드 라인 구동기로 라우팅될 수 있고, 메모리 필라(126)의 전극(E2) 및 전도성 필라(128)는 상호접속부(218)의 또 다른 부분에 의해 상호접속된 다른 능동 디바이스에 의해 형성된 감지 증폭기로 라우팅될 수 있다.
도 16은 본 개시의 일부 대안적인 실시예에 따른 3차원 메모리 디바이스(30)의 개략적 평면도이다. 도 16에 도시된 3차원 메모리 디바이스(30)는 도 13c에 도시된 3차원 메모리 디바이스(10)와 유사하므로, 동일한 참조 번호가 사용되어 동일하거나 유사한 부분을 지칭하며, 그 상세한 설명은 여기서 생략될 것이다. 도 16에 도시된 3차원 메모리 디바이스(30)와 도 13c에 도시된 3차원 메모리 디바이스(10)의 차이점은 이하에서 설명될 것이다.
도 16을 참조하면, 3차원 메모리 디바이스(30)는 Z 방향을 따라 유전체 벽(124), 절연 층(112) 및 채널 층(122)을 관통하는 절연체(300)를 더 포함한다. 구체적으로, 각각의 절연체(300)는 대응하는 유전체 벽(124), 대응하는 절연 층(112) 및 대응하는 채널 층(122)을 관통해 수직으로 연장된다. 도 16에 도시된 바와 같이, 각각의 절연체(300)는 X 방향을 따라 대응하는 유전체 벽(124)의 대향 측부에서 2개의 인접한 채널 층(122)을 절단하도록(cut off) 측방향으로 연장된다. 즉, 절연체(300)는 X 방향을 따라 대응하는 유전체 벽(124)의 대향 측부에서 2개의 인접한 적층 구조물들(ST) 사이에서 측방향으로 연장된다. 또한, 도 16에 도시된 바와 같이, 절연체(300)는 Y 방향을 따라 메모리 셀들(MC)의 열에서 측면으로 인접한 메모리 셀들(MC) 사이에 형성된다. 이를 고려하여, Y 방향을 따라 메모리 셀(MC)의 각 열에서 측방향으로 인접한 메모리 셀(MC)의 채널 층(122)은 절연체(300) 중 하나에 의해 서로 분리된다. 즉, Y 방향을 따라 메모리 셀(MC)의 각 열에서 측방향으로 인접한 메모리 셀(MC)의 채널 층(122)은 물리적으로 그리고 전기적으로 서로 분리되어있다. 즉, Y 방향을 따라 메모리 셀(MC)의 각 열에서 측방향으로 인접한 메모리 셀(MC)은 2개의 개별 독립 채널 층(122)을 포함한다. 결과적으로, 3차원 메모리 디바이스(30)에서, Y 방향을 따라 메모리 셀들(MC)의 각 열에서 측방향으로 인접한 메모리 셀들 사이의 교란이 효과적으로 방지될 수 있다. 또 다른 관점에서, 도 16에 도시된 바와 같이, 각 메모리 셀(MC)의 메모리 필라(126) 및 전도성 필라(128)는 Y 방향을 따라 2개의 인접한 절연체들(300) 사이에 배치된다. 또한, 절연체(300)가 X 방향을 따라 대응하는 유전체 벽(124)의 대향 측부에서 메모리 셀(MC)의 2개의 인접한 열들 사이에서 측면으로 연장되기 때문에, 유전체 벽(124) 중 하나의 대향 측부에 있는 2개의 인접한 메모리 셀(MC)의 메모리 필라(126) 및 전도성 필라(128)는 Y 방향을 따라 동일한 2개의 인접한 절연체들(300) 사이에 배치된다. 9개의 전도성 필라(128)가 예시 목적으로 도 16에 제시되어 있지만, 당업자는 절연체(128)의 수가 도 16에 도시된 것보다 많을 수 있고, 수요 및/또는 설계 레이아웃에 따라 지정될 수 있음을 이해할 수 있다.
예시된 실시예에서, 절연체(300)는 X 방향을 따라 게이트 유전체 층(120)을 관통해 측방향으로 연장되지 않는다. 하지만, 본 개시는 이에 제한되지 않는다. 일부 대안적인 실시예에서, 각각의 절연체(300)는 X 방향을 따라 대응하는 유전체 벽(124)의 대향 측부에서 게이트 유전체 층(120)을 절단하도록 측방향으로 더 연장된다.
일부 실시예에서, 절연체(300)는 서로 측방향으로 분리된다. 도 16에 도시된 바와 같이, 절연체(300)는 Y 방향을 따라 연장되는 다수의 열을 가지도록 개별적으로 배열되고, 절연체(300)의 인접한 열은 X 방향을 따라 서로 이격된다. 예시된 실시예에서, 절연체(300)는 대응하는 메모리 필라(126) 및/또는 대응하는 전도성 필라(128)로부터 측방향으로 분리된다. 하지만, 본 개시는 이에 제한되지 않는다. 일부 대안적인 실시예에서, 절연체(300)는 대응하는 메모리 필라(126) 및/또는 대응하는 전도성 필라(128)와 접촉할 수 있다.
일부 실시예에서, 절연체(300)를 형성하는 방법은 다음 단계를 포함한다. 먼저, 도 6a 내지 도 9a, 도 6b 내지 도 9b, 도 6c 내지 도 9c 및 도 8d 내지 도 9d를 참조하여 설명한 바와 같이 메모리 필라들(126) 및 전도성 필라들(128)이 형성된 후, Z 방향을 따라 유전체 벽(124), 절연 층(112) 및 채널 층(122)을 관통하는 트렌치가 리소그래피 프로세스 및 에칭 프로세스를 사용하여 형성된다. 패터닝된 포토레지스트와 같은 마스크 패턴이 다층 스택(110) 위에 형성될 수 있다. 이후, 마스크 패턴을 에칭 마스크로 사용하여 유전체 벽(124), 절연 층(112) 및 채널 층(122)의 일부를 제거함으로써 에칭 프로세스가 수행되어 트렌치를 형성할 수 있다. 에칭 프로세스가 완료된 후, 마스크 패턴(예를 들어, 패터닝된 포토레지스트)은 애싱 또는 스트리핑과 같은 적절한 제거 프로세스에 의해 제거될 수 있다. 일부 실시예에 있어서, 에칭 프로세스는 이방성 건식 프로세스이다. 다음으로, 유전체 물질이 트렌치를 채우도록 형성된다. 유전체 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 테트라에틸오르토실리케이트(TEOS) 산화물, 도핑되지 않은 실리케이트 유리, 보로포스포실리케이트 유리(BPSG), 용융 실리카 유리(FSG), 포스포실리케이트 유리(PSG), 붕소-도핑된 실리콘 유리(BSG), 로우-k 유전체 물질, 다른 적절한 유전체 물질, 또는 이들의 조합을 포함할 수 있다. 예시적인 로우-k 유전체 물질은 FSG, 탄소-도핑된 실리콘 산화물, 블랙 다이아몬드®(캘리포니아주 산타클라라의 어플라이드 머티어리얼즈), 크세로겔, 에어로겔, 비정질 불화 탄소, 파릴렌, 벤조사이클로부텐(BCB), SiLK™(미시간주 미들랜드의 다우 케미컬), 폴리이미드, 다른 로우-k 유전체 물질 또는 이들의 조합을 포함한다. 여기서, 인접 메모리 셀들(MC) 사이의 절연체(300)에 사용되는 로우-k 유전체 물질은 인접 메모리 셀들(MC) 사이의 누화 또는 결합 간섭(coupling interference)을 감소시켜 3차원 메모리 디바이스(30)의 성능 및 신뢰성을 증가시킬 수 있다. 유전체 물질은 CVD 프로세스 또는 ALD 프로세스와 같은 적절한 퇴적 프로세스에 의해 형성될 수 있다. 유전체 물질이 형성된 후, 트렌치 외부의 유전체 물질의 일부를 제거하기 위해 CMP 프로세스, 에칭 프로세스 또는 이들의 조합과 같은 평탄화 프로세스가 수행될 수 있다. 일부 실시예에서, 평탄화 프로세스에 의해 제거된 유전체 물질의 부분은 최상부 절연 층(112)의 상단 표면, 유전체 벽(124)의 상단 표면, 메모리 필라(128)의 상단 표면, 및 전도성 필라(128)의 상당 표면 위에 있다. 일부 실시예에서, 평탄화 프로세스는 다층 스택(110) 및 유전체 벽(124)을 노출시켜서, 평탄화 프로세스가 완료된 후 다층 스택(110)의 상단 표면(예를 들어, 최상부 절연 층(112)의 상단 표면), 유전체 벽(124)의 상단 표면, 및 유전체 물질의 잔여 부분의 상단 표면이 서로 실질적으로 공면이거나 수평이 된다. 트렌치 내의 유전체 물질의 잔여 부분은 절연체(300)를 형성한다. 하지만, 본 개시는 이에 제한되지 않는다. 일부 대안적인 실시예에서, 절연체(300)를 형성하기 위한 단계는 메모리 필라(126) 및 전도성 필라(128)를 형성하기 위한 단계에 선행할 수 있다.
도 17은 본 개시의 일부 대안적인 실시예에 따른 3차원 메모리 디바이스의 개략적 평면도이다. 도 17에 도시된 3차원 메모리 디바이스(40)는 도 13c에 도시된 3차원 메모리 디바이스(10)와 유사하므로, 동일한 참조 번호가 사용되어 동일하거나 유사한 부분을 지칭하기 위해 사용되며, 그 상세한 설명은 여기서 생략될 것이다. 도 17에 도시된 3차원 메모리 디바이스(40)와 도 13c에 도시된 3차원 메모리 디바이스(10)의 차이점이 이하에서 설명된다.
도 17을 참조하면, 3차원 메모리 디바이스(40)에서 메모리 필라(126) 및 전도성 필라(128)는 채널 층(122)을 관통하지 않고 Z 방향을 따라 유전체 벽(124)을 관통한다. 즉, 각각의 메모리 셀(MC)에서, 메모리 필라(126) 및 전도성 필라(128)는 채널 층(122)에 의해 게이트 유전체 층(120)으로부터 측방향으로 분리된다. 또 다른 관점에서, 도 17에 도시된 바와 같이, 각 메모리 필라(126)는 일 측부면을 통해 대응하는 채널 층(122) 중 하나와 측방향으로 접촉하도록 형성되고, 각 전도성 필라(128)는 하나의 측부면을 통해 대응하는 채널 층(122) 중 하나와 측방향으로 접촉하도록 형성된다. 또한, 도 17에 도시된 바와 같이, 동일한 유전체 벽(124)에 배열된 메모리 필라(126) 및 전도성 필라(128)는 그러한 유전체 벽(124)에 의해 서로 측방향으로 분리된다. 또한, 도시되지는 않았지만, 3차원 메모리 디바이스(40)는 도 16을 참조하여 설명된 바와 같이 Y 방향을 따라 측방향으로 인접한 메모리 셀들(MC) 사이에 절연체(예를 들면, 300)를 더 포함할 수 있다.
도 1a 내지 17과 관련하여 전술한 실시예에서, 어레이의 동일한 행에 있는 메모리 필라(126)는 모두 서로 정렬되고, 어레이의 동일한 행에 있는 전도성 필라(128)는 모두 서로 정렬된다. 하지만, 본 개시는 이에 제한되지 않는다. 일부 대안적인 실시예에서, 메모리 필라(126)는 엇갈린 구성(staggered configuration)으로 배열될 수 있고, 전도성 필라(128)는 엇갈린 구성으로 배열될 수 있다. 이하, 도 18과 관련하여 3차원 메모리 디바이스의 다른 구성이 논의될 것이다.
도 18은 본 개시의 일부 대안적인 실시예에 따른 3차원 메모리 디바이스의 개략적 평면도이다. 도 18에 도시된 3차원 메모리 디바이스(50)는 도 13c에 도시된 3차원 메모리 디바이스(10)와 유사하므로, 동일한 참조 번호가 사용되어 동일하거나 유사한 부분을 지칭하며, 그 상세한 설명은 생략될 것이다. 도 18에 도시된 3차원 메모리 디바이스(50)와 도 13c에 도시된 3차원 메모리 디바이스(10)의 차이점이 이하에서 설명된다.
도 18을 참조하면, 3차원 메모리 디바이스(50)에서, 메모리 필라(126)는 엇갈린 구성으로 형성되고 전도성 필라(128)는 엇갈린 구성으로 형성된다. 구체적으로, 메모리 필라(126) 및 전도성 필라(128)의 열은 일 방향(예를 들어, Y 방향)을 따라 메모리 필라(126) 및 전도성 필라(128)의 인접한 열로부터 오프셋된다. 예를 들어, 메모리 필라(126) 및 전도성 필라(128)의 짝수 열은 Y 방향을 따라 메모리 필라(126) 및 전도성 필라(128)의 홀수 열로부터 오프셋된다. 일부 실시예에서, 도 18에 도시된 바와 같이, 메모리 필라(126) 및 전도성 필라(128)의 열은 실질적으로 동일한 오프셋 양만큼 Y 방향을 따라 메모리 필라(126) 및 전도성 필라(128)의 인접한 열로부터 오프셋된다. 또한, 도시되지는 않았지만, 3차원 메모리 디바이스(50)는 메모리 필라(126)의 전극(E2) 및 전도성 필라(128)에 전기적으로 접속된 비트 라인 및 소스 라인을 더 포함한다. 메모리 필라(126) 및 전도성 필라(128)의 열이 다른 열로부터 교대로 오프셋되는 일부 실시예에서, 메모리 셀(MC)의 인접한 스택들 내의 메모리 필라(126)의 전극(E2)은 상이한 비트 라인들에 접속될 수 있고, 메모리 셀(MC)의 인접한 스택들 내의 전도성 필라(128)는 상이한 소스 라인들에 접속될 수 있다. 일부 실시예에서, 소스 라인 및 비트 라인은 모두 적층 구조물(ST) 위로 연장된다. 하지만, 본 개시는 이에 제한되지 않는다. 일부 대안적인 실시예에서, 비트 라인 및 소스 라인은 기판(100)의 대향 측부 상에 배치된다. 또한, 도시되지는 않았지만, 3차원 메모리 디바이스(50)는 도 16을 참조하여 설명된 바와 같이 Y 방향을 따라 측방향으로 인접한 메모리 셀들(MC) 사이에 절연체를 더 포함할 수 있다.
도 1a 내지 18과 관련하여 전술한 실시예에서, 유전체 벽(130)은 3차원 메모리 디바이스(10, 30-50) 내의 트렌치(TR2)를 채우도록 배치되어, 유전체 벽(130) 중 하나의 대향 측부에서 측방향으로 인접한 메모리 셀(MC)이 2개의 별개의 독립적인 게이트 층(118)을 포함한다. 하지만, 본 개시는 이에 제한되지 않는다. 일부 대안적인 실시예에서, 트렌치(TR2)는 전도성 물질로 채워진다. 이하에서, 도 19 및 도 20을 참조하여 3차원 메모리 디바이스의 다른 구성이 논의될 것이다.
도 19는 본 개시의 일부 대안적인 실시예에 따른 3차원 메모리 디바이스의 개략적 단면도이다. 도 20은 본 개시의 일부 대안적인 실시예에 따른 3차원 메모리 디바이스의 개략적 평면도이다. 도 20은 도 19에 도시된 라인 B-B'를 따른 개략적 평면도이다. 도 19 및 도 20에 도시된 3차원 메모리 디바이스(60)는 도 13b 및 도 13c에 도시된 3차원 메모리 디바이스(10)와 유사하므로, 동일한 참조 번호가 사용되어 동일하거나 유사한 부분을 지칭하며, 그 상세한 설명은 본 개시에서 생략될 것이다. 도 19 및 도 20에 도시된 3차원 메모리 디바이스(60)와 도 13b 및 도 13c에 도시된 3차원 메모리 디바이스(10) 간의 차이점이 이하에서 설명될 것이다.
도 19 및 도 20을 참조하면, 트렌치(TR2)를 채우도록 전도성 벽(400)이 형성된다. 도 19 및 도 20에 도시된 바와 같이, 전도성 벽(400)은 트렌치(TR2)에 의해 노출된 절연 층(112)의 측부면 및 트렌치(TR2)에 의해 노출된 게이트 층(118)의 측부면과 접촉한다. 즉, 전도성 벽(400)은 유전체 벽(124)과 접촉하는 대응하는 절연 층(112)의 또 다른 측부면에 대향하는 대응하는 절연 층(112)의 측부면과 접촉하고, 게이트 유전체 층(120)과 접촉하는 대응하는 게이트 층(118)의 또 다른 측부면에 대향하는 대응하는 게이트 층(118)의 측부면과 접촉한다. 또 다른 관점에서, 전도성 벽(400) 중 하나의 대향 측부에서 측방향으로 인접한 메모리 셀(MC)의 게이트 층(118)은 전도성 벽(400) 중 하나에 의해 서로 전기적으로 접속된다. 즉, 전도성 벽(400) 중 하나의 대향 측부에서 측방향으로 인접한 메모리 셀(MC)의 게이트 층(118)은 독립적이지 않다.
일부 실시예에서, 전도성 벽(400) 및 게이트 층(118)은 동일한 프로세스 단계에서 형성된다. 구체적으로, 일부 실시예에서, 간극(G)이 형성된 후(도 11a, 도 11b, 도 11c 및 도 11d를 참조하여 설명된 바와 같음), 전도성 벽(400) 및 게이트 층(118)은, 트렌치(TR2)와, 절연 층들(112) 사이의 간극(G)을 채우기 위해 기판(100) 위에 게이트 물질을 퇴적하고; 그런 다음, 트렌치(TR2) 외부의 게이트 물질의 부분을 제거하기 위해 CMP 프로세스, 에칭 프로세스 또는 이들의 조합과 같은 평탄화 프로세스를 수행함으로써 형성된다. 게이트 물질은 CVD 프로세스 또는 ALD 프로세스에 의해 퇴적될 수 있다. 일부 실시예에서, 평탄화 프로세스에 의해 제거되는 게이트 물질의 부분은 적층 구조물(ST)의 최상부 절연 층(112)의 상단 표면 위에 있다. 즉, 평탄화 프로세스는 적층 구조물(ST)을 노출시켜서, 평탄화 프로세스가 완료된 후 적층 구조물(ST)의 상단 표면(예를 들어, 최상부 절연 층(112)의 상단 표면) 및 게이트 물질의 잔여 부분의 상단 표면이 서로 실질적으로 공면이거나 수평이 된다. 절연 층(112)에 의해 덮여 있고 절연 층들(112) 사이에 있는 게이트 물질의 잔여 부분의 일부 부분은 게이트 층(118)을 형성하고, 절연 층(112)에 의해 덮이지 않은 게이트 물질의 잔여 부분의 다른 부분은 전도성 벽(400)을 형성한다. 이러한 실시예에서, 전도성 벽(400) 및 게이트 층(118)은 동일한 물질로 형성된다. 하지만, 본 개시는 이에 제한되지 않는다. 일부 대안적인 실시예에서, 전도성 벽(400) 및 게이트 층(118)은 상이한 물질로 형성될 수 있다. 이러한 실시예에서, 전도성 벽(400) 및 게이트 층(118)은 별도의 프로세스 단계에서 형성될 수 있다.
실시예에 따라, 본 개시는 3차원 메모리 디바이스를 제공하며, 3차원 메모리 디바이스는, 수직 방향을 따라 적층된 적층 층을 포함하는 적층 구조물 - 적층 층 각각은 게이트 층, 게이트 유전체 층 및 채널 층을 포함하고, 게이트 층, 게이트 유전체 층 및 채널 층은 수직 방향에 수직인 수평 방향을 따라 각각 연장되며, 게이트 유전체 층은 게이트 층과 채널 층 사이에 배치됨 -; 수직 방향을 따라 연장되고, 서로 측방향으로 분리되며, 적층 층 각각의 채널 층과 접촉하는 메모리 필라 - 메모리 필라 각각은 제1 전극, 스위칭 층 및 제2 전극을 포함하고, 스위칭 층은 제1 전극과 제2 전극 사이에 배치되고, 스위칭 층은 제1 전극을 둘러싸며, 제2 전극은 스위칭 층을 둘러쌈 -; 및 수직 방향을 따라 연장되고 서로 측방향으로 분리되며 적층 층 각각의 채널 층과 접촉하는 전도성 필라를 포함하고, 메모리 필라와 전도성 필라는 수평 방향을 따라 교대로 배열된다. 일부 실시예에서, 메모리 필라는 수직 방향을 따라 적층 층 각각의 채널 층을 관통하고, 전도성 필라는 수직 방향을 따라 적층 층 각각의 채널 층을 관통한다. 일부 실시예에서, 메모리 필라의 제2 전극은 적층 층 각각의 게이트 유전체 층과 접촉하고, 전도성 필라는 적층 층 각각의 게이트 유전체 층과 접촉한다. 일부 실시예에서, 메모리 필라와 전도성 필라는 적층 층 각각의 채널 층에 의해 서로 측방향으로 분리된다. 일부 실시예에서, 메모리 필라는 적층 층 각각의 채널 층에 의해 적층 층 각각의 게이트 유전체 층으로부터 측방향으로 분리되고, 전도성 필라는 적층 층 각각의 채널 층에 의해 적층 층 각각의 게이트 유전체 층으로부터 측방향으로 분리된다. 일부 실시예에서, 3차원 메모리 디바이스는 수직 방향을 따라 적층 층 각각의 채널 층을 관통하고 서로 측방향으로 분리된 절연체를 더 포함한다. 일부 실시예에서, 서로 인접한 메모리 필라 중 하나와 전도성 필라 중 하나는 2개의 인접한 절연체들 사이에 배치된다.
실시예에 따라, 본 개시는 또 다른 3차원 메모리 디바이스를 제공하고, 이 3차원 메모리 디바이스는, 기판 상에 배치되고 측방향으로 이격된 제1 적층 구조물 및 제2 적층 구조물 - 제1 적층 구조물은 수직으로 교대로 적층된 제1 절연 층 및 제1 게이트 층을 포함하고, 제2 적층 구조물은 수직으로 교대로 적층된 제2 절연 층 및 제2 게이트 층을 포함함 -; 제1 게이트 층을 제2 게이트 층으로부터 분리하는 제1 유전체 벽; 제1 게이트 층 옆에 있고 각각 2개의 인접한 제1 절연 층들 사이에 국한된(localized) 제1 게이트 유전체 층; 제1 게이트 유전체 층 옆에 있고 각각 2개의 인접한 제1 절연 층 사이에 국한된 제1 채널 층; 제2 게이트 층 옆에 있고 각각 2개의 인접한 제2 절연 층들 사이에 국한된 제2 게이트 유전체 층; 제2 게이트 유전체 층 옆에 있고 각각 2개의 인접한 제2 절연 층들 사이에 국한된 제2 채널 층; 제1 채널 층 및 제2 채널 층과 각각 접촉하는 제1 메모리 필라 및 제2 메모리 필라 - 제1 메모리 필라 및 제2 메모리 필라 각각은 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이의 제1 스위칭 층을 포함함; 및 제1 메모리 필라 및 제2 메모리 필라와 각각 그리고 측방향으로 교번하며 제1 채널 층 및 제2 채널 층과 또한 각각 접촉하는 제1 전도성 필라 및 제2 전도성 필라를 포함한다. 일부 실시예에서, 제1 유전체 벽은 제1 절연 층의 제1 측부면, 제2 절연 층의 제1 측부면, 제1 게이트 층의 제1 측부면, 및 제2 게이트 층의 제1 측부면과 접촉한다. 일부 실시예에서, 제 1 게이트 층의 제 2 측부면은 제 1 절연 층의 제 2 측부면으로부터 측방향으로 리세싱되고, 제1 게이트 유전체 층은 각각 제 1 게이트 층의 제 2 측부면과 접촉하고, 제 1 게이트 층의 제 2 측부면은 제 1 게이트 층의 제 1 측부면에 대향하고, 제 1 절연 층의 제 2 측부면은 제 1 절연 층의 제 1 측부면에 대향하며; 제 2 게이트 층의 제 2 측부면은 제 2 절연 층의 제 2 측부면으로부터 측방향으로 리세싱되고, 제 2 게이트 유전체 층은 제 2 게이트 층의 제 2 측부면과 각각 접촉하고, 제 2 게이트 층의 제 2 측부면은 제 2 게이트 층의 제 1 측부면에 대항하며, 제 2 절연 층의 제 2 측부면은 제 2 절연 층의 제 1 측부면에 대향한다. 일부 실시예에서, 3차원 메모리 디바이스는, 제1 절연 층의 제2 측부면 및 제1 채널 층의 측부면과 접촉하는, 기판 상의 제2 유전체 벽; 및 제2 절연 층의 제2 측부면 및 제2 채널 층의 측부면과 접촉하는, 기판 상의 제3 유전체 벽을 더 포함한다. 일부 실시예에서, 제1 메모리 필라 및 제1 전도성 필라는 제2 유전체 벽과 제1 채널 층을 수직으로 관통하고, 제2 메모리 필라 및 제2 전도성 필라는 제3 유전체 벽 및 제2 채널 층을 수직으로 관통한다. 일부 실시예에서, 제1 전도성 필라들은 제1 채널 층을 관통하지 않고 제2 유전체 벽을 수직으로 관통하고, 제2 전도성 필라는 제2 채널 층을 관통하지 않고 제3 유전체 벽을 수직으로 관통한다. 일부 실시예에서, 3차원 메모리 디바이스는, 기판 상의 제1 절연체, 제2 유전체 벽 및 제1 채널 층을 수직으로 관통하고 서로 측면으로 분리된, 기판 상의 제1 절연체; 및 제3 유전체 벽 및 제2 채널 층을 수직으로 관통하고 서로 측방향으로 분리된, 기판 상의 제2 절연체를 더 포함한다. 일부 실시예에서, 서로 인접한 제1 메모리 필라 중 하나와 제1 전도성 필라 중 하나는 2개의 인접한 제1 절연체들 사이에 배치되고; 서로 인접한 제2 메모리 필라 중 하나와 제2 전도성 필라 중 하나는 2개의 인접한 제2 절연체들 사이에 배치된다. 일부 실시예에서, 제1 게이트 층 각각, 제2 게이트 층 각각, 제1 게이트 유전체 층 각각, 제1 채널 층 각각, 제2 게이트 유전체 층 각각, 및 제2 채널 층 각각은 제1 방향을 따라 기판 위에 측방향으로 연장되고; 제1 게이트 층 각각은 제1 방향에 수직인 제2 방향을 따라 제1 유전체 벽과 제1 게이트 유전체 층 중 하나 사이에 측방향으로 배치되고; 제1 게이트 유전체 층 각각은 제2 방향을 따라 제1 게이트 층 중 하나와 제1 채널 층 중 하나 사이에 측방향으로 배치되고; 제2 게이트 층 각각은 제2 방향을 따라 제1 유전체 벽과 제2 게이트 유전체 층 중 하나 사이에 측방향으로 배치되며; 제2 게이트 유전체 층 각각은 제2 방향을 따라 제2 게이트 층 중 하나와 제2 채널 층 중 하나 사이에 측방향으로 배치된다.
실시예에 따라, 본 개시는, 3차원 메모리 디바이스의 제조 방법을 제공하고, 이 방법은, 기판 상에 다층 스택을 형성하는 단계 - 다층 스택은 기판 상에 수직으로 교대로 적층된 절연 층 및 희생 층을 포함함 -; 다층 스택을 수직으로 관통하는 제1 트렌치를 형성하는 단계; 제1 트렌치에 의해 노출된 희생 층의 일부를 제거하여 리세스를 형성하는 단계 - 리세스 각각은 2개의 인접한 절연 층들 사이에 형성됨 -; 리세스에 의해 노출된 희생 층의 잔여 부분의 측부면을 덮도록 리세스에 게이트 유전체 층을 형성하는 단계; 게이트 유전체 층과 접촉하도록 리세스에 채널 층을 형성하는 단계; 제1 트렌치를 유전체 물질로 채워 유전체 벽을 형성하는 단계; 유전체 벽을 수직으로 관통하는 메모리 필라를 형성하는 단계 - 메모리 필라 각각은 제1 전극, 스위칭 층 및 제2 전극을 포함하고, 스위칭 층은 제1 전극을 둘러싸며, 제2 전극은 스위칭 층을 둘러쌈 -; 유전체 벽을 수직으로 관통하는 전도성 필라를 형성하는 단계; 및 희생 층의 잔여 부분을 게이트 층으로 대체하는 단계를 포함한다. 일부 실시예에서, 절연 층 및 희생 층은 상이한 에칭 선택성을 갖는 물질을 포함한다. 일부 실시예에서, 제조 방법은 유전체 벽 및 채널 층을 수직으로 관통하는 절연체를 형성하는 단계를 더 포함한다. 일부 실시예에서, 희생 층의 잔여 부분을 게이트 층으로 대체하는 단계는, 다층 스택을 수직으로 관통하는 제2 트렌치를 형성하는 단계; 제2 트렌치를 통해 희생 층의 잔여 부분을 제거하여 간극을 형성하는 단계 - 각각의 간극은 2개의 인접한 절연층들 사이에 형성됨 -; 및 간극에 게이트 층을 형성하는 단계를 포함한다.
전술된 설명은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 다수의 실시예들의 피처를 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조물을 설계하고 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 또한, 당업자는 등가의 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며, 본 개시의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
<부 기>
1.3차원 메모리 디바이스에 있어서,
수직 방향을 따라 적층된 적층 층(stacking layers)을 포함하는 적층 구조물 - 상기 적층 층 각각은 게이트 층, 게이트 유전체 층 및 채널 층을 포함하고, 상기 게이트 층, 상기 게이트 유전체 층 및 상기 채널 층은 상기 수직 방향에 수직인 수평 방향을 따라 각각 연장되며, 상기 게이트 유전체 층은 상기 게이트 층과 상기 채널 층 사이에 배치됨 -;
상기 수직 방향을 따라 연장되고, 서로 측방향으로 분리되며, 상기 적층 층 각각의 채널 층과 접촉하는 메모리 필라(memory pillars) - 상기 메모리 필라 각각은 제1 전극, 스위칭 층, 및 제2 전극을 포함하고, 상기 스위칭 층은 상기 제1 전극과 상기 제2 전극 사이에 배치되고, 상기 스위칭 층은 상기 제1 전극 주위를 랩핑(wrap)하며, 상기 제2 전극은 상기 스위칭 층 주위를 랩핑함 -; 및
상기 수직 방향을 따라 연장되고 서로 측방향으로 분리되며 상기 적층 층 각각의 채널 층과 접촉하는 전도성 필라
를 포함하고,
상기 메모리 필라와 상기 전도성 필라는 상기 수평 방향을 따라 교대로 배열되는 것인, 3차원 메모리 디바이스.
2. 제1항에 있어서,
상기 메모리 필라는 상기 수직 방향을 따라 상기 적층 층 각각의 채널 층을 관통하고, 상기 전도성 필라는 상기 수직 방향을 따라 상기 적층 층 각각의 채널 층을 관통하는 것인, 3차원 메모리 디바이스.
3. 2항에 있어서,
상기 메모리 필라의 제2 전극은 상기 적층 층 각각의 게이트 유전체 층과 접촉하고, 상기 전도성 필라는 상기 적층 층 각각의 게이트 유전체 층과 접촉하는 것인, 3차원 메모리 디바이스.
4. 제2항에 있어서,
상기 메모리 필라와 상기 전도성 필라는 상기 적층 층 각각의 채널 층에 의해 서로 측방향으로 분리되는 것인, 3차원 메모리 디바이스.
5. 제1항에 있어서,
상기 메모리 필라는 상기 적층 층 각각의 채널 층에 의해 상기 적층 층 각각의 게이트 유전체 층으로부터 측방향으로 분리되고, 상기 전도성 필라는 상기 적층 층 각각의 채널 층에 의해 상기 적층 층 각각의 게이트 유전체 층으로부터 측방향으로 분리되는 것인, 3차원 메모리 디바이스.
6. 제1항에 있어서,
상기 수직 방향을 따라 상기 적층 층 각각의 채널 층을 관통하고 서로 측방향으로 분리된 절연체를 더 포함하는, 3차원 메모리 디바이스.
7. 제6항에 있어서,
서로 인접한 상기 메모리 필라 중 하나와 상기 전도성 필라 중 하나는 2개의 인접한 절연체 사이에 배치되는 것인, 3차원 메모리 디바이스.
8. 3차원 메모리 디바이스에 있어서,
기판 상에 배치되고 측방향으로 이격된 제1 적층 구조물 및 제2 적층 구조물 - 상기 제1 적층 구조물은 수직으로 교대로 적층된 제1 절연 층 및 제1 게이트 층을 포함하고, 상기 제2 적층 구조물은 수직으로 교대로 적층된 제2 절연 층 및 제2 게이트 층을 포함함 -;
상기 제1 게이트 층을 상기 제2 게이트 층으로부터 분리하는 제1 유전체 벽;
상기 제1 게이트 층 옆에 있고 각각 2개의 인접한 제1 절연 층 사이에 국한된(localized) 제1 게이트 유전체 층;
상기 제1 게이트 유전체 층 옆에 있고 각각 2개의 인접한 제1 절연 층 사이에 국한된 제1 채널 층;
상기 제2 게이트 층 옆에 있고 각각 2개의 인접한 제2 절연 층 사이에 국한된 제2 게이트 유전체 층;
상기 제2 게이트 유전체 층 옆에 있고 각각 2개의 인접한 제2 절연 층 사이에 국한된 제2 채널 층;
상기 제1 채널 층 및 상기 제2 채널 층과 각각 접촉하는 제1 메모리 필라 및 제2 메모리 필라 - 상기 제1 메모리 필라 및 상기 제2 메모리 필라 각각은 제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이의 제1 스위칭 층을 포함함 -; 및
상기 제1 메모리 필라 및 상기 제2 메모리 필라와 각각 그리고 측방향으로 교번하며 상기 제1 채널 층 및 상기 제2 채널 층과 또한 각각 접촉하는 제1 전도성 필라 및 제2 전도성 필라
를 포함하는, 3차원 메모리 디바이스.
9. 제8항에 있어서,
상기 제1 유전체 벽은 상기 제1 절연 층의 제1 측부면, 상기 제2 절연 층의 제1 측부면, 상기 제1 게이트 층의 제1 측부면, 및 상기 제2 게이트 층의 제1 측부면과 접촉하는 것인, 3차원 메모리 디바이스.
10. 제9항에 있어서,
상기 제1 게이트 층의 제2 측부면은 상기 제1 절연 층의 제2 측부면으로부터 측방향으로 리세싱되고, 상기 제1 게이트 유전체 층은 각각 상기 제1 게이트 층의 제2 측부면과 접촉하고, 상기 제1 게이트 층의 제2 측부면은 상기 제1 게이트 층의 제1 측부면에 대향하고, 상기 제1 절연 층의 제2 측부면은 상기 제1 절연 층의 제1 측부면에 대향하며;
상기 제2 게이트 층의 제2 측부면은 상기 제2 절연 층의 제2 측부면으로부터 측방향으로 리세싱되고, 상기 제2 게이트 유전체 층은 상기 제2 게이트 층의 제2 측부면과 각각 접촉하고, 상기 제2 게이트 층의 제2 측부면은 상기 제2 게이트 층의 제1 측부면에 대항하며, 상기 제2 절연 층의 제2 측부면은 상기 제2 절연 층의 제1 측부면에 대향하는 것인, 3차원 메모리 디바이스.
11. 제10항에 있어서,
상기 제1 절연 층의 제2 측부면 및 상기 제1 채널 층의 측부면과 접촉하는, 상기 기판 상의 제2 유전체 벽; 및
상기 제2 절연 층의 제2 측부면 및 상기 제2 채널 층의 측부면과 접촉하는, 상기 기판 상의 제3 유전체 벽
을 더 포함하는, 3차원 메모리 디바이스.
12. 제11항에 있어서,
상기 제1 메모리 필라 및 상기 제1 전도성 필라는 상기 제2 유전체 벽과 제1 채널 층을 수직으로 관통하고, 상기 제2 메모리 필라 및 상기 제2 전도성 필라는 상기 제3 유전체 벽 및 상기 제2 채널 층을 수직으로 관통하는 것인, 3차원 메모리 디바이스.
13. 제11항에 있어서,
상기 제1 전도성 필라는 상기 제1 채널 층을 관통하지 않고 상기 제2 유전체 벽을 수직으로 관통하고, 상기 제2 전도성 필라는 상기 제2 채널 층을 관통하지 않고 상기 제3 유전체 벽을 수직으로 관통하는 것인, 3차원 메모리 디바이스.
14. 제11항에 있어서,
상기 제2 유전체 벽 및 상기 제1 채널 층을 수직으로 관통하고 서로 측면으로 분리된, 상기 기판 상의 제1 절연체; 및
상기 제3 유전체 벽 및 상기 제2 채널 층을 수직으로 관통하고 서로 측방향으로 분리된, 상기 기판 상의 제2 절연체
을 더 포함하는, 3차원 메모리 디바이스.
15. 제14항에 있어서,
서로 인접한 상기 제1 메모리 필라 중 하나와 상기 제1 전도성 필라 중 하나는 2개의 인접한 제1 절연체 사이에 배치되고;
서로 인접한 상기 제2 메모리 필라 중 하나와 상기 제2 전도성 필라 중 하나는 2개의 인접한 절연체 사이에 배치되는 것인, 3차원 메모리 디바이스.
16. 제8항에 있어서,
상기 제1 게이트 층 각각, 상기 제2 게이트 층 각각, 상기 제1 게이트 유전체 층 각각, 상기 제1 채널 층 각각, 상기 제2 게이트 유전체 층 각각, 및 상기 제2 채널 층 각각은 제1 방향을 따라 상기 기판 위에 측방향으로 연장되고;
상기 제1 게이트 층 각각은 상기 제1 방향에 수직인 제2 방향을 따라 상기 제1 유전체 벽과 제1 게이트 유전체 층 중 하나 사이에 측방향으로 배치되고;
상기 제1 게이트 유전체 층 각각은 상기 제2 방향을 따라 상기 제1 게이트 층 중 하나와 상기 제1 채널 층 중 하나 사이에 측방향으로 배치되고;
상기 제2 게이트 층 각각은 상기 제2 방향을 따라 상기 제1 유전체 벽과 상기 제2 게이트 유전체 층 중 하나 사이에 측방향으로 배치되며;
상기 제2 게이트 유전체 층 각각은 상기 제2 방향을 따라 상기 제2 게이트 층 중 하나와 상기 제2 채널 층 중 하나 사이에 측방향으로 배치되는 것인, 3차원 메모리 디바이스.
17. 방법에 있어서,
기판 상에 다층 스택을 형성하는 단계 - 상기 다층 스택은 상기 기판 상에 수직으로 교대로 적층된 절연 층 및 희생 층을 포함함 -;
상기 다층 스택을 수직으로 관통하는 제1 트렌치를 형성하는 단계;
리세스를 형성하도록 상기 제1 트렌치에 의해 노출된 상기 희생 층의 일부를 제거하는 단계 - 상기 리세스 각각은 2개의 인접한 절연 층 사이에 형성됨 -;
상기 리세스에 의해 노출된 상기 희생 층의 잔여 부분의 측부면을 덮도록 상기 리세스에 게이트 유전체 층을 형성하는 단계;
상기 게이트 유전체 층과 접촉하도록 상기 리세스에 채널 층을 형성하는 단계;
유전체 벽을 형성하도록 상기 제1 트렌치를 유전체 물질로 채우는 단계;
상기 유전체 벽을 수직으로 관통하는 메모리 필라를 형성하는 단계 - 상기 메모리 필라 각각은 제1 전극, 스위칭 층, 및 제2 전극을 포함하고, 상기 스위칭 층은 상기 제1 전극 주위를 랩핑하며, 상기 제2 전극은 상기 스위칭 층 주위를 랩핑함 -;
상기 유전체 벽을 수직으로 관통하는 전도성 필라를 형성하는 단계; 및
상기 희생 층의 잔여 부분을 게이트 층으로 대체하는 단계
를 포함하는, 방법.
18. 제17항에 있어서,
상기 절연 층과 상기 희생 층은 상이한 에칭 선택성을 가진 물질을 포함하는 것인, 방법.
19. 제17항에 있어서,
상기 유전체 벽 및 상기 채널 층을 수직으로 관통하는 절연체를 형성하는 단계를 더 포함하는, 방법.
20. 제17항에 있어서,
상기 희생 층의 잔여 부분을 상기 게이트 층으로 대체하는 단계는,
상기 다층 스택을 수직으로 관통하는 제2 트렌치를 형성하는 단계;
상기 제2 트렌치를 통해 상기 희생 층의 잔여 부분을 제거하여 간극(gaps)을 형성하는 단계 - 상기 간극 각각은 2개의 인접한 절연층 사이에 형성됨 -; 및
상기 간극에 상기 게이트 층을 형성하는 단계
를 포함하는 것인, 방법.

Claims (10)

  1. 3차원 메모리 디바이스에 있어서,
    수직 방향을 따라 적층된 적층 층(stacking layers)을 포함하는 적층 구조물 - 상기 적층 층 각각은 게이트 층, 게이트 유전체 층 및 채널 층을 포함하고, 상기 게이트 층, 상기 게이트 유전체 층 및 상기 채널 층은 상기 수직 방향에 수직인 수평 방향을 따라 각각 연장되며, 상기 게이트 유전체 층은 상기 게이트 층과 상기 채널 층 사이에 배치됨 -;
    상기 수직 방향을 따라 연장되고, 서로 측방향으로 분리되며, 상기 적층 층 각각의 채널 층과 접촉하는 메모리 필라(memory pillars) - 상기 메모리 필라 각각은 제1 전극, 스위칭 층, 및 제2 전극을 포함하고, 상기 스위칭 층은 상기 제1 전극과 상기 제2 전극 사이에 배치되고, 상기 스위칭 층은 상기 제1 전극 주위를 랩핑(wrap)하며, 상기 제2 전극은 상기 스위칭 층 주위를 랩핑함 -; 및
    상기 수직 방향을 따라 연장되고 서로 측방향으로 분리되며 상기 적층 층 각각의 채널 층과 접촉하는 전도성 필라
    를 포함하고,
    상기 메모리 필라와 상기 전도성 필라는 상기 수평 방향을 따라 교대로 배열되는 것인, 3차원 메모리 디바이스.
  2. 제1항에 있어서,
    상기 메모리 필라는 상기 수직 방향을 따라 상기 적층 층 각각의 채널 층을 관통하고, 상기 전도성 필라는 상기 수직 방향을 따라 상기 적층 층 각각의 채널 층을 관통하는 것인, 3차원 메모리 디바이스.
  3. 제2항에 있어서,
    상기 메모리 필라의 제2 전극은 상기 적층 층 각각의 게이트 유전체 층과 접촉하고, 상기 전도성 필라는 상기 적층 층 각각의 게이트 유전체 층과 접촉하는 것인, 3차원 메모리 디바이스.
  4. 제2항에 있어서,
    상기 메모리 필라와 상기 전도성 필라는 상기 적층 층 각각의 채널 층에 의해 서로 측방향으로 분리되는 것인, 3차원 메모리 디바이스.
  5. 제1항에 있어서,
    상기 메모리 필라는 상기 적층 층 각각의 채널 층에 의해 상기 적층 층 각각의 게이트 유전체 층으로부터 측방향으로 분리되고, 상기 전도성 필라는 상기 적층 층 각각의 채널 층에 의해 상기 적층 층 각각의 게이트 유전체 층으로부터 측방향으로 분리되는 것인, 3차원 메모리 디바이스.
  6. 제1항에 있어서,
    상기 수직 방향을 따라 상기 적층 층 각각의 채널 층을 관통하고 서로 측방향으로 분리된 절연체를 더 포함하는, 3차원 메모리 디바이스.
  7. 제6항에 있어서,
    서로 인접한 상기 메모리 필라 중 하나와 상기 전도성 필라 중 하나는 2개의 인접한 절연체들 사이에 배치되는 것인, 3차원 메모리 디바이스.
  8. 3차원 메모리 디바이스에 있어서,
    기판 상에 배치되고 측방향으로 이격된 제1 적층 구조물 및 제2 적층 구조물 - 상기 제1 적층 구조물은 수직으로 교대로 적층된 제1 절연 층 및 제1 게이트 층을 포함하고, 상기 제2 적층 구조물은 수직으로 교대로 적층된 제2 절연 층 및 제2 게이트 층을 포함함 -;
    상기 제1 게이트 층을 상기 제2 게이트 층으로부터 분리하는 제1 유전체 벽;
    상기 제1 게이트 층 옆에 있고 각각 2개의 인접한 제1 절연 층 사이에 국한된(localized) 제1 게이트 유전체 층;
    상기 제1 게이트 유전체 층 옆에 있고 각각 2개의 인접한 제1 절연 층 사이에 국한된 제1 채널 층;
    상기 제2 게이트 층 옆에 있고 각각 2개의 인접한 제2 절연 층 사이에 국한된 제2 게이트 유전체 층;
    상기 제2 게이트 유전체 층 옆에 있고 각각 2개의 인접한 제2 절연 층 사이에 국한된 제2 채널 층;
    상기 제1 채널 층 및 상기 제2 채널 층과 각각 접촉하는 제1 메모리 필라 및 제2 메모리 필라 - 상기 제1 메모리 필라 및 상기 제2 메모리 필라 각각은 제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이의 제1 스위칭 층을 포함함 -; 및
    상기 제1 메모리 필라 및 상기 제2 메모리 필라와 각각 그리고 측방향으로 교번하며 상기 제1 채널 층 및 상기 제2 채널 층과 또한 각각 접촉하는 제1 전도성 필라 및 제2 전도성 필라
    를 포함하는, 3차원 메모리 디바이스.
  9. 제8항에 있어서,
    상기 제1 유전체 벽은 상기 제1 절연 층의 제1 측부면, 상기 제2 절연 층의 제1 측부면, 상기 제1 게이트 층의 제1 측부면, 및 상기 제2 게이트 층의 제1 측부면과 접촉하는 것인, 3차원 메모리 디바이스.
  10. 방법에 있어서,
    기판 상에 다층 스택을 형성하는 단계 - 상기 다층 스택은 상기 기판 상에 수직으로 교대로 적층된 절연 층 및 희생 층을 포함함 -;
    상기 다층 스택을 수직으로 관통하는 제1 트렌치를 형성하는 단계;
    리세스를 형성하도록 상기 제1 트렌치에 의해 노출된 상기 희생 층의 일부를 제거하는 단계 - 상기 리세스 각각은 2개의 인접한 절연 층 사이에 형성됨 -;
    상기 리세스에 의해 노출된 상기 희생 층의 잔여 부분의 측부면을 덮도록 상기 리세스에 게이트 유전체 층을 형성하는 단계;
    상기 게이트 유전체 층과 접촉하도록 상기 리세스에 채널 층을 형성하는 단계;
    유전체 벽을 형성하도록 상기 제1 트렌치를 유전체 물질로 채우는 단계;
    상기 유전체 벽을 수직으로 관통하는 메모리 필라를 형성하는 단계 - 상기 메모리 필라 각각은 제1 전극, 스위칭 층, 및 제2 전극을 포함하고, 상기 스위칭 층은 상기 제1 전극 주위를 랩핑하며, 상기 제2 전극은 상기 스위칭 층 주위를 랩핑함 -;
    상기 유전체 벽을 수직으로 관통하는 전도성 필라를 형성하는 단계; 및
    상기 희생 층의 잔여 부분을 게이트 층으로 대체하는 단계
    를 포함하는, 방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11910617B2 (en) 2020-05-28 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric memory device and method of forming the same
CN116096098A (zh) * 2021-11-04 2023-05-09 联华电子股份有限公司 电阻式随机存取存储器及其制造方法
CN116347889B (zh) * 2023-03-14 2024-01-12 北京超弦存储器研究院 存储单元、存储器、存储器的制备方法及电子设备

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020008469A (ko) * 2000-07-20 2002-01-31 박종섭 반도체 소자 및 그의 제조방법
KR20030089289A (ko) * 2002-05-17 2003-11-21 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
KR20070052653A (ko) * 2005-11-17 2007-05-22 삼성전자주식회사 수직채널 트랜지스터를 구비한 반도체 메모리장치 및 그제조 방법
US20140016403A1 (en) * 2012-02-15 2014-01-16 Unisantis Electronics Singapore Pte. Ltd Semiconductor memory device
KR20180063357A (ko) * 2015-11-04 2018-06-11 마이크론 테크놀로지, 인크 3차원 메모리 장치 및 사용 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101497547B1 (ko) 2009-03-19 2015-03-02 삼성전자주식회사 비휘발성 메모리 소자
JP6548003B2 (ja) 2014-04-15 2019-07-24 パナソニックＩｐマネジメント株式会社 不揮発性記憶装置
EP3038141B1 (en) * 2014-12-23 2019-08-28 IMEC vzw Method of reading a memory cell of a vertical ferroelectric memory device
US9859338B2 (en) * 2016-03-21 2018-01-02 Winbond Electronics Corp. Three-dimensional resistive memory
US11374012B2 (en) 2017-07-06 2022-06-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method of semiconductor device
CN109698162A (zh) * 2017-10-20 2019-04-30 萨摩亚商费洛储存科技股份有限公司 三维存储元件及其制造方法
CN109786390B (zh) * 2017-11-13 2022-12-20 萨摩亚商费洛储存科技股份有限公司 三维储存元件及其制造方法
US11538808B2 (en) 2018-09-07 2022-12-27 Intel Corporation Structures and methods for memory cells
KR102638794B1 (ko) * 2018-10-11 2024-02-20 에스케이하이닉스 주식회사 강유전 물질을 포함하는 반도체 장치 및 그 제조 방법
US11672126B2 (en) * 2020-06-18 2023-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional memory device and manufacturing method thereof
US11444126B2 (en) * 2020-07-24 2022-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and manufacturing method thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020008469A (ko) * 2000-07-20 2002-01-31 박종섭 반도체 소자 및 그의 제조방법
KR20030089289A (ko) * 2002-05-17 2003-11-21 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
KR20070052653A (ko) * 2005-11-17 2007-05-22 삼성전자주식회사 수직채널 트랜지스터를 구비한 반도체 메모리장치 및 그제조 방법
US20140016403A1 (en) * 2012-02-15 2014-01-16 Unisantis Electronics Singapore Pte. Ltd Semiconductor memory device
KR20180063357A (ko) * 2015-11-04 2018-06-11 마이크론 테크놀로지, 인크 3차원 메모리 장치 및 사용 방법

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